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KR102810468B1 - 확장된 소스/드레인을 가지는 게이트-올-어라운드 전계효과 트랜지스터 및 이의 제조 방법 - Google Patents

확장된 소스/드레인을 가지는 게이트-올-어라운드 전계효과 트랜지스터 및 이의 제조 방법 Download PDF

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KR102810468B1
KR102810468B1 KR1020230083347A KR20230083347A KR102810468B1 KR 102810468 B1 KR102810468 B1 KR 102810468B1 KR 1020230083347 A KR1020230083347 A KR 1020230083347A KR 20230083347 A KR20230083347 A KR 20230083347A KR 102810468 B1 KR102810468 B1 KR 102810468B1
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South Korea
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drain
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channel
effect transistor
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백록현
이상욱
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포항공과대학교 산학협력단
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Abstract

본 발명은 채널 일부의 식각을 통해 확장된 소스/드레인 구조를 형성하여 반도체 소자 간의 불균형 문제를 개선하고, 지연 시간 감소로 인한 고속 동작이 가능한 게이트-올-어라운드 전계효과 트랜지스터 및 이의 제조방법을 개시한다.

Description

확장된 소스/드레인을 가지는 게이트-올-어라운드 전계효과 트랜지스터 및 이의 제조 방법{Gate-all-around field-effect transistor with extended source/drain and manufacturing method thereof}
본 발명은 확장된 소스/드레인을 가지는 게이트-올-어라운드 전계효과 트랜지스터 및 이의 제조 방법에 관한 것이다.
3차원 게이트-올-어라운드 전계효과 트랜지스터(GAAFET)는 채널의 4면이 모두 게이트로 둘러 쌓여 있는 구조를 의미한다. 상기 GAAFET는 FinFET과 달리 채널의 적층이 가능하여 채널의 수가 늘어나도 FET가 차지하는 하단부 면적은 늘지 않아 소형화에 유리하고, 채널의 폭과 수에 대한 제어가 용이한 이점이 있다.
특히, 나노시트(NS, nanosheet) GAAFET의 채널은 게이트 금속이 NS 채널을 둘러싸므로 채널에 대한 게이트 제어 가능성이 향상되고, 소스/드레인이 에피택셜 성장에 의해 형성되기 때문에 공정 변화에 덜 민감하다는 이점이 있다. 또한, FinFET에 비해 동일한 풋프린트에서 더 넓은 채널 폭으로 인해 더 높은 성능을 얻을 수 있다.
3차원 집적회로(3D-IC)는 주어진 영역에서 트랜지스터의 수를 증가시키기 위해 광범위하게 연구되었다. 3D-IC에서는 최상위 장치의 열처리가 최하위 장치에 영향을 미치기 때문에, 열처리 시 최하위 장치에 영향을 주지 않아야 한다.
가장 널리 사용하는 RTA(Rapid Thermal Annealing) 방식은 소스/드레인(S/D) 활성화를 위해 웨이퍼 전체를 가열한다. 이러한 전체 가열 방식으로 인해 이미 공정이 완료된 최하위 장치 또한 한 번 더 가열되어 채널 쪽으로 소스/드레인 도펀트가 이동하며, 이로 인해 필연적으로 성능 저하가 발생한다. 이에 특허문헌1에서는 소스/드레인을 확산 지연층으로 감싸 도펀트의 확산을 차단시킬 수 있다고 개시하고 있으나, 그 제조 공정이 복잡하다는 문제가 있다.
레이저 어닐링(Laser annealing)은 단시간 내 국부 또는 선택 영역에 레이저를 조사하는 방식이다(특허문헌2). 상기 레이저 어닐링을 통해 소스/드레인 내 도펀트의 무확산 활성화가 일어나, 3D-IC에서 발생하는 성능 및 신뢰성 문제를 해결할 수 있다. 또한, RTA가 채널로 도펀트가 확산되는 것과 달리, 상기 레이저 어닐링은 채널로의 도펀트 확산을 억제할 수 있기 때문에 고급 노드에서 RTA를 대체할 유망한 어닐링 프로세스이다.
GAAFET의 기생 저항은 크게 게이트 하부에서의 RCH(채널 저항)과, 소스/드레인 영역에서의 RSD(소스/드레인 저항), 그리고 스페이서(즉, 내부 스페이서) 하부의 REXT(확장 영역 저항) 3가지가 존재한다. 상기 스페이서 아래 영역에서는 상대적으로 전기전도도가 낮아 REXT는 큰 기생 저항을 가지며 소자의 구동 전류를 저하시킨다. 특히, 열처리 공정으로 레이저 어닐링을 수행할 경우 소스/드레인 확장 영역으로의 도판트 확산을 방지하여 REXT로 인한 성능 열화가 크게 증가한다. 특히, REXT 저항은 평면 MOSFET이나 FiNFET 보다 GAAFET 소자의 형태에서 차지하는 비중이 매우 커 이를 줄이는 것이 매우 중요하다.
KR 공개특허 제10-2021-0095989호 (2021.08.04 공개) KR 공개특허 제10-2022-0001446호 (2022.01.05 공개)
본 발명의 일 목적은 REXT 저항을 줄인 GAAFET 소자를 제공하고자 하였다.
본 발명에서는 REXT 저항을 줄이기 위해 높은 저항을 가지는 채널의 일부를 식각하는 방법을 사용하였다. 높은 저항을 가지는 채널의 일부를 줄여 기생 저항을 낮춤으로써 RC 지연(Delay)를 낮추는 효과가 있다. 기존 채널의 길이를 줄이는 기술은 게이트의 길이 또한 함께 줄어드는 구조로, 이러한 구조에서는 단채널 현상(Short-channel effect)이 발생한다.
본 발명에서는 이러한 문제없이 스페이서 아래 영역에서의 REXT를 낮추기 위해 기존 게이트 구조는 유지하되, 상기 스페이서 아래의 채널 길이를 줄이고, 소스/드레인 형성 후 레이저 어닐링 공정을 수행한다. 그 결과 상기 채널로의 확산 없이 소스/드레인의 도펀트를 확산시켜 상기 스페이서 아래의 낮은 전기전도도를 가지는 영역의 전기전도도를 높이고, 채널에 인가되는 응력(인력/척력)을 증가시켜 구동 전류를 향상시켜 소자의 고속 동작을 가능케하면서 RC 지연 시간 감소 효과를 얻는다.
본 발명에서는 GAAFET 소자에서 REXT 저항을 줄이기 위하여, 채널 길이를 줄이되, 상기 채널 위에 적층되는 게이트의 길이는 유지하고, 소스/드레인에 있어서 상기 채널의 양 측면에 위치하는 부분이 채널의 양 측면에 접하도록 돌출 형성되도록 함으로써, 단채널 현상(Short-channel effect) 없이 소자의 구동 전류를 향상시켜 소자의 고속 동작을 가능케하면서 RC 지연 시간 감소 효과를 얻도록 하였다.
구체적으로, 본 발명의 일 구현 예에 따르면, 기판 상에 서로 이격되어 적층되고, 일 방향에서 서로 반대측에 제1 측면들 및 제2 측면들을 가지는 복수 개의 채널; 상기 채널의 적어도 일부의 둘레를 감싸는 게이트-올-어라운드(gate-all-around; GAA) 구조를 가지며, 상기 일 방향에서 서로 반대측에 제1 측면들 및 제2 측면들을 가지는 복수 개의 게이트 스택; 상기 게이트 스택의 일측에 배치되며, 상기 복수 개의 채널과 접촉하는 소스/드레인; 상기 복수 개의 게이트 스택 중 적어도 하나의 게이트 스택의 일 측면과 상기 소스 사이에 위치하는 제1 내부 스페이서 및 상기 적어도 하나의 게이트 스택의 다른 측면과 상기 드레인 사이에 위치하는 제2 내부 스페이서를 포함하는 게이트-올-어라운드 전계효과 트랜지스터에 관한 것이다.
본 발명에서는, 상기 일 방향에서, 복수 개의 채널 중 적어도 하나의 채널의 일 측면에서 다른 측면까지의 거리는, 상기 소스에 접하는 제1 내부 스페이서의 일 측면으로부터 상기 드레인에 접하는 제2 내부 스페이서의 일 측면까지의 거리보다 짧을 수 있다.
본 발명에서는, 상기 일 방향에서, 상기 채널의 일 측면에 인접한 소스 영역 또는 드레인 영역의 제1 단부는 상기 제1 및 제2 내부 스페이서에 접하는 소스 영역 또는 드레인 영역의 제2 단부보다 상기 일 방향에서 돌출될 수 있다.
본 발명에서, 상기 소스 영역의 제1 단부는 상기 소스 영역의 제2 단부 대비 제1 내부 스페이서의 두께 미만의 길이로 상기 채널의 중심 방향 측으로 돌출될 수 있다.
본 발명에서, 상기 드레인 영역의 제1 단부는 상기 드레인 영역의 제2 단부 대비 제2 내부 스페이서의 두께 미만의 길이로 상기 채널의 중심 방향 측으로 돌출될 수 있다.
본 발명에서, 상기 돌출되는 소스 영역에서, 제1 단부와 접하는 소스 영역의 상부면 및 하부면은 제1 내부 스페이서와 접한다.
본 발명에서, 상기 돌출되는 드레인 영역에서, 제1 단부와 접하는 드레인스 영역의 상부면 및 하부면은 제2 내부 스페이서와 접한다.
본 발명에서, 상기 기판은 PTS(punch through stopper) 영역이 형성된다.
본 발명에서, 상기 기판 내부 또는 상기 기판과 소스/드레인 사이에 매립 산화물(buried oxide, BOX)막이 형성된다.
또한, 본 발명에서 소스/드레인 형성 시, 채널의 양 말단을 식각하여 얻어진 식각 영역을 포함하도록 소스/드레인을 형성하며, 상기 식각은 채널 및 내부 스페이서의 재질에 따른 선택적 식각 공정으로 형성한다.
본 발명에서 상기 채널의 식각 깊이는 제1 또는 제2 내부 스페이서의 두께보다 작도록 하며, 구체적으로 제1 또는 제2 내부 스페이서의 두께 대비 0% 초과 100% 미만의 두께를 갖도록 수행한다.
상기 소스/드레인의 형성은 선택적 에피택셜 성장 공정으로 수행하고, 상기 소스/드레인 형성 후 레이저 어닐링 공정을 수행한다.
본 기술은 3차원 게이트-올-어라운드 전계효과 트랜지스터에 확장된 소스/드레인을 형성하여, 소자의 구동 전류 및 지연시간을 개선시키는 기술이다. 구체적으로, 스페이서 아래의 낮은 전기 전도도를 가지는 영역의 전기전도도를 높이고, 채널에 인가되는 인력/장력을 향상시켜 게이트-올-어라운드 전계효과 트랜지스터의 성능을 개선시키는 기술이다. 본 기술을 위해 추가된 채널 식각 공정은 물질 간의 선택비 차이를 이용하여 식각 하므로 공정 오차가 적은 공정이며, 그 이외의 공정 과정은 기존의 공정 과정과 동일하여 본 기술의 적용 가능성이 높다.
본 기술은 3차원 게이트-올-어라운드 전계효과 트랜지스터를 활용하는 모든 반도체 제품에 적용할 수 있으며, 향상된 구동 전류로 인한 고속 동작 및 지연 시간 감소 효과를 기대할 수 있다.
도 1은 본 발명의 일 구현예에 따른 GAAFET를 보여주는 단면도이다.
도 2는 매립 산화물막(BOX)이 형성된 GAAFET를 보여주는 단면도이다.
도 3은 도 1의 A영역을 확대한 도면이다.
도 4는 기존 GAAFET 소자에서의 동일 영역을 확대한 도면이다.
도 5는 본 발명의 GAAFET 제조 공정을 설명하기 위한 순서도이다.
도 6 내지 도 15는 GAAFET 소자의 제조 공정을 보여주는 도면이다.
도 16은 TSi_E에 따른 GAAFET 소자(NFETs)의 구동 전류(On-state current)의 변화를 보여주는 그래프이다.
도 17은 TSi_E에 따른 GAAFET 소자(PFETs)의 구동 전류(On-state current)의 변화를 보여주는 그래프이다.
도 18은 TSi_E에 따른 게이트 커패시턴스 변화 보여주는 그래프이다.
도 19는 TSi_E에 따른 지연 시간의 변화를 보여주는 그래프이다.
도 20은 채널 길이 방향(Szz)에 따른 응력 프로파일이다.
도 21은 채널 방향 스트레스(Stress-ZZ) 변화를 보여주는 그래프이다.
본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면의 구성 요소들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다
본 발명은 확장된 소스/드레인을 가지는 게이트-올-어라운드 전계효과 트랜지스터(GAAFET) 및 그 제조방법에 관한 것이다.
본 명세서에서 언급되는 '확장된 소스/드레인'이라 함은, 소스/드레인의 측면의 일부 영역에서 일 방향으로 돌출된 돌출 단부가 형성된 구조를 갖는 소스/드레인을 의미한다.
종래의 일반적인 GAAFET는 기판 상에 적층된 채널의 폭과, 상기 채널 상에 위치하는 게이트 스택의 양 측면에 위치하는 두 내부 스페이서의 외측 단면 사이의 길이가 일치함에 따라, 소스/드레인의 측면 중 내부 스페이서와 접합하는 면과 채널과 접합하는 면이 동일 면 상에 위치하였다.
하지만, 본 발명의 GAAFET에서는 기판 상에 적층된 채널의 폭이, 상기 게이트 스택의 양 측면에 위치하는 두 내부 스페이서의 외측 단면 사이의 길이 보다는 짧으며, 이에 따라 소스/드레인의 측면 중 채널과 인접한 단부는 내부 스페이서와 인접한 단부 대비 채널측 방향으로 돌출된 구조를 가진다.
본 발명의 GAAFET는 상기와 같이 확장된 소스/드레인 구조를 가짐에 따라 종래 소스/드레인 영역에서의 높은 저항으로 인한 구동 전류 저하 문제를 해결할 수 있어지연 시간(RC delay)을 감소시킬 수 있다. 또한, 채널 길이 방향 스트레스가 큰 폭으로 증가하여 상기 소스/드레인 내 도펀트의 활성화가 이루어져 소스/드레인 형성을 위한 레이저 어닐링 공정의 도입이 용이해진다.
이하 도면을 참조하여, 본 발명의 GAAFET의 다양한 구조를 더욱 상세히 설명한다. 이때 공간적 맥락을 제공하기 위해 ZX 직교 좌표를 트랜지스터 구조의 도면에 표시하였다.
도 1 및 2는 본 발명의 각 구현 예에 따른 GAAFET를 보여주는 단면도로서, 본 발명의 GAAFET는, 기판(100), 상기 기판(100) 상에 서로 이격되어 적층된 복수 개의 채널들(N1, N2, N3, 230), 상기 채널의 적어도 일부의 둘레를 감싸는 게이트-올-어라운드(gate-all-around; GAA) 구조를 가지는 복수 개의 게이트 스택들(260), 및 상기 게이트 스택(260)의 일측에 배치되며, 상기 복수 개의 채널(230)들과 접촉하는 소스/드레인(201, 202)을 포함한다. 또한, 본 발명의 GAAFET는 최상부 게이트 스택(260)의 양 면에 형성된 외부 스페이서(265)를 포함하고, 상기 외부 스페이서(265)와 연결되며, 상기 게이트 스택(260)과 소스/드레인(201, 202) 사이에 위치하는 제1 및 제2 내부 스페이서(255, 256)를 포함한다.
먼저, 본 발명에서 상기 기판(100)의 종류는 특별히 한정하지 않으며, 이 분야에서 통상적으로 사용하는 기판(100)이라면 제한없이 사용될 수 있다. 대표적으로, 탑-다운 공정이 가능한 Si, SiGe, Ge, Sn(tin), 3-5족 화합물로, 예를 들어, 알루미늄 인화물(aluminum phosphide: AlP), 갈륨 인화물(gallium phosphide: GaP), 인듐 인화물(indium phosphide: InP), 알루미늄 비소(aluminum arsenide: AlAs), 갈륨 비소(gallium arsenide: GaAs), 인듐 비소(indium arsenide: InAs), 알루미늄 안티모나이드(aluminum antimonide: AlSb), 갈륨 안티모나이드(gallium antimonide: GaSb), 또는 인듐 안티모나이드(indium antimonide: InSb)으로 이루어진 것을 사용할 수 있다.
상기 기판(100)은 도핑된 불순물이 거의 없거나, P, As, 및 Sb 중에서 선택된 1종 이상의 n형 불순물; 또는 B, BF2, Al, 및 Ga 중에서 선택된 1종 이상의 p형 불순물;로 도핑될 수 있다. 상기 기판(100)에 도입된 불순물은 소자 유형(NFETs, PFETs)에 따라 다르며, NFETs의 경우 p 타입, PFETs의 경우 n 타입일 수 있다.
본 발명은 상기 기판(100)의 적어도 일부분 상에 매립 산화물막(buried oxide, BOX)이 형성된 예시적 구조를 포함할 수 있다. 여기서 상기 매립 산화물막은 게이트가 제어하지 못하는 채널 아래의 누설 전류를 억제할 수 있다.
상기 매립 산화물막은 다양한 형태로 형성될 수 있다. 일례로, 기판(100) 상에 하나의 층으로 매립 산화물막이 위치하고, 상기 매립 산화물막 상에 소스/드레인(201, 202) 및 게이트 스택(260)이 위치할 수 있다. 다른 예로, 도 2에 도시한 바와 같이, 기판(100)의 상면에 적어도 하나의 홈(또는 트랜치)이 위치하고, 상기 홈 내에 매립 산화물막(270)이 형성된 구조로 위치할 수 있다. 이때 상기 매립 산화물막(270)의 상면이 기판(100)의 상면과 동일 선상으로 위치할 수 있지만, 도 2에 도시한 바와 같이, 상기 매립 산화물막(270)의 상면이 기판(100)의 상면 보다 높게 위치하여, 상기 매립 산화물막(270)은 기판(100)으로부터 돌출된 구조를 이룰 수 있다. 이와 같이 매립 산화물막(270)이 돌출 형성되는 경우, 상기 매립 산화물막(270)의 상면은 최하부 게이트 스택(260)의 상면 보다는 아래에 위치하도록 형성되는 것이 바람직하다.
한편, 도면에 도시하지는 않았지만, 본 발명은 상기 기판(100) 상에 PTS(punch-through-stopper) 층이 형성된 예시적 구조를 포함할 수 있다. 상기 PTS는 채널(230) 아래의 누설 전류를 효과적으로 막기 위해, 채널 아래의 소정 영역에 소스/드레인(201, 202)과 상반된 유형의 불순물을 고농도로 주입한 후 열처리를 수행하여 형성된 것이다. 상기 PTS 형성을 통해 GAAFET 소자에서 발생하는 누설 전류를 효과적으로 억제할 수 있다.
본 발명에서는 필요에 따라 상기 기판(100) 상에 PTS 또는 매립 산화물막이 위치하는 구조를 포함할 수 있지만, PTS 및 매립 산화물막이 모두 형성된 구조 또한 포함할 수 있다. 이 경우, 상기 기판(100)의 적어도 일부 상에 매립 산화물막이 위치하고, 상기 기판(100) 및 매립 산화물막의 상부, 또는 기판(100)과 매립 산화물막(도 2의 270)의 사이에 PTS가 위치할 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 GAAFET는 상기 기판(100) 상에 서로 이격되어 적층된 일련의 게이트 스택들(260)을 포함한다. 상기 게이트 스택(260)은 채널(230)의 적어도 일부의 둘레를 감싸는 게이트-올-어라운드(gate-all-around; GAA) 구조를 가진다. 또한, 각각의 게이트 스택(260)은 일 방향에서 서로 반대측에 제1 측면 및 제2 측면을 가진다.
또한, 상기 각각의 게이트 스택(260)은 대체 금속 게이트일 수 있다. 대체 금속 게이트는 게이트 전극(261) 및 고유전율 게이트 산화물막 및 계면막(interfacial layer)과 같은 게이트 유전체(263; 즉, 게이트 유전층 또는 게이트 유전층들의 스택)를 포함할 수 있다.
상기 게이트 전극(261)은 W, Al, Cr, Ni 등의 일함수 금속을 포함하며, 필요한 경우 Ti, TiN, 또는 Al의 금속 배리어가 형성될 수 있다. 상기 게이트 유전체(263)는 SiO2, Al2O3, HfO2, ZrO2, Si3N4, 페로브스카이트 산화물 등이 될 수 있다.
일 예시로, 상기 게이트 스택(260)은 게이트 유전체/금속 배리어/일함수 금속이 순차적으로 적층된 구조일 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 GAAFET는 상기 기판(100) 상에는 서로 이격되어 적층된 일련의 복수 개의 채널들(N1, N2, N3, 230)을 포함한다. 이때 각각의 채널들(N1, N2, N3, 230)은 도 1의 화살표로 표시한 바와 같이 일 방향에서 서로 반대측에 제1 측면 및 제2 측면을 가진다.
상기 채널(230)은 GaN, Si, Ge, SiGe, GaAS, W, Co, Pt, ZnO, 및 In2O3 중에서 선택된 1종 이상으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
또한, 상기 채널(230)은 복수 개의 나노시트(nano sheet) 채널일 수 있다, 이러한 구조 이외에 공지된 바의 나노 와이어, 나노 파이버, 나노 막대, 또는 나노 리본 형태일 수 있으며, P형 또는 N형 반도체 재질이 사용될 수 있다. 상기 채널(230)의 층수는 3개로 제한되지 않고, 1개층(각 층)만큼 적은 수일 수 있고, 일부 실시예에서 채널층 각각이 2~10개 층으로 형성된다. 적층된 층수를 조정함으로써, GAAFET 소자의 구동 전류를 조정할 수 있다.
나노시트 GAAFET의 구조인 경우, 채널(230)은 활성 나노시트 채널층(N1, N2, 및 N3)일 수 있고, 도시하지 않았으나 이들 활성 나노시트 채널층(N1, N2, 및 N3) 사이는 희생 나노시트층이 형성된다. 상기 희생 나노시트층은 활성 나노시트 채널층을 형성하는 SiGe 물질의 Ge 농도와 다른 Ge 농도를 갖는 Si 또는 SiGe와 같은 희생 반도체 물질로 형성될 수 있다. 단, 이때 활성 나노시트 채널층의 최하층(N3)은 Si 재질을 포함하도록 한다. 바람직하기로, 활성 나노시트 채널층/희생 나노시트층은 Si/SiGe가 적층된 구조를 가지며, 이때 기판(100)에 가까운 층은 희생 나노시트층이 위치하고, 그 재질은 SiGe일 수 있다.
본 발명의 GAAFET는 상기 게이트 스택(260)의 양측에 각각 배치되며, 상기 복수 개의 채널(N1, N2, N3, 230)과 접하는 소스/드레인(201, 202)을 포함한다.
여기서, 상기 소스/드레인(201, 202)은 채널(N1, N2, N3, 230)의 노출된 측벽 표면과 기판(100)의 노출된 상면 상에 반도체 물질(예를 들어, 에피택셜 Si 물질 또는 SiGe 물질)을 에피택셜 성장함으로써 형성할 수 있다. 따라서, 상기 소스/드레인(201, 202)은 기판(100) 상에, 그리고 채널(230)의 측면을 따라 수직적으로(vertically, Z축 방향) 및 수평적으로(laterally, Y축 방향)으로 성장하여 돌출 형성된다.
본 발명의 GAAFET는 각 층 간의 절연 등과 같은 여러 목적을 위해 복수 개의 스페이서를 포함한다.
최상부 채널층(N3) 상에, 그리고 최상부 게이트 스택(260)의 양 면에 외부 스페이서(265)가 위치한다.
또한, 게이트 스택(260)의 제1 측면과 소스 또는 드레인(201) 사이에는 제1 내부 스페이서(255)가 위치한다. 이때 상기 제1 내부 스페이서(255)는 복수 개의 게이트 스택(260) 중 어느 하나의 게이트 스택(260)의 제1 측면과 소스 또는 드레인(201, 202) 사이에 위치할 수 있지만, 복수 개의 게이트 스택(260) 중 적어도 하나, 바람직하게는 최상부 게이트 스택(260)을 제외한 나머지 게이트 스택들(260)에 있어서 각각의 제1 측면과 소스 또는 드레인(201) 사이에 위치할 수 있다. 더욱 바람직하기로는 부호 201은 소스이며, 게이트 스택(260)의 제1 측면과 소스(201) 사이에는 제1 내부 스페이서(255)가 위치한다.
또한, 게이트 스택(260)의 제2 측면과 드레인 또는 소스(202) 사이에는 제2 내부 스페이서(256)가 위치한다. 이때 상기 제2 내부 스페이서(256)는 복수 개의 게이트 스택(260) 중 어느 하나의 게이트 스택(260)의 제2 측면과 드레인 또는 소스(202, 201) 사이에 위치할 수 있지만, 복수 개의 게이트 스택(260) 중 적어도 하나, 바람직하게는 최상부 게이트 스택(260)을 제외한 나머지 게이트 스택들(260)에 있어서 각각의 제2 측면과 드레인 또는 소스(202) 사이에 위치할 수 있다. 더욱 바람직하기로는 부호 202은 드레인이며, 게이트 스택(260)의 제2 측면과 드레인(202) 사이에는 제2 내부 스페이서(256)가 위치한다.
상기 제1 및 제2 내부 스페이서(255, 256)는 상기 외부 스페이서(265)와 연결될 수 있다.
상기 외부 스페이서(265)와, 제1 및 제2 내부 스페이서(255, 256) 각각은 SiO2, Al2O3, HfO2, ZrO2, Si3N4, 또는 페로브스카이트 산화물 등의 절연 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다.
상기 외부 스페이서(265), 제1 내부 스페이서(255) 및 제2 내부 스페이서(256)의 재질은 서로 동일하거나 각기 상이할 수 있다.
또한, 최상부 게이트 스택(260)의 양 면에 형성된 외부 스페이서(265)를 포함하고, 상기 복수 개의 게이트 스택(260) 중 적어도 하나의 게이트 스택(260)의 일 측면과 상기 소스(201) 사이에 위치하는 제1 내부 스페이서(255) 및 상기 적어도 하나의 게이트 스택(260)의 다른 측면과 상기 드레인(202) 사이에 위치하는 제2 내부 스페이서(256)를 포함한다.
본 발명의 GAAFET는 상기 소스/드레인(201, 202)의 상부에 실리사이드(220) 및 콘택 금속층(310)을 포함할 수 있다.
실리사이드(220)는 소스/드레인(201, 202)을 둘러싸는 랩-어라운드 컨택트(wrap-around-contact) 구조를 가질 수 있다.
상기 실리사이드(220)는 바람직하기로 금속 실리사이드 재질을 포함할 수 있으며, 반도체와 통상적으로 사용하는 금속과 Si가 결합되어 사용될 수 있으며, 일례로 Ni, Co, W, Ta, Ti, Pt, Er, Mo, Pd 또는 이들의 합금을 포함하는 실리사이드 재질일 수 있다. 보다 구체적으로, 상기 금속 실리사이드는, NiSi2, CoSi2, WSi2, TaSi2, TiSi2, PTIS2, ErSi2, MoSi2, PdSi2 또는 이들의 조합을 포함할 수 있으며, 본 발명에서 특별히 한정하지는 않는다. 또한, 상기 실리사이드(220)는 상기 재질을 포함하는 단일층 또는 다층일 수 있다.
또한, 콘택 금속층(310)은 소스/드레인(201, 202)과의 전기적 연결을 위해 Co, W, Ru 등의 금속 물질로 충진될 수 있다.
한편, 본 발명의 GAAFET는, 복수 개의 채널(230) 중 적어도 하나, 바람직하게는 복수 개의 채널(230) 모두에 있어서, 제1 측면으로부터 제2 측면으로까지의 길이가, 상기 소스 또는 드레인(201)에 접하는 제1 내부 스페이서(255)의 제1 측면으로부터 상기 드레인 또는 소스(202)에 접하는 제2 내부 스페이서(256)의 제2 측면까지의 길이보다 짧은 것을 특징으로 한다. 본 발명의 GAAFET는 상기한 구조적 특징과 더불어, 소스/드레인(201, 202)은 그 측면 중 적어도 일부 영역이 채널(230)측 방향으로 돌출된 돌출 단부를 포함하는 것을 특징으로 한다.
이러한 구조는 도 1 및 2에도 분명히 도시되어 있지만, 보다 자세히 설명하고자 도 1의 A 영역을 확대한 도 3에 보다 분명히 도시되어 있다. 단, 도 4는 일반적인 GAAFET 소자에서 해당 영역을 확대한 도면이다.
도 3에 도시된 바와 같이, 상기 채널(230)의 제1 측면에서 제2 측면까지의 길이(D1)는, 상기 채널(230) 상에 위치하는 게이트 스택(260)과 소스 또는 드레인(201) 상에 위치하는 제1 내부 스페이서(255)의 제1 측면으로부터 상기 게이트 스택(260)과 드레인 또는 소스(202) 사이에 위치하는 제2 내부 스페이서(256)의 제2 측면까지의 거리(D2)보다 짧을 수 있다.
이때, 소스 또는 드레인(201)의 측면 중 상기 채널(230)의 제1 측면에 인접한 영역의 제1 단부는, 상기 측면 중 상기 제1 내부 스페이서(255)에 접하는 영역의 제2 단부보다 상기 일 방향(즉, 채널측 방향)에서 돌출된 제1 돌출 단부(201')일 수 있다.
또한, 드레인 또는 소스(202)의 측면 중 상기 채널(230)의 제2 측면에 인접한 영역의 제1 단부는, 상기 측면 중 제2 내부 스페이서(256)에 접하는 영역의 제2 단부보다 상기 일 방향과 반대 방향(즉, 채널측 방향)으로 돌출된 제2 돌출 단부(202')일 수 있다.
상기와 같이 돌출된 제1 및 제2 돌출 단부(201', 202')의 형상은 특별히 제한하지 않으나, 예를 들면 직사각형의 형상일 수 있다.
상기 제1 또는 제2 돌출 단부(201', 202')의 외주면은 채널(230)의 제1 또는 제2 측면과 접할 뿐만 아니라, 상기 채널(230)의 상부에 위치하는 게이트 스택(260)에 이웃하여 위치하는 제1 또는 제2 내부 스페이서(255, 256)의 노출 하면과 접할 수 있고, 상기 채널(230)의 하부에 위치하는 게이트 스택(260)에 이웃하여 위치하는 제1 또는 제2 내부 스페이서(255, 256)의 노출 상면과도 접할 수 있다.
일 예시로, 상기 제1 돌출 단부(201', 202')가 직사각형의 형상인 경우, 제1 또는 제2 돌출 단부(201', 202')의 돌출 측면은 채널(230)의 제1 또는 제2 측면과 접하고, 제1 또는 제2 돌출 단부(201', 202')의 상면은 상기 채널(230)의 상부에 위치하는 게이트 스택(260)에 이웃하여 위치하는 제1 또는 제2 내부 스페이서(255, 256)의 노출 하면과 접하며, 제1 또는 제2 돌출 단부(201', 202')의 하면은 상기 채널(230)의 하부에 위치하는 게이트 스택(260)에 이웃하여 위치하는 제1 또는 제2 내부 스페이서(255, 256)의 노출 상면과도 접할 수 있다.
도 4는 일반적인 GAAFET에서 게이트 스택, 채널 및 소스/드레인의 일부 영역을 확대한 도면으로, 도 3과의 비교를 용이하게 하기 위하여 동일한 구성은 동일 숫자로 표기하였다. 도 4에 도시한 바와 같이, 기존의 GAAFET에서 채널(230)의 제1 측면으로부터 제2 측면까지의 길이(D1)는, 상기 채널(230) 상에 위치하는 게이트 스택(260)과 소스 또는 드레인(201, 202) 사이에 위치하는 제1 내부 스페이서(255)의 제1 측면으로부터 상기 게이트 스택(260)과 드레인 또는 소스(202) 사이에 위치하는 제2 내부 스페이서(256)의 제2 측면까지의 길이(D2)와 동일하다. 그 결과, 상기 소스/드레인(201, 202)의 제1 단부와 채널(230)이 각각 접하는 면(E1, E1')와 상기 소스/드레인(201, 202)의 제2 단부와 제1 및 제2 내부 스페이서(255, 256)가 접하는 면(E2)은 동일 면을 형성한다. 이에 따라, 소스/드레인(201, 202)의 측면은 요철 없이 상하 방향으로 수직 형성된다.
그런데 본 발명의 GAAFET 소자는 도 3에 도시한 바와 같이 채널(230)의 폭이 제1 내부 스페이서(255)의 외측면으로부터 제2 내부 스페이서(256)의 다른 외측면까지의 길이 보다 작고, 이에 따라 소스/드레인(201, 202)의 측면 중 채널(230)과 인접한 영역에서의 제1 또는 제2 돌출 단부(201', 202')는 채널(230)과 접하도록 채널(230) 측 방향으로 돌출 및 확장된 구조를 가진다.
본 발명에서 상기 소스/드레인(201, 202)의 제1 또는 제2 돌출 단부(201', 202')의 돌출 정도는, 상기 소스/드레인(201, 202)의 제2 단부에서 제1 내부 스페이서(255)와 접하는 면(E2, E2')과, 제1 단부에서 채널(230)과 접하는 면(E1, E1')을 수직 방향으로 연장 형성한 가상의 선들 사이의 거리(I, I')로 정의된다.
상기 소스/드레인(201, 202)의 제1 또는 제2 돌출 단부(201', 202')는 상기 소스/드레인(201, 202)의 측면 중 내부 스페이서(255, 256)와 접하는 제2 단부 대비 I 또는 I'의 길이만큼 일 방향으로 혹은 그 반대 방향으로 돌출된 것일 수 있다.
이때 상기 길이 I는 제1 내부 스페이서(255)의 폭의 0% 초과 100% 미만의 길이일 수 있고, 구체적인 예를 들면, 상기 제1 내부 스페이서(255)의 폭의 0% 초과, 1% 이상, 5% 이상, 10% 이상, 15% 이상, 20% 이상, 25% 이상, 30% 이상 또는 35% 이상, 그리고 폭의 99% 이하, 95% 이하, 90% 이하, 85% 이하, 80% 이하, 75% 이하, 70% 이하, 65% 이하, 60% 이하, 55% 이하, 50% 이하 또는 45% 이하의 길이일 수 있고, 바람직하게는 제1 내부 스페이서(255)의 폭의 20% 이상 95% 이하, 25% 이상 90% 이하, 30% 이상 85% 이하 또는 40% 이상 80% 이하의 범위를 길이일 수 있으나, 이에 제한되는 것은 아니다.
또한, 상기 길이 I'는 제2 내부 스페이서(256)의 폭의 0% 초과 100% 미만의 길이일 수 있고, 구체적인 예를 들면, 상기 제2 내부 스페이서(256)의 폭의 0% 초과, 1% 이상, 5% 이상, 10% 이상, 15% 이상, 20% 이상, 25% 이상, 30% 이상 또는 35% 이상, 그리고 폭의 99% 이하, 95% 이하, 90% 이하, 85% 이하, 80% 이하, 75% 이하, 70% 이하, 65% 이하, 60% 이하, 55% 이하, 50% 이하 또는 45% 이하의 길이일 수 있고, 바람직하게는 제2 내부 스페이서(256)의 폭의 20% 이상 95% 이하, 25% 이상 90% 이하, 30% 이상 85% 이하 또는 40% 이상 80% 이하의 범위를 길이일 수 있으나, 이에 제한되는 것은 아니다.
본 발명에서 상기 제1 내부 스페이서(255) 또는 제2 내부 스페이서(256)의 폭의 길이는 특별히 제한하지 않으나, GAAFET 소자의 공정 노드(14nm, 10nm, 8nm, 7nm, 6nm, 5nm, 4nm, 3nm, 2nm, 1.8nm)에 따라 달라질 수 있다. 또한, 상기 제1 내부 스페이서(255)와 제2 내부 스페이서(256)의 폭은 동일하거나 상이할 수 있다.
일 예시로, 상기 제1 내부 스페이서(255) 또는 제2 내부 스페이서(256)의 폭이 5nm이고, 게이트 스택의 폭이 12nm인 경우, 제1 또는 제2 돌출 단부(201', 202')는 소스/드레인(201, 202)이 내부 스페이서(255, 256)와 접하는 측면 대비 0nm 초과 5nm 미만, 1nm 내지 5nm 미만, 1nm 내지 4nm, 2nm 내지 4nm의 길이만큼 일 방향(내지는 역 방향)으로 돌출된 것일 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 GAAFET 소자는 채널(230) 양 말단에 소스/드레인(201, 202)이 형성되어 확장되어, 소자의 구동 전류 및 지연시간을 개선시킬 수 있다. 구체적으로, 제1 및 제2 내부 스페이서(255, 256) 아래의 낮은 전기 전도도를 가지는 채널(230) 영역의 전기전도도를 높이고, 상기 채널(230)에 인가되는 인력/장력을 향상시켜 GAAFET 소자의 성능을 개선시킬 수 있다. 또한, 채널(230)의 길이 방향 스트레스가 큰 폭으로 증가하여 상기 소스/드레인(201, 202) 내 도펀트의 활성화가 이루어져 소스/드레인(201, 202) 형성을 위한 레이저 어닐링 공정의 도입이 용이해진다.
본 발명에 따른 확장된 소스/드레인 구조를 갖는 GAAFET의 제조는 기존 공정에서 크게 변화하지 않고, 채널 일부의 식각 공정의 추가로만 진행되고, 소스/드레인 형성 후 어닐링 공정으로 레이저 어닐링 공정을 수행한다.
이하 본 발명에 따른 GAAFET 소자의 제조방법을 설명한다.
이때 각 층의 형성은 증착 공정, 리소그라피 공정, 식각 공정을 포함하며, 이외에 다른 적절한 공정 또는 이들의 조합에 의해 형성된다. 별도의 기재가 없는 한, 각층은 증착 공정 이후 리소그라피 공정 및 식각 공정 순으로 진행한다.
증착 공정은 CVD, 물리적 기상 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPVD), 금속 유기 CVD(MOCVD), 원격 플라즈마 CVD(RPCVD), 플라즈마 보강 CVD(PECVD), 저압 CVD(LPCVD), 원자 층 CVD(ALCVD), 대기압 CVD(APCVD), 증발 증착법(Evaporation), 도금, 다른 적절한 방법 또는 이들의 조합을 포함한다.
리소그라피 공정은, 전자빔 리소그라피, 나노 임프린트, 이온빔 리소그라피, X-선 리소그라피, 극자외선 리소그라피, 포토 리소그라피(스테퍼, 스캐너, 컨택 얼라이너 등), 마스크리스 리소그라피(maskless lithography), 또는 무작위로 뿌려진 나노 입자 중 어느 하나의 공정이 사용될 수 있으며, 본 발명에서 특별히 한정하지 않는다. 이중 포토 리소그라피 공정은 레지스트 코팅(resist coating)(예컨대, 스핀 온 코팅), 소프트 베이킹(soft baking), 마스크 정렬, 노출, 노출 후 베이킹, 레지스트 현상, 헹굼, 건조[예컨대, 하드 베이킹(hard baking)], 다른 적절한 프로세스, 또는 이들의 조합을 포함한다.
식각 공정은, 건식 식각 공정, 습식 식각 공정, 다른 식각 공정, 또는 이들의 조합을 포함한다. 이때 식각 마스크 물질로는 SiO2, SiNx 등의 절연막 외에도 Cr, Ni, Al 등의 금속, 또는 포토레지스트가 사용될 수 있다.
도 5는 본 발명의 GAAFET 제조 공정을 설명하기 위한 순서도이고, 도 6 내지 도 15는 GAAFET 소자의 제조 공정을 보여주는 도면이다. 이해를 위해 GAAFET 소자의 중심선을 경계로 좌우를 자른 Z-X의 반단면도로 설명한다.
먼저, 상기 각 단계를 수행하기에 앞서, 기판(100)을 준비하거나, 기판 상에 PTS 또는 매립 산화물막(BOX)을 형성하는 단계를 수행할 수 있다.
PTS는 채널(230) 아래의 소정 영역에 소스/드레인(201, 202)과 상반된 유형의 불순물을 고농도로 주입한 후 열처리를 수행하여 형성한다. 이들 공정에 의해 소자가 손상을 입거나 불리해지지 않도록 소스/드레인(201, 202) 형성을 위한 선택적 에피택셜 성장 공정 이전, 보다 바람직하기로 얕은 트랜치 분리(shallow trench isolation; STI) 영역을 형성하는 공정 직전에 적용한다.
다음으로, 상기 기판(100) 상에 교대로 배열된 복수 개의 채널(230) 및 희생층(205)을 형성한다(도 6)
채널(220)은 활성 나노시트 채널층(Si NS)일 수 있고, 희생층(205)은 희생 나노시트층(SiGe NS)일 수 있다. 상기 희생 나노시트층은 활성 나노시트 채널층을 형성하는 SiGe 물질의 Ge 농도와 다른 Ge 농도를 갖는 Si 또는 SiGe와 같은 희생 반도체 물질로 형성될 수 있다. 일 구현예에 따르면 활성 나노시트 채널층은 Si이고 희생 나노시트층은 SiGe이고, 상기 최하의 희생 나노시트층은 SiGe 재질을 포함하도록 한다. 즉, 도 6의 경우 하부에서부터 SiGe/Si/SiGe/Si/SiGe/Si/SiGe의 층으로 구성된다.
다음으로, 채널(230) 및 희생층(205)의 측면을 수직 식각하여 나노 구조체를 형성하고, STI(101)를 형성한다(도 7).
STI(Shallow trench isolation, 얇은 트랜치 분리 영역, 101)로 지칭되는 분리 절연층은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 실리케이트 유리(FSG), 탄소 도핑된 산화물과 같은 로우-k 유전체, 다공성 탄소-도핑된 실리콘 이산화물과 같은 초 로우-k 유전체, 폴리이미드와 같은 중합체, 이들의 조합 등과 같은 적절한 유전체 재료로 형성될 수 있다. 필요한 경우, 기판(100)의 열 산화 공정을 통해 실리콘 산화물 재질로 이루어질 수 있다.
다음으로, 채널(230) 및 희생층(205)을 감싸도록 더미 게이트(206)를 형성한다(도 8). 상기 더미 게이트(206)는 폴리실리콘 게이트일 수 있으며, 증착 후 패터닝 공정을 통해 형성한다.
다음으로, 채널(230) 및 희생층(205)을 식각한 후 절연 특성을 갖는 재질을 사용하여 외부 스페이서(265), 제1 내부 스페이서(255), 및 제2 내부 스페이서(256)를 형성한다(도 9).
본 공정에서 외부, 제1 및 제2 내부 스페이서(265, 255, 256) 형성과 함께 매립 산화물막을 함께 형성할 수 있다. 즉, 채널(230) 및 희생층(205)을 식각시 기판(100)의 일측 상부까지 식각하여, 상기 기판(100) 상에 트랜치를 형성한다. 이어, 절연 특성을 갖는 재질의 증착시 외부 스페이서(265), 제1 및 제2 내부 스페이서(255, 256) 형성시 상기 트랜치에도 형성하여 도 10에서 보이는 바와 같이, 매립 산화물막(270)을 형성한다.
다음으로, 채널(230)의 양 말단을 소정 영역 식각하여 홈을 형성한다(도 11).
채널(230)의 식각은 선택적 식각 공정을 통해 이루어진다. 상기 선택적 식각 공정이란 채널(230)과 제1 및 제2 내부 스페이서(255, 256) 사이의 물질 조성비 혹은 물질 차이에 따른 식각률(etching rate) 차이를 이용하여 채널만을 선택적으로 식각한다. 일례로, 채널(230)의 Si 재질과, 제1 및 제2 내부 스페이서(255, 256)의 SiGe(Si0.75Ge0.25, Low-K 유전물질) 간의 선택비를 기반으로 산소 또는 아르곤 존재/미존재 하에 CF4/O2 및/또는 C2F6 에칭 가스를 주입하여 이루어질 수 있다. 이때 사용하는 에칭 가스는 채널(230)과제1 및 제2 내부 스페이서(255, 256)의 재질에 따라 달라질 수 있다.
상기 식각은 복수 개의 채널(230) 중 적어도 하나의 채널(230)의 일 측면에서 다른 측면까지의 거리가, 상기 소스(201)에 접하는 제1 내부 스페이서(255)의 일 측면으로부터 상기 드레인(202)에 접하는 제2 내부 스페이서(256)의 일 측면까지의 거리보다 짧도록 식각 깊이(TSi_E)를 조절한다.
소스(201)와 접하는 채널(230)의 식각 깊이(TSi_E)는 도 3에서 정의하는 I에 해당한다. 구체적으로, 상기 제1 내부 스페이서(255)의 두께 대비 99% 이하, 95% 이하, 90% 이하, 85% 이하, 80% 이하, 75% 이하, 70% 이하, 65% 이하, 60% 이하, 55% 이하, 50% 이하, 45% 이하의 두께를 갖는다. 또한, 제1 내부 스페이서(255)의 두께 대비 1% 이상, 5% 이상, 10% 이상, 15% 이상, 20% 이상, 25% 이상, 30% 이상, 35% 이상의 두께를 갖는다. 보다 바람직하기로, 제1 내부 스페이서(255)의 두께 대비 20% 이상 95% 이하, 25% 이상 90% 이하, 30% 이상 85% 이하, 40% 이상 80% 이하의 범위를 갖는다.
드레인(202)와 접하는 채널(230)의 식각 깊이(TSi_E)는 도 3에서 정의하는 I'에 해당한다. 상기 제2 내부 스페이서(256)의 두께 대비 99% 이하, 95% 이하, 90% 이하, 85% 이하, 80% 이하, 75% 이하, 70% 이하, 65% 이하, 60% 이하, 55% 이하, 50% 이하, 45% 이하의 두께를 갖는다. 또한, 제2 내부 스페이서(256)의 두께 대비 1% 이상, 5% 이상, 10% 이상, 15% 이상, 20% 이상, 25% 이상, 30% 이상, 35% 이상의 두께를 갖는다. 보다 바람직하기로, 제2 내부 스페이서(256)의 두께 대비 20% 이상 95% 이하, 25% 이상 90% 이하, 30% 이상 85% 이하, 40% 이상 80% 이하의 범위를 갖는다.
소스(201)와 접하는 채널(230)의 식각 깊이(TSi_E)와 드레인(202)와 접하는 채널(230)의 식각 깊이(TSi_E)는 서로 동일하거나 상이하다.
일 구현예에 따른 GAAFET는 5nm 노드(node)의 소자로서, 이때 게이트 길이는 12nm이고, 제1 및 제2 내부 스페이서(255, 256)의 두께(TIS)는 서로 동일하며, 5nm를 가지고, 이때 소스(201)와 접하는 채널(230)의 식각 깊이(TSi_E)와 드레인(202)와 접하는 채널(230)의 식각 깊이(TSi_E)는 0nm 초과 5nm 미만, 1nm 내지 5nm 미만, 1nm 내지 4nm, 2nm 내지 4nm의 범위를 갖는다.
상기 식각을 통해 채널(230)의 상부에 위치하는 게이트 스택(260)에 이웃하여 위치하는 제1 또는 제2 내부 스페이서(255, 256)의 하면과, 상기 채널(230)의 하부에 위치하는 게이트 스택(260)에 이웃하여 위치하는 제1 또는 제2 내부 스페이서(255, 256)의 상면이 노출된다.
다음으로, 선택적 에피택셜 성장 공정을 수행하여, 채널(230) 식각에 의해 형성된 식각 영역 내부까지 소스/드레인(201, 202)을 형성하여 확장된 소스/드레인(201, 202) 구조를 갖도록 한다(도 12).
이를 통해 상기 일 방향에서, 상기 채널(230)의 일 측면에 인접한 소스(201) 영역 또는 드레인(202) 영역의 제1 단부는 상기 제1 및 제2 내부 스페이서(255, 256)에 접하는 소스(201) 영역 또는 드레인(202) 영역의 제2 단부보다 상기 일 방향에서 돌출된 구조를 갖게 된다.
이때, 상기 돌출된 구조는 일 방향(즉, 채널측 방향)에서 돌출된 제1 돌출 단부(201') 및 돌출된 제2 돌출 단부(202')를 형성한다.
또한, 성장된 소스/드레인(201, 202)은 채널(230)의 상부에 위치하는 게이트 스택(260)에 이웃하여 위치하는 제1 또는 제2 내부 스페이서(255, 256)의 노출 하면과, 상기 채널(230)의 하부에 위치하는 게이트 스택(260)에 이웃하여 위치하는 제1 또는 제2 내부 스페이서(255, 256)의 노출 상면과 접하는 구조를 갖는다.
선택적 에피택셜 성장은 채널(N1, N2, N3, 230)의 노출된 측벽 표면 상에 반도체 물질(예를 들어, 에피택셜 Si 물질, SiC(silicon carbide) 물질 또는 SiGe 물질)을 에피택셜 성장함으로써 형성된다.
상기 선택적 에피택셜 성장 공정은 고상 에피택셜(SPE: Solid Phase Epitaxy), 기상 에피택셜(VPE: Vapor Phase Epitaxy) 및 액상 에피택셜(LPE: Liquid Phase Epitaxy) 방법이 이용될 수 있다. 일 실시예에 따르면, 에피택셜층은 화학기상증착법(Chemical Vapor Deposition; CVD), 감압화학기상증착법(Reduced Pressure Chemical Vapor Deposition; RPCVD), 고진공화학기상증착법(Ultra-High Vacuum Chemical Vapor Deposition; UHCVD) 또는 분자빔 에피택시(Molecular Beam Epitaxy: MBE) 방법을 이용한 에피택셜 성장(예를 들어, 헤테로 에피택시(hetero-epitaxy)에 의해 형성될 수 있다.
선택적 에피택셜 성장 공정 공정에 의해 소스/드레인(201, 202)은 채널(230)의 측면을 따라 수직적으로(vertically, Z축 방향) 및 수평적으로(수평(laterally, Y축 방향)으로 성장하여 돌출 형성한다.
선택적 에피택셜 성장 공정을 통해 별도의 이온 주입 공정 없이 소스/드레인(201, 202) 내에 n형 또는 p형의 불순물들이 주입된다.
이때 불순물 유형은 소자 유형(NMOS, PMOS)에 따라 다르며, NMOS의 경우 n 타입, PMOS의 경우 p 타입일 수 있다. 일례로, P, As, 및 Sb 중에서 선택된 1종 이상의 n형 불순물; 또는 B, BF2, Al, 및 Ga 중에서 선택된 1종 이상의 p형 불순물;로 도핑될 수 있다.
필요한 경우, 채널(230)의 스트레스 효과를 상승시킬 목적으로, 상기 불순물에 더하여 Si, SiGe, Ge, Sn(tin), 3-5족 화합물을 혼합하여 사용할 수 있다. 이때 3-5족 화합물은, 예를 들어, 알루미늄 인화물(aluminum phosphide: AlP), 갈륨 인화물(gallium phosphide: GaP), 인듐 인화물(indium phosphide: InP), 알루미늄 비소(aluminum arsenide: AlAs), 갈륨 비소(gallium arsenide: GaAs), 인듐 비소(indium arsenide: InAs), 알루미늄 안티모나이드(aluminum antimonide: AlSb), 갈륨 안티모나이드(gallium antimonide: GaSb), 또는 인듐 안티모나이드(indium antimonide: InSb)일 수 있다.
상기 불순물(또펀트)의 활성화를 위해 레이저 어닐링(LSA)을 수행한다. 레이저 어닐링 공정은 기판 전체를 가열하는 RTA과 달리 소스/드레인 영역에만 국부적으로 레이저를 주사하여 상기 소스/드레인 내 주입된 불순물의 확산을 최소화한다.
일례로, 상기 레이저 어닐링 공정은 펄스화된 자외선(UV)인 엑시머 레이저를 주사하는 엑시머 레이저 어닐링(Excimer Laser Annealing, ELA), 매우 짧은 지속 시간을 갖는 레이저 스파이크 어닐링(Laser Spike Annealing, LSA), 플래시 램프 어닐링(Flash Lamp Annealing, FLA), 또는 다이오드 레이저 어닐링(Diode Laser Annealing, DLA) 등의 다양한 방법이 사용될 수 있다.
다음으로, 채널 릴리즈 단계를 수행한다(도 13).
다음으로, RMG(대체 금속 게이트, Replacement metal gate) 형성 공정을 수행하여 게이트 스택(260)를 형성한다(도 14).
게이트 스택(260)은 기존 더미 게이트(206)를 제거하고, 게이트 전극(261) 및 게이트 유전체(263)를 증착하여 형성하고, 도 1과 같이 채널(230)의 상부, 하부 및/또는 측면 표면, 즉 3차원적으로 둘러싼 GAA 구조를 이룬다.
다음으로, 소스/드레인(201, 203) 상에 실리사이드(220)를 형성한 후, 콘택 개구부 영역에 금속을 충진하는 WAC(wrap around contact) 및 MOL(middle of line) 공정을 수행하여 콘택 금속층(310)을 형성한다(도 15).
소스/드레인(201, 203)은 실리콘 또는 폴리실리콘 재질을 포함하며, 여기에 Ni, Co, W, Ta, Ti, Pt, Er, Mo, Pd 또는 이들의 합금 등의 금속 이온을 주입하여 실리사이드(220)를 형성한다. 상기 실시사이드(220)는 소스/드레인(201, 203)을 둘러싸도록 형성된다.
상기 콘택 금속층(210)의 충진은 콘택 개구부 영역에 Co, W, Ru 등의 금속 물질의 증착 공정을 통해 수행할 수 있다.
전술한 바의 확장된 소스/드레인 구조를 갖는 GAAFET 소자는 종래 소스/드레인 영역에서의 높은 저항으로 인한 구동 전류 저하 문제를 해결할 수 있고, 상기 확장된 소스/드레인과 게이트가 인접해지면서 기생 커패시턴스가 증가하여 지연 시간(RC delay)을 감소시킬 수 있다. 또한, 채널 길이 방향 스트레스가 큰 폭으로 증가하여 상기 소스/드레인 내 도펀트의 활성화가 이루어져 소스/드레인 형성을 위한 레이저 어닐링 공정의 도입이 용이해진다.
하기 표 1의 스케일링으로 GAAFET 소자를 제조하였다. 이때 PTS 영역에서 기생 바닥 트랜지스터의 영향을 배제하기 위해 같은 도 2와 같은 매립 산화물(BOX) 구조를 갖도록 하였다. N- 및 PFET에 대한 S/D 도핑 농도는 4 × 1020 cm-3로 설정되었고 Si0.98C0.02(Si0.5Ge0.5)는 NFET(PFET)에 응력을 유도하는 데 사용되었습니다. 물리적 매개변수는 고급 5nm 노드 FinFET을 기반으로 잘 보정하였다. 드레인 바이어스는 포화(선형) 작동을 위해 |0.7| V (50 mV)로 설정하였고, TCAD 시뮬레이션에 사용된 기하학적 매개변수는 표 1에 나열되어 있습니다.
고정 파라미터 수치
Contact poly pitch (CPP) 42nm
Fin pitch (FP) 60nm
Gate length (Lg) 12nm
Spacing thickness (Tsp) 10nm
NS thickness (Tch) 5nm
Interfacial layer/ HfO2 thickness (TIL/THK) 0.6nm / 1.1nm
Inner spacer thickness (TIS) 5nm
S/D doping concentration (NSD) 4 × 1020 cm-3
PTS doping concentration (NPTS) 5 Х 1018 cm-3
변경 파라미터 수치
TSi_E 0nm, 1nm, 2nm, 3nm, 4nm
[열처리 공정]
- RTA(1050℃에서 0.5sec 시간 처리),
- LSA (1050℃에서 1msec 시간 처리)
도 16 및 도 17은 TSi_E에 따른 GAAFET 소자의 구동 전류(On-state current)의 변화를 보여주는 그래프로, 도 16은 NFETs를, 도 17은 PFETs을 보여준다. 이때 RTA는 Rapid Thermal Annealing의 약어이고, LSA는 Laser Spike Annealing의 약어이다. 또한, TSi_E는 식각에 의해 형성된 홈 영역(H', H”)의 폭(w)을 의미한다.
도 16을 보면, NFETs에서 채널(230)의 식각 없이 RTA 공정을 수행할 경우와 비교하여, 채널(230) 식각 없이 LSA 공정을 수행한 공정 보다 높은 구동 전류를 나타내었다. 그러나, TSi_E가 증가할수록 구동 전류가 증가하여 약 2nm 수준의 TSi_E에서는 RTA 공정 대비 높은 구동 전류 수치를 보였다. 이러한 경향은 도 6의 PFETs에서도 유사하게 나타났다. 다만, NFETs의 경우 TSi_E가 4nm에서 구동 전류의 감소가 약간 발생하였으나, PFETs의 경우 구동 전류의 지속적인 증가가 확인되었다. 이러한 결과를 통해 채널(230) 일부 식각 공정 후 LSA가 적용된 GAAFET 소자의 구동 전류를 약 20~30% 가까이 향상시킬 수 있음을 알 수 있다.
도 18 및 도 19는 지연 시간(RC delay)의 감소를 설명하기 위한 그래프로, 도 18은 TSi_E에 따른 게이트 커패시턴스 변화를, 도 19는 TSi_E에 따른 지연 시간의 변화을 보여준다.
본 GAAFET 소자는 채널(230)의 일부 식각에 의해 게이트(261)와 확장된 소스/드레인(201, 202) 사이의 거리를 줄였기 때문에 이들 사이의 전기장이 크게 증가하여, 도 6과 같이 TSi_E에 따라 중첩 커패시턴스(Cov)의 증가와 함께 게이트 커패시턴스(Cgg)가 증가한다. 상기 게이트 커패시턴스(Cgg)는 게이트(261)와 소스/드레인 (201, 202)사이의 거리가 좁을수록, 즉 TSi_E가 높을수록 NFETs 및 PFETs 모두에서 증가하는 경향을 나타냈다.
도 19를 보면, TSi_E가 증가할수록 RC 지연이 낮아지는 경향을 보였다. TSi_E가 2nm인 경우 RTA 공정 처리 GAAFET 소자 대비 더 낮은 RC 지연 수치를 나타내었다. 이러한 결과를 통해 채널(230)의 일부 식각 공정이 적용되지 않은 GAAFET 소자 대비 채널(230) 일부가 식각된 GAAFET 소자에서 RC 지연이 15~33% 가까이 감소하여 고속 동작에 보다 유리함을 알 수 있다.
도 20 및 도 21은 TSi_E에 따른 소스/드레인(201, 202) 활성화를 설명하기 위한 것으로, 도 20은 채널(230) 길이 방향(Szz)에 따른 응력 프로파일이고, 도 21은 채널(230) 방향 스트레스(Stress-ZZ) 변화를 보여주는 그래프이다.
도 20을 보면, 채널(230) 일부 식각에 따른 소스/드레인(201, 202)의 확장에 의해 내부 스페이서(255)의 하부 영역에서의 채널(230)의 스트레스가 증가하였다. 도 21은 이를 수치화한 그래프로, TSi_E가 커질수록 소스/드레인(201, 202)이 확장됨에 따라 스트레스의 증가가 나타났으며, 이러한 경향은 NFETs 및 PFETs 모두에서 발생하였다. 이렇게 증가된 Szz는 소스/드레인(201, 202)의 이온 활성화에 영향을 줘 캐리어 이동도가 크게 증가될 수 있다.
100: 기판
101: STI
201, 202: 소스/드레인
201', 202': 제1, 제2 돌출 단부
205: 희생층
206: 더미 게이트
220: 실리사이드
N1, N2, N3, 230: 채널
255: 제1 내부 스페이서
256: 제2 내부 스페이서
260: 게이트 스택
261: 게이트 전극
263: 게이트 유전체
265: 외부 스페이서
270: 매립 산화물막
310: 콘택 금속층

Claims (17)

  1. 기판 상에 서로 이격되어 적층되고, 일 방향에서 서로 반대측에 제1 측면들 및 제2 측면들을 가지는 복수 개의 채널;
    상기 채널의 적어도 일부의 둘레를 감싸는 게이트-올-어라운드(gate-all-around; GAA) 구조를 가지며, 상기 일 방향에서 서로 반대측에 제1 측면들 및 제2 측면들을 가지는 복수 개의 게이트 스택;
    상기 게이트 스택의 일측에 배치되며, 상기 복수 개의 채널과 접촉하는 소스/드레인;
    상기 복수 개의 게이트 스택 중 적어도 하나의 게이트 스택의 일 측면과 상기 소스 사이에 위치하는 제1 내부 스페이서 및 상기 적어도 하나의 게이트 스택의 다른 측면과 상기 드레인 사이에 위치하는 제2 내부 스페이서;를 포함하고,
    상기 일 방향에서, 복수 개의 채널 중 적어도 하나의 채널의 일 측면에서 다른 측면까지의 길이는, 상기 소스에 접하는 제1 내부 스페이서의 일 측면으로부터 상기 드레인에 접하는 제2 내부 스페이서의 일 측면까지의 길이보다 짧게 형성하되,
    상기 일 방향에서, 상기 채널의 일 측면에 인접한 소스 영역 또는 드레인 영역의 제1 단부는 상기 제1 및 제2 내부 스페이서에 접하는 소스 영역 또는 드레인 영역의 제2 단부 대비 상기 제1 또는 제2 내부 스페이서의 두께 미만의 길이만큼 일 방향으로 돌출되는, 게이트-올-어라운드 전계효과 트랜지스터.
  2. 제1항에 있어서,
    상기 일 방향에서, 상기 채널의 일 측면에 인접한 소스 영역 또는 드레인 영역의 제1 단부 측면은 요철 없이 상하 방향으로 수직 형성되는, 게이트-올-어라운드 전계효과 트랜지스터.
  3. 삭제
  4. 제1항에 있어서,
    상기 소스 또는 드레인의 제1 단부는, 상기 제2 단부 대비 제1 또는 제2 내부 스페이서의 두께 대비 0% 초과 100% 미만의 길이만큼 일 방향으로 돌출된 것인, 게이트-올-어라운드 전계효과 트랜지스터.
  5. 제1항에 있어서,
    상기 채널의 일 측면에서 다른 측면까지의 길이는 상기 채널 상에 위치하는 게이트 스택의 폭 보다 큰, 게이트-올-어라운드 전계효과 트랜지스터.
  6. 제1항에 있어서,
    상기 채널의 일 측면에서 다른 측면까지의 길이는, 상기 채널 상에 위치하는 게이트 스택과 소스 또는 드레인 상에 위치하는 제1 내부 스페이서의 제1 측면으로부터 상기 게이트 스택과 드레인 또는 소스 사이에 위치하는 제2 내부 스페이서의 제2 측면까지의 거리보다 짧은, 게이트-올-어라운드 전계효과 트랜지스터.
  7. 제1항에 있어서,
    상기 게이트-올-어라운드 전계효과 트랜지스터는 상기 기판 상에 PTS(punch through stopper)를 더 포함하는, 게이트-올-어라운드 전계효과 트랜지스터.
  8. 제1항에 있어서,
    상기 게이트-올-어라운드 전계효과 트랜지스터는 상기 기판 내부 또는 상기 기판과 소스/드레인 사이에 매립 산화물막을 더 포함하는, 게이트-올-어라운드 전계효과 트랜지스터.
  9. 기판 상에 서로 이격되어 적층되고, 일 방향에서 서로 반대측에 제1 측면들 및 제2 측면들을 가지는 복수 개의 채널을 형성하는 단계;
    상기 채널의 적어도 일부의 둘레를 감싸는 게이트-올-어라운드(gate-all-around; GAA) 구조를 가지며, 상기 일 방향에서 서로 반대측에 제1 측면들 및 제2 측면들을 가지는 복수 개의 게이트 스택을 형성하는 단계;
    상기 복수 개의 게이트 스택 중 적어도 하나의 게이트 스택의 일 측면과 상기 소스 사이에 위치하는 제1 내부 스페이서 및 상기 적어도 하나의 게이트 스택의 다른 측면과 상기 드레인 사이에 위치하는 제2 내부 스페이서;를 형성하는 단계;
    상기 게이트 스택의 일측에 배치되며, 상기 복수 개의 채널과 접촉하는 소스/드레인을 형성하는 단계;를 포함하고,
    상기 소스/드레인 형성 시, 채널의 양 말단을 식각하여 얻어진 식각 영역을 포함하도록 소스/드레인을 형성하는 단계를 포함하되,
    상기 일 방향에서, 복수 개의 채널 중 적어도 하나의 채널의 일 측면에서 다른 측면까지의 길이는, 상기 소스에 접하는 제1 내부 스페이서의 일 측면으로부터 상기 드레인에 접하는 제2 내부 스페이서의 일 측면까지의 길이보다 짧게 형성하되,
    상기 일 방향에서, 상기 채널의 일 측면에 인접한 소스 영역 또는 드레인 영역의 제1 단부는 상기 제1 및 제2 내부 스페이서에 접하는 소스 영역 또는 드레인 영역의 제2 단부 대비 상기 제1 또는 제2 내부 스페이서의 두께 미만의 길이만큼 일 방향으로 돌출되도록 형성하는, 제1항의 게이트-올-어라운드 전계효과 트랜지스터의 제조방법.
  10. 삭제
  11. 제9항에 있어서,
    상기 일 방향에서, 상기 채널의 일 측면에 인접한 소스 영역 또는 드레인 영역의 제1 단부 측면은 요철 없이 상하 방향으로 수직 형성하는, 게이트-올-어라운드 전계효과 트랜지스터의 제조방법.
  12. 제9항에 있어서,
    상기 식각은 채널과, 제1 또는 제2 내부 스페이서의 재질에 따른 선택적 식각 공정으로 형성하는, 게이트-올-어라운드 전계효과 트랜지스터의 제조방법.
  13. 제9항에 있어서,
    상기 채널의 식각 깊이는 제1 또는 제2 내부 스페이서의 두께보다 작도록 수행하는, 게이트-올-어라운드 전계효과 트랜지스터의 제조방법.
  14. 제9항에 있어서,
    상기 소스/드레인의 형성은 선택적 에피택셜 성장 공정으로 수행하는, 게이트-올-어라운드 전계효과 트랜지스터의 제조방법.
  15. 제9항에 있어서,
    상기 소스/드레인 형성 후 레이저 어닐링 공정을 수행하는, 게이트-올-어라운드 전계효과 트랜지스터의 제조방법.
  16. 제9항에 있어서,
    추가로, 상기 기판은 PTS 영역이 형성된 것을 사용하는, 게이트-올-어라운드 전계효과 트랜지스터의 제조방법.
  17. 제9항에 있어서,
    추가로, 상기 기판 내부 또는 상기 기판과 소스/드레인 사이에 매립 산화물막의 형성을 수행하는, 게이트-올-어라운드 전계효과 트랜지스터의 제조방법.
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