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KR102819938B1 - 디스플레이 장치 - Google Patents

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KR102819938B1
KR102819938B1 KR1020190069553A KR20190069553A KR102819938B1 KR 102819938 B1 KR102819938 B1 KR 102819938B1 KR 1020190069553 A KR1020190069553 A KR 1020190069553A KR 20190069553 A KR20190069553 A KR 20190069553A KR 102819938 B1 KR102819938 B1 KR 102819938B1
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thin film
film transistor
electrode
semiconductor layer
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박영길
박정화
안나리
정수임
김기남
김문성
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예는, 기판, 상기 기판 상에 위치하며 상기 기판으로부터 서로 다른 거리에 배치된 제1 박막 트랜지스터와 제2 박막 트랜지스터 및 상기 제1 박막 트랜지스터와 전기적으로 연결된 표시소자를 포함하고, 상기 제1 박막 트랜지스터는 다결정 실리콘을 포함하는 제1 반도체층 및 상기 제1 반도체층의 채널영역과 중첩하는 제1 게이트 전극을 포함하고, 상기 제2 박막 트랜지스터는 산화물 반도체를 포함하는 제2 반도체층을 포함하고, 상기 제1 게이트 전극은 제1층 및 상기 제1층과 상이한 재질의 제2층의 적층구조를 가지고, 상기 제2층은 티타늄을 포함하는 디스플레이 장치를 개시한다.

Description

디스플레이 장치{Display device}
본 발명의 실시예들은 디스플레이 장치에 관한 것이다.
각종 전기적 신호정보를 시각적으로 표현하는 디스플레이 분야가 급속도로 발전함에 따라, 박형화, 경량화, 저소비 전력화 등의 우수한 특성을 지닌 다양한 평판 디스플레이 장치가 소개되고 있다. 이와 같은 평판 디스플레이 장치는 박막트랜지스터(Thin Film Transistor, TFT), 커패시터 등을 포함한다. 한편, 박막 트랜지스터는 이에 포함된 반도체층의 재질에 따라 다른 특성을 가질 수 있으며, 디스플레이 장치는 디스플레이 장치의 성능을 향상시키기 위해 서로 다른 타입의 박막 트랜지스터들을 채용할 수 있다.
예를 들어, 디스플레이 장치는 다결정실리콘 반도체층을 포함하는 제1 박막 트랜지스터와 산화물반도체층을 포함하는 제2 박막 트랜지스터를 채용할 수 있다. 한편, 제1 박막 트랜지스터는 열처리를 통해 다결정실리콘 반도체층 내의 결함(트랩)을 감소시킴으로써 특성이 향상될 수 있다. 그러나, 제1 박막 트랜지스터의 특성을 향상시키기 위해 수행되는 열처리에 의해 산화물반도체층이 영향을 받을 수 있으며, 이에 의해 제2 박막 트랜지스터의 특성이 변할 수 있다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 산화물 반도체층에 영향을 끼치지 않으면서 다결정실리콘 반도체층의 특성을 향상시킨 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 측면에 따른 디스플레이 장치는, 기판; 상기 기판 상에 위치하며, 상기 기판으로부터 서로 다른 거리에 배치된 제1 박막 트랜지스터와 제2 박막 트랜지스터; 및 상기 제1 박막 트랜지스터와 전기적으로 연결된 표시소자;를 포함하고, 상기 제1 박막 트랜지스터는 다결정 실리콘을 포함하는 제1 반도체층 및 상기 제1 반도체층의 채널영역과 중첩하는 제1 게이트 전극을 포함하고, 상기 제2 박막 트랜지스터는 산화물 반도체를 포함하는 제2 반도체층을 포함하고, 상기 제1 게이트 전극은 제1층 및 상기 제1층과 상이한 재질의 제2층의 적층구조를 가지고, 상기 제2층은 티타늄을 포함할 수 있다.
본 실시예에 있어서, 상기 제2층은 상기 제1층과 상기 제1 반도체층 사이에 위치할 수 있다.
본 실시예에 있어서, 상기 제1 게이트 전극은 상기 제1층 상에 위치하고 상기 티타늄을 포함하는 제3층을 더 포함할 수 있다.
본 실시예에 있어서, 상기 제1 박막 트랜지스터와 중첩하는 커패시터;를 더 포함하고, 상기 커패시터의 제1 전극은 상기 제1 게이트 전극과 일체일 수 있다.
본 실시예에 있어서, 상기 커패시터는 상기 제1 전극과 중첩하는 제2 전극을 더 포함하고, 상기 디스플레이 장치는, 상기 제1 반도체층과 상기 제1 게이트 전극 사이에 개재된 제1 절연층, 상기 제1 게이트 전극과 상기 제2 전극 사이에 개재된 제2 절연층, 및 상기 제2 전극 상의 제3 절연층을 더 포함하고, 상기 제2 반도체층은 상기 제3 절연층 상에 위치할 수 있다.
본 실시예에 있어서, 상기 제2 반도체층과 중첩하고, 상기 제2 절연층과 상기 제3 절연층 사이에 배치되며 전도성을 가지는 광차단층을 더 포함할 수 있다.
본 실시예에 있어서, 상기 제1 반도체층은, 상기 제1 게이트 전극과 중첩하는 채널영역 및 상기 채널영역의 양측에 각각 배치된 드레인영역과 소스영역을 포함하며, 상기 채널영역, 상기 소스 영역 및 상기 드레인 영역에는 동일한 불순물이 도핑되고, 상기 채널영역의 상기 불순물의 도핑농도는 상기 드레인영역과 소스영역의 상기 불순물의 도핑농도보다 작을 수 있다.
본 실시예에 있어서, 상기 불순물의 도핑농도는 1×e11/cm2 내지 1×e13/cm2일 수 있다.
본 실시예에 있어서, 상기 불순물은 붕소(B)일 수 있다.
본 실시예에 있어서, 상기 제2 반도체층 내의 수소 농도는 상기 제1 반도체층 내의 수소 농도 보다 클 수 있다.
본 발명의 다른 측면에 따른 디스플레이 장치는, 기판; 상기 기판 상에 위치하는 제1 박막 트랜지스터와 제2 박막 트랜지스터; 및 상기 제1 박막 트랜지스터와 전기적으로 연결된 표시소자;를 포함하고, 상기 제1 박막 트랜지스터는, 다결정 실리콘을 포함하고 불순물로 도핑된 제1 반도체층 및 상기 제1 반도체층과 중첩하는 제1 게이트 전극을 포함하고, 상기 제1 반도체층은, 상기 제1 게이트 전극과 중첩하는 채널영역 및 상기 채널영역의 양측에 각각 배치된 드레인영역과 소스영역을 포함하며, 상기 채널영역의 상기 불순물의 도핑농도는 상기 드레인영역과 소스영역의 상기 불순물의 도핑농도보다 작고, 상기 제1 게이트 전극은 제1층 및 상기 제1층과 상이한 재질의 제2층을 구비하고, 상기 제2층은 티타늄을 포함할 수 있다.
본 실시예에 있어서, 상기 채널영역의 상기 불순물의 도핑농도는 1×e11/cm2 내지 1×e13/cm2일 수 있다.
본 실시예에 있어서, 상기 불순물은 붕소(B)일 수 있다.
본 실시예에 있어서, 상기 제2층은 상기 제1층과 상기 제1 반도체층 사이에 위치할 수 있다.
본 실시예에 있어서, 상기 제1 게이트 전극은 상기 제1층 상에 위치하고 상기 티타늄을 포함하는 제3층을 더 포함할 수 있다.
본 실시예에 있어서, 상기 제1 박막 트랜지스터와 중첩하는 커패시터;를 더 포함하고, 상기 커패시터의 제1 전극은 상기 제1 게이트 전극과 일체일 수 있다.
본 실시예에 있어서, 상기 커패시터는 상기 제1 전극과 중첩하는 제2 전극을 더 포함하고, 상기 디스플레이 장치는, 상기 제1 반도체층과 상기 제1 게이트 전극 사이에 개재된 제1 절연층, 상기 제1 게이트 전극과 상기 제2 전극 사이에 개재된 제2 절연층, 및 상기 제2 전극 상의 제3 절연층을 더 포함하고, 상기 제2 박막 트랜지스터는 상기 제3 절연층 상에 위치할 수 있다.
본 실시예에 있어서, 상기 제2 박막 트랜지스터는 산화물 반도체를 포함하는 제2 반도체층을 포함할 수 있다.
본 실시예에 있어서, 상기 제2 반도체층 내의 수소 농도는 상기 제1 반도체층 내의 수소 농도 보다 클 수 있다.
본 실시예에 있어서, 상기 제2 반도체층과 중첩하고, 상기 제2 절연층과 상기 제3 절연층 사이에 배치된 광차단층을 더 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 의하면, 서로 다른 타입의 박막 트랜지스터들을 채용하는 디스플레이 장치에서, 박막 트랜지스터들의 특성을 향상시켜 영상 품질 저하를 방지하는 디스플레이 장치를 제공할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일 예를 개략적으로 도시한 평면도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 하나의 (부)화소의 등가 회로도이다.
도 3은 도 1의 I-I' 단면의 일 예를 개략적으로 도시한 단면도이다.
도 4는 도 3의 제1 박막 트랜지스터의 일 예를 개략적으로 도시한 단면도이다.
도 5는 도 4의 버퍼층, 제1 반도체층 및 제1 절연층 내의 수소 농도를 도시한 그래프이다.
도 6은 도 3의 제1 박막 트랜지스터의 문턱전압의 크기를 나타낸 그래프이다.
도 7은 제1 박막 트랜지스터의 다른 예를 개략적으로 도시한 단면도이다.
도 8은 제1 박막 트랜지스터의 또 다른 예를 개략적으로 도시한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하기로 한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일 예를 개략적으로 도시한 평면도이고, 도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 하나의 (부)화소의 등가 회로도이며, 도 3은 도 1의 I-I' 단면의 일 예를 개략적으로 도시한 단면도이다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치(100)로서, 유기 발광 디스플레이 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않는다. 다른 실시예로서, 무기 EL 디스플레이(Inorganic Light Emitting Display), 퀀텀닷 발광 디스플레이(Quantum dot Light Emitting Display) 등과 같이 다양한 방식의 디스플레이 장치가 사용될 수 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치(100)는 이미지가 표시되는 디스플레이영역(DA)과, 디스플레이영역(DA) 외측에 위치하는 주변영역(PA)을 갖는다. 이는 기판(110)이 그러한 디스플레이영역(DA) 및 주변영역(PA)을 갖는 것으로 이해될 수도 있다.
디스플레이영역(DA)에는 복수 개의 화소(PX)들이 위치할 수 있다. 복수의 화소(PX)들 각각은 유기발광소자(OLED)와 같은 표시소자를 포함하여 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다.
도 2는 하나의 화소(PX)의 등가회로의 일 예를 도시하고 있다. 도 2를 참조하면, 화소(PX)는 표시소자 및 표시소자를 구동하는 화소회로를 포함할 수 있다. 표시소자는 일 예로 유기발광소자(OLED)일 수 있으나 이에 한정되는 것은 아니다. 이하에서는 유기발광소자(OLED)를 표시소자로 갖는 화소(PX)를 예로서 설명한다.
도 2에서는 하나의 화소(PX)마다 신호선들(131, 133, 151, 153, 171), 초기화전압선(141) 및 전원전압선(161)이 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 신호선들(131, 133, 151, 153, 171) 중 적어도 어느 하나, 초기화전압선(141) 또는/및 전원전압선(161)은 이웃하는 화소(PX)들에서 공유될 수 있다.
신호선은 제1 스캔신호(GWP)를 전달하는 제1 스캔선(131), 제2 스캔신호(GWN)을 전달하는 제2 스캔선(151), 제3 스캔신호(GI)를 전달하는 제3 스캔선(153), 발광제어신호(EM)를 전달하는 발광제어선(133), 및 제1 스캔선(131)과 교차하며 데이터신호(DATA)를 전달하는 데이터선(171)을 포함한다.
전원전압선(161)은 제1 트랜지스터(T1)에 제1 전원전압(ELVDD)을 전달하며, 초기화전압선(141)은 제1 트랜지스터(T1) 및 유기발광소자(OLED)의 화소전극을 초기화하는 초기화전압(VINT)을 화소(PX)로 전달한다.
화소(PX)의 화소회로는 복수의 박막 트랜지스터들(T1 내지 T7) 및 커패시터(Cst)를 포함할 수 있다. 도 2의 제1 전극들(E11~E71) 및 제2 전극들(E12~E72)은 박막 트랜지스터의 종류(p-type or n-type) 및/또는 동작 조건에 따라 소스전극(소스영역) 또는 드레인전극(드레인영역)일 수 있다.
제1 박막 트랜지스터(T1)는 커패시터(Cst)의 제1 전극(41)에 연결된 게이트 전극(G1), 제5 박막 트랜지스터(T5)를 경유하여 전원전압선(161)과 연결된 제1 전극(E11), 제6 박막 트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 전기적으로 연결된 제2 전극(E12)을 포함한다. 제1 박막 트랜지스터(T1)는 구동 트랜지스터로서 역할을 하며, 제2 박막 트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(DATA)를 전달받아 유기발광소자(OLED)에 전류를 공급한다.
제2 박막 트랜지스터(T2)는 제1 스캔선(131)에 연결된 게이트 전극(G2), 데이터선(171)에 연결된 제1 전극(E21), 제1 박막 트랜지스터(T1)의 제1 전극(E11)에 연결된 제2 전극(E22)을 포함한다. 제2 박막 트랜지스터(T2)는 제1 스캔선(131)을 통해 전달받은 제2 스캔신호(GWP)에 따라 턴온되어 데이터선(171)으로 전달된 데이터신호(DATA)를 제1 박막 트랜지스터(T1)의 제1 전극(E11)으로 전달하는 스위칭 동작을 수행한다.
제3 박막 트랜지스터(T3)는 제2 스캔선(151)에 연결된 게이트 전극(G3), 제1 박막 트랜지스터(T1)의 제2 전극(E12)에 연결된 제1 전극(E31), 커패시터(Cst)의 제1 전극(41), 제4 박막 트랜지스터(T4)의 제2 전극(E42) 및 제1 박막 트랜지스터(T1)의 게이트 전극(G1)에 연결된 제2 전극(E32)을 포함한다. 제2 전극(E32)은 제6 박막 트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 연결된다. 제3 박막 트랜지스터(T3)는 제2 스캔선(151)을 통해 전달받은 제2 스캔신호(GWN)에 따라 턴온되어 제1 박막 트랜지스터(T1)를 다이오드 연결시킨다.
제4 박막 트랜지스터(T4)는 제3 스캔선(153)에 연결된 게이트 전극(G4), 초기화전압선(141)에 연결된 제1 전극(E41), 커패시터(Cst)의 제1 전극(41), 제3 박막 트랜지스터(T3)의 제2 전극(E32) 및 제1 박막 트랜지스터(T1)의 게이트 전극(G1)에 연결된 제2 전극(E42)을 포함한다. 제4 박막 트랜지스터(T4)는 제3 스캔선(153)을 통해 전달받은 제3 스캔신호(GI)에 따라 턴온되어 초기화전압(VINT)을 제1 박막 트랜지스터(T1)의 게이트 전극(G1)에 전달하여 제1 박막 트랜지스터(T1)의 게이트 전압을 초기화시킨다.
제5 박막 트랜지스터(T5)는 발광 제어선(133)에 연결된 게이트 전극(G5), 전원전압선(161)에 연결된 제1 전극(E51), 제1 박막 트랜지스터(T1)의 제1 전극(E11) 및 제2 박막 트랜지스터(T2)의 제2 전극(E22)과 연결된 제2 전극(E52)을 포함한다.
제6 박막 트랜지스터(T6)는 발광 제어선(133)에 연결된 게이트 전극(G6), 제1 박막 트랜지스터(T1)의 제2 전극(E12) 및 제3 박막 트랜지스터(T3)의 제1 전극(E31)에 연결된 제1 전극(E61), 유기발광소자(OLED)의 화소전극에 연결된 제2 전극(E62)을 포함한다. 제5 박막 트랜지스터(T5) 및 제6 박막 트랜지스터(T6)가 발광 제어선(133)을 통해 전달받은 발광 제어신호(EM)에 따라 동시에 턴온되어 유기발광소자(OLED)에 전류가 흐르게 된다.
제7 박막 트랜지스터(T7)는 제1 스캔선(131)과 연결된 게이트 전극(G7), 제6 박막 트랜지스터(T6)의 제2 전극(E62) 및 유기발광소자(OLED)의 화소전극에 연결된 제1 전극(E71), 초기화전압선(141)에 연결된 제2 전극(E72)을 포함한다. 제7 박막 트랜지스터(T7)는 제1 스캔선(131)을 통해 전달받은 제3 스캔신호(GWP)에 따라 턴온되어 유기발광소자(OLED)의 화소전극의 전압을 초기화시킨다.
커패시터(Cst)는 제1 박막 트랜지스터(T1)의 게이트 전극(G1)에 연결된 제1 전극(41) 및 전원전압선(161)에 연결된 제2 전극(43)을 포함한다. 커패시터(Cst)의 제1 전극(41)은 제3 박막 트랜지스터(T3)의 제2 전극(E32) 및 제4 박막 트랜지스터(T4)의 제2 전극(E42)과도 연결된다.
유기발광소자(OLED)는 화소전극 및 화소전극에 대향하는 공통전극을 포함하고, 공통전극은 제2 전원전압(ELVSS)을 인가 받을 수 있다. 유기발광소자(OLED)는 제1 박막 트랜지스터(T1)로부터 전류를 전달받아 발광함으로써 디스플레이 장치(100)는 영상을 표시할 수 있다.
한편, 제1 박막 트랜지스터(T1) 내지 제7 박막 트랜지스터(T7) 중 적어도 일부는 서로 다른 타입의 반도체층을 포함할 수 있다. 예를 들어, 구동 트랜지스터로서 기능하는 제1 박막 트랜지스터(T1)는 다결정 실리콘으로 구성된 반도체층을 포함하고, 스위칭 트랜지스터인 제2 박막 트랜지스터(T2) 내지 제7 박막 트랜지스터(T7) 중 적어도 일부는 산화물 반도체층을 포함할 수 있다.
다결정 실리콘은 전자 이동도(Mobility)와 신뢰성이 우수하다. 따라서, 유기발광소자(OLED)의 밝기에 직접적으로 영향을 미치는 제1 박막 트랜지스터(T1)가 다결정 실리콘으로 이루어진 반도체층을 포함함으로써 고해상도의 디스플레이 장치(100)를 구현할 수 있다.
또한, 산화물 반도체층을 포함하는 박막 트랜지스터는 낮은 오프-전류(Off-Current)를 가지며, 저주파 구동이 가능한 특성을 가진다. 따라서, 제1 트랜지스터(T1)를 제외한 나머지 박막 트랜지스터들(T2 내지 T7) 중 적어도 하나가 산화물 반도체층을 포함하도록 구성됨으로써, 디스플레이 장치(100)의 소비 전력을 감소시킬 수 있다.
도 3은 디스플레이 장치(100)의 일부를 개략적으로 도시한 단면도로써, 도 3에서는 설명의 편의상 상술한 화소(PX)의 구성 중에서 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 커패시터(Cst) 및 유기발광소자(OLED)만을 도시하고 있다.
도 3를 참조하면, 기판(110) 상에는 버퍼층(11)이 위치할 수 있다.
기판(110)은 글라스, 금속, 고분자 수지 등 다양한 소재를 포함할 수 있다. 금속으로 기판(110)을 형성할 경우, 기판(110)은 철, 크롬, 망간, 니켈, 티타늄, 몰리브덴, 스테인레스 스틸(SUS), Invar 합금, Inconel 합금, Kovar 합금 등을 포함할 수 있다. 또한, 기판(110)은 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN), 폴리에틸렌 테레프탈레이드(polyethylene terephthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyarylate, PAR), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP)와 같은 고분자 수지를 포함할 수 있다.
버퍼층(11)은 기판(110)의 상부에 평탄면을 제공할 수 있고, 기판(110)을 통하여 침투하는 이물 등을 차단할 수 있다. 예를 들어, 버퍼층(11)은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 알루미늄옥사이드, 알루미늄나이트라이드, 티타늄옥사이드 또는 티타늄나이트라이드 등의 무기물이나, 폴리이미드, 폴리에스테르, 아크릴 등의 유기물을 함유할 수 있고, 예시한 재료들 중 복수의 적층체로 형성될 수 있다.
버퍼층(11) 상에는 제1 박막 트랜지스터(T1)가 위치한다. 제1 박막 트랜지스터(T1)는 제1 반도체층(A1), 제1 게이트전극(G1), 제1 소스전극(S1) 및 제1 드레인전극(D1)을 포함한다. 제1 박막 트랜지스터(T1)는 구동 트랜지스터로써 역할을 하는바, 제1 반도체층(A1)은 다결정 실리콘을 포함할 수 있다.
제1 반도체층(A1)의 상부에는 제1 게이트전극(G1)이 배치되는데, 제1 게이트전극(G1)에 인가되는 신호에 따라 제1 소스전극(S1)과 제1 드레인전극(D1)이 전기적으로 연결된다.
제1 게이트전극(G1)은 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디윰(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질을 포함할 수 있다.
제1 반도체층(A1)과 제1 게이트전극(G1) 사이에는, 제1 반도체층(A1)과 제1 게이트전극(G1)의 절연성을 확보하기 위하여, 실리콘옥사이드, 실리콘나이트라이드 또는 실리콘옥시나이트라이드 등과 같은 무기물으로 형성되는 제1 절연층(12)이 개재될 수 있다.
제1 게이트전극(G1) 상에는 커패시터(Cst)가 중첩되어 형성될 수 있다. 커패시터(Cst)는 제1 전극(41) 및 제2 전극(43)을 포함하며, 제1 전극(41)과 제2 전극(43) 사이에는 실리콘옥사이드, 실리콘나이트라이드 또는 실리콘옥시나이트라이드 등과 같은 무기물으로 형성되는 제2 절연층(13)이 배치될 수 있다. 한편, 제1 게이트전극(G1)은 커패시터(Cst)의 제1 전극(41)으로서의 기능도 수행한다. 즉, 제1 게이트전극(G1)과 제1 전극(41)은 일체일 수 있다.
제2 절연층(13) 상에는 커패시터(Cst)의 제1 전극(41)과 적어도 일부 중첩되도록 커패시터(Cst)의 제2 전극(43)이 배치된다. 제2 전극(43)은 구동전압을 전달하는 전원전압선(도 2의 161)과 전기적으로 연결될 수 있다.
제2 전극(43) 상에는 실리콘옥사이드, 실리콘나이트라이드 또는 실리콘옥시나이트라이드 등과 같은 무기물으로 형성되는 제3 절연층(14)이 위치하며, 제3 절연층(14) 상에는, 평면상에서 제1 박막 트랜지스터(T1)와 다른 위치에 제2 박막 트랜지스터(T2)가 위치할 수 있다. 즉, 제2 박막 트랜지스터(T2)는 제1 박막 트랜지스터(T1)와 상이한 높이에 위치할 수 있다.
제2 박막 트랜지스터(T2)는 제2 반도체층(A2), 제2 게이트전극(G2), 제2 소스전극(S2) 및 제2 드레인전극(D2)을 포함한다. 제2 박막 트랜지스터(T2)는 스위칭 트랜지스터로써 역할을 하는바, 제2 반도체층(A2)은 산화물 반도체를 포함할 수 있다. 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 혼합물을 포함할 수 있다. 예를 들어, 산화물 반도체는 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 일부 실시예에서, 산화물 반도체는 ZnO에 인듐(In)과 갈륨(Ga)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O) 반도체일 수 있다.
한편, 화소회로의 다른 트랜지스터들(T3 내지 T7) 중에서도 제2 박막 트랜지스터(T2)와 같이 산화물 반도체층을 포함할 수 있다. 즉, 본 발명에 의하면, 신뢰성이 우수한 다결정 실리콘 반도체를 반도체층으로 하는 구동 트랜지스터를 채용하고, 낮은 누설전류를 갖는 산화물 반도체를 반도체층으로 하는 적어도 하나의 박막트랜지스터를 채용하고 있어 높은 신뢰성 및 소비전력이 우수한 디스플레이 장치(100)를 제공할 수 있다.
제2 반도체층(A2)의 상부에는 제2 게이트전극(G2)이 배치되며, 제2 반도체층(A2)과 제2 게이트전극(G2) 사이에는, 제4 절연층(15)이 개재될 수 있다. 제4 절연층(15)은 제2 반도체층(A2)과 제2 게이트전극(G2) 사이에만 위치할 수도 있고, 기판(110) 전체 면적에 대응하도록 형성될 수도 있다. 즉, 제2 게이트전극(G2)은 제1 게이트전극(G1)과 다른 높이에 위치하며, 제2 게이트전극(G2)과 제1 게이트전극(G1) 사이에는 제2 절연층(13) 내지 제4 절연층(15)이 개재될 수 있다. 여기서, 높이가 다르다는 의미는 기판(110)으로부터의 거리가 상이하다는 것을 의미한다.
제2 게이트전극(G2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디윰(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질을 포함할 수 있으며, 단층 또는 다층 구조를 가질 수 있으며, 제4 절연층(15)은 실리콘옥사이드, 실리콘나이트라이드 또는 실리콘옥시나이트라이드 등과 같은 무기물으로 형성될 수 있다.
한편, 제2 반도체층(A2)과 중첩하는 위치에 광차단층(BML)이 더 배치될 수 있다. 광차단층(BML)은 일 예로, 제2 절연층(13)과 제3 절연층(14) 사이에 위치할 수 있다. 광차단층(BML)은 제2 박막 트랜지스터(T2)로 광이 입사하는 것을 방지할 수 있다. 따라서, 광의 입사에 의해 박막 제2 트랜지스터(T2)의 제2 반도체층(A2)에 포토커런트가 유발되어 제2 박막 트랜지스터(T2)의 특성이 저하되는 것을 방지할 수 있다. 또한, 광차단층(BML)은 도전성을 가지고 제2 박막 트랜지스터(T2)의 제2 소스전극(S2)과 전기적으로 연결됨으로써, 제2 박막 트랜지스터(T2)의 특성을 더욱 향상시킬 수 있다.
제2 게이트전극(G2)의 상부에는 제5 절연층(16)이 배치될 수 있는데, 이는 실리콘옥사이드, 실리콘나이트라이드 또는 실리콘옥시나이트라이드 등과 같은 무기물로 단층 또는 다층구조를 갖도록 형성될 수 있다.
제5 절연층(16)의 상부에는 제1 소스전극(S1), 제1 드레인전극(D1), 제2 소스전극(S2) 및 제2 드레인전극(D2)이 배치된다.
제1 소스전극(S1)과 제1 드레인전극(D1)은 제1 절연층(12) 내지 제5 절연층(16)에 형성되는 컨택홀을 통하여 제1 반도체층(A1)에 각각 전기적으로 연결되며, 제2 소스전극(S2)과 제2 드레인전극(D2)은 제4 절연층(15)과 제5 절연층(16)에 형성되는 컨택홀을 통하여 제2 반도체층(A2)에 각각 전기적으로 연결될 수 있다.
제1 소스전극(S1), 제1 드레인전극(D1), 제2 소스전극(S2) 및 제2 드레인전극(D2)은 도전성 등을 고려하여 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질을 포함할 수 있으며, 단층 또는 다층 구조를 가질 수 있다.
이러한 구조를 가지는 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2) 상에는 제6 절연층(17)이 배치될 수 있다. 예컨대 도 3에 도시된 것과 같이 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2) 보다 높은 위치에 유기발광소자(OLED)가 배치될 경우, 제6 절연층(17)은 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)를 덮어 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)에 의한 굴곡을 평탄화하는 역할을 할 수 있다. 이러한 제6 절연층(17)은 예컨대 아크릴, BCB(Benzocyclobutene) 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물을 포함할 수 있다.
제6 절연층(17) 상부에는 도전층(140)이 배치될 수 있다. 도전층(140)은 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)를 포함하는 화소(PX)의 복수의 트랜지스터들 및 커패시터(Cst) 중 하나의 일 전극과 화소전극(210)을 전기적으로 연결하는 연결전극일 수 있다.
도전층(140) 상부에는 아크릴, BCB(Benzocyclobutene) 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물을 포함하는 제7 절연층(18)이 배치되며, 제7 절연층(18) 상에는 화소전극(210), 대향전극(230) 및 그 사이에 개재되며 발광층을 포함하는 중간층(220)을 갖는 유기발광소자(OLED)가 배치된다.
화소전극(210)은 제7 절연층(18)에 형성된 컨택홀을 통해 도전층(140)과 전기적으로 연결될 수 있다. 화소전극(210)은 (반)투명 전극 또는 반사형 전극일 수 있다. 화소전극(210)이 (반)투명 전극일 경우에는 예컨대 ITO, IZO, ZnO, In2O3, IGO 또는 AZO를 포함할 수 있다. 화소전극(210)이 반사형 전극일 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, ITO, IZO, ZnO, In2O3, IGO 또는 AZO로 형성된 층을 가질 수 있다. 물론 본 발명이 이에 한정되는 것은 아니고 화소전극(210)은 다양한 재질을 포함할 수 있으며, 그 구조 또한 단층 또는 다층이 될 수 있는 등 다양한 변형이 가능하다.
제7 절연층(18) 상부에는 제8 절연층(19)이 배치될 수 있다. 제8 절연층(19)은 적어도 화소전극(210)의 중앙부가 노출되도록 하는 개구를 가짐으로써 발광영역을 정의하는 역할을 한다. 또한, 도 3에 도시된 바와 같은 경우, 제8 절연층(19)은 화소전극(210)의 가장자리를 덮음으로써, 화소전극(210)의 가장자리와 화소전극(210) 상부의 대향전극(230)과의 사이의 거리를 증가시켜 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 한다. 이와 같은 제8 절연층(19)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물을 포함할 수 있다.
유기발광소자(OLED)의 중간층(220)은 발광층을 포함한다. 발광층은 소정의 색상의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다. 또한, 중간층(220)은 홀 수송층(HTL: Hole Transport Layer), 홀 주입층(HIL: Hole Injection Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 중 적어도 어느 하나의 기능층을 포함할 수 있다. 이와 같은 기능층은 유기물질을 포함할 수 있다.
대향전극(230)은 복수개의 유기발광소자(OLED)들에 있어서 일체(一體)로 형성되어 복수 개의 화소전극(210)들에 대응할 수 있다. 이러한 대향전극(230)은 (반)투명 전극 또는 반사형 전극일 수 있다. 대향전극(230)이 (반)투명 전극일 때에는 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물로 형성된 층과 ITO, IZO, ZnO 또는 In2O3 등의 (반)투명 도전층을 가질 수 있다. 대향전극(230)이 반사형 전극일 때에는 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물로 형성된 층을 가질 수 있다. 물론 대향전극(230)의 구성 및 재료가 이에 한정되는 것은 아니며 다양한 변형이 가능함은 물론이다.
대향전극(230)의 상부에는 외부의 수분 또는 산소 등으로부터 유기발광소자(OLED)를 보호하기 위한 봉지층이 위치할 수 있다. 봉지층은 디스플레이영역(DA)을 덮으며 디스플레이영역(DA) 외측까지 연장될 수 있다. 이러한 봉지층은 적어도 하나의 무기물로 구비된 무기봉지층 및 적어도 하나의 유기물로 구비된 유기봉지층을 포함할 수 있다. 일부 실시예에서, 봉지층은 제1무기봉지층/유기봉지층/제2무기봉지층이 적층된 구조로 구비될 수 있다. 또한, 봉지층 상에는 외광반사를 줄이기 위한 편광층, 블랙매트릭스, 컬러필터, 및/또는 터치전극을 구비한 터치스크린층 등 다양한 기능층이 구비될 수 있다.
한편, 상술한 바와 같이 구동 트랜지스터인 제1 박막 트랜지스터(T1)의 제1 반도체층(A1)은 다결정 실리콘을 포함할 수 있다. 따라서, 열처리를 통해 제1 반도체층(A1) 내부의 결함(트랩)을 감소시킬 수 있고, 이에 따라 제1 박막 트랜지스터(T1)의 문턱전압(Vth)을 낮추고, 문턱전압의 전압마진이 증가하는 등 제1 박막 트랜지스터(T1)의 신뢰성이 향상될 수 있다. 그러나, 제1 박막 트랜지스터(T1)의 신뢰성을 향상시키기 위해 열처리를 수행하면 산화물반도체층을 포함하는 제2 박막 트랜지스터(T2)의 특성이 변할 수 있기에, 열처리를 통해서 제1 박막 트랜지스터(T1)의 신뢰성을 향상시키기는 어렵다. 반면에, 제1 박막 트랜지스터(T1)의 신뢰성을 향상시키지 않는 경우는, 제1 박막 트랜지스터(T1)의 구동 마진이 너무 좁아서 디스플레이 장치(100)에 잔상 등이 발생할 수 있다.
따라서, 제2 박막 트랜지스터(T2)에 영향을 미치지 않으면서 제1 박막 트랜지스터(T1)의 신뢰성을 향상시키기 위해, 제1 반도체층(A1)에 불순물을 도핑할 수 있다. 보다 구체적으로, 제1 반도체층(A1)의 채널영역에 불순물을 도핑하면, 제1 반도체층(A1)의 히스테리시스 특성이 개선되고, 문턱전압의 전압마진이 증가할 수 있다. 다만, 제1 반도체층(A1)의 채널영역에 불순물의 도핑농도를 증가시키면 제1 박막 트랜지스터(T1)의 문턱전압이 양(+)의 방향으로 쉬프트되는 문제가 발생한다. 예를 들어, 제1 반도체층(A1)의 채널영역에 붕소(B)를 3×e11/cm2의 도핑량으로 도핑하면, 문턱전압이 양(+)의 방향으로 약 0.6V 이동하게 된다. 이에, 제1 반도체층(A1)에 불순물을 도핑할 때 발생하는 문턱전압 값을 변경을 불순물의 도핑 전의 값으로 변경할 필요가 있다. 이에 대하여서는 도 4 내지 도 6을 참조하여 설명하기로 한다.
도 4는 도 3의 제1 박막 트랜지스터의 일 예를 개략적으로 도시한 단면도이고, 도 5는 도 4의 버퍼층, 제1 반도체층 및 제1 절연층 내의 수소 농도를 도시한 그래프이며, 도 6은 도 3의 제1 박막 트랜지스터의 문턱전압의 크기를 나타낸 그래프이다.
도 4는 설명의 편의상 제1 막막 트랜지스터(T1)의 제1 반도체층(A1)과 제1 게이트 전극(G1)만을 도시하고 있다.
도 4에 도시된 바와 같이, 제1 반도체층(A1)은 제1 게이트 전극(G1)과 중첩하는 채널영역(AS)과 채널영역(AS)의 양측에 각각 배치된 소스영역(SS) 및 드레인영역(DS)을 포함하는데, 채널영역(AS)에 불순물을 도핑함으로써, 열처리를 수행하지 않더라도 제1 박막 트랜지스터(T1)의 특성이 개선될 수 있다.
일 예로, 제1 박막 트랜지스터(T1)는 P채널 박막 트랜지스터일 수 있고, 소스영역(SS), 드레인영역(DS) 및 채널영역(AS)에는 P형 불순물이 도핑될 수 있다. 불순물은 일 예로 붕소(B)일 수 있다.
제1 반도체층(A1)은, 비정질실리콘층을 버퍼층(11) 상에 형성하고, 이에 엑시머레이저 등을 조사하여 결정화시켜 형성될 수 있다. 이때, 비정질실리콘층에 불순물을 먼저 주입한 후 비정질실리콘층을 결정화 하거나, 또는 비정질실리콘층을 먼저 결정화시켜 제1 반도체층(A1)을 형성한 다음, 제1 반도체층(A1)에 불순물을 주입할 수도 있다.
이어서, 제1 절연층(12) 상에 제1 게이트전극(G1)을 형성하고 제1 게이트전극(G1)을 마스크로 사용하여 소스영역(SS)과 드레인영역(DS)에 불순물을 2차로 주입하게 된다. 따라서, 소스영역(SS)과 드레인영역(DS)의 불순물 도핑농도는 채널영역(AS)의 불순물 도핑농도보다 클 수 있다.
일 예로, 채널영역(AS)의 도핑농도는 1×e11/cm2 내지 1×e13/cm2일 수 있다. 채널영역(AS)의 도핑농도가 1×e13/cm2보다 크면 제1 박막 트랜지스터(T1)의 문턱전압이 양(+)의 방향으로 쉬프트되는 값이 너무 크기 때문에 후술하는 바와 같이 채널영역(AS)으로 수소가 확산되는 것을 방지하더라도 쉬프트된 문턱전압을 원래의 값으로 되돌리기가 어려울 수 있다. 반면에, 채널영역(AS)의 도핑농도가 1×e11/cm2보다 작으면, 제1 박막 트랜지스터(T1)의 특성 개선 효과가 발현되기 어렵다.
소스영역(SS) 및 드레인영역(DS)의 도핑농도는 채널영역(AS)의 도핑농도 보다 클 수 있다. 일 예로, 소스영역(SS) 및 드레인영역(DS)의 도핑농도는 약 1×e15/cm2일 수 있다.
한편, 제1 박막 트랜지스터(T1) 등의 제조 과정 중에는, 제1 절연층(12) 등과 같은 무기막에 포함된 수소가 채널영역(AS)으로 확산될 수 있다. 채널영역(AS)으로 확산된 수소는 채널영역(AS)의 도핑농도에 영향을 줄 수 있다. 즉, 채널영역(CS)에 붕소(B)가 도핑된 상태에서 채널영역(CS)으로 수소가 확산되면, 제1 박막 트랜지스터(T1)의 문턱전압이 양(+)의 방향으로 쉬프트되는 값이 더 커질 수 있으므로, 수소가 채널영역(CS)으로 확산되는 것을 차단할 필요가 있다. 이를 위해, 제1 게이트 전극(G1)은 몰리브덴(Mo)을 포함하는 제1층(M1)과 티타늄(Ti)을 포함하는 제2층(M2)의 적층구조를 가질 수 있다. 제2층(M2)의 티타늄(Ti)은 수소를 포집하여, 수소가 채널영역(CS)으로 확산되는 것을 방지할 수 있다.
도 5는 제1 절연층(12)으로부터 버퍼층(11)까지 깊이에 따른 수소 농도를 측정한 결과를 나타낸다. 한편, 도 5의 제1 반도체층(A1)에서의 수소 농도는 제1 반도체층(A1)의 채널영역(AS)에서의 수소 농도를 의미한다. 또한, 도 5의 (A)는 제1 게이트 전극(G1)이 몰리브덴으로 이루어진 제1층(M1)만으로 구성된 경우의 수소 농도를 나타내고, 도 5의 (B)는 제1 게이트 전극(G1)이 제1층(M1) 및 티타늄으로 이루어진 제2층(M2)을 포함하는 경우의 수소 농도를 나타내고 있다. 도 5에서 알 수 있는 바와 같이, (B)의 경우가 (A)에 비해, 제1 반도체층(A1)에서의 수소농도가 크게 감소한 것을 알 수 있다. 한편, 제2 박막 트랜지스터(도 3의 T2)의 제2 게이트 전극(도 3의 G2)은 제1 게이트 전극(G1)과 달리 수소를 포집할 수 있는 구조를 가지지 않는다. 따라서, 제2 반도체층(도 3의 A2) 내의 수소 농도는 제1 반도체층(A1) 내의 수소 농도보다 클 수 있다.
한편, 도 6은 제1 박막 트랜지스터(T1)의 문턱전압(Vth)을 나타내고 있는데, 도 6의 (A)는 도 5의 (A)와 마찬가지로 제1 게이트 전극(G1)이 몰리브덴으로 이루어진 제1층(M1)만으로 구성되고, 제1 채널영역(AS)에 붕소가 도핑되지 않으며, 제1 박막 트랜지스터(T1)의 제조 과정에서 수소가 제1 채널영역(AS)으로 확산된 상태로, 종래 제1 박막 트랜지스터(T1)가 가지는 문턱전압의 기준값으로 볼 수 있다.
또한, 도 6의 (B)는 제1 채널영역(AS)에 붕소가 도핑되고, 제1 게이트 전극(G1)이 제2 층(M2)을 더 포함할 때의 제1 박막 트랜지스터(T1)의 문턱전압이며, 도 6의 (C)는 제1 채널영역(AS)에 붕소가 도핑되되 제1 게이트 전극(G1)이 제1 층(M1)만으로 구성된 경우의 제1 박막 트랜지스터(T1)의 문턱전압이다.
먼저, 도 6의 (A)와 (C)를 비교하면, 붕소의 도핑에 의해 제1 박막 트랜지스터(T1)의 문턱전압이 양(+)의 방향으로 변경된 것을 알 수 있다. 이에 반해, (B)의 경우는 (C)와 마찬가지로 붕소도핑이 되었지만 제1 박막 트랜지스터(T1)의 문턱전압이 (A)와 매우 유사한 것을 알 수 있다. 이는 제1 박막 트랜지스터(T1)의 제조 과정 중 제1 채널영역(AS)으로 수소가 확산되는 것을 차단함으로써, 수소의 확산에 의한 제1 박막 트랜지스터(T1)의 문턱전압이 추가적으로 양(+)의 방향으로 변경되는 것을 방지하였기 때문이다.
즉, 본 발명에 의하면, 제1 채널영역(AS)에 붕소를 도핑함으로써, 제2 박막 트랜지스터(도 3의 T2)에 영향을 끼치지 않으면서 제1 박막 트랜지스터(T1)의 특성을 향상시킬 수 있으며, 또한 제1 게이트전극(G1)이 티타늄을 포함하는 제2층(M2)을 포함하여 붕소도핑에 의해 제1 박막 트랜지스터(T1)의 문턱전압이 변경되는 것을 방지할 수 있다. 이때, 제1 채널영역(AS)에 붕소를 도핑하고 수소의 확산을 차단할 때 제1 박막 트랜지스터(T1)의 문턱전압이 기존(도 6의 A)의 문턱전압과 동등한 값을 가지도록 하기 위해서는 제1 채널영역(AS)에 도핑되는 붕소의 도핑농도가 1×e11/cm2 내지 1×e13/cm2일 수 있다.
도 7과 도 8은 제1 박막 트랜지스터의 다른 예를 각각 개략적으로 도시한 단면도들이다.
도 7에 도시된 제1 박막 트랜지스터(T1)는 제1 게이트 전극(G1)이 제1층(M1)과 제2층(M2)을 함께 포함함으로써, 버퍼층(11), 제1 절연층(12) 등으로부터 수소가 제1 반도체층(A1)으로 확산되는 것을 방지 내지 최소화함은 앞서 설명한 바와 동일하다. 다만, 도 7의 제1 게이트 전극(G1)은 티타늄을 포함하는 제2층(M2)이 제1층(M1) 하부에 위치한다. 즉, 제1층(M1)과 제1 반도체층(A1) 사이에 제2층(M2)이 위치하여 제1 반도체층(A1)으로 수소가 확산되는 것을 더욱 효과적으로 차단할 수 있다.
또한, 도 8에 도시된 바와 같이, 제1 게이트 전극(G1)은 제1층(M1)의 상부와 하부에 각각 제2층(M2)과 제3층(M3)이 위치하는 3층 구조를 가질 수 있는데, 이때 제2층(M2)과 제3층(M3)은 각각 티타늄을 포함하는 층일 수 있다. 따라서, 제1 게이트 전극(G1)의 수소 포집 능력이 더욱 향상되어 제1 반도체층(A1)으로 수소가 확산되는 것을 효과적으로 차단할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 기판;
    상기 기판 상에 위치하며, 상기 기판으로부터 서로 다른 거리에 배치된 제1 박막 트랜지스터와 제2 박막 트랜지스터; 및
    상기 제1 박막 트랜지스터와 전기적으로 연결된 표시소자;를 포함하고,
    상기 제1 박막 트랜지스터는 다결정 실리콘을 포함하는 제1 반도체층 및 상기 제1 반도체층의 채널영역과 중첩하는 제1 게이트 전극을 포함하고,
    상기 제2 박막 트랜지스터는 산화물 반도체를 포함하는 제2 반도체층을 포함하고,
    상기 제1 게이트 전극은 제1층 및 상기 제1층과 상이한 재질의 제2층의 적층구조를 가지고, 상기 제2층은 티타늄을 포함하고,
    상기 제2 반도체층 내의 수소 농도는 상기 제1 반도체층 내의 수소 농도 보다 큰, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제2층은 상기 제1층과 상기 제1 반도체층 사이에 위치하는 디스플레이 장치.
  3. 제2항에 있어서,
    상기 제1 게이트 전극은 상기 제1층 상에 위치하고 상기 티타늄을 포함하는 제3층을 더 포함하는 디스플레이 장치.
  4. 제1항에 있어서,
    상기 제1 박막 트랜지스터와 중첩하는 커패시터;를 더 포함하고,
    상기 커패시터의 제1 전극은 상기 제1 게이트 전극과 일체인 디스플레이 장치.
  5. 제4항에 있어서,
    상기 커패시터는 상기 제1 전극과 중첩하는 제2 전극을 더 포함하고,
    상기 디스플레이 장치는, 상기 제1 반도체층과 상기 제1 게이트 전극 사이에 개재된 제1 절연층, 상기 제1 게이트 전극과 상기 제2 전극 사이에 개재된 제2 절연층, 및 상기 제2 전극 상의 제3 절연층을 더 포함하고,
    상기 제2 반도체층은 상기 제3 절연층 상에 위치하는 디스플레이 장치.
  6. 제5항에 있어서,
    상기 제2 반도체층과 중첩하고, 상기 제2 절연층과 상기 제3 절연층 사이에 배치된 광차단층을 더 포함하는 디스플레이 장치.
  7. 제1항에 있어서,
    상기 제1 반도체층은, 상기 제1 게이트 전극과 중첩하는 채널영역 및 상기 채널영역의 양측에 각각 배치된 드레인영역과 소스영역을 포함하며,
    상기 채널영역, 상기 소스영역 및 상기 드레인영역에는 동일한 불순물이 도핑되고,
    상기 채널영역의 상기 불순물의 도핑농도는 상기 드레인영역과 소스영역의 상기 불순물의 도핑농도보다 작은 디스플레이 장치.
  8. 제7항에 있어서,
    상기 채널영역의 상기 불순물의 도핑농도는 1×e11/cm2 내지 1×e13/cm2인 디스플레이 장치.
  9. 제7항에 있어서,
    상기 불순물은 붕소(B)인 디스플레이 장치.
  10. 삭제
  11. 기판;
    상기 기판 상에 위치하는 제1 박막 트랜지스터와 제2 박막 트랜지스터; 및
    상기 제1 박막 트랜지스터와 전기적으로 연결된 표시소자;를 포함하고,
    상기 제1 박막 트랜지스터는, 다결정 실리콘을 포함하고 불순물로 도핑된 제1 반도체층 및 상기 제1 반도체층과 중첩하는 제1 게이트 전극을 포함하고,
    상기 제1 반도체층은, 상기 제1 게이트 전극과 중첩하는 채널영역 및 상기 채널영역의 양측에 각각 배치된 드레인영역과 소스영역을 포함하며,
    상기 채널영역의 상기 불순물의 도핑농도는 상기 드레인영역과 소스영역의 상기 불순물의 도핑농도보다 작고,
    상기 제1 게이트 전극은 제1층 및 상기 제1층과 상이한 재질의 제2층을 구비하고, 상기 제2층은 티타늄을 포함하고,
    상기 제2 박막 트랜지스터는 산화물 반도체를 포함하는 제2 반도체층을 포함하며,
    상기 제2 반도체층 내의 수소 농도는 상기 제1 반도체층 내의 수소 농도 보다 큰, 디스플레이 장치.
  12. 제11항에 있어서,
    상기 채널영역의 상기 불순물의 도핑농도는 1×e11/cm2 내지 1×e13/cm2인 디스플레이 장치.
  13. 제11항에 있어서,
    상기 불순물은 붕소(B)인 디스플레이 장치.
  14. 제11항에 있어서,
    상기 제2층은 상기 제1층과 상기 제1 반도체층 사이에 위치하는 디스플레이 장치.
  15. 제14항에 있어서,
    상기 제1 게이트 전극은 상기 제1층 상에 위치하고 상기 티타늄을 포함하는 제3층을 더 포함하는 디스플레이 장치.
  16. 제11항에 있어서,
    상기 제1 박막 트랜지스터와 중첩하는 커패시터;를 더 포함하고,
    상기 커패시터의 제1 전극은 상기 제1 게이트 전극과 일체인 디스플레이 장치.
  17. 제16항에 있어서,
    상기 커패시터는 상기 제1 전극과 중첩하는 제2 전극을 더 포함하고,
    상기 디스플레이 장치는, 상기 제1 반도체층과 상기 제1 게이트 전극 사이에 개재된 제1 절연층, 상기 제1 게이트 전극과 상기 제2 전극 사이에 개재된 제2 절연층, 및 상기 제2 전극 상의 제3 절연층을 더 포함하고,
    상기 제2 박막 트랜지스터는 상기 제3 절연층 상에 위치하는 디스플레이 장치.
  18. 삭제
  19. 삭제
  20. 제17항에 있어서,
    상기 제2 반도체층과 중첩하고, 상기 제2 절연층과 상기 제3 절연층 사이에 배치된 광차단층을 더 포함하는 디스플레이 장치.
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