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KR102819716B1 - 3차원 반도체 장치 및 반도체 장치의 제조방법 - Google Patents

3차원 반도체 장치 및 반도체 장치의 제조방법 Download PDF

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KR102819716B1
KR102819716B1 KR1020200071811A KR20200071811A KR102819716B1 KR 102819716 B1 KR102819716 B1 KR 102819716B1 KR 1020200071811 A KR1020200071811 A KR 1020200071811A KR 20200071811 A KR20200071811 A KR 20200071811A KR 102819716 B1 KR102819716 B1 KR 102819716B1
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김원홍
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삼성전자주식회사
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Abstract

본 발명의 일 실시예는, 제1 기판; 상기 제1 기판 상에 배치된 복수의 제1 트랜지스터; 상기 복수의 제1 트랜지스터 상에 배치된 제2 기판; 상기 제2 기판 상에 배치된 복수의 제2 트랜지스터; 및 상기 복수의 제1 트랜지스터와 상기 복수의 제2 트랜지스터를 전기적으로 연결하는 상호 연결부;를 포함하며, 상기 복수의 제1 트랜지스터는 각각, 상기 제1 기판 상에 배치되며 제1 수소 함량을 갖는 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 배치된 제1 게이트 전극과, 상기 제1 게이트 전극의 양측의 상기 제1 기판에 배치된 제1 소스/드레인 영역을 포함하고, 상기 복수의 제2 트랜지스터는 각각, 상기 제2 기판 상에 배치되며 상기 제1 수소 함량보다 큰 제2 수소 함량을 갖는 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 배치된 제2 게이트 전극과, 상기 제2 게이트 전극의 양측의 상기 제2 기판에 배치된 제2 소스/드레인 영역을 포함하는 3차원 반도체 장치를 제공한다.

Description

3차원 반도체 장치 및 반도체 장치의 제조방법{THREE DIMENSIONAL SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것이다
반도체 장치에서, 유전체 물질은 주요 구성요소로서 널리 사용되고 있다. 최근에는 반도체 장치의 집적도가 높아짐에 따라 고유전율을 갖는 유전체가 유용하게 사용되고 있다. 하지만, 이러한 유전체는 화학적인 불안정성으로 인해 문제가 있을 수 있다. 예를 들어, 게이트 절연막을 구성하는 유전체에 산소 베이컨시(oxygen vacancy)와 같은 트랩(trap)이 발생하여 반도체 장치의 신뢰성에 악영향을 줄 수 있다.
본 발명이 해결하고자 하는 과제들 중 하나는 반도체 장치에 채용되는 유전체막의 특성을 개선함으로써 신뢰성이 향상된 3차원 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제들 중 다른 하나는 반도체 장치에 채용되는 유전체막의 특성을 개선함으로써 신뢰성이 향상된 반도체 장치의 제조방법을 제공하는데 있다.
본 발명의 일 실시예는, 제1 기판; 상기 제1 기판 상에 배치된 복수의 제1 트랜지스터; 상기 복수의 제1 트랜지스터 상에 배치된 제2 기판; 상기 제2 기판 상에 배치된 복수의 제2 트랜지스터; 및 상기 복수의 제1 트랜지스터와 상기 복수의 제2 트랜지스터를 전기적으로 연결하는 상호 연결부;를 포함하며, 상기 복수의 제1 트랜지스터는 각각, 상기 제1 기판 상에 배치되며 제1 수소 함량을 갖는 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 배치된 제1 게이트 전극과, 상기 제1 게이트 전극의 양측의 상기 제1 기판에 배치된 제1 소스/드레인 영역을 포함하고, 상기 복수의 제2 트랜지스터는 각각, 상기 제2 기판 상에 배치되며 상기 제1 수소 함량보다 큰 제2 수소 함량을 갖는 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 배치된 제2 게이트 전극과, 상기 제2 게이트 전극의 양측의 상기 제2 기판에 배치된 제2 소스/드레인 영역을 포함하는 3차원 반도체 장치를 제공한다.
본 발명의 일 실시예는, 제1 기판; 상기 제1 기판 상에 배치된 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 배치된 제1 게이트 전극을 갖는 복수의 제1 트랜지스터; 상기 복수의 제1 트랜지스터 상에 배치되며, 상기 제1 기판의 두께보다 작은 두께를 갖는 제2 기판; 상기 제2 기판 상에 배치된 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 배치된 제2 게이트 전극을 갖는 복수의 제2 트랜지스터; 상기 복수의 제1 트랜지스터와 상기 제2 기판 사이에 배치되며 상기 복수의 제1 트랜지스터에 전기적으로 연결된 복수의 제1 도전 라인; 상기 복수의 제2 트랜지스터 상에 배치되며 상기 복수의 제2 트랜지스터에 전기적으로 연결된 복수의 제2 도전 라인; 및 상기 제2 기판을 관통하며 상기 복수의 제1 도전 라인과 상기 복수의 제2 도전 라인을 연결하는 관통 비아;를 포함하며, 상기 제1 및 제2 게이트 절연막은 동일한 유전 물질을 포함하며, 상기 제2 게이트 절연막의 수소 함량은 상기 제1 게이트 절연막의 수소 함량보다 10% 이상 큰 3차원 반도체 장치를 제공한다.
본 발명의 일 실시예는, 제1 기판; 상기 제1 기판의 상면에 배치된 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 배치된 제1 게이트 전극을 갖는 복수의 제1 트랜지스터; 상기 복수의 제1 트랜지스터 상에 배치되며, 상기 제1 기판의 두께보다 작은 두께를 갖는 제2 기판; 상기 제2 기판의 상면에 배치된 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 배치된 제2 게이트 전극을 갖는 복수의 제2 트랜지스터; 상기 복수의 제1 트랜지스터와 상기 복수의 제2 트랜지스터를 전기적으로 연결하는 상호 연결부;를 포함하며, 상기 제1 및 제2 게이트 절연막은 동일한 산화물막을 포함하며, 상기 제2 게이트 절연막의 산화물막의 수소 함량은 상기 제1 게이트 절연막의 산화물막의 수소 함량보다 10% 이상 큰 3차원 반도체 장치를 제공한다.
본 발명의 일 실시예는, 활성 영역을 갖는 반도체 기판을 마련하는 단계; 상기 활성 영역 상에 게이트 절연막 및 게이트 전극을 포함한 게이트 스택을형성하는 단계; 및 수소 래디컬 또는 수소 플라즈마를 이용하여 상기 게이트 스택을 환원 처리하는 단계;를 포함하는 반도체 장치 제조방법을 제공한다.
본 발명의 일 실시예는, 제1 기판 상에 제1 게이트 절연막과 제1 게이트 전극을 갖는 복수의 제1 트랜지스터를 형성하는 단계; 상기 복수의 제1 트랜지스터 상에 제1 도전 라인을 형성하는 단계; 상기 제1 도전 라인 상에 제2 기판을 형성하는 단계; 상기 제2 기판 상에 제2 게이트 절연막과 제2 게이트 전극을 갖는 복수의 제2 트랜지스터를 형성하는 단계; 및 상기 복수의 제2 트랜지스터 상에 제2 도전 라인과 상기 제1 및 제2 도전 라인을 연결하는 관통 비아를 형성하는 단계;를 포함하고, 상기 복수의 제2 트랜지스터를 형성하는 단계는, 상기 제1 기판 상에 제2 게이트 절연막 및 제2 게이트 전극을 포함한 게이트 스택을형성하는 단계와, 수소 래디컬 또는 수소 플라즈마를 이용하여 상기 게이트 스택을 환원 처리하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
고온 어닐링 공정을 대체하여 수소 래디컬 또는 수소 플라즈마를 이용한 환원 처리를 통해서 게이트 절연막의 신뢰성 향상과 함께 누설 전류 특성을 개선할 수 있다. 특히, 3차원 반도체 장치의 상부 디바이스층의 게이트 절연막을 본 실시예에 따라 저온 환원 처리를 적용함으로써 하부 디바이스층 및 배선 구조에 불이익한 영향을 방지할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 공정별 단면도들이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 공정별 단면도들이다.
도 3은 본 발명에 따른 환원 처리에 의한 게이트 절연막의 개선 원리를 설명하기 위한 모식도이다.
도 4a 및 도 4b는 본 발명에 따라 환원 처리된 게이트 절연막의 SIMS(Secondary Ion Mass Spectroscopy) 측정 결과를 나타내는 그래프이다.
도 5a 및 도 5b는 본 발명의 실시예들과 비교예들의 게이트 절연막의 신뢰성(NBTI) 및 누설전류 특성을 평가한 결과를 나타내는 그래프이다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 공정별 단면도들이다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 공정별 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 9a 내지 도 9e는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 공정별 단면도들이다.
도 10은 제1 및 제2 디바이스층의 게이트 절연막의 SIMS 측정 결과를 나타내는 그래프이다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃을 나타내는 개략 평면도이다.
도 13a 내지 도 13e은 도 12에 도시된 반도체 장치의 제조방법을 설명하기 위한 공정의 단면도들이다.
도 14는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 구체적인 실시예들을 상세히 설명한다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 공정별 단면도들이다. 본 실시예에서 제조되는 반도체 장치는 MOSFET과 같은 FET 소자를 포함할 수 있다.
도 1a을 참조하면, 반도체 기판(11)은 소자 분리부(52)에 의해 정의되는 활성 영역(11A)을 가질 수 있다.
상기 반도체 기판(11)을 소정 깊이로 활성 영역(11A)을 정의하는 트렌치를 형성하고, 트렌치 내에 플라즈마 화학 기상 증착(PECVD)으로 실리콘 산화막과 같은 절연막을 형성함으로써 활성 영역(11A)을 정의하는 소자 분리부(12)를 형성할 수 있다. 예를 들어, 상기 반도체 기판(11)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판과 같은 단일 반도체 기판, 또는 실리콘-온-인슐레이터(silicon-on-insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(germanium-on-insulation: GOI) 기판과 같은 복합 기판을 포함할 수 있다.
한편, 상기 반도체 기판(11)은 p형 또는 n형 웰을 더 포함할 수 있다. 예를 들어, n형 MOSFET의 경우에는 인(P) 또는 아세닉(As)과 같은 불순물로 도프된 n형 웰이 형성되고, p형 MOSFET의 경우에는 보론(B)과 같은 불순물로 p형 웰이 형성될 수 있다.
상기 활성 영역(11A)은 채널층을 제공할 수 있다. 본 실시예에서, 상기 활성 영역(11A)은 일반적인 평탄한 구조로 예시되어 있으나, 이에 한정되지 않으며, 핀(fin) 형상과 같은 3차원 구조 또는 와이어(wire)와 같은 구조가 사용될 수 있다.
도 1b를 참조하면, 반도체 기판(11) 상에 게이트 절연막(14) 및 게이트 전극(15)을 순차적으로 형성할 수 있다.
상기 게이트 절연막(14)은 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 또는 실리콘 산질화물(SiON)뿐만 아니라, 높은 유전율(예, 10 이상)을 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 상기 고유전체 물질은 하프늄 산화막(HfO2), 하프늄 실리콘 산화막(HfSiO), 하프늄 실리콘 산질화막(HfSiON), 하프늄 산질화막(HfON), 하프늄 알루미늄 산화막(HfAlO), 하프늄 란타늄 산화막(HfLaO), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(TaO2), 지르코늄 실리콘 산화막(ZrSiO), 란타늄 산화막(La2O3), 프라세디움 산화막(Pr2O3) 및 디스프로슘 산화막(Dy2O3)로 구성된 그룹으로부터 선택된 적어도 하나의 고유전율 유전체가 사용될 수 있다. 일부 실시예에서, 상기 게이트 절연막(14)은 2개 이상의 유전체막으로 구성될 수 있다(도 2f 참조).
상기 게이트 전극(15)은, 후속 공정에서 상기 게이트 절연막(14) 상에 형성될 수 있다. 예를 들어, 상기 게이트 전극(14)은, 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 텅스텐(W), 코발트(Co), 니켈(Ni), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo)과 같은 금속, 또는 WSi과 같은 실리사이드, TiN, TaN, TiON, TaON과 같은 질화물 또는 산질화물을 포함할 수 있다. 상기 게이트 전극(15) 상에는 자연 산화물막 또는 별도의 캡핑층(도 6b의 "57", 도 7b의 "77")이 추가적으로 형성될 수 있다. 본 명세서에서, 상기 게이트 절연막 및 상기 게이트 전극의 스택을 "게이트 스택(gate stack)"이라고도 한다.
다음으로, 도 1c를 참조하면, 수소 래디컬 또는 수소 플라즈마를 이용하여 상기 게이트 스택(GS')을 환원 처리를 수행한다.
본 환원 처리는 반응성이 높은 수소 래디컬을 이용하며, 다양한 공정을 의해 수행될 수 있다. 예를 들어, 상기 환원 처리는 반도체 기판(11)이 배치된 챔버 외부에서 수소 래디컬을 생성한 후에 수소 래디컬을 상기 챔버 내에 공급하거나, 반도체 기판(11)이 배치된 챔버 내에서 수소 플라즈마를 생성함으로써 수행될 수 있다.
이러한 환원 처리 과정에서, 상기 게이트 절연막(14)에 존재하는 산소 베이컨시(oxygen vacancy)을 채우는 큐어링(curing)되어 상기 게이트 절연막(14)의 품질이 크게 향상될 수 있다. 구체적으로, 환원 처리에 의한 큐어링 작용을 통해서 게이트 절연막은 신뢰성 지수인 NBTI(negative bias temperature instability)가 크게 개선되고 누설 전류 특성이 향상될 수 있다. 이러한 작용은 도 3을 참조하여 후술하기로 한다.
본 실시예에 채용된 수소 래디컬(또는 수소 플라즈마)를 이용한 환원 처리는 종래의 고온(예, 900℃) 어닐링 공정을 대체하여 상기 게이트 절연막(14)의 품질을 개선할 수 있다. 특히, 수소 래디컬을 이용한 환원 처리는 통상의 어닐링 온도보다 낮은 온도에서도 수행될 수 있으므로, 저온 공정이 요구되는 환경에서 유익하게 사용될 수 있다. 수소 래디컬을 이용한 환원 처리는 이에 한정되지는 않으나, 예를 들어, 600℃ 이하에서 수행되어 원하는 큐어링 효과를 기대할 수 있다.
본 실시예에서는, 수소 래디컬( 또는 수소 플라즈마)를 이용한 환원 처리로만 설명되어 있으나, 상기 환원 처리를 위한 플라즈마 생성시에 다른 환원성 가스 함유 플라즈마를 추가로 생성할 수 있다. 예를 들어, 상기 다른 환원성 가스는 Ar, He, N2, NH3 및 수소(H) 동위 원소를 구성하는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
특정 실시예에서, 상기 환원 처리하는 단계는, 산소 또는 산소 동위 원소를 포함하는 분위기에서 수행되거나 산소 함유 플라즈마를 추가할 수 있다. 이 경우에, 이러한 산소 원소를 이용하여 트랩을 큐어링하는 고활성화 산소를 생성할 수 있다. 따라서, 자연 산화막과 같은 산화막이 존재하지 않는 환경에서도 본 실시예에 따른 환원 처리를 통해서 게이트 절연막(14)의 품질을 개선할 수 있다.
이어, 도 1d을 참조하면, 게이트 구조물(GS)을 형성하고, 이온주입공정을 이용하여 반도체 기판(11)에 제1 도프 영역(16)을 형성할 수 있다.
본 공정에서, 마스크(M)를 이용하는 선택적 식각을 실시하여 원하는 형태의 게이트 구조물(GS)을 형성하고, 이어 상기 마스크(M)와 게이트 구조물(GS)을 이온주입 마스크로 사용하여 제1 도프 영역(16)을 형성할 수 있다. 상기 제1 불순물 영역(16)은 상기 게이트 구조물(GS)에 인접한 상기 반도체 기판(11) 상부에 위치할 수 있다. 상기 제1 도프 영역(16)의 불순물은 비소(As) 등과 같은 n형 불순물 또는 보론(B) 등과 같은 p형 불순물일 수 있다. 상기 제1 도프 영역(16)은 저농도로 얕게 형성되며, 일반적으로 웰의 불순물의 도전형과 반대되는 도전형을 가질 수 있다.
다음으로, 도 1e를 참조하면, 게이트 구조물(GS) 측벽 상에 측벽 스페이서(19)를 형성하고, 2차 이온주입공정을 이용하여 제2 도프 영역(18)을 형성할 수 있다.
상기 측벽 스페이서(19)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 그 조합으로 형성될 수 있다. 이어, 게이트 구조물(GS)과 측벽 스페이서(19)를 이온주입 마스크로 사용하여 반도체 기판(11)에 제2 도프 영역(18)을 형성할 수 있다. 상기 제2 도프 영역(18)은 상기 게이트 구조물(GS) 및 측벽 스페이서(19)에 인접한 반도체 기판(11) 상부에 위치할 수 있다. 상기 제2 도프 영역(18)을 위한 이온주입 공정 후에 열처리 공정을 더 수행할 수 있다.
이와 같은 이온주입 공정을 통해, 상기 제1 및 제2 도프 영역(16,18)은 소스/드레인 영역으로 제공될 수 있으며, 소스/드레인 영역과 게이트 구조물(GS)를 포함하는 MOS 트랜지스터가 완성될 수 있다.
앞서 설명한 바와 같이, 종래의 어닐링 공정을 수소 래디컬 등을 이용한 환원 처리로 대체하여 산소 베이컨시와 같은 트랩을 큐어링하여 게이트 절연막의 신뢰성 및 누설 전류 특성을 개선할 수 있다.
상술된 실시예에 따른 반도체 장치(MOSFET)의 제조방법에서, 환원 처리 공정을 소스/드레인 영역을 형성하는 이온주입 공정 전에 형성되는 경우를 예시하였으나, 다른 제조공정에서는 이온주입 공정 후에 적용된 형태로 변경되어 수행될 수 있다(도 2a 내지 도 2g 참조).
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 공정별 단면도들이다.
도 2a를 참조하면, 반도체 기판(31)의 활성 영역(31A) 상에 더미 절연층(DI') 및 더미 전극층(DE')을 순차적으로 형성할 수 있다.
상기 반도체 기판(31) 상의 소자 분리부(32)에 의해 정의되는 활성 영역(31A)을 가지며, 상기 활성 영역(31A) 상에 더미 절연층(DI') 및 더미 전극층(DE')을 적층할 수 있다.
예를 들어, 상기 더미 절연층(DI')은 실리콘 산화막(SiO2)을 포함할 수 있다. 더미 절연층(DI')은 화학기상증착(CVD), 원자층 증착(ALD) 또는 열산화공정을 이용하여 형성될 수 있다. 예를 들어, 상기 더미 전극층(DE')은 화학기상증착으로 형성된 폴리 실리콘을 포함할 수 있다.
다음으로, 도 2b를 참조하면, 더미 게이트 구조물(DG)을 형성하고, 1차 이온주입 공정을 이용하여 반도체 기판(31)에 제1 도프 영역(76)을 형성할 수 있다.
본 공정에서, 도 1d의 공정과 유사하게 마스크를 이용하는 선택적 식각공정을 이용하여 더미 게이트 구조물(DG)을 형성하고, 이어, 상기 더미 게이트 구조물(DG)을 이온주입 마스크로 사용하여 제1 도프 영역(36)을 형성할 수 있다. 상기 제1 도프 영역(36)은 상기 더미 게이트 구조물(DG)에 인접한 상기 반도체 기판(31) 상부에 위치할 수 있다.
이어, 도 2c을 참조하면, 더미 게이트 구조물(DG) 측벽 상에 측벽 스페이서(39)를 형성하고, 2차 이온주입 공정을 이용하여 제2 도프 영역(38)을 형성할 수 있다.
예를 들어, 상기 측벽 스페이서(39)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 그 조합으로 형성될 수 있다. 이어, 더미 게이트 구조물(DG)과 측벽 스페이서(39)를 이온주입 마스크로 사용하여 반도체 기판(31)에 제2 도프 영역(38)을 형성할 수 있다. 상기 제2 도프 영역(38)은 상기 더미 게이트 구조물(DG) 및 측벽 스페이서(39)에 인접한 반도체 기판(31) 상부에 위치할 수 있다. 상기 제2 도프 영역(38)를 위한 이온주입 공정 후에 열처리 공정을 더 수행할 수 있다. 이와 같이, 상기 제1 및 제2 도프 영역(36,38)은 소스/드레인 영역으로 제공될 수 있다.
다음으로, 도 2d를 참조하면, 반도체 기판(31) 상에 몰드 절연막(38)을 형성할 수 있다.
상기 몰드 절연막(38)은 측벽 스페이서(39)과 더미 게이트 구조체(DG)를 둘러싸도록 형성될 수 있다. 예를 들어, 상기 몰드 절연막(38)은 실리콘 산화막, 실리콘 산질화물, 또는 실리콘 질화물을 포함할 수 있다. 상기 몰드 절연막(38)은 저압 화학기상증착(LPCVD) 또는 플라즈마 화학기상증착(PECVD)으로 형성한 후에 더미 게이트층(DE)이 노출되도록 평탄화함으로써 얻어질 수 있다. 이러한 몰드 절연막(38)의 평탄화는 화학적 기계적 연마(CMP) 공정 또는 에치백(etch back) 공정에 의해 수행될 수 있다.
이어, 도 2e을 참조하면, 더미 게이트 구조물(DG)을 제거하여 트렌치(O)를 형성할 수 있다.
본 공정에서 형성된 트렌치(O)에 의해 활성 영역(31A)은 노출될 수 있다. 후속 공정에서, 트렌치(O)에 의해 노출된 활성 영역(31A)에 게이트 구조물(GS)을 형성할 수 있다(도 2f 및 도 2g 참조). 더미 게이트 구조물(DG)은 습식 식각 또는 건식 식각으로 제거될 수 있다. 몰드 절연막(38) 및 측벽 스페이서(39)은 더미 게이트 구조물(DG)의 제거 시에 식각 마스크로 사용될 수 있다.
다음으로, 도 2f를 참조하면, 반도체 기판(31) 상에 게이트 절연막(34) 및 게이트 전극(35)을 순차적으로 형성하여 게이트 스택을 형성하고, 게이트 스택에 수소 래디컬을 이용한 환원 처리를 적용할 수 있다.
본 실시예에 채용된 게이트 절연막(34)은 복수의 유전체막을 포함할 수 있다. 도 2f에 도시된 바와 같이, 상기 게이트 절연막(34)은 제1 유전율을 갖는 제1 유전체막(34a)과, 상기 제1 유전체막(34a) 상에 배치되며 상기 제1 유전율보다 높은 제2 유전율을 갖는 제2 유전체막(34b)을 포함할 수 있다.
고유전율을 갖는 제2 유전체막(34b)을 상기 반도체 기판(31)에 직접 형성하는 경우에 그 계면 특성이 좋지 않을 수 있다. 예를 들어, 상기 반도체 기판(31)과 상기 제2 유전체막(34b) 사이의 계면에 댕글링 본딩(dangling bonding) 및/또는 전하 트랩이 증가되어 소자의 신뢰성을 크게 저하시킬 수 있다. 이 문제를 완화하기 위해서, 상기 제2 유전체막(34b)과 상기 반도체 기판(31) 사이에 상기 제1 유전체막(34a)을 도입할 수 있다. 예를 들어, 상기 제1 유전체막(34a)은 3∼30Å의 두께를 가질 수 있으며, 상기 제2 유전체막(34b)은 3∼40Å의 두께를 가질 수 있다.
예를 들어, 상기 제1 유전체막(34a)은 실리콘 산화물 및/또는 실리콘 산질화물과 같은 저유전체 물질을 포함하며, 상기 제2 유전체막(34b)은 알루미늄 산화물, 하프늄 산화물, 하프늄 실리콘 산화물 또는 지르코늄 산화물과 같은 고유전체 물질을 포함할 수 있다. 특정 예에서, 상기 제1 유전체막(34a)은 실리콘 산화물을 포함하며, 상기 제2 유전체막(34b)은 하프늄 산화물을 포함할 수 있다.
상기 게이트 전극(35)은, 후속 공정에서 상기 게이트 절연막(34) 상에 형성될 수 있다. 예를 들어, 상기 게이트 전극(35)은, 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 텅스텐(W), 코발트(Co), 니켈(Ni), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo)과 같은 금속, 또는 WSi과 같은 실리사이드, TiN, TaN, TiON, TaON과 같은 질화물 또는 산질화물을 포함할 수 있다.
상기 게이트 절연막(34)의 큐어링 공정은 수소 래디컬( 또는 수소 플라즈마)을 이용한 환원 처리에 의해 수행될 수 있다. 이러한 환원 처리 과정에서, 상기 게이트 절연막(34)에 존재하는 산소 베이컨시을 채우는 큐어링되어 상기 게이트 절연막(34)의 품질이 크게 향상될 수 있다. 수소 래디컬을 이용한 환원 처리는 통상의 어닐링 온도보다 낮은 온도에서도 수행될 수 있다. 본 실시예에 따른 환원 처리는 이에 한정되지는 않으나, 예를 들어, 600℃ 이하에서 수행될 수도 있으며, 특정 실시예에서, 400℃∼600℃ 범위에서 수행될 수 있다.
이어, 도 2g을 참조하면, 몰드 절연막(38) 상에 위치한 게이트 전극(35) 부분을 제거하여 수 있다.
이러한 제거 공정은 화학적 기계적 연마(CMP) 또는 에치백 공정에 의해 수행될 수 있다. 본 공정에서는 몰드 절연막(38) 상에 위치한 게이트 절연막(34)의 일부와 게이트 전극(35)의 일부가 제거되고, 최종 게이트 전극(35)은 트렌치 영역 내에 배치될 수 있다.
이와 같이, MOS 트랜지스터와 같은 반도체 장치(30)에서, 수소 래디컬을 이용한 환원 처리를 이용하여 게이트 절연막의 품질을 개선할 수 있다. 그 결과, MOS 트랜지스터는 유전체 결함과 관련된 NBTI와 같은 소자 신뢰성 항목을 크게 개선하고 게이트 누설전류를 저감시킴으로써 우수한 전기적 특성을 가질 수 있다.
도 3은 본 발명에 따른 환원 처리에 의한 게이트 절연막의 개선 원리를 설명하기 위한 모식도이다.
도 3을 참조하면, 수소 래디컬을 이용한 환원 처리 과정에서 수소 래디컬은 게이트 전극(35)의 표면에 자연 산화막(35X)과 반응할 수 있다. 이러한 강한 환원 반응을 통해서 고활성 산소 원자(energetic O atom)(OE)이 생성되고 아래 방향으로 층간 확산(inter-diffusion)될 수 있다. 게이트 절연막(34)으로 확산된 산소 원자(OE)는 산소 베이컨시(V1,V2)와 같은 결함을 큐어링할 수 있다. 특히, SiO2와 같은 제1 유전체막(34a)의 결함(V2)을 큐어링할 수 있다. 그 결과, 게이트 절연막(34), 특히 제1 유전체막(34a)의 품질을 향상시켜 결함(V1,V2)과 관련된 NBTI 및 누설 전류 특성을 개선할 수 있다.
도 4a 및 도 4b는 본 발명에 따라 환원 처리된 게이트 절연막의 SIMS(Secondary Ion Mass Spectroscopy) 측정 결과를 나타내는 그래프이다.
환원 처리 전의 게이트 구조물(A0)과, 약 550℃에서 수소 래디컬(H*)을 공급하여 환원 처리된 게이트 구조물(A1) 각각에서, 두께 방향에 따른 수소 함량 및 산소 함량을 측정한 결과이다.
도 4a를 참조하면, 환원 처리 전/후의 게이트 구조체(예, 도 2g의 "GS")는 거의 전체 영역에서 수소 함량의 차이가 거의 나타나지 않았다. 즉, 큐어링된 제1 유전체막(34a) 및 제2 유전체막(34b)에서도 수소 함량의 변화가 거의 발생되지 않은 것을 확인할 수 있다.
반면에, 도 4b를 참조하면, 게이트 절연막(34a,34b)에서는 산소 함량의 거의 변화가 없으나, 환원 처리된 게이트 구조물(A1)의 게이트 절연막, 특히 제1 유전체막(34a)에서 산소 함량이 다소 크게 증가한 것을 확인할 수 있다. 상기 제2 유전체막(34b)보다 제1 유전체막(34a)에서의 산소 함량 증가가 더 크다는 사실은 고활성 산소(OE)에 의한 큐어링 작용이 HfO와 같은 제2 유전체막(34b)에서보다는 SiO2와 같은 제1 유전체막(34a)에서 많이 발생하는 것을 나타낸다.
이와 같이, 수소 래디컬(H*)은 게이트 전극(35)이나 게이트 절연막(34)에 침투하지 않는 대신에, 수소 래디컬(H*)의 환원 작용에 의해 발생되는 고활성 산소(OE)가 게이트 절연막(34)으로 확산되어 트랩을 큐어링하고, 특히 반도체 기판(31)과의 계면을 갖는 제1 유전체막(34a)에서 큐어링이 더 활발히 발생된 것으로 이해될 수 있다.
앞선 실시예들에서는, 고활성 산소 원자는 의도적으로 형성하지 않은 자연 산화막으로부터 형성된 경우를 예로 설명하였으나, 일부 실시예에서, 게이트 전극 상에 추가적인 캡핑층을 형성할 수도 있다.
본 발명에 따른 환원 처리 공정의 작용과 효과를 확인하기 위해서 다양한 온도 조건에서 환원 처리된 게이트 절연막을 종래의 어닐링 공정이 적용된 게이트 절연막과 비교하여 신뢰성 및 누설전류 특성을 측정하였다.
실리콘 기판 상에 SiO2/HfO 게이트 절연막 및 TiN 게이트 전극을 순차적으로 적층하여 복수의 게이트 구조체를 마련하고, 각각에 대해서 다른 온도 조건에서 게이트 절연막의 신뢰성 개선 공정을 적용하였다.
구체적으로, 종래의 어닐링 공정은 450℃, 550℃, 900℃(각각 비교예 1 내지 3)에서 수행하였으며, 본 실시예에 따른 수소 래디컬 플로우(flow)를 이용한 환원 처리는 450℃, 550℃(각각 발명예 1 및 2)에서 수행하였다. 그 적용 결과물, 즉 게이트 절연막의 NBTI 특성을 측정하였으며, 신뢰성 개선 효과는 게이트 절연막의 신뢰성 개선 공정 적용 전의 NBTI 특성의 배수로 표현하여 도 5a의 그래프로 나타내었다.
도 5a를 참조하면, 비교예 1(450℃, 어닐링) 및 비교예 2(550℃ 어닐링)의 경우에는 그 개선 효과가 5∼8배 및 10배 정도에 불과한 것으로 나타났으며, 어닐링 공정의 경우에 적어도 900℃ 온도(비교예 3)에서 수행되어야 100 배 이상의 충분한 개선 효과를 갖는 것으로 나타났다. 반면에, 수소 래디컬을 이용한 환원 처리의 경우에, 발명예 1(450℃, 수소래디컬 환원처리)의 경우에는 비교예 2(550℃, 어닐링)와 유사하게 10 배의 개선효과를 나타났으며, 발명예 2(550℃, 수소래디컬 환원처리)의 경우에는 비교예 3(900℃, 어닐링)보다 훨씬 높게 200 배 개선 효과를 나타냈었다.
이와 같이, 수소 래디컬을 이용한 환원 처리는 종래의 어닐링 공정에 비해 비교적 낮은 온도에서도 NBTI 신뢰성이 크게 개선할 수 있음을 확인하였다.
추가적으로, 게이트 절연막의 누설 전류(Jg) 및 유효 두께(EOT)를 평가하여 도 5b에 나타내었다.
도 5b를 참조하면, 비교예 A(900℃, 어닐링)의 경우에 누설 전류가 상대적으로 큰 것으로 나타났다. 반면에, 발명예 1A 내지 발명예 1C(450℃, 수소래디컬 환원 처리)와 발명예 2A 및 발명예 2B(550℃, 수소래디컬 환원 처리)의 경우에 비교예 A에 비해 95%, 85% 정도 누설 전류가 감소한 것을 나타났다.
한편, 비교예 B(450℃, 어닐링)의 경우에 상대적으로 게이트 절연막의 유효 두께가 얇은 반면에, 발명예 1A 내지 발명예 1C(450℃, 수소래디컬 환원 처리)와 발명예 2A 및 발명예 2B(550℃, 수소래디컬 환원 처리)의 경우에 게이트 절연막의 유효 두께가 10Å 이상으로 크게 나타났다.
이와 같이, 본 실시예에 따른 수소 래디컬 환원처리가 동일한 온도 조건에서 어닐링 공정에 비해 NBTI 신뢰성뿐만 아니라 누설 전류 및/또는 유효 두께 특성을 개선할 수 있음을 확인할 수 있다.
앞선 실시예들에서 채용된 유전체막은 게이트 절연막으로 사용되는 형태로 예시되어 있으나, 본 발명은 이에 한정되지 않으며, 반도체 장치의 다양한 요소(예, 층간 절연막, 캐패시터 물질)을 위한 유전체막의 형성방법으로도 유익하게 적용될 수 있다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 공정별 단면도들이다.
우선, 도 6a을 참조하면, 반도체 기판(51) 상에 유전체막(54)을 형성할 수 있다.
상기 반도체 기판(51)은 실리콘 기판, 게르마늄, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판을 포함할 수 있다. 상기 유전체막(54)은 화학 기상 증착 공정(CVD), 물리적 기상 증착 공정(PVD) 또는 원자층 증착 공정(ALD) 등에 의해 형성할 수 있다. 상기 유전체막(22)은 상술된 바와 같이, 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 또는 실리콘 산질화물(SiON)뿐만 아니라, 높은 유전상수(예, 10 이상)를 갖는 고유전체 물질을 포함할 수 있다.
이어, 도 6b을 참조하면, 상기 유전체막(54) 상에 도전층(55)을 형성할 수 있다.
상기 도전층(55)은 다양한 형태의 전극 또는 배선층일 수 있다. 일부 실시예에서, 상기 도전층(55)은 상기 유전체층(54)의 일부 영역에 배치될 수 있다. 상기 유전체막(54)은 화학 기상 증착 공정(CVD), 물리적 기상 증착 공정(PVD) 또는 원자층 증착 공정(ALD) 등에 의해 형성할 수 있다. 상기 게이트 전극(54)은, 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 텅스텐(W), 코발트(Co), 니켈(Ni), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo)과 같은 금속을 포함할 수 있다.
다음으로, 도 6c을 참조하면, 상기 도전층(55) 상에 캡핑층(57)을 형성하고, 이어 유전체막(54)을 수소 래디컬 또는 수소 플라즈마를 이용하여 환원 처리할 수 있다.
환원 처리 전에, 상기 게이트 전극(55) 상에 캡핑층(57)이 추가적으로 형성될 수 있다. 예를 들어, 상기 캡핑층(57)은 실리콘(Si)과 같은 반도체층 또는 SiO2와 같은 산화물층을 포함할 수 있다. 상기 캡핑층(57)은 앞선 실시예의 자연 산화물막을 대체하여 환원 작용을 통해 유전체막(54)의 트랩을 큐어링하는 고활성 산소를 생성하는 표면층으로 제공될 수 있다.
이와 같이 형성된 스택(54,55,57)에 수소 래디컬 또는 수소 플라즈마를 이용하여 환원 처리를 수행한다. 이러한 환원 처리 과정에서, 상기 유전체막(54)에 존재하는 산소 베이컨시를 큐어링하여 상기 유전체막(54)의 신뢰성 및 전기적 특성을 크게 향상될 수 있다. 일부 실시예에서, 수소 래디컬을 이용한 환원 처리는 앞서 설명한 바와 같이, 통상의 어닐링 온도(예, 900℃)보다 낮은 온도에서도 수행될 수 있으므로, 저온 공정(예, 600℃이하)이 요구되는 환경에서 유익하게 사용될 수 있다.
이어, 도 6d를 참조하면, 상기 도전층(55)으로부터 상기 캡핑층(57)를 제거할 수 있다.
상기 캡핑층(57)은 상기 도전층(55)과 높은 선택비를 갖는 에천트를 이용한 건식 또는 습식 식각에 의해 수행될 수 있다. 일부 실시예에서, 상기 캡핑층(57)이 상기 유전체막(54)과 접하는 영역을 갖는 경우에, 상기 유전체막(54)과도 선택비가 보장되는 적절한 식각공정을 이용하여 제거될 수 있다.
다른 실시예에서, 상기 캡핑층(57)은 제거되지 않고 최종 구조에 잔류할 수도 있다. 예를 들어, 상기 캡핑층(57)이 절연 물질인 경우에 그 위에 형성되는 추가적인 절연층(미도시)과 함께 절연부를 형성할 수도 있다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 공정별 단면도들이다. 본 실시예는 얇은 유전체막을 갖는 MIM 캐패시터의 제조방법으로 이해될 수 있다
우선, 도 7a을 참조하면, 반도체 기판(71) 상에 제1 금속층(75b), 유전체막(74) 및 제2 금속층(75a)을 순차적으로 형성할 수 있다.
상기 제1 금속층(75b), 상기 유전체막(74) 및 상기 제2 금속층(75a)은 MIM(metal-insulator-metal) 캐패시터 구조를 구성하며, 이러한 캐패시터 구조는 반도체 기판(71)의 원하는 특정 영역에 형성될 수 있다. 본 실시예에서, 상기 캐패시터 구조는 상기 반도체 기판(71)의 평탄한 상면에 평탄한 구조를 갖는 형태로 예시되어 있으나, 이에 한정되지 않으며, 트랜치 구조와 같은 비평탄한 면에 3차원 구조로 제공될 수 있다.
상기 제1 및 제2 금속층(75a,75b)은, 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 텅스텐(W), 코발트(Co), 니켈(Ni), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo)과 같은 금속을 포함할 수 있다. 상기 유전체막(74)은 상술된 다양한 유전체 물질을 포함할 수 있으며, 일부 실시예에서, 2개 이상의 유전체막으로 구성될 수 있다 예를 들어, 상기 유전체막은 하프늄 산화막(HfO2), 하프늄 실리콘 산화막(HfSiO), 하프늄 실리콘 산질화막(HfSiON), 하프늄 산질화막(HfON), 하프늄 알루미늄 산화막(HfAlO), 하프늄 란타늄 산화막(HfLaO), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(TaO2), 지르코늄 실리콘 산화막(ZrSiO), 란타늄 산화막(La2O3), 프라세디움 산화막(Pr2O3) 및/또는 디스프로슘 산화막(Dy2O3)와 같은 고유전률 물질이 사용될 수 있다.
이어, 도 7b를 참조하면, 상기 제2 금속층(75b) 상에 캡핑층(77)을 형성하고, 이어 수소 래디컬 또는 수소 플라즈마를 이용하여 환원 처리할 수 있다.
환원 처리 전에, 상기 게이트 전극(74) 상에 캡핑층(77)이 추가적으로 형성될 수 있다. 예를 들어, 상기 캡핑층(77)은 실리콘(Si)과 같은 반도체층 또는 SiO2와 같은 산화물층을 포함할 수 있다. 상기 캡핑층(77)은 앞선 실시예(도 6c 참조)와 유사하게 유전체막(74)의 트랩을 큐어링하는 고활성 산소를 생성하기 위한 표면층으로 제공될 수 있다.
이어, 상기 캡핑층(77)을 수소 래디컬 또는 수소 플라즈마를 이용하여 환원 처리할 수 있다. 이러한 환원 처리 과정에서, 상기 유전체막(74)에 존재하는 산소 베이컨시를 큐어링하여 상기 유전체막(74)의 신뢰성 및 전기적 특성을 크게 향상될 수 있다.
다음으로, 도 7c을 참조하면, 상기 제2 금속층(75b)으로부터 캡핑층(77)을 제거할 수 있다.
상기 캡핑층(77)은 상기 제2 금속층(74b)과 높은 선택비를 갖는 에천트를 이용한 건식 또는 습식 식각에 의해 수행될 수 있다. 다른 실시예에서, 상기 캡핑층(77)은 제거되지 않고 최종 구조에 잔류할 수도 있다. 예를 들어, 상기 캡핑층(77)이 절연 물질인 경우에 그 위에 형성되는 추가적인 절연층(미도시)과 함께 절연부를 형성할 수도 있으며, 상기 캡핑층(77)이 도전층인 경우에는 그 하부에 위치한 제2 금속층(75b)과 함께 상부 전극으로 제공될 수 있다.
이와 같이, 본 발명에 따른 유전체막 형성방법은 게이트 절연막뿐만 아니라, 반도체 장치의 다른 구성 요소로 사용될 수 있다. 예를 들어, 다양한 반도체 장치에서 누설 전류 특성이 개선된 절연막으로 사용되거나, MIM 캐패시터의 유전체막으로 사용될 수도 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 8을 참조하면, 본 실시예에 따른 3차원 반도체 장치(300)는 제1 디바이스층(100)과, 상기 제1 디바이스층(100) 상에 배치된 제2 디바이스층(200)을 포함할 수 있다.
상기 제1 디바이스층(100)은 제1 기판(110) 및 상기 제1 기판(110) 상에 배치된 제1 트랜지스터들(TR1)을 포함할 수 있다. 상기 제1 기판(110)은 상술된 반도체 기판일 수 있다. 상기 제1 트랜지스터들(TR1)은 제1 기판(110) 상에 배치되어 원하는 전자 회로를 구성할 수 있다. 예를 들어, 상기 제1 트랜지스터들(TR1)은 메모리 회로(예, DRAM 회로, SRAM 회로 또는 FLASH 메모리 회로) 또는 논리 회로를 구성할 수 있다. 상기 논리 회로는 인버터, AND 게이트, OR 게이트, NAND 게이트 또는 NOR 게이트와 같은 회로 및/또는 FLIP-FLOP과 같은 회로를 포함할 수 있다.
상기 제1 트랜지스터들(TR1) 각각은 제1 기판(110) 상에 배치된 제1 게이트 전극(GE1), 상기 제1 기판(110)과 상기 제1 게이트 전극(GE1) 사이에 배치된 제1 게이트 절연막(GI1), 상기 제1 게이트 전극(GE1)의 대향하는 양 측면에 배치된 제1 게이트 스페이서(GSP1)를 포함할 수 있다. 상기 제1 게이트 전극(GE1)의 양측에 위치한 제1 기판(110)에는 제1 소스/드레인 영역들(SD1)을 포함할 수 있다.
상기 제1 게이트 전극(GE1)은 도핑된 반도체, 전도성 금속 질화물 또는 금속 중 적어도 하나를 포함할 수 있다. 예를 들어, 도핑된 반도체는 불순물이 도프된 다결정 실리콘(Si), 다결정 실리콘 게르마늄(SiGe) 또는 다결정 게르마늄(Ge) 중 적어도 하나를 포함 할 수 있다. 예를 들어, 전도성 금속 질화물 또는 금속은 Ti, TiN, TiON, W, WSi, WN, Ta, TaN, TaON, La, Al 또는 TiAlC을 포함할 수 있다.
상기 제1 게이트 절연막(GI1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 고유전체 물질 중 적어도 하나를 포함할 수 있으며, 2 이상의 유전체막을 포함할 수 있다. 상기 제1 게이트 절연막(GI1)은 앞선 실시예(도 2g 참조)와 유사하게, 제1 유전율을 갖는 제1 유전체막과, 상기 제1 유전체막 상에 배치되며 상기 제1 유전율보다 높은 제2 유전율을 갖는 제2 유전체막을 포함할 수 있다. 예를 들어, 상기 제1 유전체막은 실리콘 산화물 및/또는 실리콘 산질화물과 같은 저유전율 물질을 포함하며, 상기 제2 유전체막은 알루미늄 산화물, 하프늄 산화물, 하프늄 실리콘 산화물 또는 지르코늄 산화물과 같은 고유전율 물질을 포함할 수 있다. 특정 예에서, 상기 제1 유전체막은 실리콘 산화물을 포함하며, 상기 제2 유전체막은 하프늄 산화물을 포함할 수 있다. 또한, 제1 게이트 스페이서(GSP1)는 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
상기 제1 소스/드레인 영역들(SD1)은 제1 기판(110)에 p 형 또는 n 형 불순물이 도프된 불순물 영역이거나, 상기 제1 기판(110)의 일부 영역(주로, 리세스가 형성된 영역)에 재성장된 에피택셜층을 포함할 수 있다. 이 경우에, 제1 소스/드레인 영역들(SD1)은 불순물이 도프된 실리콘 게르마늄(SiGe), 실리콘(Si) 또는 실리콘 카바이드(SiC) 중 적어도 하나를 포함할 수 있다.
상기 제1 디바이스층(120)은 제1 트랜지스터들(TR1)을 덮는 제1 층간 절연막 (121)을 포함할 수 있다. 상기 제1 층간 절연막(121)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 저유전체 물질 중 적어도 하나를 포함할 수있다.
상기 제1 디비아스층(120)은 상기 제1 층간 절연막(121)을 관통하며 상기 제1 소스/드레인 영역들(SD1)에 각각 연결된 제1 소스/드레인 콘택(125A)과, 상기 제1 층간 절연막(121)을 관통하며 상기 제1 게이트 전극(GE1)에 각각 연결된 제1 게이트 콘택(125B)을 포함할 수 있다. 예를 들어, 제1 소스/드레인 콘택(125A)과 게이트 콘택(125B)는 TiN, WN 및 TaN와 같은 금속 질화물 및/또는 Ti, W 및 Ta와 같은 금속을 포함할 수 있다.
제1 디비아스층(100)은 제1 층간 절연막(121) 상에 배치된 제1 배선부(130)를 포함한다. 상기 제1 배선부(130)는 제1 디바이스층(120)을 위한 BEOL(back end of the lines)일 수 있다. 상기 제1 배선부(130)는 상기 제1 층간 절연막(121) 상에 배치된 제1 저유전체층(131)과, 상기 제1 저유전체층(131)에 배치되며 상기 제1 소스/드레인 콘택(125A)과 상기 게이트 콘택(125B)에 연결된 제1 도전 라인을 포함한다. 상기 제1 도전 라인은 서로 다른 레벨에 위치한 복수의 라인 및 이들을 연결하는 비아(들)을 포함할 수 있다. 도 8에 도시된 바와 같이, 상기 제1 도전 라인은 상기 제1 층간 절연막(121) 상에 배치된 제1 하부 라인(132a)과, 상기 제1 하부 라인(132a)보다 높은 레벨에 배치된 제1 상부 라인(132b)과, 상기 제1 하부 라인(132a) 및 상기 제1 상부 라인(132b)을 연결하는 비아(135)을 포함할 수 있다.
이와 같이, 상기 제1 트랜지스터들(TR1)은 상기 제1 소스/드레인 콘택(125A)과 상기 제1 게이트 콘택(125B)을 통해 상기 제1 배선부(130)의 도전라인들(135a,135b)에 연결될 수 있다.
예를 들어, 저유전체층(131)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물과 같은 저유전체 물질을 포함할 수 있다. 예를 들어, 상기 제1 하부 라인들(132a), 상기 제1 상부 라인들(132b) 및 상기 비아(135)는 구리(Cu), 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 코발트(Co) 및/또는 티타늄 질화물(TiN), 탄탈 질화물(TaN), 탄탈 탄화물(TaC), 텅스텐 탄질화물(WCN)과 같은 전도성 금속 화합물을 포함할 수 있다.
상기 제2 디비아스층(200)은 상기 제1 디비아스층(100) 상에 적층될 수 있다. 상기 제2 디비아스층(200)은 상기 제1 디비아스층(100), 특히 제1 배선부(130)의 저유전체층(131) 상에 배치된 제2 기판(210) 및 상기 제2 기판(210) 상에 배치된 제2 트랜지스터들(TR2)을 포함할 수 있다. 상기 제2 기판(210)의 두께(t2)는 상기 제1 기판(110)의 두께(t1)보다 작을 수 있다. 상기 제2 기판(210)은 상기 저유전체층(131)에 접합시킨 후에 소정의 두께(t2)로 연마될 수 있다. 상기 제2 기판(210)은 상기 저유전체층(131)에 접합시킨 후에 소정의 두께(t2)로 연마될 수 있다. 예를 들어, 상기 제2 기판(210)은 상기 제2 트랜지스터들(TR2)을 위치한 채널층(CH)이 제공될 수 있는 두께(t2)를 가질 수 있다. 특정 예에서, 상기 제2 기판(210)의 두께(t2)는 약 2㎛ 이하일 수 있다.
상기 제2 트랜지스터들(TR2) 각각은 상기 제1 트랜지스터들(TR1)과 유사하게, 제2 기판(210) 상에 배치된 제1 게이트 전극(GE2), 상기 제2 기판(210)과 상기 제2 게이트 전극(GE2) 사이에 배치된 제2 게이트 절연막(GI2), 상기 제1 게이트 전극(GE2)의 대향하는 양 측면에 배치된 제2게이트 스페이서(GSP2)을 포함할 수 있다. 상기 제2 게이트 전극(GE2)의 양측에 위치한 제2 기판(210)에는 제2 소스/드레인 영역들(SD2)을 포함할 수 있다.
예를 들어, 상기 제2 게이트 전극(GE2)은 상기 제1 게이트 전극(GE1)과 유사하게, 도핑된 반도체, 전도성 금속 질화물 또는 금속 중 적어도 하나를 포함할 수 있다. 상기 제2 게이트 절연막(GI2)는 상기 제1 게이트 절연막(GI1)과 유사하게 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 고유전체 물질 중 적어도 하나를 포함할 수 있으며, 2 이상의 유전체막을 포함할 수 있다.
상기 제1 및 제2 게이트 절연막(GI1,GI2)의 신뢰성은 서로 다른 공정을 통해서 개선될 수 있다. 상기 제1 디바이스층(100) 형성은 그 공정 온도가 상대적으로 제한되지 않으므로, 상기 제1 게이트 절연막(GI1)은 상대적으로 높은 온도의 어닐링 공정에 의해 처리될 수 있다. 반면에, 상기 제2 디바이스층(200) 형성은 상기 제1 트랜지스터들(TR1) 및 제1 배선부(130)의 손상을 방지하기 위해서 공정 온도가 제한되므로 상기 제2 게이트 절연막(GI2)은 상대적으로 낮은 온도에서 수소 래티컬을 이용한 환원 처리에 의해 품질이 개선될 수 있다.
이와 같이, 제1 및 제2 게이트 절연막(GI1,GI2)의 공정 온도의 차이에 의해, 상기 제2 게이트 절연막(GI2)의 수소 함량은 상기 제1 게이트 절연막(GI1)의 수소 함량보다 높을 수 있다. 예를 들어, 상기 제2 게이트 절연막(GI2)의 수소 함량은 상기 제1 게이트 절연막(GI1)의 수소 함량보다 10% 이상 높을 수 있다. 특정 예에서, 이러한 수소 함량의 차이는 15% 이상일 수 있다.
상기 제1 게이트 절연막(GI1)과 상기 제2 게이트 절연막(GI2)은 동일한 물질층(특히, 동일한 산화물층)을 포함하는 경우에도 상술된 수소 함량 차이는 발생할 수도 있다. 일부 실시예에서, 상기 제1 및 제2 게이트 절연막(GI1,GI2)은 동일하게 제1 유전율을 갖는 제1 유전체막과, 상기 제1 유전체막 상에 배치되며 상기 제1 유전율보다 높은 제2 유전율을 갖는 제2 유전체막을 포함할 수 있다. 이 경우에도, 상기 제1 유전체막은 물론 상기 제2 유전체막의 경우도, 제2 게이트 절연막(GI2)의 수소 함량이 크게 나타날 수 있다. 이에 대해서는 도 10을 참조하여 상세히 설명하기로 한다.
상기 제2 소스/드레인 영역들(SD2)은, 상기 제1 소스/드레인 영역들(SD1)과 유사하게, 제2 기판(210)에 p 형 또는 n 형 불순물이 도프된 불순물 영역이거나, 상기 제2 기판(210)의 일부 영역(주로, 리세스가 형성된 영역)에 재성장된 에피택셜층을 포함할 수 있다. 상기 제2 디바이스층(220)은 제2 트랜지스터들(TR2)을 덮는 제2 층간 절연막(221)을 포함할 수 있다.
상기 제2 디비아스층(220)은 상기 제2 층간 절연막(221)을 관통하며 상기 제2 소스/드레인 영역들(SD2)에 각각 연결된 제2 소스/드레인 콘택(225A)과, 상기 제2 층간 절연막(221)을 관통하며 상기 제2 게이트 전극(GE2)에 각각 연결된 게이트 콘택(225B)을 포함할 수 있다. 상기 제2 디비아스층(200)은 제2 층간 절연막(221) 상에 배치된 제2 배선부(230)를 포함한다. 상기 제2 배선부(230)는 제2 디바이스층(220)을 위한 BEOL(back end of the lines)일 수 있다. 상기 제2 배선부(230)는 상기 제2 층간 절연막(221) 상에 배치된 제2 저유전체층(231)과, 상기 제2 저유전체층(231)에 배치되며 상기 제2 소스/드레인 콘택(225A)과 상기 제2 게이트 콘택(225B)에 연결된 제2 도전 라인을 포함한다. 상기 제2 도전 라인은 상기 제2 층간 절연막(221) 상에 배치된 제2 하부 라인(232a)과, 상기 제2 하부 라인(232a)보다 높은 레벨에 배치된 제2 상부 라인(232b)과, 상기 제2 하부 라인(232a) 및 상기 제2 상부 라인(232b)을 연결하는 비아(235)를 포함할 수 있다.
이와 같이, 상기 제2 트랜지스터들(TR2)은 상기 제2 소스/드레인 콘택(225A)과 상기 제2 게이트 콘택(225B)을 통해 상기 제2 배선부(230)의 도전라인들(235a,235b)에 연결될 수 있다.
본 실시예에 따른 3차원 반도체 장치(300)는 제1 디비아스층(100)을 제2 디비아스층(200)에 전기적으로 연결하는 관통 비아(350)를 더 포함할 수 있다. 구체적으로, 상기 관통 비아(350)는 상기 제2 기판(210)을 관통하며 상기 복수의 제1 도전 라인(132a,132b)과 상기 복수의 제2 도전 라인(232a,232b)을 연결할 수 있다. 예를 들어, 상기 관통 비아(350)는 TiN, WN 및 TaN와 같은 금속 질화물 및/또는 Ti, W 및 Ta와 같은 금속을 포함할 수 있다.
도 9a 내지 도 9e는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 공정별 단면도들이다.
도 9a를 참조하면, 제1 기판(110) 상에 배치된 복수의 제1 트랜지스터들(TR1)를 형성할 수 있다.
이러한 제1 트랜지스터(TR1) 형성 공정은 수소 래디컬 환원 처리 공정을 제외하고 도 1a 내지 도 1e의 공정과 도 2a 내지 도 2g의 공정을 참조하여 설명될 수 있다. 상기 제1 기판(110) 상에 제1 게이트 절연막(GI1)을 형성한 후에, 또는 제1 게이트 전극(GE1)을 형성한 후에 제1 게이트 절연막(GI1)을 위한 어닐링 공정을 수행할 수 있다. 이러한 어닐링은 수소 래티컬에 의한 환원 처리공정에 비해 상대적으로 높은 온도에서 수행될 수 있다. 이러한 어닐링은 예를 들어, 550℃이상에서, 일부 실시예에서는 900℃에서 수행될 수 있다. 또한, 어닐링 공정은 전기로(furnace), 급속 어닐링(RTA), 급속열처리(RTP), 플래쉬 램프 어닐링(flash lamp annealing), 레이저 어닐링(laser anneal) 등에 의해 수행될 수 있다. 일부 실시예에서, 이러한 어닐링 공정에서는 별도의 큐어링층을 상기 제1 게이트 절연막(GI1) 또는 상기 제1 게이트 전극(GE1) 상에 배치하고, 상기 제1 게이트 절연막(GI1)에 일부 원소를 확산시키는 방식으로 큐어링 공정을 수행할 수 있다.
이어, 도 9b를 참조하면, 상기 복수의 제1 트랜지스터(TR1) 상에 제1 배선부(130)을 형성하고, 상기 제1 배선부(130) 상에 제2 기판(210)을 형성할 수 있다.
상기 제1 배선부(130)는 상기 제1 층간 절연막(121) 상에 배치된 제1 저유전체층(131)과, 상기 제1 저유전체층(131)에 배치되며 상기 제1 소스/드레인 콘택(125A)과 상기 게이트 콘택(125B)에 연결된 복수의 제1 도전 라인(132a,132b)을 포함할 수 있다. 일정한 두께(t0)를 갖는 제2 기판(210)을 상기 저유전체층(131)에 접합시키고, 이어 상기 제2 기판(210)을 상기 제2 트랜지스터들(TR2)을 위치한 채널층(CH)이 제공될 수 있는 충분한 두께(t2)로 연마될 수 있다. 상기 제2 기판(210)의 연마된 표면(210T)은 제2 트랜지스터의 형성 영역으로 제공될 수 있다. 본 실시예와 같이 모놀리식 3차원 구조를 갖는 경우에는, 상기 제2 기판(210)은 두께(t2)를 가질 수 있다. 예를 들어, 상기 제2 기판(210)의 두께(t2)는 약 2㎛ 이하일 수 있다.
다음으로, 도 9c를 참조하면, 상기 제1 기판(210) 상에 제2 게이트 절연막(GI2) 및 제2 게이트 전극(GE2)을 포함한 게이트 스택을 형성하고, 수소 래디컬 또는 수소 플라즈마를 이용하여 상기 게이트 스택을 환원 처리할 수 있다.
본 공정은 도 1a 내지 도 1c의 공정과 도 2a 내지 도 2f의 공정을 참조하여 설명될 수 있다. 본 실시예에서, 상기 제2 게이트 절연막(GI2)은 상기 제1 게이트 절연막(GI1)과 동일한 구조와 동일한 물질로 구성될 수 있다. 예를 들어, 상기 제1 및 제2 게이트 절연막(GI1,GI2)은 SiO2/HfO일 수 있다. 이어, 상기 제2 게이트 절연막(GI2)에 대해서 수소 래디컬 또는 수소 플라즈마를 이용한 환원 처리 공정을 적용할 수 있다.
이러한 환원 처리 과정에서, 상기 제2 게이트 절연막(GI2)에 존재하는 산소 베이컨시을 채우는 큐어링되어 상기 제2 게이트 절연막(GI2)의 품질이 크게 향상될 수 있다. 수소 래디컬을 이용한 환원 처리는 상기 제1 게이트 절연막(GI1)을 위한 어닐링 온도보다 낮은 온도에서도 수행될 수 있다. 본 실시예에 따른 환원 처리는 이에 한정되지는 않으나, 예를 들어, 600℃이하에서 수행될 수도 있다.
이와 같이, 제2 게이트 절연막(GI2)은 상대적으로 낮은 온도에서 큐어링될 수 있으므로, 그 하부에 위치한 제1 트랜지스터들(TR1) 및 제1 배선부(130)(특히, Cu와 같은 도전 라인)에 대한 손상을 최소화할 수 있다.
이어, 도 9d를 참조하면, 상기 제2 기판(210) 상에 제2 게이트 절연막(GI2)과 제2 게이트 전극(GE2)을 갖는 복수의 제2 트랜지스터(TR2)를 형성하고, 상기 복수의 제2 트랜지스터(TR2) 상에 제2 배선부(230)와 관통 비아(235)를 형성할 수 있다.
본 실시예에서는, 상기 제2 게이트 절연막(GI2)은 상기 제1 게이트 절연막(GI1)보다 낮은 온도에서 큐어링되므로 상기 제1 게이트 절연막(GI1)보다 높은 수소 함량을 가질 수 있다. 도 10에는 제1 및 제2 게이트 절연막(GI1,GI2)의 SIMS 측정 결과를 나타내는 그래프가 도시되어 있다.
도 10을 참조하면, 제1 및 제2 게이트 절연막(GI1,GI2)은 각각 실리콘 기판 상에 계면층(IL) 및 고유전막(HK)를 포함하는 형태로서 구체적으로 SiO2/HfO를 포함한다. 상기 제1 및 제2 게이트 절연막(GI1,GI2) 상에는 공통적으로 TiN인 제1 및 제2 게이트 전극(GE1,GE2)이 형성될 수 있다. 상기 제1 게이트 절연막(GI1)에 대해서는 900℃ 어닐링(AN)을 수행하였고, 상기 제2 게이트 절연막(GI2)에 대해서는 각각 다른 온도(450℃, 550℃)에서 수소 래디컬을 이용한 환원처리(R1,R2)를 적용하였다. 제1 및 제2 게이트 절연막(GI1,GI2)과 같이 동일한 물질층으로 구성된 경우에, 공정 온도가 낮을수록 수소 함량이 높아지는 것을 이해할 수 있다.
구체적으로, 상기 제2 게이트 절연막(GI2)의 수소 함량은 상기 제1 게이트 절연막(GI1)의 수소 함량보다 10% 이상 높으며, 온도 편차에 따라 15% 이상의 수소 함량의 차이가 있을 수 있다. 이러한 수소 함량의 차이는 수소 원자에 대한 SIMS의 상대적인 세기 비교를 통해서 확인할 수 있다.
도 11은 본 발명의 일 실시예에 따른 3차원 반도체 장치를 나타내는 단면도이다.
도 11을 참조하면, 본 실시예에 따른 3차원 반도체 장치(300')는 제2 디바이스층(200)이 메모리 셀(400)을 포함하는 점을 제외하고 도 1에 도시된 3차원 반도체 장치(300)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1에 도시된 3차원 반도체 장치(300)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 채용된 메모리 셀 어레이(400)은 상기 제2 기판(210) 상에 배치 될 수 있다. 상기 제2 디바이스층(200)은 상기 제2 트랜지스터들(TR2)이 형성된 영역과 이격되어 상기 제2 기판(210) 상에 배치된 메모리 셀 어레이(400)를 포함할 수 있다. 상기 메모리 셀 어레이(400)은 NAND 플래시 메모리, DRAM 메모리 및 가변 저항 메모리 중 하나를 포함할 수 있다. 예를 들어, 상기 메모리 셀 어레이(400)은 도 12 및 도 13e에 도시된 DRAM 또는 도 14에 도시된 VNAND 플래시 메모리를 포함할 수 있다.
상술된 실시예들에 적용된 게이트 절연막의 신뢰성 개선 방법은 DRAM과 비휘발성 메모리와 같은 반도체 메모리 장치에 유익하게 채용될 수 있다. 이하, 다른 응용예로서, 새로운 트랩 감소 기법인 수소 래디컬을 이용한 환원 처리 공정이 적용된 반도체 메모리 장치 제조방법의 다양한 실시예를 설명한다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃을 나타내는 개략 평면도이며, 도 13a 내지 도 13e은 도 12에 도시된 반도체 장치의 제조방법을 설명하기 위한 공정의 단면도들이다. 도 13a 내지 도 13e은 도 12의 A-A'선을 따라 자른 단면 및 B-B'선을 따라 자른 단면으로 이해될 수 있다.
도 12 및 도 13d를 참조하면, 본 실시예에 따른 반도체 장치는, 기판(501)의 셀 영역 내에 복수의 활성 영역(ACT)을 정의하는 소자 분리막(502)이 형성될 수 있다. 복수의 게이트 구조물(G)이 액티브 영역(ACT) 및 소자 분리막(502) 영역에 걸쳐 일정한 방향(도 12의 세로축 방향)으로 연장할 수 있다. 이때, 복수의 게이트 구조물(G)은 기판(501) 내에 매몰되는 형태를 가질 수 있다. 복수의 비트 라인(BL)은 복수의 게이트 구조물(G)의 연장 방향에 실질적으로 수직인 방향으로 연장될 수 있다.
우선, 도 13a를 참조하면, 기판(501) 상에 활성 영역을 한정하는 소자 분리막(502)이 형성될 수 있다. 소자 분리막(502)은 STI(shallow trench isolation) 공정을 사용하여 형성될 수 있다. 이후, 기판(501)의 상기 활성 영역 상에 불순물들을 주입하여 불순물 영역(505)을 형성할 수 있다. 상기 불순물들은 인(P), 비소(As)와 같은 n형 불순물 혹은 보론(B)과 같은 p형 불순물일 수 있다.
상기 기판(501) 상면의 일부를 노출하는 패드 산화막 패턴(512) 및 마스크 패턴(514)을 상기 기판(501) 상에 형성할 수 있다. 상기 마스크 패턴(514)은 질화막 또는 폴리실리콘막으로 이루어지는 하드 마스크일 수 있다. 특정 예에서, 마스크 패턴(514)은 하드 마스크와 포토레지스트의 적층 구조일 수 있다.
상기 마스크 패턴(114)을 이용하여 상기 기판(501)에 트렌치(T)를 형성할 수 있다. 후속 공정에서 트렌치(T) 내부에 게이트 전극(G)이 형성되므로, 도 12의 레이아웃에서 트렌치(T)는 게이트 전극(G)과 유사한 형상으로 배열될 수 있다.
이어, 도 13b를 참조하면, 트렌치(T)의 내벽에서 노출되는 기판(501) 표면에 게이트 절연막(540) 및 게이트 전극(550)을 순차적으로 형성할 수 있다.
상기 게이트 절연막(540)은 앞선 실시예에서 설명된 유전체, 특히, 고유전율을 갖는 유전체일 수 있다. 본 실시예에 채용된 게이트 절연막(540)은 제1 유전율을 갖는 제1 유전체막(541)과, 상기 제1 유전체막(541) 상에 배치되며 상기 제1 유전율보다 높은 제2 유전율을 갖는 제2 유전체막(542)을 포함할 수 있다. 예를 들어, 상기 제1 유전체막(541)은 실리콘 산화물 및/또는 실리콘 산질화물과 같은 저유전체 물질을 포함하며, 상기 제2 유전체막(542)은 알루미늄 산화물, 하프늄 산화물, 하프늄 실리콘 산화물 또는 지르코늄 산화물과 같은 고유전체 물질을 포함할 수 있다.
상기 게이트 전극(550)은, 후속 공정에서 상기 게이트 절연막(540) 상에 형성될 수 있다. 예를 들어, 상기 게이트 전극(550)은, 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 텅스텐(W), 코발트(Co), 니켈(Ni), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo)과 같은 금속, 또는 WSi과 같은 실리사이드, TiN, TaN, TiON, TaON과 같은 질화물 또는 산질화물을 포함할 수 있다.
이어, 도 13c를 참조하면, 수소 래디컬 또는 수소 플라즈마를 이용하여 상기 게이트 스택(540,550)을 환원 처리할 수 있다.
상기 게이트 절연막(540)은 수소 래디컬 또는 수소 플라즈마를 이용한 환원 처리에 의해 큐어링될 수 있다. 이러한 환원 처리 과정에서, 상기 게이트 절연막(540)에 존재하는 산소 베이컨시을 채우는 큐어링되어 상기 게이트 절연막(540)의 품질이 크게 향상될 수 있다. 본 실시예에서 채용되는 환원 처리는 통상의 어닐링 온도보다 낮은 온도(예, 600℃ 이하)에서도 수행될 수 있다.
다음으로, 도 13d를 참조하면, 게이트 구조체(GS)를 완성하고, 배선구조를 형성할 수 있다.
상기 게이트 절연막(540) 및 상기 게이트 전극(550)에 에치백(etch-back)함으로써 트렌치(T) 내에 게이트 구조체(GS)를 형성할 수 있다. 상기 게이트 전극(550) 상에 트렌치(T) 내부를 충전하는 절연 물질(미도시)을 형성한 후에, 상기 절연 물질을 평탄화함으로써 트렌치(T) 내부에 캡핑부(572)을 형성할 수 있다. 이에 따라, 트렌치(T) 내에 순차적으로 형성된 게이트 절연막(540) 및 게이트 전극(550)은 게이트 구조물(GS)을 형성할 수 있다. 게이트 구조물(GS)은 기판(501) 내에 매립되어 형성될 수 있다.
패드 산화막 패턴(512) 및 캡핑부(572) 상에 제1 층간 절연막(574)을 형성할 수 있다. 제1 층간 절연막(574) 및 패드 산화막 패턴(512)을 관통하여 불순물 영역(505)을 노출하는 제1 개구(h1)를 형성하고, 제1 개구(h1)를 채우는 도전막을 제1 층간 절연막(574) 상에 형성할 수 있다. 제1 층간 절연막(574)이 노출될 때까지 상기 도전막을 평탄화함으로써 불순물 영역(505)에 전기적으로 연결되는 비트라인 콘택(582)을 형성할 수 있다. 상기 제1 층간 절연막(574) 상에 도전막을 형성하고, 그 도전막을 패터닝함으로써 제1 층간 절연막(574) 상에 비트 라인 콘택(582)과 연결되는 비트 라인(584)을 형성할 수 있다. 이어, 제1 층간 절연막(574) 상에 비트 라인(574)을 덮는 제2 층간 절연막(576)을 형성할 수 있다.
상기 제1 및 제2 층간 절연막들(574,576) 및 패드 산화막 패턴(512)을 관통하여 불순물 영역(505)을 노출하는 제2 개구(h2)를 형성한 후, 제2 개구(h2)를 충전하는 캐패시터 콘택(586)을 형성할 수 있다. 캐패시터 콘택(586) 및 제2 층간 절연막(576) 상에 콘택 패드(588)가 형성될 수 있다.
이어, 도 13e를 참조하면, 콘택 패드(588) 상에 캐패시터(590)를 형성할 수 있다.
상기 캐패시터(190)는 하부 전극(192)과, 유전층(194) 및 상부 전극(196)을 포함할 수 있다. 상기 캐패시터(590)를 형성하기 위한 2개의 홀(h3)은 제3 층간 절연막(578) 상에 형성될 수 있다. 상기 캐패시터(590)는 각각의 활성 영역마다 활성 영역(ACT)을 지나는 두 개의 매몰된 게이트 전극(550)을 사이에 두고 그 양측에 각각 하나씩 형성될 수 있다. 상기 캐패시터(590)의 하부 전극(592)은 하나로 연결되어 2개의 홀(h3) 내에 형성될 수 있다. 상기 캐패시터(590)의 하부 전극(592)은 콘택 패드(588)을 통해 활성 영역 내의 불순물 영역(505)에 전기적으로 연결될 수 있다.
이와 같이, DRAM과 같은 반도체 장치에서, 수소 래디컬을 이용한 환원 처리로 게이트 절연막의 결함을 효과적으로 큐어링할 수 있다. 그 결과, 반도체 장치는 게이트 누설전류를 저감시키고, 유전체 결함과 관련된 NBTI 특성을 크게 개선할 수있다.
본 실시예에서는 BCAT(buried channel array transistor)을 구성하는 매몰 워드 라인(게이트 전극)의 경우를 예시하였으나, 이에 한정되지 않는다. 예를 들어, 기판(501)에는 상기 셀 영역 외에 주변 회로들이 형성되는 주변 회로 영역이 더 형성될 수 있으며, 셀 영역의 게이트 절연막 형성방법과 유사하게, 주변 회로 영역의 트랜지스터에도 유익하게 적용될 수 있다.
도 14는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 사시도이다.
도 14를 참조하면, 본 실시예에 따른 비휘발성 메모리 장치(600)는, 기판(601) 상면에 수직한 방향으로 배치된 채널 영역(650) 및 채널 영역(650)의 외측벽을 따라 적층된 복수의 층간 절연층(620, 621-629) 및 복수의 게이트 전극(630, 631-638)을 포함할 수 있다. 상기 복수의 층간 절연층들(621-629)이 복수의 게이트 전극들(631-638)의사이에 배열될 수 있다.
또한, 비휘발성 메모리 장치(600)는 게이트 전극(630)과 채널 영역(650)의 사이에 배치된 게이트 절연막(640)을 더 포함하며, 채널 영역(650)의 상부에 배치되는 비트 라인(690)을 포함할 수 있다. 본 실시예에 채용된 게이트 절연막(640)도 수소 래디컬에 의한 환원 처리되어 결함이 큐어링된 결과물일 수 있다.
본 실시예에서, 각각의 채널 영역(650)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있으며, 복수의 메모리 셀 스트링이 x 방향과 y 방향으로 열과 행을 이루며 배열될 수 있다. 상기 기판(601)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기둥 형상의 채널 영역(650)이 기판(601)의 상면에 수직한 방향(z 방향)으로 연장되도록 배치될 수 있다. 채널 영역(650)은 내부의 매립 절연층(675)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 매립 절연층(675)이 없는 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 또한, 채널 영역(650)은 종횡비에 따라 기판(601)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
메모리 셀 스트링의 상단에서, 드레인 영역(665)이 매립 절연층(675)의 상면을 덮고 채널 영역(650)과 전기적으로 연결되도록 배치될 수 있다. 드레인 영역(665)은 예컨대, 도핑된 폴리 실리콘을 포함할 수 있다.
상기 메모리 셀 스트링의 하단에서, x 방향으로 배열된 접지 선택 트랜지스터들의 소스 영역(605)이 배치될 수 있다. 소스 영역(605)은 기판(601)의 상면에 인접하여 y 방향으로 연장되면서 x 방향으로 소정 단위로 이격되어 배열될 수 있다. 예를 들어, 소스 영역(605)은 x 방향으로 채널 영역(650) 2개마다 하나씩 배열될 수 있으나, 이에 한정되지 않는다. 소스 영역(605) 상에는 분리 절연층(685)이 형성될 수 있다.
채널 영역(650)은 x 방향과 y 방향으로 서로 이격되어 배치될 수 있다. 다만, 채널 영역들(650)의 배열은 본 실시예와 달리 다양하게 변형되어 실시될 수 있다. 예를 들어, 채널 영역들(650)은 적어도 한 방향에서 지그 재그(zig-zag)의 형태로 배치될 수도 있다. 채널 영역(650)은 하면에서 기판(601)과 직접 접촉되어 전기적으로 연결될 수 있다. 채널 영역(650)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p-형 또는 n-형 불순물을 포함하는 물질일 수 있다.
본 개시 내용은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 제1 기판;
    상기 제1 기판 상에 배치된 복수의 제1 트랜지스터;
    상기 복수의 제1 트랜지스터 상에 배치된 제2 기판;
    상기 제2 기판 상에 배치된 복수의 제2 트랜지스터; 및
    상기 복수의 제1 트랜지스터와 상기 복수의 제2 트랜지스터를 전기적으로 연결하는 상호 연결부;를 포함하며,
    상기 복수의 제1 트랜지스터는 각각, 상기 제1 기판 상에 배치되며 제1 수소 함량을 갖는 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 배치된 제1 게이트 전극과, 상기 제1 게이트 전극의 양측의 상기 제1 기판에 배치된 제1 소스/드레인 영역을 포함하고,
    상기 복수의 제2 트랜지스터는 각각, 상기 제2 기판 상에 배치되며 상기 제1 수소 함량보다 큰 제2 수소 함량을 갖는 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 배치된 제2 게이트 전극과, 상기 제2 게이트 전극의 양측의 상기 제2 기판에 배치된 제2 소스/드레인 영역을 포함하는 3차원 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 수소 함량은 상기 제1 수소 함량보다 10% 이상 높은 3차원 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 게이트 절연막과 상기 제2 게이트 절연막은 동일한 물질층을 포함하는 3차원 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 및 제2 게이트 절연막은 각각, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 하프늄 산화물, 하프늄 실리콘 산화물 및 지르코늄 산화물로부터 구성된 그룹으로부터 선택된 적어도 하나를 포함하는 3차원 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 및 제2 게이트 절연막은 각각, 상기 제1 및 제2 기판 상에 배치되며 제1 유전율을 갖는 제1 유전체막과, 상기 제1 유전체막 상에 배치되며 상기 제1 유전율보다 높은 제2 유전율을 갖는 제2 유전체막을 갖는 3차원 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 유전체막은 실리콘 산화물 및/또는 실리콘 산질화물을 포함하며,
    상기 제2 유전체막은 알루미늄 산화물, 하프늄 산화물, 하프늄 실리콘 산화물 및 지르코늄 산화물로부터 구성된 그룹으로부터 선택된 적어도 하나를 포함하는 3차원 반도체 장치.
  7. 제1항에 있어서,
    상기 상호 연결부는
    상기 복수의 제1 트랜지스터와 상기 제2 기판 사이에 배치되며 상기 복수의 제1 트랜지스터에 전기적으로 연결된 복수의 제1 도전 라인과,
    상기 복수의 제2 트랜지스터 상에 배치되며 상기 복수의 제2 트랜지스터에 전기적으로 연결된 복수의 제2 도전 라인과,
    상기 제2 기판을 관통하며 상기 복수의 제1 도전 라인과 상기 복수의 제2 도전 라인을 연결하는 관통 비아를 포함하는 3차원 반도체 장치.
  8. 제1항에 있어서,
    상기 제2 기판은 상기 제1 기판의 두께보다 작은 두께를 갖는 3차원 반도체 장치.
  9. 제8항에 있어서,
    상기 제2 기판의 두께는 2㎛ 이하인 3차원 반도체 장치.
  10. 제1항에 있어서,
    상기 게이트 전극은 Ti, Ta, W, WSi, WN, TiN, TaN, TiON 및 TaON으로 구성된 그룹으로부터 선택된 적어도 하나를 포함하는 3차원 반도체 장치.
  11. 제1항에 있어서,
    상기 제1 및 제2 기판 중 적어도 하나의 기판 상에 배치된 메모리 셀 어레이를 더 포함하는 3차원 반도체 장치.
  12. 제1 기판;
    상기 제1 기판 상에 배치된 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 배치된 제1 게이트 전극을 갖는 복수의 제1 트랜지스터;
    상기 복수의 제1 트랜지스터 상에 배치되며, 상기 제1 기판의 두께보다 작은 두께를 갖는 제2 기판;
    상기 제2 기판 상에 배치된 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 배치된 제2 게이트 전극을 갖는 복수의 제2 트랜지스터;
    상기 복수의 제1 트랜지스터와 상기 제2 기판 사이에 배치되며 상기 복수의 제1 트랜지스터에 전기적으로 연결된 복수의 제1 도전 라인;
    상기 복수의 제2 트랜지스터 상에 배치되며 상기 복수의 제2 트랜지스터에 전기적으로 연결된 복수의 제2 도전 라인; 및
    상기 제2 기판을 관통하며 상기 복수의 제1 도전 라인과 상기 복수의 제2 도전 라인을 연결하는 관통 비아;를 포함하며,
    상기 제1 및 제2 게이트 절연막은 동일한 유전 물질을 포함하며, 상기 제2 게이트 절연막의 수소 함량은 상기 제1 게이트 절연막의 수소 함량보다 10% 이상 큰 3차원 반도체 장치.
  13. 제12항에 있어서,
    상기 상기 제2 게이트 절연막의 수소 함량은 상기 제1 게이트 절연막의 제1 수소 함량보다 15% 이상 높은 3차원 반도체 장치.
  14. 제1 기판;
    상기 제1 기판의 상면에 배치된 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 배치된 제1 게이트 전극을 갖는 복수의 제1 트랜지스터;
    상기 복수의 제1 트랜지스터 상에 배치되며, 상기 제1 기판의 두께보다 작은 두께를 갖는 제2 기판;
    상기 제2 기판의 상면에 배치된 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 배치된 제2 게이트 전극을 갖는 복수의 제2 트랜지스터; 및
    상기 복수의 제1 트랜지스터와 상기 복수의 제2 트랜지스터를 전기적으로 연결하는 상호 연결부;를 포함하며,
    상기 제1 및 제2 게이트 절연막은 동일한 산화물막을 포함하며, 상기 제2 게이트 절연막의 산화물막의 수소 함량은 상기 제1 게이트 절연막의 산화물막의 수소 함량보다 10% 이상 큰 3차원 반도체 장치.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 제1 기판 상에 제1 게이트 절연막과 제1 게이트 전극을 갖는 복수의 제1 트랜지스터를 형성하는 단계;
    상기 복수의 제1 트랜지스터 상에 제1 도전 라인을 형성하는 단계;
    상기 제1 도전 라인 상에 제2 기판을 형성하는 단계;
    상기 제2 기판 상에 제2 게이트 절연막과 제2 게이트 전극을 갖는 복수의 제2 트랜지스터를 형성하는 단계; 및
    상기 복수의 제2 트랜지스터 상에 제2 도전 라인과 상기 제1 및 제2 도전 라인을 연결하는 관통 비아를 형성하는 단계;를 포함하고,
    상기 복수의 제2 트랜지스터를 형성하는 단계는,
    상기 제1 기판 상에 제2 게이트 절연막 및 제2 게이트 전극을 포함한 게이트 스택을 형성하는 단계와, 수소 래디컬 또는 수소 플라즈마를 이용하여 상기 게이트 스택을 환원 처리하는 단계를 포함하는 3차원 반도체 장치 제조방법.
  20. 제19항에 있어서,
    상기 복수의 제1 트랜지스터를 형성하는 단계는, 상기 제1 게이트 절연막을 제1 온도에서 어닐링하는 단계를 포함하며,
    상기 환원 처리하는 단계는 상기 제1 온도보다 낮은 제2 온도에서 수행되는 3차원 반도체 장치 제조방법.
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