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KR102819170B1 - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

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KR102819170B1
KR102819170B1 KR1020190018505A KR20190018505A KR102819170B1 KR 102819170 B1 KR102819170 B1 KR 102819170B1 KR 1020190018505 A KR1020190018505 A KR 1020190018505A KR 20190018505 A KR20190018505 A KR 20190018505A KR 102819170 B1 KR102819170 B1 KR 102819170B1
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electrode
signal line
aluminum
display device
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양수경
송도근
고경수
김상갑
신상원
신현억
여윤종
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Abstract

표시 장치는 기판 상에 배치되고 알루미늄(Al) 또는 알루미늄 합금을 함유하는 제1 층, 상기 제1 층 상에 배치되고 질화티타늄(TiNx)을 함유하는 제2 층 및 상기 제2 층 상에 배치되고 티타늄(Ti)을 함유하는 제3 층을 포함하는 제1 신호 라인, 상기 제1 신호 라인과 교차하는 제2 신호 라인, 상기 제1 신호 라인에 연결된 제1 게이트 전극 및 상기 제2 신호 라인에 제1 소스 전극을 포함하는 제1 트랜지스터 및 상기 기판의 표시 영역에 배치되고, 상기 제2 신호 라인에 인가된 데이터 신호에 대응하는 광을 발생하는 유기 발광 다이오드를 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING THE DISPLAY DEVICE}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 저저항 신호 라인 및 신호 전극을 포함하는 표시 장치 및 이의 제조 방법에 관한 것이다.
다양한 전기적 신호 정보를 시각적으로 표현하는 디스플레이 분야가 급속도로 발전함에 따라, 박형화, 경량화, 저소비 전력화 등의 우수한 특성을 가지는 다양한 평판 표시 장치들이 사용되고 있다. 평판 표시 장치 중 액정 표시 장치 및 유기 발광 표시 장치는 해상도, 화질 등이 우수하여 널리 상용화되고 있다. 특히, 유기 발광 표시 장치는 응답 속도가 빠르고, 소비 전력이 낮으며, 자체 발광하므로 시야각이 우수하여 차세대 평판 표시 장치로 주목 받고 있다.
최근, 높은 해상도를 갖는 표시 장치에 대한 요구가 증가하고 있으며, 이에 따라, 단위 면적당 화소들의 개수가 증가하는 방향으로 연구가 진행되고 있다. 한편, 고해상도의 표시 장치에 인가되는 영상 신호를 빠르게 처리하기 위하여 저저항의 도전선의 필요성이 증대되고 있으며, 이를 위해 도전선의 재료로 기존의 몰리브덴(Mo) 등을 대체하는 알루미늄(Al) 등을 이용하는 방법에 대한 연구가 이루어지고 있다.
본 발명의 일 목적은 저저항 신호 라인 및 신호 전극을 포함하는 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 장치의 제조 방법을 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 기판 상에 배치되고 알루미늄(Al) 또는 알루미늄 합금을 함유하는 제1 층, 상기 제1 층 상에 배치되고 질화티타늄(TiNx)을 함유하는 제2 층 및 상기 제2 층 상에 배치되고 티타늄(Ti)을 함유하는 제3 층을 포함하는 제1 신호 라인, 상기 제1 신호 라인과 교차하는 제2 신호 라인, 상기 제1 신호 라인에 연결된 제1 게이트 전극 및 상기 제2 신호 라인에 제1 소스 전극을 포함하는 제1 트랜지스터 및 상기 기판의 표시 영역에 배치되고, 상기 제2 신호 라인에 인가된 데이터 신호에 대응하는 광을 발생하는 유기 발광 다이오드를 포함한다.
일 실시예에 있어서, 상기 제1 층은 니켈(Ni) 및 란탄(La)을 함유한 알루미늄 합금을 포함할 수 있다.
일 실시예에 있어서, 상기 니켈(Ni)은 약 0.01 at% 내지 약 0.05 at% 범위이고, 상기 란탄(La)은 약 0.02 at% 내지 약 0.05 at% 범위이고, 상기 알루미늄(Al)에 대한 상기 니켈(Ni) 및 란탄(La)의 합금 비율은 0.1% 미만일 수 있다.
일 실시예에 있어서, 상기 제2 층에 포함된 상기 질화티타늄(TiNx)의 조성비(N/Ti)는 0.9 < TiNx (N-rich) < 1.2 일 수 있다.
일 실시예에 있어서, 상기 제2 층의 두께는 약 150 Å 내지 약 400 Å 일 수 있다.
일 실시예에 있어서, 상기 제3 층의 두께는 약 400 Å 내지 약 1000 Å 일 수 있다.
일 실시예에 있어서, 상기 제1 게이트 전극은 알루미늄(Al) 또는 알루미늄 합금을 함유하는 제1 층, 상기 제1 층 상에 배치되고 질화티타늄(TiNx)을 함유하는 제2 층 및 상기 제2 층 상에 배치되고 티타늄(Ti)을 함유하는 제3 층을 포함할 수 있다.
일 실시예에 있어서, 제1 커패시터 전극, 및 상기 제1 커패시터 전극 상에 배치되고 상기 제1 커패시터 전극과 중첩하는 제2 커패시터 전극을 포함하는 커패시터를 더 포함하고, 상기 제1 및 제2 커패시터 전극들 각각은 알루미늄(Al) 또는 알루미늄 합금을 함유하는 제1 층, 상기 제1 층 상에 배치되고 질화티타늄(TiNx)을 함유하는 제2 층 및 상기 제2 층 상에 배치되고 티타늄(Ti)을 함유하는 제3 층을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 커패시터 전극의 상기 제3 층은 상기 제1 게이트 전극의 상기 제3 층과 동일한 두께를 갖고, 상기 제2 커패시터 전극의 상기 제3 층은 상기 제1 게이트 전극의 상기 제3 층보다 두꺼운 두께를 가질 수 있다.
일 실시예에 있어서, 상기 커패시터와 연결된 제2 트랜지스터를 더 포함하고, 상기 제2 트랜지스터의 제2 게이트 전극은 상기 알루미늄(Al) 또는 알루미늄 합금을 함유하는 제1 층, 상기 제1 층 상에 배치되고 질화티타늄(TiNx)을 함유하는 제2 층 및 상기 제2 층 상에 배치되고 티타늄(Ti)을 함유하는 제3 층을 포함하고, 상기 제2 게이트 전극의 상기 제3 층은 상기 제2 커패시터 전극의 상기 제3 층과 동일한 두께를 가질 수 있다.
일 실시예에 있어서, 상기 표시 영역을 둘러싸는 주변 영역에 배치된 패드 전극을 더 포함하고, 상기 패드 전극은 알루미늄(Al) 또는 알루미늄 합금을 함유하는 제1 층, 상기 제1 층 상에 배치되고 질화티타늄(TiNx)을 함유하는 제2 층 및 상기 제2 층 상에 배치되고 티타늄(Ti)을 함유하는 제3 층을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 신호 라인, 상기 제1 게이트 전극, 상기 제1 커패시터 전극, 상기 제2 커패시터 전극, 상기 제2 게이트 전극 및 상기 패드 전극 각각은 상기 제3 층 상에 배치되고 티타늄(Ti)을 함유하는 제4 층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제4 층의 두께는 약 50 Å 내지 약 400 Å 일 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치의 제조 방법은 기판 상에 배치되고 알루미늄(Al) 또는 알루미늄 합금을 함유하는 제1 층, 상기 제1 층 상에 배치되고 질화티타늄(TiNx)을 함유하는 제2 층 및 상기 제2 층 상에 배치되고 티타늄(Ti)을 함유하는 제3 층을 포함하는 제1 신호 라인을 형성하는 단계, 상기 제1 신호 라인과 교차하는 제2 신호 라인을 형성하는 단계, 상기 제1 신호 라인에 연결된 게이트 전극 및 상기 제2 신호 라인에 소스 전극을 포함하는 제1 트랜지스터를 형성하는 단계 및 상기 기판의 표시 영역에 유기 발광 다이오드를 형성하는 단계를 포함한다.
일 실시예에 있어서, 연속 증착 공정으로 상기 제1 층 상에 상기 제2 층 및 상기 제3 층을 증착할 수 있다.
일 실시예에 있어서, 상기 제2 층에 포함된 상기 질화티타늄(TiNx)의 조성비(N/Ti)는 0.9 < TiNx (N-rich) < 1.2 일 수 있다.
일 실시예에 있어서, 상기 게이트 전극은 알루미늄(Al) 또는 알루미늄 합금을 함유하는 제1 층, 상기 제1 층 상에 배치되고 질화티타늄(TiNx)을 함유하는 제2 층 및 상기 제2 층 상에 배치되고 티타늄(Ti)을 함유하는 제3 층을 포함할 수 있다.
일 실시예에 있어서, 제1 커패시터 전극, 및 상기 제1 커패시터 전극 상에 배치되고 상기 제1 커패시터 전극과 중첩하는 제2 커패시터 전극을 포함하는 커패시터를 형성하는 단계를 더 포함하고, 상기 제1 및 제2 커패시터 전극들 각각은 알루미늄(Al) 또는 알루미늄 합금을 함유하는 제1 층, 상기 제1 층 상에 배치되고 질화티타늄(TiNx)을 함유하는 제2 층 및 상기 제2 층 상에 배치되고 티타늄(Ti)을 함유하는 제3 층을 포함하고, 상기 제1 커패시터 전극의 상기 제3 층은 상기 게이트 전극의 상기 제3 층과 동일한 두께를 갖고, 상기 제2 커패시터 전극의 상기 제3 층은 상기 게이트 전극의 상기 제3 층보다 두꺼운 두께를 가질 수 있다.
일 실시예에 있어서, 상기 표시 영역을 둘러싸는 주변 영역에 배치된 패드 전극을 형성하는 단계를 더 포함하고, 상기 패드 전극은 알루미늄(Al) 또는 알루미늄 합금을 함유하는 제1 층, 상기 제1 층 상에 배치되고 질화티타늄(TiNx)을 함유하는 제2 층 및 상기 제2 층 상에 배치되고 티타늄(Ti)을 함유하는 제3 층을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 신호 라인, 상기 게이트 전극, 상기 제1 커패시터 전극, 상기 제2 커패시터 전극 및 상기 패드 전극 각각을 형성하는 단계는 상기 제3 층상에 티타늄(Ti)을 함유하는 제4 층을 형성하는 단계를 더 포함하고, 연속 증착 공정에 의해 상기 제1 층 상에 상기 제2 층, 상기 제3 층 및 상기 제4 층이 증착될 수 있다.
본 발명의 실시예들에 따른 표시 장치 및 이의 제조 방법에 있어서, 알루미늄 또는 알루미늄 합금을 포함하는 제1 층, 질화티타늄을 포함하는 제2 층 및 티타늄을 포함하는 제3 층을 포함하는 도전층을 이용하여 신호 라인 및 신호 전극을 형성함으로써 열처리 공정 및 BOE 공정 등의 후속 공정에서 손실 없이 알루미늄과 실질적으로 동일한 비저항성을 가질 수 있다. 따라서 표시 장치의 저저항 신호 라인 및 신호 전극을 구현할 수 있다.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 평면도이다.
도 2는 도 1의 화소를 설명하기 위한 화소 회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 단면도이다.
도 4는 도 3의 도전 패턴을 설명하기 위한 단면도이다.
도 5 내지 도 9는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 일 실시예에 따른 표시 장치의 도전 패턴을 설명하기 위한 단면도이다.
도 11은 본 발명의 일 실시예에 따른 어닐링 공정 후 도전 패턴의 저항 특성을 설명하기 위한 그래프이다.
도 12는 본 발명의 일 실시예에 따른 BOE 공정 후 도전 패턴의 저항 특성을 설명하기 위한 그래프이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 기판(110) 및 복수의 화소들(PX)을 포함한다.
상기 기판(110)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함할 수 있다.
상기 표시 영역(DA)에는 유기 발광 다이오드를 포함하는 화소(PX)가 배열되고, 상기 화소에 연결된 제1 신호 라인(GL) 및 제2 신호 라인(DL)이 배열될 수 있다.
복수의 제1 신호 라인들(GL)은 상기 표시 영역(DA)에 배열된 복수의 트랜지스터들에 연결되는 복수의 게이트 라인들일 수 있고, 복수의 제2 신호 라인들(DL)은 상기 복수의 트랜지스터들의 소스(및 드레인) 전극들에 연결되는 복수의 데이터 라인들일 수 있다.
상기 복수의 제1 신호 라인들(GL)은 제1 방향(DR1)으로 연장될 수 있고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 배열될 수 있다. 상기 복수의 제2 신호 라인들(DL)은 제2 방향(DR2)으로 연장될 수 있고, 제1 방향(DR1)을 따라 배열될 수 있다.
제1 신호 라인(GL)과 제2 신호 라인(DL)이 교차하는 영역에는 화소(PX)이 배치될 수 있고, 상기 화소(PX)는 상기 제1 신호 라인(GL) 및 상기 제2 신호 라인(DL)에 연결되어 구동 신호인, 게이트 신호 및 데이터 신호를 각각 전송 받을 수 있다. 상기 화소(PX)는 상기 게이트 신호에 응답하여 구동하고 상기 데이터 신호에 대응하는 휘도의 광을 발생할 수 있다.
따라서 상기 표시 영역(DA)은 상기 복수의 화소들(PX)에 의해 영상을 표시할 수 있다.
상기 주변 영역(PA)은 상기 복수의 화소들(PX)에 구동 신호를 제공하는 외부 장치와 연결되는 복수의 패드 전극들(PD)이 배열된 패드부(PDP)를 포함할 수 있다. 상기 외부 장치는 구동 칩, 구동 칩이 실장된 연성 회로 필름 등을 포함할 수 있다. 또한, 상기 주변 영역(PA))에는 상기 복수의 화소들(PX)에 구동 신호를 제공하는 구동 회로가 직접 집적될 수 있다.
상기 구동 신호는 상기 제1 신호 라인(GL)에 제공되는 게이트 신호, 상기 제2 신호 라인(DL)에 제공되는 데이터 신호를 포함할 수 있다. 또한, 상기 구동 신호는 상기 복수의 화소들(PX)에 제공되는 복수의 전원 신호들을 포함할 수 있다. 예를 들면, 상기 구동 신호는 제1 전원 신호(ELVDD) 및 제2 전원 신호(ELVDD)를 포함할 수 있다.
예를 들면, 상기 주변 영역(PA)에는 게이트 신호를 생성하는 게이트 구동 회로가 집적될 수 있다. 또한, 상기 주변 영역(PA)에는 상기 데이터 신호를 생성하는 데이터 구동 회로를 포함하는 외부 장치가 상기 패드부(PDP)에 배치될 수 있다.
도 2는 도 1의 화소를 설명하기 위한 화소 회로도이다.
도 2를 참조하면, 상기 화소(PX)는 제1 신호 라인(GL), 제2 신호 라인(DL), 제1 전원 신호(ELVDD) 및 제2 전원 신호(ELVSS)에 전기적으로 연결될 수 있다. 일 실시예에 있어서, 제1 전원 신호(ELVDD)의 전압 레벨은 제2 전원 신호(ELVSS)의 전압 레벨보다 높을 수 있다.
일 실시예에 있어서, 상기 화소(PX)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 커패시터(CAP), 및 유기 발광 다이오드(OLED)를 포함할 수 있다. 그러나 본 발명은 이에 한정되지 아니하고, 다른 실시예들에 있어서, 화소(PX)는 3 개 이상의 트랜지스터들 및/또는 2 개 이상의 커패시터들을 포함할 수도 있다. 또한, 다른 실시예들에 있어서, 도 2에 도시된 화소(PX)의 구성들의 연결 관계와 상이하게 화소(PX)의 구성들이 연결될 수도 있다.
상기 제1 트랜지스터(TR1)는 상기 제1 신호 라인(GL)에 연결된 게이트 전극, 상기 제2 신호 라인(DL)에 연결된 소스 전극, 및 제1 노드(N1)에 연결된 드레인 전극을 가질 수 있다.
상기 제2 트랜지스터(TR2)는 상기 제1 노드(N1)에 연결된 게이트 전극, 상기 제1 전원 신호(ELVDD)에 연결된 소스 전극, 및 상기 유기 발광 다이오드(OLED)에 연결된 드레인 전극을 가질 수 있다.
상기 커패시터(CAP)는 상기 제1 노드(N1)에 연결된 제1 커패시터 전극 및 제1 전원 신호(ELVDD)에 연결된 제2 커패시터 전극을 가질 수 있다.
상기 유기 발광 다이오드(OLED)는 상기 제2 트랜지스터(TR2)에 연결된 양극(anode) 및 제2 전원 신호(ELVSS)에 연결된 음극(cathode)을 가질 수 있다.
상기 제1 트랜지스터(TR1)가 상기 제1 신호 라인(GL)으로부터 전송된 상기 게이트 신호에 의해 턴 온 되면, 상기 제1 트랜지스터(TR1)는 상기 제2 신호 라인(DL)으로부터 전송된 상기 데이터 신호를 제1 노드(N1)에 전송한다. 상기 제2 트랜지스터(TR2)는 상기 커패시터(CAP)에 저장된 상기 제1 전원 신호(ELVDD)와 상기 제1 노드(N1)에 인가된 데이터 신호 사이의 전압에 기초하여 상기 유기 발광 다이오드(OLED)에 구동 전류를 제공한다. 상기 유기 발광 다이오드(OLED)는 상기 구동 전류에 기초하여 발광한다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 단면도이다. 도 4는 도 3의 도전 패턴을 설명하기 위한 단면도이다.
도 2 및 도 3을 참조하면, 상기 표시 장치(100)는 기판(110)을 포함한다. 상기 기판(110)의 표시 영역(DA)에는 화소(PX)가 형성되고, 상기 기판(110)의 주변 영역(PA)에는 패드 전극(PD)이 형성될 수 있다.
상기 기판(110)은 유리, 석영, 플라스틱 등을 포함하는 절연성 기판일 수 있다.
상기 기판(110) 상에는 버퍼층(120)이 배치될 수 있다.
상기 버퍼층(120)은 상기 기판(110)을 통해 침투하는 산소, 수분 등과 같은 불순물을 차단할 수 있다. 또한, 상기 버퍼층(120)은 상기 기판(110)의 상부에 평탄면을 제공할 수 있다. 상기 버퍼층(120)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등을 포함하는 무기 절연층일 수 있다. 또는, 상기 버퍼층(120)은선택적으로 생략될 수 있다.
상기 버퍼층(120) 상에는 반도체층(131, 132)이 배치될 수 있다.
상기 반도체층(131, 132)은 제1 트랜지스터(TR1)에 대응하는 제1 반도체(131) 및 제2 트랜지스터(TR2)에 대응하는 제2 반도체(132)를 포함할 수 있다. 상기 반도체층(131, 132)은 비정질 실리콘, 다결정 실리콘, 산화물 반도체 등으로 형성될 수 있다.
일 실시예에 있어서, 상기 반도체층(131, 132)은 다결정 실리콘으로 형성될 수 있다. 상기 제1 반도체(131) 및 상기 제2 반도체(132)는 각각 소스 영역, 드레인 영역, 및 이들 사이에 형성되는 채널 영역을 포함할 수 있다.
상기 반도체층(131, 132) 상에는 제1 절연층(140)이 배치될 수 있다.
상기 제1 절연층(140)은 상기 반도체층(131, 132)을 덮으며 상기 버퍼층(120) 상에 배치될 수 있다. 제1 절연층(140)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등을 포함하는 무기 절연층일 수 있다. 일 실시예에 있어서, 제1 절연층(140)은 약 600 Å 내지 약 1400 Å의 두께를 갖는 실리콘 산화물층일 수 있다.
도 4를 참조하면, 절연층(IL) 상에는 복수의 층들(410, 420, 430)을 포함하는 제1 도전층으로부터 패터닝된 제1 도전 패턴(400)이 배치될 수 있다. 상기 제1 도전 패턴(400)은 제1 신호 라인(GL), 상기 제1 트랜지스터(TR1)의 제1 게이트 전극(151), 커패시터(CAP)의 제1 커패시터 전극(153) 및 패드 전극(PD)을 포함할 수 있다.
상기 제1 신호 라인(GL)은 상기 제1 게이트 전극(151)과 일체로 형성될 수 있다. 상기 제1 게이트 전극(151)은 제1 반도체(131)의 상기 채널 영역과 중첩할 수 있다. 상기 패드 전극(PD)은 상기 주변 영역(PA)에 형성되고, 복수의 절연층들이 식각된 패드 홀(PH)에 의해 노출될 수 있다. 따라서 상기 패드 홀(PH)을 통해 노출된 상기 패드 전극(PD) 상에 외부 장치의 단자가 이방성 도전 필름과 같은 도전성 접착 필름에 의해 연결될 수 있다.
상기 제1 도전 패턴(400)은 상기 복수의 층들(410, 420, 430)을 포함할 수 있다.
상기 제1 층(410)은 알루미늄(Al) 또는 알루미늄 합금을 포함할 수 있다. 상기 제1 층(410)은 제1 도전 패턴(400)의 주 도전층의 역할을 할 수 있다. 일 실시예에 있어서, 상기 제1 층(410)은 알루미늄 합금을 포함할 수 있다. 열처리 공정 후 상기 알루미늄 합금의 저항은 알루미늄(Al)과 실질적으로 동일할 수 있다. 상기 알루미늄 합금은 니켈(Ni) 및 란탄(La)을 함유할 수 있다. 여기서, 상기 니켈(Ni)은 약 0.01 at% 내지 약 0.05 at% 범위일 수 있고, 상기 란탄(La)은 약 0.02 at% 내지 약 0.05 at% 범위일 수 있고, 상기 알루미늄(Al)에 대한 상기 니켈(Ni) 및 란탄(La)의 합금 비율은 0.1% 미만일 수 있다. 일 실시예에 있어서, 제1 층(410)의 두께(t1)는 약 1000 Å 내지 약 1800 Å일 수 있다.
상기 제2 층(420)은 질화티타늄(TiNx)을 포함할 수 있다. 상기 제2 층(420)은 열처리 공정에서 상기 제1 층(410)에 포함된 알루미늄(Al)이 확산되는 것을 방지하고 알루미늄의 힐록(hillock)을 방지할 수 있다. 일 실시예에 있어서, 상기 제2 층(420)의 두께(t2)는 상기 제1 층(410)의 알루미늄 또는 알루미늄 합금의 확산을 고려하여 약 150 Å 내지 약 400 Å일 수 있다.
또한, 상기 제2 층(420)은 BOE(barrier oxide etch) 공정에서 불화수소산(HF) 식각액에 의한 상기 알루미늄(Al)을 포함하는 제1 층(410)이 손상되는 것을 막을 수 있다. 일 실시예에 있어서, 상기 질화티타늄(TiNx)의 조성비(N/Ti)는 0.9 < TiNx (N-rich) < 1.2 로 설정될 수 있다. 일 실시예에 있어서, 상기 BOE 공정에서 상기 알루미늄(Al)을 포함하는 제1 층(410)의 손상을 막기 위한 상기 제2 층(420)의 제2 두께(t2)는 약 50 Å 이상을 가질 수 있다.
상기 제3 층(430)은 티타늄(Ti)을 포함할 수 있다. 상기 제3 층(430)은 상기 제2 층(420)에 포함된 질소(N2)에 의한 파티클의 발생을 억제할 수 있다. 일 실시예에 있어서, 상기 제3 층(430)의 제3 두께(t3)는 후속 식각 공정에서 손실을 고려하여 약 500 Å 내지 약 800 Å 일 수 있다. 일 실시예에 있어서, 상기 제2 층(420) 및 제3 층(430)은 챔버 내에서 연속 공정으로 형성할 수 있다.
도 4에 도시된 바와 같이, 상기 제1 도전층을 패터닝하여 상기 제1 신호 라인(GL), 상기 제1 트랜지스터(TR1)의 제1 게이트 전극(151), 커패시터(CAP)의 제1 커패시터 전극(153) 및 패드 전극(PD)을 포함하는 상기 제1 도전 패턴(400) 상에 제2 절연층(160)이 배치될 수 있다. 상기 제2 절연층(160)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등을 포함하는 무기 절연층일 수 있다. 일 실시예에 있어서, 제2 절연층(160)은 약 600 Å 내지 약 1400 Å의 두께를 갖는 실리콘 질화물층일 수 있다.
상기 제2 절연층(160) 상에는 제1 도전층으로부터 패터닝된 제2 도전 패턴(172, 173)이 배치될 수 있다.
상기 제2 도전 패턴(172, 173)은 상기 제2 트랜지스터(TR2)의 제2 게이트 전극(172) 및 커패시터(CPA)의 제1 커패시터 전극(173)을 포함할 수 있다. 상기 제2 게이트 전극(172)은 제2 반도체(132)의 상기 채널 영역과 중첩할 수 있다. 상기 제2 커패시터 전극(173)은 제1 커패시터 전극(153)과 중첩할 수 있다. 상기 제1 커패시터 전극(153)과 제2 커패시터 전극(173)에 의해 커패시터(CAP)가 형성될 수 있다.
상기 제2 도전 패턴(172, 173)은 도 4를 참조하여 설명된 상기 제1 층(410), 제2 층(420) 및 제3 층(430)을 포함하는 상기 제1 도전층으로부터 패터닝될 수 있다.
일 실시예에 따르면, 상기 제2 도전 패턴(172, 173)의 제1 층(410)은 알루미늄(Al) 또는 알루미늄 합금을 포함할 수 있다. 일 실시예에 있어서, 상기 제1 층(410)의 두께(t1)는 약 1000 Å 내지 약 1800 Å일 수 있다.
일 실시예에 따르면, 상기 제2 도전 패턴(172, 173)의 제2 층(420)은 질화티타늄(TiNx)을 포함할 수 있다. 일 실시예에 있어서, 상기 제2 층(420)의 두께(t2)는 상기 제1 층(410)의 알루미늄의 확산을 고려하여 약 150 Å 내지 약 400 Å일 수 있다.
일 실시예에 따르면, 상기 제2 도전 패턴(172, 173)의 제3 층(430)은 티타늄(Ti)을 포함할 수 있다. 일 실시예에 따르면, 상기 제3 층(430)의 제3 두께(t3)는 후속 식각 공정에서 막 손실을 고려하여 약 500 Å 내지 약 1000 Å일 수 있다. 일 실시예에 있어서, 상기 제2 도전 패턴(172, 173)의 제2 층(420) 및 제3 층(430)은 연속 공정으로 형성할 수 있다.
상기 제2 도전 패턴(172, 173) 상에는 제3 절연층(180)이 배치될 수 있다. 상기 제3 절연층(180)은 상기 제2 도전 패턴(172, 173)을 덮으며 상기 제2 절연층(160) 상에 배치될 수 있다. 상기 제3 절연층(180)은 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등을 포함하는 무기 절연층 또는 아크릴계 수지, 에폭시계 수지, 폴리이미드계 수지, 폴리에스테르계 수지 등을 포함하는 유기 절연층일 수 있다. 일 실시예에 있어서, 상기 제3 절연층(180)은 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등을 포함하는 무기 절연층일 수 있다.
상기 제3 절연층(180) 상에는 제2 도전층으로부터 패터닝된 제3 전 패턴이 배치될 수 있다. 상기 제3 도전 패턴은 상기 제2 신호 라인(DL), 상기 제1 트랜지스터(TR1)의 제1 소스 전극(191a), 제1 드레인 전극(191b), 상기 제2 트랜지스터(TR2)의 제2 소스 전극(192a) 및 제2 드레인 전극(192b)을 포함할 수 있다.
상기 제2 신호 라인(DL)은 상기 제1 신호 라인(GL)과 교차할 수 있고 상기 제1 트랜지스터(TR1)의 제1 소스 전극(191a)과 일체로 형성될 수 있다.
상기 제1 소스 전극(191a) 및 상기 제1 드레인 전극(191b)은 제1 절연층(140), 제2 절연층(160), 및 제3 절연층(180)을 관통하는 접촉 구멍들을 통해 각각 제1 반도체(131)의 상기 소스 영역 및 상기 드레인 영역에 접촉할 수 있다.
상기 제2 소스 전극(192a)은 제2 반도체(132)의 일부를 노출하는 제1 접촉 구멍(CH1)을 통해 제2 반도체(132)의 상기 소스 영역에 접촉할 수 있고 상기 제2 커패시터 전극(173)의 일부를 노출하는 제2 접촉 구멍(CH2)을 통해 제2 커패시터 전극(173)에 접촉할 수 있다. 제1 접촉 구멍(CH1)은 제1 절연층(140), 제2 절연층(160), 및 제3 절연층(180)을 관통할 수 있고, 제2 접촉 구멍(CH2)은 제3 절연층(180)을 관통할 수 있다.
상기 제2 드레인 전극(192b)은 제1 절연층(140), 제2 절연층(160), 및 제3 절연층(180)을 관통하는 접촉 구멍을 통해 상기 제2 반도체(132)의 상기 드레인 영역에 접촉할 수 있다.
상기 제1 반도체(131), 상기 제1 게이트 전극(151), 상기 제1 소스 전극(191a) 및 상기 제1 드레인 전극(191b)에 의해 제1 트랜지스터(TR1)가 형성될 수 있고, 상기 제2 반도체(132), 상기 제2 게이트 전극(172), 상기 제2 소스 전극(192a) 및 제2 드레인 전극(192b)에 의해 제2 트랜지스터(TR2)가 형성될 수 있다.
상기 제3 도전 패턴(DL, 191a, 191b, 192a, 192b) 상에는 제4 절연층(210)이 배치될 수 있다. 상기 제4 절연층(210)은 제3 도전 패턴(DL, 191a, 191b, 192a, 192b)을 덮으며 상기 제3 절연층(180) 상에 배치될 수 있다. 상기 제4 절연층(210)은 제3 도전 패턴(DL, 191a, 191b, 192a, 192b)의 상부에 평탄면을 제공할 수 있다. 상기 제4 절연층(210)은 아크릴계 수지, 에폭시계 수지, 폴리이미드계 수지, 폴리에스테르계 수지 등을 포함하는 유기 절연층 또는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등을 포함하는 무기 절연층일 수 있다.
상기 제4 절연층(210) 상에는 화소 전극(220)이 배치될 수 있다.
상기 화소 전극(220)은 각 화소 별로 형성될 수 있다. 상기 화소 전극(220)은 제4 절연층(210)에 형성된 접촉 구멍을 통해 제2 트랜지스터(TR2)에 전기적으로 연결될 수 있다. 상기 화소 전극(220)은 금속, 투명 도전성 산화물 등을 포함할 수 있다.
상기 화소 전극(220) 상에는 제5 절연층(230)이 배치될 수 있다.
상기 제5 절연층(230)은 상기 화소 전극(220)의 가장자리를 덮으며 제4 절연층(210) 상에 배치될 수 있다. 상기 제5 절연층(230)은 화소 전극(220)의 일부를 노출하는 개구를 포함할 수 있다. 예를 들면, 상기 제5 절연층(230)의 상기 개구는 상기 화소 전극(220)의 중심부를 노출하고, 이에 따라, 상기 제5 절연층(230)은 상기 화소 전극(220)의 상기 중심부에 대응하는 발광 영역을 정의할 수 있다. 상기 제5 절연층(230)은 아크릴계 수지, 에폭시계 수지, 폴리이미드계 수지, 폴리에스테르계 수지 등의 유기 절연 물질을 포함할 수 있다.
상기 화소 전극(220) 상에는 발광층(240)이 배치될 수 있다.
상기 발광층(240)은 제5 절연층(230)의 상기 개구에 의해 노출된 상기 화소 전극(220) 상에 배치될 수 있다. 상기 발광층(240)은 주입된 전자와 정공의 결합에 의해서 발광할 수 있다.
일 실시예에 있어서, 상기 화소 전극(220)과 발광층(240) 사이에는 정공을 주입하는 정공 주입층(hole injection layer, HIL) 및/또는 정공의 수송성이 우수하고 발광층(240)에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer, HTL)이 배치될 수 있다.
일 실시예에 있어서, 상기 발광층(240) 상에는 상기 발광층(240)에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer, HBL), 전자를 상기 발광층(240)으로 원활하게 수송하기 위한 전자 수송층(electron transport layer, ETL), 및/또는 전자를 주입하는 전자 주입층(electron injection layer, EIL)이 배치될 수 있다.
상기 발광층(240) 상에는 공통 전극(250)이 배치될 수 있다. 상기 공통 전극(250)은 복수의 화소들에 공통으로 형성될 수 있다. 상기 공통 전극(250)은 금속, 투명 도전성 산화물 등을 포함할 수 있다. 상기 화소 전극(220), 상기 발광층(240), 및 상기 공통 전극(250)에 의해 유기 발광 다이오드(OLED)가 형성될 수 있다.
일 실시예에 있어서, 상기 화소 전극(220)은 상기 유기 발광 다이오드(OLED)의 양극일 수 있고, 상기 공통 전극(250)은 상기 유기 발광 다이오드(OLED)의 음극일 수 있다. 그러나 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 상기 화소 전극(220)은 유기 발광 다이오드(OLED)의 음극일 수 있고, 상기 공통 전극(250)은 유기 발광 다이오드(OLED)의 양극일 수도 있다.
이하, 도 3, 도 5 내지 도 9를 참조하여 본 발명의 일 실시예에 따른 저저항 신호 라인 및 신호 전극을 포함하는 표시 장치의 제조 방법을 설명한다.
도 5 내지 도 9는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 기판(110) 상에 무기 절연 물질을 증착하여 버퍼층(120)을 형성할 수 있다. 상기 버퍼층(120) 상에 반도체 물질을 증착하고 이를 패터닝하여 제1 반도체(131) 및 제2 반도체(132)를 포함하는 반도체층(131, 132)을 형성할 수 있다.
도 4 및 도 6을 참조하면, 상기 반도체층(131, 132)이 형성된 버퍼층(120) 상에 무기 절연 물질을 증착하여 제1 절연층(140)을 형성할 수 있다. 상기 제1 절연층(140) 상에 제1 도전층을 증착하고 상기 제1 도전층을 패터닝하여 제1 도전 패턴을 형성한다. 상기 제1 도전 패턴(400)은 제1 신호 라인(GL), 제1 게이트 전극(151), 제1 커패시터 전극(153) 및 패드 전극(PD)을 포함할 수 있다.
도 4를 참조하면, 상기 제1 절연층(140)이 형성된 상기 기판(110) 상에 알루미늄(Al) 또는 알루미늄 합금을 증착하여 제1 층(410)을 형성한다.
일 실시예에 있어서, 상기 제1 층(410)은 니켈(Ni) 및 란탄(La)를 함유한 알루미늄 합금을 포함할 수 있다.
일 실시예에 있어서, 상기 니켈(Ni)은 약 0.01 at% 내지 약 0.05 at% 범위일 수 있고, 상기 란탄(La)은 약 0.02 at% 내지 약 0.05 at% 범위일 수 있고, 상기 알루미늄(Al)에 대한 상기 니켈(Ni) 및 란탄(La)의 합금 비율은 0.1% 미만일 수 있다.
일 실시예에 있어서, 제1 층(410)의 두께(t1)는 약 1000 Å 내지 약 1800 Å일 수 있다.
이어, 상기 제1 층(410) 상에 질화티타늄(TiNx)을 증착하여 제2 층(420)을 형성하고, 연속 공정으로 상기 제2 층(420) 상에 티타늄(Ti)을 증착하여 제3 층(430)을 형성한다.
상기 제2 층(420) 및 상기 제3 층(430)은 스퍼터링(sputtering) 시스템을 이용하여 연속 공정으로 형성될 수 있다. 예를 들면, 스퍼터링 시스템에서, 질화티타늄(TiNx) 박막은 티타늄(Ti) 타겟과 챔버 내에 도입되는 질소/아르곤(N2/Ar) 혼합 가스를 이용하여 스퍼터링 방법으로 증착하고, 연속해서, 질소(N2) 가스를 제외한 아르곤(Ar) 가스만을 이용하여 티타늄(Ti) 박막을 증착할 수 있다.
일 실시예에 있어서, 상기 질화티타늄(TiNx)의 조성비(N/Ti)는 0.9 < TiNx (N-rich) < 1.2 로 설정될 수 있다.
일 실시예에 있어서, 상기 제2 층(420)의 두께(t2)는 상기 제1 층(410)의 알루미늄의 확산을 고려하여 약 150 Å 내지 약 400 Å일 수 있다. 또한, 일 실시예에 있어서, 상기 제2 층(420)의 제2 두께(t2)는 불화수소산(HF) 식각액에 의한 손상을 막기 위해 약 50 Å 이상을 가질 수 있다.
일 실시예에 있어서, 상기 제3 층(430)의 제3 두께(t3)는 후속 식각 공정에서의 막 손실을 고려하여 약 500 Å 내지 약 800 Å일 수 있다.
도 7을 참조하면, 상기 제1 신호 라인(GL), 상기 제1 게이트 전극(151), 상기 제1 커패시터 전극(153) 및 상기 패드 전극(PD)를 포함하는 상기 제1 도전 패턴(400) 상에 제2 절연층(160)을 형성할 수 있다.
상기 제2 절연층(160) 상에 제2 도전층을 형성하고 상기 제2 도전층을 패터닝하여 제2 도전 패턴(172, 173)을 형성한다.
도 4에서 설명된 바와 같이, 상기 제2 도전층은 알루미늄(Al) 또는 알루미늄 합금을 증착하여 제1 층(410)을 형성하고, 상기 제1 층(410) 상에 질화티타늄(TiNx)을 증착하여 제2 층(420)을 형성하고, 연속 공정으로 상기 제2 층(420) 상에 티타늄(Ti)을 증착하여 제3 층(430)을 형성한다.
일 실시예에 있어서, 상기 제2 도전층의 제3 층(430)의 제3 두께(t3)는 후속 식각 공정에서 막 손실을 고려하여 상기 제1 도전 패턴의 제3 층(430)의 제3 두께(t3) 보다 두꺼운 약 500 Å 내지 약 1000 Å일 수 있다.
상기 제2 도전 패턴(172, 173)은 상기 제2 트랜지스터(TR2)의 제2 게이트 전극(172) 및 커패시터(CPA)의 제1 커패시터 전극(173)을 포함할 수 있다. 상기 제2 게이트 전극(172)은 제2 반도체(132)의 상기 채널 영역과 중첩할 수 있다. 상기 제2 커패시터 전극(173)은 제1 커패시터 전극(153)과 중첩할 수 있다. 상기 제1 커패시터 전극(153)과 제2 커패시터 전극(173)에 의해 커패시터(CAP)가 형성될 수 있다.
상기 기판(110) 상에 상기 제2 도전 패턴(172, 173)을 형성한 후, 상기 제1 도전 패턴(GL, 151, 153, PD) 및 제2 도전 패턴(172, 173)을 마스크로 하여 상기 제1 및 제2 반도체들(131, 132)에 불순물을 도핑한다. 이에 따라서, 상기 제1 및 제2 반도체들(131, 132) 각각은 소스 영역, 채널 영역 및 드레인 영역으로 구분될 수 있다.
상기 불순물 도핑 공정 이후, 상기 기판(110)은 어닐링 공정을 수행할 수 있다.
상기 어닐링 공정에서, 상기 제1 및 제2 도전 패턴들의 알루미늄(Al) 또는 알루미늄 합금을 함유하는 제1 층(410)은 질화티타늄(TiNx)를 함유하는 제2 층(420)에 의해 캡핑됨으로써 상기 알루미늄이 확산되는 것을 막을 수 있다. 이에 따라서 열처리 공정에 의해 상기 제1 도전 패턴(GL, 151, 153, PD) 및 제2 도전 패턴(172, 173)의 면저항이 증가하는 것을 막을 수 있다.
도 8을 참조하면, 상기 제2 도전 패턴(172, 173)이 형성된 제2 절연층(160) 상에 유기 절연 물질 또는 무기 절연 물질을 증착하여 제3 절연층(180)을 형성할 수 있다. 상기 제3 절연층(180), 제2 절연층(160), 및 제1 절연층(140)을 식각하여 제1 접촉 구멍(CH1)을 포함한 접촉 구멍들을 형성할 수 있고, 제3 절연층(180)을 식각하여 제2 접촉 구멍(CH2)을 형성할 수 있다. 또한, 상기 제3 절연층(180) 및 상기 제2 절연층(160)을 식각하여 상기 패드 전극(PD)를 노출하는 패드 홀(PH)를 형성할 수 있다.
상기 제1 접촉 구멍(CH1), 제2 접촉 구멍(CH2) 및 상기 패드 홀(PH)은 실질적으로 동시에 형성될 수 있다.
상기 제1 도전 패턴(GL, 151, 153, PD)과 상기 제2 도전 패턴(172, 173)을 비교할 때, 상기 제2 도전 패턴(172, 173)이 식각 공정에 노출되는 시간이 길어 상기 제1 도전 패턴(GL, 151, 153, PD) 보다 막 손상이 클 수 있다. 따라서, 상기 제2 도전 패턴(172, 173)의 제3 층(430)의 제3 두께(t3)를 상기 제1 도전 패턴(GL, 151, 153, PD)의 제3 층의 두께 보다 두껍게 형성할 수 있다.
이에 따라서, 일 실시예에 있어서, 상기 제1 도전 패턴(GL, 151, 153, PD)의 제3 층(430)의 두께(t3)는 약 500 Å 내지 약 800 Å일 수 있고, 상기 제2 도전 패턴(172, 173)의 제3 층(430)의 제3 두께(t3)는 약 500 Å 내지 약 1000 Å일 수 있다.
상기 접촉 구멍들(CH1, CH2) 및 상기 패드 홀(PH)을 형성하는 식각 공정 이후, 열처리 공정 및 BOE 공정을 진행할 수 있다. 상기 BOE 공정은 상기 열처리 공정에 의해 상기 접촉 구멍으로 노출된 제1 및 제2 반도체들(131, 132) 상에 형성된 산화막을 제거하기 위한 공정이다. 상기 BOE 공정은 불화수소산(HF) 식각액을 이용한 습식 식각 공정이다.
상기 BOE 공정에서 상기 불화수소산(HF) 식각액에 의해 노출된 상기 제1 도전 패턴 및 제2 도전 패턴의 상기 알루미늄 또는 알루미늄 합금을 함유하는 제1 층(410)은 상기 질화티타늄(TiNx)을 함유한 제2 층(420)에 의해 상기 불화수소산(HF) 식각액으로부터 손상되는 것을 막을 수 있다. 일 실시예에 있어서, 상기 BOE 공정에서 불화수소산(HF) 식각액에 의한 손상을 막기 위한 상기 제1 및 제2 도전 패턴들의 제2 층(420)의 제2 두께(t2)는 약 50 Å 이상을 가질 수 있다.
도 9를 참조하면, 상기 접촉 구멍들(CH1, CH2) 및 상기 패드 홀(PH)이 형성된 기판(110) 상에 제3 도전층을 형성하고, 상기 제3 도전층을 패터닝하여 제3 도전 패턴(DL, 191a, 191b, 192a, 192b)을 형성한다.
상기 제3 도전층은 복수의 층들을 포함할 수 있다. 예를 들면, 상기 제3 도전층은 티타늄(Ti)을 함유하는 제1 층, 알루미늄을 함유하는 제2 층 및 티타늄(Ti)을 함유하는 제3 층을 포함할 수 있다.
상기 제3 도전 패턴(DL, 191a, 191b, 192a, 192b)은 제2 신호 라인(DL), 제1 소스 전극(191a), 제1 드레인 전극(191b), 제2 소스 전극(192a), 및 제2 드레인 전극(192b)을 포함할 수 있다.
상기 제2 신호 라인(DL)은 상기 제1 신호 라인(GL)과 교차하고 화소에 데이터 신호를 전달할 수 있다. 상기 제1 소스 전극(191a)는 제1 접촉 구멍(CH1)을 통해 상기 제1 반도체(131)의 소스 영역과 연결되고, 제1 드레인 전극(191b)은 제1 접촉 구멍(CH1)을 통해 상기 제1 반도체(131)의 드레인 영역과 연결될 수 있다.
제2 소스 전극(192a)은 제1 접촉 구멍(CH1)을 통해 상기 제2 반도체(132)의 소스 영역과 연결되고, 제2 드레인 전극(192b)은 제1 접촉 구멍(CH1)을 통해 상기 제2 반도체(132)의 드레인 영역과 연결될 수 있다.
따라서, 상기 제1 반도체(131), 상기 제1 게이트 전극(151), 상기 제1 소스 전극(191a), 및 상기 제1 드레인 전극(191b)을 포함하는 제1 트랜지스터(TR1)가 형성될 수 있고, 상기 제2 반도체(132), 상기 제2 게이트 전극(172), 상기 제2 소스 전극(192a), 및 상기 제2 드레인 전극(192b)을 포함하는 제2 트랜지스터(TR2)가 형성될 수 있다.
일 실시예에 있어서, 상기 제2 드레인 전극(192b)의 제1 부분은 제1 접촉 구멍(CH1)을 통해 상기 제2 반도체(132)의 드레인 영역과 연결되고, 상기 제2 드레인 전극(192b)의 제2 부분은 제2 접촉 구멍(CH2)을 통해 제2 커패시터 전극(173)과 연결될 수 있다.
이후, 도 3을 참조하면, 상기 제3 도전 패턴(DL, 191a, 191b, 192a, 192b)이 형성된 기판(110) 상에 유기 절연 물질 또는 무기 절연 물질을 증착하고 이를 패터닝하여 제2 드레인 전극(192b)의 일부를 노출하는 제4 절연층(210)을 형성할 수 있다.
상기 제4 절연층(210) 상에 금속, 투명 도전성 산화물 등의 도전 물질을 증착하고 이를 패터닝하여 화소 전극(220)을 형성할 수 있다.
상기 화소 전극(220)이 형성된 제4 절연층(210) 상에 유기 절연 물질을 증착하고 이를 패터닝하여 화소 전극(220)의 일부를 노출하는 제5 절연층(230)을 형성할 수 있다.
상기 노출된 화소 전극(220) 상에 유기 물질을 증착하고 이를 패터닝하여 발광층(240)을 형성할 수 있다.
상기 발광층(240) 및 상기 제5 절연층(230) 상에 금속, 투명 도전성 산화물 등의 도전 물질을 증착하고 이를 패터닝하여 공통 전극(250)을 형성할 수 있다. 따라서, 상기 화소 전극(220), 상기 발광층(240) 및 상기 공통 전극(250)을 포함하는 유기 발광 다이오드(OLED)가 형성될 수 있다.
이하에서는 이전 실시예와 동일한 구성 요소는 동일한 도면 부호를 부여하고, 반복되는 설명은 생략하거나 간략하게 한다.
도 10은 본 발명의 일 실시예에 따른 표시 장치의 도전 패턴을 설명하기 위한 단면도이다.
도 3 및 도 10을 참조하면, 절연층(IL) 상에는 제1 도전층으로부터 패터닝된 제1 도전 패턴(500)이 배치될 수 있다. 상기 제1 도전 패턴(500)은 제1 신호 라인(GL), 상기 제1 트랜지스터(TR1)의 제1 게이트 전극(151), 커패시터(CAP)의 제1 커패시터 전극(153) 및 패드 전극(PD)을 포함할 수 있다. 상기 제1 신호 라인(GL)은 상기 제1 게이트 전극(151)과 일체로 형성될 수 있다. 상기 제1 게이트 전극(151)은 제1 반도체(131)의 상기 채널 영역과 중첩할 수 있다.
상기 제1 도전 패턴(500)은 복수의 층들(510, 520, 530, 540)을 포함할 수 있다.
상기 제1 층(510)은 알루미늄(Al) 또는 알루미늄 합금을 포함할 수 있다. 상기 제1 층(510)은 제1 도전 패턴(500)의 주 도전층의 역할을 할 수 있다. 일 실시예에 있어서, 상기 제1 층(510)은 알루미늄 합금으로 이루어질 수 있다. 상기 알루미늄 합금은 열처리 공정 이후 저항이 알루미늄(Al)과 실질적으로 동일할 수 있다. 상기 알루미늄 합금은 니켈(Ni) 및 란탄(La)를 함유할 수 있다. 여기서, 상기 니켈(Ni)은 약 0.01 at% 내지 약 0.05 at% 범위일 수 있고, 상기 란탄(La)은 약 0.02 at% 내지 약 0.05 at% 범위일 수 있고, 상기 알루미늄(Al)에 대한 상기 니켈(Ni) 및 란탄(La)의 합금 비율은 0.1% 미만일 수 있다. 일 실시예에 있어서, 제1 층(510)의 두께(t1)는 약 1000 Å 내지 약 1800 Å일 수 있다.
상기 제2 층(520)은 질화티타늄(TiNx)을 포함할 수 있다. 상기 제2 층(520)은 후속 열처리 공정에서 상기 제1 층(510)에 포함된 알루미늄(Al)이 확산되는 것을 방지하고 알루미늄의 힐록(hillock)을 방지한다. 일 실시예에 있어서, 상기 제2 층(520)의 두께(t2)는 상기 제1 층(510)의 알루미늄 또는 알루미늄 합금의 확산을 고려하여 약 150 Å 내지 약 400 Å일 수 있다.
또한, 상기 제2 층(520)은 후속 식각 공정, 예컨데, BOE(barrier oxide etch) 공정에서 불화수소산(HF) 식각액에 의한 상기 제1 층(510)에 포함된 알루미늄(Al)이 손상되는 것을 보호할 수 있다. 일 실시예에 있어서, 상기 질화티타늄(TiNx)의 조성비(N/Ti)는 0.9 < TiNx (N-rich) < 1.2 로 설정될 수 있다. 일 실시예에 있어서, 상기 BOE 공정에서 불화수소산(HF) 식각액에 의한 손상을 막기 위한 상기 제2 층(520)의 제2 두께(t2)는 약 50 Å 이상을 가질 수 있다.
상기 제3 층(530)은 티타늄(Ti)을 포함할 수 있다. 상기 제3 층(530)은 상기 제2 층(520)에 포함된 질소(N2)에 의한 파티클의 발생을 억제한다.
일 실시예에 있어서, 상기 제3 층(530)의 제3 두께(t3)는 후속 식각 공정에서의 막 손실을 고려하여 약 400 Å 내지 약 800 Å일 수 있다.
일 실시예에 있어서, 상기 제2 도전 패턴(171, 173)의 제3 층(530)은 후속 식각 공정에서 막 손실을 고려하여 약 400 Å 내지 약 1000 Å 의 제3 두께(t3)를 가질 수 있다.
상기 제4 층(540)은 질화티타늄(TiNx)을 포함할 수 있다. 상기 제4 층(540)은 상기 제3 층(530)에 포함된 티타늄(Ti)이 공기 중의 산소와 결합하여 산화되는 것을 막을 수 있다. 상기 티타늄(Ti)이 산화된 산화티타늄은 도전층을 패터닝하는 식각 공정(예컨대, 건식 식각 공정)에서 식각되지 않아 도전 패턴에 불량을 발생할 수 있다. 이러한 불량을 개선하기 위해서 상기 질화티타늄(TiNx)을 함유하는 제4 층(540)을 상기 제3 층(530) 상에 증착함으로써 상기 산화티타늄의 형성을 막을 수 있다.
일 실시예에 있어서, 상기 제2 층(520), 상기 제3 층(530) 및 상기 제4 층(540)은 연속 공정으로 형성할 수 있다. 예를 들면, 스퍼터링 시스템에서, 먼저, 금속 Ti 타겟과 챔버 내에 도입되는 N2/Ar 혼합 가스를 이용하여 질화티타늄(TiNx) 박막을 증착하고, 연속해서, 질소(N2) 가스를 제외한 아르곤(Ar) 가스만을 이용하여 티타늄(Ti) 박막을 증착하고, 연속해서, N2/Ar 혼합 가스를 이용하여 질화티타늄(TiNx) 박막을 증착할 수 있다.
일 실시예에 있어서, 상기 제4 층(540)의 제4 두께(t4)는 BOE 공정을에서 알루미늄을 포함하는 제1 층의 손상을 고려하여 약 50 Å 내지 약 400 Å일 수 있다.
도 11은 본 발명의 일 실시예에 따른 어닐링 공정 후 도전 패턴의 저항 특성을 설명하기 위한 그래프이다.
도 11을 참조하면, 비교예 1의 도전 패턴(Al)은 알루미늄을 포함하는 단일층으로 형성되고, 비교예 2의 도전 패턴(Ti/Al)은 알루미늄을 포함하는 제1 층과 티타늄을 포함하는 제2 층을 포함한다.
실시예 1의 도전 패턴(Ti/TiN100/Al)은 알루미늄을 포함하는 제1 층과 약 100 Å 두께의 질화티타늄을 포함하는 제2 층 및 티타늄을 포함하는 제3 층을 포함하고, 실시예 2의 도전 패턴(Ti/TiN200/Al)은 알루미늄을 포함하는 제1 층과 약 200 Å 두께의 질화티타늄을 포함하는 제2 층 및 티타늄을 포함하는 제3 층을 포함한다.
도 11은 비교예들 및 실시예들 각각의 도전 패턴에 대해서, 열처리 전과 열처리 후에 각각 측정한 면저항(Ω/□)을 나타낸다.
비교예 1의 도전 패턴(Al)은 열처리 전의 면저항(Ω/□)과 열처리 후의 면저항(Ω/□)은 거의 변화가 없다.
비교예 2의 도전 패턴(Ti/Al)은 열처리 전의 면저항에 비해 열처리 후의 면저항이 급격히 증가한다. 열처리 공정에서 비교예 2의 도전 패턴(Ti/Al)은 알루미늄(Al)을 포함하는 제1 층과 티타늄(Ti)을 포함하는 제2 층의 계면에서 확산이 발생하고, 이러한 계면 확산은 상기 도전 패턴(Ti/Al)의 저항을 증가시키는 원인이 된다.
실시예 1의 도전 패턴(Ti/TiN100/Al)은 열처리 전의 면저항(Ω/□)과 열처리 후의 면저항(Ω/□)은 거의 변화가 없다.
또한, 실시예 2의 도전 패턴(Ti/TiN200/Al) 역시 열처리 전의 면저항(Ω/□)과 열처리 후의 면저항(Ω/□)은 거의 변화가 없고, 비교예 1의 도전 패턴(Al), 즉, 알루미늄을 포함하는 단일층으로 이루어진 도전 패턴과 실질적으로 동일한 저항 특성을 갖는다.
실시예 1의 도전 패턴(Ti/TiN100/Al) 및 실시예 2의 도전 패턴(Ti/TiN200/Al)을 참조하면, 상기 질화티타늄(TiN)을 포함하는 제2 층이 알루미늄의 확산을 막아줌으로써 알루미늄과 실질적으로 동일한 비저항 특성을 가질 수 있다.
한편, 실시예 1의 질화티타늄(TiN)을 포함하는 제2 층은 약 100 Å의 두께를 갖고, 실시예 2의 질화티타늄(TiN)을 포함하는 제2 층은 약 200 Å의 두께를 갖는다.
열처리 후의 면저항(Ω/□)을 살펴보면, 실시예 1의 도전 패턴(Ti/TiN100/Al) 보다 실시예 2의 도전 패턴(Ti/TiN200/Al)의 면저항이 작다. 또한, 도 11에 도시된 바와 같이, 질화티타늄을 포함하는 제2 층의 두께가 약 300 Å 이상에서는 약 200 Å 의 면저항과 거의 동일한 면저항 특성을 갖는다.
따라서, 면저항(Ω/□) 특성을 고려할 때, 도전 패턴의 상기 질화티타늄(TiN)을 포함하는 제2 층은 약 150 Å 이상의 두께를 가질 수 있다.
도 12는 본 발명의 일 실시예에 따른 BOE 공정 후 도전 패턴의 저항 특성을 설명하기 위한 그래프이다.
도 12를 참조하면, 비교예 1의 도전 패턴(Ti/Al)은 알루미늄을 포함하는 제1 층과 티타늄을 포함하는 제2 층을 포함하고, 비교예 2의 도전 패턴(TiN50/Al)은 알루미늄을 포함하는 제1 층과 약 50 Å 의 두께의 질화티타늄을 포함하는 제2 층을 포함한다.
실시예 1의 도전 패턴(Ti/TiN100/Al)은 알루미늄을 포함하는 제1 층과 약 100 Å 두께의 질화티타늄을 포함하는 제2 층 및 티타늄을 포함하는 제3 층을 포함하고, 실시예 2의 도전 패턴(Ti/TiN200/Al)은 알루미늄을 포함하는 제1 층과 약 200 Å 두께의 질화티타늄을 포함하는 제2 층 및 티타늄을 포함하는 제3 층을 포함한다.
도 12는 비교예들 및 실시예들의 도전 패턴들 각각에 대해서, BOE 공정 전, 1회 BOE 공정 후, 2회 BOE 공정 후 및 3회 BOE 공정 후 각각 측정된 면저항(Ω/□)을 나타낸다.
비교예 1의 도전 패턴(Ti/Al)은 BOE 공정 전의 면저항은 약 0.36 (Ω/□)이고, 1회 BOE 공정 후의 면저항은 약 0. 46(Ω/□) 이고, 2회 BOE 공정 후의 면저항은 약 2.25 (Ω/□) 이고, 3회 BOE 공정 후의 면저항은 약 322.5 (Ω/□) 이상 이다.
비교예 1의 도전 패턴(Ti/Al)은 BOE 공정이 반복될수록 면저항이 급격히 증가하고, 3회 BOE 공정 후에는 거의 신호 라인 역할을 할 수 없을 정도의 저항을 갖는다.
비교예 2의 도전 패턴(TiN50/Al)은 BOE 공정 전, 1회, 2회 및 3회 BOE 공정 후의 면저항이 모두 약 0.3 (Ω/□) 이다. 질화티타늄(TiN)을 포함하는 제2 층이 상기 BOE 공정에서 불화수소산(HF) 식각액에 의한 알루미늄을 포함하는 제1 층의 손상을 막아준다. 비교예 2의 도전 패턴(TiN50/Al)을 참조하면, 상기 질화티타늄(TiN)을 포함하는 제2 층이 약 50 Å 의 두께를 가질 때 상기 BOE 공정에 의한 알루미늄을 포함하는 제1 층의 손상을 막을 수 있다.
실시예 1의 도전 패턴(Ti/TiN100/Al)은 BOE 공정 전, 1회, 2회 및 3회 BOE 공정 후의 면저항이 모두 약 0.3 (Ω/□) 이고, 실시예 2의 도전 패턴(Ti/TiN200/Al) 역시, BOE 공정 전, 1회, 2회 및 3회 BOE 공정 후의 면저항이 모두 약 0.3 (Ω/□) 이다. 질화티타늄(TiN)을 포함하는 제2 층이 상기 BOE 공정에서 불화수소산(HF) 식각액에 의한 알루미늄을 포함하는 제1 층의 손상을 막아준다.
또한, 비교예 2, 실시예 1 및 실시예 2의 도전 패턴들을 참조하면, 티타늄을 포함하는 제3 층의 유무와 관계없이 질화티타늄(TiN)을 포함하는 제2 층이 상기 BOE 공정에서 불화수소산(HF) 식각액에 의한 알루미늄을 포함하는 제1 층의 손상을 막아줄 수 있다. 또한, 질화티타늄(TiN)을 포함하는 제2 층의 두께가 약 50 Å 이상에서 BOE 공정 후의 면저항이 공정 전의 면저항과 거의 같다.
따라서, BOE 공정에 의한 손상을 고려하면, 상기 질화티타늄(TiN)을 포함하는 제2 층은 약 50 Å 이상의 두께를 가질 수 있다.
이상의 본 발명의 실시예들에 따르면, 표시 장치는 알루미늄 또는 알루미늄 합금을 포함하는 제1 층, 질화티타늄을 포함하는 제2 층 및 티타늄을 포함하는 제3 층을 포함하는 도전층을 이용하여 신호 라인 및 신호 전극을 형성함으로써 열처리 공정 및 BOE 공정 등의 후속 공정에서 손실 없이 알루미늄과 실질적으로 동일한 비저항성을 가질 수 있다. 따라서 표시 장치의 저저항 신호 라인 및 신호 전극을 구현할 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치는 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어 등에 포함되는 표시 장치에 적용될 수 있다.
이상, 본 발명의 예시적인 실시예들에 따른 표시 장치용 도전선, 표시 장치, 및 표시 장치의 제조 방법에 대하여 도면들을 참조하여 설명하였지만, 상기 실시예들은 예시적인 것으로서 하기의 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
GL, 151, 153, PD, 400: 제1 도전 패턴
172, 173: 제2 도전 패턴
DL, 191a, 191b, 192a, 192b: 제3 도전 패턴
110: 기판 131, 132: 반도체층
410: 제1 층 420: 제2 층
430: 제3 층 510: 제1 층
520: 제2 층 530: 제3 층
540: 제4 층 220: 화소 전극
240: 발광층 250: 공통 전극

Claims (20)

  1. 기판 상에 배치되고 알루미늄(Al) 또는 알루미늄 합금을 함유하는 제1 층, 상기 제1 층 상에 배치되고 질화티타늄(TiNx)을 함유하는 제2 층 및 상기 제2 층 상에 배치되고 티타늄(Ti)을 함유하는 제3 층을 포함하는 제1 신호 라인;
    상기 제1 신호 라인과 교차하는 제2 신호 라인;
    상기 제1 신호 라인에 연결된 제1 게이트 전극 및 상기 제2 신호 라인에 연결된 제1 소스 전극을 포함하는 제1 트랜지스터;
    제1 커패시터 전극, 및 상기 제1 커패시터 전극 상에 배치되고 상기 제1 커패시터 전극과 중첩하는 제2 커패시터 전극을 포함하는 커패시터;
    상기 커패시터와 연결된 제2 트랜지스터; 및
    상기 기판의 표시 영역에 배치되고, 상기 제2 신호 라인에 인가된 데이터 신호에 대응하는 광을 발생하는 유기 발광 다이오드를 포함하고,
    상기 제1 게이트 전극은 알루미늄(Al) 또는 알루미늄 합금을 함유하는 제1 층, 상기 제1 층 상에 배치되고 질화티타늄(TiNx)을 함유하는 제2 층 및 상기 제2 층 상에 배치되고 티타늄(Ti)을 함유하는 제3 층을 포함하며,
    상기 제2 트랜지스터의 제2 게이트 전극은 알루미늄(Al) 또는 알루미늄 합금을 함유하는 제1 층, 상기 제1 층 상에 배치되고 질화티타늄(TiNx)을 함유하는 제2 층 및 상기 제2 층 상에 배치되고 티타늄(Ti)을 함유하는 제3 층을 포함하고,
    상기 제1 및 제2 커패시터 전극들 각각은 알루미늄(Al) 또는 알루미늄 합금을 함유하는 제1 층, 상기 제1 층 상에 배치되고 질화티타늄(TiNx)을 함유하는 제2 층 및 상기 제2 층 상에 배치되고 티타늄(Ti)을 함유하는 제3 층을 포함하고,
    상기 제1 게이트 전극은 상기 제1 커패시터 전극과 함께 형성되고, 상기 제2 게이트 전극은 상기 제2 커패시터 전극과 함께 형성되며,
    상기 제1 커패시터 전극의 상기 제3 층은 상기 제1 게이트 전극의 상기 제3 층과 동일한 두께를 갖고, 상기 제2 커패시터 전극의 상기 제3 층은 상기 제2 게이트 전극의 상기 제3 층과 동일한 두께를 가지며, 상기 제2 커패시터 전극의 상기 제3 층은 상기 제1 게이트 전극의 상기 제3 층보다 두꺼운 두께를 갖는 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서, 상기 제1 층은 니켈(Ni) 및 란탄(La)을 함유한 알루미늄 합금을 포함하는 것을 특징으로 하는 표시 장치.
  3. 제2항에 있어서, 상기 니켈(Ni)은 0.01 at% 내지 0.05 at% 범위이고, 상기 란탄(La)은 0.02 at% 내지 0.05 at% 범위이고, 상기 알루미늄(Al)에 대한 상기 니켈(Ni) 및 란탄(La)의 합금 비율은 0.1% 미만인 것을 특징으로 하는 표시 장치.
  4. 제1항에 있어서, 상기 제2 층에 포함된 상기 질화티타늄(TiNx)의 조성비(N/Ti)는 0.9 < TiNx (N-rich) < 1.2 인 것을 특징으로 하는 표시 장치.
  5. 제1항에 있어서, 상기 제2 층의 두께는 150 Å 내지 400 Å 인 것을 특징으로 하는 표시 장치.
  6. 제1항에 있어서, 상기 제3 층의 두께는 400 Å 내지 1000 Å 인 것을 특징으로 하는 표시 장치.
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  11. 제1항에 있어서, 상기 표시 영역을 둘러싸는 주변 영역에 배치된 패드 전극을 더 포함하고,
    상기 패드 전극은 알루미늄(Al) 또는 알루미늄 합금을 함유하는 제1 층, 상기 제1 층 상에 배치되고 질화티타늄(TiNx)을 함유하는 제2 층 및 상기 제2 층 상에 배치되고 티타늄(Ti)을 함유하는 제3 층을 포함하는 것을 특징으로 하는 표시 장치.
  12. 제11항에 있어서, 상기 제1 신호 라인, 상기 제1 게이트 전극, 상기 제1 커패시터 전극, 상기 제2 커패시터 전극, 상기 제2 게이트 전극 및 상기 패드 전극 각각은
    상기 제3 층 상에 배치되고 티타늄(Ti)을 함유하는 제4 층을 더 포함하는 것을 특징으로 하는 표시 장치.
  13. 제12항에 있어서, 상기 제4 층의 두께는 50 Å 내지 400 Å 인 것을 특징으로 하는 표시 장치.
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