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KR102819150B1 - 클럭 보상 회로 - Google Patents

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KR102819150B1
KR102819150B1 KR1020200065009A KR20200065009A KR102819150B1 KR 102819150 B1 KR102819150 B1 KR 102819150B1 KR 1020200065009 A KR1020200065009 A KR 1020200065009A KR 20200065009 A KR20200065009 A KR 20200065009A KR 102819150 B1 KR102819150 B1 KR 102819150B1
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에스케이하이닉스 주식회사
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Abstract

본 기술은 복수의 제 1 클럭 신호를 지연시켜 복수의 제 2 클럭 신호를 생성하도록 구성된 지연 회로; 상기 복수의 제 2 클럭 신호 서로 간의 위상 차를 전압으로 변환하고, 변환된 전압들을 복수의 위상 차 전압으로서 출력하도록 구성된 전압 변환 회로; 상기 복수의 위상 차 전압을 기준 전압과 비교하여 복수의 위상 차 검출 신호를 생성하도록 구성된 비교 회로; 및 상기 복수의 제 2 클럭 신호 중에서 어느 하나 및 상기 복수의 위상 차 검출 신호에 따라 상기 지연 회로, 상기 전압 변환 회로 및 상기 비교 회로를 제어하기 위한 복수의 제어 신호를 생성하도록 구성된 위상 오차 제어 회로를 포함할 수 있다.

Description

클럭 보상 회로{CLOCK COMPENSATION CIRCUIT}
본 발명은 반도체 회로에 관한 것으로서, 특히 클럭 보상 회로에 관한 것이다.
최근 메모리 시스템의 기술 발전에 따라 고속의 데이터 처리가 요구되고, 이에 따라 반도체 메모리 장치에 대해서도 고속의 데이터 전송률이 요구되는 추세이다.
외부 시스템으로부터 직렬로 입력되는 데이터에 대해 고속의 데이터 전송률 또는 데이터 고대역폭(high-bandwidth)을 만족시키기 위해 반도체 메모리 장치 내부에서는 프리페치(prefetch) 스킴을 적용한다.
반도체 메모리 장치는 외부에서 입력되는 데이터를 병렬화 처리하고, 외부로 출력하는 데이터는 직렬화 처리한다.
프리페치란 외부에서 직렬로 들어온 데이터를 각각 래치하여 병렬화하는 것으로, 이러한 동작을 위해서 반도체 메모리 장치는 위상이 서로 다른 클럭 신호, 즉 다중 위상(multi-phase) 클럭 신호를 사용해야 한다.
메모리 시스템은 물론이고, 고속 동작 인터페이스 방식의 데이터 처리 시스템들 또한 다중 위상 클럭 신호를 사용한다.
클럭 신호의 주파수가 높아질수록 다중 위상 클럭 신호 서로 간의 위상 오차를 유발하게 되며, 결국 위상 오차가 발생한 다중 위상 클럭 신호를 사용하는 반도체 메모리 장치의 동작 속도 저하 등과 같은 성능 저하를 발생시킬 수 있다.
본 발명의 실시 예는 위상 오차를 보상할 수 있는 할 수 있는 클럭 보상 회로를 제공한다.
본 발명의 실시 예는 복수의 제 1 클럭 신호를 지연시켜 복수의 제 2 클럭 신호를 생성하도록 구성된 지연 회로; 상기 복수의 제 2 클럭 신호 서로 간의 위상 차를 전압으로 변환하고, 변환된 전압들을 복수의 위상 차 전압으로서 출력하도록 구성된 전압 변환 회로; 상기 복수의 위상 차 전압을 기준 전압과 비교하여 복수의 위상 차 검출 신호를 생성하도록 구성된 비교 회로; 및 상기 복수의 제 2 클럭 신호 중에서 어느 하나 및 상기 복수의 위상 차 검출 신호에 따라 상기 지연 회로, 상기 전압 변환 회로 및 상기 비교 회로를 제어하기 위한 복수의 제어 신호를 생성하도록 구성된 위상 오차 제어 회로를 포함할 수 있다.
본 발명의 실시 예는 복수의 제 1 클럭 신호를 지연 제어 신호에 따라 지연시켜 복수의 제 2 클럭 신호를 생성하도록 구성된 지연 회로; 전압 변환 제어 신호에 따라 상기 복수의 제 2 클럭 신호 서로 간의 위상 차를 전압으로 변환하고, 변환된 전압들을 복수의 위상 차 전압으로서 출력하도록 구성된 전압 변환 회로; 상기 복수의 위상 차 전압을 기준 전압과 비교하여 복수의 위상 차 검출 신호를 생성하도록 구성된 비교 회로; 및 기준 전압 선택 신호를 이용하여 상기 기준 전압의 레벨을 조정해가며 상기 복수의 위상 차 검출 신호의 변화를 모니터링하고, 모니터링 결과에 따라 상기 복수의 제 2 클럭 신호의 위상 오차가 보상되도록 상기 지연 제어 신호의 값을 조정하도록 구성된 위상 오차 제어 회로를 포함할 수 있다.
본 발명의 실시 예는 복수의 제 1 클럭 신호를 지연 제어 신호에 따라 지연시켜 복수의 제 2 클럭 신호를 생성하도록 구성된 지연 회로; 상기 복수의 제 2 클럭 신호 서로 간의 위상 차에 해당하는 펄스들을 복수의 위상 차 펄스로서 출력하도록 구성된 위상 차 펄스 발생 회로; 전압 변환 제어 신호에 따라 상기 복수의 위상 차 펄스를 전압으로 변환하고, 변환된 전압들을 복수의 위상 차 전압으로서 출력하도록 구성된 전압 변환 회로; 상기 복수의 위상 차 전압을 기준 전압과 비교하여 복수의 위상 차 검출 신호를 생성하도록 구성된 비교 회로; 및 기준 전압 선택 신호를 이용하여 상기 기준 전압의 레벨을 조정해가며 상기 복수의 위상 차 검출 신호의 변화를 모니터링하고, 모니터링 결과에 따라 상기 복수의 제 2 클럭 신호의 위상 오차가 보상되도록 상기 지연 제어 신호의 값을 조정하도록 구성된 위상 오차 제어 회로를 포함할 수 있다.
본 기술은 다중 위상 클럭 신호의 위상 오차를 보상할 수 있으며, 다중 위상 클럭 신호를 사용하는 반도체 회로의 동작 속도를 높일 수 있다.
도 1은 본 발명의 실시 예에 따른 클럭 보상 회로의 구성을 나타낸 도면,
도 2는 도 1의 클럭 생성 회로의 구성을 나타낸 도면,
도 3은 도 1의 지연 회로의 구성을 나타낸 도면,
도 4는 도 1의 전압 변환 회로의 구성을 나타낸 도면,
도 5는 도 1의 기준 전압 발생 회로의 구성을 나타낸 도면,
도 6은 도 1의 위상 오차 제어 회로의 구성을 나타낸 도면,
도 7은 도 6의 제어 신호 생성 회로의 구성을 나타낸 도면,
도 8은 본 발명의 실시 예에 따른 클럭 보상 회로의 동작 방식의 일 예를 나타낸 타이밍도,
도 9 내지 도 10은 본 발명의 실시 예에 따른 클럭 보상 회로의 위상 오차 보상 방법을 설명하기 위한 도면,
도 11은 본 발명의 실시 예에 따른 클럭 보상 회로의 동작 방식의 다른 예를 나타낸 타이밍도,
도 12는 본 발명의 다른 실시 예에 따른 클럭 보상 회로의 구성을 나타낸 도면,
도 13은 도 12의 위상 차 펄스 발생 회로의 구성을 나타낸 도면,
도 14는 도 12의 전압 변환 회로의 구성을 나타낸 도면이고,
도 15 내지 도 16은 본 발명의 다른 실시 예에 따른 클럭 보상 회로의 위상 오차 보상 방법을 설명하기 위한 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시 예를 보다 상세히 설명하기로 한다.
이하, 기술하는 본 발명의 실시 예들은 다중 위상 클럭 신호로서 4-phase 클럭 신호의 위상 차를 보상하는 클럭 보상 회로의 구성 예를 든 것일 뿐, 클럭 보상 회로의 구성은 이에 한정되지 않으며 다중 위상 클럭 신호의 수 및 회로 설계 방식 등에 따라 달라질 수 있다.
도 1은 본 발명의 실시 예에 따른 클럭 보상 회로의 구성을 나타낸 도면이다.
도 1을 참조하면, 클럭 보상 회로(100)는 지연 회로(120), 전압 변환 회로(150), 비교 회로(160), 기준 전압 발생 회로(180) 및 위상 오차 제어 회로(190)를 포함할 수 있다.
지연 회로(120)는 지연 제어 신호(D<1:4><0:N>)에 따라 조정된 제 1 지연 시간만큼 복수의 제 1 클럭 신호(ICLKPRE, QCLKPRE, ICLKBPRE, QCLKBPRE)를 지연시켜 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)를 생성할 수 있다.
전압 변환 회로(150)는 전압 변환 제어 신호(CHGENB)에 따라 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 서로 간의 위상 차를 전압으로 변환하고, 변환된 전압들을 제 1 내지 제 4 위상 차 전압(V1, V2, V3, V4)으로서 출력할 수 있다.
비교 회로(160)는 제 1 내지 제 4 위상 차 전압(V1 - V4)을 기준 전압(VREF)과 비교하여 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)를 생성할 수 있다.
비교 회로(160)는 제 1 내지 제 4 비교기(161 - 164)를 포함할 수 있다.
제 1 비교기(161)는 제 1 위상 차 전압(V1)과 기준 전압(VREF)을 비교하여 제 1 위상 차 검출 신호(O<1>)를 생성할 수 있다.
제 2 비교기(162)는 제 2 위상 차 전압(V2)과 기준 전압(VREF)을 비교하여 제 2 위상 차 검출 신호(O<2>)를 생성할 수 있다.
제 3 비교기(163)는 제 3 위상 차 전압(V3)과 기준 전압(VREF)을 비교하여 제 3 위상 차 검출 신호(O<3>)를 생성할 수 있다.
제 4 비교기(164)는 제 4 위상 차 전압(V4)과 기준 전압(VREF)을 비교하여 제 4 위상 차 검출 신호(O<4>)를 생성할 수 있다.
기준 전압 발생 회로(180)는 복수의 전압 레벨을 생성하고, 생성된 복수의 전압 레벨 중에서 하나를 기준 전압 선택 신호(SELVREF)에 따라 선택하여 기준 전압(VREF)으로서 출력할 수 있다.
위상 오차 제어 회로(190)는 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 중에서 어느 하나 예를 들어, ICLK 및 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)에 따라 복수의 제어신호를 생성할 수 있다.
복수의 제어신호는 기준 전압 선택 신호(SELVREF), 전압 변환 제어 신호(CHGENB) 및 지연 제어 신호(D<1:4><0:N>)를 포함할 수 있다.
위상 오차 제어 회로(190)는 인에이블 신호(EN)에 따라 활성화되어 복수의 제어신호 생성 동작을 수행할 수 있다.
인에이블 신호(EN)는 외부 장치 예를 들어, 클럭 보상 회로(100)를 포함하는 반도체 장치 또는 반도체 장치를 제어하기 위한 메모리 컨트롤러 등에서 제공될 수 있다.
외부 장치는 반도체 장치의 파워 업, 반도체 장치의 모드 레지스터 입력, 특정 명령 예를 들어, 셀프 리프레쉬 탈출(self-refresh exit) 명령 등을 포함하는 다양한 동작 조건에 따라 선택적으로 인에이블 신호(EN)를 활성화시킬 수 있다.
위상 오차 제어 회로(190)는 기준 전압(VREF)의 레벨을 조정해가며 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 서로 간의 위상 오차를 모니터링하고, 모니터링 결과에 따라 위상 오차가 보상되도록 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)의 지연 시간을 조정할 수 있다.
위상 오차 제어 회로(190)는 기준 전압 선택 신호(SELVREF)를 이용하여 기준 전압(VREF)의 레벨을 조정해가며 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)의 변화를 모니터링하고, 모니터링 결과에 따라 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)의 위상 오차가 보상되도록 지연 제어 신호(D<1:4><0:N>)의 값을 조정할 수 있다.
도 1을 참조하면, 클럭 보상 회로(100)는 클럭 생성 회로(110)를 더 포함할 수 있다.
클럭 생성 회로(110)는 외부 클럭 신호(WCK, WCKB)를 이용하여 복수의 제 1 클럭 신호(ICLKPRE, QCLKPRE, ICLKBPRE, QCLKBPRE)를 생성할 수 있다.
외부 클럭 신호(WCK, WCKB)는 외부 장치 예를 들어, 클럭 보상 회로(100)를 포함하는 반도체 장치 또는 반도체 장치를 제어하기 위한 메모리 컨트롤러 등에서 제공될 수 있다.
도 2는 도 1의 클럭 생성 회로의 구성을 나타낸 도면이다.
도 2를 참조하면, 클럭 생성 회로(110)는 제 1 버퍼(111), 디바이더(112) 및 제 2 버퍼(113)를 포함할 수 있다.
제 1 버퍼(111)는 차동 형태의 외부 클럭 신호(WCK, WCKB)를 버퍼링하여 출력할 수 있다.
디바이더(112)는 제 1 버퍼(111)의 출력을 입력 받아 다중 위상 신호를 생성할 수 있다.
제 2 버퍼(113)는 디바이더(112)의 출력을 버퍼링하여 복수의 제 1 클럭 신호(ICLKPRE, QCLKPRE, ICLKBPRE, QCLKBPRE)로서 출력할 수 있다.
도 3은 도 1의 지연 회로의 구성을 나타낸 도면이다.
도 3을 참조하면, 지연 회로(120)는 복수의 제 1 클럭 신호(ICLKPRE, QCLKPRE, ICLKBPRE, QCLKBPRE)를 제 1 내지 제 4 지연 제어 신호(D<1:4><0:N>)에 따라 독립적으로 지연시켜 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)를 생성할 수 있다.
지연 회로(120)는 제 1 내지 제 4 지연 유닛(121 - 124)을 포함할 수 있다.
제 1 지연 유닛(121)은 복수의 제 1 클럭 신호(ICLKPRE, QCLKPRE, ICLKBPRE, QCLKBPRE) 중에서 하나 예를 들어, ICLKPRE를 제 1 지연 제어 신호(D1<0:N>)에 따라 가변된 지연 시간만큼 지연시켜 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 중에서 하나 예를 들어, ICLK로서 출력할 수 있다.
제 1 지연 유닛(121)은 제 1 및 제 2 인버터(121-1, 121-2)와 복수의 가변 커패시터(121-3)를 포함할 수 있다.
제 1 인버터(121-1)는 ICLKPRE를 반전시켜 출력할 수 있다.
제 2 인버터(121-2)는 제 1 인버터(121-1)의 출력을 반전시켜 ICLK로서 출력할 수 있다.
복수의 가변 커패시터(121-3)는 제 1 인버터(121-1)의 출력 노드와 접지단 사이에 병렬로 연결될 수 있다.
복수의 가변 커패시터(121-3)는 제 1 지연 제어 신호(D1<0:N>)에 따라 가변된 커패시턴스에 해당하는 시간만큼 제 1 인버터(121-1)의 출력 노드의 전압 레벨 변동을 지연시킬 수 있다.
복수의 가변 커패시터(121-3) 각각은 제 1 인버터(121-1)의 출력 노드와 연결된 스위치 및 스위치와 접지단 사이에 연결된 커패시터를 포함할 수 있다.
복수의 가변 커패시터(121-3) 각각의 스위치는 제 1 지연 제어 신호(D1<0:N>)의 비트들 각각에 따라 제어될 수 있다.
제 2 지연 유닛(122)은 복수의 제 1 클럭 신호(ICLKPRE, QCLKPRE, ICLKBPRE, QCLKBPRE) 중에서 하나 예를 들어, QCLKPRE를 제 2 지연 제어 신호(D2<0:N>)에 따라 가변된 지연 시간만큼 지연시켜 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 중에서 하나 예를 들어, QCLK로서 출력할 수 있다.
제 3 지연 유닛(123)은 복수의 제 1 클럭 신호(ICLKPRE, QCLKPRE, ICLKBPRE, QCLKBPRE) 중에서 하나 예를 들어, ICLKBPRE를 제 3 지연 제어 신호(D3<0:N>)에 따라 가변된 지연 시간만큼 지연시켜 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 중에서 하나 예를 들어, ICLKB로서 출력할 수 있다.
제 4 지연 유닛(124)은 복수의 제 1 클럭 신호(ICLKPRE, QCLKPRE, ICLKBPRE, QCLKBPRE) 중에서 하나 예를 들어, QCLKBPRE를 제 4 지연 제어 신호(D4<0:N>)에 따라 가변된 지연 시간만큼 지연시켜 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 중에서 하나 예를 들어, QCLKB로서 출력할 수 있다.
제 2 내지 제 4 지연 유닛(122 - 124)은 제 1 지연 유닛(121)과 동일하게 구성될 수 있다.
도 3의 지연 회로(120)는 하나의 구성 예를 든 것일 뿐, 지연 회로(120)를 구성하는 지연 유닛의 수, 각 지연 유닛의 회로 구성은 클럭의 수 및 회로 설계 방식 등에 따라 달라질 수 있다.
제 1 내지 제 4 지연 제어 신호(D<1:4><0:N>)가 지연 제어 신호(D<1:4><0:N>)로서 사용될 수 있다.
도 4는 도 1의 전압 변환 회로의 구성을 나타낸 도면이다.
도 4를 참조하면, 전압 변환 회로(150)는 제 1 내지 제 4 차지 펌프(151 - 154)를 포함할 수 있다.
제 1 차지 펌프(151)는 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 중에서 두 클럭 신호 예를 들어, ICLK와 QCLK의 위상 차 및 전압 변환 제어 신호(CHGENB)에 따라 차지 펌핑 동작을 수행하고, 차지 펌핑에 의해 충전된 전압 레벨을 제 1 위상 차 전압(V1)으로서 출력할 수 있다.
인버터(151-6)는 ICLK를 반전시켜 출력할 수 있다.
제 1 차지 펌프(151)는 전류원(151-1), 제 1 내지 제 3 트랜지스터(151-2 - 151-4), 커패시터(151-5) 및 인버터(151-6)를 포함할 수 있다.
제 1 트랜지스터(151-2)는 소오스가 전류원(151-1)과 연결되고, 게이트에 인버터(151-6)의 출력을 입력 받을 수 있다.
제 2 트랜지스터(151-3)는 소오스가 제 1 트랜지스터(151-2)의 드레인과 연결되고, 게이트에 QCLK를 입력 받을 수 있다.
제 3 트랜지스터(151-4)는 드레인이 제 2 트랜지스터(151-3)의 드레인과 연결되고, 게이트에 전압 변환 제어 신호(CHGENB)를 입력 받으며, 소오스가 접지단과 연결될 수 있다.
커패시터(151-5)는 제 2 트랜지스터(151-3)와 제 3 트랜지스터(151-4)가 연결된 노드와 접지단 사이에 연결될 수 있다.
커패시터(151-5)에 충전된 전압이 제 1 위상 차 전압(V1)으로서 출력될 수 있다.
제 2 차지 펌프(152)는 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 중에서 두 클럭 신호 예를 들어, QCLK와 ICLKB의 위상 차 및 전압 변환 제어 신호(CHGENB)에 따라 차지 펌핑 동작을 수행하고, 차지 펌핑에 의해 충전된 전압 레벨을 제 2 위상 차 전압(V2)으로서 출력할 수 있다.
제 3 차지 펌프(153)는 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 중에서 두 클럭 신호 예를 들어, ICLKB와 QCLKB의 위상 차 및 전압 변환 제어 신호(CHGENB)에 따라 차지 펌핑 동작을 수행하고, 차지 펌핑에 의해 충전된 전압 레벨을 제 3 위상 차 전압(V3)으로서 출력할 수 있다.
제 4 차지 펌프(154)는 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 중에서 두 클럭 신호 예를 들어, QCLKB와 1CLK의 위상 차 및 전압 변환 제어 신호(CHGENB)에 따라 차지 펌핑 동작을 수행하고, 차지 펌핑에 의해 충전된 전압 레벨을 제 4 위상 차 전압(V4)으로서 출력할 수 있다.
제 2 내지 제 4 차지 펌프(152 - 154)는 제 1 차지 펌프(151)와 동일하게 구성될 수 있다.
도 5는 도 1의 기준 전압 발생 회로의 구성을 나타낸 도면이다.
도 5를 참조하면, 기준 전압 발생 회로(180)는 분배 저항(180-1) 및 다중화기(180-2)를 포함할 수 있다.
분배 저항(180-1)은 전원단의 전압 레벨을 분배하여 복수의 전압 레벨을 생성할 수 있다.
분배 저항(180-1)은 전원단과 접지단 사이에 연결된 복수의 저항을 포함할 수 있다.
복수의 저항들이 연결된 노드들을 통해 복수의 전압 레벨이 생성될 수 있다.
다중화기(180-2)는 분배 저항(180-1)에서 생성된 복수의 전압 레벨 중에서 하나를 기준 전압 선택 신호(SELVREF)에 따라 선택하여 기준 전압(VREF)으로서 출력할 수 있다.
도 6은 도 1의 위상 오차 제어 회로의 구성을 나타낸 도면이다.
도 6을 참조하면, 위상 오차 제어 회로(190)는 제 1 내지 제 4 합산 유닛(191 - 194), 카운팅 유닛(195) 및 제어 신호 생성 회로(196)를 포함할 수 있다.
제 1 합산 유닛(191)은 서로 다른 레벨의 기준 전압(VREF) 각각에 따라 검출된 제 1 위상 차 검출 신호(O<1>)의 값들을 기준 전압 선택 신호(SELVREF)에 응답하여 순차적으로 저장하고, 저장된 값들을 합산하여 제 1 합산 신호(SUM1)를 생성할 수 있다.
제 1 합산 유닛(191)은 역다중화기(191-1), 제 1 내지 제 4 래치(191-2 - 191-5) 및 합산기(191-6)를 포함할 수 있다.
역다중화기(191-1)는 제 1 위상 차 검출 신호(O<1>)를 제 1 내지 제 4 래치(191-2 - 191-5) 중에서 기준 전압 선택 신호(SELVREF)에 응답하여 선택된 래치에 저장할 수 있다.
합산기(191-6)는 제 1 내지 제 4 래치(191-2 - 191-5)에 저장된 값들을 합산하여 제 1 합산 신호(SUM1)를 생성할 수 있다.
제 2 합산 유닛(192)은 서로 다른 레벨의 기준 전압(VREF) 각각에 따라 검출된 제 2 위상 차 검출 신호(O<2>)의 값들을 기준 전압 선택 신호(SELVREF)에 응답하여 순차적으로 저장하고, 저장된 값들을 합산하여 제 2 합산 신호(SUM2)를 생성할 수 있다.
제 3 합산 유닛(193)은 서로 다른 레벨의 기준 전압(VREF) 각각에 따라 검출된 제 3 위상 차 검출 신호(O<3>)의 값들을 기준 전압 선택 신호(SELVREF)에 응답하여 순차적으로 저장하고, 저장된 값들을 합산하여 제 3 합산 신호(SUM3)를 생성할 수 있다.
제 4 합산 유닛(194)은 서로 다른 레벨의 기준 전압(VREF) 각각에 따라 검출된 제 4 위상 차 검출 신호(O<4>)의 값들을 기준 전압 선택 신호(SELVREF)에 응답하여 순차적으로 저장하고, 저장된 값들을 합산하여 제 4 합산 신호(SUM4)를 생성할 수 있다.
카운팅 유닛(195)은 루프 스타트 신호(LPST)에 응답하여 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 중에서 하나 예를 들어, ICLK를 카운트하여 카운팅 신호(CNT)를 생성할 수 있다.
카운팅 유닛(195)은 플립플롭(195-1) 및 카운터(195-2)를 포함할 수 있다.
플립플롭(195-1)은 ICLK에 응답하여 루프 스타트 신호(LPST)를 래치하여 출력할 수 있다.
카운터(195-2)는 루프 스타트 신호(LPST)에 응답하여 ICLK를 카운트하고, 카운팅 결과를 카운팅 신호(CNT)로서 출력할 수 있다.
플립플롭(195-1) 및 카운터(195-2)는 리셋 신호(RST)에 따라 각각의 출력이 초기화될 수 있다.
제어 신호 생성 회로(196)는 인에이블 신호(EN), 카운팅 신호(CNT) 및 제 1 내지 제 4 합산 신호(SUM1 - SUM4)에 응답하여 지연 제어 신호(D<1:4><0:N>), 루프 스타트 신호(LPST), 기준 전압 선택 신호(SELVREF), 전압 변환 제어 신호(CHGENB) 및 리셋 신호(RST)를 생성할 수 있다.
도 7은 도 6의 제어 신호 생성 회로의 구성을 나타낸 도면이다.
도 7을 참조하면, 제어 신호 생성 회로(196)는 디코딩 로직(196-1), 저장 로직(196-2) 및 제어 로직(196-3)을 포함할 수 있다.
디코딩 로직(196-1)은 카운팅 신호(CNT)를 디코딩하여 디코딩 신호(DEC)를 생성할 수 있다.
디코딩 신호(DEC)는 각종 동작 타이밍들에 관한 정보를 포함할 수 있다.
저장 로직(196-2)은 저장 제어 신호(SV)에 따라 제 1 내지 제 4 합산 신호(SUM1 - SUM4)를 저장할 수 있다.
저장 로직(196-2)은 제 1 내지 제 4 합산 신호(SUM1 - SUM4)를 저장하기 위한 복수의 레지스터를 포함할 수 있다.
제어 로직(196-3)은 인에이블 신호(EN)에 따라 위상 오차 보상이 가능한지 여부를 판단하여 루프 스타트 신호(LPST)를 생성할 수 있다.
제어 로직(196-3)은 지연 제어 신호(D<1:4><0:N>)의 값에 따라 위상 오차 보상이 가능한지 여부를 판단할 수 있다.
예를 들어, 인에이블 신호(EN)가 활성화된 타이밍에 지연 제어 신호(D<1:4><0:N>)가 최대 값이 아닐 경우 위상 오차 보상이 가능하므로 루프 스타트 신호(LPST)를 활성화시킬 수 있다.
한편, 인에이블 신호(EN)가 활성화된 타이밍에 지연 제어 신호(D<1:4><0:N>)가 최대 값일 경우 더 이상 위상 오차 조정이 불가하므로 루프 스타트 신호(LPST)를 비 활성화상태로 유지시킬 수 있다.
제어 로직(196-3)은 위상 오차 보상이 가능한지 여부를 판단하지 않고 루프 스타트 신호(LPST)를 생성하는 것도 가능하다. 즉, 제어 로직(196-3)은 인에이블 신호(EN)에 따라 지연 제어 신호(D<1:4><0:N>)를 초기화 시킴으로써 위상 오차 보상이 가능한 상태로 전환하고 루프 스타트 신호(LPST)를 활성화시킬 수 있다.
디코딩 신호(DEC)는 각종 동작 타이밍들에 관한 정보를 포함할 수 있다. 따라서 제어 로직(196-3)은 디코딩 신호(DEC)에 따라 각종 동작 타이밍을 인식하고, 각 타이밍에 맞도록 기준 전압 선택 신호(SELVREF), 전압 변환 제어 신호(CHGENB), 저장 제어 신호(SV)와 리셋 신호(RST)를 생성할 수 있다.
각종 동작 타이밍은 기준 전압 레벨 조정 타이밍, 전압 변환 타이밍, 제 1 내지 제 4 합산 신호(SUM1 - SUM4) 저장 타이밍 및 카운팅 신호(CNT) 리셋 타이밍을 포함할 수 있다.
제어 로직(196-3)은 저장 로직(196-2)에 저장된 제 1 내지 제 4 합산 신호(SUM1 - SUM4)에 따라 지연 제어 신호(D<1:4><0:N>)의 값을 조정할 수 있다.
제어 로직(196-3)은 제 1 내지 제 4 합산 신호(SUM1 - SUM4)의 값들을 서로 비교하여 최소 값을 검출하고, 제 1 내지 제 4 합산 신호(SUM1 - SUM4) 각각에서 최소 값을 감산한 값들에 해당하는 시간만큼 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 각각의 위상을 독립적으로 조정하기 위한 지연 제어 신호(D<1:4><0:N>)를 생성할 수 있다.
제어 로직(196-3)은 검출된 최소 값이 내부 기준 값 이하일 경우 지연 제어 신호(D<1:4><0:N>)의 값을 현재 값으로 고정시킴으로써 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)에 대한 위상 조정이 이루어지지 않도록 할 수 있다.
예를 들어, 내부 기준 값이 '1'로 설정된 경우, 검출된 최소 값이 '1'을 초과하면 지연 제어 신호(D<1:4><0:N>)의 값을 조정함으로써 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)에 대한 위상 조정을 수행하고, 검출된 최소 값이 '1' 이하라면 지연 제어 신호(D<1:4><0:N>)의 값을 현재 값으로 고정시킴으로써 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)에 대한 위상 조정을 수행하지 않을 수 있다.
한편, 내부 기준 값이 '0'으로 설정된 경우, 검출된 최소 값이 '1' 이상이면 지연 제어 신호(D<1:4><0:N>)의 값을 조정함으로써 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)에 대한 위상 조정을 수행할 수 있다.
내부 기준 값은 테스트 모드, 모드 레지스터 설정 등에 의해 조정될 수 있다.
도 8은 본 발명의 실시 예에 따른 클럭 보상 회로의 동작 방식의 일 예를 나타낸 타이밍도이고, 도 9 내지 도 10은 본 발명의 실시 예에 따른 클럭 보상 회로의 위상 오차 보상 방법을 설명하기 위한 도면이다.
도 8을 참조하여 본 발명의 실시 예에 따른 클럭 보상 회로의 동작 방식의 일 예를 설명하면 다음과 같다.
도 8을 참조하면, 인에이블 신호(EN)가 하이 레벨로 활성화되고, 위상 오차 보상이 가능한 상태이면 루프 스타트 신호(LPST)가 하이 레벨로 활성화될 수 있다.
루프 스타트 신호(LPST가 활성화됨에 따라 ICLK를 카운트하여 카운팅 신호(CNT)가 순차적으로 증가하게 된다.
카운팅 신호(CNT)에 의해 정해진 구간 동안 예를 들어, 카운팅 신호(CNT)의 값이 1 - 4 인 구간 동안 전압 변환 제어 신호(CHGENB)가 로우 레벨로 활성화될 수 있다.
전압 변환 제어 신호(CHGENB)가 활성화된 구간 동안 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 서로 간의 위상 차에 해당하는 전압을 충전하여 제 1 내지 제 4 위상 차 전압(V1 - V4)을 생성하는 충전 동작(Charging)이 수행될 수 있다.
제 1 레벨로 정해진 기준 전압(VREF)과 제 1 내지 제 4 위상 차 전압(V1 - V4)을 비교하여 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)를 생성하고 이를 저장하는 제 1 저장 동작(SAVE1)이 정해진 구간 동안 예를 들어, 카운팅 신호(CNT)의 값이 5 - 6 인 구간 동안 이루어질 수 있다.
기준 전압(VREF)의 레벨을 제 2 레벨로 조정하고, 제 2 레벨로 조정된 기준 전압(VREF)과 제 1 내지 제 4 위상 차 전압(V1 - V4)을 비교하여 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)를 생성하고 이를 저장하는 제 2 저장 동작(SAVE2)이 정해진 구간 동안 예를 들어, 카운팅 신호(CNT)의 값이 7 - 8 인 구간 동안 이루어질 수 있다.
기준 전압(VREF)의 레벨을 제 3 레벨로 조정하고, 제 3 레벨로 조정된 기준 전압(VREF)과 제 1 내지 제 4 위상 차 전압(V1 - V4)을 비교하여 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)를 생성하고 이를 저장하는 제 3 저장 동작(SAVE3)이 정해진 구간 동안 예를 들어, 카운팅 신호(CNT)의 값이 9 - 10 인 구간 동안 이루어질 수 있다.
기준 전압(VREF)의 레벨을 제 4 레벨로 조정하고, 제 4 레벨로 조정된 기준 전압(VREF)과 제 1 내지 제 4 위상 차 전압(V1 - V4)을 비교하여 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)를 생성하고 이를 저장하는 제 4 저장 동작(SAVE4)이 정해진 구간 동안 예를 들어, 카운팅 신호(CNT)의 값이 11 - 12 인 구간 동안 이루어질 수 있다.
제 1 내지 제 4 저장 동작(SAVE1 - SAVE4)에 의해 저장된 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)의 값들을 합산하여 제 1 내지 제 4 합산 신호(SUM1 - SUM4)를 생성하는 합산 동작(SUM)이 정해진 구간 동안 예를 들어, 카운팅 신호(CNT)의 값이 13 인 구간 동안 이루어질 수 있다.
제 1 내지 제 4 합산 신호(SUM1 - SUM4)를 서로 비교하여 위상 조정을 수행하는 비교 및 조정 동작(CMP & ADJ)이 정해진 구간 동안 예를 들어, 카운팅 신호(CNT)의 값이 14 - 15 인 구간 동안 이루어질 수 있다.
비교 및 조정 동작(CMP & ADJ)이 수행된 후 리셋 신호(RST)에 의해 카운팅 신호(CNT)의 값이 초기화될 수 있다.
상술한 동작 과정들은 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 서로 간의 위상 차가 목표 값 이내로 될 때까지 반복될 수 있다.
도 9 내지 도 10을 참조하여, 본 발명의 실시 예에 따른 클럭 보상 회로의 위상 오차 보상 방법을 설명하기로 한다.
먼저, 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 서로 간의 위상 차가 목표 값과 일치하는 이상적인 경우의 클럭 보상 회로의 동작을 도 9를 참조하여 설명하기로 한다.
도 9를 참조하면, 기준 전압(VREF)이 제 1 레벨인 경우 검출한 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)의 값은 '0000', 기준 전압(VREF)이 제 2 레벨인 경우 검출한 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)의 값은 '0000', 기준 전압(VREF)이 제 3 레벨인 경우 검출한 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)의 값은 '1111'이고, 기준 전압(VREF)이 제 4 레벨인 경우 검출한 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)의 값은 '1111'이 될 수 있다.
기준 전압(VREF)의 레벨 별 제 1 위상 차 검출 신호(O<1>)의 값들을 합산한 제 1 합산 신호(SUM1)의 값, 제 2 위상 차 검출 신호(O<2>)의 값들을 합산한 제 2 합산 신호(SUM2)의 값, 제 3 위상 차 검출 신호(O<3>)의 값들을 합산한 제 3 합산 신호(SUM3)의 값, 제 4 위상 차 검출 신호(O<4>)의 값들을 합산한 제 4 합산 신호(SUM4)의 값은 모두 '2'로 같다.
제 1 내지 제 4 합산 신호(SUM1 - SUM4) 중에서 최소 값이 '2'이므로 제 1 내지 제 4 합산 신호(SUM1 - SUM4) 각각에서 '2'를 감산하면 '0'이 된다.
제 1 내지 제 4 합산 신호(SUM1 - SUM4) 각각에서 최소 값인 '2'를 감산한 값이 '0'이라는 것은 위상 조정이 불필요하다는 것을 의미한다.
따라서 도 7의 제어 로직(196-3)은 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)에 대한 위상 조정 동작(ADJ)을 수행하지 않을 수 있다.
다음으로, 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 서로 간의 위상 차가 목표 값을 벗어나 위상 오차가 존재하는 경우의 클럭 보상 회로의 동작을 도 10을 참조하여 설명하기로 한다.
도 10을 참조하면, 기준 전압(VREF)이 제 1 레벨인 경우 검출한 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)의 값은 '0000', 기준 전압(VREF)이 제 2 레벨인 경우 검출한 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)의 값은 '1000', 기준 전압(VREF)이 제 3 레벨인 경우 검출한 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)의 값은 '1011'이고, 기준 전압(VREF)이 제 4 레벨인 경우 검출한 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)의 값은 '1111'이 될 수 있다.
기준 전압(VREF)의 레벨 별 제 1 위상 차 검출 신호(O<1>)의 값들을 합산한 제 1 합산 신호(SUM1)의 값은 '3', 제 2 위상 차 검출 신호(O<2>)의 값들을 합산한 제 2 합산 신호(SUM2)의 값은 '1', 제 3 위상 차 검출 신호(O<3>)의 값들을 합산한 제 3 합산 신호(SUM3)의 값은 '2'이고 제 4 위상 차 검출 신호(O<4>)의 값들을 합산한 제 4 합산 신호(SUM4)의 값은 '2'이다.
제 1 내지 제 4 합산 신호(SUM1 - SUM4) 중에서 최소 값이 '1'이므로 제 1 내지 제 4 합산 신호(SUM1 - SUM4) 각각에서 '2'를 감산하면 '2, 0, 1, 1'이 된다.
도 7의 제어 로직(196-3)은 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 각각에 대하여 '2, 0, 1, 1'만큼씩의 위상 조정이 이루어지도록 지연 제어 신호(D<1:4><0:N>)의 값을 조정할 수 있다.
도 11은 본 발명의 실시 예에 따른 클럭 보상 회로의 동작 방식의 다른 예를 나타낸 타이밍도이다.
도 11을 참조하면, 인에이블 신호(EN)가 하이 레벨로 활성화되고, 위상 오차 보상이 가능한 상태이면 루프 스타트 신호(LPST)가 하이 레벨로 활성화될 수 있다.
루프 스타트 신호(LPST가 활성화됨에 따라 ICLK를 카운트하여 카운팅 신호(CNT)가 순차적으로 증가하게 된다.
카운팅 신호(CNT)에 의해 정해진 구간 동안 예를 들어, 카운팅 신호(CNT)의 값이 1 - 4 인 구간 동안 전압 변환 제어 신호(CHGENB)가 로우 레벨로 활성화될 수 있다.
전압 변환 제어 신호(CHGENB)가 활성화된 구간 동안 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 서로 간의 위상 차에 해당하는 전압을 충전하여 제 1 내지 제 4 위상 차 전압(V1 - V4)을 생성하는 충전 동작(Charging)이 수행될 수 있다.
충전 동작이 완료된 후, 카운팅 신호(CNT)의 값이 5가 되는 타이밍에 전압 변환 제어 신호(CHGENB)가 하이 레벨로 비 활성화될 수 있다.
제 1 레벨로 정해진 기준 전압(VREF)과 제 1 내지 제 4 위상 차 전압(V1 - V4)을 비교하여 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)를 생성하고 이를 저장하는 제 1 저장 동작(SAVE1)이 정해진 구간 동안 예를 들어, 카운팅 신호(CNT)의 값이 5 - 6 인 구간 동안 이루어질 수 있다.
제 1 저장 동작(SAVE1)이 완료된 후, 카운팅 신호(CNT)의 값이 7이 되는 타이밍에 기준 전압(VREF)의 레벨을 제 2 레벨로 조정하고, 정해진 구간 동안 예를 들어, 카운팅 신호(CNT)의 값이 7 - 10 인 구간 동안 전압 변환 제어 신호(CHGENB)가 다시 로우 레벨로 활성화될 수 있다.
전압 변환 제어 신호(CHGENB)가 활성화된 구간 동안 충전 동작이 다시 수행될 수 있다.
제 2 레벨로 조정된 기준 전압(VREF)과 제 1 내지 제 4 위상 차 전압(V1 - V4)을 비교하여 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)를 생성하고 이를 저장하는 제 2 저장 동작(SAVE2)이 정해진 구간 동안 예를 들어, 카운팅 신호(CNT)의 값이 13 - 16 인 구간 동안 이루어질 수 있다.
상술한 방식을 반복하여 충전 동작, 제 3 저장 동작(SAVE3), 충전 동작, 제 4 저장 동작(SAVE4)이 수행될 수 있다.
제 1 내지 제 4 저장 동작(SAVE1 - SAVE4)에 의해 저장된 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)의 값들을 합산하여 제 1 내지 제 4 합산 신호(SUM1 - SUM4)를 생성하는 합산 동작(SUM)이 정해진 구간 동안 예를 들어, 카운팅 신호(CNT)의 값이 25 인 구간 동안 이루어질 수 있다.
제 1 내지 제 4 합산 신호(SUM1 - SUM4)를 서로 비교하여 위상 조정을 수행하는 비교 및 조정 동작(CMP & ADJ)이 정해진 구간 동안 예를 들어, 카운팅 신호(CNT)의 값이 26 - 27 인 구간 동안 이루어질 수 있다.
비교 및 조정 동작(CMP & ADJ)이 수행된 후 리셋 신호(RST)에 의해 카운팅 신호(CNT)의 값이 초기화될 수 있다.
상술한 동작 과정들은 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 서로 간의 위상 차가 목표 값 이내로 될 때까지 반복될 수 있다.
도 8 및 도 11을 참조하여 설명한 클럭 보상 회로의 동작 방식들은 위상 오차 제어 회로(190)의 제어 로직(196-3)에 의해 모두 지원되며, 그 중 하나가 선택적으로 사용될 수 있다.
도 12는 본 발명의 다른 실시 예에 따른 클럭 보상 회로의 구성을 나타낸 도면이다.
도 12를 참조하면, 클럭 보상 회로(200)는 지연 회로(220), 위상 차 펄스 발생 회로(230), 전압 변환 회로(250), 비교 회로(260), 기준 전압 발생 회로(280) 및 위상 오차 제어 회로(290)를 포함할 수 있다.
지연 회로(220)는 지연 제어 신호(D<1:4><0:N>)에 따라 조정된 시간만큼 복수의 제 1 클럭 신호(ICLKPRE, QCLKPRE, ICLKBPRE, QCLKBPRE)를 독립적으로 지연시켜 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)를 생성할 수 있다.
위상 차 펄스 발생 회로(230)는 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 서로 간의 위상 차에 해당하는 펄스들을 생성하고, 생성된 펄스들을 제 1 내지 제 4 위상 차 펄스(CHOP1 - CHOP4)로서 출력할 수 있다.
전압 변환 회로(250)는 전압 변환 제어 신호(CHGENB)에 따라 제 1 내지 제 4 위상 차 펄스(CHOP1 - CHOP4)를 전압으로 변환하고, 변환된 전압들을 제 1 내지 제 4 위상 차 전압(V1, V2, V3, V4)으로서 출력할 수 있다.
비교 회로(260)는 제 1 내지 제 4 위상 차 전압(V1 - V4)을 기준 전압(VREF)과 비교하여 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)를 생성할 수 있다.
비교 회로(260)는 제 1 내지 제 4 비교기(161 - 164)를 포함할 수 있다.
제 1 비교기(261)는 제 1 위상 차 전압(V1)과 기준 전압(VREF)을 비교하여 제 1 위상 차 검출 신호(O<1>)를 생성할 수 있다.
제 2 비교기(262)는 제 2 위상 차 전압(V2)과 기준 전압(VREF)을 비교하여 제 2 위상 차 검출 신호(O<2>)를 생성할 수 있다.
제 3 비교기(263)는 제 3 위상 차 전압(V3)과 기준 전압(VREF)을 비교하여 제 3 위상 차 검출 신호(O<3>)를 생성할 수 있다.
제 4 비교기(264)는 제 4 위상 차 전압(V4)과 기준 전압(VREF)을 비교하여 제 4 위상 차 검출 신호(O<4>)를 생성할 수 있다.
기준 전압 발생 회로(280)는 복수의 전압 레벨을 생성하고, 생성된 복수의 전압 레벨 중에서 하나를 기준 전압 선택 신호(SELVREF)에 따라 선택하여 기준 전압(VREF)으로서 출력할 수 있다.
위상 오차 제어 회로(290)는 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 중에서 어느 하나 예를 들어, ICLK 및 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)에 따라 복수의 제어신호를 생성할 수 있다.
복수의 제어신호는 기준 전압 선택 신호(SELVREF), 전압 변환 제어 신호(CHGENB) 및 지연 제어 신호(D<1:4><0:N>)를 포함할 수 있다.
위상 오차 제어 회로(290)는 인에이블 신호(EN)에 따라 활성화되어 복수의 제어신호 생성 동작을 수행할 수 있다.
인에이블 신호(EN)는 외부 장치 예를 들어, 클럭 보상 회로(100)를 포함하는 반도체 장치 또는 반도체 장치를 제어하기 위한 메모리 컨트롤러 등에서 제공될 수 있다.
외부 장치는 반도체 장치의 파워 업, 반도체 장치의 모드 레지스터 입력, 특정 명령 예를 들어, 셀프 리프레쉬 탈출(self-refresh exit) 명령 등을 포함하는 다양한 동작 조건에 따라 선택적으로 인에이블 신호(EN)를 활성화시킬 수 있다.
위상 오차 제어 회로(290)는 기준 전압 선택 신호(SELVREF)를 이용하여 기준 전압(VREF)의 레벨을 조정해가며 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)의 변화를 모니터링하고, 모니터링 결과에 따라 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)의 위상 오차가 보상되도록 지연 제어 신호(D<1:4><0:N>)의 값을 조정할 수 있다.
클럭 보상 회로(200)는 클럭 생성 회로(210)를 더 포함할 수 있다.
클럭 생성 회로(210)는 외부 클럭 신호(WCK, WCKB)를 이용하여 복수의 제 1 클럭 신호(ICLKPRE, QCLKPRE, ICLKBPRE, QCLKBPRE)를 생성할 수 있다.
외부 클럭 신호(WCK, WCKB)는 외부 장치 예를 들어, 클럭 보상 회로(200)를 포함하는 반도체 장치 또는 반도체 장치를 제어하기 위한 메모리 컨트롤러 등에서 제공될 수 있다.
지연 회로(220), 비교 회로(260), 기준 전압 발생 회로(280), 위상 오차 제어 회로(290) 및 클럭 생성 회로(210)는 도 1의 지연 회로(120), 비교 회로(160), 기준 전압 발생 회로(180) 및 위상 오차 제어 회로(190)와 동일하게 구성될 수 있다.
도 13은 도 12의 위상 차 펄스 발생 회로의 구성을 나타낸 도면이다.
도 13을 참조하면, 위상 차 펄스 발생 회로(230)는 제 1 내지 제 4 위상 차 펄스 발생 유닛(231 - 234)을 포함할 수 있다.
제 1 위상 차 펄스 발생 유닛(231)은 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 중에서 ICLK와 QCLK를 입력 받고, ICLK와 QCLK의 위상 차에 해당하는 제 1 위상 차 펄스(CHOP1)를 생성할 수 있다.
제 1 위상 차 펄스 발생 유닛(231)은 제 1 인버터(231-1), 낸드 게이트(231-2) 및 제 2 인버터(231-3)를 포함할 수 있다.
제 1 인버터(231-1)는 QCLK를 반전시켜 출력할 수 있다.
낸드 게이트(231-2)는 ICLK와 제 1 인버터(231-1)의 출력을 부정 논리곱하여 출력할 수 있다.
제 2 인버터(231-3)는 낸드 게이트(231-2)의 출력을 반전시킨 신호를 제 1 위상 차 펄스(CHOP1)로서 출력할 수 있다.
제 2 위상 차 펄스 발생 유닛(232)은 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 중에서 QCLK와 ICLKB를 입력 받고, QCLK와 ICLKB의 위상 차에 해당하는 제 2 위상 차 펄스(CHOP2)를 생성할 수 있다.
제 3 위상 차 펄스 발생 유닛(233)은 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 중에서 ICLKB와 QCLKB를 입력 받고, ICLKB와 QCLKB의 위상 차에 해당하는 제 3 위상 차 펄스(CHOP3)를 생성할 수 있다.
제 4 위상 차 펄스 발생 유닛(234)은 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 중에서 QCLKB와 ICLK를 입력 받고, QCLKB와 ICLK의 위상 차에 해당하는 제 4 위상 차 펄스(CHOP4)를 생성할 수 있다.
제 2 내지 제 4 위상 차 펄스 발생 유닛(232 - 234)은 제 1 위상 차 펄스 발생 유닛(231)과 동일하게 구성될 수 있다.
도 14는 도 12의 전압 변환 회로의 구성을 나타낸 도면이다.
도 14를 참조하면, 전압 변환 회로(250)는 제 1 내지 제 4 차지 펌프(251 - 254)를 포함할 수 있다.
제 1 차지 펌프(251)는 제 1 위상 차 펄스(CHOP1) 및 전압 변환 제어 신호(CHGENB)에 따라 차지 펌핑 동작을 수행하고, 차지 펌핑에 의해 충전된 전압 레벨을 제 1 위상 차 전압(V1)으로서 출력할 수 있다.
제 1 차지 펌프(251)는 전류원(251-1), 제 1 내지 제 2 트랜지스터(251-2 - 251-3), 커패시터(251-4) 및 인터버(251-5)를 포함할 수 있다.
인버터(251-5)는 제 1 위상 차 펄스(CHOP1)를 반전시켜 출력할 수 있다.
제 1 트랜지스터(251-2)는 소오스가 전류원(251-1)과 연결되고, 게이트에 인터버(251-5)의 출력을 입력 받을 수 있다.
제 2 트랜지스터(251-3)는 드레인이 제 1 트랜지스터(251-2)의 드레인과 연결되고, 게이트에 전압 변환 제어 신호(CHGENB)를 입력 받으며, 소오스가 접지단과 연결될 수 있다.
커패시터(251-4)는 제 1 트랜지스터(251-2)와 제 2 트랜지스터(251-3)가 연결된 노드와 접지단 사이에 연결될 수 있다.
커패시터(251-4)에 충전된 전압이 제 1 위상 차 전압(V1)으로서 출력될 수 있다.
제 2 차지 펌프(252)는 제 2 위상 차 펄스(CHOP2) 및 전압 변환 제어 신호(CHGENB)에 따라 차지 펌핑 동작을 수행하고, 차지 펌핑에 의해 충전된 전압 레벨을 제 2 위상 차 전압(V2)으로서 출력할 수 있다.
제 3 차지 펌프(253)는 제 3 위상 차 펄스(CHOP3) 및 전압 변환 제어 신호(CHGENB)에 따라 차지 펌핑 동작을 수행하고, 차지 펌핑에 의해 충전된 전압 레벨을 제 3 위상 차 전압(V3)으로서 출력할 수 있다.
제 4 차지 펌프(254)는 제 4 위상 차 펄스(CHOP4) 및 전압 변환 제어 신호(CHGENB)에 따라 차지 펌핑 동작을 수행하고, 차지 펌핑에 의해 충전된 전압 레벨을 제 4 위상 차 전압(V4)으로서 출력할 수 있다.
제 2 내지 제 4 차지 펌프(252 - 254)는 제 1 차지 펌프(251)와 동일하게 구성될 수 있다.
도 15 내지 도 16은 본 발명의 다른 실시 예에 따른 클럭 보상 회로의 위상 오차 보상 방법을 설명하기 위한 도면이다.
도 15 내지 도 16을 참조하여, 본 발명의 다른 실시 예에 따른 클럭 보상 회로의 위상 오차 보상 방법을 설명하기로 한다.
먼저, 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 서로 간의 위상 차가 목표 값과 일치하는 이상적인 경우의 클럭 보상 회로의 동작을 도 15를 참조하여 설명하기로 한다.
도 15를 참조하면, 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 서로 간의 위상 차가 목표 값과 일치하는 이상적인 경우 제 1 내지 제 4 위상 차 펄스(CHOP1 - CHOP4) 서로 간의 위상 차 또한 일정한 값을 가지게 된다.
기준 전압(VREF)이 제 1 레벨인 경우 검출한 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)의 값은 '0000', 기준 전압(VREF)이 제 2 레벨인 경우 검출한 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)의 값은 '0000', 기준 전압(VREF)이 제 3 레벨인 경우 검출한 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)의 값은 '1111'이고, 기준 전압(VREF)이 제 4 레벨인 경우 검출한 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)의 값은 '1111'이 될 수 있다.
기준 전압(VREF)의 레벨 별 제 1 위상 차 검출 신호(O<1>)의 값들을 합산한 제 1 합산 신호(SUM1)의 값, 제 2 위상 차 검출 신호(O<2>)의 값들을 합산한 제 2 합산 신호(SUM2)의 값, 제 3 위상 차 검출 신호(O<3>)의 값들을 합산한 제 3 합산 신호(SUM3)의 값, 제 4 위상 차 검출 신호(O<4>)의 값들을 합산한 제 4 합산 신호(SUM4)의 값은 모두 '2'로 같다.
제 1 내지 제 4 합산 신호(SUM1 - SUM4) 중에서 최소 값이 '2'이므로 제 1 내지 제 4 합산 신호(SUM1 - SUM4) 각각에서 '2'를 감산하면 '0'이 된다.
제 1 내지 제 4 합산 신호(SUM1 - SUM4) 각각에서 최소 값인 '2'를 감산한 값이 '0'이라는 것은 위상 조정이 불필요하다는 것을 의미한다.
따라서 위상 오차 제어 회로(290)는 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)에 대한 위상 조정 동작(ADJ)을 수행하지 않을 수 있다.
다음으로, 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 서로 간의 위상 차가 목표 값을 벗어나 위상 오차가 존재하는 경우의 클럭 보상 회로의 동작을 도 16을 참조하여 설명하기로 한다.
도 16을 참조하면, 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 서로 간의 위상 오차가 존재하는 경우, 제 1 내지 제 4 위상 차 펄스(CHOP1 - CHOP4) 또한 서로 간의 위상 오차가 발생하게 된다.
기준 전압(VREF)이 제 1 레벨인 경우 검출한 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)의 값은 '0000', 기준 전압(VREF)이 제 2 레벨인 경우 검출한 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)의 값은 '1000', 기준 전압(VREF)이 제 3 레벨인 경우 검출한 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)의 값은 '1011'이고, 기준 전압(VREF)이 제 4 레벨인 경우 검출한 제 1 내지 제 4 위상 차 검출 신호(O<1:4>)의 값은 '1111'이 될 수 있다.
기준 전압(VREF)의 레벨 별 제 1 위상 차 검출 신호(O<1>)의 값들을 합산한 제 1 합산 신호(SUM1)의 값은 '3', 제 2 위상 차 검출 신호(O<2>)의 값들을 합산한 제 2 합산 신호(SUM2)의 값은 '1', 제 3 위상 차 검출 신호(O<3>)의 값들을 합산한 제 3 합산 신호(SUM3)의 값은 '2'이고 제 4 위상 차 검출 신호(O<4>)의 값들을 합산한 제 4 합산 신호(SUM4)의 값은 '2'이다.
제 1 내지 제 4 합산 신호(SUM1 - SUM4) 중에서 최소 값이 '1'이므로 제 1 내지 제 4 합산 신호(SUM1 - SUM4) 각각에서 '2'를 감산하면 '2, 0, 1, 1'이 된다.
위상 오차 제어 회로(290)는 복수의 제 2 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 각각에 대하여 '2, 0, 1, 1'만큼씩의 위상 조정이 이루어지도록 지연 제어 신호(D<1:4><0:N>)의 값을 조정할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (24)

  1. 복수의 제 1 클럭 신호를 지연시켜 복수의 제 2 클럭 신호를 생성하도록 구성된 지연 회로;
    상기 복수의 제 2 클럭 신호 서로 간의 위상 차를 전압으로 변환하고, 변환된 전압들을 복수의 위상 차 전압으로서 출력하도록 구성된 전압 변환 회로;
    상기 복수의 위상 차 전압을 기준 전압과 비교하여 복수의 위상 차 검출 신호를 생성하도록 구성된 비교 회로; 및
    상기 복수의 제 2 클럭 신호 중에서 어느 하나 및 상기 복수의 위상 차 검출 신호에 따라 상기 지연 회로, 상기 전압 변환 회로 및 상기 비교 회로를 제어하기 위한 복수의 제어 신호를 생성하도록 구성된 위상 오차 제어 회로를 포함하는 클럭 보상 회로.
  2. 제 1 항에 있어서,
    상기 지연 회로는
    상기 복수의 제 1 클럭 신호 각각을 독립적으로 지연시켜 상기 복수의 제 2 클럭 신호 각각으로서 출력하기 위한 복수의 지연 유닛을 포함하는 클럭 보상 회로.
  3. 제 1 항에 있어서,
    상기 전압 변환 회로는
    상기 복수의 제 2 클럭 신호 중에서 서로 다르게 조합된 두 클럭 신호의 위상 차에 따라 차지 펌핑을 수행하고, 상기 차지 펌핑에 의해 충전된 전압 레벨을 상기 복수의 위상 차 전압 각각으로서 출력하기 위한 복수의 차지 펌프를 포함하는 클럭 보상 회로.
  4. 제 1 항에 있어서,
    상기 위상 오차 제어 회로는
    상기 기준 전압의 레벨을 조정해가며 상기 복수의 제 2 클럭 신호 서로 간의 위상 오차를 모니터링한 결과에 따라 상기 위상 오차가 보상되도록 상기 지연 회로의 지연 시간을 조정하도록 구성되는 클럭 보상 회로.
  5. 제 1 항에 있어서,
    상기 위상 오차 제어 회로는
    서로 다른 레벨의 기준 전압 각각에 따라 검출된 상기 복수의 위상 차 검출 신호의 값들을 순차적으로 저장하고, 저장된 값들을 합산하여 복수의 합산 신호를 생성하도록 구성된 복수의 합산 유닛,
    상기 복수의 제 2 클럭 신호 중에서 하나를 카운트하여 카운팅 신호를 생성하도록 구성된 카운팅 유닛, 및
    상기 카운팅 신호 및 상기 복수의 합산 신호에 응답하여 상기 복수의 제어 신호를 생성하도록 구성된 제어 신호 생성 회로를 포함하는 클럭 보상 회로.
  6. 제 5 항에 있어서,
    상기 제어 신호 생성 회로는
    상기 카운팅 신호를 디코딩하여 디코딩 신호를 생성하도록 구성된 디코딩 로직,
    상기 복수의 합산 신호를 저장하도록 구성된 저장 로직,
    상기 지연 회로의 지연 시간에 따라 위상 오차 보상이 가능한지 여부를 판단하고, 상기 디코딩 신호에 따라 동작 타이밍을 인식하여 상기 복수의 제어 신호를 생성하도록 구성된 제어 로직을 포함하는 클럭 보상 회로.
  7. 제 6 항에 있어서,
    상기 제어 로직은
    상기 복수의 합산 신호의 값들을 서로 비교하여 최소 값을 검출하고, 상기 복수의 합산 신호 각각에서 상기 최소 값을 감산한 값에 맞게 상기 지연 회로의 지연 시간을 조정하도록 구성되는 클럭 보상 회로.
  8. 제 1 항에 있어서,
    복수의 전압 레벨을 생성하고, 생성된 복수의 전압 레벨 중에서 하나를 상기 기준 전압으로서 출력하도록 구성된 기준 전압 발생 회로를 더 포함하는 클럭 보상 회로.
  9. 제 1 항에 있어서,
    외부 클럭 신호를 이용하여 상기 복수의 제 1 클럭 신호를 생성하도록 구성된 클럭 생성 회로를 더 포함하는 클럭 보상 회로.
  10. 복수의 제 1 클럭 신호를 지연 제어 신호에 따라 지연시켜 복수의 제 2 클럭 신호를 생성하도록 구성된 지연 회로;
    전압 변환 제어 신호에 따라 상기 복수의 제 2 클럭 신호 서로 간의 위상 차를 전압으로 변환하고, 변환된 전압들을 복수의 위상 차 전압으로서 출력하도록 구성된 전압 변환 회로;
    상기 복수의 위상 차 전압을 기준 전압과 비교하여 복수의 위상 차 검출 신호를 생성하도록 구성된 비교 회로; 및
    기준 전압 선택 신호를 이용하여 상기 기준 전압의 레벨을 조정해가며 상기 복수의 위상 차 검출 신호의 변화를 모니터링하고, 모니터링 결과에 따라 상기 복수의 제 2 클럭 신호의 위상 오차가 보상되도록 상기 지연 제어 신호의 값을 조정하도록 구성된 위상 오차 제어 회로를 포함하는 클럭 보상 회로.
  11. 제 10 항에 있어서,
    상기 지연 회로는
    상기 복수의 제 1 클럭 신호 각각을 상기 지연 제어 신호에 따라 독립적으로 지연시켜 상기 복수의 제 2 클럭 신호 각각으로서 출력하기 위한 복수의 지연 유닛을 포함하는 클럭 보상 회로.
  12. 제 10 항에 있어서,
    상기 전압 변환 회로는
    상기 복수의 제 2 클럭 신호 중에서 서로 다르게 조합된 두 클럭 신호의 위상 차에 따라 차지 펌핑을 수행하고, 상기 차지 펌핑에 의해 충전된 전압 레벨을 상기 복수의 위상 차 전압 각각으로서 출력하기 위한 복수의 차지 펌프를 포함하는 클럭 보상 회로.
  13. 제 10 항에 있어서,
    상기 위상 오차 제어 회로는
    상기 기준 전압 선택 신호에 따라 서로 다른 레벨을 갖는 기준 전압 각각에 따라 검출된 상기 복수의 위상 차 검출 신호의 값들을 순차적으로 저장하고, 저장된 값들을 합산하여 복수의 합산 신호를 생성하도록 구성된 복수의 합산 유닛,
    루프 스타트 신호에 응답하여 상기 복수의 제 2 클럭 신호 중에서 하나를 카운트하여 카운팅 신호를 생성하도록 구성된 카운팅 유닛, 및
    인에이블 신호, 상기 카운팅 신호 및 상기 복수의 합산 신호에 응답하여 상기 지연 제어 신호, 상기 루프 스타트 신호, 상기 기준 전압 선택 신호 및 상기 전압 변환 제어 신호를 생성하도록 구성된 제어 신호 생성 회로를 포함하는 클럭 보상 회로.
  14. 제 13 항에 있어서,
    상기 제어 신호 생성 회로는
    상기 카운팅 신호를 디코딩하여 디코딩 신호를 생성하도록 구성된 디코딩 로직,
    상기 복수의 합산 신호를 저장하도록 구성된 저장 로직,
    상기 지연 제어 신호에 따라 위상 오차 보상이 가능한지 여부를 판단하여 상기 루프 스타트 신호를 생성하고, 상기 디코딩 신호에 따라 동작 타이밍을 인식하여 상기 기준 전압 선택 신호 및 상기 전압 변환 제어 신호를 생성하며, 상기 복수의 합산 신호에 따라 상기 지연 제어 신호를 생성하도록 구성된 제어 로직을 포함하는 클럭 보상 회로.
  15. 제 14 항에 있어서,
    상기 제어 로직은
    상기 복수의 합산 신호의 값들을 서로 비교하여 최소 값을 검출하고, 상기 복수의 합산 신호 각각에서 상기 최소 값을 감산한 값에 맞게 상기 지연 제어 신호를 생성하도록 구성되는 클럭 보상 회로.
  16. 제 14 항에 있어서,
    상기 제어 로직은
    상기 지연 제어 신호에 따라 위상 오차 보상이 가능한지 여부를 판단하여 상기 루프 스타트 신호를 생성하는 동작과,
    상기 인에이블 신호에 따라 상기 지연 제어 신호를 초기화 시킴으로써 위상 오차 보상이 가능한 상태로 전환하여 상기 루프 스타트 신호를 생성하는 동작을 선택적으로 수행하도록 구성되는 클럭 보상 회로.
  17. 제 10 항에 있어서,
    복수의 전압 레벨을 생성하고, 생성된 복수의 전압 레벨 중에서 하나를 상기 기준 전압 선택 신호에 따라 선택하여 상기 기준 전압으로서 출력하도록 구성된 기준 전압 발생 회로를 더 포함하는 클럭 보상 회로.
  18. 제 10 항에 있어서,
    외부 클럭 신호를 이용하여 상기 복수의 제 1 클럭 신호를 생성하도록 구성된 클럭 생성 회로를 더 포함하는 클럭 보상 회로.
  19. 복수의 제 1 클럭 신호를 지연 제어 신호에 따라 지연시켜 복수의 제 2 클럭 신호를 생성하도록 구성된 지연 회로;
    상기 복수의 제 2 클럭 신호 서로 간의 위상 차에 해당하는 펄스들을 복수의 위상 차 펄스로서 출력하도록 구성된 위상 차 펄스 발생 회로;
    전압 변환 제어 신호에 따라 상기 복수의 위상 차 펄스를 전압으로 변환하고, 변환된 전압들을 복수의 위상 차 전압으로서 출력하도록 구성된 전압 변환 회로;
    상기 복수의 위상 차 전압을 기준 전압과 비교하여 복수의 위상 차 검출 신호를 생성하도록 구성된 비교 회로; 및
    기준 전압 선택 신호를 이용하여 상기 기준 전압의 레벨을 조정해가며 상기 복수의 위상 차 검출 신호의 변화를 모니터링하고, 모니터링 결과에 따라 상기 복수의 제 2 클럭 신호의 위상 오차가 보상되도록 상기 지연 제어 신호의 값을 조정하도록 구성된 위상 오차 제어 회로를 포함하는 클럭 보상 회로.
  20. 제 19 항에 있어서,
    상기 전압 변환 회로는
    상기 복수의 위상 차 펄스 각각에 따라 차지 펌핑을 수행하고, 상기 차지 펌핑에 의해 충전된 전압 레벨을 상기 복수의 위상 차 전압 각각으로서 출력하기 위한 복수의 차지 펌프를 포함하는 클럭 보상 회로.
  21. 제 19 항에 있어서,
    상기 위상 오차 제어 회로는
    상기 기준 전압 선택 신호에 따라 서로 다른 레벨을 갖는 기준 전압 각각에 따라 검출된 상기 복수의 위상 차 검출 신호의 값들을 순차적으로 저장하고, 저장된 값들을 합산하여 복수의 합산 신호를 생성하도록 구성된 복수의 합산 유닛,
    루프 스타트 신호에 응답하여 상기 복수의 제 2 클럭 신호 중에서 하나를 카운트하여 카운팅 신호를 생성하도록 구성된 카운팅 유닛, 및
    인에이블 신호, 상기 카운팅 신호 및 상기 복수의 합산 신호에 응답하여 상기 지연 제어 신호, 상기 루프 스타트 신호, 상기 기준 전압 선택 신호 및 상기 전압 변환 제어 신호를 생성하도록 구성된 제어 신호 생성 회로를 포함하는 클럭 보상 회로.
  22. 제 21 항에 있어서,
    상기 제어 신호 생성 회로는
    상기 카운팅 신호를 디코딩하여 디코딩 신호를 생성하도록 구성된 디코딩 로직,
    상기 복수의 합산 신호를 저장하도록 구성된 저장 로직,
    상기 지연 제어 신호에 따라 위상 오차 보상이 가능한지 여부를 판단하여 상기 루프 스타트 신호를 생성하고, 상기 디코딩 신호에 따라 동작 타이밍을 인식하여 상기 기준 전압 선택 신호 및 상기 전압 변환 제어 신호를 생성하며, 상기 복수의 합산 신호에 따라 상기 지연 제어 신호를 생성하도록 구성된 제어 로직을 포함하는 클럭 보상 회로.
  23. 제 22 항에 있어서,
    상기 제어 로직은
    상기 복수의 합산 신호의 값들을 서로 비교하여 최소 값을 검출하고, 상기 복수의 합산 신호 각각에서 상기 최소 값을 감산한 값에 맞게 상기 지연 제어 신호를 생성하도록 구성되는 클럭 보상 회로.
  24. 제 22 항에 있어서,
    상기 제어 로직은
    상기 지연 제어 신호에 따라 위상 오차 보상이 가능한지 여부를 판단하여 상기 루프 스타트 신호를 생성하는 동작과,
    상기 인에이블 신호에 따라 상기 지연 제어 신호를 초기화 시킴으로써 위상 오차 보상이 가능한 상태로 전환하여 상기 루프 스타트 신호를 생성하는 동작을 선택적으로 수행하도록 구성되는 클럭 보상 회로.
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