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KR102818700B1 - 인터포저 및 이를 포함하는 반도체 패키지 - Google Patents

인터포저 및 이를 포함하는 반도체 패키지 Download PDF

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KR102818700B1
KR102818700B1 KR1020200084942A KR20200084942A KR102818700B1 KR 102818700 B1 KR102818700 B1 KR 102818700B1 KR 1020200084942 A KR1020200084942 A KR 1020200084942A KR 20200084942 A KR20200084942 A KR 20200084942A KR 102818700 B1 KR102818700 B1 KR 102818700B1
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Abstract

본 개시의 기술적 사상은 서로 반대된 제1 면 및 제2 면을 포함하는 베이스층; 상기 베이스층의 상기 제1 면 상에 마련되고, 도전성 재배선 패턴을 포함하는 재배선 구조물; 상기 베이스층의 상기 제2 면 상의 제1 하부 보호층; 상기 제1 하부 보호층 상의 하부 도전성 패드; 상기 베이스층 및 상기 제1 하부 보호층을 관통하고, 상기 재배선 구조물의 상기 도전성 재배선 패턴을 상기 하부 도전성 패드에 전기적으로 연결하는 관통 전극; 상기 제1 하부 보호층 상에 있고, 상기 하부 도전성 패드에 접촉하는 제2 하부 보호층; 상기 제2 하부 보호층의 오프닝을 통해 상기 하부 도전성 패드에 연결된 연결 단자; 상기 연결 단자에 연결된 패키지 기판; 및 상기 베이스층의 상기 제1 면 상의 적어도 하나의 반도체 장치;를 포함하고, 상기 베이스층의 상기 제2 면의 외곽 영역 상의 상기 제2 하부 보호층의 외곽 영역 및 상기 제1 하부 보호층의 외곽 영역에는 홈이 형성된 반도체 패키지를 제공한다.

Description

인터포저 및 이를 포함하는 반도체 패키지 {INTERPOSER AND SEMICONDUCTOR PACKAGE INCLUDING THE SAME}
본 개시의 기술적 사상은 인터포저 및 상기 인터포저를 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 다기능화 및 대용량화되고, 이에 따라 복수의 반도체 칩을 포함하는 반도체 패키지가 요구되고 있다. 반도체가 고집적화됨에 따라 인쇄회로기판으로는 그러한 고집적도를 수용하지 못하는 경우가 빈번하게 발생하며, 이를 해결하기 위해 인터포저를 반도체 칩과 패키지 기판 사이에 개재시키는 반도체 패키지 구조가 사용되고 있다. 한편, 본 발명의 기술적 배경은, 일본 특허 2014-203868(출원일: 2013.04.02, 발명의 명칭: Semiconductor device and semiconductor device manufacturing method, 출원인: PS4 LUXCO SARL)와 미국 등록 특허 US 10510932(출원일 2019.02.14, 발명의 명칭: Optoelectronic modules including optoelectronic device subassemblies and methods of manufacturing the same, 출원인: ams Sensors Singapore Pte. Ltd.)에 개시되어 있다.
본 개시의 기술적 사상이 해결하고자 하는 과제는 신뢰성이 향상된 인터포저 및 반도체 패키지를 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 개시의 기술적 사상은 서로 반대된 제1 면 및 제2 면을 포함하는 베이스층; 상기 베이스층의 상기 제1 면 상에 마련되고, 도전성 재배선 패턴을 포함하는 재배선 구조물; 상기 베이스층의 상기 제2 면 상의 제1 하부 보호층; 상기 제1 하부 보호층 상의 하부 도전성 패드; 상기 베이스층 및 상기 제1 하부 보호층을 관통하고, 상기 재배선 구조물의 상기 도전성 재배선 패턴을 상기 하부 도전성 패드에 전기적으로 연결하는 관통 전극; 상기 제1 하부 보호층 상에 있고, 상기 하부 도전성 패드에 접촉하는 제2 하부 보호층; 상기 제2 하부 보호층의 오프닝을 통해 상기 하부 도전성 패드에 연결된 연결 단자; 상기 연결 단자에 연결된 패키지 기판; 및 상기 베이스층의 상기 제1 면 상의 적어도 하나의 반도체 장치;을 포함하고, 상기 베이스층의 상기 제2 면의 외곽 영역 상의 상기 제2 하부 보호층의 외곽 영역 및 상기 제1 하부 보호층의 외곽 영역에는 홈이 형성되고, 상기 제2 하부 보호층은 상기 홈에 접하는 측벽을 포함하고, 상기 제1 하부 보호층은 상기 제2 하부 보호층의 상기 측벽에 연결된 측벽을 포함하고, 상기 제2 하부 보호층의 상기 측벽과 상기 제1 하부 보호층의 상기 측벽의 경계에서, 상기 제2 하부 보호층의 상기 측벽과 상기 제1 하부 보호층의 상기 측벽은 동일한 기울기를 가지는 반도체 패키지를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 개시의 기술적 사상은 서로 반대된 제1 면 및 제2 면을 포함하는 베이스층; 상기 베이스층의 상기 제2 면 상의 제1 하부 보호층; 상기 제1 하부 보호층 상의 하부 도전성 패드; 상기 베이스층 및 상기 제1 하부 보호층을 관통하고, 상기 하부 도전성 패드에 연결하는 관통 전극; 상기 제1 하부 보호층 상에 있고, 상기 하부 도전성 패드에 접촉하는 제2 하부 보호층; 상기 제2 하부 보호층의 오프닝을 통해 상기 하부 도전성 패드에 연결된 연결 단자; 및 상기 연결 단자에 연결된 패키지 기판;을 포함하고, 상기 제2 하부 보호층의 외곽 영역에는 홈이 형성되고, 상기 홈에 접하는 상기 제2 하부 보호층의 측벽은 상기 베이스층의 상기 제2 면에 수직한 방향 대해 경사지게 연장된 반도체 패키지를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 개시의 기술적 사상은 서로 반대된 제1 면 및 제2 면을 포함하는 베이스층; 상기 베이스층의 상기 제1 면 상에 마련되고, 도전성 재배선 패턴을 포함하는 재배선 구조물; 상기 베이스층의 상기 제2 면 상의 제1 하부 보호층; 상기 제1 하부 보호층 상의 하부 도전성 패드; 상기 베이스층 및 상기 제1 하부 보호층을 관통하고, 상기 재배선 구조물의 상기 도전성 재배선 패턴을 상기 하부 도전성 패드에 전기적으로 연결하는 관통 전극; 및 상기 제1 하부 보호층 상에 있고, 상기 하부 도전성 패드에 접촉하는 제2 하부 보호층;을 포함하고, 상기 베이스층의 상기 제2 면의 외곽 영역에 중첩된 상기 제2 하부 보호층의 외곽 영역 및 상기 제1 하부 보호층의 외곽 영역에는 홈이 형성되고, 상기 제2 하부 보호층은 상기 홈에 접하는 측벽을 포함하고, 상기 제1 하부 보호층은 상기 제2 하부 보호층의 상기 측벽에 연결된 측벽을 포함하고, 상기 제2 하부 보호층의 상기 측벽과 상기 제1 하부 보호층의 상기 측벽의 경계에서, 상기 제2 하부 보호층의 상기 측벽과 상기 제1 하부 보호층의 상기 측벽은 동일한 곡률을 가지는 인터포저를 제공한다.
본 개시의 예시적인 실시예들에 의하면, 인터포저의 제조 과정에서 인터포저의 핸들링에 이용되는 접착 물질층의 잔류물로 인한 전기적 불량의 발생을 방지할 수 있으므로, 인터포저 및 인터포저를 이용하여 제조된 반도체 패키지의 신뢰성이 향상될 수 있다.
도 1은 본 개시의 예시적인 실시예들에 따른 인터포저의 단면도이다.
도 2는 도 1의 인터포저의 저면도이다.
도 3은 도 1의 "Ⅲ"으로 표시된 영역을 확대하여 보여주는 확대도이다.
도 4 내지 도 7은 각각 본 개시의 예시적인 실시예들에 따른 인터포저의 일부분을 보여주는 단면도이다.
도 8a 내지 도 8m은 본 개시의 예시적인 실시예들에 따른 인터포저의 제조 방법을 나타내는 단면도들이다.
도 9은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 개시의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 개시의 예시적인 실시예들에 따른 인터포저(100)의 단면도이다. 도 2는 도 1의 인터포저(100)의 저면도이다. 도 3은 도 1의 "Ⅲ"으로 표시된 영역을 확대하여 보여주는 확대도이다. 도 2에서는, 도 1의 인터포저(100)에서 보드-인터포저 간 연결 단자(183)를 생략하여 도시된다.
도 1 내지 도 3을 참조하면, 인터포저(100)는 베이스층(110), 재배선 구조물(120), 제1 하부 보호층(130), 하부 도전성 패드(140), 제2 하부 보호층(150), 및 관통 전극(170)을 포함할 수 있다.
베이스층(110)은 반도체 물질, 유리, 세라믹, 또는 플라스틱을 포함할 수 있다. 예시적인 실시예들에서, 베이스층(110)은 실리콘(Si), 예를 들어, 결정질 실리콘, 다결정질 실리콘, 또는 비정질 실리콘을 포함하는 실리콘 웨이퍼를 포함할 수 있다. 베이스층(110)은 대체로 평판 형태를 가질 수 있으며, 서로 반대된 제1 면(110F), 제2 면(110B), 제1 면(110F)과 제2 면(110B) 사이에서 연장된 외측벽(119)을 포함할 수 있다.
재배선 구조물(120)은 베이스층(110)의 제1 면(110F) 상에 배치될 수 있다. 재배선 구조물(120)은 베이스층(110)의 제1 면(110F)을 덮는 배선 절연층(123) 및 배선 절연층(123)에 의해 피복된 도전성 재배선 패턴(121)을 포함할 수 있다. 예를 들어, 재배선 구조물(120)은 BEOL(back-end-of-line) 구조를 포함할 수 있다.
예시적인 실시예들에서, 배선 절연층(123)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 배선 절연층(123)은 산화물 및 질화물 중 적어도 하나를 포함할 수 있다. 예를 들어, 배선 절연층(123)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 예시적인 실시예들에서, 배선 절연층(123)은 플라즈마-강화 화학적 기상 증착(Plasma-Enhanced Chemical Vapor Deposition: PECVD) 공정에 의해 형성될 수 있다. 예시적인 실시예들에서, 베이스층(110)의 제1 면(110F)에 수직한 방향(예를 들어, Z 방향)에 대해, 배선 절연층(123)의 두께는 8 마이크로미터(㎛) 내지 12 ㎛ 사이일 수 있다.
도전성 재배선 패턴(121)은 배선 절연층(123) 내에서 서로 다른 레벨에 위치되어 다층 구조를 형성하는 복수의 배선층과, 복수의 배선층을 상호 연결하도록 배선 절연층(123) 내에서 수직 방향으로 연장된 도전성 비아들을 포함할 수 있다. 도 1에서는 도전성 재배선 패턴(121)이 2층 구조를 형성하는 배선층들을 포함하는 것으로 예시되었으나, 이에 한정되지 않고 도전성 재배선 패턴(121)은 3층 이상의 다층 구조를 형성하는 배선층들을 포함할 수도 있다. 예를 들어, 복수의 배선층 및 도전성 비아들은 각각 텅스텐(W), 알루미늄(Al), 또는 구리(Cu) 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다.
재배선 구조물(120)의 상면 상에는 상부 도전성 패드들(125)이 배치될 수 있다. 상기 상부 도전성 패드(125)는 인터포저(100) 상에 실장되는 반도체 칩들에 연결되는 패드일 수 있다.
제1 하부 보호층(130)은 베이스층(110)의 제2 면(110B)을 덮을 수 있다. 제1 하부 보호층(130)은 서로 반대된 상면(130F) 및 하면(130B)을 포함할 수 있다. 제1 하부 보호층(130)의 상면(130F)은 베이스층(110)에 접촉하고, 제1 하부 보호층(130)의 하면(130B)은 제2 하부 보호층(150) 및 하부 도전성 패드(140)에 접촉할 수 있다. 또한, 제1 하부 보호층(130)은 베이스층(110)의 제2 면(110B)으로부터 돌출된 관통 전극(170)의 측벽을 덮을 수 있다. 예시적인 실시예들에서, 제1 하부 보호층(130)의 하면(130B)은 하부 도전성 패드(140)에 접촉된 관통 전극(170)의 하면과 동일 평면 상에 있을 수 있다.
제1 하부 보호층(130)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 제1 하부 보호층(130)은 산화물 및 질화물 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 하부 보호층(130)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 예시적인 실시예들에서, 제1 하부 보호층(130)은 PECVD 공정에 의해 형성될 수 있다. 예시적인 실시예들에서, 베이스층(110)의 제1 면(110F)에 수직한 방향(예를 들어, Z 방향)에 대해, 제1 하부 보호층(130)의 두께는 1.3 ㎛ 내지 3.0 ㎛ 사이일 수 있다.
예시적인 실시예들에서, 제1 하부 보호층(130)은 복수의 절연막이 적층된 다층 구조를 가질 수 있다. 예를 들어, 제1 하부 보호층(130)은 베이스층(110)의 제2 면(110B)에 접하는 제1 층과, 상기 제1 층 상에 배치된 제2 층을 포함할 수 있다. 예시적인 실시예들에서, 제1 하부 보호층(130)의 상기 제1 층은 점착력이 우수한 실리콘 산화물로 형성될 수 있다. 이 경우, 제1 하부 보호층(130)과 베이스층(110) 사이의 점착력이 강화될 수 있다. 또한, 예시적인 실시예들에서, 제1 하부 보호층(130)의 상기 제2 층(1452)은 실리콘 질화물로 형성될 수 있다.
하부 도전성 패드(140)는 제1 하부 보호층(130)의 하면(130B) 상에 배치될 수 있다. 예를 들어, 하부 도전성 패드(140)는 보드-인터포저 간 연결 단자(183)와 연결되는 패드일 수 있다. 하부 도전성 패드(140)는 제1 하부 보호층(130)의 하면(130B) 상에서 수평 방향(예를 들어, X 방향 또는 Y 방향)으로 상호 이격되도록 배치될 수 있다. 하부 도전성 패드(140)는, 예를 들어 텅스텐(W), 알루미늄(Al), 또는 구리(Cu) 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다.
예시적인 실시예들에서, 하부 도전성 패드(140)는 균일한 두께를 가질 수 있다. 하부 도전성 패드(140)가 제1 하부 보호층(130) 및 관통 전극(170)에 접촉하는 상면과 상기 상면에 반대된 하면을 가질 때, 하부 도전성 패드(140)의 상기 상면 및 하면은 평평한 표면일 수 있다. 예시적인 실시예들에서, 하부 도전성 패드(140)는 3㎛ 내지 5㎛ 사이의 두께를 가지도록 형성될 수 있다.
예시적인 실시예들에서, 제1 하부 보호층(130)의 하면(130B) 상에는 복수의 하부 도전성 패드(140)가 배치될 수 있다. 예를 들어, 하부 도전성 패드들(140)은 제1 하부 보호층(130)의 하면(130B) 상에 2차원 어레이 형태로 배열될 수 있다. 또한, 하부 도전성 패드들(140)은 베이스층(110)의 패턴 영역(PR) 내에 배치될 수 있다.
하부 도전성 패드(140)는 평면적 관점에서 다각형 형태, 예를 들어, 사각형, 육각형 형태를 가질 수 있다. 또는, 하부 도전성 패드(140)는 평면적 관점에서 원형, 타원형 형태를 가질 수도 있다.
제2 하부 보호층(150)은 제1 하부 보호층(130)의 하면(130B)을 덮고, 하부 도전성 패드(140)의 일부분을 덮을 수 있다. 제2 하부 보호층(150)은 제1 하부 보호층(130)의 하면(130B)에 접하는 상면(150F)과, 상기 상면(150F)에 반대된 하면(150B)을 가질 수 있다. 제2 하부 보호층(150)은 하부 도전성 패드(140)의 하면의 일부분을 오픈하기 위한 오프닝을 포함할 수 있다. 제2 하부 보호층(150)의 오프닝을 통하여, 보드-인터포저 간 연결 단자(183)는 하부 도전성 패드(140)에 연결될 수 있다. 예시적인 실시예들에서, 베이스층(110)의 제2 면(110B)에 수직한 방향(예를 들어, Z 방향)에 대해, 제2 하부 보호층(150)의 두께는 5 ㎛ 내지 8 ㎛ 사이일 수 있다.
예시적인 실시예들에서, 제2 하부 보호층(150)은 제1 하부 보호층(130)을 형성하는 물질과는 상이한 물질로 형성될 수 있다. 제1 하부 보호층(130)은 무기 절연 물질로 형성되고, 제2 하부 보호층(150)은 유기 절연 물질로 형성될 수 있다. 예시적인 실시예들에서, 제2 하부 보호층(150)은 PID(Photo Imageable dielectric)를 포함할 수 있다. 예를 들어, 제2 하부 보호층(150)은 폴리이미드(PI), 폴리벤즈옥사졸(PBO)을 포함할 수 있다. 다른 예시적인 실시예들에서, 제2 하부 보호층(150)은 무기 절연 물질로 형성될 수도 있다.
상기 제2 하부 보호층(150)이 유기 물질로 형성되고 제1 하부 보호층(130)이 무기 물질로 형성된 경우, 유기 물질로 형성된 제2 하부 보호층(150)에 의해 제공된 인장 응력(tensile stress)과 제1 하부 보호층(130)에 의해 제공된 압축 응력 압축 응력(compressive stress)은 서로 상쇄될 수 있다.
인터포저(100)는 하부 도전성 패드(140) 상에 배치된 하부 연결 필라(181)를 포함할 수 있다. 하부 연결 필라(181)는 제2 하부 보호층(150)의 오프닝을 통해 하부 도전성 패드(140)에 연결되고, 하부 도전성 패드(140)의 하면의 가장자리부를 덮고 있는 제2 하부 보호층(150)의 일부분에 접촉할 수 있다. 하부 연결 필라(181)는 언더 범프 메탈(Under Bump Metallurgy)로 기능할 수 있다. 예를 들어, 하부 연결 필라(181) 상에는, 인터포저(100)와 인쇄회로기판(Printed circuit board: PCB)와 같은 보드를 연결시키기 위한 보드-인터포저 간 연결 단자(183)가 부착될 수 있다. 하부 연결 필라(181)는 니켈(Ni), 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au) 또는 이들의 조합을 포함할 수 있다. 경우에 따라, 하부 연결 필라(181)는 생략될 수도 있다. 예시적인 실시예들에서, 하부 연결 필라(181)는 2.5㎛ 내지 3.5㎛ 사이의 두께를 가지도록 형성될 수 있다.
관통 전극(170)은 재배선 구조물(120)의 도전성 재배선 패턴(121)과 하부 도전성 패드(140)를 전기적으로 연결시키도록 구성될 수 있다. 관통 전극(170)은 베이스층(110)의 제1 면(110F)으로부터 제2 면(110B)까지 연장되어, 베이스층(110)을 수직 방향으로 관통할 수 있다. 또한, 관통 전극(170)은 베이스층(110)의 제2 면(110B) 상에 배치된 제1 하부 보호층(130)을 더 관통할 수 있다. 관통 전극(170)의 상단은 재배선 구조물(120)의 도전성 재배선 패턴(121)에 연결되고, 관통 전극(170)의 하단은 하부 도전성 패드(140)에 연결될 수 있다.
예를 들어, 관통 전극(170)은 베이스층(110) 및 제1 하부 보호층(130)을 관통하는 기둥 형상의 도전성 플러그와 도전성 플러그의 측벽을 포위하는 실린더 형상의 도전성 배리어막을 포함할 수 있다. 상기 도전성 배리어막은 Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 및 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있고, 상기 도전성 플러그는 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW 등의 Cu 합금, W, W 합금, Ni, Ru 및 Co 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 베이스층(110)과 관통 전극(170) 사이에는 비아 절연막(도 8a의 171)이 개재될 수 있다. 비아 절연막(171)은 산화막, 질화막, 탄화막, 폴리머 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 관통 전극(170)의 종횡비, 즉 관통 전극(170)의 수평 방향(예를 들어, X 방향)에 따른 폭 대비 관통 전극(170)의 수직 방향(예를 들어, Z방향)에 따른 높이는 7 내지 9 사이일 수 있다.
베이스층(110)의 제2 면(110B)의 외곽 영역에 중첩된 제2 하부 보호층(150)의 외곽 영역 및 제1 하부 보호층(130)의 외곽 영역에는, 홈(160)이 형성될 수 있다. 상기 홈(160)은 베이스층(110)의 제2 면(110B)의 잔류 스크라이브 레인 영역(SLa) 내에 위치될 수 있다. 상기 잔류 스크라이브 레인 영역(SLa)은 베이스층(110)의 제2 면(110B)의 외곽 영역에 있고, 패턴 영역(PR)을 둘러쌀 수 있다. 상기 잔류 스크라이브 레인 영역(SLa)은 상기 베이스층(110)의 외측벽(119)으로부터 제1 거리 이내에 있는 영역으로서, 상기 제1 거리는 150㎛ 내지 200㎛ 일 수 있다.
예시적인 실시예들에서, 상기 홈(160)은 제2 하부 보호층(150)의 외곽 영역의 일부분 및 제1 하부 보호층(130)의 외곽 영역의 일부분이 제거되어 형성될 수 있다.
상기 홈(160)은 베이스층(110)의 가장자리를 따라 연장된 형태일 수 있다. 예시적인 실시예들에서, 상기 홈(160)은 베이스층(110)의 가장자리를 따라 연속적으로 연장될 수 있으며, 평면적 관점에서 베이스층(110)의 가장자리를 따라 연속적으로 연장된 링 형태를 가질 수 있다. 또는, 상기 홈(160)은 베이스층(110)의 가장자리의 일부를 따라 연장된 형태를 가질 수도 있다.
상기 홈(160)은 제2 하부 보호층(150)의 하면(150B)으로부터 베이스층(110)의 제2 면(110B)에 수직한 방향(예를 들어, Z방향)으로 연장될 수 있다. 예를 들어, 상기 홈(160)은 제2 하부 보호층(150)의 하면(150B)으로부터 제2 하부 보호층(150)의 상면(150F)까지 연장되고, 제1 하부 보호층(130)의 내부로 더 연장될 수 있다. 즉, 상기 홈(160)은 제2 하부 보호층(150)의 하면(150B)으로부터 상면(150F)까지 연장되고, 제1 하부 보호층(130)의 하면(130B)으로부터 베이스층(110)의 제2 면(110B)으로부터 하방으로 일정 거리 이격된 지점까지 더 연장될 수 있다.
제2 하부 보호층(150)은 상기 홈(160)을 정의하는 측벽(151)을 포함할 수 있다. 제2 하부 보호층(150)의 측벽(151)은 베이스층(110)의 외측벽(119)보다 내측에 위치될 수 있다. 즉, 제2 하부 보호층(150)의 측벽(151)은 베이스층(110)의 외측벽(119)으로부터 베이스층(110)의 제2 면(110B)의 중심을 향하는 방향으로 일정 거리 이격되어 위치될 수 있다. 제2 하부 보호층(150)의 측벽(151)은 제2 하부 보호층(150)의 하면(150B)으로부터 상면(150F)까지 연장될 수 있다. 제2 하부 보호층(150)의 측벽(151)은 베이스층(110)의 제2 면(110B)에 수직한 방향(예를 들어, Z 방향)에 대해 경사지게 연장될 수 있다. 예를 들어, 제2 하부 보호층(150)의 측벽(151)은 제2 하부 보호층(150)의 하면(150B)에 연결된 하단으로부터 제2 하부 보호층(150)의 상면(150F)에 연결된 상단까지 외측으로 상향 경사지게 연장될 수 있다.
예시적인 실시예들에서, 제2 하부 보호층(150)의 측벽(151)은 곡면을 포함할 수 있다. 도 3에 도시된 것과 같이, 제2 하부 보호층(150)의 측벽(151)은 그 하단에서 상단까지 곡선 형태의 프로파일을 가질 수 있다. 예시적인 실시예들에서, 제2 하부 보호층(150)의 측벽(151)은 오목한 형태의 프로파일을 가질 수 있다. 여기서, 어느 부재의 측벽의 프로파일이 오목하다는 것은, 상기 부재의 측벽 상의 임의의 두 점을 직선으로 연결하였을 때 상기 직선이 상기 부재의 밖에 존재하는 경우를 의미할 수 있다.
예시적인 실시예들에서, 제2 하부 보호층(150)의 측벽(151)이 곡선 형태의 프로파일을 가질 때, 제2 하부 보호층(150)의 측벽(151)의 곡률 반경은 그 하단에서 그 상단으로 갈수록 대체로 작아질 수 있다.
다른 예시적인 실시예들에서, 제2 하부 보호층(150)의 측벽(151)은 평면을 포함할 수도 있다. 이 경우, 제2 하부 보호층(150)은 그 하단에서 그 상단까지 직선 형태의 프로파일을 가질 수 있다.
제1 하부 보호층(130)은 상기 홈(160)을 정의하는 측벽(131) 및 평면 표면부(133)를 포함할 수 있다. 이 경우, 상기 홈(160)은 제2 하부 보호층(150)의 측벽(151)과, 제1 하부 보호층(130)의 측벽(131) 및 평면 표면부(133)에 의해 정의될 수 있다.
상기 제1 하부 보호층(130)의 측벽(131)은 제2 하부 보호층(150)의 측벽(151)에 연결된 표면부일 수 있다. 제1 하부 보호층(130)의 측벽(131)은 베이스층(110)의 제2 면(110B)에 수직한 방향(예를 들어, Z 방향)에 대해 경사지게 연장될 수 있다. 예를 들어, 제1 하부 보호층(130)의 측벽(131)은 제1 하부 보호층(130)의 하면(130B)에 연결된 하단으로부터 제1 하부 보호층(130)의 상면(130F)으로부터 하방으로 이격된 지점까지 외측으로 상향 경사지게 연장될 수 있다.
예시적인 실시예들에서, 제1 하부 보호층(130)의 측벽(131)은 곡면을 포함할 수 있다. 도 3에 도시된 것과 같이, 제1 하부 보호층(130)의 측벽(131)은 그 하단에서 상단까지 곡선 형태의 프로파일을 가질 수 있다. 예시적인 실시예들에서, 제1 하부 보호층(130)의 측벽(131)은 오목한 형태의 프로파일을 가질 수 있다.
다른 예시적인 실시예들에서, 제1 하부 보호층(130)의 측벽(131)은 평면을 포함할 수도 있다. 이 경우, 제1 하부 보호층(130)은 그 하단에서 그 상단까지 직선 형태의 프로파일을 가질 수 있다.
예시적인 실시예들에서, 제2 하부 보호층(150)의 측벽(151)과 제1 하부 보호층(130)의 측벽(131)은 직접 연결될 수 있다. 제2 하부 보호층(150)의 측벽(151)과 제1 하부 보호층(130)의 측벽(131)의 경계에서, 제2 하부 보호층(150)의 측벽(151)과 제1 하부 보호층(130)의 측벽(131)은 동일한 기울기를 가질 수 있다. 예를 들어, 제2 하부 보호층(150)의 측벽(151)과 제1 하부 보호층(130)의 측벽(131)의 경계에서, 제2 하부 보호층(150)의 측벽(151)과 제1 하부 보호층(130)의 측벽(131)은 동일한 곡률 반경을 가질 수 있다.
예시적인 실시예들에서, 제2 하부 보호층(150)의 측벽(151)과 제1 하부 보호층(130)의 측벽(131)의 경계에서, 제2 하부 보호층(150)의 측벽(151)의 접선과 베이스층(110)의 제2 면(110B)에 평행한 방향(예를 들어, X 방향)이 이루는 각도 및 제1 하부 보호층(130)의 측벽(131)의 접선과 베이스층(110)의 제2 면(110B)에 평행한 방향(예를 들어, X 방향)이 이루는 각도는 35도(degree) 내지 55도 사이일 수 있다.
상기 제1 하부 보호층(130)의 평면 표면부(133)는 제1 하부 보호층(130)의 측벽(131)의 상단에 연결되며, 상기 제1 하부 보호층(130)의 측벽(131)의 상단으로부터 외측으로 연장된 표면부일 수 있다. 상기 제1 하부 보호층(130)의 평면 표면부(133)는 베이스층(110)의 제2 면(110B)에 평행할 수 있다.
예시적인 실시예들에서, 상기 제1 하부 보호층(130)의 평면 표면부(133)가 베이스층(110)의 제2 면(110B)에 평행한 방향(예를 들어, X 방향)으로 연장된 거리(193)는 140㎛ 내지 170㎛ 사이일 수 있다.
예시적인 실시예들에서, 상기 제1 하부 보호층(130)의 측벽(131)의 베이스층(110)의 제2 면(110B)에 수직한 방향(예를 들어, Z 방향)에 따른 높이와 상기 제2 하부 보호층(150)의 측벽(151)의 베이스층(110)의 제2 면(110B)에 수직한 방향(예를 들어, Z 방향)에 따른 높이를 합한 높이(195)는 7㎛ 내지 11㎛ 사이일 수 있다. 상기 높이(195)는 상기 홈(160)이 제2 하부 보호층(150)의 하면(150B)으로부터 베이스층(110)의 제2 면(110B)에 수직한 방향(예를 들어, Z 방향)으로 연장된 거리와 같을 수 있다.
예시적인 실시예들에서, 상기 제1 하부 보호층(130)의 측벽(131)이 베이스층(110)의 제2 면(110B)에 평행한 방향(예를 들어, X 방향)으로 연장된 거리와 상기 제2 하부 보호층(150)의 측벽(151)이 베이스층(110)의 제2 면(110B)에 평행한 방향(예를 들어, Z 방향)으로 연장된 거리를 합한 거리(191)는 8㎛ 내지 12㎛ 사이일 수 있다.
일반적으로, 인터포저(100)의 제조 과정에서 제2 하부 보호층(150) 상에는 인터포저(100)의 핸들링을 위한 접착 테이프와 같은 접착 물질층이 부착(attach) 및 분리(detach)된다. 만약, 제2 하부 보호층(150)의 측벽(151)과 제1 하부 보호층(130)의 측벽(131) 사이에 단차가 형성된 경우에는, 상기 접착 물질층이 분리된 후 상기 단차 주변에 잔류물(residue)이 발생하게 된다. 이러한 잔류물은 패턴 영역(PR)으로 이동하게 되면 전기적 불량을 일으키는 원인이 될 수 있다.
본 개시의 예시적인 실시예들에서, 제2 하부 보호층(150)의 측벽(151)과 제1 하부 보호층(130)의 측벽(131)은 직접 연결되며, 제2 하부 보호층(150)의 측벽(151)과 제1 하부 보호층(130)의 측벽(131) 사이에 단차가 형성되지 않는다. 따라서, 인터포저(100)의 제조 과정에서 인터포저(100)의 핸들링에 이용되는 접착 물질층의 잔류물로 인한 전기적 불량의 발생을 방지할 수 있으므로, 인터포저(100) 및 인터포저(100)를 이용하여 제조된 반도체 패키지의 신뢰성이 향상될 수 있다.
도 4 내지 도 7은 각각 본 개시의 예시적인 실시예들에 따른 인터포저의 일부분을 보여주는 단면도이다. 도 4 내지 도 7은 각각 도 1의 "Ⅲ"으로 표시된 영역에 상응하는 영역을 나타낸다.
도 4를 참조하면, 홈(160)은 제2 하부 보호층(150)의 외곽 영역 및 제1 하부 보호층(130)의 외곽 영역에 형성되며, 제2 하부 보호층(150)의 하면(150B)으로부터 제1 하부 보호층(130)의 상면(130F)까지 연장될 수 있다. 홈(160)에 의해, 베이스층(110)의 제2 면(110B)의 일부분인 평면 표면부(111)가 노출될 수 있다. 이 경우, 상기 홈(160)은 제2 하부 보호층(150)의 측벽(151)과, 제1 하부 보호층(130)의 측벽(131), 및 베이스층(110)의 평면 표면부(111)에 의해 정의될 수 있다.
제1 하부 보호층(130)의 측벽(131)은 제2 하부 보호층(150)의 측벽(151)에 직접 연결될 수 있다. 제1 하부 보호층(130)의 측벽(131)은 제1 하부 보호층(130)의 하면(130B)으로부터 제1 하부 보호층(130)의 상면(130F)까지 연장될 수 있다. 제2 하부 보호층(150)의 측벽(151)과 제1 하부 보호층(130)의 측벽(131)의 경계에서, 제2 하부 보호층(150)의 측벽(151)과 제1 하부 보호층(130)의 측벽(131)은 동일한 기울기를 가질 수 있다.
예시적인 실시예들에서, 제1 하부 보호층(130)의 측벽(131)은 곡면을 포함할 수 있다. 제1 하부 보호층(130)의 측벽(131)은 제1 하부 보호층(130)의 하면(130B)에 연결된 하단으로부터 제1 하부 보호층(130)의 상면(130F)에 연결된 상단까지 곡선 형태의 프로파일을 가질 수 있다. 예시적인 실시예들에서, 제1 하부 보호층(130)의 측벽(131)은 오목한 형태의 프로파일을 가질 수 있다.
도 5를 참조하면, 홈(160)은 제2 하부 보호층(150)의 외곽 영역 및 제1 하부 보호층(130)의 외곽 영역에 형성되며, 제2 하부 보호층(150)의 하면(150B)으로부터 제1 하부 보호층(130)의 상면(130F)까지 연장되고 베이스층(110)의 내부로 더 연장될 수 있다. 홈(160)에 의해, 베이스층(110)의 일부가 노출될 수 있다.
상기 베이스층(110)은 상기 홈(160)을 정의하는 경사 측벽부(113)와 평면 표면부(111)를 포함할 수 있다. 이 경우, 상기 홈(160)은 제2 하부 보호층(150)의 측벽(151)과, 제1 하부 보호층(130)의 측벽(131)과, 및 베이스층(110)의 경사 측벽부(113) 및 평면 표면부(111)에 의해 정의될 수 있다.
제1 하부 보호층(130)의 측벽(131)은 제2 하부 보호층(150)의 측벽(151)에 직접 연결될 수 있다. 제1 하부 보호층(130)의 측벽(131)은 제1 하부 보호층(130)의 하면(130B)으로부터 제1 하부 보호층(130)의 상면(130F)까지 연장될 수 있다. 제2 하부 보호층(150)의 측벽(151)과 제1 하부 보호층(130)의 측벽(131)의 경계에서, 제2 하부 보호층(150)의 측벽(151)과 제1 하부 보호층(130)의 측벽(131)은 동일한 기울기를 가질 수 있다.
예시적인 실시예들에서, 제1 하부 보호층(130)의 측벽(131)은 곡면을 포함할 수 있다. 제1 하부 보호층(130)의 측벽(131)은 제1 하부 보호층(130)의 하면(130B)에 연결된 하단으로부터 제1 하부 보호층(130)의 상면(130F)에 연결된 상단까지 곡선 형태의 프로파일을 가질 수 있다. 예시적인 실시예들에서, 제1 하부 보호층(130)의 측벽(131)은 오목한 형태의 프로파일을 가질 수 있다.
베이스층(110)의 경사 측벽부(113)는 제1 하부 보호층(130)의 측벽(131)에 직접 연결될 수 있다. 베이스층(110)의 경사 측벽부(113)는 베이스층(110)의 제2 면(110B)에 수직한 방향(예를 들어, Z 방향)에 대해 경사지게 연장될 수 있다. 베이스층(110)의 경사 측벽부(113)와 제1 하부 보호층(130)의 측벽(131)의 경계에서, 베이스층(110)의 경사 측벽부(113)와 제1 하부 보호층(130)의 측벽(131)은 동일한 기울기를 가질 수 있다.
예시적인 실시예들에서, 베이스층(110)의 경사 측벽부(113)는 곡면을 포함할 수 있다. 베이스층(110)의 경사 측벽부(113)는 베이스층(110)의 제2 면(110B)에 연결된 하단으로부터 그 상단까지 곡선 형태의 프로파일을 가질 수 있다. 예시적인 실시예들에서, 베이스층(110)의 경사 측벽부(113)는 오목한 형태의 프로파일을 가질 수 있다.
베이스층(110)의 평면 표면부(111)는 베이스층(110)의 경사 측벽부(113)의 상단에 연결되며, 베이스층(110)의 경사 측벽부(113)의 상단으로부터 베이스층(110)의 외측벽(119)까지 연장된 표면부일 수 있다. 베이스층(110)의 평면 표면부(111)는 베이스층(110)의 제2 면(110B)에 평행할 수 있다.
도 6을 참조하면, 홈(160)은 제2 하부 보호층(150)의 외곽 영역에 형성되되, 제1 하부 보호층(130)에는 형성되지 않을 수 있다. 상기 홈(160)은 제2 하부 보호층(150)의 하면(150B)으로부터 상기 제2 하부 보호층(150)의 외곽 영역 일부가 제거된 형태일 수 있다. 상기 홈(160)은 제2 하부 보호층(150)의 하면(150B)으로부터 제2 하부 보호층(150)의 상면(150F)에서 하방으로 이격된 지점까지 연장될 수 있다. 제2 하부 보호층(150)은 상기 홈(160)을 정의하는 측벽(151) 및 평면 표면부(153)를 포함할 수 있다. 이 경우, 상기 홈(160)은 제2 하부 보호층(150)의 측벽(151) 및 평면 표면부(153)에 의해 정의될 수 있다.
제2 하부 보호층(150)의 측벽(151)은 제2 하부 보호층(150)의 하면(150B)에 연결된 하단으로부터 제2 하부 보호층(150)의 상면(150F)으로부터 일정 거리 떨어진 지점에 위치된 상단까지 베이스층(110)의 제2 면(110B)에 수직한 방향(예를 들어, Z 방향)에 대해 기울어지게 연장될 수 있다.
상기 제2 하부 보호층(150)의 평면 표면부(153)는 제2 하부 보호층(150)의 측벽(151)의 상단에 연결되며, 상기 제2 하부 보호층(150)의 측벽(151)의 상단으로부터 외측으로 연장된 표면부일 수 있다. 상기 제2 하부 보호층(150)의 평면 표면부(153)는 베이스층(110)의 제2 면(110B)에 평행할 수 있다.
도 7을 참조하면, 홈(160)에 접하는 제2 하부 보호층(150)의 측벽(151)은 평면을 포함할 수 있다. 제2 하부 보호층(150)의 측벽(151)은 직선 형태의 프로파일을 가지고, 베이스층(110)의 제2 면(110B)에 수직한 방향(예를 들어, Z 방향)에 대해 기울어진 방향으로 연장될 수 있다.
또한, 홈(160)에 접하는 제1 하부 보호층(130)의 측벽(131)은 평면을 포함할 수 있다. 제1 하부 보호층(130)의 측벽(131)은 직선 형태의 프로파일을 가지고, 베이스층(110)의 제2 면(110B)에 수직한 방향(예를 들어, Z 방향)에 대해 기울어진 방향으로 연장될 수 있다.
예시적인 실시예들에서, 제2 하부 보호층(150)의 측벽(151)과 제1 하부 보호층(130)의 측벽(131)은 직접 연결되며, 제2 하부 보호층(150)의 측벽(151)과 제1 하부 보호층(130)의 측벽(131)의 경계에서 제2 하부 보호층(150)의 측벽(151)과 제1 하부 보호층(130)의 측벽(131)은 동일한 기울기를 가질 수 있다. 예를 들어, 베이스층(110)의 제2 면(110B)에 수직한 방향(예를 들어, Z 방향)과 제2 하부 보호층(150)의 측벽(151)이 이루는 사잇각은 베이스층(110)의 제2 면(110B)에 수직한 방향(예를 들어, Z 방향)과 제1 하부 보호층(130)의 측벽(131)이 이루는 사잇각과 동일할 수 있다.
도 8a 내지 도 8m은 본 개시의 예시적인 실시예들에 따른 인터포저의 제조 방법을 나타내는 단면도들이다. 이하에서, 도 8a 내지 도 8m을 참조하여 도 1에 도시된 인터포저(100)의 예시적인 제조 방법을 설명한다.
도 8a를 참조하면, 베이스층(110)에 관통 전극(170)을 형성한다. 예를 들어, 베이스층(110)은 실리콘 웨이퍼일 수 있다. 관통 전극(170)은 베이스층(110)의 제1 면(110F)으로부터 제2 면(110B')을 향하여 연장하되, 베이스층(110)을 관통하지 않는다. 관통 전극(170)은 베이스층(110)의 제1 면(110F)으로부터 제2 면(110B')으로부터 일정 거리 이격된 지점까지 연장될 수 있다.
관통 전극(170)을 형성한 이후, 재배선(redistribution) 공정을 수행하여 베이스층(110)의 제1 면(110F) 상에 재배선 구조물(120)을 형성한다. 재배선 구조물(120)은 도전성 재배선 패턴(121) 및 도전성 재배선 패턴(121)을 피복하는 배선 절연층(123)을 포함할 수 있다. 도전성 재배선 패턴(121)은 다층 구조, 예를 들어 2층 구조를 형성하도록 수직 방향으로 이격된 배선층들과, 상기 배선층들을 연결하도록 수직 방향으로 연장된 도전성 비아들을 포함할 수 있다.
재배선 구조물(120)을 형성한 이후, 재배선 구조물(120) 상에 상부 도전성 패드(125)를 형성한다. 예를 들어, 상부 도전성 패드(125)를 형성하기 위해, 재배선 구조물(120) 상에 도전막을 형성하고, 상기 도전막을 패터닝함으로써 상부 도전성 패드(125)를 형성할 수 있다. 상부 도전성 패드(125)는 재배선 구조물(120)의 도전성 재배선 패턴(121)에 연결되도록 형성될 수 있다. 상기 상부 도전성 패드(125)는 Al, Ni, Cu, 또는 이들의 조합으로 이루어질 수 있다.
도 8b를 참조하면, 도 8a의 결과물을 제1 캐리어 기판(211)에 부착할 수 있다. 제1 캐리어 기판(211)의 일면 상에는 접착 물질층(213)이 형성될 수 있다. 도 8a의 결과물은 베이스층(110)의 제1 면(110F)이 제1 캐리어 기판(211)을 향하도록 제1 캐리어 기판(211) 상에 부착될 수 있다. 상기 제1 캐리어 기판(211)은, 예를 들어 반도체 기판, 유리 기판, 세라믹 기판, 또는 플라스틱 기판일 수 있다.
도 8c를 참조하면, 관통 전극(170)이 노출되도록, 베이스층(110)의 일부분을 제거한다. 베이스층(110)의 일부분이 제거됨에 따라, 베이스층(110)의 제2 면(110B)을 통해 관통 전극(170)이 노출될 수 있고, 관통 전극(170)은 베이스층(110)을 관통할 수 있다.
관통 전극(170)은 베이스층(110)의 제2 면(110B)으로부터 돌출될 수 있다. 예를 들면, 도 8b의 결과물에 대해 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정과 같은 평탄화 공정을 수행하여 관통 전극(170)이 노출될 때까지 베이스층(110)의 일부를 제거하고, 관통 전극(170)의 측면 일부가 노출될 수 있도록 베이스층(110)의 다른 일부를 더 제거할 수 있다.
도 8d를 참조하면, 베이스층(110)의 제2 면(110B) 및 베이스층(110)의 제2 면(110B)으로부터 돌출된 관통 전극(170)을 덮는 제1 예비 하부 보호층(130P)을 형성한다.
예시적인 실시예들에서, 제1 예비 하부 보호층(130P)을 형성하기 위해 PECVD 공정을 수행할 수 있다. 제1 예비 하부 보호층(130P)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 사용하여 형성될 수 있다.
도 8e를 참조하면, 관통 전극(170)이 노출되도록 제1 예비 하부 보호층(130P)의 일부 비아 절연막(171)의 일부를 제거할 수 있다. 제1 예비 하부 보호층(130P)의 일부가 제거된 결과, 베이스층(110)의 제2 면(110B) 및 베이스층(110)의 제2 면(110B)으로부터 돌출된 관통 전극(170)의 측벽을 덮는 제1 하부 보호층(130)이 형성될 수 있다.
예를 들어, 관통 전극(170)을 노출시키기 위해, CMP 공정과 같은 연마 공정을 수행할 수 있다. 상기 연마 공정 결과, 노출된 관통 전극(170)의 표면과 제1 하부 보호층(130)의 표면은 동일 평면(coplanar) 상에 있을 수 있다.
도 8f를 참조하면, 제1 하부 보호층(130)에 리세스(139)를 형성한다. 리세스(139)는 베이스층(110)의 잔류 스크라이브 레인 영역(SLa)에 중첩된 제1 하부 보호층(130)의 영역 내에 형성될 수 있다. 리세스(139)는 스크라이브 레인 영역(SL)을 따라 수평 방향(X 방향 및/또는 Y 방향)으로 연장될 수 있으며, 후속 공정 시 스크라이브 레인 영역(SL)을 인식하기 위한 용도로 이용될 수 있다. 리세스(139)는 제1 하부 보호층(130)의 일부가 제거되어 형성되며, 베이스층(110)이 노출되지 않도록 제1 하부 보호층(130)을 관통하지 않을 수 있다. 리세스(139)가 형성된 영역 내의 제1 하부 보호층(130)의 두께는 리세스(139)의 주변부에 있는 제1 하부 보호층(130)의 두께보다 작을 수 있다. 다른 예시적인 실시예들에서, 리세스(139)는 제1 하부 보호층(130)을 관통하도록 형성되어 베이스층(110)의 제2 면(110B)의 일부를 노출시킬 수도 있다.
도 8g를 참조하면, 제1 하부 보호층(130) 및 관통 전극(170) 상에, 관통 전극(170)과 전기적으로 연결된 하부 도전성 패드(140)를 형성한다. 예를 들어, 하부 도전성 패드(140)를 형성하기 위해, 제1 하부 보호층(130) 상에 도전막을 형성하고, 상기 도전막에 대한 패터닝 공정을 수행할 수 있다.
도 8h를 참조하면, 하부 도전성 패드(140)를 형성한 이후, 제1 하부 보호층(130) 상에 제2 하부 보호층(150)을 형성한다. 제2 하부 보호층(150)은 제1 하부 보호층(130) 및 하부 도전성 패드(140)의 일부를 덮도록 형성될 수 있다. 제2 하부 보호층(150)은 하부 도전성 패드(140)를 부분적으로 노출시키는 오프닝(150P)을 포함할 수 있다. 또한, 제1 하부 보호층(130)은 제1 하부 보호층(130)의 리세스(139)를 채우도록 형성될 수 있다.
예시적인 실시예들에서, 제2 하부 보호층(150)은 유기 물질로 형성될 수 있다. 예를 들어, 제2 하부 보호층(150)은 폴리이미드(PI), 폴리벤즈옥사졸(PBO)로 형성될 수 있다.
도 8i 및 도 8j를 참조하면, 제2 하부 보호층(150)을 형성한 이후, 제1 쏘잉 블레이드(BL1)를 이용하여 베이스층(110)의 스크라이브 레인 영역(SL)을 덮고 있는 제2 하부 보호층(150) 및 제1 하부 보호층(130)에 홈(161)을 형성한다. 제1 쏘잉 블레이드(BL1)를 이용한 쏘잉 공정은 베이스층(110)의 잔류 스크라이브 레인 영역(SLa)을 따라서 연장된 홈(160)을 형성할 수 있다.
상기 제1 쏘잉 블레이드(BL1)를 이용한 상기 쏘잉 공정을 통해 형성된 홈(161)은 제1 하부 보호층(130)의 리세스(도 8h의 139)가 제거될 수 있도록 제1 하부 보호층(130)의 리세스(139)보다 큰 폭으로 형성될 수 있다. 예를 들어, 상기 홈(161)은 300㎛ 내지 400㎛의 폭을 가지도록 형성될 수 있다.
상기 홈(161)은 제2 하부 보호층(150)의 일부 및 제1 하부 보호층(130)의 일부가 제거되어 형성되므로, 상기 홈(161)은 제2 하부 보호층(150)의 측벽(151), 제1 하부 보호층(130)의 측벽(131), 및 제1 하부 보호층(130)의 평면 표면부(133)에 의해 정의될 수 있다. 상기 제1 쏘잉 블레이드(BL1)를 이용한 쏘잉 공정 시, 제2 하부 보호층(150)의 일부 및 제1 하부 보호층(130)의 일부가 함께 제거되므로, 상기 홈(161)을 정의하는 제1 하부 보호층(130)의 측벽(131) 및 제2 하부 보호층(150)의 측벽(151)은 연속적으로 연결되며, 제1 하부 보호층(130)의 측벽(131) 및 제2 하부 보호층(150)의 측벽(151) 사이에는 단차가 형성되지 않는다.
예시적인 실시예들에서, 제1 하부 보호층(130)의 측벽(131)의 프로파일 및 상기 제2 하부 보호층(150)의 측벽(151)의 프로파일은 제1 쏘잉 블레이드(BL1)의 형태에 의해 제어될 수 있다. 예를 들어, 제1 하부 보호층(130)의 측벽(131) 및 제2 하부 보호층(150)의 측벽(151)이 곡면을 가지도록, 라운드된 형태의 단면을 가지는 제1 쏘잉 블레이드(BL1)가 이용될 수 있다.
도 8k를 참조하면, 제2 하부 보호층(150)의 오프닝(도 8j의 150P)을 통해 노출된 하부 도전성 패드(140)에 상에 하부 연결 필라(181)를 형성하고, 상기 하부 연결 필라(181) 상에 보드-인터포저 간 연결 단자(183)를 형성할 수 있다. 예시적인 실시예들에서, 보드-인터포저 간 연결 단자(183)는 솔더 볼 또는 솔더 범프로 형성될 수 있다.
도 8l을 참조하면, 도 8j의 결과물 상에, 제2 접착 물질층(215)을 포함하는 제2 캐리어 기판을 부착할 수 있다. 상기 제2 캐리어 기판은 인터포저(100)의 후속 제조 과정에서 인터포저(100)의 중간 결과물의 핸들링을 용이하게 하기 위해 부착될 수 있다. 상기 제2 캐리어 기판은, 예를 들어 반도체 기판, 유리 기판, 세라믹 기판, 또는 플라스틱 기판일 수 있다. 상기 제2 접착 물질층(215)은 예를 들어, 열경화성 물질을 함유한 폴리머로 구성될 수 있다.
도 8l 및 도 8m을 참조하면, 도 8l의 결과물에서 제2 접착 물질층(215)을 포함하는 제2 캐리어 기판을 제거한다. 만약, 상기 홈(161)에 의해 형성된 표면부에 단차가 있는 경우, 접착 부재의 부착 단계에서 접착 부재가 상기 단차 주변에 완전히 밀착되지 못하게 되고, 이후 접착 부재의 분리 단계에서 접착 부재의 접착력이 완전히 제거되지 못하여 상기 단차 주변에 잔류물이 발생하기 쉽다. 그러나, 본 개시의 예시적인 실시예들에 의하면, 제2 하부 보호층(150)의 측벽(151)과 제1 하부 보호층(130)의 측벽(131)은 그 사이에 단차가 형성되지 않도록 직접 연결되므로, 제2 접착 물질층(215)은 홈(161)에 의해 형성된 표면부에 완전히 밀착될 수 있고, 또한 제2 접착 물질층(215)의 분리 후에 잔류물의 발생이 방지될 수 있다.
제2 접착 물질층(215)을 포함하는 제2 캐리어 기판을 제거한 이후, 제2 쏘잉 블레이드(BL2)를 이용하여 쏘잉 공정을 수행할 수 있다. 상기 제2 쏘잉 블레이드(BL2)를 이용한 쏘잉 공정은 잔류 스크라이브 레인 영역(SLa)을 따라서 제2 접착 물질층(215)이 제거된 도 8l의 결과물을 절단할 수 있다.
상기 제2 쏘잉 블레이드(BL2)는 제1 쏘잉 블레이드(도 8i의 BL1)보다 작은 폭을 가지는 블레이드가 이용되며, 상기 제2 쏘잉 블레이드(BL2)를 이용한 쏘잉 공정에 의해 절단 영역의 폭은 홈(161)의 폭보다 작을 수 있다. 그에 따라, 상기 제2 쏘잉 블레이드(BL2)를 이용한 쏘잉 공정 결과, 스크라이브 레인 영역(SL)의 일부는 잔류하며, 잔류하는 스크라이브 레인 영역(SL)의 일부는 쏘잉 공정을 통해 개별 단위로 분리된 인터포저(100)의 잔류 스크라이브 레인 영역(도 1의 Sla)이 될 수 있다.
이후, 접착 물질층(213) 및 제1 캐리어 기판(211)을 제거하여 도 1 내지 도 3에 예시된 인터포저(100)를 형성할 수 있다.
도 9는 본 개시의 예시적인 실시예들에 따른 반도체 패키지(500)를 나타내는 단면도이다.
도 9를 참조하면, 반도체 패키지(500)는 패키지 기판(310), 패키지 기판(310) 상에 실장된 인터포저(100), 인터포저(100) 상에 실장된 제1 반도체 장치(410) 및 제2 반도체 장치(450)를 포함할 수 있다. 도 9에 도시된 반도체 패키지(500)는 도 1 내지 도 3을 참조하여 설명된 인터포저(100)를 포함하는 것으로 예시되었으나, 반도체 패키지(500)는 도 4 내지 도 7을 참조하여 설명된 인터포저(100)를 포함할 수도 있다.
제1 반도체 장치(410) 및 제2 반도체 장치(450)는 인터포저(100)의 재배선 구조물(120) 상에서 수평 방향으로 상호 이격되도록 실장될 수 있다. 제1 반도체 장치(410) 및 제2 반도체 장치(450)는 인터포저(100)의 재배선 구조물(120)의 도전성 재배선 패턴(121)을 통해 상호 전기적으로 연결될 수 있다. 제1 반도체 장치(410)는 제1 칩 연결 단자(452)를 통해 인터포저(100) 상에 실장될 수 있고, 제2 반도체 장치(450)는 제2 반도체 장치(450)의 패드(451) 상에 부착된 제2 칩 연결 단자(453)를 통해 인터포저(100) 상에 실장될 수 있다. 제1 반도체 장치(410)와 인터포저(100) 사이에는 제1 칩 연결 단자들(452)을 감싸는 제1 언더필 물질층(461)이 배치될 수 있고, 제2 반도체 장치(450)와 인터포저(100) 사이에는 제2 칩 연결 단자들(453)을 감싸는 제2 언더필 물질층(463)이 배치될 수 있다.
도 9에서는 예시적으로 2개의 반도체 장치가 인터포저(100) 상에 실장된 것으로 예시되었으나, 반도체 패키지(500)는 인터포저(100) 상에 배치된 3개 이상의 반도체 장치를 포함할 수도 있다.
예시적인 실시예들에서, 제1 반도체 장치(410)는 적층형 메모리 장치일 수 있다. 예를 들어, 제1 반도체 장치(410)는 버퍼 다이(411) 및 복수의 코어 다이(413, 415, 417)을 포함할 수 있다. 예를 들어, 버퍼 다이(411)는 인터페이스 다이, 베이스 다이, 로직 다이, 마스터 다이 등으로도 지칭될 수 있고, 그리고 코어 다이들(413, 415, 417)은 각각 메모리 다이, 슬레이브 다이 등으로도 지칭될 수 있다. 도 9에서는 제1 반도체 장치(410)가 3개의 코어 다이들(413, 415, 417)을 포함되는 것으로 예시되었으나, 코어 다이들(413, 415, 417)의 개수는 다양하게 변경될 수 있다. 예를 들어, 제1 반도체 장치(410)는 4개, 8개, 12개 또는 16개 코어 다이들(413, 415, 417)을 포함할 수 있다.
버퍼 다이(411) 및 코어 다이들(413, 415, 417)은 실리콘 관통 전극(419)(TSV; Through Silicon Via)을 포함할 수 있다. 버퍼 다이(411) 및 코어 다이들(413, 415, 417)은 TSV(419)를 통해 적층되고, 전기적으로 연결될 수 있다. 이에 따라, 제1 반도체 장치(410)는 다수의 다이들이 적층되는 3차원 메모리 구조를 가질 수 있다. 예를 들어, 제1 반도체 장치(410)는 HBM(High Bandwidth Memory) 또는 HMC(Hybrid Memory Cube) 표준을 기반으로 구현될 수 있다.
코어 다이들(413, 415, 417) 각각은 메모리 셀 어레이를 포함할 수 있다. 버퍼 다이(411)는 물리 계층(physical layer) 및 직접 접근 영역을 포함할 수 있다. 버퍼 다이(411)의 물리 계층은 외부의 호스트 장치와의 통신을 위한 인터페이스 회로들을 포함할 수 있고, 인터포저(100)를 통해 제2 반도체 장치(450)와 전기적으로 연결될 수 있다. 제1 반도체 장치(410)는 물리 계층을 통해 제2 반도체 장치(450)로부터 신호들을 수신하거나, 또는 제2 반도체 장치(450)로 신호들을 전송할 수 있다. 버퍼 다이(411)의 물리 계층을 통해 수신된 신호들 및/또는 데이터는 TSV들을 통해 코어 다이들(413, 415, 417)로 전달될 수 있다. 직접 접근 영역은 제2 반도체 장치(450)를 통하지 않고 제1 반도체 장치(410)를 테스트할 수 있는 접근 경로를 제공할 수 있다. 상기 직접 접근 영역은 외부의 테스트 장치와 직접 통신할 수 있는 도전 수단(예를 들어, 포트 또는 핀)을 포함할 수 있다.
버퍼 다이(411)와 코어 다이(413) 사이, 또는 코어 다이들(413, 415, 417) 사이에는 절연성 접착층이 개재될 수 있다. 절연성 접착층은, 예를 들어, 비전도성 필름(Non Conductive Film, NCF), 비전도성 페이스트(Non Conductive Paste, NCP), 절연성 폴리머 또는 에폭시 수지를 포함할 수 있다. 제1 반도체 장치(410)는 버퍼 다이(411)의 측면 및 코어 다이들(413, 415, 417)의 측면들을 덮는 몰딩층(420)을 더 포함할 수 있다. 상기 몰딩층(420)은 예를 들면, 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
제2 반도체 장치(450)는, 예를 들어 시스템 온 칩, 중앙 처리 장치(CPU) 칩, 그래픽 처리 장치(GPU) 칩, 또는 어플리케이션 프로세서(AP) 칩일 수 있다.
제2 반도체 장치(450)는 제1 반도체 장치(410)를 이용하여 반도체 패키지(500)가 지원하는 어플리케이션들을 실행할 수 있다. 예를 들어, 제2 반도체 장치(450)는 CPU(Central Processing Unit), AP(Application Processor), GPU(Graphic Processing Unit), NPU(Neural Processing Unit), TPU(Tensor Processing Unit), VPU(Vision Processing Unit), ISP(Image Signal Processor) 및 DSP(Digital Signal Processor) 중 적어도 하나의 프로세서를 포함하여 특화된 연산들을 실행할 수 있다.
제2 반도체 장치(450)는 물리 계층 및 메모리 컨트롤러를 포함할 수 있다. 제2 반도체 장치(450)의 물리 계층은 제1 반도체 장치(410)의 물리 계층과 신호들을 송수신하기 위한 입출력 회로들을 포함할 수 있다. 제2 반도체 장치(450)는 물리 계층을 통해 제1 반도체 장치(410)의 물리 계층으로 다양한 신호들을 제공할 수 있다. 상기 메모리 컨트롤러는 제1 반도체 장치(410)의 전반적인 동작을 제어할 수 있다. 메모리 컨트롤러는 인터포저(100)의 도전성 재배선 패턴(121)을 통해 제1 반도체 장치(410)를 제어하기 위한 신호들을 제1 반도체 장치(410)로 전송할 수 있다.
반도체 패키지(500)는 인터포저(100) 상에 배치되고 제1 반도체 장치(410) 및 제2 반도체 장치(450)를 몰딩하는 패키지 몰딩층(471)을 더 포함할 수 있다. 패키지 몰딩층(471)은 예를 들면, 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다. 예시적인 실시예들에서, 패키지 몰딩층(471)은 인터포저(100)의 상면, 제1 반도체 장치(410)의 측면, 및 제2 반도체 장치(450)의 측면을 덮되, 제1 반도체 장치(410)의 상면과 제2 반도체 장치(450)의 상면을 덮지 않을 수 있다.
반도체 패키지(500)는 제1 반도체 장치(410) 및 제2 반도체 장치(450)의 상면을 덮는 방열 부재(475)를 더 포함할 수 있다. 방열 부재(475)는 히트 슬러그(heat slug) 또는 히트 싱크(heat sink)와 같은 방열판을 포함할 수 있다. 예시적인 실시예들에서, 방열 부재(475)는 패키지 기판(310)의 상면 상에서, 제1 반도체 장치(410), 제2 반도체 장치(450), 및 인터포저(100)를 포위할 수 있다.
또한, 반도체 패키지(500)는 열적 인터페이스 물질(thermal interface material, 473)를 더 포함할 수 있다. 열적 인터페이스 물질(473)은 방열 부재(475)와 제1 반도체 장치(410) 사이 및 방열 부재(475)와 제2 반도체 장치(450) 사이에 배치될 수 있다.
패키지 기판(310)은 보드-인터포저 간 연결 단자(183)를 통해 인터포저(100)와 전기적으로 연결될 수 있다. 인터포저(100)와 패키지 기판(310) 사이에는 언더필 물질층(330)이 개재될 수 있다. 언더필 물질층(330)은 보드-인터포저 간 연결 단자들(183)을 감쌀 수 있다.
예시적인 실시예들에서, 언더필 물질층(330)은 인터포저(100)의 베이스층(110)의 외측벽(도 3의 119)의 일부를 덮을 수 있다. 또한, 언더필 물질층(330)은 홈(160)에 의해 형성된 제1 하부 보호층(130)의 표면부 및 제2 하부 보호층(150)의 표면부를 덮을 수 있다. 예컨대, 언더필 물질층(330)은 베이스층(110)의 외곽 영역에 인접된 제1 하부 보호층(130)의 측벽(도 3의 131)과 제2 하부 보호층(150)의 측벽(도 3의 151)을 덮을 수 있다.
패키지 기판(310)은 기판 베이스(311), 및 기판 베이스(311)의 상면 및 하면에 각각 배치되는 기판 상부 패드(313) 및 기판 하부 패드(315)를 포함할 수 있다. 예시적인 실시예들에서, 패키지 기판(310)은 인쇄회로기판일 수 있다. 예를 들면, 패키지 기판(310)은 멀티 레이어 인쇄 회로 기판일 수 있다. 기판 베이스(311)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 기판 상부 패드(313)에는 보드-인터포저 간 연결 단자(183)가 연결될 수 있고, 기판 하부 패드(315)에는 외부 장치와 반도체 패키지(500)를 전기적으로 연결하도록 구성된 패키지 연결 단자(320)가 연결될 수 있다.
본 개시의 예시적인 실시예들에 의하면, 인터포저(100)에서 제2 하부 보호층(150)의 측벽(151)과 제1 하부 보호층(130)의 측벽(131)은 직접 연결되며, 제2 하부 보호층(150)의 측벽(151)과 제1 하부 보호층(130)의 측벽(131) 사이에 단차가 형성되지 않는다. 따라서, 인터포저(100)의 제조 과정에서 인터포저(100)의 핸들링에 이용되는 접착 테이프와 같은 접착 물질층의 잔류물로 인한 전기적 불량의 발생을 방지할 수 있으므로, 인터포저(100)를 이용하여 제조된 반도체 패키지(500)의 신뢰성이 향상될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 인터포저 110: 베이스층
120: 재배선 구조물 130: 제1 하부 보호층
140: 하부 도전성 패드 150: 제2 하부 보호층
160: 홈 170: 관통 전극
500: 반도체 패키지

Claims (10)

  1. 서로 반대된 제1 면 및 제2 면을 포함하는 베이스층;
    상기 베이스층의 상기 제1 면 상에 마련되고, 도전성 재배선 패턴을 포함하는 재배선 구조물;
    상기 베이스층의 상기 제2 면 상의 제1 하부 보호층;
    상기 제1 하부 보호층 상의 하부 도전성 패드;
    상기 베이스층 및 상기 제1 하부 보호층을 관통하고, 상기 재배선 구조물의 상기 도전성 재배선 패턴을 상기 하부 도전성 패드에 전기적으로 연결하는 관통 전극;
    상기 제1 하부 보호층 상에 있고, 상기 하부 도전성 패드에 접촉하는 제2 하부 보호층;
    상기 제2 하부 보호층의 오프닝을 통해 상기 하부 도전성 패드에 연결된 연결 단자;
    상기 연결 단자에 연결된 패키지 기판; 및
    상기 베이스층의 상기 제1 면 상의 적어도 하나의 반도체 장치;
    를 포함하고,
    상기 베이스층의 상기 제2 면의 외곽 영역 상의 상기 제2 하부 보호층의 외곽 영역 및 상기 제1 하부 보호층의 외곽 영역에는 홈이 형성되고,
    상기 제2 하부 보호층은 상기 홈에 접하는 측벽을 포함하고,
    상기 제1 하부 보호층은 상기 제2 하부 보호층의 상기 측벽에 연결된 측벽을 포함하고,
    상기 제2 하부 보호층의 상기 측벽과 상기 제1 하부 보호층의 상기 측벽의 경계에서, 상기 제2 하부 보호층의 상기 측벽과 상기 제1 하부 보호층의 상기 측벽은 동일한 기울기를 가지는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제2 하부 보호층은 상기 제1 하부 보호층에 접하는 상면 및 상기 상면에 반대된 하면을 포함하고,
    상기 제2 하부 보호층의 상기 측벽은 상기 제2 하부 보호층의 상기 하면에 연결된 하단으로부터 상기 제2 하부 보호층의 상면에 연결된 상단까지 외측으로 상향 경사지게 연장된 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제2 하부 보호층의 상기 측벽은 그 하단에서 그 상단까지 오목한 곡선 형태의 프로파일을 가지는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 제1 하부 보호층의 상기 측벽은 오목한 곡선 형태의 프로파일을 가지는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제1 하부 보호층은 상기 제1 하부 보호층의 상기 측벽의 상단에 연결되고 상기 베이스층의 상기 제2 면과 평행하게 연장된 평면 표면부를 더 포함하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 베이스층의 상기 제2 면에 수직한 제1 방향 및 상기 베이스층의 상기 제2 면에 평행한 제2 방향에 있어서,
    상기 제1 하부 보호층의 상기 측벽의 상기 제1 방향에 따른 높이 및 상기 제2 하부 보호층의 상기 측벽의 상기 제1 방향에 따른 높이의 합은 7㎛ 내지 11㎛ 사이이고,
    상기 제1 하부 보호층의 상기 측벽의 상기 제2 방향에 따른 거리 및 상기 제2 하부 보호층의 상기 측벽의 상기 제2 방향에 따른 거리의 합은 8㎛ 내지 12㎛ 사이인 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 홈은 상기 베이스층의 상기 제2 면의 가장자리를 따라서 연속적으로 연장된 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제1 하부 보호층은 무기 물질을 포함하고,
    상기 제2 하부 보호층은 유기 물질을 포함하는 반도체 패키지.
  9. 서로 반대된 제1 면 및 제2 면을 포함하는 베이스층;
    상기 베이스층의 상기 제2 면 상의 제1 하부 보호층;
    상기 제1 하부 보호층 상의 하부 도전성 패드;
    상기 베이스층 및 상기 제1 하부 보호층을 관통하고, 상기 하부 도전성 패드에 연결하는 관통 전극;
    상기 제1 하부 보호층 상에 있고, 상기 하부 도전성 패드에 접촉하는 제2 하부 보호층;
    상기 제2 하부 보호층의 오프닝을 통해 상기 하부 도전성 패드에 연결된 연결 단자; 및
    상기 연결 단자에 연결된 패키지 기판;
    을 포함하고,
    상기 제2 하부 보호층의 외곽 영역에는 홈이 형성되고,
    상기 홈에 접하는 상기 제2 하부 보호층의 측벽은 상기 베이스층의 상기 제2 면에 수직한 방향 대해 경사지게 연장된 반도체 패키지.
  10. 서로 반대된 제1 면 및 제2 면을 포함하는 베이스층;
    상기 베이스층의 상기 제1 면 상에 마련되고, 도전성 재배선 패턴을 포함하는 재배선 구조물;
    상기 베이스층의 상기 제2 면 상의 제1 하부 보호층;
    상기 제1 하부 보호층 상의 하부 도전성 패드;
    상기 베이스층 및 상기 제1 하부 보호층을 관통하고, 상기 재배선 구조물의 상기 도전성 재배선 패턴을 상기 하부 도전성 패드에 전기적으로 연결하는 관통 전극; 및
    상기 제1 하부 보호층 상에 있고, 상기 하부 도전성 패드에 접촉하는 제2 하부 보호층;
    을 포함하고,
    상기 베이스층의 상기 제2 면의 외곽 영역에 중첩된 상기 제2 하부 보호층의 외곽 영역 및 상기 제1 하부 보호층의 외곽 영역에는 홈이 형성되고,
    상기 제2 하부 보호층은 상기 홈에 접하는 측벽을 포함하고,
    상기 제1 하부 보호층은 상기 제2 하부 보호층의 상기 측벽에 연결된 측벽을 포함하고,
    상기 제2 하부 보호층의 상기 측벽과 상기 제1 하부 보호층의 상기 측벽의 경계에서, 상기 제2 하부 보호층의 상기 측벽과 상기 제1 하부 보호층의 상기 측벽은 동일한 곡률을 가지는 인터포저.
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