KR102818494B1

KR102818494B1 - Mosfet 소자 및 그 제조 방법

Info

Publication number: KR102818494B1
Application number: KR1020200157896A
Authority: KR
Inventors: 김광수; 김정훈
Original assignee: 서강대학교산학협력단
Priority date: 2020-11-23
Filing date: 2020-11-23
Publication date: 2025-06-10
Anticipated expiration: 2040-11-23
Also published as: KR20220070882A

Abstract

본 발명의 일 실시예에 따른 MOSFET 소자는 반도체 기판 상에 구비된 드리프트층과, 상기 드리프트층 상에 구비된 게이트 전극과, 상기 게이트 전극 양측의 상기 드리프트층 상부에 구비된 베이스 영역 및 소스 영역의 적층 패턴과, 상기 적층 패턴 측벽에 구비된 저항성 접촉 영역과, 상기 저항성 접촉 영역 및 상기 드리프트층을 관통하여 구비된 트렌치와, 상기 트렌치 저부에 구비된 차폐 패턴과, 상기 트렌치 내에 매립되어 상기 드리프트층과 접촉하여 헤테로 정션 다이오드(Heteo junction Diode)를 형성하는 도전 물질을 포함하는 것을 특징으로 한다.

Description

MOSFET 소자 및 그 제조 방법{MOSFET DEVICE AND METHOD THEREOF}

본 발명은 MOSFET 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 헤테로 정션 다이오드(Hetero junction diode)가 집적된 MOSFET 소자 및 그 제조 방법에 관한 것이다.

일반적으로 파워 MOSFET 소자는 소스/드레인 영역 사이에 바디 다이오드로서 기생 pn 다이오드가 형성되어 있다. 이러한 기생 pn 다이오드는 DC-DC 컨버터등의 스위치 회로에서 환류 다이오드(Freewheeling diode)로서 이용된다. 그러나, 수퍼 접합 구조에서 pn 접합 면적이 넓어지게 되므로 기존의 MOSFET 소자에 비해 바디 다이오드의 역 회복 특성이 저하되는 단점을 가지고 있다. 이를 해결하기 위해 쇼트키 다이오드를 병렬로 연결할 수 있으나, 추가적인 쇼트키 다이오드는 누설 전류를 증가시키고 추가 인덕턴스를 발생시켜 고주파 작동을 제한할 수 있다.

한국공개특허 제10-2014-0138416호는 쇼트키 다이오드 내장 반도체 소자에 관한 것으로, 기판의 상부에 형성되는 제1 도전형의 에피층; 상기 에피층 상부에 적층되는 제2 도전형의 바디층; 상기 바디층 상부에 적층되는 제1 도전형의 소스층; 상기 소스층으로부터 에피층의 일부까지 수직 방향으로 형성되는 게이트 트렌치; 상기 게이트 트렌치의 좌우로 일정 거리 이격되어 형성되며, 상기 소스층으로부터 에피층의 일부까지 수직 방향 으로 형성되는 바디 트렌치; 및 상기 바디 트렌치의 외측벽에 접하면서 상기 에피층에 형성되는 제2 도전형의 가드링;을 포함하는 것을 특징으로 한다.

한국공개특허 제10-2008-0044805호는 반도체 소자의 제조 방법에 관한 것으로, 제1 도전형을 갖는 실리콘 기판상에 상기 제1 도전형을 갖는 제1 에피택시얼막을 형성하는 단계; 인접한 두개의 트렌치 사이의 상기 제1 에피택시얼막이 상기 트렌치의 폭보다 큰 폭을 갖는, 상기 제1 에피택시 얼막 내에 복수의 트렌치를 형성하는 단계; 및 상기 트렌치가 상기 제1 에피택시얼막의 불순물 농도보다 높은 불순물 농도를 갖는 제2 에피택시얼막으로 매립 되도록 상기 트렌치 및 상기 제1 에피택시얼막 상에 제2 도전형을 갖는 제2 에피택시얼막을 형성하는 단계 를 포함하고, 여기서, 상기 제2 에피택시얼막을 형성하는 단계는 실리콘 소스 가스 및 할로겐화물 가스의 혼합 가스가 상기 제2 에피택시얼막을 형성하기 위해 사용되는 최종 단계를 포함하는 것을 특징으로 한다.

한국공개특허 제10-2014-0138416호 한국공개특허 제10-2008-0044805호

본 발명의 일 실시예는 헤테로 정션 다이오드가 집적된 구조를 형성함으로써, 역회복 전하 및 역회복 시간을 감소시켜 소자의 역회복 특성을 향상시키는 MOSFET 소자 및 그 제조 방법을 제공하고자 한다.

본 발명의 일 실시예는 헤테로 정션 다이오드 일측에 차폐 패턴을 형성함으로써, 전기장의 항복이 발생하지 않도록 하여 소자의 신뢰성을 향상시키는 MOSFET 소자 및 그 제조 방법을 제공하고자 한다.

본 발명의 일 실시예에 따른 MOSFET 소자는 반도체 기판 상에 구비된 드리프트층, 상기 드리프트층 상에 구비된 게이트 전극, 상기 게이트 전극 양측의 상기 드리프트층 상부에 구비된 베이스 영역 및 소스 영역의 적층 패턴, 상기 적층 패턴 측벽에 구비된 저항성 접촉 영역, 상기 저항성 접촉 영역 및 상기 드리프트층 내에 구비된 트렌치, 상기 트렌치 저부에 구비된 차폐 패턴과 상기 트렌치 내에 매립되어 상기 드리프트층과 접촉하여 헤테로 정션 다이오드(Heteo junction Diode)를 형성하는 도전 물질을 포함하는 것을 특징으로 한다.

상기 드리프트층은 에피텍셜 성장(Epitaxy growth)을 통해 형성하는 것을 특징으로 한다.

상기 반도체 기판 및 소스 영역은 제1 도전형이며, 베이스 영역은 제2 도전형인 것을 특징으로 한다.

상기 차폐 패턴, 저항성 접촉 영역 및 상기 헤테로 정션 다이오드의 도전물질은 제2 도전형 폴리실리콘인 것을 특징으로 한다.

상기 반도체 기판은 하부에 드레인 메탈 라인을 더 포함하고, 상기 헤테로 정션 다이오드가 형성된 전체 상부에 소스 메탈 라인을 더 포함하는 것을 특징으로 한다.

또한, 본 발명의 일 실시예에 따른 MOSFET 소자의 제조 방법은 반도체 기판 상부에 드리프트층을 형성하는 단계와, 상기 드리프트층 상부에 베이스 영역 및 소스 영역을 포함하는 적층 패턴을 형성하는 단계와, 상기 적층 패턴 측벽에 저항성 접촉 영역을 형성하는 단계와, 상기 저항성 접촉 영역 및 상기 드리프트층을 식각하여 측벽에 상기 드리프트층이 노출되는 트렌치를 형성하는 단계와, 상기 트렌치 저부에 일정 두께의 차폐 패턴을 형성하는 단계와, 상기 적층 패턴 및 드리프트층을 식각하여 상기 드리프트층이 노출되는 게이트 영역을 형성하는 단계와, 상기 게이트 영역에 게이트 물질을 증착하여 게이트 전극을 형성하는 단계와, 상기 트렌치 내에 도전물질을 매립하여 상기 트렌치 측벽에 노출된 상기 드리프트층과 접촉하는 헤테로 정션 다이오드를 형성하는 단계를 포함하는 것을 특징으로 한다.

상기 반도체 기판 및 소스 영역은 제1 도전형이며, 베이스 영역은 제2 도전형으로 형성하는 것을 특징으로 한다.

상기 차폐 패턴, 저항성 접촉 영역 및 상기 헤테로 정션 다이오드의 도전물질은 제2 도전형 폴리실리콘으로 형성하는 것을 특징으로 한다.

상기 반도체 기판은 하부에 드레인 메탈 라인을 더 포함하고, 상기 헤테로 정션 다이오드가 형성된 전체 상부에 소스 메탈 라인을 형성하는 단계를 더 포함하는 것을 특징으로 한다.

개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.

본 발명의 일 실시예에 따른 MOSFET 소자 및 그 제조 방법은 헤테로 정션 다이오드가 집적된 구조를 형성함으로써, 역회복 전하 및 역회복 시간을 감소시켜 소자의 역회복 특성을 향상시키는 효과가 있다.

본 발명의 일 실시예에 따른 MOSFET 소자 및 그 제조 방법은 헤테로 정션 다이오드 일측에 차폐 패턴을 형성함으로써, 전기장의 항복이 발생하지 않도록 하여 소자의 신뢰성을 향상시키는 효과가 있다.

도 1은 본 발명의 일 실시예에 따른 MOSFET 소자를 도시한 단면도이다.
도 2a 내지 2g는 본 발명의 일 실시예에 따른 MOSFET 소자의 제조 방법을 도시한 단면도이다.
도 3 및 도 4는 종래 기술의 MOSFET 소자 및 본 발명의 일 실시예에 따른 MOSFET 소자의 소수 캐리어 농도 분포도를 도시한 도면이다.
도 5는 종래 기술의 MOSFET 소자 및 본 발명의 일 실시예에 따른 MOSFET 소자의 역회복 특성을 도시한 그래프이다.

본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.

한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.

"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다"또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.

본 발명은 컴퓨터가 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현될 수 있고, 컴퓨터가 읽을 수 있는 기록 매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록 장치를 포함한다. 컴퓨터가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장 장치 등이 있다. 또한, 컴퓨터가 읽을 수 있는 기록 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산 방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.

여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.

Double-Trench (DT) UMOSFET는 반도체 산업에서 주로 사용되는 물질인 실리콘(Si) 보다 큰 에너지대역, 높은 열 전도성, 낮은 온저항을 가지고 있는 물질인 탄화규소(SiC) 를 이용하여 파워 MOSFET에 적합한 성능을 얻을 수 있다. 이때 기존의 트렌치 UMOSFET 과 비교하여 소스(source)영역에 트렌치(trench)구조를 삽입한 Double-Trench (DT) UMOSFET은 저저항 특성을 실현시키기 위한 소자로 알려져 있다. DT-UMOSFET은 게이트 하부에 집중되는 전계를 소스와 인접한 트렌치 영역으로 분산시켜 동일한 항복 전압을 유지하면서 도핑 농도를 높일 수 있는 특징을 갖는다.

도 1은 본 발명의 일 실시예에 따른 MOSFET 소자를 도시한 단면도이다

도 1을 참조하면, 하부에 드레인 메탈 라인(100)을 포함하는 반도체 기판(105)이 구비된다.

드레인 메탈 라인(100)은 전기적으로 반도체 기판(105)과 접속된다. 이때, 드레인 메탈 라인(100)은 전극으로 사용되는 공지된 도전성 물질일 수 있다. 예컨대, 드레인 메탈 라인(100)은 In, Co, Si, Ge, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Nb, Al, Ni, Cu, 또는 WTi 일 수 있으나 이에 한정되지 아니한다. 또한, 반도체 기판(105)은 제1 도전형을 가지며, 제1 도전형은 n타입일 수 있다.

반도체 기판(105) 상부에 드리프트층(110)이 구비된다. 드리프트층(110)은 반도체 기판(105)으로부터 에피택셜 성장(Epitaxy Growth) 방법을 통해 형성된다. 드리프트층(110)은 반도체 기판(105)과 동일한 제1 도전형을 가지며, 바람직하게는 n타입으로 형성될 수 있다. 드리프트층(110)은 반도체 기판(105)에 비해여 낮은 도핑 농도를 갖는다. 드리프트층(110)은 반도체 소자의 내압을 결정짓는 역할을 한다.

드리프트층(110) 상부에 드리프트층(110)과 접속하는 게이트 절연막(145) 및 게이트 전극(150)이 구비된다.

게이트 전극(150) 양측의 드리프트층(110) 상부에 구비된 베이스 영역(115) 및 소스 영역(120)의 적층 패턴(123)이 구비된다. 베이스 영역(115)은 제2 도전형을 가지며, 소스 영역(120)은 제1 도전형을 갖는다. 즉, 제1 도전형이 n타입일 때, 베이스 영역(115)은 p타입 불순물로 도핑 될 수 있으며, 소스 영역(120)은 n타입 불순물로 도핑 될 수 있다.

적층 패턴(123) 측벽에 일정 두께의 폴리실리콘층으로 형성된 저항성 접촉 영역(125a)이 구비된다. 저항성 접촉 영역(125a)은 게이트 절연막(145)으로부터 전기장을 분산시키는 역할을 한다.

드리프트층(110) 내에 측벽에 저항성 접촉 영역(125a) 및 드리프트층(110) 일부 영역이 노출되는 트렌치(130)가 구비된다. 트렌치(130)는 게이트 전극(150)을 기준으로 드리프트층(110) 양측에 형성되며, 드리프트층(110)이 일정 깊이 식각되어 형성될 수 있다.

트렌치(130) 저부에는 차폐 패턴(135)이 구비된다. 차폐 패턴(135)은 제2 도전형 폴리실리콘층이며, 제2 도전형은 p타입일 수 있다. 차폐 패턴(135)의 형성으로, 게이트 전극에 높은 전계가 집중되는 것을 방지하여 소자의 정적 특성이 저하되지 않고, 소자의 신뢰성을 향상시킬 수 있다.

트렌치(130) 내에는 도전물질(155)이 매립되며, 매립된 도전물질(155)은 측벽에 노출된 드리프트층(110)과 접촉하여 헤테로 정션(Heteo junction) 영역(127)이 형성된다. 도전물질(155)은 제2 도전형 폴리실리콘일 수 있다. 즉, 제1 도전형이 n타입일 때, 도전물질은 p타입 폴리실리콘일 수 있다.

헤테로 정션 다이오드(127)가 형성된 전체 상부에 소스 메탈 라인(160)이 구비된다. 소스 메탈 라인(160)은 전극으로 사용되는 공지된 도전성 물질일 수 있다. 예컨대, 소스 메탈 라인(160)은 In, Co, Si, Ge, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Nb, Al, Ni, Cu, 또는 WTi 일 수 있으나 이에 한정되지 아니한다.

이와 같이, MOSFET 구조 내에 쇼트키 다이오드와 특성이 유사한 헤테로 정션 다이오드가 집적된 구조가 형성된다. 헤테로 정션 다이오드는 p타입 폴리실리콘과 n타입 탄화규소의 쇼트키 다이오드와 마찬가지로 다수 캐리어 소자(Majority carrier device)이므로 역회복 시 소자 내에서 소수 캐리어가 저장되지 않아 역회복 특성이 향상되는 효과를 얻을 수 있다.

도 2a 내지 2g는 본 발명의 일 실시예에 따른 MOSFET 소자의 제조 방법을 도시한 단면도이다.

도 2a를 참조하면, 하부에 드레인 메탈 라인(100)을 포함하는 반도체 기판(105)이 구비된다. 드레인 메탈 라인(100)은 전기적으로 반도체 기판(105)과 접속된다. 이때, 드레인 메탈 라인(100)은 전극으로 사용되는 공지된 도전성 물질일 수 있다. 예컨대, 드레인 메탈 라인(100)은 In, Co, Si, Ge, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Nb, Al, Ni, Cu, 또는 WTi 일 수 있으나 이에 한정되지 아니한다.

반도체 기판(105)은 제1 도전형을 가지며, 제1 도전형은 n타입일 수 있다.

이어서, 반도체 기판(105) 상부에 드리프트층(110)을 형성한다. 드리프트층(110)은 반도체 기판(105)으로부터 에피택셜 성장(Epitaxy Growth) 방법으로 형성할 수 있다. 드리프트층(110)은 반도체 기판(105)과 동일한 제1 도전형을 가지며, 바람직하게는 n타입으로 형성될 수 있다. 드리프트층(110)은 반도체 기판(105)에 비해여 낮은 도핑 농도를 갖는다. 드리프트층(110)은 반도체 소자의 내압을 결정짓는 역할을 한다.

이어서, 드리프트층(110) 상부에 베이스 영역(115) 및 소스 영역(120)을 형성한다. 베이스 영역(115)은 제2 도전형을 가지며, 소스 영역(120)은 제1 도전형을 갖는다. 즉, 제1 도전형이 n타입일 때, 베이스 영역(115)은 p타입 불순물로 도핑 될 수 있으며, 소스 영역(120)은 n타입 불순물로 도핑 될 수 있다.

소스 영역(120) 및 베이스 영역(115)을 순차적으로 식각하여 드리프트층(130)이 노출되는 적층 패턴(123)을 형성한다. 그리고, 적층 패턴(123)을 포함하는 드리프트층(130) 상부에 제2 도전형의 폴리실리콘층(125)을 증착한 후 소스 영역(120)이 노출될때까지 평탄화 공정을 진행한다.

도 2b를 참조하면, 적층 패턴(123) 및 폴리실리콘층(125) 상부에 헤테로 정션 예정 영역을 오픈하는 마스크 패턴을 형성한다. 마스크 패턴은 적층 패턴(123) 양측의 폴리실리콘층(125)이 노출되도록 형성하며, 적층 패턴(123) 측벽에 일정 두께의 폴리실리콘층(125)이 남겨지도록 폴리실리콘층(125)의 일부가 덮힌 형태로 형성할 수 있다. 상기 마스크 패턴은 포토리소그래피(Photolithography) 또는 e-빔 리소그래피(E-beam Lithography) 공정을 통하여 패턴 형성된 산화물층일 수 있으나 이에 한정되는 것은 아니다.

이어서, 상기 마스크 패턴을 식각 마스크로 폴리실리콘층(125) 및 드리프트층(110)을 식각하여 측면에 드리프트층(110)이 노출되는 트렌치(130)를 형성한다. 트렌치(130) 형성 과정에서 적층 패턴(123) 측벽에 일정 두께의 폴리실리콘층이 남겨지며 저항성 접촉 영역(125a)을 형성한다. 저항성 접촉 영역(125a)은 후속으로 형성되는 게이트 절연막으로부터 전기장을 분산시키는 역할을 한다.

트렌치(130)를 포함하는 전체 상부에 제2 도전형 물질을 증착한 후 에치-백 공정을 진행하여 트렌치(130) 저부에 차폐 패턴(135)을 형성한다. 이때, 차폐 패턴(135)은 폴리실리콘층이며, 제2 도전형은 p타입일 수 있다. 차폐 패턴(135)의 형성으로, 게이트 전극으로 높은 전계가 집중되는 것을 방지하여 소자의 신뢰성을 향상시킬 수 있다. 이때, 소자의 정적 특성은 저하되지 않는다.

차폐 패턴(135)은 트렌치(130) 저부에 일정 두께만큼 형성되며, 트렌치(130) 측벽의 드리프트층(110)이 일정 영역 노출되는 범위 내에서 형성하는 것이 바람직하다.

이후, 식각에 사용된 마스크 패턴을 제거한다. 마스크 패턴은 드리프트층 식각이후 제거할 수 도 있으며, 차폐 패턴(135) 형성 후 제거할 수 도 있다.

도 2c를 참조하면, 적층 패턴(123)을 포함하는 전체 상부에 게이트 영역을 오픈하는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 소스 영역(120), 베이스 영역(115) 및 드리프트층(110)을 식각하여 드리프트층(110)이 노출되는 게이트 트렌치(140)를 형성한다.

도 2d를 참조하면, 게이트 트렌치(140)를 포함하는 전체 상부에 게이트 절연막(145)을 형성한다. 게이트 절연막(145)은 열 산화 공정을 통하여 형성할 수 있으나, 이에 한정되는 것은 아니며, 공지된 절연 물질을 열증착, 전자빔 증착, 스퍼터링, 화학기상증착(Chemicla Vapor Deposition), 원자층 증착(Atomic Layer Deposition) 방법 등을 이용하여 형성할 수 있다. 이후, 마스크 패턴을 제거하여 게이트 트렌치(140) 내측면에만 게이트 절연막(145)이 남겨지도록 한다.

도 2e를 참조하면, 게이트 절연막(145)이 형성된 게이트 트렌치(140) 내에 도전물질을 매립한 후 소스 영역(120)이 노출될때까지 식각하여 게이트 전극(150)을 형성한다. 도전물질은 전극으로 이용될 수 있으며, 비등방성 식각이 용이한 공지된 도전성 물질일 수 있다.

도 2f를 참조하면, 헤테로 정션 영역의 트렌치(130)를 포함한 전체 상부에 제2 도전형의 폴리실리콘층(155)을 증착한 후 게이트 전극(150)이 노출될때까지 평탄화 공정을 진행한다. 이에 따라, 트렌치(130) 측벽에서 드리프트층(110)과 폴리실리콘층(155)이 접촉하여 헤테로 정션 다이오드(Hertero Junction Diode)(157)가 형성된다. 이와 같이, MOSFET 구조 내에 쇼트키 다이오드와 특성이 유사한 헤테로 정션 다이오드가 집적된 구조가 형성된다. 헤테로 정션 다이오드는 p타입 폴리실리콘과 n타입 탄화규소의 쇼트키 다이오드와 마찬가지로 다수 캐리어 소자(Majority carrier device)이므로 역회복 시 소자 내에서 소수 캐리어가 저장되지 않아 역회복 특성이 향상되는 효과를 얻을 수 있다.

도 2g를 참조하면, 헤테로 정션 다이오드가 형성된 전체 상부에 소스 메탈 라인(160)을 형성한다. 소스 메탈 라인(160)은 전극으로 사용되는 공지된 도전성 물질일 수 있다. 예컨대, 소스 메탈 라인(160)은 In, Co, Si, Ge, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Nb, Al, Ni, Cu, 또는 WTi 일 수 있으나 이에 한정되지 아니한다.

도 3 및 도 4는 일반적인 MOSFET 소자 및 본 발명의 일 실시예에 따른 MOSFET 소자의 소수 캐리어 농도 분포도를 도시한 것으로, 소스 라인과 드레인 라인에 순방향 전압이 가해진 경우의 일반적인 MOSFET 소자 및 본 발명의 일 실시예에 따른 MOSFET 소자의 소수 캐리어 농도 분포를 도시한 것이다.

도 3은 일반적인 MOSFET 소자를 도시한 것으로, n형 영역에서의 정공은 p형 베이스 영역으로부터 주입되어 소수 캐리어 디바이스(minority carrier device)로 동작하게 된다. 이에 따라 소자의 역회복 시 소수 캐리어가 재결합될 때까지 추가적인 역회복 전류가 흐르게 되며, 역회복 시간 또한 증가되는 현상이 발생한다.

이에 비해, 도 4에서는 헤테로 정션 다이오드(HJD, Hetro Junction Diode)로 인해 n형 영역에 소수 캐리어가 주입되는 현상이 발생하지 않는다. 이로 인해 다수 캐리어 디바이스(majority carrier device)로 동작하게 된다. 이때, 소자의 역회복 시 n형 영역에서 소수 캐리어의 재결합 현상이 발생하지 않기 때문에 역회복 전류가 낮아지고, 역회복 시간이 감소되는 효과를 얻을 수 있다.

도 5는 일반적인 MOSFET 소자 및 본 발명의 일 실시예에 따른 MOSFET 소자의 역회복 특성을 도시한 그래프이다.

도 5를 참조하면, 종래의 MOSFET 소자(A)에 비해 헤테로 정션 다이오드 MOSFET 소자(B)의 역회복 전하(Reverse-Recovery Charge) 및 역회복 시간(Reverse-Recovery Time)이 감소된 것을 알 수 있다. 따라서, 본 발명의 일 실시예에 따른 헤테로 정션 다이오드가 집적된 MOSFET 소자(B)의 역회복 특성이 향상되었음을 알 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100 : 드레인 메탈 라인 105 : 반도체 기판
110 : 드리프트층 115 : 베이스 영역
120 : 소스 영역 123 : 적층 패턴
125 : 폴리실리콘층 125a : 저항성 접촉 영역
135 : 차폐 패턴 145 : 게이트 절연막
150 : 게이트 전극 155 : 폴리실리콘층
157 : 헤테로 정션 다이오드 160 : 소스 메탈 라인

Claims

반도체 기판 상에 구비된 드리프트층;
상기 드리프트층 상에 구비된 게이트 전극;
상기 게이트 전극 양측의 상기 드리프트층 상부에 구비된 베이스 영역 및 소스 영역의 적층 패턴;
상기 적층 패턴 측벽에 구비된 저항성 접촉 영역;
상기 저항성 접촉 영역 및 상기 드리프트층을 관통하여 구비된 트렌치;
상기 트렌치 저부에 구비되며, 상기 트렌치 측벽의 상기 드리프트층이 일정 영역 노출되도록 형성된 차폐 패턴; 및
상기 트렌치 내에 매립되어 상기 드리프트층과 접촉하여 소수 캐리어 주입을 억제하고 다수 캐리어 디바이스(majority carrier device)로 동작하는 헤테로 정션 다이오드(Heteo junction Diode)를 형성하는 도전 물질
을 포함하는 것을 특징으로 하는 MOSFET 소자.
제1 항에 있어서,
상기 드리프트층은 에피텍셜 성장(Epitaxy growth)을 통해 형성하는 것을 특징으로 하는 MOSFET 소자.
제1 항에 있어서,
상기 반도체 기판 및 소스 영역은 제1 도전형이며, 베이스 영역은 제2 도전형인 것을 특징으로 하는 MOSFET 소자.
제1 항에 있어서,
상기 차폐 패턴, 저항성 접촉 영역 및 상기 헤테로 정션 다이오드의 도전 물질은 제2 도전형 폴리실리콘인 것을 특징으로 하는 MOSFET 소자.
제1 항에 있어서,
상기 반도체 기판은 하부에 드레인 메탈 라인을 더 포함하고, 상기 헤테로 정션 다이오드가 형성된 전체 상부에 소스 메탈 라인을 더 포함하는 것을 특징으로 하는 MOSFET 소자.
반도체 기판 상부에 드리프트층을 형성하는 단계;
상기 드리프트층 상부에 베이스 영역 및 소스 영역을 포함하는 적층 패턴을 형성하는 단계;
상기 적층 패턴 측벽에 저항성 접촉 영역을 형성하는 단계;
상기 저항성 접촉 영역 및 상기 드리프트층을 식각하여 측벽에 상기 드리프트층이 노출되는 트렌치를 형성하는 단계;
상기 트렌치 측벽의 상기 드리프트층이 일정 영역 노출되도록 상기 트렌치 저부에 일정 두께의 차폐 패턴을 형성하는 단계;
상기 적층 패턴 및 드리프트층을 식각하여 상기 드리프트층이 노출되는 게이트 영역을 형성하는 단계;
상기 게이트 영역에 게이트 물질을 증착하여 게이트 전극을 형성하는 단계; 및
상기 트렌치 내에 도전물질을 매립하여 상기 트렌치 측벽에 노출된 상기 드리프트층과 접촉하며, 소수 캐리어 주입을 억제하고 다수 캐리어 디바이스(majority carrier device)로 동작하는 헤테로 정션 다이오드를 형성하는 단계;를 포함하는 것을 특징으로 하는 MOSFET 소자의 제조 방법.
제6 항에 있어서,
상기 드리프트층은 에피텍셜 성장(Epitaxy growth)을 통해 형성하는 것을 특징으로 하는 MOSFET 소자의 제조 방법.
제6 항에 있어서,
상기 반도체 기판 및 소스 영역은 제1 도전형이며, 베이스 영역은 제2 도전형으로 형성하는 것을 특징으로 하는 MOSFET 소자의 제조 방법.
제6 항에 있어서,
상기 차폐 패턴, 저항성 접촉 영역 및 상기 헤테로 정션 다이오드의 도전 물질은 제2 도전형 폴리실리콘으로 형성하는 것을 특징으로 하는 MOSFET 소자의 제조 방법.
제6 항에 있어서,
상기 반도체 기판은 하부에 드레인 메탈 라인을 더 포함하고, 상기 헤테로 정션 다이오드가 형성된 전체 상부에 소스 메탈 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 MOSFET 소자의 제조 방법.