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KR102817652B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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KR102817652B1
KR102817652B1 KR1020200021284A KR20200021284A KR102817652B1 KR 102817652 B1 KR102817652 B1 KR 102817652B1 KR 1020200021284 A KR1020200021284 A KR 1020200021284A KR 20200021284 A KR20200021284 A KR 20200021284A KR 102817652 B1 KR102817652 B1 KR 102817652B1
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Abstract

반도체 장치는 교대로 적층된 절연막들 및 도전막들을 포함하는 적층물; 상기 적층물 상의 하드 마스크 패턴; 상기 하드 마스크 패턴 및 상기 적층물을 관통하는 채널 구조; 상기 절연막들과 상기 채널 구조의 사이에 개재되고, 상기 하드 마스크 패턴의 측벽에 비해 상기 채널 구조를 향해 돌출된 절연 패턴들; 및 상기 적층물과 상기 채널 구조의 사이에 개재된 메모리막을 포함할 수 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간 절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 반도체 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 절연막들 및 도전막들을 포함하는 적층물; 상기 적층물 상의 하드 마스크 패턴; 상기 하드 마스크 패턴 및 상기 적층물을 관통하는 채널 구조; 상기 절연막들과 상기 채널 구조의 사이에 개재되고, 상기 하드 마스크 패턴의 측벽에 비해 상기 채널 구조를 향해 돌출된 절연 패턴들; 및 상기 적층물과 상기 채널 구조의 사이에 개재되고 상기 절연 패턴들 사이의 공간을 채우는 메모리막을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계; 상기 적층물 상에 하드 마스크 패턴을 형성하는 단계; 상기 적층물을 관통하는 제1 개구부를 형성하는 단계; 상기 제2 물질막들 상에 상기 하드 마스크 패턴의 측벽에 비해 상기 제1 개구부 내로 돌출된 절연 패턴들을 형성하는 단계; 상기 제1 개구부 내에 상기 절연 패턴들 사이의 공간을 채우는 메모리막을 형성하는 단계; 및 상기 메모리막 내에 채널 구조를 형성하는 단계를 포함할 수 있다.
안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또한, 반도체 장치를 제조함에 있어서, 공정의 난이도를 낮추고 절차를 간소화하고 비용을 절감할 수 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 8a 내지 도 8c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 11a 내지 도 11c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 12a 내지 도 12c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 13a 내지 도 13c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 14a 내지 도 14c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 15a 및 도 15b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 16a 및 도 16b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 17은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 18은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 19는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 20은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 1b 내지 도 1d는 도 1a의 A영역에 대한 확대도일 수 있다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 적층물(ST), 하드 마스크 패턴(HM), 채널 구조(CH), 절연 패턴들(13) 및 메모리막(M)을 포함할 수 있다.
적층물(ST)은 교대로 적층된 도전막들(11) 및 절연막들(12)을 포함할 수 있다. 도전막들(11)은 선택 트랜지스터, 메모리 셀 등의 게이트 전극일 수 있다. 도전막들(11)은 폴리실리콘, 텅스텐, 금속 등의 도전 물질을 포함할 수 있다. 절연막들(12)은 적층된 도전막들(11)을 상호 절연시키기 위한 것이다. 절연막들(12)은 산화물, 질화물 등의 절연 물질을 포함할 수 있다.
하드 마스크 패턴(HM)은 적층물(ST) 상에 위치될 수 있다. 하드 마스크 패턴(HM)은 절연막들(12)에 대해 식각 선택비가 있는 물질을 포함할 수 있다. 하드 마스크 패턴(HM)은 질화물 또는 카본 계열 물질을 포함하거나 이들을 조합하여 포함할 수 있다.
채널 구조(CH)는 적층물(ST) 및 하드 마스크 패턴(HM)을 관통할 수 있다. 채널 구조(CH)는 도전막들(11) 및 절연막들(12)의 적층 방향으로 확장될 수 있다. 적층 방향은 제2 방향(Ⅱ)일 수 있다. 채널 구조(CH)는 채널막(17)을 포함할 수 있고, 갭필막(18) 또는 캡핑막(19) 중 적어도 하나를 더 포함할 수 있다. 채널막(17)은 선택 트랜지스터, 메모리 셀 등의 채널이 형성되는 영역일 수 있다. 채널막(17)은 실리콘, 저마늄 등의 반도체 물질을 포함하거나, 나노 닷, 나노 튜브, 그래핀 등의 나노 구조를 포함할 수 있다. 갭필막(18)은 채널막(17)의 내부에 형성될 수 있고, 산화물 등의 절연 물질을 포함할 수 있다. 캡핑막(19)은 채널막(17)과 연결될 수 있고, 폴리실리콘 등의 도전 물질을 포함할 수 있다.
절연 패턴들(13)은 절연막들(12)과 채널 구조(CH)의 사이에 개재될 수 있다. 절연 패턴들(13)은 절연막들(12)과 각각 대응하여 위치될 수 있고, 절연막들(12)과 실질적으로 동일한 레벨에 위치될 수 있다. 절연 패턴들(13)은 절연막들(12)과 직접 접할 수 있다.
절연 패턴들(13)은 산화물 등의 절연 물질을 포함할 수 있다. 절연 패턴들(13)과 절연막들(12)은 서로 다른 방식으로 형성된 막일 수 있다. 그에 따라, 절연 패턴들(13)과 절연막들(12)은 서로 다른 물성을 가질 수 있다. 예를 들어, 유전 상수(dielectric constant), 절연 강도(dielectric strength), 밀도(density), 식각률(etch rate), 열 안정성(thermal stability), 조성, 질소 농도 등 등과 같은 물성이 상이할 수 있다.
절연막들(12)은 CVD(Chemical Vapor Deposition) 등의 증착 방식으로 형성된 막일 수 있다. 절연 패턴들(13)은 산화 공정으로 형성된 막일 수 있다. 산화 공정은 증착 공정에 비해 높은 온도에서 수행되므로, 산화 공정으로 형성된 막이 증착 공정으로 형성된 막에 비해 우수한 물성을 가질 수 있다. 절연 패턴들(13)은 절연막들(12)에 비해 높은 절연 강도, 낮은 식각률, 높은 열 안정성을 가질 수 있고, 결함이 적을 수 있다. 또한, 절연 패턴들(13)은 질화물 또는 폴리실리콘에 대해 높은 식각 선택비를 갖는 물질을 포함할 수 있다.
하드 마스크 패턴(HM)은 제1 측벽(SW1)을 포함할 수 있다. 제1 측벽(SW1)은 식각 공정에 의해 정의된 면일 수 있다. 도전막들(11)은 제2 측벽(SW2)을 포함할 수 있다. 제2 측벽(SW2)은 제1 측벽(SW1)에 대응할 수 있다. 제1 방향(I) 및 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 정의된 단면에서, 제2 측벽(SW2)은 제1 측벽(SW1)의 제1 연장선(EXL1) 상에 위치될 수 있다. 제1 측벽(SW1) 및 제2 측벽(SW2)은 플랫할 수 있다.
절연 패턴들(13)은 제3 측벽(SW3)을 포함할 수 있다. 제3 측벽(SW3)은 하드 마스크 패턴(HM)의 제1 측벽(SW1)에 비해 채널 구조(CH)를 향해 돌출될 수 있다. 제3 측벽(SW3)은 제1 측벽(SW1)의 제1 연장선(EXL1)에 비해 채널 구조(CH)를 향해 돌출될 수 있다. 제3 측벽(SW3)은 제2 측벽(SW2)에 비해 채널 구조(CH)를 향해 돌출될 수 있다. 제3 측벽(SW3)은 산화 공정에 의해 정의된 면일 수 있다. 제3 측벽(SW3)은 곡면을 포함할 수 있다.
절연막들(12)은 제4 측벽(SW4)을 포함할 수 있다. 제4 측벽(SW4)은 식각면이거나, 산화 공정에 의해 정의된 면일 수 있다. 제4 측벽(SW4)은 절연막들(12)과 절연 패턴들(13) 간의 계면(IF)일 수 있다. 제4 측벽(SW4)은 제1 측벽(SW1) 및 제2 측벽(SW2)에 비해 채널 구조(CH)로부터 이격되어 위치될 수 있다. 계면(IF)은 제1 측벽(SW1) 및 제2 측벽(SW2)에 비해 채널 구조(CH)의 제5 측벽(SW5)으로부터 이격되어 위치될 수 있다.
메모리막(M)은 적층물(ST)과 채널 구조(CH)의 사이에 개재될 수 있고, 절연 패턴들(13) 사이의 공간을 채우도록 형성될 수 있다. 메모리막(M)은 블로킹막(14), 데이터 저장막(15) 또는 터널절연막(16) 중 적어도 하나를 포함할 수 있다. 터널절연막(16)은 채널 구조(CH)의 측벽을 감싸도록 형성될 수 있다. 터널절연막(16)은 F-N 터널링 등에 의해 전하가 터널링되는 막일 수 있고, 산화물, 질화물 등의 절연 물질을 포함할 수 있다. 데이터 저장막(15)은 터널절연막(16)을 감싸도록 형성될 수 있다. 데이터 저장막(15)은 플로팅 게이트, 전하 트랩 물질, 폴리실리콘, 질화물, 가변 저항 물질, 상변화 물질, 나노 구조 등을 포함할 수 있다. 블로킹막(14)은 데이터 저장막(15)을 감싸도록 형성될 수 있다. 블로킹막(14)은 전하가 도전막(11)으로 이동하는 것을 방지할 수 있고, 알루미늄 산화물(Al2O3) 등의 고유전상수 물질을 포함할 수 있다.
데이터 저장막(15)은 채널 구조(CH)와 적층물(ST)의 사이에 개재될 수 있고, 하드 마스크 패턴(HM)의 제1 측벽(SW1)까지 확장될 수 있다. 데이터 저장막(15)은 영역에 따라 상이한 두께를 가질 수 있다. 여기서, 두께는 제1 방향(I) 두께일 수 있다. 데이터 저장막(15)은 도전막들(11)에 대응되는 제1 영역(R1) 및 절연 패턴들(13)에 대응되는 제2 영역(R2)을 포함할 수 있다. 여기서, 제1 영역(R1)은 메모리 셀 영역일 수 있고 제2 영역(R2)은 메모리 셀들 간의 스페이스 영역일 수 있다. 제1 영역(R1)은 제2 영역(R2)에 비해 두꺼운 두께(W1>W2)를 가질 수 있다.
데이터 저장막(15)은 채널 구조(CH)와 인접한 내벽이 플랫할 수 있고, 적층물(ST)과 인접한 외벽에 요철을 포함할 수 있다. 제1 영역(R1)은 제2 영역(R2)에 비해 적층물(ST)을 향해 돌출된 돌출부를 포함할 수 있고, 돌출부는 절연 패턴들(13)의 사이로 돌출될 수 있다. 제1 영역(R1)의 표면은 도전막들(11)의 제2 측벽(SW2) 형태에 대응하는 형태를 가질 수 있고, 플랫할 수 있다. 제2 영역(R2)의 표면은 절연 패턴들(13)의 제3 측벽(SW3) 형태에 대응하는 형태를 가질 수 있고, 곡면을 포함할 수 있다.
이러한 구조에 따르면, 채널 구조(CH)와 도전막들(11)이 교차되는 위치에 메모리 셀 또는 선택 트랜지스터가 위치될 수 있다. 채널 구조(CH)를 공유하는 메모리 셀들 및 선택 트랜지스터들이 하나의 메모리 스트링을 구성할 수 있다. 메모리 스트링은 적어도 하나의 드레인 선택 트랜지스터, 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터를 포함할 수 있다.
도 1b 내지 도 1d를 참조하면, 절연 패턴들(13) 각각은 절연막들(12)과 마주하는 제1 면(S1) 및 채널 구조(CH)와 마주하는 제2 면(S2)을 포함할 수 있다. 제1 면(S1) 및 제2 면(S2)은 곡면을 각각 포함할 수 있다. 제1 면(S1)은 절연막들(12)과 접할 수 있고, 제2 면(S2)은 블로킹막(14)과 접할 수 있다. 제2 면(S2)은 도 1a의 제3 측벽(SW3)에 대응할 수 있다.
도전막들(11)의 제2 방향(Ⅱ) 두께와 절연막들(12)의 제2 방향(Ⅱ) 두께는 동일하거나 상이할 수 있다. 도전막들(11)이 절연막들(12)에 비해 두꺼운 두께를 가질 수 있다.
절연 패턴들(13) 각각은 제1 부분(P1) 및 제2 부분(P2)을 포함할 수 있다. 제1 부분(P1)은 도전막들(11)의 사이에 개재될 수 있다. 제2 부분(P2)은 제2 측벽(SW2)에 비해 채널 구조(CH)를 향해 돌출될 수 있다. 제2 부분(P2)은 제1 측벽(SW1)에 비해 채널 구조(CH)를 향해 돌출될 수 있다. 제1 부분(P1)은 제2 방향(Ⅱ)으로 제3 폭(W3)을 가질 수 있다. 제1 면(S1)이 곡면을 포함하는 경우, 제3 폭(W3)은 제1 부분(P1)과 제2 부분(P2)의 계면에서 제1 부분(P1)의 폭일 수 있다. 제3 폭(W3)은 절연막들(12)의 폭과 실질적으로 동일할 수 있다. 제2 부분(P2)은 제2 방향(Ⅱ)으로 제4 폭(W4)을 가질 수 있다. 제2 면(S2)이 곡면을 포함하는 경우, 제4 폭(W4)은 제1 부분(P1)과 제2 부분(P2)의 계면에서 제2 부분(P2)의 폭일 수 있다. 제4 폭(W4)은 절연막들(12)의 폭과 실질적으로 동일거나 상이할 수 있다.
도 1b를 참조하면, 제2 부분(P2)은 제1 부분(P1)에 비해 넓은 폭(W4>W3)을 가질 수 있다. 제2 부분(P2)은 제2 방향(Ⅱ)으로 확장될 수 있고, 도전막들(11)과 부분적으로 중첩될 수 있다. 절연 패턴들(13)은 머쉬룸 형태를 가질 수 있다. 도 1c를 참조하면, 제2 부분(P2)은 제1 부분(P1)과 실질적으로 동일한 폭(W4=W3)을 가질 수 있다. 도 1d를 참조하면, 제2 부분(P2)은 제1 부분(P1)에 비해 좁은 폭(W4<W3)을 가질 수 있다.
전술한 바와 같은 구조에 따르면, 절연 패턴들(13)의 제3 측벽(SW3)이 하드 마스크 패턴(HM)의 제1 측벽(SW1)에 비해 채널 구조(CH)를 향해 돌출될 수 있다. 또한, 데이터 저장막(15)의 제1 영역(R1)이 제2 영역(R2)에 비해 두꺼운 두께(W1>W2)를 가질 수 있다. 따라서, 채널 구조(CH) 및 메모리막(M)를 공유하고 제2 방향(Ⅱ)으로 이웃한 메모리 셀들 간에 전하가 이동하는 것을 감소시킬 수 있다. 또한, 데이터 리텐션 특성을 개선하고, 적층된 메모리 셀들 간의 간섭을 감소시킬 수 있다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 2b 내지 도 2d는 도 2a의 B영역에 대한 확대도일 수 있다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 적층물(ST), 하드 마스크 패턴(HM), 채널 구조(CH), 절연 패턴들(13') 및 메모리막(M')을 포함할 수 있다. 하드 마스크 패턴(HM)은 절연막들(12)에 대해 식각 선택비가 있는 물질을 포함할 수 있다. 하드 마스크 패턴(HM)은 질화물 또는 카본 계열 물질을 포함하거나 이들을 조합하여 포함할 수 있다.
절연 패턴들(13')은 절연막들(12)과 채널 구조(CH)의 사이에 개재될 수 있다. 절연 패턴들(13')의 제3 측벽(SW3)은 하드 마스크 패턴(HM)의 제1 측벽(SW1)에 비해 채널 구조(CH)를 향해 돌출될 수 있다. 도전막들(11)의 제2 측벽(SW2)은 제1 측벽(SW1)의 연장선 상에 위치될 수 있다. 제3 측벽(SW3)은 제2 측벽(SW2)에 비해 채널 구조(CH)를 향해 돌출될 수 있다. 절연막들(12)의 제4 측벽(SW4)은 제1 측벽(SW1)에 비해 채널 구조(CH)로부터 이격되어 위치될 수 있다. 데이터 저장 패턴들(15A, 15B)의 제6 측벽(SW6)은 제3 측벽(SW3)의 제2 연장선(EXL2)에 위치될 수 있다.
메모리막(M')은 적층물(ST)과 채널 구조(CH)의 사이에 개재될 수 있고, 절연 패턴들(13') 사이의 공간을 채우도록 형성될 수 있다. 메모리막(M')은 제1 블로킹 패턴들(14A), 제2 블로킹 패턴(14B), 제1 데이터 저장 패턴들(15A), 제2 데이터 저장 패턴(15B) 또는 터널절연막(16) 중 적어도 하나를 포함할 수 있다. 제1 및 제2 블로킹 패턴들(14A, 14B)은 제1 및 제2 데이터 저장 패턴들(15A, 15B)과 도전막들(11)의 사이에 개재될 수 있고, 상호 분리될 수 있다. 제1 블로킹 패턴들(14A)은 절연 패턴들(13')의 사이에 위치될 수 있고, 상호 분리될 수 있다. 제2 블로킹 패턴(14B)은 하드 마스크 패턴(HM)의 제1 측벽(SW1)까지 확장될 수 있다. 제1 및 제2 데이터 저장 패턴들(15A, 15B)은 터널절연막(16)과 제1 및 제2 블로킹 패턴들(14A, 14B)의 사이에 개재될 수 있고, 상호 분리될 수 있다. 제1 데이터 저장 패턴들(15A)은 절연 패턴들(13')의 사이에 위치될 수 있고, 상호 분리될 수 있다. 제2 데이터 저장 패턴(15B)은 하드 마스크 패턴(HM)의 제1 측벽(SW1)까지 확장될 수 있다.
도 2b 내지 도 2d를 참조하면, 절연 패턴들(13') 각각은 절연막들(12)과 마주하는 제1 면(S1) 및 채널 구조(CH)와 마주하는 제2 면(S2)을 포함할 수 있다. 제1 면(S1)은 곡면을 포함할 수 있고 제2 면(S2)은 평면을 포함할 수 있다. 제2 면(S2)은 곡면 및 평면을 포함할 수 있다. 또한, 제2 면(S2)은 터널절연막(16)과 접할 수 있다.
도 2b를 참조하면, 제2 부분(P2)은 제1 부분(P1)에 비해 넓은 폭(W4>W3)을 가질 수 있다. 도 2c를 참조하면, 제2 부분(P2)은 제1 부분(P1)과 실질적으로 동일한 폭(W4=W3)을 가질 수 있다. 도 2d를 참조하면, 제2 부분(P2)은 제1 부분(P1)에 비해 좁은 폭(W4<W3)을 가질 수 있다.
전술한 바와 같은 구조에 따르면, 절연 패턴들(13')의 제3 측벽(SW3)이 하드 마스크 패턴(HM)의 제1 측벽(SW1)에 비해 채널 구조(CH)를 향해 돌출된다. 또한, 제1 데이터 저장 패턴들(15A)이 절연 패턴들(13')의 사이에 위치되고 상호 분리될 수 있다. 따라서, 채널 구조(CH) 및 메모리막(M')를 공유하고 제2 방향(Ⅱ)으로 이웃한 메모리 셀들 간에 전하가 이동하는 것을 감소시킬 수 있다. 또한, 데이터 리텐션 특성을 개선하고, 적층된 메모리 셀들 간의 간섭을 감소시킬 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a 및 도 3b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 적층물(ST), 하드 마스크 패턴(HM), 채널 구조(CH), 절연 패턴들(23, 23') 및 메모리막(M, M')을 포함할 수 있다. 적층물(ST)은 교대로 적층된 도전막들(21) 및 절연막들(22)을 포함할 수 있다. 하드 마스크 패턴(HM)은 적층물(ST) 상에 위치될 수 있다. 하드 마스크 패턴(HM)은 산화물 또는 카본 계열 물질을 포함하거나 이들을 조합하여 포함할 수 있다.
채널 구조(CH)는 적층물(ST) 및 하드 마스크 패턴(HM)을 관통할 수 있다. 채널 구조(CH)는 채널막(27)을 포함할 수 있고, 갭필막(28) 또는 캡핑막(29) 중 적어도 하나를 더 포함할 수 있다.
도전막들(21)의 제2 측벽(SW2)은 하드 마스크 패턴(HM)의 제1 측벽(SW1)에 비해 채널 구조(CH)를 향해 돌출될 수 있다. 하드 마스크 패턴(HM)과 적층물(ST)의 경계에서 제1 측벽(SW1)과 제2 측벽(SW2)이 제1 방향(I)으로 어긋남에 따라 단차가 발생할 수 있고, 상기 단차를 따라 메모리막(M, M') 및 채널막(27)이 형성됨에 따라 채널 구조(CH)의 측벽 단차가 유발될 수 있다. 채널 구조(CH)는 하드 마스크 패턴(HM)을 관통하는 부분에서 제8 폭(W8)을 가질 수 있고, 적층물(ST)을 관통하는 부분에서 제7폭(W7)을 가질 수 있다. 제8폭(W8)은 제7폭(W7)에 비해 넓을 수 있다. 제7 폭(W7) 및 제8 폭(W7)은 제1 방향(I) 폭이거나, 채널 구조(CH)의 직경일 수 있다. 따라서, 채널 구조(CH)는 측벽에 단차를 가질 수 있다.
제2 측벽(SW2)은 절연막들(22)의 제4 측벽(SW4)에 비해 채널 구조(CH)를 향해 돌출될 수 있다. 제4 측벽(SW4)은 제1 측벽(SW1)의 제1 연장선(EXL1) 상에 위치되거나, 제1 측벽(SW1)에 비해 채널 구조(CH)로부터 이격되어 위치될 수 있다.
도 3a를 참조하면, 메모리막(M)은 적층물(ST)과 채널 구조(CH)의 사이에 개재될 수 있다. 메모리막(M)은 블로킹막(24), 데이터 저장막(25) 또는 터널절연막(26) 중 적어도 하나를 포함할 수 있다. 데이터 저장막(25)은 두께가 상이한 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 제1 영역(R1)은 절연 패턴들(23)의 사이로 돌출된 돌출부를 포함할 수 있다.
절연 패턴들(23)은 절연막들(22)과 채널 구조(CH)의 사이에 개재될 수 있다. 절연 패턴들(23) 각각은 절연막들(22)과 마주하는 제1 면(S1) 및 채널 구조(CH)와 마주하는 제2 면(S2)을 포함할 수 있다. 제1 면(S1) 및 제2 면(S2)은 곡면을 각각 포함할 수 있다. 절연 패턴들(23) 각각은 제1 부분(P1) 및 제2 부분(P2)을 포함할 수 있다. 제1 부분(P1)과 제2 부분(P2)은 실질적으로 동일한 폭을 갖거나 상이한 폭을 가질 수 있다. 절연 패턴들(23)은 앞서 도 1b 내지 도 1d를 참조하여 설명한 절연 패턴들(13)과 유사한 형태를 갖거나, 이들을 조합한 형태를 가질 수 있다.
절연 패턴들(23)의 제3 측벽(SW3)은 제1 측벽(SW1)에 비해 채널 구조(CH)를 향해 돌출될 수 있다. 제3 측벽(SW3)은 제2 측벽(SW2)에 비해 채널 구조(CH)를 향해 돌출될 수 있다.
도 3b를 참조하면, 메모리막(M')은 적층물(ST)과 채널 구조(CH)의 사이에 개재될 수 있다. 메모리막(M')은 제1 블로킹 패턴들(24A), 제2 블로킹 패턴(24B), 제1 데이터 저장 패턴들(25A), 제2 데이터 저장 패턴(25B) 또는 터널절연막(26) 중 적어도 하나를 포함할 수 있다. 제1 블로킹 패턴들(24A)은 절연 패턴들(23')의 사이에 위치될 수 있고, 상호 분리될 수 있다. 제2 블로킹 패턴(24B)은 하드 마스크 패턴(HM)의 제1 측벽(SW1)까지 확장될 수 있다. 제1 데이터 저장 패턴들(25A)은 절연 패턴들(23')의 사이에 위치될 수 있고, 상호 분리될 수 있다. 제2 데이터 저장 패턴(25B)은 하드 마스크 패턴(HM)의 제1 측벽(SW1)까지 확장될 수 있다.
절연 패턴들(23')은 절연막들(22)과 채널 구조(CH)의 사이에 개재될 수 있다. 절연 패턴들(23') 각각은 절연막들(22)과 마주하는 제1 면(S1) 및 채널 구조(CH)와 마주하는 제2 면(S2)을 포함할 수 있다. 제1 면(S1)은 곡면을 포함할 수 있고, 제2 면(S2)은 평면을 포함할 수 있다. 절연 패턴들(23') 각각은 제1 부분(P1) 및 제2 부분(P2)을 포함할 수 있다. 제1 부분(P1)과 제2 부분(P2)은 실질적으로 동일한 폭을 갖거나 상이한 폭을 가질 수 있다. 절연 패턴들(23')은 앞서 도 2b 내지 도 2d를 참조하여 설명한 절연 패턴들(13')과 유사한 형태를 갖거나, 이들을 조합한 형태를 가질 수 있다.
절연 패턴들(23')의 제3 측벽(SW3)은 제1 측벽(SW1)에 비해 채널 구조(CH)를 향해 돌출될 수 있다. 제3 측벽(SW3)은 제2 측벽(SW2)에 비해 채널 구조(CH)를 향해 돌출될 수 있다. 제1 데이터 저장 패턴들(25A)의 제6 측벽(SW6)은 제3 측벽(SW3)의 제2 연장선(EXL2) 상에 위치될 수 있다.
도 3a 및 도 3b의 구조에 따르면, 도전막들(21)의 제2 측벽(SW2)이 하드 마스크 패턴(HM)의 제1 측벽(SW1)에 비해 채널 구조(CH)를 향해 돌출된다. 또한, 절연 패턴들(23)의 제3 측벽(SW3)이 도전막들(21)의 제2 측벽(SW2)에 비해 채널 구조(CH)를 향해 돌출된다. 따라서, 데이터 리텐션 특성을 개선할 수 있고, 적층된 메모리 셀들 간의 간섭을 감소시킬 수 있다.
도 3c 및 도 3d를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 제1 물질 패턴(20)을 더 포함할 수 있다. 제1 물질 패턴(20)은 채널 구조(CH)와 하드 마스크 패턴(HM)의 사이에 개재될 수 있고, 메모리막(M, M')과 하드 마스크 패턴(HM)의 사이에 개재될 수 있다.
제1 물질 패턴(20)은 절연막들(22)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 절연막들(22)이 산화물을 포함하고 제1 물질 패턴(20)이 질화물을 포함할 수 있다. 제1 물질 패턴(20)과 하드 마스크 패턴(HM)이 둘다 질화물을 포함하되, 제1 물질 패턴(20)이 하드 마스크 패턴(HM)에 대해 높은 식각 선택비를 가질 수 있다. 하드 마스크 패턴(HM)이 탄소 등의 도펀트를 포함하는 질화물일 수 있다.
채널 구조(CH)는 적층물(ST) 및 하드 마스크 패턴(HM)을 관통할 수 있다. 채널 구조(CH)는 채널막(27)을 포함할 수 있고, 갭필막(28) 또는 캡핑막(29) 중 적어도 하나를 더 포함할 수 있다.
도전막들(21)의 제2 측벽(SW2)은 하드 마스크 패턴(HM)의 제1 측벽(SW1)에 비해 채널 구조(CH)를 향해 돌출될 수 있다. 제1 물질 패턴(20)의 측벽(SW2”)은 제2 측벽(SW2)의 연장선 상에 위치될 수 있다. 메모리막(M, M') 및 채널막(27)은 제1 물질 패턴(20)의 측벽(SW2”)을 따라 형성된다. 따라서, 채널 구조(CH)는 하드 마스크 패턴(HM)을 관통하는 부분에서 제8 폭(W8')을 가질 수 있다. 또한, 제1 물질 패턴(20)에 의해 제1 측벽(SW1)과 제2측벽(SW2) 간의 거리 차이가 보상되므로, 하드 마스크 패턴(HM)과 적층물(ST)의 경계에서 채널 구조(CH)의 측벽에 단차가 유발되는 것을 방지할 수 있다.
도 3c를 참조하면, 메모리막(M)은 블로킹막(24), 데이터 저장막(25) 또는 터널절연막(26) 중 적어도 하나를 포함할 수 있다. 데이터 저장막(25)은 절연 패턴들(23)의 사이로 돌출된 돌출부들을 포함할 수 있다. 절연 패턴들(23)은 앞서 도 1b 내지 도 1d를 참조하여 설명한 절연 패턴들(13)과 유사한 형태를 갖거나, 이들을 조합한 형태를 가질 수 있다. 절연 패턴들(23)의 제3 측벽(SW3)은 제1 측벽(SW1)에 비해 채널 구조(CH)를 향해 돌출될 수 있다. 제3 측벽(SW3)은 제2 측벽(SW2) 및 제1 물질 패턴(20)의 측벽(SW2”)에 비해 채널 구조(CH)를 향해 돌출될 수 있다.
도 3d를 참조하면, 메모리막(M')은 제1 블로킹 패턴들(24A), 제2 블로킹 패턴(24B), 제1 데이터 저장 패턴들(25A), 제2 데이터 저장 패턴(25B) 또는 터널절연막(26) 중 적어도 하나를 포함할 수 있다. 절연 패턴들(23')은 앞서 도 2b 내지 도 2d를 참조하여 설명한 절연 패턴들(13')과 유사한 형태를 갖거나, 이들을 조합한 형태를 가질 수 있다. 절연 패턴들(23')의 제3 측벽(SW3)은 제1 측벽(SW1)에 비해 채널 구조(CH)를 향해 돌출될 수 있다. 제3 측벽(SW3)은 제2 측벽(SW2) 및 제1 물질 패턴(20)의 측벽(SW2”)에 비해 채널 구조(CH)를 향해 돌출될 수 있다. 제1 데이터 저장 패턴들(25A)의 제6 측벽(SW6)은 제3 측벽(SW3)의 제2 연장선(EXL2) 상에 위치될 수 있다.
도 3c 및 도 3d의 구조에 따르면, 도전막들(21)의 제2 측벽(SW2)이 하드 마스크 패턴(HM)의 제1 측벽(SW1)에 비해 채널 구조(CH)를 향해 돌출된다. 또한, 절연 패턴들(23')의 제3 측벽(SW3)이 도전막들(21)의 제2 측벽(SW2)에 비해 채널 구조(CH)를 향해 돌출된다. 따라서, 제1 데이터 저장 패턴들(25A)을 상호 분리시킬 수 있다. 이를 통해, 데이터 리텐션 특성을 개선할 수 있고, 적층된 메모리 셀들 간의 간섭을 감소시킬 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4a 및 도 4b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 적층물(ST), 하드 마스크 패턴(HM), 채널 구조(CH), 절연 패턴들(33, 33') 및 메모리막(M, M')을 포함할 수 있다. 적층물(ST)은 교대로 적층된 도전막들(31) 및 절연막들(32)을 포함할 수 있다. 하드 마스크 패턴(HM)은 적층물(ST) 상에 위치될 수 있다. 채널 구조(CH)는 적층물(ST) 및 하드 마스크 패턴(HM)을 관통할 수 있다. 채널 구조(CH)는 채널막(37)을 포함할 수 있고, 갭필막(38) 또는 캡핑막(39) 중 적어도 하나를 더 포함할 수 있다.
절연 패턴들(33, 33')은 절연막들(32)과 채널 구조(CH)의 사이에 개재될 수 있다. 절연 패턴들(33, 33')과 절연막들(32)은 서로 다른 증착 방식으로 형성된 것일 수 있다. 또한, 절연 패턴들(33, 33')과 절연막들(32)은 서로 다른 물성을 가질 수 있다. 예를 들어, 질소 농도, 식각률, 열적 안정성, 절연 강도 등과 같은 물성이 상이할 수 있다.
절연막들(32)은 CVD(Chemical Vapor Deposition) 방식으로 형성된 것일 수 있다. 절연막들(32)은 상대적으로 높은 온도에서 증착된 것일 수 있고, 상대적으로 빠른 속도로 증착된 것일 수 있다. 절연 패턴들(33, 33')은 선택적 증착(Selective Deposition) 방식으로 형성된 것일 수 있고, ALD(Atomic Layer Deposition) 방식으로 증착된 것일 수 있다. 절연 패턴들(33, 33')은 상대적으로 낮은 온도에서 증착된 것일 수 있고, 상대적으로 느린 속도로 증착된 것일 수 있다. 따라서, 절연막들(32)은 절연 패턴들(33, 33')에 비해 우수한 막질을 가질 수 있다. 절연 패턴들(33, 33')은 절연막들(32)에 비해 낮은 열적 안정성, 낮은 절연 강도, 높은 식각률을 가질 수 있다.
절연 패턴들(33, 33')의 제3 측벽(SW3)은 제1 측벽(SW1)에 비해 채널 구조(CH)를 향해 돌출될 수 있다. 제3 측벽(SW3)은 제2 측벽(SW2)에 비해 채널 구조(CH)를 향해 돌출될 수 있다. 도전막들(31)의 제2 측벽(SW2)은 하드 마스크 패턴(HM)의 제1 측벽(SW1)의 제1 연장선(EXL1) 상에 위치될 수 있다. 절연막들(32)의 제4 측벽(SW4)은 제1 측벽(SW1)의 제1 연장선(EXL1) 상에 위치될 수 있다.
도 4a를 참조하면, 메모리막(M)은 적층물(ST)과 채널 구조(CH)의 사이에 개재될 수 있다. 메모리막(M)은 블로킹막(34), 데이터 저장막(35) 또는 터널절연막(36) 중 적어도 하나를 포함할 수 있다. 데이터 저장막(35)은 두께가 상이한 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 제1 영역(R1)은 절연 패턴들(33)의 사이로 돌출된 돌출부를 포함할 수 있다.
절연 패턴들(33) 각각은 절연막들(32)과 마주하는 제1 면(S1) 및 채널 구조(CH)와 마주하는 제2 면(S2)을 포함할 수 있다. 제1 면(S1)은 플랫할 수 있고, 제1 측벽(SW1)의 제1 연장선(EXL1) 상에 위치될 수 있다. 제2 면(S2)은 증착 공정에 의해 정의된 면일 수 있고, 곡면을 포함할 수 있다.
도 4b를 참조하면, 메모리막(M')은 적층물(ST)과 채널 구조(CH)의 사이에 개재될 수 있다. 메모리막(M')은 제1 블로킹 패턴들(34A), 제2 블로킹 패턴(34B), 제1 데이터 저장 패턴들(35A), 제2 데이터 저장 패턴(35B) 또는 터널절연막(36) 중 적어도 하나를 포함할 수 있다. 제1 블로킹 패턴들(34A)은 절연 패턴들(33')의 사이에 위치될 수 있고, 상호 분리될 수 있다. 제2 블로킹 패턴(34B)은 하드 마스크 패턴(HM)의 제1 측벽(SW1)까지 확장될 수 있다. 제1 데이터 저장 패턴들(35A)은 절연 패턴들(33')의 사이에 위치될 수 있고, 상호 분리될 수 있다. 제2 데이터 저장 패턴(35B)은 하드 마스크 패턴(HM)의 제1 측벽(SW1)까지 확장될 수 있다.
절연 패턴들(33') 각각은 절연막들(32)과 마주하는 제1 면(S1) 및 채널 구조(CH)와 마주하는 제2 면(S2)을 포함할 수 있다. 제1 면(S1) 및 제2 면(S2)은 평면을 각각 포함할 수 있다. 제1 면(S1)은 플랫할 수 있고, 제2 면(S2)은 곡면 및 평면을 포함할 수 있다.
제1 및 제2 데이터 저장 패턴들(35A, 35B)의 제6 측벽(SW6)은 제3 측벽(SW3)의 제2 연장선(EXL2) 상에 위치될 수 있다.
전술한 바와 같은 구조에 따르면, 절연 패턴들(33, 33')의 제3 측벽(SW3)이 도전막들(31)의 제2 측벽(SW2)에 비해 채널 구조(CH)를 향해 돌출된다. 따라서, 채널 구조(CH) 및 메모리막(M, M')를 공유하고 제2 방향(Ⅱ)으로 이웃한 메모리 셀들 간에 전하가 이동하는 것을 감소시킬 수 있다. 또한, 데이터 리텐션 특성을 개선할 수 있고, 적층된 메모리 셀들 간의 간섭을 감소시킬 수 있다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5a를 참조하면, 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(41) 및 제2 물질막들(42)을 포함할 수 있다. 제1 및 제2 물질막들(41, 42)은 제2 방향(Ⅱ)으로 적층될 수 있다. 제1 및 제2 물질막들(41, 42)은 CVD(Chemical Vapor deposition) 등의 증착 공정을 이용하여 형성될 수 있다.
제1 물질막들(41)은 제2 물질막들(42)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 일 예로, 제1 물질막들(41)은 질화물 등의 희생 물질을 포함할 수 있고 제2 물질막들(42)은 산화물 등의 절연 물질을 포함할 수 있다. 다른 예로, 제1 물질막들(41)은 폴리실리콘, 텅스텐 등의 도전 물질을 포함할 수 있고, 제2 물질막들(42)은 산화물 등의 절연 물질을 포함할 수 있다.
이어서, 적층물(ST) 상에 하드 마스크 패턴(43)을 형성한다. 하드 마스크 패턴(43)은 제2 물질막들(42)에 대해 식각 선택비가 있는 물질을 포함할 수 있다. 하드 마스크 패턴(43)은 질화물 또는 카본 계열 물질을 포함하거나 이들을 조합하여 포함할 수 있다. 하드 마스크 패턴(43)은 제1 개구부(OP1)를 포함할 수 있다. 제1 개구부(OP1)에 의해 하드 마스크 패턴(43)의 제1 측벽(SW1)이 정의될 수 있다. 제1 측벽(SW1)은 식각면일 수 있고, 플랫할 수 있다. 적층물(ST) 상에 하드 마스크층을 형성한 후, 하드 마스크층을 패터닝하여 하드 마스크 패턴(43)을 형성할 수 있다. 제1 개구부(OP1)는 균일한 폭을 갖거나, 하부로 갈수록 폭이 감소할 수 있다.
이어서, 적층물(ST)을 관통하는 제2 개구부(OP2)를 형성한다. 하드 마스크 패턴(43)을 식각 배리어로 이용하여 적층물(ST)을 식각함으로써, 제2 개구부(OP2)를 형성할 수 있다. 제2 개구부(OP2)는 제1 개구부(OP1)와 연결될 수 있다.
제2 개구부(OP2)는 제2 방향(Ⅱ)으로 적층물(ST)을 관통할 수 있다. 제2 개구부(OP2)는 균일한 폭을 갖거나, 하부로 갈수록 폭이 감소할 수 있다. 제2 개구부(OP2)를 통해 제1 물질막들(41)의 제2 측벽(SW2) 및 제2 물질막들(42)의 제4 측벽(SW4)이 정의될 수 있다. 제2 측벽(SW2) 및 제4 측벽(SW4)은 식각면일 수 있고, 플랫할 수 있다. 제2 측벽(SW2) 및 제4 측벽(SW4)은 제1 측벽(SW1)의 제1 연장선(EXL1) 상에 위치될 수 있다.
도 5b를 참조하면, 제2 물질막들(42)을 선택적으로 식각하여 제3 개구부들(OP3)을 형성한다. 제3 개구부들(OP3)은 제2 개구부(OP2)와 연결될 수 있다. 제3 개구부들(OP3)에 의해 제2 물질막들(42)의 제4 측벽(SW4')이 새롭게 정의될 수 있다. 제4 측벽(SW4')은 제1 연장선(EXL1)에 비해 후퇴하여 위치될 수 있고, 제2 측벽(SW2)에 비해 제2 개구부(OP2)로부터 이격하여 위치될 수 있다. 제4 측벽(SW4')은 식각면일 수 있고, 평면 또는 곡면일 수 있다.
이어서, 제3 개구부들(OP3) 내에 시드 패턴들(44)을 각각 형성한다. 시드 패턴들(44)은 실리콘을 포함할 수 있고, 폴리실리콘막일 수 있다. 시드 패턴들(44)은 증착 공정 및 식각 공정을 이용하여 형성될 수 있다. 먼저, 제3 개구부들(OP3)을 채우도록 시드 물질을 형성한다. 시드 물질은 증착 공정을 이용하여 형성될 수 있다. 시드 물질은 제1 개구부(OP1), 제2 개구부(OP2) 및 제3 개구부들(OP3)의 내면을 따라 컨포멀하게 형성될 수 있다. 이어서, 시드 물질을 식각하여 시드 패턴들(44)을 형성한다. 시드 물질 중 제1 및 개구부들(OP1, OP2) 내에 형성된 부분을 식각하여 시드 패턴들(44)을 형성할 수 있다. 시드 패턴들(44)은 상호 분리될 수 있다.
도 5c를 참조하면, 제2 물질막들(42) 상에 절연 패턴들(44A)을 형성한다. 절연 패턴들(44A)은 제1 측벽(SW1)에 비해 제2 개구부(OP2) 내로 돌출될 수 있다. 절연 패턴들(44A)의 제3 측벽(SW3)은 제1 연장선(EXL1)에 비해 제2 개구부(OP2) 내로 돌출될 수 있다.
절연 패턴들(44A)은 시드 패턴들(44)을 산화시켜 형성될 수 있다. 산화 방식으로 형성된 절연 패턴들(44A)은 증착 방식으로 형성된 제2 물질막들(42)과 상이한 물성을 가질 수 있다. 절연 패턴들(44A)은 제2 물질막들(42)에 비해 높은 절연 강도, 낮은 식각률, 높은 열 안정성을 가질 수 있고, 결함이 적을 수 있다. 절연 패턴들(44A)은 제2 물질막들(42)에 비해 높은 절연 강도, 낮은 식각률, 높은 열 안정성을 가질 수 있고, 결함이 적을 수 있다. 절연 패턴들(44A)은 제2 물질막들(42)에 비해, 질화물 또는 폴리실리콘에 대해 높은 식각 선택비를 가질 수 있다.
산화 공정에 의해 제2 물질막들(42)의 제4 측벽(SW4")이 새롭게 정의될 수 있다. 시드 패턴들(44)을 산화시킬 때 제2 물질막들(42)의 일부가 함께 산화될 수 있고, 제4 측벽(SW4")은 제1 연장선(EXL1)에 비해 더 후퇴하여 위치될 수 있다. 제4 측벽(SW4")은 제2 측벽(SW2)에 비해 제2 개구부(OP2)로부터 더 이격하여 위치될 수 있다. 제4 측벽(SW4")은 평면 또는 곡면을 가질 수 있다.
절연 패턴들(44A) 각각은 제1 물질막들(41)의 사이에 개재된 제1 부분(P1) 및 제2 측벽(SW2)에 비해 돌출된 제2 부분(P2)을 포함할 수 있다. 제1 부분(P1)은 제2 물질막들(42)과 접한 제1 면(S1)을 포함할 수 있고, 제2 부분(P2)은 제1 면(S1)과 마주하는 제2 면(S2)을 포함할 수 있다. 제1 면(S1) 및 제2 면(S2)은 곡면을 각각 포함할 수 있다. 제2 면(S2)은 제3 측벽(SW3)에 대응할 수 있다.
도 5d를 참조하면, 제1 및 제2 개구부들(OP1, OP2) 내에 메모리막(M) 및 채널 구조(CH)를 형성한다. 메모리막(M)은 블로킹막(45), 데이터 저장막(46) 또는 터널절연막(47) 중 적어도 하나를 포함할 수 있다. 채널 구조(CH)는 채널막(48), 갭필막(49) 또는 캡핑막(50) 중 적어도 하나를 포함할 수 있다.
먼저, 제1 및 제2 개구부들(OP1, OP2) 내에 블로킹막(45)을 형성할 수 있다. 블로킹막(45)은 제1 및 제2 개구부들(OP1, OP2)의 내면을 따라 형성될 수 있고, 돌출된 절연 패턴들(44A)의 제2 면(S2)을 따라 형성될 수 있다. 이어서, 블로킹막(45) 내에 데이터 저장막(46)을 형성한다. 데이터 저장막(46)은 증착 공정 및 식각 공정을 이용하여 형성될 수 있다. 블로킹막(45) 상에 데이터 저장 물질을 증착한 후, 데이터 저장 물질을 식각한다. 이를 통해, 내면은 플랫하고 외면에는 요철을 포함하는 데이터 저장막(46)을 형성할 수 있다. 데이터 저장막(46)은 절연 패턴들(44A) 사이의 공간을 채우도록 형성될 수 있고, 절연 패턴들(44A)의 사이로 돌출된 돌출부들을 포함할 수 있다. 이어서, 데이터 저장막(46) 내에 터널절연막(47)을 형성할 수 있다. 이어서, 터널절연막(47) 내에 채널막(48)을 형성한 후, 채널막(48) 내에 갭필막(49)을 형성할 수 있다. 이어서, 갭필막(49)을 일부 식각한 후 캡핑막(50)을 형성할 수 있다.
도 5e를 참조하면, 제1 물질막들(41)을 제3 물질막들(51)로 대체한다. 일 예로, 제1 물질막들(41)이 희생 물질을 포함하고 제2 물질막들(42)이 절연 물질을 포함하는 경우, 제1 물질막들(41)을 도전막들로 대체한다. 제1 물질막들(41)을 제거하고 추가로 메모리막 또는 배리어막을 형성한 후, 도전막들을 형성하는 것도 가능하다. 다른 예로, 제1 물질막들(41)이 도전 물질을 포함하고 제2 물질막들(42)이 절연 물질을 포함하는 경우, 제1 물질막들(41)을 실리사이드화 할 수 있다.
절연 패턴들(44A)의 제3 측벽(SW3)은 제3 물질막들(51)의 제7 측벽(SW7)에 비해 채널 구조(CH)를 향해 돌출될 수 있다. 제7 측벽(SW7)은 제1 물질막들(41)의 제2 측벽(SW2)에 대응될 수 있다. 제7 측벽(SW7)은 제1 연장선(EXL1) 상에 위치될 수 있다.
전술한 바와 같은 제조 방법에 따르면, 영역에 따라 상이한 두께를 갖는 데이터 저장막(46)을 용이하게 형성할 수 있다. 또한, 절연 패턴들(44A)이 제1 연장선(EXL1)에 비해 돌출되므로, 제2 개구부(OP2)의 제1 방향(I) 폭 또는 직경을 확장시키지 않고도, 데이터 저장막(46)을 용이하게 형성할 수 있다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 6a를 참조하면, 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(61) 및 제2 물질막들(62)을 포함할 수 있다. 제1 및 제2 물질막들(61, 62)은 CVD 등의 증착 방식으로 형성될 수 있다. 이어서, 적층물(ST) 상에 하드 마스크 패턴(63)을 형성한다. 하드 마스크 패턴(63)은 제2 물질막들(62)에 대해 식각 선택비가 있는 물질을 포함할 수 있다. 하드 마스크 패턴(63)은 질화물 또는 카본 계열 물질을 포함하거나 이들을 조합하여 포함할 수 있다. 하드 마스크 패턴(63)은 제1 개구부(OP1)를 포함할 수 있다. 제1 개구부(OP1)에 의해 하드 마스크 패턴(63)의 제1 측벽(SW1)이 정의될 수 있다.
이어서, 하드 마스크 패턴(63)을 식각 배리어로 이용하여, 적층물(ST)을 관통하는 제2 개구부(OP2)를 형성한다. 제2 개구부(OP2)를 통해 제1 물질막들(61)의 제2 측벽(SW2)이 정의될 수 있다. 제2 측벽(SW2)은 제1 측벽(SW1)의 제1 연장선(EXL1) 상에 위치될 수 있다.
이어서, 제2 물질막들(62)을 선택적으로 식각하여 제3 개구부들(OP3)을 형성한다. 제3 개구부들(OP3)에 의해 제2 물질막들(62)의 제4 측벽(SW4')이 정의될 수 있다. 제4 측벽(SW4')은 제1 측벽(SW1)에 비해 제2 개구부(OP2)로부터 이격하여 위치될 수 있다.
이어서, 제3 개구부들(OP3) 내에 시드 패턴들(64)을 각각 형성한다. 시드 패턴들(64)은 실리콘을 포함할 수 있고, 폴리실리콘막일 수 있다. 앞서 도 5b를 참조하여 설명한 바와 같이, 시드 패턴들(64)은 증착 및 식각 공정을 이용하여 형성될 수 있다. 또한, 선택적 성장 공정을 이용하여 시드 패턴들(64)에 시드 물질을 성장시킴으로써, 시드 패턴들(64)의 크기를 증가시킬 수 있다. 이러한 경우, 앞서 도 5b를 참조하여 설명한 실시예에 비해 큰 크기로 시드 패턴들(64)을 형성할 수 있다. 시드 패턴들(64)은 제1 연장선(EXL1)에 비해 제2 개구부(OP2) 내로 돌출될 수 있다.
도 6b를 참조하면, 제2 물질막들(62) 상에 절연 패턴들(64A)을 형성한다. 절연 패턴들(64A)의 측벽(SW3)은 제1 연장선(EXL1)에 비해 제2 개구부(OP2) 내로 돌출될 수 있다. 절연 패턴들(64A)은 시드 패턴들(64)을 산화시켜 형성될 수 있다. 산화 공정에 의해 형성된 절연 패턴들(64A)은 증착 공정에 의해 형성된 제2 물질막들(62)과 상이한 물성을 가질 수 있다. 산화 공정에 의해 제2 물질막들(62)의 제4 측벽(SW4")이 제1 연장선(EXL1)에 비해 더 후퇴하여 위치될 수 있다.
절연 패턴들(64A) 각각은 제1 물질막들(61)의 사이에 개재된 제1 부분(P1) 및 제2 측벽(SW2)에 비해 돌출된 제2 부분(P2)을 포함할 수 있다. 제1 부분(P1)은 제2 물질막들(62)과 접한 제1 면(S1)을 포함할 수 있고, 제2 부분(P2)은 제1 면(S1)과 마주하는 제2 면(S2)을 포함할 수 있다. 제1 면(S1) 및 제2 면(S2)은 곡면을 각각 포함할 수 있다. 제2 면(S2)은 제3 측벽(SW3)에 대응할 수 있다.
도 6c를 참조하면, 제1 및 제2 개구부들(OP1, OP2) 내에 블로킹막(65)을 형성할 수 있다. 블로킹막(65)은 제1 및 제2 개구부들(OP1, OP2)의 내면을 따라 형성될 수 있다. 이어서, 블로킹막(65) 내에 데이터 저장막(66)을 형성한다. 데이터 저장막(66)은 절연 패턴들(64A) 사이의 공간을 채우면서 블로킹막(65)의 표면을 따라 형성될 수 있다.
도 6d를 참조하면, 데이터 저장막(66) 및 블로킹막(65)을 식각하여 제1 데이터 저장 패턴들(66A), 제2 데이터 저장 패턴(66B), 제1 블로킹 패턴들(65A) 및 제2 블로킹 패턴(65B)을 형성한다. 데이터 저장막(66) 및 블로킹막(65)을 식각할 때, 절연 패턴들(64B)이 일부 식각될 수 있다. 제2 부분(P2)이 일부 식각될 수 있고, 식각된 제2 부분(P2')은 제2 면(S2')을 포함할 수 있다. 제2 면(S2')은 평면을 포함할 수 있고, 평면 및 곡면을 포함할 수 있다. 제2 면(S2')은 제3 측벽(SW3')에 대응할 수 있다.
제1 및 제2 블로킹 패턴들(65A, 65B)은 제1 및 제2 데이터 저장 패턴들(66A, 66B)과 제1 물질막들(61)의 사이에 개재될 수 있고, 상호 분리될 수 있다. 제1 블로킹 패턴들(65A)은 절연 패턴들(64B)의 사이에 위치될 수 있고, 상호 분리될 수 있다. 제2 블로킹 패턴(65B)은 하드 마스크 패턴(63)의 제1 측벽(SW1)까지 확장될 수 있다. 제1 및 제2 데이터 저장 패턴들(66A, 66B)은 터널절연막(67)과 제1 및 제2 블로킹 패턴들(65A, 65B)의 사이에 개재될 수 있고, 상호 분리될 수 있다. 제1 데이터 저장 패턴들(66A)은 절연 패턴들(64B)의 사이에 위치될 수 있고, 상호 분리될 수 있다. 제2 데이터 저장 패턴(66B)은 제1 측벽(SW1)까지 확장될 수 있다. 제1 및 제2 데이터 저장 패턴들(66A, 66B)의 제6 측벽(SW6)은 제3 측벽(SW3')의 제2 연장선(EXL2) 상에 위치될 수 있다.
이어서, 제1 및 제2 개구부들(OP1, OP2) 내에 채널 구조(CH)를 형성한다. 채널 구조(CH)는 채널막(68), 갭필막(69) 및 캡핑막(70)을 포함할 수 있다. 이어서, 제1 물질막들(61)을 제3 물질막들(71)로 대체한다. 제3 물질막들(71)은 금속막, 실리사이드막 등일 수 있다.
절연 패턴들(64B)의 제3 측벽(SW3')은 제3 물질막들(71)의 제7 측벽(SW7)에 비해 채널 구조(CH)를 향해 돌출될 수 있다. 제7 측벽(SW7)은 제1 물질막들(61)의 제2 측벽(SW2)에 대응될 수 있다. 제7 측벽(SW7)은 제1 연장선(EXL1) 상에 위치될 수 있다.
전술한 바와 같은 제조 방법에 따르면, 상호 분리된 제1 및 제2 데이터 저장 패턴들(66A, 66B)을 용이하게 형성할 수 있다. 또한, 절연 패턴들(64B)이 제1 연장선(EXL1)에 비해 돌출되므로, 제2 개구부(OP2)의 제1 방향(I) 폭 또는 직경을 확장시키지 않고도, 제1 및 제2 데이터 저장 패턴들(66A, 66B)을 용이하게 형성할 수 있다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 7a를 참조하면, 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(81) 및 제2 물질막들(82)을 포함할 수 있다. 제1 및 제2 물질막들(81, 82)은 CVD 등의 증착 방식으로 형성될 수 있다. 이어서, 적층물(ST) 상에 하드 마스크 패턴(83)을 형성한다. 하드 마스크 패턴(83)은 산화물 또는 카본 계열 물질을 포함하거나 이들을 조합하여 포함할 수 있다. 하드 마스크 패턴(83)은 제1 개구부(OP1)를 포함할 수 있다. 제1 개구부(OP1)에 의해 하드 마스크 패턴(83)의 제1 측벽(SW1)이 정의될 수 있다.
이어서, 적층물(ST)을 관통하는 제2 개구부(OP2)를 형성한다. 하드 마스크 패턴(83)을 식각 배리어로 이용하여 적층물(ST)을 식각함으로써, 제2 개구부(OP2)를 형성할 수 있다. 제2 개구부(OP2)를 통해 제1 물질막들(81)의 제2 측벽(SW2) 및 제2 물질막들(82)의 제4 측벽(SW4)이 정의될 수 있다. 제2 측벽(SW2) 및 제4 측벽(SW4)은 제1 측벽(SW1)의 제1 연장선(EXL1) 상에 위치될 수 있다.
이어서, 제1 물질막들(81) 상에 제1 물질 패턴들(92)을 형성한다. 제1 물질막들(81) 상에 제1 물질 패턴들(92)을 선택적으로 성장시킬 수 있다. 제1 물질막들(81)의 표면에서 제1 물질의 성장을 촉진하도록 표면 처리하거나, 제2 물질막들(82)의 표면에서 제1 물질의 성장을 저해하도록 표면 처리한 후에, 제1 물질 패턴들(92)을 형성할 수 있다.
제1 물질 패턴들(92)은 제2 물질막들(82)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 제1 물질 패턴들(92)은 제1 물질막들(81)과 동일하거나 유사한 물질을 포함할 수 있다. 제1 물질 패턴들(92)은 질화물을 포함할 수 있다. 제1 물질 패턴들(92)의 제2 측벽(SW2')은 제1 측벽(SW1) 및 제4 측벽(SW4)에 비해 제2 개구부(OP2) 내로 돌출될 수 있다.
도 7b를 참조하면, 제1 물질 패턴들(92)의 사이에 시드 패턴들(84)을 형성한다. 시드 패턴들(84)은 실리콘을 포함할 수 있고, 폴리실리콘막일 수 있다. 시드 패턴들(84)은 상호 분리될 수 있다. 참고로, 본 도면에는 도시되지 않았으나, 시드 물질을 증착한 후에 식각하는 과정에서 하드 마스크 패턴(83)의 측벽에 시드 물질이 잔류될 수 있다. 이러한 경우, 하드 마스크 패턴(83)의 측벽에도 시드 패턴이 형성될 수 있다.
도 7c를 참조하면, 제2 물질막들(82) 상에 절연 패턴들(84A)을 형성한다. 절연 패턴들(84A)은 제1 측벽(SW1)에 비해 제2 개구부(OP2) 내로 돌출될 수 있다. 절연 패턴들(84A)의 측벽(SW3)은 제1 연장선(EXL1)에 비해 제2 개구부(OP2) 내로 돌출될 수 있다.
절연 패턴들(84A)은 시드 패턴들(84)을 선택적으로 산화시켜 형성될 수 있다. 산화 공정에 의해 형성된 절연 패턴들(84A)은 증착 공정에 의해 형성된 제2 물질막들(82)과 상이한 물성을 가질 수 있다. 산화 공정에 의해 제2 물질막들(82)의 제4 측벽(SW4')의 위치가 변경될 수 있다. 제4 측벽(SW4')은 제1 연장선(EXL1) 상에 위치되거나, 제1 연장선(EXL1)에 비해 후퇴하여 위치될 수 있다. 제4 측벽(SW4')은 제2 측벽(SW2)에 비해 제2 개구부(OP2)로부터 이격하여 위치될 수 있다.
절연 패턴들(84A) 각각은 제2 물질막들(82)과 접한 제1 면(S1) 및 제1 면(S1)과 마주하는 제2 면(S2)을 포함할 수 있다. 제1 면(S1) 및 제2 면(S2)은 곡면을 각각 포함할 수 있다. 제2 면(S2)은 제3 측벽(SW3)에 대응할 수 있고 제1 면(S1)은 제4 측벽(SW4')에 대응할 수 있다.
도 7d를 참조하면, 제1 및 제2 개구부들(OP1, OP2) 내에 메모리막(M) 및 채널 구조(CH)를 형성한다. 메모리막(M)은 블로킹막(85), 데이터 저장막(86) 또는 터널절연막(87) 중 적어도 하나를 포함할 수 있다. 채널 구조(CH)는 채널막(88), 갭필막(89) 또는 캡핑막(90) 중 적어도 하나를 포함할 수 있다.
이어서, 제1 물질막들(81) 및 제1 물질 패턴들(92)을 제3 물질막들(91)로 대체한다. 제3 물질막들(91)은 금속막, 실리사이드막 등을 포함할 수 있다.
제3 물질막들(91)의 제7 측벽(SW7)은 제1 측벽(SW1)에 비해 채널 구조(CH)를 향해 돌출될 수 있다. 절연 패턴들(84A)은 제3 물질막들(91)의 사이에 개재된 제1 부분(P1) 및 제7 측벽(SW7)에 비해 돌출된 제2 부분(P2)을 포함할 수 있다. 절연 패턴들(84A)의 제3 측벽(SW3)은 제1 측벽(SW1) 및 제7 측벽(SW7)에 비해 채널 구조(CH)를 향해 돌출될 수 있다.
전술한 바와 같은 제조 방법에 따르면, 영역에 따라 상이한 두께를 갖는 데이터 저장막(86)을 용이하게 형성할 수 있다. 또한, 제3 물질막들(91) 및 절연 패턴들(84A)이 제1 연장선(EXL1)에 비해 돌출되므로, 제2 개구부(OP2)의 제1 방향(I) 폭 또는 직경을 확장시키지 않고도, 데이터 저장막(86)을 용이하게 형성할 수 있다.
도 8a 내지 도 8c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 8a를 참조하면, 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(101) 및 제2 물질막들(102)을 포함할 수 있다. 제1 및 제2 물질막들(101, 102)은 CVD 등의 증착 방식으로 형성될 수 있다. 이어서, 적층물(ST) 상에 하드 마스크 패턴(103)을 형성한다. 하드 마스크 패턴(103)은 산화물 또는 카본 계열 물질을 포함하거나 이들을 조합하여 포함할 수 있다. 하드 마스크 패턴(103)은 제1 개구부(OP1)를 포함할 수 있다. 제1 개구부(OP1)에 의해 하드 마스크 패턴(103)의 제1 측벽(SW1)이 정의될 수 있다.
이어서, 하드 마스크 패턴(103)을 식각 배리어로 이용하여, 적층물(ST)을 관통하는 제2 개구부(OP2)를 형성한다. 제2 개구부(OP2)를 통해 제1 물질막들(101)의 제2 측벽(SW2) 및 제2 물질막들(102)의 제4 측벽(SW4)이 정의될 수 있다. 제2 측벽(SW2) 및 제4 측벽(SW4)은 제1 측벽(SW1)의 제1 연장선(EXL1) 상에 위치될 수 있다. 이어서, 제1 물질막들(101) 상에 제1 물질 패턴들(112)을 형성한다. 제1 물질 패턴들(112)의 제2 측벽(SW2')은 제1 측벽(SW1) 및 제4 측벽(SW4)에 비해 제2 개구부(OP2) 내로 돌출될 수 있다.
이어서, 제1 물질 패턴들(112)의 사이에 시드 패턴들(104)을 형성한다. 시드 패턴들(104)은 실리콘을 포함할 수 있고, 폴리실리콘막일 수 있다. 시드 패턴들(104) 상에 시드 물질을 선택적 성장시켜, 시드 패턴들(104)의 크기를 증가시키는 것도 가능하다. 시드 패턴들(104)은 제1 연장선(EXL1)에 비해 제2 개구부(OP2) 내로 돌출될 수 있다.
도 8b를 참조하면, 제2 물질막들(102) 상에 절연 패턴들(104A)을 형성한다. 절연 패턴들(104A)의 측벽(SW3)은 제1 연장선(EXL1)에 비해 제2 개구부(OP2) 내로 돌출될 수 있다. 절연 패턴들(104A)은 시드 패턴들(104)을 산화시켜 형성될 수 있다. 산화 공정에 의해 형성된 절연 패턴들(104A)은 증착 공정에 의해 형성된 제2 물질막들(102)과 상이한 물성을 가질 수 있다. 산화 공정에 의해 제2 물질막들(102)의 제4 측벽(SW4')이 제1 연장선(EXL1)에 비해 후퇴하여 위치될 수 있다.
이어서, 제1 및 제2 개구부들(OP1, OP2) 내에 블로킹막(105)을 형성할 수 있다. 이어서, 블로킹막(105) 내에 데이터 저장막(106)을 형성한다. 데이터 저장막(106)은 절연 패턴들(104A) 사이의 공간을 채우면서 블로킹막(105)의 표면을 따라 형성될 수 있다.
도 8c를 참조하면, 데이터 저장막(106) 및 블로킹막(105)을 식각하여 제1 데이터 저장 패턴들(106A), 제2 데이터 저장 패턴(106B), 제1 블로킹 패턴들(105A) 및 제2 블로킹 패턴(105B)을 형성한다. 이어서, 제1 및 제2 개구부들(OP1, OP2) 내에 터널 절연막(107)을 형성한다. 이로써, 메모리막(M')이 형성된다.
데이터 저장막(106) 및 블로킹막(105)을 식각할 때, 절연 패턴들(104B)이 일부 식각될 수 있다. 제2 부분(P2)의 제2 면(S2)은 평면을 포함할 수 있고, 평면 및 곡면을 포함할 수 있다. 제2 면(S2)은 제3 측벽(SW3')에 대응할 수 있다.
제1 블로킹 패턴들(105A)은 절연 패턴들(104B)의 사이에 위치될 수 있고, 상호 분리될 수 있다. 제2 블로킹 패턴(105B)은 하드 마스크 패턴(103)의 제1 측벽(SW1)까지 확장될 수 있다. 제1 데이터 저장 패턴들(106A)은 절연 패턴들(104B)의 사이에 위치될 수 있고, 상호 분리될 수 있다. 제2 데이터 저장 패턴(106B)은 제1 측벽(SW1)까지 확장될 수 있다. 제1 및 제2 데이터 저장 패턴들(106A, 106B)의 제6 측벽(SW6)은 제3 측벽(SW3')의 제2 연장선(EXL2)에 위치될 수 있다.
이어서, 제1 및 제2 개구부들(OP1, OP2) 내에 채널 구조(CH)를 형성한다. 채널 구조(CH)는 채널막(108), 갭필막(109) 및 캡핑막(110)을 포함할 수 있다. 이어서, 제1 물질막들(101) 및 제1 물질 패턴들(112)을 제3 물질막들(111)로 대체한다. 제3 물질막들(111)은 금속막, 실리사이드막 등을 포함할 수 있다.
제3 물질막들(111)의 제7 측벽(SW7)은 제1 측벽(SW1)에 비해 채널 구조(CH)를 향해 돌출될 수 있다. 절연 패턴들(104B)은 제3 물질막들(111)의 사이에 개재된 제1 부분(P1) 및 제7 측벽(SW7)에 비해 돌출된 제2 부분(P2)을 포함할 수 있다. 절연 패턴들(104B)의 제3 측벽(SW3')은 제1 측벽(SW1) 및 제7 측벽(SW7)에 비해 채널 구조(CH)를 향해 돌출될 수 있다.
전술한 바와 같은 제조 방법에 따르면, 상호 분리된 제1 및 제2 데이터 저장 패턴들(106A, 106B)을 용이하게 형성할 수 있다. 또한, 절연 패턴들(104B)이 제1 연장선(EXL1)에 비해 돌출되므로, 제2 개구부(OP2)의 제1 방향(I) 폭 또는 직경을 확장시키지 않고도, 제1 및 제2 데이터 저장 패턴들(106A, 106B)을 용이하게 형성할 수 있다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 9a를 참조하면, 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(81) 및 제2 물질막들(82)을 포함할 수 있다. 제1 및 제2 물질막들(81, 82)은 CVD 등의 증착 방식으로 형성될 수 있다. 제1 물질막들(81)은 질화물을 포함할 수 있고, 제2 물질막들(82)은 산화물을 포함할 수 있다.
이어서, 적층물(ST) 상에 하드 마스크 패턴(83')을 형성한다. 하드 마스크 패턴(83')은 제1 개구부(OP1)를 포함할 수 있다. 제1 개구부(OP1)에 의해 하드 마스크 패턴(83')의 제1 측벽(SW1)이 정의될 수 있다. 하드 마스크 패턴(83')은 질화물을 포함할 수 있고, 카본 등의 불순물을 포함할 수 있다. 제1 물질막들(81)은 하드 마스크 패턴(83')에 비해 높은 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 물질막들(81)은 실리콘 질화막(SiNx)을 포함할 수 있고 하드 마스크 패턴(83')은 실리콘 카본 질화막(SiCN)을 포함할 수 있다.
이어서, 적층물(ST)을 관통하는 제2 개구부(OP2)를 형성한다. 하드 마스크 패턴(83')을 식각 배리어로 이용하여 적층물(ST)을 식각함으로써, 제2 개구부(OP2)를 형성할 수 있다. 제2 측벽(SW2) 및 제4 측벽(SW4)은 제1 측벽(SW1)의 제1 연장선(EXL1) 상에 위치될 수 있다.
이어서, 제1 물질막들(81) 상에 제1 물질 패턴들(92)을 선택적으로 형성한다. 하드 마스크 패턴(83')이 질화물을 포함하므로, 하드 마스크 패턴(83')의 제1 측벽(SW1)에도 제1 물질 패턴(92')이 형성될 수 있다. 하드 마스크 패턴(83')과 맞닿은 제1 물질막(81)에 형성된 제1 물질 패턴(92)과 하드 마스크 패턴(83')의 측벽에 형성된 제1 물질 패턴(92')은 상호 연결된 단일막일 수 있다.
제1 물질 패턴들(92, 92')은 제2 물질막들(82) 및 하드 마스크 패턴(83')에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 제1 물질 패턴들(92, 92')은 제1 물질막들(81)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다. 제1 물질 패턴들(92, 92')은 질화물을 포함할 수 있다. 제1 물질 패턴들(92)의 제2 측벽(SW2') 및 제1 물질 패턴(92')의 측벽(SW2”')은 제1 측벽(SW1) 및 제4 측벽(SW4)에 비해 제2 개구부(OP2) 내로 돌출될 수 있다. 이를 통해, 제1 개구부(OP1)의 폭을 감소시킬 수 있다. 또한, 제2 개구부(OP2) 중 제1 물질막들(81)에 대응되는 부분의 폭을 감소시킬 수 있다.
이어서, 제1 물질 패턴들(92, 92')의 사이에 시드 패턴들(84)을 형성한다. 시드 패턴들(84)은 실리콘을 포함할 수 있고, 폴리실리콘막일 수 있다. 시드 패턴들(84)은 상호 분리될 수 있다.
도 9b를 참조하면, 제2 물질막들(82) 상에 절연 패턴들(84A)을 형성한다. 절연 패턴들(84A)은 시드 패턴들(84)을 선택적으로 산화시켜 형성될 수 있다. 산화 공정에 의해 형성된 절연 패턴들(84A)은 증착 공정에 의해 형성된 제2 물질막들(82)과 상이한 물성을 가질 수 있다. 절연 패턴들(84A)은 제1 측벽(SW1)에 비해 제2 개구부(OP2) 내로 돌출될 수 있다. 절연 패턴들(84A)의 측벽(SW3)은 제1 연장선(EXL1)에 비해 제2 개구부(OP2) 내로 돌출될 수 있다.
이어서, 제1 및 제2 개구부들(OP1, OP2) 내에 메모리막(M) 및 채널 구조(CH)를 형성한다. 메모리막(M)은 블로킹막(85), 데이터 저장막(86) 또는 터널절연막(87) 중 적어도 하나를 포함할 수 있다. 채널 구조(CH)는 채널막(88), 갭필막(89) 또는 캡핑막(90) 중 적어도 하나를 포함할 수 있다.
이어서, 제1 물질막들(81) 및 제1 물질 패턴들(92)을 제3 물질막들(91)로 대체한다. 하드 마스크 패턴(83') 및 적층물(ST)을 관통하는 슬릿(미도시됨)을 형성하고, 슬릿을 통해 노출된 제1 물질막들(81) 및 제1 물질 패턴들(92)을 식각한 후, 제1 물질막들(81)이 제거된 영역에 제3 물질막들(91)을 형성할 수 있다. 이때, 제1 물질막들(81)을 선택적으로 식각하므로, 하드 마스크 패턴(83')은 식각되지 않고 제1 물질 패턴(92')도 노출되지 않는다. 따라서, 제1 물질 패턴(92')은 메모리막(M)과 하드 마스크 패턴(83')의 사이에 잔류될 수 있다. 또는, 제1 물질 패턴(92') 중 제1 물질 패턴(92)과 인접한 영역이 일부 식각될 수 있고, 식각된 영역에 제3 물질막(91)이 채워지거나 보이드가 정의될 수 있다. 제1 물질 패턴(92')의 측벽(SW2”)은 제7 측벽(SW7)의 연장선 상에 위치될 수 있다.
전술한 바와 같은 제조 방법에 따르면, 제1 물질 패턴들(92, 92')을 이용하여 제1 개구부(OP1) 및 제2 개구부(OP2)의 폭을 감소시킬 수 있다. 또한, 영역에 따라 상이한 두께를 갖는 데이터 저장막(86)을 용이하게 형성할 수 있다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 10a를 참조하면, 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(101) 및 제2 물질막들(102)을 포함할 수 있다. 제1 및 제2 물질막들(101, 102)은 CVD 등의 증착 방식으로 형성될 수 있다. 제1 물질막들(101)은 질화물을 포함할 수 있고, 제2 물질막들(102)은 산화물을 포함할 수 있다.
이어서, 적층물(ST) 상에 하드 마스크 패턴(103')을 형성한다. 하드 마스크 패턴(103')은 질화물을 포함할 수 있고, 카본 등의 불순물을 포함할 수 있다. 제1 물질막들(101)은 하드 마스크 패턴(103')에 비해 높은 식각 선택비를 갖는 물질을 포함할 수 있다. 하드 마스크 패턴(103')은 제1 개구부(OP1)를 포함할 수 있다. 제1 개구부(OP1)에 의해 하드 마스크 패턴(103')의 제1 측벽(SW1)이 정의될 수 있다.
이어서, 하드 마스크 패턴(103')을 식각 배리어로 이용하여, 적층물(ST)을 관통하는 제2 개구부(OP2)를 형성한다. 제2 개구부(OP2)를 통해 제1 물질막들(101)의 제2 측벽(SW2) 및 제2 물질막들(102)의 제4 측벽(SW4)이 정의될 수 있다. 제2 측벽(SW2) 및 제4 측벽(SW4)은 제1 측벽(SW1)의 제1 연장선(EXL1) 상에 위치될 수 있다.
이어서, 제1 물질막들(101) 상에 제1 물질 패턴들(112)을 선택적으로 형성한다. 하드 마스크 패턴(103')이 질화물을 포함하므로, 하드 마스크 패턴(103')의 제1 측벽(SW1)에도 제1 물질 패턴(112')이 형성될 수 있다.
이어서, 제1 물질 패턴들(112, 112')의 사이에 시드 패턴들(104)을 형성한다. 시드 패턴들(104) 상에 시드 물질을 선택적 성장시켜, 시드 패턴들(104)의 크기를 증가시키는 것도 가능하다.
도 10b를 참조하면, 제2 물질막들(102) 상에 절연 패턴들(104B)을 형성한다. 절연 패턴들(104B)의 측벽(SW3')은 제1 연장선(EXL1)에 비해 제2 개구부(OP2) 내로 돌출될 수 있다. 절연 패턴들(104B)은 시드 패턴들(104)을 산화시켜 형성될 수 있다. 산화 공정에 의해 형성된 절연 패턴들(104B)은 증착 공정에 의해 형성된 제2 물질막들(102)과 상이한 물성을 가질 수 있다.
이어서, 제1 및 제2 개구부들(OP1, OP2) 내에 메모리막(M') 및 채널 구조(CH)를 형성한다. 메모리막(M')은 제1 데이터 저장 패턴들(106A), 제2 데이터 저장 패턴(106B), 제1 블로킹 패턴들(105A), 제2 블로킹 패턴(105B) 또는 터널절연막(107) 중 적어도 하나를 포함할 수 있다. 채널 구조(CH)는 채널막(108)을 포함할 수 있고, 갭필막(109) 또는 캡핑막(110) 중 적어도 하나를 더 포함할 수 있다.
이어서, 제1 물질막들(101) 및 제1 물질 패턴들(112)을 제3 물질막들(111)로 대체한다. 제1 물질 패턴(112')은 메모리막(M')과 하드 마스크 패턴(103')의 사이에 잔류될 수 있다. 제1 물질 패턴(112')의 측벽(SW2”은 제7 측벽(SW7)의 연장선 상에 위치될 수 있다.
전술한 바와 같은 제조 방법에 따르면, 제1 물질 패턴들(112, 112')을 이용하여 제1 개구부(OP1) 및 제2 개구부(OP2)의 폭을 감소시킬 수 있다. 또한, 절연 패턴들(104B)에 의해 상호 분리된 제1 및 제2 데이터 저장 패턴들(106A, 106B)을 용이하게 형성할 수 있다.
도 11a 내지 도 11c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 본 실시예는 앞서 도 5a 내지 도 5e를 참조하여 설명한 절연 패턴들(44A), 도 6a 내지 도 6d를 참조하여 설명한 절연 패턴들(64A), 도 7a 내지 도 7d, 도 9a 및 도 9b를 참조하여 설명한 절연 패턴들(84A), 또는 도 8a 내지 도 8c, 도 10a 및 도 10b를 참조하여 설명한 절연 패턴들(104A, 104B)을 형성할 때 적용될 수 있다.
도 11a를 참조하면, 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(1) 및 제2 물질막들(2)을 포함할 수 있다. 이어서, 적층물(ST) 상에 제1 개구부를 포함하는 하드 마스크 패턴(미도시됨)을 형성한다. 이어서, 하드 마스크 패턴을 식각 배리어로 이용하여, 적층물(ST)을 관통하는 제2 개구부(OP2)를 형성한다.
이어서, 제2 물질막들(2)을 선택적으로 식각하여 제3 개구부들(OP3)을 형성한다. 제3 개구부들(OP3)은 제2 개구부(OP2)와 연결될 수 있다. 이어서, 제3 개구부들(OP3) 내에 시드 패턴들(3)을 각각 형성한다. 시드 패턴들(3) 각각은 제3 개구부들(OP3) 각각을 완전히 채우거나, 일부만 채울 수 있다. 시드 패턴들(3)은 제2 물질막들(2)과 실질적으로 동일한 두께(T1)를 가질 수 있다.
도 11b를 참조하면, 선택적 성장 공정을 이용하여 시드 패턴들(3)로부터 시드 물질을 선택적으로 성장시킨다. 시드 물질은 시드 패턴들(3)의 표면으로부터 성장된다. 이를 통해, 시드 패턴들(3A)을 제2 개구부(OP2) 내로 더 돌출시킬 수 있다. 시드 패턴들(3A) 각각은 제1 물질막들(1)의 사이에 개재된 제1 부분(P1) 및 제1 물질막들(1)의 측벽에 비해 돌출된 제2 부분(P2)을 포함할 수 있다. 제2 부분(P2)은 제2 물질막들(2)에 비해 두꺼운 두께(T2>T1)를 가질 수 있다.
도 11c를 참조하면, 시드 패턴들(3A)을 산화시켜 절연 패턴들(3B)을 형성한다. 절연 패턴들(3B)은 제1 물질막들(1)의 사이에 개재된 제1 부분(P1') 및 제1 물질막들(1)의 측벽에 비해 돌출된 제2 부분(P2')을 포함할 수 있다. 제2 부분(P2')은 제2 물질막들(2)에 비해 두꺼운 두께(T3>T1)를 가질 수 있다. 또한, 절연 패턴들(3B)은 제1 물질막들(1)에 비해 제2 개구부(OP2) 내로 더 돌출될 수 있다.
전술한 바와 같은 공정에 따르면, 절연 패턴들(3B)의 크기를 용이하게 조절할 수 있다. 시드 물질을 선택적 성장시킴으로써, 절연 패턴들(3B)을 제2 개구부(OP2) 내로 더 돌출시킬 수 있다.
도 12a 내지 도 12c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 본 실시예에서는 앞서 도 5a 내지 도 5e를 참조하여 설명한 절연 패턴들(44A), 도 6a 내지 도 6d를 참조하여 설명한 절연 패턴들(64A), 도 7a 내지 도 7d, 도 9a 및 도 9b를 참조하여 설명한 절연 패턴들(84A), 또는 도 8a 내지 도 8c, 도 10a 및 도 10b를 참조하여 설명한 절연 패턴들(104A, 104B)의 크기를 조절하는 방법에 대해 설명하도록 한다.
도 12a를 참조하면, 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(1) 및 제2 물질막들(2)을 포함할 수 있다. 이어서, 적층물(ST)을 관통하는 제2 개구부(OP2)를 형성한다. 이어서, 제2 물질막들(2)을 선택적으로 식각하여 제3 개구부들(OP3)을 형성한다. 이어서, 제3 개구부들(OP3) 내에 시드 패턴들(4)을 각각 형성한다.
도 12b를 참조하면, 선택적 성장 공정을 이용하여 시드 패턴들(4)로부터 시드 물질을 선택적으로 성장시킨다. 이를 통해, 시드 패턴들(4A)을 제2 개구부(OP2) 내로 더 돌출시킬 수 있다. 시드 패턴들(4A) 각각은 제1 물질막들(1)의 사이에 개재된 제1 부분(P1) 및 제1 물질막들(1)의 측벽에 비해 돌출된 제2 부분(P2)을 포함할 수 있다. 이때, 시드 물질이 성장되는 양을 조절하여, 제2 부분(P2)의 크기를 조절할 수 있다. 제2 부분(P2)은 제2 물질막들(2)에 비해 얇은 두께(T4<T1)로 형성될 수 있다.
도 12c를 참조하면, 시드 패턴들(4A)을 산화시켜 절연 패턴들(4B)을 형성한다. 절연 패턴들(4B)은 제1 물질막들(1)의 사이에 개재된 제1 부분(P1') 및 제1 물질막들(1)의 측벽에 비해 돌출된 제2 부분(P2')을 포함할 수 있다. 제2 부분(P2')은 제2 물질막들(2)에 비해 얇은 두께(T5<T1)를 가질 수 있다. 또한, 절연 패턴들(4B)은 제1 물질막들(1)에 비해 제2 개구부(OP2) 내로 더 돌출될 수 있다.
전술한 바와 같은 공정에 따르면, 시드 물질이 선택적으로 성장되는 양을 조절함으로써, 절연 패턴들(4B)의 크기를 조절할 수 있다.
도 13a 내지 도 13c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 본 실시예에서는 앞서 도 5a 내지 도 5e를 참조하여 설명한 절연 패턴들(44A), 도 6a 내지 도 6d를 참조하여 설명한 절연 패턴들(64A), 도 7a 내지 도 7d, 도 9a 및 도 9b를 참조하여 설명한 절연 패턴들(84A), 또는 도 8a 내지 도 8c, 도 10a 및 도 10b를 참조하여 설명한 절연 패턴들(104A, 104B)의 크기를 조절하는 방법에 대해 설명하도록 한다.
도 13a를 참조하면, 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(1) 및 제2 물질막들(2)을 포함할 수 있다. 이어서, 적층물(ST)을 관통하는 제2 개구부(OP2)를 형성한다. 이어서, 제2 물질막들(2)을 선택적으로 식각하여 제3 개구부들(OP3)을 형성한다. 이어서, 제3 개구부들(OP3) 내에 시드 패턴들(5A)을 각각 형성한다. 시드 패턴들(5A)을 형성할 때, 선택적 성장 공정을 이용하여 시드 물질을 선택적 성장시킴으로써, 시드 패턴들(5A)의 크기를 조절할 수 있다.
도 13b를 참조하면, 시드 패턴들(5A)을 산화시켜 절연 패턴들(5B)을 형성한다. 절연 패턴들(5B)은 제1 물질막들(1)의 사이에 개재된 제1 부분(P1) 및 제1 물질막들(1)의 측벽에 비해 돌출된 제2 부분(P2)을 포함할 수 있다.
도 13c를 참조하면, 절연 패턴들(5C)의 크기를 조절한다. 절연 패턴들(5C)을 식각하여 크기를 감소시킬 수 있다. 식각 공정 시, 제2 개구부(OP2) 내로 돌출된 제2 부분(P2')을 식각하여 크기를 감소시킬 수 있다.
전술한 바와 같은 공정에 따르면, 추가 식각 공정을 수행함으로써, 절연 패턴들(5C)의 크기를 조절할 수 있다.
도 14a 내지 도 14c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 14a를 참조하면, 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(121) 및 제2 물질막들(122)을 포함할 수 있다. 제1 및 제2 물질막들(121, 122)은 CVD(Chemical Vapor Depositoin) 등의 증착공정을 이용하여 형성될 수 있다. 제1 물질막들(121)은 제2 물질막들(122)에 대해 식각 선택비가 높은 물질을 포함할 수 있다.
이어서, 적층물(ST) 상에 하드 마스크 패턴(123)을 형성한다. 하드 마스크 패턴(123)은 산화물, 질화물 또는 카본 계열 물질을 포함하거나 이들을 조합하여 포함할 수 있다. 하드 마스크 패턴(123)은 제1 개구부(OP1)를 포함할 수 있다. 제1 개구부(OP1)에 의해 하드 마스크 패턴(123)의 제1 측벽(SW1)이 정의될 수 있다.
이어서, 적층물(ST)을 관통하는 제2 개구부(OP2)를 형성한다. 하드 마스크 패턴(123)을 식각 배리어로 이용하여 적층물(ST)을 식각함으로써, 제2 개구부(OP2)를 형성할 수 있다. 제2 개구부(OP2)를 통해 제1 물질막들(121)의 제2 측벽(SW2) 및 제2 물질막들(122)의 제4 측벽(SW4)이 정의될 수 있다. 제2 측벽(SW2) 및 제4 측벽(SW4)은 제1 측벽(SW1)의 제1 연장선(EXL1) 상에 위치될 수 있다.
도 14b를 참조하면, 제2 물질막들(122) 상에 하드 마스크 패턴(123)의 측벽(SW1)에 비해 제2 개구부(OP2) 내로 돌출된 절연 패턴들(124)을 형성한다. 제2 물질막들(122) 상에 절연 물질을 선택적으로 증착하여 절연 패턴들(124)을 형성할 수 있다. 제2 물질막들(122)의 표면에서 절연 물질의 성장을 촉진하도록 표면 처리하거나, 제1 물질막들(121)의 표면에서 절연 물질의 성장을 저해하도록 표면 처리한 후에, 절연 패턴들(124)을 형성할 수 있다.
절연 패턴들(124)은 제1 물질막들(121)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 절연 패턴들(124)은 제2 물질막들(122)과 실질적으로 동일한 물질을 포함할 수 있다. 절연 패턴들(124)의 측벽(SW3)은 제1 연장선(EXL1)에 비해 제2 개구부(OP2) 내로 돌출될 수 있다. 절연 패턴들(124)은 상호 분리될 수 있다.
절연 패턴들(124) 각각은 제2 물질막들(122)과 접한 제1 면(S1) 및 제1 면(S1)과 마주하는 제2 면(S2)을 포함할 수 있다. 제1 면(S1)은 평면을 포함할 수 있고, 플랫할 수 있다. 제2 면(S2)은 곡면을 포함할 수 있다. 제1 면(S1)은 제4 측벽(SW4)에 대응할 수 있고, 제2 면(S2)은 제3 측벽(SW3)에 대응할 수 있다.
절연 패턴들(124)과 제2 물질막들(122)은 서로 다른 증착 방식으로 형성될 수 있다. 예를 들어, 증착 온도, 증착 속도 등과 같은 조건이 상이할 수 있다. 그에 따라, 절연 패턴들(124)과 제2 물질막들(122)은 서로 다른 물성을 가질 수 있다. 예를 들어, 질소 농도, 식각률, 열적 안정성, 절연 강도 등과 같은 물성이 상이할 수 있다.
제2 물질막들(122)은 CVD(Chemical Vapor Deposition) 방식으로 형성될 수 있다. 제2 물질막들(122)은 상대적으로 높은 온도에서 형성될 수 있고, 상대적으로 증착 속도가 빠를 수 있다. 절연 패턴들(124)은 선택적 증착(Selective Deposition) 방식으로 형성될 수 있고, ALD(Atomic Layer Deposition) 방식으로 증착될 수 있다. 절연 패턴들(124)은 상대적으로 낮은 온도에서 형성될 수 있고, 상대적으로 증착 속도가 느릴 수 있다. 따라서, 제2 물질막들(122)이 절연 패턴들(124)에 비해 우수한 막질을 가질 수 있다. 절연 패턴들(124)은 제2 물질막들(122)에 비해 낮은 열적 안정성, 낮은 절연 강도, 높은 식각률 등을 가질 수 있다.
또한, 적층물(ST) 형성 시에 제1 물질막들(121) 및 제2 물질막들(122)이 교대로 증착되기 때문에, 제1 물질막들(121)의 성분(예를 들어, 질소)이 제2 물질막들(122)로 확산될 수 있다. 따라서, 제2 물질막들(122)이 질소를 포함할 수 있고, 조성 변화가 있을 수 있다. 반면에, 절연 패턴들(124)을 증착할 때는 질소가 유입되지 않을 수 있고, 제2 물질막들(122)에 비해 조성 변화가 상대적으로 적을수 있다.
도 14c를 참조하면, 제1 및 제2 개구부들(OP1, OP2) 내에 메모리막(M) 및 채널 구조(CH)를 형성한다. 메모리막(M)은 블로킹막(125), 데이터 저장막(126) 또는 터널절연막(127) 중 적어도 하나를 포함할 수 있다. 채널 구조(CH)는 채널막(128), 갭필막(129) 또는 캡핑막(130) 중 적어도 하나를 포함할 수 있다.
이어서, 제1 물질막들(121)을 제3 물질막들(131)로 대체한다. 제3 물질막들(131)은 금속막, 실리사이드막 등을 포함할 수 있다. 제3 물질막들(131)의 제7 측벽(SW7)은 제1 측벽(SW1)의 제1 연장선(EXL1) 상에 위치될 수 있다. 절연 패턴들(124)의 제3 측벽(SW3)은 제1 측벽(SW1), 제4 측벽(SW4) 및 제7 측벽(SW7)에 비해 채널 구조(CH)를 향해 돌출될 수 있다.
전술한 바와 같은 제조 방법에 따르면, 영역에 따라 상이한 두께를 갖는 데이터 저장막(126)을 용이하게 형성할 수 있다. 또한, 절연 패턴들(124)이 제1 연장선(EXL1)에 비해 돌출되므로, 제2 개구부(OP2)의 제1 방향(I) 폭 또는 직경을 확장시키지 않고도, 데이터 저장막(126)을 용이하게 형성할 수 있다.
도 15a 및 도 15b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 15a를 참조하면, 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(141) 및 제2 물질막들(142)을 포함할 수 있다. 제1 및 제2 물질막들(141, 142)은 CVD(Chemical Vapor Depositoin) 등의 증착공정을 이용하여 형성될 수 있다.
이어서, 적층물(ST) 상에 하드 마스크 패턴(143)을 형성한다. 하드 마스크 패턴(143)은 산화물, 질화물 또는 카본 계열 물질을 포함하거나 이들을 조합하여 포함할 수 있다. 하드 마스크 패턴(143)은 제1 개구부(OP1)를 포함할 수 있다. 제1 개구부(OP1)에 의해 하드 마스크 패턴(143)의 제1 측벽(SW1)이 정의될 수 있다.
이어서, 적층물(ST)을 관통하는 제2 개구부(OP2)를 형성한다. 하드 마스크 패턴(143)을 식각 배리어로 이용하여 적층물(ST)을 식각함으로써, 제2 개구부(OP2)를 형성할 수 있다. 제2 개구부(OP2)를 통해 제1 물질막들(141)의 제2 측벽(SW2) 및 제2 물질막들(142)의 제4 측벽(SW4)이 정의될 수 있다. 제2 측벽(SW2) 및 제4 측벽(SW4)은 제1 측벽(SW1)의 제1 연장선(EXL1) 상에 위치될 수 있다.
이어서, 제2 물질막들(142) 상에 하드 마스크 패턴(143)의 측벽(SW1)에 비해 제2 개구부(OP2) 내로 돌출된 절연 패턴들(144)을 형성한다. 제2 물질막들(142) 상에 절연 물질을 선택적으로 증착하여 절연 패턴들(144)을 형성할 수 있다. 절연 패턴들(144)의 측벽(SW3)은 제1 연장선(EXL1)에 비해 제2 개구부(OP2) 내로 돌출될 수 있다. 절연 패턴들(144)과 제2 물질막들(142)은 서로 다른 증착 방식으로 형성될 수 있고, 서로 다른 물성을 가질 수 있다.
도 15b를 참조하면, 제1 및 제2 개구부들(OP1, OP2) 내에 메모리막(M') 및 채널 구조(CH)를 형성한다. 먼저, 제1 및 제2 개구부들(OP1, OP2) 내에 블로킹막 및 데이터 저장막을 형성한 후, 데이터 저장막 및 블로킹막을 식각하여 제1 데이터 저장 패턴들(146A), 제2 데이터 저장 패턴(146B), 제1 블로킹 패턴들(145A) 및 제2 블로킹 패턴(145B)을 형성한다. 데이터 저장막 및 블로킹막을 식각할 때, 절연 패턴들(144)이 일부 식각될 수 있다. 식각된 절연 패턴들(144A)은 평면을 포함하는 제3 측벽들(SW3')을 가질 수 있다. 제1 및 제2 데이터 저장 패턴들(146A, 146B)의 제6 측벽(SW6)은 제3 측벽(SW3')의 제2 연장선(EXL2)에 위치될 수 있다.
이어서, 제1 및 제2 개구부들(OP1, OP2) 내에 채널 구조(CH)를 형성한다. 채널 구조(CH)는 채널막(148), 갭필막(149) 또는 캡핑막(150) 중 적어도 하나를 포함할 수 있다. 이어서, 제1 물질막들(141)을 제3 물질막들(151)로 대체한다. 제3 물질막들(151)은 금속막, 실리사이드막 등을 포함할 수 있다. 제3 물질막들(151)의 제7 측벽(SW7)은 제1 측벽(SW1)의 제1 연장선(EXL1) 상에 위치될 수 있다. 제3 측벽(SW3;)은 제1 측벽(SW1), 제4 측벽(SW4) 및 제7 측벽(SW7)에 비해 채널 구조(CH)를 향해 돌출될 수 있다.
전술한 바와 같은 제조 방법에 따르면, 상호 분리된 제1 및 제2 데이터 저장 패턴들(146A, 146B)을 용이하게 형성할 수 있다. 또한, 절연 패턴들(144A)이 제1 연장선(EXL1)에 비해 돌출되므로, 제2 개구부(OP2)의 제1 방향(I) 폭 또는 직경을 확장시키지 않고도, 제1 및 제2 데이터 저장 패턴들(146A, 146B)을 용이하게 형성할 수 있다.
도 16a 및 도 16b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 본 실시예는 앞서 도 14a 내지 도 14c를 참조하여 설명한 절연 패턴들(124) 또는 도 15a 및 도 15b를 참조하여 설명한 절연 패턴들(144)을 형성할 때 적용될 수 있다.
도 16a를 참조하면, 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(1) 및 제2 물질막들(2)을 포함할 수 있다. 이어서, 적층물(ST)을 관통하는 제2 개구부(OP2)를 형성한다.
이어서, 제2 물질막들(2) 상에 절연 패턴들(6)을 형성한다. 제2 물질막들(2)의 표면에 절연 물질을 선택적으로 증착하여 절연 패턴들(6)을 형성할 수 있다. 절연 물질들이 증착되는 양에 따라 절연 패턴들(6)의 크기를 조절할 수 있다. 절연 패턴들(6)은 제2 물질막들(2)에 비해 두꺼운 두께(T6>T1)로 증착되거나, 대응되는 두께(T6=T1)로 증착되거나, 얇은 두께(T6<T1)로 증착될 수 있다.
도 16b를 참조하면, 절연 패턴들(6)의 크기를 감소시킬 수 있다. 절연 패턴들(6)을 식각하여 두께(T7)가 감소된 절연 패턴들(6A)을 형성할 수 있다. 절연 패턴들(6A)은 제2 물질막들(2)에 비해 두꺼운 두께(T7>T1), 대응되는 두께(T7=T1) 또는 얇은 두께(T7<T1)로 크기가 조절될 수 있다.
전술한 바와 같은 공정에 따르면, 절연 패턴들(6A)의 크기를 용이하게 조절할 수 있다. 또한, 절연 패턴들(6A)이 제2 개구부(OP2) 내로 돌출된 정도를 조절할 수 있다.
도 17은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 17을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치는(1200)는 앞서 도 1a 내지 도 16b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 16b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200)는 교대로 적층된 절연막들 및 도전막들을 포함하는 적층물; 상기 적층물 상의 하드 마스크 패턴; 상기 하드 마스크 패턴 및 상기 적층물을 관통하는 채널 구조; 상기 절연막들과 상기 채널 구조의 사이에 개재되고, 상기 하드 마스크 패턴의 측벽에 비해 상기 채널 구조를 향해 돌출된 절연 패턴들; 및 상기 적층물과 상기 채널 구조의 사이에 개재되고, 상기 절연 패턴들 사이의 공간을 채우는 메모리막을 포함할 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus)프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer System Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 18은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 18을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1200')는 앞서 도 1a 내지 도 16b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 16b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200')는 교대로 적층된 절연막들 및 도전막들을 포함하는 적층물; 상기 적층물 상의 하드 마스크 패턴; 상기 하드 마스크 패턴 및 상기 적층물을 관통하는 채널 구조; 상기 절연막들과 상기 채널 구조의 사이에 개재되고, 상기 하드 마스크 패턴의 측벽에 비해 상기 채널 구조를 향해 돌출된 절연 패턴들; 및 상기 적층물과 상기 채널 구조의 사이에 개재되고, 상기 절연 패턴들 사이의 공간을 채우는 메모리막을 포함할 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 19는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 19를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(2100)는 앞서 도 1a 내지 도 16b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 16b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(2100)는 교대로 적층된 절연막들 및 도전막들을 포함하는 적층물; 상기 적층물 상의 하드 마스크 패턴; 상기 하드 마스크 패턴 및 상기 적층물을 관통하는 채널 구조; 상기 절연막들과 상기 채널 구조의 사이에 개재되고, 상기 하드 마스크 패턴의 측벽에 비해 상기 채널 구조를 향해 돌출된 절연 패턴들; 및 상기 적층물과 상기 채널 구조의 사이에 개재되고, 상기 절연 패턴들 사이의 공간을 채우는 메모리막을 포함할 수 있다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 18을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable MultimediaPlayer), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audiorecorder), 디지털 음성 재생기(digital audioplayer), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 20은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 20을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(3500)는 앞서 도 1a 내지 도 16b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 16b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(3500)는 교대로 적층된 절연막들 및 도전막들을 포함하는 적층물; 상기 적층물 상의 하드 마스크 패턴; 상기 하드 마스크 패턴 및 상기 적층물을 관통하는 채널 구조; 상기 절연막들과 상기 채널 구조의 사이에 개재되고, 상기 하드 마스크 패턴의 측벽에 비해 상기 채널 구조를 향해 돌출된 절연 패턴들; 및 상기 적층물과 상기 채널 구조의 사이에 개재되고, 상기 절연 패턴들 사이의 공간을 채우는 메모리막을 포함할 수 있다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
1: 제1 물질막
2: 제2 물질막
3, 3A, 4, 4A, 5A: 시드 패턴
3B, 4B, 5B, 5C, 6, 6A: 절연 패턴
11, 21, 31: 도전막
12, 22, 32: 절연막
13, 13', 23, 23', 33, 33': 절연 패턴
14, 24, 34: 블로킹막
15, 25, 35: 데이터 저장막
16, 26, 36: 터널절연막
17, 27, 37: 채널막
18, 28, 38: 갭필막
19, 29, 39: 캡핑막
41, 61, 81, 101, 121, 141: 제1 물질막
42, 62, 82, 102, 122, 142: 제2 물질막
43, 63, 83, 103, 123, 143: 하드 마스크 패턴
44, 64, 84, 104: 시드 패턴
44A, 64A, 64B, 84A, 104A, 104B, 124, 144A, 144B: 절연 패턴
45, 65, 85, 105, 125: 블로킹막
65A, 105A, 145A: 제1 블로킹 패턴
65B, 105B, 145B: 제2 블로킹 패턴
46, 66, 86, 106, 126: 데이터 저장막
66A, 106A, 146A: 제1 데이터 저장 패턴
66B, 106B, 146B: 제2 데이터 저장 패턴
47, 67, 87, 107, 127, 147: 터널절연막
48, 68, 88, 108, 128, 148: 채널막
49, 69. 89, 109, 129, 149: 갭필막
50, 70. 90, 110, 130, 150: 캡핑막
51, 71, 91: 제3 물질막
92, 112: 제1 물질 패턴

Claims (19)

  1. 교대로 적층된 절연막들 및 도전막들을 포함하는 적층물;
    상기 적층물 상의 하드 마스크 패턴;
    상기 하드 마스크 패턴 및 상기 적층물을 관통하는 채널 구조;
    상기 절연막들과 상기 채널 구조의 사이에 개재되고, 상기 하드 마스크 패턴의 측벽에 비해 상기 채널 구조를 향해 돌출된 절연 패턴들; 및
    상기 적층물과 상기 채널 구조의 사이에 개재되고, 상기 절연 패턴들 사이의 공간을 채우는 메모리막
    을 포함하고,
    상기 절연 패턴들은 산화 물질을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 절연 패턴들은 상기 절연막들과 상이한 물성을 갖는
    반도체 장치.
  3. 제1항에 있어서,
    상기 절연 패턴들 각각은 상기 절연막들과 마주하는 제1 면 및 상기 채널 구조와 마주하는 제2 면을 포함하고, 상기 제1 면 및 상기 제2 면은 곡면을 각각 포함하는
    반도체 장치.
  4. 제1항에 있어서,
    상기 절연 패턴들 각각은 상기 절연막들과 마주하는 제1 면 및 상기 채널 구조와 마주하는 제2 면을 포함하고, 상기 제1 면은 곡면을 포함하고 상기 제2 면은 평면을 포함하는
    반도체 장치.
  5. 제1항에 있어서,
    상기 절연 패턴들 각각은,
    상기 도전막들의 사이에 개재된 제1 부분 및 상기 도전막들의 측벽에 비해 돌출된 제2 부분을 포함하는
    반도체 장치.
  6. 제5항에 있어서,
    상기 제2 부분은 상기 제1 부분에 비해 넓은 폭을 갖는
    반도체 장치.
  7. 제5항에 있어서,
    상기 제2 부분은 상기 제1 부분과 실질적으로 동일한 폭을 갖는
    반도체 장치.
  8. 제5항에 있어서,
    상기 제2 부분은 상기 제1 부분에 비해 좁은 폭을 갖는
    반도체 장치.
  9. 제5항에 있어서,
    상기 절연 패턴들의 제2 부분들은 상기 절연막들과 상이한 폭을 갖는
    반도체 장치.
  10. 제1항에 있어서,
    상기 메모리막은,
    상기 채널 구조의 측벽을 감싸면서 상기 하드 마스크 패턴의 상기 측벽까지 확장되고, 상기 절연 패턴들의 사이로 돌출된 돌출부들을 포함하는 데이터 저장막을 포함하는
    반도체 장치.
  11. 제1항에 있어서,
    상기 메모리막은,
    상기 절연 패턴들의 사이에 위치되고 상호 분리된 제1 데이터 저장 패턴들; 및
    상기 하드 마스크 패턴의 상기 측벽까지 확장된 제2 데이터 저장 패턴을 포함하는
    반도체 장치.
  12. 제1항에 있어서,
    상기 도전막들의 측벽은 상기 하드 마스크 패턴의 상기 측벽의 연장선 상에 위치된
    반도체 장치.
  13. 제1항에 있어서,
    상기 절연막들과 상기 절연 패턴들의 계면은 상기 하드 마스크 패턴의 상기 측벽에 비해 상기 채널 구조의 측벽으로부터 이격되어 위치된
    반도체 장치.
  14. 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계;
    상기 적층물 상에 하드 마스크 패턴을 형성하는 단계;
    상기 적층물을 관통하는 제1 개구부를 형성하는 단계;
    상기 제2 물질막들 상에 상기 하드 마스크 패턴의 측벽에 비해 상기 제1 개구부 내로 돌출된 절연 패턴들을 형성하는 단계;
    상기 제1 개구부 내에 상기 절연 패턴들 사이의 공간을 채우는 메모리막을 형성하는 단계; 및
    상기 메모리막 내에 채널 구조를 형성하는 단계
    를 포함하고,
    상기 절연 패턴들은 산화 물질을 포함하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 절연 패턴들을 형성하는 단계는,
    상기 제2 물질막들을 선택적으로 식각하여 제2 개구부들을 형성하는 단계;
    상기 제2 개구부들 내에 시드 패턴들을 형성하는 단계; 및
    상기 시드 패턴들을 산화시켜 상기 절연 패턴들을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 절연 패턴들을 형성하는 단계는,
    상기 시드 패턴들로부터 시드 물질을 선택적 성장시키는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 절연 패턴들을 형성하는 단계는,
    상기 절연 패턴들을 식각하여 크기를 감소시키는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  18. 제14항에 있어서,
    상기 메모리막을 형성하는 단계는,
    상기 채널 구조의 측벽을 감싸면서 상기 하드 마스크 패턴의 상기 측벽까지 확장되고, 상기 절연 패턴들의 사이로 돌출된 돌출부들을 포함하는 데이터 저장막을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 메모리막을 형성하는 단계는,
    상기 데이터 저장막을 식각하여 상기 절연 패턴들의 사이에 위치되고 상호 분리된 제1 데이터 저장 패턴들 및 상기 하드 마스크 패턴의 상기 측벽까지 확장된 제2 데이터 저장 패턴을 형성하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
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