KR102817298B1 - Resistance devices using multi-layer metal stack and manufacturing method thereof - Google Patents
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Abstract
본 발명은 제1배리어층(barrier layer), 금속층 및 제2배리어층을 포함하는 다층 메탈 스택을 형성하는 단계와, 패터닝 공정에 의해 상기 다층 메탈 스택 상에 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 식각 마스크로 하여 상기 다층 메탈 스택의 일영역을 식각하여 메탈 패턴을 형성하여 상기 제1배리어층이 포함된 메탈 저항체를 형성하는 단계를 포함하여, 상기 제1배리어층이 포함된 메탈 저항체를 활용하여 상기 금속층에 선택적 저항 소자를 구현하는 것을 특징으로 하는 다층 메탈 스택을 활용한 저항 소자의 제조방법 및 이에 의한 다층 메탈 스택을 활용한 저항 소자를 기술적 요지로 한다.The present invention relates to a method for manufacturing a resistor element utilizing a multilayer metal stack, and a resistor element utilizing a multilayer metal stack thereby, the technical gist of which comprises the steps of forming a multilayer metal stack including a first barrier layer, a metal layer, and a second barrier layer, forming a mask pattern on the multilayer metal stack by a patterning process, and etching a region of the multilayer metal stack using the mask pattern as an etching mask to form a metal pattern to form a metal resistor including the first barrier layer, thereby implementing a selective resistor element in the metal layer by utilizing the metal resistor including the first barrier layer.
Description
본 발명은 반도체 소자의 배선 공정에 있어서, 다층 메탈 스택을 활용한 저항 소자 및 그 제조방법에 관한 것이다.The present invention relates to a resistor element utilizing a multilayer metal stack in a wiring process of a semiconductor element and a method for manufacturing the same.
반도체 기술은 지속적인 소형화와 성능 향상, 전력 소비 최적화를 통해 발전해왔다. 이러한 발전의 중심에는 고집적화, 즉, 더 작은 면적에 더 많은 기능을 집적하는 것이 목표가 있다.Semiconductor technology has been advancing through continuous miniaturization, performance improvement, and power consumption optimization. At the heart of these advancements is the goal of high integration, that is, integrating more functions into a smaller area.
일반적으로 반도체 제조 과정에서, 반도체 수동 소자인 고저항을 형성하기 위해서는 폴리실리콘 공정 또는 이온주입 공정을 활용하여 소자의 도핑 농도를 이온 주입으로 조절하고 있으며, 이는 반도체 소자의 주요 전기적 특성을 결정하게 된다. Typically, in the semiconductor manufacturing process, the polysilicon process or ion implantation process is used to form a high-resistance semiconductor passive element, and the doping concentration of the element is controlled by ion implantation, which determines the main electrical characteristics of the semiconductor element.
통상 고저항이란 수백 옴(Ω) 이상으로 상기와 같이 이온(불순물) 주입에 의한 저항체 형성은 기생 커패시터의 형성 등으로 인해 동일 저항값의 min. max 차이 즉, 저항값의 배리에이션(variation)에 한계를 드러내고 있다.High resistance is usually hundreds of ohms (Ω) or more, and the formation of a resistor by ion (impurity) injection as described above has limitations in the variation of the resistance value, that is, the min. max difference of the same resistance value, due to the formation of parasitic capacitors, etc.
또한, 상기 폴리실리콘 공정 또는 이온주입 공정은 이온주입에 따른 도핑 농도의 조절의 어려움과 미세한 구조로 인해 결함의 위험이 높으며, 이는 소자의 신뢰성을 저하시키고, 장기적으로 성능에 영향을 미치게 된다.In addition, the polysilicon process or ion implantation process has a high risk of defects due to the difficulty in controlling the doping concentration according to ion implantation and the fine structure, which reduces the reliability of the device and affects performance in the long term.
또한, 상기 폴리실리콘 공정 또는 이온주입 공정은 소자 내에서 발생하는 열을 관리하는데 어려움이 있으며, 고도로 집적된 회로에서 열관리는 중요한 과제로 이는 소자의 성능과 수명에 직접적인 영향을 미치게 된다.In addition, the polysilicon process or ion implantation process has difficulty in managing the heat generated within the device, and heat management is an important task in highly integrated circuits, which directly affects the performance and lifespan of the device.
또한, 반도체 노드(node)가 점점 더 작아지고 복잡해 짐에 따라 트랜지스터와 수동 소자들이 칩 내에 더욱 작고 밀도 있게 배치되고 있다. 그러나, 폴리실리콘 공정과 이온주입 공정을 활용한 저항 소자 형성은 특정 영역에 추가 공간을 차지하게 되는 문제를 야기하고, 반도체 고가의 장비와 복잡한 제조 과정이 요구되어 생산 비용의 상승을 초래하게 된다.In addition, as semiconductor nodes become smaller and more complex, transistors and passive components are arranged smaller and denser within the chip. However, the formation of resistive elements using polysilicon processes and ion implantation processes causes problems in that they occupy additional space in specific areas, and expensive semiconductor equipment and complex manufacturing processes are required, which leads to increased production costs.
또한, 기존의 폴리실리콘 공정 또는 이온주입 공정은 환경에 미치는 영향이 크며, 특히 도핑 과정에서 사용되는 화학물질은 처리가 어렵고 그 처리 비용의 증가를 초래하여 환경적으로 민감한 문제가 발생할 수 있다. 한편, 불순물 도핑된 폴리실리콘 저항소자는 한국공개특허공보 제10-2006-0035975호에서 종래기술로써 유사하게 개시되고 있다. 또한, 불순물 도핑된 확산 저항소자는 한국등록특허공보 제10-0144112호에서 종래기술로써 유사하게 개시되고 있다.In addition, the existing polysilicon process or ion implantation process has a large impact on the environment, and in particular, the chemicals used in the doping process are difficult to process and increase the processing cost, which may cause environmentally sensitive problems. Meanwhile, an impurity-doped polysilicon resistor is similarly disclosed as a prior art in Korean Patent Publication No. 10-2006-0035975. In addition, an impurity-doped diffusion resistor is similarly disclosed as a prior art in Korean Patent Registration No. 10-0144112.
본 발명은 상기 문제점을 해결하기 위한 것으로, 금속층을 식각하여 저항 영역을 형성하고, 배리어층을 포함하는 메탈 저항체를 구현한 다층 메탈 스택을 활용한 저항 소자 및 그 제조방법의 제공을 그 목적으로 한다.The present invention is intended to solve the above problems, and its purpose is to provide a resistance element utilizing a multilayer metal stack that forms a resistance region by etching a metal layer and implements a metal resistor including a barrier layer, and a method for manufacturing the same.
상기 목적을 달성하기 위한 본 발명은, 제1배리어층(barrier layer), 금속층 및 제2배리어층을 포함하는 다층 메탈 스택을 형성하는 단계와, 패터닝 공정에 의해 상기 다층 메탈 스택 상에 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 식각 마스크로 하여 상기 다층 메탈 스택의 일영역을 식각하여 메탈 패턴을 형성하여 상기 제1배리어층이 포함된 메탈 저항체를 형성하는 단계를 포함하여, 상기 제1배리어층이 포함된 메탈 저항체를 활용하여 상기 금속층에 선택적 저항 소자를 구현하는 것을 특징으로 하는 다층 메탈 스택을 활용한 저항 소자의 제조방법 및 이에 의한 다층 메탈 스택을 활용한 저항 소자를 기술적 요지로 한다.In order to achieve the above object, the present invention comprises the steps of forming a multilayer metal stack including a first barrier layer, a metal layer, and a second barrier layer, forming a mask pattern on the multilayer metal stack by a patterning process, and etching a region of the multilayer metal stack using the mask pattern as an etching mask to form a metal pattern to form a metal resistor including the first barrier layer, thereby implementing a selective resistance element in the metal layer by utilizing the metal resistor including the first barrier layer, and the technical gist of the present invention is a method for manufacturing a resistance element utilizing a multilayer metal stack and a resistance element utilizing the multilayer metal stack thereby.
또한, 상기 식각 공정은, 건식 또는 습식 식각 공정에 의해 구현되거나, 건식 식각 공정 후 습식 식각 공정에 의해 구현될 수 있다.Additionally, the etching process may be implemented by a dry or wet etching process, or by a wet etching process after a dry etching process.
또한, 상기 메탈 저항체 상에 저항조절층을 형성하거나, 상기 저항조절층은, 상기 메탈 저항체 상에 그리고 상기 메탈 패턴 상 또는 상기 메탈 스택 전영역에 형성될 수 있다.In addition, a resistance control layer may be formed on the metal resistor, or the resistance control layer may be formed on the metal resistor and on the metal pattern or over the entire area of the metal stack.
또한, 상기 저항조절층은, Ti, TiN, Ta, TaN, W, Ni, Co, WSi2, Pt 및 Pd 중 어느 하나 또는 둘 이상의 적층체로 형성될 수 있다.In addition, the resistance control layer may be formed of a laminate of one or more of Ti, TiN, Ta, TaN, W, Ni, Co, WSi 2 , Pt, and Pd.
또한, 상기 메탈 패턴은, 상기 메탈 저항체 양측으로 상기 금속층에 경사부가 형성될 수 있으며, 또한, 상기 경사부는, 상기 제1배리어층에 대해 5~45°의 기울기로 형성되는 것이 바람직하다.In addition, the metal pattern may have an inclined portion formed in the metal layer on both sides of the metal resistor, and further, it is preferable that the inclined portion is formed at an incline of 5 to 45° with respect to the first barrier layer.
또한, 상기 경사부를 포함하는 메탈 패턴은, 습식 식각 공정에 의해 구현되거나, 건식 식각 공정 후 습식 식각 공정에 의해 구현되거나, 상기 건식 식각 공정 후 습식 식각 공정을 수행한 후, 건식 식각 공정 및 습식 식각 공정 중 어느 하나 이상의 공정을 반복수행하여 형성할 수 있다.In addition, the metal pattern including the above-described inclined portion can be formed by implementing a wet etching process, implementing a wet etching process after a dry etching process, or performing a wet etching process after the dry etching process, and then repeatedly performing at least one of the dry etching process and the wet etching process.
본 발명은 다층 메탈 스택을 활용하여 저항 소자를 형성하는 것으로, 금속층을 식각하여 저항 영역을 형성하고, 배리어층을 활용하여 메탈 저항체를 구현하는 것이다.The present invention forms a resistance element by utilizing a multilayer metal stack, forms a resistance region by etching a metal layer, and implements a metal resistor by utilizing a barrier layer.
또한, 본 발명은 기존의 폴리실리콘 공정이나 이온주입 공정 없이도 효과적인 고저항 특성을 갖는 저항 소자를 제공할 수 있으며, 습식 식각 공정을 통한 등방성 식각에 의해 저항 소자의 열적, 전기적 특성을 향상시키고, 공정의 복잡성을 줄이고 제조비용을 절감할 수 있으며, 도핑 과정에서 사용하게 되는 화학물질을 사용하지 않아도 되므로 인한 친환경적이다.In addition, the present invention can provide a resistor element having effective high resistance characteristics without a conventional polysilicon process or ion implantation process, improve the thermal and electrical characteristics of the resistor element by isotropic etching through a wet etching process, reduce the complexity of the process, and reduce manufacturing costs, and is environmentally friendly because it does not require the use of chemicals used in the doping process.
또한, 본 발명은 패터닝 공정, 건식 식각 공정 및 습식 식각 공정에 의해 메탈 패턴과 메탈 저항체를 제공하므로, 도핑 농도의 조절의 어려움이나 이를 위한 미세 구조의 구현의 어려움에 따른 결함의 위험을 최소화할 수 있어, 소자의 신뢰성 및 성능을 개선시키게 된다.In addition, since the present invention provides a metal pattern and a metal resistor by a patterning process, a dry etching process, and a wet etching process, the risk of defects due to difficulty in controlling the doping concentration or difficulty in implementing a microstructure for this purpose can be minimized, thereby improving the reliability and performance of the device.
또한, 본 발명은 반도체 배선 공정에 있어서, 배선(메탈 1, 메탈 2,...)에 따라 형성되는 자유도(메탈 1에 형성될 수도 있고, 메탈 2에 형성될 수도 있음)가 있어, 소자 설계 및 고집적화에 유리하다.In addition, the present invention has the degree of freedom (it can be formed on
도 1 - 종래의 폴리실리콘 공정 또는 이온주입 공정에 의해 저항 소자를 형성한 반도체 소자의 모식도.
도 2 및 도 3 - 본 발명의 실시예에 따른 다층 메탈 스택을 활용한 저항 소자의 주요부에 대한 전체 모식도.
도 4 및 도 5 - 본 발명의 실시예에 따른 다층 메탈 스택을 활용한 저항 소자의 주요부에 대한 단면 모식도.
도 6 및 도 7 - 본 발명의 실시예에 따른 다층 메탈 스택을 활용한 저항 소자의 제조방법에 대한 모식도.Figure 1 - Schematic diagram of a semiconductor device in which a resistance element is formed by a conventional polysilicon process or ion implantation process.
FIG. 2 and FIG. 3 - Schematic diagrams of the main parts of a resistor element utilizing a multilayer metal stack according to an embodiment of the present invention.
FIGS. 4 and 5 - Cross-sectional schematic diagrams of main parts of a resistor element utilizing a multilayer metal stack according to an embodiment of the present invention.
FIG. 6 and FIG. 7 - Schematic diagrams of a method for manufacturing a resistor element using a multilayer metal stack according to an embodiment of the present invention.
본 발명은 다층 메탈 스택을 활용하여 저항 소자를 형성하는 것으로, 금속층을 식각하여 저항 영역을 형성하고, 배리어층을 활용하여 메탈 저항체(410)를 구현하는 것이다.The present invention forms a resistance element by utilizing a multilayer metal stack, forms a resistance region by etching a metal layer, and implements a metal resistor (410) by utilizing a barrier layer.
이는 기존의 저항 소자 형성을 위한 폴리실리콘 공정이나 이온주입 공정을 사용하지 않고도 반도체 소자 배선 공정에 사용되는 다층 메탈 스택을 활용하여 메탈 저항체(410)를 형성하여 저항 소자를 제공하는 것이다.This provides a resistance element by forming a metal resistor (410) using a multilayer metal stack used in a semiconductor device wiring process without using a polysilicon process or ion implantation process for forming a conventional resistance element.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다. 도 2 및 도 3은 본 발명의 실시예에 따른 다층 메탈 스택을 활용한 저항 소자의 주요부에 대한 전체 모식도이고, 도 4 및 도 5는 본 발명의 실시예에 따른 다층 메탈 스택을 활용한 저항 소자의 주요부에 대한 단면 모식도이고, 도 6 및 도 7은 본 발명의 실시예에 따른 다층 메탈 스택을 활용한 저항 소자의 제조방법에 대한 모식도이다.Hereinafter, embodiments of the present invention will be described in detail with reference to the attached drawings. FIGS. 2 and 3 are schematic diagrams of the main parts of a resistor element utilizing a multilayer metal stack according to an embodiment of the present invention, FIGS. 4 and 5 are cross-sectional schematic diagrams of the main parts of a resistor element utilizing a multilayer metal stack according to an embodiment of the present invention, and FIGS. 6 and 7 are schematic diagrams of a method for manufacturing a resistor element utilizing a multilayer metal stack according to an embodiment of the present invention.
도시된 바와 같이, 본 발명의 일실시예에 따른 다층 메탈 스택(100)을 활용한 저항 소자의 제조방법은, 제1배리어층(barrier layer)(110), 금속층(120) 및 제2배리어층(130)을 포함하는 다층 메탈 스택(100)을 형성하는 단계와, 패터닝 공정에 의해 상기 다층 메탈 스택(100) 상에 마스크 패턴(210)을 형성하는 단계와, 상기 마스크 패턴(210)을 식각 마스크로 하여 상기 다층 메탈 스택(100)의 일영역을 식각하여 메탈 패턴(310)을 형성하여 상기 제1배리어층(110)이 포함된 메탈 저항체(410)를 형성하는 단계를 포함하여, 상기 제1배리어층(110)이 포함된 메탈 저항체(410)를 활용하여 상기 금속층(120)에 선택적 저항 소자를 구현하는 것을 특징으로 한다.As described above, a method for manufacturing a resistor element using a multilayer metal stack (100) according to an embodiment of the present invention comprises the steps of forming a multilayer metal stack (100) including a first barrier layer (110), a metal layer (120), and a second barrier layer (130), forming a mask pattern (210) on the multilayer metal stack (100) by a patterning process, and forming a metal pattern (310) by etching a region of the multilayer metal stack (100) using the mask pattern (210) as an etching mask to form a metal pattern (410) including the first barrier layer (110), thereby implementing a selective resistor element in the metal layer (120) using the metal resistor (410) including the first barrier layer (110).
또한, 본 발명의 일실시예에 따른 다층 메탈 스택(100)을 활용한 저항 소자는, 제1배리어층(barrier layer)(110), 금속층(120) 및 제2배리어층(130)이 형성된 다층 메탈 스택(100)과, 상기 다층 메탈 스택(100)의 일영역에 식각 공정에 의해 형성된 메탈 패턴(310)과, 상기 메탈 패턴(310) 영역에 형성된 상기 제1배리어층(110)이 포함된 메탈 저항체(410)를 포함하여, 상기 제1배리어층(110)이 포함된 메탈 저항체(410)를 활용하여 상기 금속층(120)에 선택적 저항 소자를 구현하는 것을 특징으로 한다.In addition, a resistance element utilizing a multilayer metal stack (100) according to an embodiment of the present invention includes a multilayer metal stack (100) in which a first barrier layer (110), a metal layer (120), and a second barrier layer (130) are formed, a metal pattern (310) formed by an etching process in one region of the multilayer metal stack (100), and a metal resistor (410) including the first barrier layer (110) formed in the region of the metal pattern (310), and is characterized in that a selective resistance element is implemented in the metal layer (120) by utilizing the metal resistor (410) including the first barrier layer (110).
본 발명은 시스템 반도체 소자의 배선 공정에 있어서, 다층 메탈 스택(100)을 활용하여 저항 소자를 형성하는 것으로, 금속층(120)을 식각하여 저항 영역을 형성하고, 다층 메탈 스택에 포함된 배리어층을 활용하여 메탈 저항체(410)를 구현하는 것이다.The present invention forms a resistance element by utilizing a multilayer metal stack (100) in a wiring process of a system semiconductor element, by etching a metal layer (120) to form a resistance region, and by utilizing a barrier layer included in the multilayer metal stack to implement a metal resistor (410).
먼저, 본 발명의 일실시예에 따르면 제1배리어층(barrier layer)(110), 금속층(120) 및 제2배리어층(130)을 포함하는 다층 메탈 스택(100)을 형성한다.First, according to one embodiment of the present invention, a multilayer metal stack (100) including a first barrier layer (110), a metal layer (120), and a second barrier layer (130) is formed.
일반적으로 트랜지스터 및 층간 절연막 등 소정의 구조로 형성된 반도체 웨이퍼 상에 다층 메탈 스택(100)이 형성되며, 제1배리어층(110), 금속층(120), 제2배리어층(130)의 순서로 형성된다.Typically, a multilayer metal stack (100) is formed on a semiconductor wafer formed with a predetermined structure such as a transistor and an interlayer insulating film, and is formed in the order of a first barrier layer (110), a metal layer (120), and a second barrier layer (130).
상기 제1배리어층(110) 및 제2배리어층(130)은, 금속화합물로 형성될 수 있으며, 예컨대, 실리콘층 상에 Ti나 Co와 같은 물질을 칠해준 뒤, 규소 원자와 반응시켜 형성하거나, 티타늄화합물이나 구리화합물을 이용하여 라이너(liner) 형태로 형성하여 형성할 수 있다.The first barrier layer (110) and the second barrier layer (130) can be formed of a metal compound, for example, by applying a material such as Ti or Co on a silicon layer and then reacting with silicon atoms, or by forming a liner shape using a titanium compound or a copper compound.
상기 금속층(120)은 금속 배선으로 작용하는 것으로, 저저항을 갖도록 비저항이 낮은 알루미늄이나 구리 등이 사용될 수 있다.The above metal layer (120) acts as a metal wiring, and low-resistivity aluminum or copper can be used to have low resistance.
상기 제1배리어층(110), 금속층(120) 및 제2배리어층(130)은 물리적 또는 화학적 증착방법에 의해 형성되며, 예컨대 스퍼터링(sputtering)이나 CVD(chemical vapor deposition) 공정을 이용하여 형성될 수 있다. 상기 배리어층의 두께는 10 내지 300Å의 두께로 형성할 수 있다.The first barrier layer (110), the metal layer (120), and the second barrier layer (130) are formed by a physical or chemical deposition method, and may be formed using, for example, a sputtering or CVD (chemical vapor deposition) process. The barrier layer may be formed to a thickness of 10 to 300 Å.
그리고, 패터닝 공정에 의해 상기 다층 메탈 스택(100) 상에 마스크 패턴(210)을 형성한다.Then, a mask pattern (210) is formed on the multilayer metal stack (100) by a patterning process.
상기 패터닝 공정은 포토리소그래피 공정을 통해 다층 메탈 스택(100) 상에 소정의 패턴을 형성하는 것으로, 상기 마스크 패턴(210)을 식각 마스크로 하여 상기 다층 메탈 스택(100)의 일영역을 식각하여 메탈 패턴(310)을 형성하여 상기 제1배리어층(110)이 포함된 메탈 저항체(410)를 형성한다. 이에 의해 상기 제1배리어층(110)이 포함된 메탈 저항체(410)를 활용하여 상기 금속층(120)에 선택적 저항 소자를 구현하는 것이다.The above patterning process forms a predetermined pattern on a multilayer metal stack (100) through a photolithography process, and etching a region of the multilayer metal stack (100) using the mask pattern (210) as an etching mask to form a metal pattern (310) to form a metal resistor (410) including the first barrier layer (110). As a result, a selective resistance element is implemented in the metal layer (120) by utilizing the metal resistor (410) including the first barrier layer (110).
즉, 본 발명에 따른 다층 메탈 스택(100)을 활용한 저항 소자는, 다층 메탈 스택(100)의 일영역에 식각 공정을 통해 남겨진 구조인 제1배리어층(110)으로 구성된 것으로, 배리어 메탈의 고유한 특성을 활용하여 소자의 전기적 저항을 증가시킴으로써 고저항 특성을 구현하는 것이다.That is, the resistance element utilizing the multilayer metal stack (100) according to the present invention is composed of a first barrier layer (110), which is a structure left over through an etching process in one area of the multilayer metal stack (100), and implements high resistance characteristics by increasing the electrical resistance of the element by utilizing the unique characteristics of the barrier metal.
여기에서, 상기 식각 공정은, 건식 또는 습식 식각 공정에 의해 구현되거나, 건식 식각 공정 후 습식 식각 공정에 의해 구현될 수 있다. 또한, 메탈 패턴(310)의 형상에 따라 건식 식각 공정과 습식 식각 공정을 반복하여 수행할 수 있다.Here, the etching process may be implemented by a dry or wet etching process, or may be implemented by a wet etching process after a dry etching process. In addition, the dry etching process and the wet etching process may be performed repeatedly depending on the shape of the metal pattern (310).
일반적으로 건식 식각 공정은 이방성 식각이 이루어지게 되므로, 식각 엣지 부분, 특히 메탈 패턴(310)에서 금속층(120)이 식각되어 제1배리어층(110)이 노출된 부분이 전기적으로 취약하므로, 메탈 패턴(310)의 구조나 필요에 따라 등방성 식각 효과를 주는 습식 식각 공정을 추가로 수행하는 것이다.In general, since the dry etching process is anisotropic etching, the etching edge portion, especially the portion where the metal layer (120) in the metal pattern (310) is etched and the first barrier layer (110) is exposed, is electrically vulnerable. Therefore, a wet etching process that provides an isotropic etching effect is additionally performed depending on the structure or need of the metal pattern (310).
즉, 건식 식각 공정 조건을 조절하여 전체적인 메탈 패턴(310)의 형상을 설계하고, 습식 식각 공정 조건을 조절하여 메탈 패턴(310)을 추가로 식각하거나, 식각 엣지 부분을 힐링(healing)하여 엣지 부분에서의 전기적 또는 열적 취약성을 해결하고자 한 것이다.That is, the shape of the overall metal pattern (310) is designed by controlling the dry etching process conditions, and the metal pattern (310) is additionally etched or the etched edge portion is healed by controlling the wet etching process conditions to resolve electrical or thermal vulnerability in the edge portion.
이와 같이 다층 메탈 스택(100)에서 패터닝 공정과 식각 공정을 거치게 되면, 다층 메탈 스택(100)의 일영역에 메탈 패턴(310)이 형성되고, 상기 제1배리어층(110)이 포함된 메탈 저항체(410)가 형성되게 된다. 즉, 제2배리어층(130)과 금속층(120)을 식각하여, 바닥면이 제1배리어층(110)으로 형성된 메탈 패턴(310)을 형성하게 되며, 상기 제1배리어층(110)이 포함된 메탈 저항체(410)를 활용하여 상기 금속층(120)의 특정 부분에 선택적으로 저항 소자가 구현되게 된다.In this way, when the multilayer metal stack (100) undergoes a patterning process and an etching process, a metal pattern (310) is formed in one area of the multilayer metal stack (100), and a metal resistor (410) including the first barrier layer (110) is formed. That is, by etching the second barrier layer (130) and the metal layer (120), a metal pattern (310) having a bottom surface formed of the first barrier layer (110) is formed, and a resistance element is selectively implemented in a specific portion of the metal layer (120) by utilizing the metal resistor (410) including the first barrier layer (110).
이는 기존의 고저항을 구현하기 위해 폴리실리콘 공정이나 이온주입 공정과 같은 복잡한 공정이 필요없이, 다층 메탈 스택(100)을 활용하여 패터닝 공정에 따른 식각 공정에 의해서 고저항 소자를 구현할 수 있는 것이다.This means that a high-resistance element can be implemented by an etching process according to a patterning process using a multilayer metal stack (100) without the need for a complex process such as a polysilicon process or an ion implantation process to implement a conventional high resistance.
또한, 본 발명은 반도체 배선 공정에 있어서, 배선(메탈 1, 메탈 2,...)에 따라 형성되는 자유도(메탈 1에 형성될 수도 있고, 메탈 2에 형성될 수도 있음)가 있어, 소자 설계 및 고집적화에도 유리하다.In addition, the present invention has the degree of freedom (it can be formed on
본 발명의 다른 실시예로, 상기 메탈 패턴(310)은, 상기 메탈 저항체(410) 양측으로 상기 금속층(120)에 경사부(320)가 형성된 것이다.In another embodiment of the present invention, the metal pattern (310) has an inclined portion (320) formed on the metal layer (120) on both sides of the metal resistor (410).
본 발명에 따른 메탈 패턴(310) 양측에 형성된 경사부(320)는, 상술한 식각 엣지 부분에서의 전기적 또는 열적 취약성을 해결하고자 하는 것으로, 금속층(120)의 식각된 부분이 모서리가 없이 자연스럽게 제1배리어층(110)에서 금속층(120)으로 이어지도록 경사지게 형성된 것이다.The inclined portion (320) formed on both sides of the metal pattern (310) according to the present invention is intended to resolve electrical or thermal vulnerability in the etched edge portion described above, and is formed to be inclined so that the etched portion of the metal layer (120) naturally connects from the first barrier layer (110) to the metal layer (120) without any corners.
본 발명의 바람직한 실시예에 따르면, 상기 경사부(320)는 상기 제1배리어층(110)에 대해 5~45°의 기울기로 형성된다. 이보다 낮으면 금속층(120)이 너무 얇아 금속 배선의 기능이 떨어질 수 있으며, 이보다 더 두꺼우면 식각 엣지 완화 효과, 즉, 전기적 또는 열적 특성 개선의 효과가 떨어지게 된다.According to a preferred embodiment of the present invention, the inclined portion (320) is formed at an incline of 5 to 45° with respect to the first barrier layer (110). If it is lower than this, the metal layer (120) may be too thin, which may deteriorate the function of the metal wiring, and if it is thicker than this, the etching edge relief effect, i.e., the effect of improving electrical or thermal characteristics, may deteriorate.
상기 경사부(320)는, 습식 식각 공정에 의해 구현되거나, 건식 식각 공정 후 습식 식각 공정에 의해 구현되거나, 상기 건식 식각 공정 후 습식 식각 공정을 수행한 후, 건식 식각 공정 및 습식 식각 공정 중 어느 하나 이상의 공정을 반복수행하여 형성될 수 있다.The above-mentioned inclined portion (320) may be implemented by a wet etching process, implemented by a wet etching process after a dry etching process, or formed by performing a wet etching process after the dry etching process, and then repeatedly performing at least one of the dry etching process and the wet etching process.
즉, 본 발명에 따른 경사부(320)를 형성하기 위해 습식 식각을 진행하거나, 건식 식각 공정 후 등방성 효과가 있는 습식 식각 공정에 의해 구현될 수 있으며, 각 식각 공정 조건을 조절하여 경사부(320)의 각도를 조절할 수 있다.That is, wet etching may be performed to form the inclined portion (320) according to the present invention, or the process may be implemented by a wet etching process having an isotropic effect after a dry etching process, and the angle of the inclined portion (320) may be adjusted by controlling each etching process condition.
예컨대, 상기 경사부(320)의 각도가 더 낮을 수록 습식 식각 공정 시간이나 식각액의 농도 등을 조절하여 습식 식각 공정이 더 오래 이루어질 수 있도록 한다.For example, the lower the angle of the inclined portion (320), the longer the wet etching process can be performed by adjusting the wet etching process time or the concentration of the etchant.
또한, 본 발명의 다른 실시예로, 상기 메탈 저항체(410) 상에 저항조절층(510)이 형성될 수 있다. 또한, 상기 저항조절층(510)은, 상기 메탈 패턴(310) 상 또는 상기 메탈 스택 전영역에 형성될 수 있다.In addition, as another embodiment of the present invention, a resistance control layer (510) may be formed on the metal resistor (410). In addition, the resistance control layer (510) may be formed on the metal pattern (310) or over the entire area of the metal stack.
상기 저항조절층(510)은, Ti, TiN, Ta, TaN, W, Ni, Co, WSi2, Pt 및 Pd 중 어느 하나 또는 둘 이상의 적층체로 형성될 수 있다.The above resistance control layer (510) may be formed of a laminate of one or more of Ti, TiN, Ta, TaN, W, Ni, Co, WSi2, Pt, and Pd.
본 발명에 따른 다층 메탈 스택(100)을 활용한 저항 소자는, 다층 메탈 스택(100)의 일영역에 식각 공정을 통해 남겨진 구조인 제1배리어층(110)으로 구성된 것으로, 배리어 메탈의 고유한 특성을 활용하여 소자의 전기적 저항을 증가시킴으로써 고저항 특성을 구현하는 것이다.A resistor element utilizing a multilayer metal stack (100) according to the present invention is composed of a first barrier layer (110), which is a structure left over through an etching process in one area of the multilayer metal stack (100), and implements high resistance characteristics by increasing the electrical resistance of the element by utilizing the unique characteristics of the barrier metal.
여기에 추가적으로 상기 메탈 저항체(410) 상에 또는 메탈 패턴(310) 상 또는 메탈 스택 전영역에 저항조절층(510)을 형성함으로써, 소자의 저항체 물질을 선택적으로 사용할 수 있으므로, 저항값을 폭넓게 조절할 수 있어 고밀도 집적회로 설계에 유리하다.In addition, by forming a resistance control layer (510) on the metal resistor (410) or on the metal pattern (310) or over the entire metal stack area, the resistor material of the device can be selectively used, so that the resistance value can be widely controlled, which is advantageous for designing a high-density integrated circuit.
상기 저항조절층(510)은 공지된 물리적 또는 화학적 증착방법에 의해 형성되며, 예컨대 스퍼터링(sputtering)이나 CVD(chemical vapor deposition) 공정을 이용하여 형성될 수 있다. 상기 저항조절층(510)의 두께는 10 내지 300Å의 두께로 형성할 수 있다.The above resistance control layer (510) is formed by a known physical or chemical deposition method, and may be formed using, for example, a sputtering or CVD (chemical vapor deposition) process. The thickness of the above resistance control layer (510) may be formed to a thickness of 10 to 300 Å.
도 2 및 도 3은 본 발명의 실시예에 따른 다층 메탈 스택(100)을 활용한 저항 소자의 주요부에 대한 전체 모식도를 나타낸 것이다.FIGS. 2 and 3 are schematic diagrams showing the main parts of a resistor element utilizing a multilayer metal stack (100) according to an embodiment of the present invention.
도 2는 상기 메탈 저항체(410) 양측으로 상기 금속층(120)에 경사부(320)가 형성된 것으로, 식각 엣지 부분에서의 전기적 또는 열적 취약성을 해결하고자 하는 것으로, 금속층(120)의 식각된 부분이 모서리가 없이 자연스럽게 제1배리어층(110)에서 금속층(120)으로 이어지도록 경사지게 형성된 것이다.FIG. 2 shows an inclined portion (320) formed on the metal layer (120) on both sides of the metal resistor (410), which is intended to resolve electrical or thermal vulnerability at the etching edge portion, and the etched portion of the metal layer (120) is formed to be inclined so that it naturally connects from the first barrier layer (110) to the metal layer (120) without any corners.
도 3은 도 2의 실시예에서 메탈 저항체(410), 경사부(320) 및 다층 메탈 스택(100) 전영역에 저항조절층(510)을 더 형성한 것으로 도시한 것이다. 이는 소자의 저항체 물질을 선택적으로 사용할 수 있어, 저항값을 폭넓게 조절할 수 있어 고밀도 집적회로 설계에 유리하다.FIG. 3 illustrates that a resistance control layer (510) is further formed over the entire area of the metal resistor (410), the sloped portion (320), and the multilayer metal stack (100) in the embodiment of FIG. 2. This is advantageous for designing high-density integrated circuits because the resistor material of the element can be selectively used, allowing the resistance value to be widely controlled.
도 4 및 도 5는 본 발명의 실시예에 따른 다층 메탈 스택(100)을 활용한 저항 소자의 주요부에 대한 단면 모식도를 나타낸 것이다.FIGS. 4 and 5 are cross-sectional schematic diagrams of the main parts of a resistor element utilizing a multilayer metal stack (100) according to an embodiment of the present invention.
도 4는 건식 식각 공정을 수행하여 메탈 패턴(310) 및 제1배리어층(110)을 포함하는 메탈 저항체(410)를 형성한 것이고, 도 5는 건식 식각과 습식 식각을 혼용하거나, 습식 식각에 의해 메탈 저항체(410) 양측에 경사부(320)가 형성된 것을 도시한 것이다.FIG. 4 illustrates a metal resistor (410) including a metal pattern (310) and a first barrier layer (110) formed by performing a dry etching process, and FIG. 5 illustrates a metal resistor (410) formed on both sides by combining dry etching and wet etching or by wet etching.
도 6 및 도 7은 본 발명의 실시예에 따른 다층 메탈 스택(100)을 활용한 저항 소자의 제조방법에 대한 모식도를 나타낸 것이다.FIGS. 6 and 7 are schematic diagrams showing a method for manufacturing a resistance element using a multilayer metal stack (100) according to an embodiment of the present invention.
도 6(a)는 도 4(a)의 실시예의 제조방법(건식 식각), 도 6(b)는 건식 식각 후 습식 식각에 의해 도 4(b)의 실시예의 제조방법, 도 6(c)는 습식 식각에 의한 도 4(b)의 제조방법을 도시한 것이다.FIG. 6(a) illustrates a manufacturing method (dry etching) of the embodiment of FIG. 4(a), FIG. 6(b) illustrates a manufacturing method of the embodiment of FIG. 4(b) by wet etching after dry etching, and FIG. 6(c) illustrates a manufacturing method of FIG. 4(b) by wet etching.
도 7(a)는 도 5(a)의 실시예의 제조방법(건식 식각), 도 7(b)는 건식 식각 후 습식 식각에 의해 도 5(b)의 실시예의 제조방법, 도 7(c)는 습식 식각에 의한 도 5(b)의 제조방법을 도시한 것으로, 메탈 저항체(410) 상에 저항조절층(510)을 더 형성한 것을 도시한 것이다.FIG. 7(a) illustrates a manufacturing method (dry etching) of the embodiment of FIG. 5(a), FIG. 7(b) illustrates a manufacturing method of the embodiment of FIG. 5(b) by wet etching after dry etching, and FIG. 7(c) illustrates a manufacturing method of FIG. 5(b) by wet etching, wherein a resistance control layer (510) is further formed on a metal resistor (410).
이와 같이 본 발명은 고저항 소자를 구현하기 위해 다층 메탈 스택을 활용하는 것으로, 기존의 폴리실리콘 공정이나 이온주입 공정 없이도 효과적인 고저항 특성을 갖는 저항 소자를 제공할 수 있으며, 또한, 습식 식각 공정을 통한 등방성 식각에 의해 저항 소자의 전기적 특성을 향상시키고, 공정의 복잡성을 줄이고 제조비용을 절감할 수 있게 된다.In this way, the present invention utilizes a multilayer metal stack to implement a high-resistance element, and thus can provide a resistance element having effective high-resistance characteristics without a conventional polysilicon process or ion implantation process. In addition, the electrical characteristics of the resistance element can be improved by isotropic etching through a wet etching process, and the complexity of the process can be reduced and the manufacturing cost can be reduced.
100 : 다층 메탈 스택 110 : 제1배리어층
120 : 금속층 130 : 제2배리어층
210 : 마스크 패턴 310 : 메탈 패턴
320 : 경사부 410 : 메탈 저항체
510 : 저항조절층100: Multilayer metal stack 110: First barrier layer
120: Metal layer 130: Second barrier layer
210 : Mask pattern 310 : Metal pattern
320 : Slope 410 : Metal resistor
510: Resistance control layer
Claims (18)
패터닝 공정에 의해 상기 다층 메탈 스택 상에 마스크 패턴을 형성하는 단계;
상기 마스크 패턴을 식각 마스크로 사용하고 상기 다층 메탈 스택의 일영역에 상기 제2 배리어층과 상기 금속층을 순차적으로 식각하여 메탈 패턴을 형성하면서 상기 제1 배리어층 상에 상기 메탈 패턴이 포함된 메탈 저항체를 형성하는 단계; 를 포함하여,
상기 메탈 패턴은,
상기 메탈 저항체 양측에 위치되어 상기 메탈저항체 양측 사이에서 제1 배리어층에 의해 연결되거나 비연결되고,
상기 메탈 패턴이 상기 메탈 저항체 양측에 위치되어 상기 메탈저항체 양측 사이에서 제1 배리어층에 의해 비연결되는 때, 상기 메탈 저항체 상에서 위치되어 상기 메탈 저항체와 컨포멀하게 접촉하면서 상기 메탈 저항체 양측에 위치되는 상기 메탈 패턴을 이어주는 저항조절층을 가지고,
제1 배리어층, 또는 저항조절층이,
상기 메탈 저항체 양측 사이에서 저항 소자로 역할을 하는 것을 특징으로 하는 다층 메탈 스택을 활용한 저항 소자의 제조방법.A step of forming a multilayer metal stack including a metal layer and a second barrier layer sequentially laminated on a first barrier layer and positioned along the first barrier layer to cover the first barrier layer;
A step of forming a mask pattern on the multilayer metal stack by a patterning process;
A step of forming a metal resistor including the metal pattern on the first barrier layer by sequentially etching the second barrier layer and the metal layer in one area of the multilayer metal stack using the mask pattern as an etching mask; including,
The above metal pattern is,
Located on both sides of the metal resistor, connected or not connected between the two sides of the metal resistor by a first barrier layer,
When the metal pattern is positioned on both sides of the metal resistor and is not connected between the two sides of the metal resistor by a first barrier layer, a resistance control layer is provided that is positioned on the metal resistor and connects the metal patterns positioned on both sides of the metal resistor while conformally contacting the metal resistor.
The first barrier layer, or resistance regulating layer,
A method for manufacturing a resistance element using a multilayer metal stack characterized in that it functions as a resistance element between both sides of the above metal resistor.
건식 또는 습식 식각 공정에 의해 구현되는 것을 특징으로 하는 다층 메탈 스택을 활용한 저항 소자의 제조방법.In the first paragraph, the etching process,
A method for manufacturing a resistor element utilizing a multilayer metal stack characterized in that it is implemented by a dry or wet etching process.
건식 식각 공정 후 습식 식각 공정에 의해 구현되는 것을 특징으로 하는 다층 메탈 스택을 활용한 저항 소자의 제조방법.In the first paragraph, the etching process,
A method for manufacturing a resistor element using a multilayer metal stack, characterized in that the multilayer metal stack is implemented by a wet etching process after a dry etching process.
상기 메탈 패턴 상 또는 상기 메탈 스택 전영역에 형성된 것을 특징으로 하는 다층 메탈 스택을 활용한 저항 소자의 제조방법.In the first paragraph, the resistance control layer,
A method for manufacturing a resistor element using a multilayer metal stack characterized in that the multilayer metal stack is formed on the metal pattern or over the entire area of the metal stack.
Ti, TiN, Ta, TaN, W, Ni, Co, WSi2, Pt 및 Pd 중 어느 하나 또는 둘 이상의 적층체로 형성된 것을 특징으로 하는 다층 메탈 스택을 활용한 저항 소자의 제조방법.In the fifth paragraph, the resistance control layer,
A method for manufacturing a resistor element using a multilayer metal stack characterized in that the multilayer metal stack is formed by a laminate of one or more of Ti, TiN, Ta, TaN, W, Ni, Co, WSi 2 , Pt and Pd.
상기 메탈 저항체 양측으로 상기 금속층에 경사부가 형성된 것을 특징으로 하는 다층 메탈 스택을 활용한 저항 소자의 제조방법.In the first paragraph, the metal pattern is,
A method for manufacturing a resistor element using a multilayer metal stack, characterized in that a sloped portion is formed in the metal layer on both sides of the metal resistor.
상기 제1 배리어층에 대해 5~45°의 기울기로 형성된 것을 특징으로 하는 다층 메탈 스택을 활용한 저항 소자의 제조방법.In the seventh paragraph, the inclined portion,
A method for manufacturing a resistor element using a multilayer metal stack characterized in that the multilayer metal stack is formed at an incline of 5 to 45° with respect to the first barrier layer.
습식 식각 공정에 의해 구현되거나,
건식 식각 공정 후 습식 식각 공정에 의해 구현되거나,
상기 건식 식각 공정 후 습식 식각 공정을 수행한 후, 건식 식각 공정 및 습식 식각 공정 중 어느 하나 이상의 공정을 반복수행하여 형성하는 것을 특징으로 하는 다층 메탈 스택을 활용한 저항 소자의 제조방법.In the 8th paragraph, the metal pattern including the inclined portion,
implemented by a wet etching process, or
Implemented by a wet etching process after a dry etching process, or
A method for manufacturing a resistor element using a multilayer metal stack, characterized in that after the above dry etching process, a wet etching process is performed, and then at least one of the dry etching process and the wet etching process is repeatedly performed to form the resistor element.
상기 다층 메탈 스택의 일영역에 상기 제2 배리어층과 상기 금속층을 순차적으로 식각하여 메탈 패턴을 형성하도록 상기 제1 배리어층 상에 형성되는 상기 메탈 패턴이 포함된 메탈 저항체; 를 포함하여,
상기 메탈 패턴은,
상기 메탈 저항체 양측에 위치되어 상기 메탈저항체 양측 사이에서 제1 배리어층에 의해 연결되거나 비연결되고,
상기 메탈 패턴이 상기 메탈 저항체 양측에 위치되어 상기 메탈저항체 양측 사이에서 제1 배리어층에 의해 비연결되는 때, 상기 메탈 저항체 상에서 위치되어 상기 메탈 저항체와 컨포멀하게 접촉하면서 상기 메탈 저항체 양측에 위치되는 상기 메탈 패턴을 이어주는 저항조절층을 가지고,
제1 배리어층, 또는 저항조절층이,
상기 메탈 저항체 양측 사이에서 저항 소자로 역할을 하는 것을 특징으로 하는 다층 메탈 스택을 활용한 저항 소자.A multilayer metal stack in which a metal layer and a second barrier layer are formed sequentially on a first barrier layer and positioned along the first barrier layer to cover the first barrier layer;
A metal resistor including the metal pattern formed on the first barrier layer to sequentially etch the second barrier layer and the metal layer in one area of the multilayer metal stack to form a metal pattern; including
The above metal pattern is,
Located on both sides of the metal resistor, connected or not connected between the two sides of the metal resistor by a first barrier layer,
When the metal pattern is positioned on both sides of the metal resistor and is not connected between the two sides of the metal resistor by a first barrier layer, a resistance control layer is provided that is positioned on the metal resistor and connects the metal patterns positioned on both sides of the metal resistor while conformally contacting the metal resistor.
The first barrier layer, or resistance-regulating layer,
A resistor element utilizing a multilayer metal stack, characterized in that it functions as a resistor element between both sides of the above metal resistor.
건식 또는 습식 식각 공정에 의해 구현되는 것을 특징으로 하는 다층 메탈 스택을 활용한 저항 소자.In the 10th paragraph, the etching process,
A resistor element utilizing a multilayer metal stack characterized in that it is implemented by a dry or wet etching process.
건식 식각 공정 후 습식 식각 공정에 의해 구현되는 것을 특징으로 하는 다층 메탈 스택을 활용한 저항 소자.In the 10th paragraph, the etching process,
A resistor element utilizing a multilayer metal stack characterized in that it is implemented by a wet etching process after a dry etching process.
상기 메탈 패턴 상 또는 상기 메탈 스택 전영역에 형성된 것을 특징으로 하는 다층 메탈 스택을 활용한 저항 소자.In the 10th paragraph, the resistance control layer,
A resistor element utilizing a multilayer metal stack characterized by being formed on the above metal pattern or over the entire area of the metal stack.
Ti, TiN, Ta, TaN, W, Ni, Co, WSi2, Pt 및 Pd 중 어느 하나 또는 둘 이상의 적층체로 형성된 것을 특징으로 하는 다층 메탈 스택을 활용한 저항 소자.In the 14th paragraph, the resistance control layer,
A resistor element utilizing a multilayer metal stack characterized by being formed of one or more laminates of Ti, TiN, Ta, TaN, W, Ni, Co, WSi 2 , Pt, and Pd.
상기 메탈 저항체 양측으로 상기 금속층에 경사부가 형성된 것을 특징으로 하는 다층 메탈 스택을 활용한 저항 소자.In the 10th paragraph, the metal pattern is,
A resistor element utilizing a multilayer metal stack characterized in that a sloped portion is formed in the metal layer on both sides of the metal resistor.
상기 제1 배리어층에 대해 5~45°의 기울기로 형성된 것을 특징으로 하는 다층 메탈 스택을 활용한 저항 소자.In the 16th paragraph, the inclined portion,
A resistor element utilizing a multilayer metal stack characterized in that it is formed at an incline of 5 to 45° with respect to the first barrier layer.
건식 식각 공정 후 습식 식각 공정에 의해 구현되거나,
상기 건식 식각 공정 후 습식 식각 공정을 수행한 후, 건식 식각 공정 및 습식 식각 공정 중 어느 하나 이상의 공정을 반복수행하여 형성하는 것을 특징으로 하는 다층 메탈 스택을 활용한 저항 소자.
In the 17th paragraph, the inclined portion,
Implemented by a wet etching process after a dry etching process, or
A resistor element utilizing a multilayer metal stack characterized in that it is formed by performing a wet etching process after the above dry etching process, and then repeating at least one of the dry etching process and the wet etching process.
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