KR102816843B1

KR102816843B1 - 표시 장치

Info

Publication number: KR102816843B1
Application number: KR1020200056951A
Authority: KR
Inventors: 허의강; 백영석; 장종섭
Original assignee: 삼성디스플레이 주식회사
Priority date: 2020-05-13
Filing date: 2020-05-13
Publication date: 2025-06-05
Anticipated expiration: 2040-05-13
Also published as: US12388052B2; CN113675240A; KR20210140834A; EP3910671A1; US20210359049A1

Abstract

표시 장치가 제공된다. 표시 장치는 기판 상에 배치된 적어도 하나의 트랜지스터를 구비한 박막 트랜지스터층, 상기 박막 트랜지스터층 상에 배치되어 상기 적어도 하나의 트랜지스터에 접속된 제1 전극, 상기 박막 트랜지스터층 상에서 상기 제1 전극과 이격되게 배치되는 제2 전극, 상기 제1 전극과 상기 제2 전극에 접속된 복수의 발광 소자, 및 상기 제1 전극 및 상기 제2 전극과 동일 층에 배치되어 상기 복수의 발광 소자와 두께 방향으로 중첩되는 전극 패턴을 포함한다.

Description

표시 장치{DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것이다.

정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 이러한 평판 표시 장치 중에서 발광 표시 장치는 표시 패널의 화소들 각각이 스스로 발광할 수 있는 발광 소자를 포함함으로써, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다.

표시 패널의 복수의 화소 각각은 복수의 발광 소자를 포함할 수 있다. 복수의 발광 소자는 발광 소자의 상부 방향 또는 표시 장치의 전방으로 광을 출력할 수 있다. 이 경우, 복수의 발광 소자의 하부 방향으로 출력되는 광은 주변 구성에 의해 차단 또는 흡수됨으로써, 표시 장치의 출광 효율이 감소될 수 있다.

본 발명이 해결하고자 하는 과제는 복수의 발광 소자의 출광 효율을 향상시켜 표시 장치의 휘도를 개선할 수 있는 표시 장치를 제공하고자 하는 것이다.

본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 일 실시예의 표시 장치는 기판 상에 배치된 적어도 하나의 트랜지스터를 구비한 박막 트랜지스터층, 상기 박막 트랜지스터층 상에 배치되어 상기 적어도 하나의 트랜지스터에 접속된 제1 전극, 상기 박막 트랜지스터층 상에서 상기 제1 전극과 이격되게 배치되는 제2 전극, 상기 제1 전극과 상기 제2 전극에 접속된 복수의 발광 소자, 및 상기 제1 전극 및 상기 제2 전극과 동일 층에 배치되어 상기 복수의 발광 소자와 두께 방향으로 중첩되는 전극 패턴을 포함한다.

상기 전극 패턴은 상기 제1 전극 및 상기 제2 전극과 서로 이격되어 절연될 수 있다.

상기 표시 장치는 상기 박막 트랜지스터층 상에 배치되어 상기 복수의 발광 소자와 마주하는 경사면을 갖는 복수의 뱅크를 더 포함하고, 상기 제1 전극 및 상기 제2 전극 각각은 상기 복수의 뱅크의 경사면 상에 배치되며, 상기 전극 패턴은 상기 복수의 뱅크의 경사면들 사이에 배치될 수 있다.

상기 표시 장치는 상기 전극 패턴, 상기 제1 전극의 적어도 일부, 및 상기 제2 전극의 적어도 일부를 덮는 제1 보호층을 더 포함하고, 상기 복수의 발광 소자는 상기 제1 보호층 상에 배치되어 상기 전극 패턴과 절연될 수 있다.

상기 표시 장치는 상기 제1 보호층에 마련된 제1 컨택홀을 통해 상기 제1 전극에 접속되는 제1 접촉 전극, 및 상기 제1 보호층에 마련된 제2 컨택홀을 통해 상기 제2 전극에 접속되는 제2 접촉 전극을 더 포함하고, 상기 복수의 발광 소자는 서로 다른 물질로 도핑된 제1 및 제2 반도체부를 포함하며, 상기 제1 접촉 전극은 상기 제1 반도체부에 접속되고 상기 제2 접촉 전극은 상기 제2 반도체부에 접속될 수 있다.

상기 표시 장치는 상기 복수의 발광 소자의 중앙부를 덮고 상기 복수의 발광 소자를 상기 제1 보호층 상에 고정시키는 제2 보호층, 상기 제1 보호층의 일부, 상기 제1 접촉 전극, 및 상기 제2 보호층을 덮는 제3 보호층, 및 상기 제1 보호층의 다른 일부, 상기 제2 접촉 전극, 및 상기 제3 보호층을 덮는 제4 보호층을 더 포함할 수 있다.

상기 표시 장치는 상기 복수의 발광 소자의 중앙부를 덮고 상기 복수의 발광 소자를 상기 제1 보호층 상에 고정시키는 제2 보호층, 및 상기 제1 보호층, 상기 제1 및 제2 접촉 전극, 및 상기 제2 보호층을 덮는 제3 보호층을 더 포함할 수 있다.

상기 제1 전극, 상기 제2 전극, 및 상기 전극 패턴은 알루미늄(Al), 마그네슘(Mg), 금(Au), 은(Ag) 로듐(Rh), 구리(Cu), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 및 팔라듐(Pd) 중 적어도 하나를 포함하는 반사 전극에 해당할 수 있다.

상기 바이패스부는 상기 일부의 발광 소자의 제1 전극과 접속되고, 상기 일부의 발광 소자의 제2 전극의 전압을 기초로 턴-온되어 상기 구동 전류의 일부를 통과시키는 보상 트랜지스터를 포함할 수 있다.

상기 전극 패턴은 전기적으로 플로팅되거나, 특정 전압으로 그라운드될 수 있다.

상기 제1 전극과 상기 제2 전극은 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되며, 상기 전극 패턴은 상기 제1 전극과 상기 제2 전극 사이에서 상기 제1 방향으로 연장될 수 있다.

상기 전극 패턴은 상기 제1 전극과 인접하여 나란하게 배치되는 제1 전극 패턴, 및 상기 제2 전극과 인접하여 나란하게 배치되는 제2 전극 패턴을 포함할 수 있다.

상기 전극 패턴은 복수의 전극 패턴을 포함하고, 상기 복수의 전극 패턴은 상기 제1 전극 또는 상기 제2 전극의 연장 방향으로 서로 이격되게 배열될 수 있다.

상기 전극 패턴은 상기 제1 전극 및 상기 제2 전극 사이에 배치되고 폐루프 형상을 가질 수 있다.

상기 표시 장치는 상기 기판 상에 배치되어 상기 제1 전극, 상기 제2 전극, 및 상기 전극 패턴 각각을 적어도 하나 구비하고, 상기 제1 및 제2 전극에 대응되는 복수의 발광 소자를 구비한 복수의 화소를 더 포함하고, 상기 복수의 화소 각각의 전극 패턴은 동일 형상을 가질 수 있다.

상기 표시 장치는 상기 제1 및 제2 전극에 대응되는 복수의 발광 소자, 및 상기 제1 및 제2 전극 사이에 배치된 전극 패턴을 구비한 복수의 화소를 더 포함하고, 상기 복수의 화소 각각의 전극 패턴은 서로 다른 형상을 가질 수 있다.

상기 과제를 해결하기 위한 일 실시예의 표시 장치는 기판 상에 배치된 적어도 하나의 트랜지스터를 구비한 박막 트랜지스터층, 상기 박막 트랜지스터층 상에 패터닝되고 경사면을 갖는 복수의 뱅크, 상기 복수의 뱅크 중 일부의 뱅크 상에 배치되어 상기 적어도 하나의 트랜지스터에 접속된 제1 전극, 상기 복수의 뱅크 중 다른 일부의 뱅크 상에 배치되고 상기 제1 전극과 이격되게 배치되는 제2 전극, 상기 복수의 뱅크의 경사면 사이에서 상기 제1 전극 및 상기 제2 전극과 동일 층에서 배치되는 전극 패턴, 상기 제1 전극, 상기 제2 전극, 및 상기 전극 패턴을 덮는 제1 절연막, 및 상기 제1 절연막 상에 배치되어 상기 전극 패턴과 두께 방향으로 중첩되는 복수의 발광 소자를 포함한다.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

실시예들에 따른 표시 장치에 의하면, 제1 전극 및 제2 전극과 동일 층에서 제1 전극 및 제2 전극 사이에 배치된 전극 패턴을 포함함으로써, 발광 소자의 하부로 방출되는 광의 손실을 감소시킬 수 있다. 따라서, 표시 장치는 복수의 발광 소자와 두께 방향으로 중첩되고 반사 물질을 포함하는 전극 패턴을 포함함으로써, 복수의 발광 소자의 출광 효율을 향상시켜 표시 장치의 휘도를 개선할 수 있다.

실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 A1 영역의 일 실시예의 확대도이다.
도 3은 일 실시예에 따른 표시 장치의 제1 화소를 나타내는 평면도이다.
도 4는 도 3의 절단선 I-I'을 따라 자른 일 실시예의 단면도이다.
도 5는 도 4의 A2 영역의 확대도이다.
도 6은 일 실시예에 따른 표시 장치의 발광 소자를 나타내는 사시도이다.
도 7은 도 3의 절단선 I-I'을 따라 자른 다른 실시예의 단면도이다.
도 8은 일 실시예에 따른 표시 장치의 제1 화소를 나타내는 회로도이다.
도 9는 다른 실시예에 따른 표시 장치의 제1 화소를 나타내는 평면도이다.
도 10은 도 9의 절단선 II-II'을 따라 자른 일 실시예의 단면도이다.
도 11은 도 9의 절단선 II-II'을 따라 자른 다른 실시예의 단면도이다.
도 12는 또 다른 실시예에 따른 표시 장치의 제1 화소를 나타내는 평면도이다.
도 13은 또 다른 실시예에 따른 표시 장치의 제1 화소를 나타내는 평면도이다.
도 14는 도 1의 A1 영역의 다른 실시예의 확대도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.

도 1은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.

도 1을 참조하면, 표시 장치는 표시 패널(100), 표시 구동부(210), 회로 보드(220), 전원 공급부(230), 및 터치 구동부(240)를 포함할 수 있다.

본 명세서에서, "상부”, “탑”, “상면”은 표시 장치를 기준으로 상부 방향, 즉 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 표시 장치를 기준으로 하부 방향, 즉 Z축 방향의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 장치를 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축 방향의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축 방향의 반대 방향을 가리킨다.

표시 장치는 동영상이나 정지 영상을 표시하는 장치로서, 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿 PC(Tablet Personal Computer), 스마트 워치(Smart Watch), 워치 폰(Watch Phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, 및 UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(Internet of Things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.

표시 장치의 표시 패널(100)은 평면 상 직사각형 형태로 이루어질 수 있다. 예를 들어, 표시 장치는 도 1과 같이 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 코너(Corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 장치의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다.

표시 패널(100)은 발광 소자(Light Emitting Element)를 포함하는 발광 표시 패널일 수 있다. 예를 들어, 표시 패널(100)은 유기 발광층을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode)를 이용하는 유기 발광 표시 패널, 초소형 발광 다이오드(Micro LED)를 이용하는 초소형 발광 다이오드 표시 패널, 양자점 발광층을 포함하는 양자점 발광 다이오드(Quantum dot Light Emitting Diode)를 이용하는 양자점 발광 표시 패널, 또는 무기 반도체를 포함하는 무기 발광 소자를 이용하는 무기 발광 표시 패널일 수 있다.

표시 패널(100)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.

표시 영역(DA)은 영상을 표시하는 복수의 화소를 포함할 수 있고, 비표시 영역(NDA)은 표시 영역(DA)의 주변 영역으로서, 영상을 표시하지 않을 수 있다. 예를 들어, 비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있으나, 이에 한정되지 않는다. 표시 영역(DA)은 표시 패널(100)의 대부분의 영역을 차지할 수 있다.

예를 들어, 표시 패널(100)은 사람의 손가락 또는 펜 등의 물체를 감지할 수 있는 터치 전극층을 포함할 수 있다. 터치 전극층은 복수의 터치 전극을 포함할 수 있고, 복수의 화소들이 배치되는 표시층 상에 배치될 수 있다.

비표시 영역(NDA)은 표시 패널(100)에서 표시 영역(DA)을 제외한 나머지 영역으로 정의될 수 있다. 예를 들어, 비표시 영역(NDA)은 게이트 라인들에 게이트 신호들을 인가하기 위한 게이트 구동부, 데이터 라인들과 표시 구동부를 연결하는 팬 아웃 라인들, 및 회로 보드(220)와 접속되는 패드들을 포함할 수 있다. 예를 들어, 비표시 영역(NDA)은 불투명하게 형성될 수 있다. 비표시 영역(NDA)은 사용자에게 보여줄 수 있는 패턴이 형성된 데코층으로 형성될 수 있다.

표시 패널(100)은 비표시 영역(NDA)의 일측으로부터 돌출된 서브 영역(SBA)을 더 포함할 수 있다.

서브 영역(SBA)은 비표시 영역(NDA)의 일측으로부터 제2 방향(Y축 방향)의 반대 방향으로 돌출될 수 있다. 예를 들어, 서브 영역(SBA)의 제1 방향(X축 방향)의 길이는 표시 영역(DA)의 제1 방향(X축 방향)의 길이보다 작을 수 있고, 서브 영역(SBA)의 제2 방향(Y축 방향)의 길이는 표시 영역(DA)의 제2 방향(Y축 방향)의 길이보다 작을 수 있으나, 이에 한정되지 않는다. 서브 영역(SBA)은 구부러질 수 있으며, 표시 패널(100)의 하부에 배치될 수 있다. 이 경우, 서브 영역(SBA)은 제3 방향(Z축 방향)에서 표시 영역(DA)과 중첩될 수 있다.

표시 패널(100)은 표시 구동부(210), 회로 보드(220), 전원 공급부(230), 및 터치 구동부(240)를 포함할 수 있다.

표시 구동부(210)는 표시 패널(100)의 서브 영역(SBA)에 배치될 수 있다. 표시 구동부(210)는 표시 패널(100)을 구동하기 위한 신호들과 전압들을 출력할 수 있다. 예를 들어, 표시 구동부(210)는 데이터 라인에 데이터 전압을 공급할 수 있다. 표시 구동부(210)는 구동 전압 라인에 구동 전압 또는 전원 전압을 공급할 수 있고, 게이트 구동부에 게이트 제어 신호를 공급할 수 있다.

회로 보드(220)는 이방성 도전 필름(Anisotropic Conductive Film)이나 SAP(Self Assembly Anisotropic Conductive Paste) 등과 같은 저저항 고신뢰성 소재를 이용하여 표시 패널(100)의 패드부 상에 부착될 수 있다. 회로 보드(220)의 리드 라인들은 표시 패널(100)의 패드부에 전기적으로 연결될 수 있다. 예를 들어, 회로 보드(220)는 연성 인쇄 회로 보드(Flexible Printed Circuit Board, FPCB), 인쇄 회로 보드(Printed Circuit Board, PCB) 또는 칩 온 필름(Chip on Film, COF)과 같은 연성 필름(Flexible Film)일 수 있다.

전원 공급부(230)는 회로 보드(220) 상에 배치되어 표시 구동부(210)와 표시 패널(100)에 구동 전압을 공급할 수 있다. 구체적으로, 전원 공급부(230)는 구동 전압을 생성하여 구동 전압 라인에 공급할 수 있고, 전원 공급부(230)는 공통 전압을 생성하여 저전위 라인에 공급할 수 있다. 예를 들어, 구동 전압은 발광 소자의 구동을 위한 고전위 전압일 수 있고, 공통 전압은 발광 소자의 구동을 위한 저전위 전압일 수 있다.

터치 구동부(240)는 회로 보드(220) 상에 배치되어 터치 전극들의 정전 용량을 측정할 수 있다. 예를 들어, 터치 구동부(240)는 터치 전극들의 정전 용량 변화를 기초로, 사용자의 터치 여부와 사용자 터치 위치 등을 판단할 수 있다. 여기에서, 사용자의 터치는 사용자의 손가락 또는 펜 등과 같은 물체가 터치 전극층 상에 배치되는 표시 장치의 일면에 직접 접촉하는 것을 의미한다. 터치 구동부(240)는 복수의 터치 전극 중 사용자 터치가 발생한 부분과, 사용자 터치가 발생하지 않은 부분을 구별하여, 사용자 터치 위치를 판단할 수 있다.

도 2는 도 1의 A1 영역의 일 실시예의 확대도이고, 도 3은 일 실시예에 따른 표시 장치의 제1 화소를 나타내는 평면도이다.

도 2 및 도 3을 참조하면, 표시 장치는 복수의 화소(SP)를 포함할 수 있다. 복수의 화소(SP)는 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 복수의 발광 소자(ED)를 포함할 수 있다. 복수의 발광 소자(ED)는 개구 영역(OA)을 통해 표시 장치의 전방으로 광을 방출할 수 있다.

제1 내지 제3 화소(SP1, SP2, SP3) 각각은 동일 색의 광을 방출할 수 있다. 예를 들어, 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 동일 종류의 발광 소자(ED)를 포함할 수 있고, 동일 색의 광을 방출할 수 있다. 다른 예를 들어, 제1 화소(SP1)는 제1 색의 광 또는 적색 광을 방출할 수 있고, 제2 화소(SP2)는 제2 색의 광 또는 녹색 광을 방출할 수 있으며, 제3 화소(SP3)는 제3 색의 광 또는 청색 광을 방출할 수 있다.

제1 내지 제3 화소(SP1, SP2, SP3) 각각은 제1 전극(AE), 제2 전극(CE), 복수의 발광 소자(ED), 제1 접촉 전극(CTE1), 제2 접촉 전극(CTE2), 전극 패턴(RM), 및 제2 뱅크(BNK2)를 포함할 수 있다.

제1 전극(AE) 및 제2 전극(CE) 각각은 발광 소자(ED)와 전기적으로 연결되어 소정의 전압을 인가받을 수 있고, 발광 소자(ED)는 특정 파장대의 광을 방출할 수 있다. 제1 및 제2 전극(AE, CE)의 적어도 일부는 화소(SP) 내에 전기장을 형성할 수 있고, 발광 소자(ED)는 전기장에 의해 정렬될 수 있다.

예를 들어, 제1 전극(AE)은 제1 내지 제3 화소(SP1, SP2, SP3) 마다 분리된 화소 전극일 수 있고, 제2 전극(CE)은 제1 내지 제3 화소(SP1, SP2, SP3)에 공통으로 연결된 공통 전극일 수 있다. 제1 전극(AE)과 제2 전극(CE) 중 어느 하나는 발광 소자(ED)의 애노드(Anode) 전극일 수 있고, 다른 하나는 발광 소자(ED)의 캐소드(Cathode) 전극일 수 있다.

예를 들어, 제1 전극(AE) 및 제2 전극(CE) 각각은 알루미늄(Al), 마그네슘(Mg), 금(Au), 은(Ag) 로듐(Rh), 구리(Cu), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 및 팔라듐(Pd) 중 적어도 하나를 포함하는 반사 전극에 해당할 수 있다. 제1 전극(AE) 및 제2 전극(CE) 각각은 복수의 발광 소자(ED)에서 방출된 광을 표시 장치의 전방으로 반사시킬 수 있다.

제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제1 전극(AE)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제1 전극(AE)은 인접한 화소(SP)의 제1 전극(AE)과 서로 이격될 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제1 전극(AE)은 화소들(SP)의 배열 방향을 따라 서로 이격될 수 있다. 예를 들어, 제2 방향(Y축 방향)으로 나열된 화소들(SP)의 제1 전극(AE)은 서로 이격되면서, 가상의 연장 선 상에 배치될 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제1 전극(AE)은 제1 컨택홀(CNT1)을 통해 화소(SP)의 화소 회로와 접속될 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제1 전극(AE)은 화소 회로로부터 서로 다른 신호를 인가받을 수 있고, 독립적으로 구동될 수 있다.

제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제2 전극(CE)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제2 전극(CE)은 제1 전극(AE)과 서로 이격되면서 나란하게 배치될 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제2 전극(CE)은 인접한 화소(SP)의 제2 전극(CE)과 서로 이격될 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제2 전극(CE)은 화소들(SP)의 배열 방향을 따라 서로 이격될 수 있다. 예를 들어, 제2 방향(Y축 방향)으로 나열된 화소들(SP)의 제2 전극(CE)은 서로 이격되면서, 가상의 연장 선 상에 배치될 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제2 전극(CE)은 제2 컨택홀(CNT2)을 통해 저전위 라인에 접속될 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제2 전극(CE)은 저전위 라인으로부터 동일한 저전위 전압을 인가받을 수 있다.

복수의 발광 소자(ED)는 제1 전극(AE) 및 제2 전극(CE) 사이에 배치될 수 있다. 발광 소자(ED)의 일단은 제1 전극(AE)에 접속될 수 있고, 발광 소자(ED)의 타단은 제2 전극(CE)에 접속될 수 있다. 예를 들어, 발광 소자(ED)는 제1 접촉 전극(CTE1)을 통해 제1 전극(AE)에 접속될 수 있고, 제2 접촉 전극(CTE2)을 통해 제2 전극(CE)에 접속될 수 있다.

복수의 발광 소자(ED)는 서로 이격되게 배치될 수 있고, 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자들(ED)이 이격되는 간격은 특별히 제한되지 않는다. 복수의 발광 소자(ED) 중 일부의 발광 소자들(ED)은 인접하게 배치될 수 있고, 다른 일부의 발광 소자들(ED)은 일정 간격으로 이격될 수 있으며, 또 다른 일부의 발광 소자들(ED)은 불균일한 밀집도를 가지되 특정 방향으로 정렬될 수 있다. 예를 들어, 복수의 발광 소자(ED) 각각은 제1 전극(AE) 또는 제2 전극(CE)이 연장된 방향과 수직한 방향으로 배치될 수 있다. 다른 예를 들어, 복수의 발광 소자(ED) 각각은 제 제1 전극(AE) 또는 제2 전극(CE)이 연장된 방향과 비스듬한 방향으로 배치될 수도 있다.

복수의 발광 소자(ED)는 동일 물질을 갖는 활성층을 포함하여, 동일 파장대의 광 또는 동일 색의 광을 방출할 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3)는 동일 색의 광을 방출할 있다. 예를 들어, 복수의 발광 소자(ED)는 440nm 내지 480nm 범위의 피크 파장을 갖는 광 또는 청색 광을 방출할 수 있다. 다른 예를 들어, 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 서로 다른 활성층을 갖는 발광 소자(ED)를 포함하여 서로 다른 색의 광을 방출할 수 있다.

제1 접촉 전극(CTE1)은 제1 전극(AE)의 일부와 발광 소자(ED)의 일부를 덮을 수 있고, 제1 전극(AE) 및 발광 소자(ED)를 전기적으로 연결시킬 수 있다. 제1 접촉 전극(CTE1)은 제1 전극(AE) 및 복수의 발광 소자(ED) 상에 배치되어 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 접촉 전극(CTE1)은 복수의 발광 소자(ED) 각각의 일단과 접촉될 수 있다. 따라서, 복수의 발광 소자(ED)는 제1 접촉 전극(CTE1)을 통해 제1 전극(AE)과 전기적으로 연결될 수 있다.

제2 접촉 전극(CTE2)은 제2 전극(CE)의 일부와 발광 소자(ED)의 다른 일부를 덮을 수 있고, 제2 전극(CE)과 발광 소자(ED)를 전기적으로 연결시킬 수 있다. 제2 접촉 전극(CTE2)은 제2 전극(CE) 및 복수의 발광 소자(ED) 상에 배치되어 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 접촉 전극(CTE2)은 제1 접촉 전극(CTE1)과 제1 방향(X축 방향)으로 이격될 수 있다. 제2 접촉 전극(CTE2)은 복수의 발광 소자(ED) 각각의 타단과 접촉될 수 있다. 복수의 발광 소자(ED)는 제2 접촉 전극(CTE2)을 통해 제2 전극(CE)과 전기적으로 연결될 수 있다.

전극 패턴(RM)은 제1 전극(AE)과 제2 전극(CE)과 동일 층에 배치될 수 있다. 전극 패턴(RM)은 제1 전극(AE) 및 제2 전극(CE)과 동일 물질로 이루어질 수 있으나, 이에 한정되지 않는다. 전극 패턴(RM)은 제1 전극(AE)과 제2 전극(CE) 사이에 배치될 수 있고, 복수의 발광 소자(ED)와 두께 방향으로 중첩될 수 있다. 제1 전극(AE) 및 제2 전극(CE)이 제2 방향(Y축 방향)으로 연장되고 제1 방향(X축 방향)으로 서로 이격되는 경우, 전극 패턴(RM)은 제1 전극(AE)과 제2 전극(CE) 사이에서 제2 방향(Y축 방향)으로 연장될 수 있다. 전극 패턴(RM)은 제1 전극(AE) 및 제2 전극(CE)과 이격될 수 있고, 절연막 또는 보호막에 의해 제1 전극(AE) 및 제2 전극(CE)과 절연될 수 있다.

예를 들어, 전극 패턴(RM)은 알루미늄(Al), 마그네슘(Mg), 금(Au), 은(Ag) 로듐(Rh), 구리(Cu), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 및 팔라듐(Pd) 중 적어도 하나를 포함하는 반사 전극에 해당할 수 있다. 전극 패턴(RM)은 복수의 발광 소자(ED)에서 방출된 광을 제1 전극(AE) 또는 제2 전극(CE)으로 반사시킬 수 있다. 제1 전극(AE) 및 제2 전극(CE) 각각은 전극 패턴(RM)으로부터 수신된 광을 표시 장치의 전방으로 반사시킬 수 있다. 또한, 전극 패턴(RM)은 복수의 발광 소자(ED)에서 방출된 광을 표시 장치의 전방으로 직접 반사시킬 수도 있다.

예를 들어, 전극 패턴(RM)은 전기적으로 플로팅될 수 있다. 다른 예를 들어, 전극 패턴(RM)은 제3 컨택홀(CNT3)을 통해 특정 전압으로 그라운드될 수 있다.

제2 뱅크(BNK2)는 복수의 화소(SP) 간의 경계에 배치될 수 있다. 제2 뱅크(BNK2)는 제1 내지 제3 화소(SP1, SP2, SP3)의 개구 영역(OA)을 정의할 수 있다. 제2 뱅크(BNK2)는 격자 형태로 배열됨으로써, 화소들(SP)의 경계에 배치될 수 있다. 추가적으로, 제2 뱅크(BNK2)는 제2 방향(Y축 방향)으로 배열된 화소들(SP)의 경계에도 배치될 수 있다.

제2 뱅크(BNK2)는 표시 장치의 제조 시, 발광 소자(ED)가 분산된 잉크를 분사할 때 잉크가 화소들(SP)의 경계를 넘는 것을 방지할 수 있다. 제2 뱅크(BNK2)는 서로 다른 발광 소자들(ED)이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다.

도 4는 도 3의 절단선 I-I'을 따라 자른 일 실시예의 단면도이고, 도 5는 도 4의 A2 영역의 확대도이며, 도 6은 일 실시예에 따른 표시 장치의 발광 소자를 나타내는 사시도이다.

도 4 내지 도 6을 참조하면, 표시 장치는 기판(SUB), 버퍼층(BF), 박막 트랜지스터층(TFTL), 및 발광 소자층(EML)을 포함할 수 있다.

기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있고, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 기판(SUB)은 리지드(Rigid) 기판일 수 있다. 기판(SUB)가 리지드 기판인 경우, 기판(SUB)은 글라스 재질 또는 금속 재질을 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 기판(SUB)가 플렉서블 기판인 경우, 기판(SUB)은 폴리이미드(PI)를 포함할 수 있으나, 이에 한정되지 않는다.

버퍼층(BF)은 기판(SUB) 상에 배치될 수 있다. 버퍼층(BF)은 공기 또는 수분의 침투를 방지할 수 있는 무기막으로 이루어질 수 있다. 예를 들어, 버퍼층(BF)은 교번하여 적층된 복수의 무기막을 포함할 수 있다.

박막 트랜지스터층(TFTL)은 박막 트랜지스터(ST), 게이트 절연막(GI), 층간 절연막(ILD), 제1 보호층(PAS1), 제1 및 제2 애노드 연결 전극(ANDE1, ANDE2), 제1 연결 전극(BE1), 저전위 라인(VSSL), 제2 보호층(PAS2), 및 평탄화층(OC)을 포함할 수 있다.

박막 트랜지스터(ST)는 버퍼층(BF) 상에 배치될 수 있고, 복수의 화소(SP) 각각의 화소 회로를 구성할 수 있다. 예를 들어, 박막 트랜지스터(ST)는 화소 회로의 스위칭 트랜지스터일 수 있다. 박막 트랜지스터(ST)는 반도체 영역(ACT), 게이트 전극(GE), 소스 전극(SE), 및 드레인 전극(DE)을 포함할 수 있다.

반도체 영역(ACT)은 버퍼층(BF) 상에 마련될 수 있다. 반도체 영역(ACT)은 게이트 전극(GE)과 중첩될 수 있다. 반도체 영역(ACT)은 소스 전극(SE)과 드레인 전극(DE) 사이에 배치될 수 있고, 게이트 전극(GE)과 두께 방향으로 중첩될 수 있다.

소스 전극(SE) 및 드레인 전극(DE)은 버퍼층(BF) 상에 마련될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 반도체 영역(ACT)의 일부를 도체화시켜 형성될 수 있다. 소스 전극(SE)은 제1 연결 전극(BE1)에 접속될 수 있고, 드레인 전극(DE)은 제1 애노드 연결 전극(ANDE1)에 접속될 수 있다.

게이트 전극(GE)은 게이트 절연막(GI)의 상부에 배치될 수 있다. 게이트 전극(GE)은 반도체 영역(ACT)과 두께 방향으로 중첩될 수 있다. 게이트 전극(GE)은 게이트 절연막(GI)에 의해 반도체 영역(ACT)과 절연될 수 있다.

게이트 절연막(GI)은 박막 트랜지스터(ST)의 반도체 영역(ACT), 소스 전극(SE), 및 드레인 전극(DE) 상에 배치될 수 있다. 게이트 절연막(GI)은 박막 트랜지스터(ST)의 반도체 영역(ACT)과 게이트 전극(GE)을 절연시킬 수 있다. 예를 들어, 게이트 절연막(GI)은 제1 애노드 연결 전극(ANDE1)이 관통하는 컨택홀 및 제1 연결 전극(BE1)이 관통하는 컨택홀을 포함할 수 있다.

층간 절연막(ILD)은 박막 트랜지스터(ST)의 게이트 전극(GE) 상에 배치될 수 있다. 예를 들어, 층간 절연막(ILD)은 제1 애노드 연결 전극(ANDE1)이 관통하는 컨택홀 및 제1 연결 전극(BE1)이 관통하는 컨택홀을 포함할 수 있다. 여기에서, 층간 절연막(ILD)의 컨택홀은 게이트 절연막(GI)의 컨택홀과 연결될 수 있다.

제1 애노드 연결 전극(ANDE1)과 제1 연결 전극(BE1)은 층간 절연막(ILD) 상에 배치될 수 있다. 제1 애노드 연결 전극(ANDE1)과 제1 연결 전극(BE1)은 층간 절연막(ILD) 상에서 서로 이격되어 배치될 수 있다. 제1 애노드 연결 전극(ANDE1)은 박막 트랜지스터(ST)의 드레인 전극(DE)과 제2 애노드 연결 전극(ANDE2)을 접속시킬 수 있다. 제1 연결 전극(BE1)은 박막 트랜지스터(ST)의 소스 전극(SE)을 다른 박막 트랜지스터 또는 전압 라인에 접속시킬 수 있다.

제1 보호층(PAS1)은 제1 애노드 연결 전극(ANDE1)과 제1 연결 전극(BE1) 상에 배치될 수 있고, 박막 트랜지스터(ST)를 보호할 수 있다. 예를 들어, 제1 보호층(PAS1)은 제2 애노드 연결 전극(ANDE2)이 관통하는 컨택홀을 포함할 수 있다.

제2 애노드 연결 전극(ANDE2) 및 저전위 라인(VSSL)은 제1 보호층(PAS1) 상에 배치될 수 있다. 제2 애노드 연결 전극(ANDE2) 및 저전위 라인(VSSL)은 제1 보호층(PAS1) 상에서 서로 이격되게 배치될 수 있다. 제2 애노드 연결 전극(ANDE2)은 제1 전극(AE)과 제1 애노드 연결 전극(ANDE1)을 접속시킬 수 있다. 저전위 라인(VSSL)은 제2 전극(CE)에 접속될 수 있다.

제2 보호층(PAS2)은 제2 애노드 연결 전극(ANDE2) 및 저전위 라인(VSSL) 상에 배치되어, 제2 애노드 연결 전극(ANDE2) 및 저전위 라인(VSSL)을 보호할 수 있다. 예를 들어, 제2 보호층(PAS2)은 제1 전극(AE)이 관통하는 제1 컨택홀(CNT1) 및 제2 전극(CE)이 관통하는 제2 컨택홀(CNT2)을 포함할 수 있다.

평탄화층(OC)은 제2 보호층(PAS2)의 상부에 마련되어, 박막 트랜지스터층(TFTL)의 상단을 평탄화시킬 수 있다. 예를 들어, 평탄화층(OC)은 제1 전극(AE)이 관통하는 제1 컨택홀(CNT1) 및 제2 전극(CE)이 관통하는 제2 컨택홀(CNT2)을 포함할 수 있다. 평탄화층(OC)의 컨택홀은 제2 보호층(PAS2)의 컨택홀과 연결될 수 있다.

발광 소자층(EML)은 제1 뱅크(BNK1), 제1 전극(AE), 제2 전극(CE), 전극 패턴(RM), 제3 보호층(PAS3), 발광 소자(ED), 제4 보호층(PAS4), 제1 접촉 전극(CTE1), 제5 보호층(PAS5), 제2 접촉 전극(CTE2), 및 제6 보호층(PAS6)을 포함할 수 있다.

제1 뱅크(BNK1)는 화소(SP)의 개구 영역(OA) 또는 발광 영역에 배치될 수 있다. 복수의 제1 뱅크(BNK1) 각각은 제1 전극(AE) 또는 제2 전극(CE)에 대응될 수 있다. 제1 전극(AE)과 제2 전극(CE) 각각은 대응되는 제1 뱅크(BNK1) 상에 배치될 수 있다. 제1 뱅크(BNK1)는 폴리이미드(PI)를 포함할 수 있으나, 이에 한정되지 않는다.

복수의 제1 뱅크(BNK1)는 평탄화층(OC) 상에 배치될 수 있고, 복수의 제1 뱅크(BNK1) 각각의 측면은 평탄화층(OC)으로부터 경사질 수 있다. 발광 소자(ED)는 서로 마주하는 제1 뱅크들(BNK1)의 경사면들 사이에 배치될 수 있다. 제1 전극(AE)과 제2 전극(CE) 각각은 대응되는 제1 뱅크(BNK1)의 경사면 상에 배치될 수 있다.

제1 전극(AE)은 평탄화층(OC)과 제1 뱅크(BNK1) 상에 배치될 수 있다. 예를 들어, 제1 전극(AE)은 평탄화층(OC) 상에 배치된 제1 뱅크(BNK1)를 덮을 수 있다. 제1 전극(AE)은 제2 뱅크(BNK2)에 의해 정의되는 개구 영역(OA) 또는 발광 영역과 중첩되게 배치될 수 있다. 제1 전극(AE)은 제1 컨택홀(CNT1)을 통해 제2 애노드 연결 전극(ANDE2)에 접속될 수 있다. 제1 전극(AE)은 제1 및 제2 애노드 연결 전극(ANDE1, ANDE2)을 통해 박막 트랜지스터(ST)의 드레인 전극(DE)에 접속될 수 있다. 예를 들어, 제1 전극(AE)은 알루미늄(Al), 마그네슘(Mg), 금(Au), 은(Ag) 로듐(Rh), 구리(Cu), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 및 팔라듐(Pd) 중 적어도 하나를 포함하는 반사 전극에 해당할 수 있다.

제2 전극(CE)은 평탄화층(OC)과 제1 뱅크(BNK1) 상에 배치될 수 있다. 예를 들어, 제2 전극(CE)은 평탄화층(OC) 상에 배치된 제1 뱅크(BNK1)를 덮을 수 있다. 제2 전극(CE)은 제2 뱅크(BNK2)에 의해 정의되는 개구 영역(OA) 또는 발광 영역과 중첩되게 배치될 수 있다. 제2 전극(CE)은 제2 컨택홀(CNT2)을 통해 저전위 라인(VSSL)에 접속될 수 있다. 예를 들어, 제2 전극(CE)은 알루미늄(Al), 마그네슘(Mg), 금(Au), 은(Ag) 로듐(Rh), 구리(Cu), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 및 팔라듐(Pd) 중 적어도 하나를 포함하는 반사 전극에 해당할 수 있다.

제1 전극(AE)과 제2 전극(CE) 각각은 경사면을 갖는 제1 뱅크들(BNK1) 상에 배치되어 반사율이 높은 물질을 포함함으로써, 발광 소자(ED)에서 방출된 제1 광(L1)을 표시 장치의 전방으로 반사시킬 수 있다. 예를 들어, 제1 광(L1)은 발광 소자(ED)의 양 측면에서 방출된 후, 제1 전극(AE) 또는 제2 전극(CE)에 의해 반사되어 표시 장치의 전방으로 방출될 수 있다.

전극 패턴(RM)은 제1 전극(AE)과 제2 전극(CE)과 동일 층에 배치될 수 있다. 전극 패턴(RM)은 제1 전극(AE) 및 제2 전극(CE)과 동일 물질로 이루어질 수 있으나, 이에 한정되지 않는다. 전극 패턴(RM)은 제1 전극(AE)과 제2 전극(CE) 사이에 배치될 수 있고, 복수의 발광 소자(ED)와 두께 방향으로 중첩될 수 있다. 전극 패턴(RM)은 제1 전극(AE)을 지지하는 제1 뱅크(BNK1)와 제2 전극(CE)을 지지하는 제1 뱅크(BNK1) 사이에 배치될 수 있다. 또한, 전극 패턴(RM)은 공정 상의 편의를 위하여 복수의 제1 뱅크(BNK1) 사이에 배치될 수 있으나, 이에 한정되지 않는다. 전극 패턴(RM)은 발광 소자(ED)의 하부에 배치되어, 발광 소자(ED)의 하부로 방출되는 광을 발광 소자(ED)의 상부 방향으로 반사시킬 수 있다. 전극 패턴(RM)은 제1 전극(AE) 및 제2 전극(CE)과 이격될 수 있고, 제3 보호층(PAS3)에 의해 제1 전극(AE) 및 제2 전극(CE)과 절연될 수 있다. 예를 들어, 전극 패턴(RM)은 알루미늄(Al), 마그네슘(Mg), 금(Au), 은(Ag) 로듐(Rh), 구리(Cu), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 및 팔라듐(Pd) 중 적어도 하나를 포함하는 반사 전극에 해당할 수 있다.

전극 패턴(RM)은 복수의 발광 소자(ED)에서 방출된 제2 광(L2)을 제1 전극(AE) 또는 제2 전극(CE)으로 반사시킬 수 있다. 제1 전극(AE) 및 제2 전극(CE) 각각은 전극 패턴(RM)으로부터 수신된 제2 광(L2)을 표시 장치의 전방으로 반사시킬 수 있다. 예를 들어, 제2 광(L2)은 발광 소자(ED)의 하부에서 방출된 후 전극 패턴(RM)에 의해 제1 전극(AE) 또는 제2 전극(CE) 방향으로 반사될 수 있고, 제1 전극(AE) 또는 제2 전극(CE)은 제2 광(L2)을 표시 장치의 전방으로 반사시킬 수 있다. 또한, 전극 패턴(RM)은 복수의 발광 소자(ED)에서 방출된 광을 표시 장치의 전방으로 직접 반사시킬 수도 있다.

표시 장치는 제1 전극(AE) 및 제2 전극(CE)과 동일 층에서 제1 전극(AE) 및 제2 전극(CE) 사이에 배치된 전극 패턴(RM)을 포함함으로써, 발광 소자(ED)의 하부로 방출되는 광의 손실을 감소시킬 수 있다. 전극 패턴(RM)은 제1 전극(AE) 및 제2 전극(CE)과 동일 층에서 동일 물질로 형성됨으로써, 별도의 마스크 공정을 추가하지 않을 수 있다. 따라서, 표시 장치는 복수의 발광 소자(ED)와 두께 방향으로 중첩되고 반사 물질을 포함하는 전극 패턴(RM)을 포함함으로써, 복수의 발광 소자(ED)의 출광 효율을 향상시켜 표시 장치의 휘도를 개선할 수 있다.

제3 보호층(PAS3)은 전극 패턴(RM), 제1 전극(AE)의 적어도 일부, 및 제2 전극(CE)의 적어도 일부를 덮을 수 있다. 제3 보호층(PAS3)은 전극 패턴(RM), 제1 전극(AE), 및 제2 전극(CE)을 서로 절연시킬 수 있다. 예를 들어, 제3 보호층(PAS3)은 무기 절연성 물질을 포함할 수 있다. 제3 보호층(PAS3)은 제1 접촉 전극(CTE1) 및 제2 접촉 전극(CTE2) 각각이 관통하는 컨택홀을 포함할 수 있다.

발광 소자(ED)는 제3 보호층(PAS3) 상에서 제1 전극(AE) 및 제2 전극(CE) 사이에 배치될 수 있다. 발광 소자(ED)는 전극 패턴(RM)과 두께 방향으로 중첩될 수 있고, 제3 보호층(PAS3)을 사이에 두고 전극 패턴(RM)과 서로 이격될 수 있다. 발광 소자(ED)의 일단은 제1 접촉 전극(CTE1)을 통해 제1 전극(AE)에 접속될 수 있고, 발광 소자(ED)의 타단은 제2 접촉 전극(CTE2)을 통해 제2 전극(CE)에 접속될 수 있다. 예를 들어, 복수의 발광 소자(ED)는 동일 물질을 갖는 활성층(115)을 포함하여, 동일 파장대의 광, 또는 동일 색의 광을 방출할 수 있다. 예를 들어, 복수의 발광 소자(ED)는 440nm 내지 480nm 범위의 피크 파장을 갖는 광 또는 청색 광을 방출할 수 있다. 따라서, 발광 소자층(EML)은 청색 광을 방출할 수 있다.

발광 소자(ED)는 제1 반도체부(111), 제2 반도체부(113), 활성층(115), 전극층(117), 및 절연막(118)을 포함할 수 있다.

제1 반도체부(111)는 활성층(115) 상에 배치될 수 있다. 제1 반도체부(111)는 전극층(117) 및 제1 접촉 전극(CTE1)을 통해 제1 전극(AE)에 접속될 수 있다. 예를 들어, 발광 소자(ED)가 청색 또는 녹색 광을 방출하는 경우, 제1 반도체부(111)는 AlxGayIn1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 제1 반도체부(111)는 p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 하나의 반도체 물질을 포함할 수 있다. 제1 반도체부(111)는 Mg, Zn, Ca, Se, Ba 등의 p형 도펀트가 도핑될 수 있다. 제1 반도체부(111)는 p형 Mg로 도핑된 p-GaN일 수 있다. 제1 반도체부(111)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 한정되지 않는다..

제2 반도체부(113)는 제2 접촉 전극(CTE2)을 통해 제2 전극(CE)에 접속될 수 있다. 제2 반도체부(113)는 n형 반도체일 수 있다. 예를 들어, 발광 소자(ED)가 청색 광을 방출하는 경우, 제2 반도체부(113)는 AlxGayIn1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 물질을 포함할 수 있다. 제2 반도체부(113)는 n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 하나의 반도체 물질을 포함할 수 있다. 제2 반도체부(113)는 Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다. 제2 반도체부(113)는 n형 Si로 도핑된 n-GaN일 수 있다. 제2 반도체부(113)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 한정되지 않는다..

제1 및 제2 반도체부(111, 113) 각각은 하나의 층으로 구성될 수 있으나, 이에 한정되지 않는다.. 예를 들어, 제1 및 제2 반도체부(111, 113) 각각은 클래드층(Clad Layer) 또는 TSBR(Tensile Strain Barrier Reducing)층을 더 포함하여 복수의 층을 가질 수 있다.

활성층(115)은 제1 및 제2 반도체부(111, 113) 사이에 배치될 수 있다. 활성층(115)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(115)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층될 수 있다. 활성층(115)은 제1 및 제2 반도체부(111, 113)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 발광할 수 있다. 예를 들어, 활성층(115)이 AlGaN, AlGaInN 등의 물질을 포함하는 경우, 활성층(115)은 청색 광을 방출할 수 있다. 활성층(115)이 다중 양자 우물 구조로서 양자층과 우물층이 교번적으로 적층되는 경우, 양자층은 AlGaN 또는 AlGaInN 등의 물질을 포함할 수 있고, 우물층은 GaN 또는 AlInN 등의 물질을 포함할 수 있다. 활성층(115)은 AlGaInN으로 이루어진 양자층, 및 AlInN으로 이루어진 우물층을 포함함으로써, 청색 광을 방출할 수 있다.

다른 예를 들어, 활성층(115)은 밴드 갭(Band Gap) 에너지가 큰 종류의 반도체 물질과 밴드 갭 에너지가 작은 반도체 물질이 서로 교번적으로 적층된 구조를 가질 수 있고, 방출하는 광의 파장대에 따라 3족 내지 5족 반도체 물질들을 포함할 수 있다. 활성층(115)이 방출하는 광은 청색 광으로 제한되지 않고, 경우에 따라 적색 또는 녹색의 광을 방출할 수 있다. 활성층(115)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 한정되지 않는다..

활성층(115)에서 방출되는 광은 발광 소자(ED)의 길이 방향으로 방출될 수 있고, 양 측면으로도 방출될 수 있다. 활성층(115)에서 방출되는 광은 방향성이 제한되지 않을 수 있다.

전극층(117)은 오믹(Ohmic) 접촉 전극일 수 있다. 다른 예를 들어, 전극층(117)은 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(117)을 포함할 수 있다. 전극층(117)은 발광 소자(ED)가 제1 접촉 전극(CTE1)과 접속될 때, 발광 소자(ED)와 제1 접촉 전극(CTE1) 사이의 저항을 감소시킬 수 있다. 전극층(117)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(117)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중 적어도 하나를 포함할 수 있다. 전극층(117)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다.

절연막(118)은 제1 및 제2 반도체부(111, 113), 활성층(115), 및 전극층(117)의 외면을 둘러쌀 수 있다. 절연막(118)은 발광 소자(ED)를 보호할 수 있다. 예를 들어, 절연막(118)은 발광 소자(ED)의 측면을 둘러쌀 수 있고, 발광 소자(ED)의 길이 방향의 양 단을 노출시킬 수 있다.

절연막(118)은 절연 특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등을 포함할 수 있다. 따라서, 절연막(118)은 활성층(115)이 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(118)은 활성층(115)을 포함하여 발광 소자(ED)의 외면을 보호함으로써, 발광 효율의 저하를 방지할 수 있다.

절연막(118)의 외면은 표면 처리될 수 있다. 발광 소자(ED)는 표시 기판(100)의 제조 시, 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 절연막(118)의 표면은 소수성 또는 친수성 처리됨으로써, 발광 소자(ED)는 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지할 수 있다.

제4 보호층(PAS4)은 복수의 발광 소자(ED)의 중앙부를 덮을 수 있고, 복수의 발광 소자(ED)를 제3 보호층(PAS3) 상에 고정시킬 수 있다. 복수의 발광 소자(ED)의 양단은 제4 보호층(PAS4)에 의해 덮이지 않고 노출될 수 있다. 제4 보호층(PAS4)은 제1 접촉 전극(CTE1)을 발광 소자(ED)의 제2 반도체부(113)로부터 이격시킬 수 있다.

제1 접촉 전극(CTE1)은 제4 보호층(PAS4)의 일부를 덮을 수 있다. 제1 접촉 전극(CTE1)은 발광 소자(ED)의 일부와 제3 보호층(PAS3)의 일부를 덮을 수 있고, 제3 보호층(PAS3)에 마련된 컨택홀을 통해 제1 전극(AE)에 접속될 수 있다. 제1 접촉 전극(CTE1)은 발광 소자(ED)의 일단과 접촉될 수 있다. 제1 접촉 전극(CTE1)은 발광 소자(ED)의 전극층(117)과 접촉됨으로써, 제1 반도체부(111)에 접속될 수 있다. 제1 접촉 전극(CTE1)은 제1 전극(A1)과 발광 소자(ED)를 전기적으로 연결시킬 수 있다. 따라서, 복수의 발광 소자(ED)는 제1 접촉 전극(CTE1)을 통해 제1 전극(AE)과 전기적으로 연결될 수 있다.

제5 보호층(PAS5)은 제3 보호층(PAS3), 제1 접촉 전극(CTE1), 및 제4 보호층(PAS4)을 덮을 수 있다. 제5 보호층(PAS5)은 제1 접촉 전극(CTE1)과 제2 접촉 전극(CTE2)을 절연시킬 수 있다.

제2 접촉 전극(CTE2)은 제3 보호층(PAS3)의 일부, 제2 전극(CE)의 일부, 발광 소자(ED)의 다른 일부, 및 제5 보호층(PAS5)의 일부를 덮을 수 있다. 제2 접촉 전극(CTE2)은 제2 전극(CE)과 발광 소자(ED)를 전기적으로 연결시킬 수 있다. 제2 접촉 전극(CTE2)은 제1 접촉 전극(CTE1)과 서로 이격될 수 있다. 제2 접촉 전극(CTE2)은 발광 소자(ED)의 타단과 접촉될 수 있다. 제2 접촉 전극(CTE2)은 발광 소자(ED)의 제2 반도체부(113)와 접촉될 수 있다. 따라서, 복수의 발광 소자(ED)는 제2 접촉 전극(CTE2)을 통해 제2 전극(CE)과 전기적으로 연결될 수 있다.

제6 보호층(PAS6)은 제5 보호층(PAS5), 제2 접촉 전극(CTE2), 및 제3 보호층(PAS3)을 덮을 수 있다. 따라서, 제6 보호층(PAS6)은 외부로부터 수분 또는 공기 등 불순물의 침투를 방지하여 복수의 발광 소자(ED)의 손상을 방지할 수 있다.

도 7은 도 3의 절단선 I-I'을 따라 자른 다른 실시예의 단면도이다. 도 7의 표시 장치는 도 4의 표시 장치에서 발광 소자층(EML)의 일부를 달리하는 것으로서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.

도 7을 참조하면, 표시 장치는 기판(SUB), 버퍼층(BF), 박막 트랜지스터층(TFTL), 및 발광 소자층(EML)을 포함할 수 있다.

발광 소자층(EML)은 제1 뱅크(BNK1), 제1 전극(AE), 제2 전극(CE), 전극 패턴(RM), 제3 보호층(PAS3), 발광 소자(ED), 제4 보호층(PAS4), 제1 접촉 전극(CTE1), 제2 접촉 전극(CTE2), 및 제5 보호층(PAS5)을 포함할 수 있다.

제1 뱅크(BNK1)는 화소(SP)의 개구 영역(OA) 또는 발광 영역에 배치될 수 있다. 복수의 제1 뱅크(BNK1)는 평탄화층(OC) 상에 배치될 수 있고, 복수의 제1 뱅크(BNK1) 각각의 측면은 평탄화층(OC)으로부터 경사질 수 있다. 복수의 제1 뱅크(BNK1) 각각은 제1 전극(AE) 또는 제2 전극(CE)에 대응될 수 있다.

제1 전극(AE)은 평탄화층(OC) 상에 배치된 제1 뱅크(BNK1)를 덮을 수 있다. 제1 전극(AE)은 제1 및 제2 애노드 연결 전극(ANDE1, ANDE2)을 통해 박막 트랜지스터(ST)의 드레인 전극(DE)에 접속될 수 있다.

제2 전극(CE)은 평탄화층(OC) 상에 배치된 제1 뱅크(BNK1)를 덮을 수 있다. 제2 전극(CE)은 제2 컨택홀(CNT2)을 통해 저전위 라인(VSSL)에 접속될 수 있다.

전극 패턴(RM)은 제1 전극(AE)과 제2 전극(CE)과 동일 층에 배치될 수 있다. 전극 패턴(RM)은 제1 전극(AE) 및 제2 전극(CE)과 동일 물질로 이루어질 수 있으나, 이에 한정되지 않는다. 전극 패턴(RM)은 제1 전극(AE)과 제2 전극(CE) 사이에 배치될 수 있고, 복수의 발광 소자(ED)와 두께 방향으로 중첩될 수 있다. 전극 패턴(RM)은 발광 소자(ED)의 하부에 배치되어, 발광 소자(ED)의 하부로 방출되는 광을 발광 소자(ED)의 상부 방향으로 반사시킬 수 있다. 전극 패턴(RM)은 제1 전극(AE) 및 제2 전극(CE)과 이격될 수 있고, 제3 보호층(PAS3)에 의해 제1 전극(AE) 및 제2 전극(CE)과 절연될 수 있다. 예를 들어, 전극 패턴(RM)은 알루미늄(Al), 마그네슘(Mg), 금(Au), 은(Ag) 로듐(Rh), 구리(Cu), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 및 팔라듐(Pd) 중 적어도 하나를 포함하는 반사 전극에 해당할 수 있다.

전극 패턴(RM)은 복수의 발광 소자(ED)에서 방출된 광을 제1 전극(AE) 또는 제2 전극(CE)으로 반사시킬 수 있다. 제1 전극(AE) 및 제2 전극(CE) 각각은 전극 패턴(RM)으로부터 수신된 광을 표시 장치의 전방으로 반사시킬 수 있다. 예를 들어, 광은 발광 소자(ED)의 하부에서 방출된 후 전극 패턴(RM)에 의해 제1 전극(AE) 또는 제2 전극(CE) 방향으로 반사될 수 있고, 제1 전극(AE) 또는 제2 전극(CE)은 광을 표시 장치의 전방으로 반사시킬 수 있다. 또한, 전극 패턴(RM)은 복수의 발광 소자(ED)에서 방출된 광을 표시 장치의 전방으로 직접 반사시킬 수도 있다.

제3 보호층(PAS3)은 전극 패턴(RM), 제1 전극(AE)의 적어도 일부, 및 제2 전극(CE)의 적어도 일부를 덮을 수 있다.

발광 소자(ED)는 제3 보호층(PAS3) 상에서 제1 전극(AE) 및 제2 전극(CE) 사이에 배치될 수 있다. 발광 소자(ED)는 전극 패턴(RM)과 두께 방향으로 중첩될 수 있고, 제3 보호층(PAS3)을 사이에 두고 전극 패턴(RM)과 서로 이격될 수 있다. 발광 소자(ED)의 일단은 제1 접촉 전극(CTE1)을 통해 제1 전극(AE)에 접속될 수 있고, 발광 소자(ED)의 타단은 제2 접촉 전극(CTE2)을 통해 제2 전극(CE)에 접속될 수 있다.

제1 접촉 전극(CTE1)은 제4 보호층(PAS4)의 일부를 덮을 수 있다. 제1 접촉 전극(CTE1)은 발광 소자(ED)의 일부와 제3 보호층(PAS3)의 일부를 덮을 수 있고, 제3 보호층(PAS3)에 마련된 컨택홀을 통해 제1 전극(AE)에 접속될 수 있다. 제1 접촉 전극(CTE1)은 발광 소자(ED)의 일단과 접촉될 수 있다.

제2 접촉 전극(CTE2)은 제4 보호층(PAS4)의 다른 일부를 덮을 수 있다. 제2 접촉 전극(CTE2)은 제4 보호층(PAS4)에 의해 제1 접촉 전극(CTE1)과 이격되어 절연될 수 있다. 제2 접촉 전극(CTE2)은 발광 소자(ED)의 다른 일부와 제3 보호층(PAS3)의 다른 일부를 덮을 수 있고, 제3 보호층(PAS3)에 마련된 컨택홀을 통해 제2 전극(CE)에 접속될 수 있다. 제1 접촉 전극(CTE1)은 발광 소자(ED)의 타단과 접촉될 수 있다.

제5 보호층(PAS5)은 제3 보호층(PAS3), 제1 접촉 전극(CTE1), 제2 접촉 전극(CTE2), 및 제4 보호층(PAS4)을 덮을 수 있다. 따라서, 제5 보호층(PAS5)은 외부로부터 수분 또는 공기 등 불순물의 침투를 방지하여 복수의 발광 소자(ED)의 손상을 방지할 수 있다.

도 8은 일 실시예에 따른 표시 장치의 제1 화소를 나타내는 회로도이다.

도 8을 참조하면, 제1 화소(SP1)는 제1 게이트 라인(GL1), 제2 게이트 라인(GL2), 데이터 라인(DL), 구동 전압 라인(VDDL), 및 초기화 전압 라인(VIL)에 접속될 수 있다.

제1 화소(SP1)는 복수의 스위칭 소자, 커패시터(C1), 및 복수의 발광 소자(ED)를 포함할 수 있다. 스위칭 소자들은 제1 내지 제3 트랜지스터(ST1, ST2, ST3)를 포함할 수 있다.

제1 트랜지스터(ST1)는 게이트 전극, 소스 전극, 및 드레인 전극을 포함할 수 있다. 제1 트랜지스터(ST1)의 게이트 전극은 제1 노드(N1)에 접속되고, 소스 전극은 구동 전압 라인(VDDL)에 접속되며, 드레인 전극은 제2 노드(N2)에 접속될 수 있다. 제1 트랜지스터(ST1)는 게이트 전극에 인가되는 데이터 전압(이하, "Vdata"로 표시함)에 따라 소스-드레인 간 전류(또는, 구동 전류)(Isd)를 제어할 수 있다. 제1 트랜지스터(ST1)는 제2 노드(N2)를 통해 구동 전류를 제1 전극(AE)에 공급할 수 있고, 복수의 발광 소자(ED)는 제1 전극(AE)을 통해 구동 전류를 수신할 수 있다.

복수의 발광 소자(ED)는 구동 전류를 수신하여 발광할 수 있다. 발광 소자(ED)의 발광량 또는 휘도는 구동 전류의 크기에 비례할 수 있다. 발광 소자(ED)는 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 복수의 발광 소자(ED)는 제1 전극(AE)을 통해 제2 노드(N2)에 접속될 수 있다. 제1 전극(AE)은 제2 노드(N2)를 통해 제1 트랜지스터(ST1)의 드레인 전극과 제3 트랜지스터(ST3)의 드레인 전극에 접속될 수 있다.

제2 트랜지스터(ST2)는 제1 게이트 라인(GL1)의 게이트 신호에 의해 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(ST1)의 게이트 전극인 제1 노드(N1)를 접속시킬 수 있다. 제2 트랜지스터(ST2)는 게이트 신호를 기초로 턴-온됨으로써, 데이터 전압(Vdata)을 제1 노드(N1)에 공급할 수 있다. 제2 트랜지스터(ST2)의 게이트 전극은 제1 게이트 라인(GL1)에 접속되고, 소스 전극은 데이터 라인(DL)에 접속되며, 드레인 전극은 제1 노드(N1)에 접속될 수 있다. 제2 트랜지스터(ST2)의 드레인 전극은 제1 노드(N1)를 통해 제1 트랜지스터(ST1)의 게이트 전극 및 커패시터(C1)의 제1 전극에 접속될 수 있다.

제3 트랜지스터(ST3)는 제2 게이트 라인(GL2)의 게이트 신호에 의해 턴-온되어 초기화 전압 라인(VIL)과 제1 트랜지스터(ST1)의 드레인 전극인 제2 노드(N2)를 접속시킬 수 있다. 제3 트랜지스터(ST3)는 게이트 신호를 기초로 턴-온됨으로써, 초기화 전압(VI)을 제2 노드(N2)에 공급할 수 있다. 제3 트랜지스터(ST3)의 게이트 전극은 제2 게이트 라인(GL2)에 접속되고, 소스 전극은 초기화 전압 라인(VIL)에 접속되며, 드레인 전극은 제2 노드(N2)에 접속될 수 있다. 제3 트랜지스터(ST3)의 드레인 전극은 제2 노드(N2)를 통해 제1 트랜지스터(ST1)의 드레인 전극, 커패시터(C1)의 제2 전극, 및 제1 전극(AE)에 접속될 수 있다.

도 9는 다른 실시예에 따른 표시 장치의 제1 화소를 나타내는 평면도이고, 도 10은 도 9의 절단선 II-II'을 따라 자른 일 실시예의 단면도이며, 도 11은 도 9의 절단선 II-II'을 따라 자른 다른 실시예의 단면도이다. 도 9 내지 도 11의 표시 장치는 도 3, 도 4 및 도 7의 표시 장치에서 전극 패턴의 구성을 달리하는 것으로서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.

도 9 내지 도 11을 참조하면, 제1 화소(SP1)는 제1 전극(AE), 제2 전극(CE), 복수의 발광 소자(ED), 제1 접촉 전극(CTE1), 제2 접촉 전극(CTE2), 및 전극 패턴(RM)을 포함할 수 있다.

전극 패턴(RM)은 제1 전극(AE)과 제2 전극(CE)과 동일 층에 배치될 수 있다. 전극 패턴(RM)은 제1 전극(AE) 및 제2 전극(CE)과 동일 물질로 이루어질 수 있으나, 이에 한정되지 않는다. 전극 패턴(RM)은 제1 전극(AE)과 제2 전극(CE) 사이에 배치될 수 있고, 복수의 발광 소자(ED)와 두께 방향으로 중첩될 수 있다. 전극 패턴(RM)은 제1 전극(AE) 및 제2 전극(CE)과 이격될 수 있고, 제3 보호층(PAS3)에 의해 제1 전극(AE) 및 제2 전극(CE)과 절연될 수 있다.

전극 패턴(RM)은 제1 전극 패턴(RM1) 및 제2 전극 패턴(RM2)을 포함할 수 있다.

제1 전극 패턴(RM1)은 제1 전극(AE)과 인접하여 나란하게 배치될 수 있고, 제2 전극 패턴(RM2)은 제2 전극(CE)과 인접하여 나란하게 배치될 수 있다. 제1 및 제2 전극 패턴(RM1, RM2)은 제1 전극(AE)가 제2 전극(CE) 사이에 배치될 수 있고, 서로 이격될 수 있다. 제1 전극(AE) 및 제2 전극(CE)이 제2 방향(Y축 방향)으로 연장되고 제1 방향(X축 방향)으로 서로 이격되는 경우, 제1 전극 패턴(RM1)은 제1 전극(AE)과 인접하게 배치되어 제2 방향(Y축 방향)으로 연장될 수 있고, 제2 전극 패턴(RM2)은 제2 전극(CE)과 인접하게 배치되어 제2 방향(Y축 방향)으로 연장될 수 있다.

예를 들어, 제1 및 제2 전극 패턴(RM1, RM2)은 전기적으로 플로팅될 수 있다. 다른 예를 들어, 제1 전극 패턴(RM1)은 제3 컨택홀(CNT3)을 통해 특정 전압으로 그라운드될 수 있고, 제2 전극 패턴(RM2)은 제4 컨택홀(CNT4)을 통해 특정 전압으로 그라운드될 수 있다.

표시 장치는 제1 전극(AE) 및 제2 전극(CE)과 동일 층에서 제1 전극(AE) 및 제2 전극(CE) 사이에 배치된 전극 패턴(RM)을 포함함으로써, 발광 소자(ED)의 하부로 방출되는 광의 손실을 감소시킬 수 있다. 따라서, 표시 장치는 복수의 발광 소자(ED)와 두께 방향으로 중첩되고 반사 물질을 포함하는 전극 패턴(RM)을 포함함으로써, 복수의 발광 소자(ED)의 출광 효율을 향상시켜 표시 장치의 휘도를 개선할 수 있다. 또한, 도 9 내지 도 11의 표시 장치는 두 개의 전극 패턴(RM1, RM2)으로 패터닝되는 전극 패턴(RM)을 포함함으로써, 도 3, 도 4 및 도 7의 표시 장치와 다른 물리적 또는 전기적 특성을 가질 수 있다.

도 12는 또 다른 실시예에 따른 표시 장치의 제1 화소를 나타내는 평면도이다. 도 12의 표시 장치는 도 3 및 도 9의 표시 장치에서 전극 패턴의 구성을 달리하는 것으로서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.

도 12를 참조하면, 제1 화소(SP1)는 제1 전극(AE), 제2 전극(CE), 복수의 발광 소자(ED), 제1 접촉 전극(CTE1), 제2 접촉 전극(CTE2), 및 복수의 전극 패턴(RM)을 포함할 수 있다.

복수의 전극 패턴(RM)은 제1 전극(AE)과 제2 전극(CE)과 동일 층에 배치될 수 있다. 복수의 전극 패턴(RM)은 제1 전극(AE) 및 제2 전극(CE)과 동일 물질로 이루어질 수 있으나, 이에 한정되지 않는다. 복수의 전극 패턴(RM)은 제1 전극(AE)과 제2 전극(CE) 사이에 배치될 수 있다. 복수의 전극 패턴(RM) 중 적어도 일부는 복수의 발광 소자(ED)와 두께 방향으로 중첩될 수 있다. 복수의 전극 패턴(RM)은 제1 전극(AE) 및 제2 전극(CE)과 이격될 수 있고, 보호막 또는 절연막에 의해 제1 전극(AE) 및 제2 전극(CE)과 절연될 수 있다.

복수의 전극 패턴(RM)은 제2 방향(Y축 방향)으로 서로 이격되게 배열될 수 있다. 복수의 전극 패턴(RM)은 제1 전극(AE) 또는 제2 전극(CE)의 연장 방향으로 나열될 수 있다. 복수의 전극 패턴(RM) 중 적어도 일부는 복수의 발광 소자(ED)와 두께 방향으로 중첩될 수 있다. 복수의 전극 패턴(RM)의 개수, 크기, 및 형상은 전극 패턴(RM)의 광 반사량을 제어하기 위하여 설계 변경될 수 있다.

예를 들어, 복수의 전극 패턴(RM)은 전기적으로 플로팅될 수 있다. 다른 예를 들어, 복수의 전극 패턴(RM)은 특정 전압으로 그라운드될 수 있다.

도 13은 또 다른 실시예에 따른 표시 장치의 제1 화소를 나타내는 평면도이다. 도 13의 표시 장치는 도 3, 도 9, 및 도 12의 표시 장치에서 전극 패턴의 구성을 달리하는 것으로서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.

도 13을 참조하면, 제1 화소(SP1)는 제1 전극(AE), 제2 전극(CE), 복수의 발광 소자(ED), 제1 접촉 전극(CTE1), 제2 접촉 전극(CTE2), 및 전극 패턴(RM)을 포함할 수 있다.

전극 패턴(RM)은 제1 전극(AE) 및 제2 전극(CE) 사이에 배치되고 폐루프 형상을 가질 수 있다. 전극 패턴(RM)은 제1 전극(AE) 및 제2 전극(CE) 사이의 중앙부를 이격되게 둘러쌀 수 있다. 예를 들어, 전극 패턴(RM)은 전기적으로 플로팅될 수 있다. 다른 예를 들어, 전극 패턴(RM)은 제3 컨택홀(CNT3)을 통해 특정 전압으로 그라운드될 수 있다.

도 14는 도 1의 A1 영역의 다른 실시예의 확대도이다.

도 14를 참조하면, 복수의 화소(SP)는 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 복수의 발광 소자(ED)를 포함할 수 있다. 복수의 발광 소자(ED)는 개구 영역(OA)을 통해 표시 장치의 전방으로 광을 방출할 수 있다.

제1 내지 제3 화소(SP1, SP2, SP3) 각각은 서로 다른 전극 패턴(RM)을 포함할 수 있다.

제1 화소(SP1)의 전극 패턴(RM)은 제1 전극(AE)과 제2 전극(CE) 사이에 배치될 수 있고, 복수의 발광 소자(ED)와 두께 방향으로 중첩될 수 있다. 제1 전극(AE) 및 제2 전극(CE)이 제2 방향(Y축 방향)으로 연장되고 제1 방향(X축 방향)으로 서로 이격되는 경우, 제1 화소(SP1)의 전극 패턴(RM)은 제1 전극(AE)과 제2 전극(CE) 사이에서 제2 방향(Y축 방향)으로 연장될 수 있다.

제2 화소(SP2)의 전극 패턴(RM)은 제1 전극 패턴(RM1) 및 제2 전극 패턴(RM2)을 포함할 수 있다. 제2 화소(SP2)의 제1 전극 패턴(RM1)은 제1 전극(AE)과 인접하여 나란하게 배치될 수 있고, 제2 화소(SP2)의 제2 전극 패턴(RM2)은 제2 전극(CE)과 인접하여 나란하게 배치될 수 있다. 제1 및 제2 전극 패턴(RM1, RM2)은 제1 전극(AE)가 제2 전극(CE) 사이에 배치될 수 있고, 서로 이격될 수 있다. 제1 전극(AE) 및 제2 전극(CE)이 제2 방향(Y축 방향)으로 연장되고 제1 방향(X축 방향)으로 서로 이격되는 경우, 제1 전극 패턴(RM1)은 제1 전극(AE)과 인접하게 배치되어 제2 방향(Y축 방향)으로 연장될 수 있고, 제2 전극 패턴(RM2)은 제2 전극(CE)과 인접하게 배치되어 제2 방향(Y축 방향)으로 연장될 수 있다.

제3 화소(SP3)는 복수의 전극 패턴(RM)을 포함할 수 있다. 제3 화소(SP3)의 복수의 전극 패턴(RM)은 제2 방향(Y축 방향)으로 서로 이격되게 배열될 수 있다. 제3 화소(SP3)의 복수의 전극 패턴(RM)은 제1 전극(AE) 또는 제2 전극(CE)의 연장 방향으로 나열될 수 있다. 제3 화소(SP3)의 복수의 전극 패턴(RM) 중 적어도 일부는 복수의 발광 소자(ED)와 두께 방향으로 중첩될 수 있다.

제1 내지 제3 화소(SP1, SP2, SP3) 각각은 서로 다른 전극 패턴(RM)을 포함함으로써, 제1 내지 제3 화소(SP1, SP2, SP3)의 복수의 발광 소자(ED)의 차이, 제1 내지 제3 화소(SP1, SP2, SP3)의 구성의 차이, 또는 제1 내지 제3 화소(SP1, SP2, SP3)의 출광 효율의 차이를 보상할 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

100: 표시 패널 210: 표시 구동부
220: 회로 보드 230: 전원 공급부
240: 터치 구동부 SP: 화소
SP1~SP3: 제1 내지 제3 화소
AE: 제1 전극 CE: 제2 전극
RM: 전극 패턴 ED: 발광 소자
CTE1: 제1 접촉 전극 CTE2: 제2 접촉 전극

Claims

기판 상에 배치된 적어도 하나의 트랜지스터를 구비한 박막 트랜지스터층;
상기 박막 트랜지스터층 상에 배치되어 상기 적어도 하나의 트랜지스터에 접속된 제1 전극;
상기 박막 트랜지스터층 상에서 상기 제1 전극과 이격되게 배치되는 제2 전극;
상기 제1 전극과 상기 제2 전극에 접속된 복수의 발광 소자; 및
상기 제1 전극 및 상기 제2 전극과 동일 층에 배치되어 상기 복수의 발광 소자와 두께 방향으로 중첩되는 전극 패턴을 포함하고,
상기 전극 패턴, 상기 제1 전극의 적어도 일부, 및 상기 제2 전극의 적어도 일부를 덮는 제1 보호층을 더 포함하고,
상기 복수의 발광 소자는 상기 제1 보호층 상에 배치되어 상기 전극 패턴과 절연되는 표시 장치.
제1 항에 있어서,
상기 전극 패턴은 상기 제1 전극 및 상기 제2 전극과 서로 이격되어 절연되는 표시 장치.
제1 항에 있어서,
상기 박막 트랜지스터층 상에 배치되어 상기 복수의 발광 소자와 마주하는 경사면을 갖는 복수의 뱅크를 더 포함하고,
상기 제1 전극 및 상기 제2 전극 각각은 상기 복수의 뱅크의 경사면 상에 배치되며, 상기 전극 패턴은 상기 복수의 뱅크의 경사면들 사이에 배치되는 표시 장치.
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제1 항에 있어서,
상기 제1 보호층에 마련된 제1 컨택홀을 통해 상기 제1 전극에 접속되는 제1 접촉 전극; 및
상기 제1 보호층에 마련된 제2 컨택홀을 통해 상기 제2 전극에 접속되는 제2 접촉 전극을 더 포함하고,
상기 복수의 발광 소자는 서로 다른 물질로 도핑된 제1 및 제2 반도체부를 포함하며,
상기 제1 접촉 전극은 상기 제1 반도체부에 접속되고 상기 제2 접촉 전극은 상기 제2 반도체부에 접속되는 표시 장치.
제5 항에 있어서,
상기 복수의 발광 소자의 중앙부를 덮고 상기 복수의 발광 소자를 상기 제1 보호층 상에 고정시키는 제2 보호층;
상기 제1 보호층의 일부, 상기 제1 접촉 전극, 및 상기 제2 보호층을 덮는 제3 보호층; 및
상기 제1 보호층의 다른 일부, 상기 제2 접촉 전극, 및 상기 제3 보호층을 덮는 제4 보호층을 더 포함하는 표시 장치.
제5 항에 있어서,
상기 복수의 발광 소자의 중앙부를 덮고 상기 복수의 발광 소자를 상기 제1 보호층 상에 고정시키는 제2 보호층; 및
상기 제1 보호층, 상기 제1 및 제2 접촉 전극, 및 상기 제2 보호층을 덮는 제3 보호층을 더 포함하는 표시 장치.
제1 항에 있어서,
상기 제1 전극, 상기 제2 전극, 및 상기 전극 패턴은 알루미늄(Al), 마그네슘(Mg), 금(Au), 은(Ag) 로듐(Rh), 구리(Cu), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 및 팔라듐(Pd) 중 적어도 하나를 포함하는 반사 전극에 해당하는 표시 장치.
제1 항에 있어서,
상기 전극 패턴은 전기적으로 플로팅되거나, 특정 전압으로 그라운드되는 표시 장치.
제1 항에 있어서,
상기 제1 전극과 상기 제2 전극은 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되며,
상기 전극 패턴은 상기 제1 전극과 상기 제2 전극 사이에서 상기 제1 방향으로 연장되는 표시 장치.
제1 항에 있어서,
상기 전극 패턴은,
상기 제1 전극과 인접하여 나란하게 배치되는 제1 전극 패턴; 및
상기 제2 전극과 인접하여 나란하게 배치되는 제2 전극 패턴을 포함하는 표시 장치.
제1 항에 있어서,
상기 전극 패턴은 복수의 전극 패턴을 포함하고,
상기 복수의 전극 패턴은 상기 제1 전극 또는 상기 제2 전극의 연장 방향으로 서로 이격되게 배열되는 표시 장치.
제1 항에 있어서,
상기 전극 패턴은 상기 제1 전극 및 상기 제2 전극 사이에 배치되고 폐루프 형상을 갖는 표시 장치.
제1 항에 있어서,
상기 기판 상에 배치되어 상기 제1 전극, 상기 제2 전극, 및 상기 전극 패턴 각각을 적어도 하나 구비하고, 상기 제1 및 제2 전극에 대응되는 복수의 발광 소자를 구비한 복수의 화소를 더 포함하고,
상기 복수의 화소 각각의 전극 패턴은 동일 형상을 갖는 표시 장치.
제1 항에 있어서,
상기 제1 및 제2 전극에 대응되는 복수의 발광 소자, 및 상기 제1 및 제2 전극 사이에 배치된 전극 패턴을 구비한 복수의 화소를 더 포함하고,
상기 복수의 화소 각각의 전극 패턴은 서로 다른 형상을 갖는 표시 장치.
기판 상에 배치된 적어도 하나의 트랜지스터를 구비한 박막 트랜지스터층;
상기 박막 트랜지스터층 상에 패터닝되고 경사면을 갖는 복수의 뱅크;
상기 복수의 뱅크 중 일부의 뱅크 상에 배치되어 상기 적어도 하나의 트랜지스터에 접속된 제1 전극;
상기 복수의 뱅크 중 다른 일부의 뱅크 상에 배치되고 상기 제1 전극과 이격되게 배치되는 제2 전극;
상기 복수의 뱅크의 경사면 사이에서 상기 제1 전극 및 상기 제2 전극과 동일 층에서 배치되는 전극 패턴;
상기 제1 전극, 상기 제2 전극, 및 상기 전극 패턴을 덮는 제1 절연막; 및
상기 제1 절연막 상에 배치되어 상기 전극 패턴과 두께 방향으로 중첩되는 복수의 발광 소자를 포함하는 표시 장치.
제16 항에 있어서,
상기 제1 전극과 상기 제2 전극은 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되며,
상기 전극 패턴은 상기 제1 전극과 상기 제2 전극 사이에서 상기 제1 방향으로 연장되는 표시 장치.
제16 항에 있어서,
상기 전극 패턴은,
상기 제1 전극과 인접하여 나란하게 배치되는 제1 전극 패턴; 및
상기 제2 전극과 인접하여 나란하게 배치되는 제2 전극 패턴을 포함하는 표시 장치.
제16 항에 있어서,
상기 전극 패턴은 복수의 전극 패턴을 포함하고,
상기 복수의 전극 패턴은 상기 제1 전극 또는 상기 제2 전극의 연장 방향으로 서로 이격되게 배열되는 표시 장치.
제16 항에 있어서,
상기 전극 패턴은 상기 제1 전극 및 상기 제2 전극 사이에 배치되고 폐루프 형상을 갖는 표시 장치.