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KR102816578B1 - 듀티 조절 회로, 이를 포함하는 지연 동기 루프 회로 및 반도체 메모리 장치 - Google Patents

듀티 조절 회로, 이를 포함하는 지연 동기 루프 회로 및 반도체 메모리 장치 Download PDF

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KR102816578B1
KR102816578B1 KR1020200102138A KR20200102138A KR102816578B1 KR 102816578 B1 KR102816578 B1 KR 102816578B1 KR 1020200102138 A KR1020200102138 A KR 1020200102138A KR 20200102138 A KR20200102138 A KR 20200102138A KR 102816578 B1 KR102816578 B1 KR 102816578B1
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삼성전자주식회사
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Abstract

본 발명은 듀티 조절 회로 및 이를 포함하는 지연 동기 루프 회로 및 반도체 메모리 장치를 개시한다. 듀티 조절 회로는 주파수 정보를 이용하여 기준 클럭신호의 주파수에 무관하게 동일한 펄스폭을 가지는 펄스 신호를 발생하는 펄스 발생기, 펄스 신호를 지연하여 제1 소정 개수의 지연 펄스 신호들을 발생하고, 펄스 신호에 응답하여 제1 소정 개수의 지연 펄스 신호들을 제1 코드로 발생하는 코드 발생기, 및 지연 클럭신호를 수신하고 제1 코드 및 제2 코드에 응답하여 지연 클럭신호의 상승 천이 및 하강 천이의 기울기를 조절하여 듀티 보정 클럭신호를 발생하는 듀티 조절기를 포함할 수 있다.

Description

듀티 조절 회로, 이를 포함하는 지연 동기 루프 회로 및 반도체 메모리 장치{DUTY ADJUSTMENT CIRCUIT, AND DELAY LOCKED LOOP CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME}
본 개시에 따른 실시예들은 듀티 조절 회로, 및 이를 포함하는 지연 동기 루프 회로 및 반도체 메모리 장치에 관한 것이다.
지연 동기 루프 회로는 입력 클럭신호의 위상에 동기된 출력 클럭신호를 발생하기 위하여 구성될 수 있다.
일반적으로, 지연 동기 루프 회로는 입력 클럭신호를 버퍼하여 발생되는 기준 클럭신호를 코드에 따라 가변적으로 지연하여 지연 클럭신호를 발생하는 지연 셀들을 포함하는 가변 지연부, 및 기준 클럭신호와 지연 클럭신호로부터 출력 클럭신호가 발생되기까지의 경로를 복제하여 발생되는 피드백 클럭신호의 위상 차를 검출하여 코드 값을 발생하는 위상 검출기를 포함할 수 있다. 추가적으로, 지연 동기 루프 회로는 듀티 조절 회로를 추가적으로 포함하여 출력 클럭신호의 듀티 사이클 (또는 듀비 비)를 보정할 수 있다.
본 개시에 따른 실시예들의 과제는 공정, 전압, 및 온도의 변화 뿐만 아니라 입력 클럭신호의 주파수의 변화가 있더라도 출력 클럭신호의 듀티 사이클(또는 듀티 비)를 정확하게 보정할 수 있는 듀티 조절 회로, 및 이를 포함하는 지연 동기 루프 회로 및 반도체 메모리 장치를 제공하는데 있다.
본 개시에 따른 실시예들의 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 개시에 따른 실시예들의 듀티 조절 회로는 주파수 정보를 이용하여 기준 클럭신호의 주파수에 무관하게 동일한 펄스폭을 가지는 펄스 신호를 발생하는 펄스 발생기; 상기 펄스 신호를 지연하여 제1 소정 개수의 지연 펄스 신호들을 발생하고, 상기 펄스 신호에 응답하여 상기 제1 소정 개수의 지연 펄스 신호들을 제1 코드로 발생하는 코드 발생기; 및 지연 클럭신호를 수신하고 상기 제1 코드 및 제2 코드에 응답하여 상기 지연 클럭신호의 상승 천이 및 하강 천이의 기울기를 조절하여 상기 듀티 보정 클럭신호를 발생하는 듀티 조절기를 포함할 수 있다.
본 개시에 따른 실시예들의 지연 동기 루프 회로는 입력 클럭신호를 분주하여 분주된 클럭신호를 기준 클럭신호로 발생하는 분주기; 상기 기준 클럭신호를 위상 차 검출코드에 따라 가변적으로 지연하여 지연 클럭신호를 발생하는 지연부; 상기 기준 클럭신호와 피드백 클럭신호의 위상 차를 검출하여 위상 차에 대응하는 위상 차 검출코드를 발생하는 지연 제어부; 주파수 정보에 따라 상기 기준 클럭신호의 주파수와 무관하게 동일한 펄스폭을 가지는 펄스 신호를 발생하고, 상기 펄스 신호를 지연하여 제1 소정 개수의 지연 펄스 신호들을 발생하고, 상기 펄스 신호에 응답하여 상기 제1 소정 개수의 지연 펄스 신호들을 제1 코드의 제1 소정 비트의 데이터로 발생하고, 상기 제1 코드의 상기 제1 소정 비트의 데이터 및 제2 코드의 제2 소정 비트의 데이터에 따라 상기 지연 클럭신호의 상승 천이 및 하강 천이의 기울기를 조절하여 듀티 보정 클럭신호를 발생하는 듀티 조절 회로; 상기 듀티 보정 클럭신호를 소정 시간 만큼 지연하여 출력 클럭신호를 발생하는 클럭신호 지연 경로부; 및 상기 듀티 보정 클럭신호를 상기 소정 시간 만큼 지연하여 상기 피드백 클럭신호를 발생하는 클럭신호 지연 레플리카부를 포함할 수 있다.
본 개시에 따른 실시예들의 반도체 메모리 장치는 외부로부터 인가되는 외부 클럭신호를 버퍼하여 입력 클럭신호를 발생하는 클럭신호 입력버퍼; 명령 및 어드레스를 디코딩하여 모드 설정 명령, 액티브 명령, 리드 명령, 및 라이트 명령을 발생하고, 상기 모드 설정 명령에 응답하여 상기 명령 및 어드레스에 포함된 어드레스 신호를 모드 설정 코드로 발생하고, 상기 액티브 명령에 응답하여 상기 어드레스 신호를 로우 어드레스로 발생하고, 상기 리드 명령 또는 상기 라이트 명령에 응답하여 상기 어드레스 신호를 컬럼 어드레스로 발생하는 명령 및 어드레스 발생기; 상기 모드 설정 명령에 응답하여 상기 모드 설정 코드를 수신하여 리드 레이턴시, 버스트 길이, 주파수 정보 및 제2 코드를 설정하는 모드 설정 레지스터; 상기 입력 클럭신호를 분주하여 기준 클럭신호를 발생하고, 듀티 보정 클럭신호를 소정 시간 만큼 지연하여 피드백 클럭신호를 발생하고, 상기 기준 클럭신호와 상기 피드백 클럭신호의 위상 차를 검출하여 상기 위상 차에 대응하는 위상 차 검출코드를 발생하고, 상기 위상 차 검출코드에 따라 상기 기준 클럭신호를 가변적으로 지연하여 지연 클럭신호를 발생하는 지연 동기 루프; 상기 주파수 정보에 따라 상기 기준 클럭신호의 주파수와 무관하게 동일한 펄스폭을 가지는 펄스 신호를 발생하고, 상기 펄스 신호를 지연하여 제1 소정 개수의 지연 펄스 신호들을 발생하고, 상기 펄스 신호에 응답하여 상기 제1 소정 개수의 지연 펄스 신호들을 제1 코드의 제1 소정 비트의 데이터로 발생하고, 상기 제1 코드의 상기 제1 소정 비트의 데이터 및 상기 제2 코드의 제2 소정 비트의 데이터에 따라 상기 지연 클럭신호의 상승 천이 및 하강 천이의 기울기를 조절하여 상기 듀티 보정 클럭신호를 발생하는 듀티 조절 회로; 상기 리드 명령에 응답하여 상기 듀티 보정 클럭신호를 이용하여 상기 리드 레이턴시 및 상기 버스트 길이에 기초하여 외부로 데이터가 출력되는 동안 활성화되는 레이턴시 신호를 발생하는 레이턴시 제어부; 상기 로우 어드레스를 디코딩하여 복수개의 워드 라인 선택신호들을 발생하는 로우 디코더; 상기 컬럼 어드레스를 디코딩하여 복수개의 컬럼 선택신호들을 발생하는 컬럼 디코더; 복수개의 메모리 셀들을 포함하고, 상기 리드 명령에 응답하여 상기 복수개의 워드라인 선택신호들과 복수개의 컬럼 선택신호들에 의해서 상기 복수개의 메모리 셀들 중 선택된 메모리 셀들로부터 리드 데이터를 출력하는 메모리 셀 어레이; 상기 리드 데이터를 수신하고 내부 클럭신호를 이용하여 출력 데이터를 발생하는 데이터 리드 경로부; 상기 출력 데이터를 버퍼하여 상기 데이터를 발생하는 데이터 출력 버퍼; 상기 레이턴시 신호에 응답하여 상기 듀티 보정 클럭신호를 이용하여 데이터 스트로브 클럭신호 및 상기 내부 클럭신호를 발생하는 내부 클럭신호 발생기; 및 상기 데이터 스트로브 클럭신호를 버퍼하여 데이터 스트로브 신호를 외부로 출력하는 데이터 스트로브 신호 출력버퍼를 포함하고, 상기 소정 시간은 상기 클럭신호 입력버퍼에 의한 제1 지연 시간 + 상기 내부 클럭신호 발생기에 의한 제2 지연 시간 + 상기 데이터 스트로브 신호 출력버퍼 또는 상기 데이터 출력버퍼에 의한 제3 지연 시간을 포함할 수 있다.
본 개시에 따른 실시예들에 따르면, 듀티 조절 회로는 공정, 전압, 및 온도의 변화 뿐만 입력 클럭신호의 주파수의 변화가 있더라도 출력 클럭신호의 듀티 사이클(또는 듀티 비)를 50%로 정확하게 보정할 수 있다.
따라서, 듀티 조절 회로, 및 이를 포함하는 지연 동기 루프 회로 및 반도체 메모리 장치의 동작의 신뢰성이 개선될 수 있다.
도 1은 본 개시의 실시예에 따른 듀티 조절 회로의 구성을 나타내는 블록도이다.
도 2는 본 개시의 실시예에 따른 펄스 발생기의 구성을 나타내는 도면이다.
도 3a 및 도 3b는 도 2에 도시된 펄스 발생기의 동작을 설명하기 위한 동작 타이밍도들이다.
도 4는 본 개시의 실시예에 따른 코드 발생기의 구성을 나타내는 도면이다.
도 5는 본 개시의 실시예에 따른 지연기의 구성을 나타내는 도면이다.
도 6a 내지 도 6c는 본 개시의 실시예에 따른 코드 발생기의 동작을 설명하기 위한 동작 타이밍도들이다.
도 7은 본 개시의 실시예에 따른 듀티 조절기의 구성을 나타내는 도면이다.
도 8a 및 도 8b는 본 개시의 실시예에 따른 듀티 조절기의 동작을 설명하기 위한 파형도들이다.
도 9는 본 개시의 실시예에 따른 지연 동기 루프 회로의 구성을 나타내는 블록도이다.
도 10은 본 개시의 실시예에 따른 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 11은 본 개시의 실시예에 따른 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 12는 본 개시의 실시예에 따른 듀티 검출기의 구성을 나타내는 블록도이다.
도 13a 및 도 13는 본 개시의 실시예에 따른 반도체 메모리 장치의 구성을 나타내는 블록도이다.
이하, 첨부된 도면을 참고로 하여 본 개시에 따른 실시예들의 듀티 조절 회로, 및 이를 포함하는 지연 동기 루프 및 반도체 메모리 장치를 설명하면 다음과 같다.
도 1은 본 개시의 실시예에 따른 듀티 조절 회로의 구성을 나타내는 블록도로서, 듀티 조절 회로(10)는 펄스 발생기(10-2), 코드 발생기(10-4), 및 듀티 조절기(10-6)를 포함할 수 있다.
도 1에 도시된 블록들 각각의 기능을 설명하면 다음과 같다.
펄스 발생기(10-2)는 주파수 정보(CCD)에 기초하여 기준 클럭신호(RCLK)의 주파수와 무관하게 동일한 펄스폭을 가지는 펄스 신호(PULSE)를 발생할 수 있다. 예를 들면, 펄스 발생기(10-2)는 주파수 정보(CCD)가 기준 클럭신호(RCLK)가 저주파수임을 지시하는 정보이거나 고주파수임을 지시하는 정보인 경우에, 고주파수 또는 저주파수의 기준 클럭신호(RCLK)를 수신하여 동일한 펄스폭을 가지는 펄스 신호(PULSE)를 발생할 수 있다.
코드 발생기(10-4)는 펄스 신호(PULSE)를 소정 지연 시간 지연하여 소정 개수의 지연 펄스 신호들을 발생하고, 펄스 신호(PULSE)에 응답하여 소정 개수의 지연 펄스 신호들을 래치하여 소정 비트의 제1 코드(CODE1)를 발생할 수 있다. 소정 지연 시간은 공정, 전압, 및 온도 변화에 따라 달라질 수 있다.
듀티 조절기(10-6)는 제1 코드(CODE1) 및 제2 코드(CODE2)에 따라 지연 클럭신호(DCLK)의 상승 천이 및 하강 천이의 기울기를 조절하여 듀티 보정 클럭신호(DCCLK)를 발생할 수 있다. 제2 코드(CODE2)는 고정된 코드일 수 있다.
도 2는 본 개시의 실시예에 따른 펄스 발생기의 구성을 나타내는 도면으로, 펄스 발생기(10-2)는 제1 논리 회로부(10-22) 및 제2 논리 회로부(10-24)를 포함할 수 있다. 제1 논리 회로부(10-22)는 제1 선택기(SEL1), 제1 논리곱 회로(ANDC1), 및 제1 내지 제3 플립플롭들(F/F1 ~ F/F3)을 포함하고, 제2 논리 회로부(10-24)는 제2 및 제3 논리곱 회로들(ANDC2, ANDC3), 버퍼(BUF), 제4 및 제5 NAND 게이트들(NA4, NA5) 및 제2 선택기(SEL2)를 포함할 수 있다. 제1 논리곱 회로(ANDC1)는 제1 NAND게이트(NA1) 및 제1 인버터(I1)를 포함하고, 제2 논리곱 회로(ANDC2)는 제2 NAND게이트(NA2) 및 제2 인버터(I2)를 포함하고, 제3 논리곱 회로(ANDC3)는 제3 NAND게이트(NA3) 및 제3 인버터(I3)를 포함할 수 있다. 버퍼(BUF)는 제4 및 제5 인버터들(I4, I5)을 포함할 수 있다. 제1 내지 제3 플립플롭들(F/F1 ~ F/F3) 각각은 입력 단자(D), 클럭신호 단자(CK), 출력 단자(Q) 및 반전 출력 단자(QB)를 포함하고, 반전 출력 단자(QB)와 입력 단자(D)가 연결된 구성을 가질 수 있다. 즉, 제1 내지 제3 플립플롭들(F/F1 ~ F/F3) 각각은 분주기일 수 있다.
도 2를 참조하면, 제1 논리 회로부(10-22)는 기준 클럭신호(RCLK)를 수신하여 기준 클럭신호(RCLK)를 반전한 반전 기준 클럭신호(RCLKB), 및 기준 클럭신호(RCLK)를 분주하여 2분주된 기준 클럭신호(Q1), 4분주된 기준 클럭신호(Q2), 및 8분주된 기준 클럭신호(Q4)를 발생할 수 있다. 추가적으로, 제1 논리 회로부(10-22)는 2분주된 기준 클럭신호(Q1)를 반전한 반전 2분주된 기준 클럭신호(Q1B), 4분주된 기준 클럭신호(Q4)를 반전한 반전 4분주된 기준 클럭신호(Q2B), 및 8분주된 기준 클럭신호(Q4)를 반전한 반전 8분주된 기준 클럭신호(Q4B)를 추가적으로 발생할 수 있다. 제2 논리 회로부(10-24)는 반전 8분주된 기준 클럭신호(Q4B), 4분주된 기준 클럭신호(Q2), 및 2분주된 기준 클럭신호(Q1)를 이용하여 제1 신호(D)를 발생하고, 2분주된 기준 클럭신호(Q1), 반전 4분주된 기준 클럭신호(Q2B), 및 반전 기준 클럭신호(RCLKB)를 이용하여 제2 신호(E)를 발생하고, 주파수 정보(CCD)에 따라 제1 신호(D) 또는 제2 신호(E)를 선택하여 펄스 신호(PULSE)를 발생할 수 있다.
도 3a 및 도 3b는 도 2에 도시된 펄스 발생기의 동작을 설명하기 위한 동작 타이밍도들로서, 도 3a는 저주파수의 기준 클럭신호(RCLK)가 수신되는 경우의 동작을, 도 3b는 고주파수의 기준 클럭신호(RCLK)가 수신되는 경우의 동작을 설명하기 위한 동작 타이밍도들이다.
도 2, 도 3a 및 도 3b를 참조하여 펄스 발생기의 동작을 설명하면 다음과 같다.
제1 선택기(10-22)는 주파수 정보(CCD)에 응답하여 반전 4분주된 기준 클럭신호(Q2B) 또는 반전 8분주된 기준 클럭신호(Q4B)를 선택하여 제3 신호(a)를 발생할 수 있다. 예를 들면, 주파수 정보(CCD)가 기준 클럭신호(RCLK)가 저주파수임을 지시하는 정보이면, 반전 4분주된 기준 클럭신호(Q2B)를 제3 신호(a)로 발생하고, 주파수 정보(CCD)가 기준 클럭신호(RCLK)가 고주파수임을 지시하는 정보이면, 반전 8분주된 기준 클럭신호(Q4B)를 제3 신호(a)로 발생할 수 있다.
제1 논리곱 회로(ANDC1)는 기준 클럭신호(RCLK)와 제3 신호(a)를 비논리곱하여 반전 기준 클럭신호(RCLKB)를 발생하고, 반전 기준 클럭신호(RCLKB)를 반전하여 제4 신호(b)를 발생할 수 있다.
제1 플립플롭(F/F1)은 제4 신호(b)의 상승 엣지에 응답하여 반전 2분주된 기준 클럭신호(Q1B)를 발생할 수 있다.
제2 플립플롭(F/F2)은 반전 2분주된 기준 클럭신호(Q1B)의 상승 엣지에 응답하여 반전 4분주된 기준 클럭신호(Q2B)를 발생할 수 있다.
제3 플립플롭(F/F3)은 반전 4분주된 기준 클럭신호(Q2B)의 상승 엣지에 응답하여 반전 8분주된 기준 클럭신호(Q4B)를 발생할 수 있다.
제2 논리곱 회로(ANDC2)는 반전 8분주된 기준 클럭신호(Q4B)와 4분주된 기준 클럭신호(Q2)를 논리곱하여 제5 신호(A)를 발생할 수 있다.
제4 및 제5 인버터들(I4, I5)은 2분주된 기준 클럭신호(Q1)를 수신하여 제6 신호(B)를 발생할 수 있다.
제3 논리곱 회로(ANDC3)는 반전 기준 클럭신호(RCLKB)와 반전 4분주된 기준 클럭신호(Q2B)를 논리곱하여 제7 신호(C)를 발생할 수 있다.
제4 NAND 게이트(NA4)는 제5 신호(A) 및 제6 신호(B)는 비논리곱하여 제1 신호(D)를 발생할 수 있다.
제5 NAND 게이트(NA5)는 제6 신호(B)와 제7 신호(C)를 비논리곱하여 제2 신호(E)를 발생할 수 있다.
제2 선택기(10-24)는 주파수 정보(CCD)에 응답하여 제6 신호(D) 또는 제7 신호(E)를 선택하여 펄스 신호(PULSE)를 발생할 수 있다. 예를 들면, 주파수 정보(CCD)가 기준 클럭신호(RCLK)가 저주파수임을 지시하는 정보이면, 제7 신호(E)를 펄스 신호(PULSE)로 발생하고, 주파수 정보(CCD)가 기준 클럭신호(RCLK)가 고주파수임을 지시하는 정보이면, 제6 신호(D)를 펄스 신호(PULSE)로 발생할 수 있다.
상술한 바와 같은 동작을 수행함에 의해서 도 3a에 도시된 바와 같이 기준 클럭신호(RCLK)의 주기가 T(예를 들면, 12.5ns)인 경우, 즉, 저주파수의 기준 클럭신호(RCLK)가 인가되면, 펄스 발생기(10-2)는 제2 신호(E)를 펄스 신호(PULSE)로 발생할 수 있다. 이 경우, 펄스 신호(PULSE)의 펄스폭이 T/2(예를 들면, 625ps)가 될 수 있다. 반면에, 도 3b에 도시된 바와 같이 기준 클럭신호(RCLK)의 주기가 T/2(예를 들면, 625ps)인 경우, 즉, 고주파수의 기준 클럭신호(RCLK)가 인가되면, 펄스 발생기(10-2)는 제1 신호(D)를 펄스 신호(PULSE)로 발생할 수 있다. 이 경우, 펄스 신호(PULSE)의 펄스폭이 T/2(예를 들면, 625ps)가 될 수 있다. 결과적으로, 펄스 발생기(10-2)는 기준 클럭신호(RCLK)의 주파수와 무관하게 동일한 펄스폭을 가진 펄스 신호(PULSE)를 발생할 수 있다. 예를 들면, 펄스 발생기(10-2)는 기준 클럭신호(RCLK)의 주파수와 무관하게 고주파수의 기준 클럭신호(RCLK)의 주기(T/2)에 대응하는 펄스폭을 가지는 펄스 신호(PULSE)를 발생할 수 있다.
도 4는 본 개시의 실시예에 따른 코드 발생기의 구성을 나타내는 도면으로, 코드 발생기(10-4)는 k개의 지연기들(D1 ~ Dk), 및 k개의 제4 플립플롭들(F/F41 ~ F/F4k)을 포함할 수 있다.
도 4를 참조하면, k개의 지연기들(D1 ~ Dk)은 직렬 연결되며, 펄스 신호(PULSE)를 수신하고 순차적으로 소정 지연 시간 지연하여 k개의 지연 펄스 신호들(ps1 ~ psk)을 발생할 수 있다. 소정 지연 시간은 공정, 전압, 및/또는 온도의 변화에 따라 달라질 수 있다.
도 4를 참조하면, k개의 제4 플립플롭들(F/F41 ~ F/F4k)은 병렬 연결되며, 펄스 신호(PULSE)에 응답하여 k개의 지연 펄스 신호들(ps1 ~ psk)을 수신하여 k비트의 제1 코드(CODE1)를 발생할 수 있다. k개의 제4 플립플롭들(F/F41 ~ F/F4k) 각각은 입력 단자(D), 클럭신호 단자(CK), 출력 단자(Q) 및 반전 출력 단자(QB)를 포함할 수 있다. k개의 제4 플립플롭들(F/F41 ~ F/F4k) 각각은 펄스 신호(PULSE)의 상승 엣지에 응답하여 k개의 지연 펄스 신호들(ps1 ~ psk) 각각을 래치하여 데이터(c11 ~ c1k)를 각각 발생할 수 있다. k비트 데이터(c11 ~ c1k)는 제1 코드(CODE1)를 구성할 수 있다.
도 5는 본 개시의 실시예에 따른 지연기의 구성을 나타내는 도면으로, k개의 지연기들(D1 ~ Dk) 각각은 직렬 연결된 j개의 제6 인버터들(I61 ~ I6j)을 포함할 수 있다. 여기에서, j는 짝수일 수 있다.
도 5를 참조하면, j개의 제6 인버터들(I61 ~ I6j)은 공정, 전압, 및/또는 온도의 변화에 따라 소정 지연 시간이 달라질 수 있다.
도 6a 내지 도 6c는 본 개시의 실시예에 따른 코드 발생기의 동작을 설명하기 위한 동작 타이밍도들로서, 도 4의 코드 발생기(10-4)가 6개의 제4 플립플롭들(F/F41 ~ F/F46) 및 6개의 지연기들(D1 ~ D6)을 포함하여 6비트 데이터(c16 ~ c16)를 제1 코드(CODE1)로 발생하도록 구성될 때, 도 6a는 6개의 지연기들(D1 ~ D6) 각각의 소정 시간이 제1 지연 시간(d1)을 가지는 경우의 동작을, 도 6b는 소정 시간이 제2 지연 시간(d2)을 가지는 경우의 동작을, 도 6c는 소정 시간이 제3 지연 시간(d3)을 가지는 경우의 동작을 설명하기 위한 동작 타이밍도들이다.
도 4 내지 도 6a를 참조하면, 6개의 지연기들(D1 ~ D6)이 펄스 신호(PULSE)를 수신하고 제1 지연 시간(d1) 만큼 지연하여 6개의 지연 펄스 신호들(ps1 ~ ps6)을 발생할 수 있다. 6개의 제4 플립플롭들(F/F41 ~ F/F46) 각각은 펄스 신호(PULSE)의 상승 엣지에 응답하여 6개의 지연 펄스 신호들(ps1 ~ ps6)을 6비트 데이터(c11 ~ c16)로 발생할 수 있다. 즉, “000000”의 제1 코드(CODE1)가 발생될 수 있다.
도 4, 도 5 및 도 6b를 참조하면, 6개의 지연기들(D1 ~ D6) 각각의 소정 지연 시간이 제2 지연 시간(d2)인 경우에, “000111”의 제1 코드(CODE1)가 발생될 수 있다.
도 4, 도 5 및 도 6c를 참조하면, 6개의 지연기들(D1 ~ D6) 각각의 소정 지연 시간이 제3 지연 시간(d3)인 경우에, “111111”의 제1 코드(CODE1)가 발생될 수 있다.
도 7은 본 개시의 실시예에 따른 듀티 조절기의 구성을 나타내는 도면으로, 듀티 조절기(10-6)는 제7 인버터 및 제8 인버터들(10-61, 10-62), 제1 및 제2 조절기들(10-63, 10-64), 및 제3 및 제4 조절기들(10-65, 10-66)를 포함할 수 있다.
도 7에 도시된 듀티 조절기(10-6)의 구성을 설명하면 다음과 같다.
제7 및 제8 인버터들(10-61, 10-62) 각각은 전원전압(VDD)과 제1 노드(node1) 사이에 연결되고 지연 클럭신호(DCLK) 또는 반전 듀티 보정 클럭신호(DCCLKB)에 응답하여 제1 노드(node1) 또는 제2 노드(node2)를 풀업하는 2개의 제1 풀업 트랜지스터들을 포함하는 제1 풀업부(PU1), 및 제1 노드(node1) 또는 제2 노드(node2)와 접지전압 사이에 연결되고 지연 클럭신호(DCLK) 또는 반전 듀티 보정 클럭신호(DCCLKB)에 응답하여 제1 노드(node1) 또는 제2 노드(node2)를 풀다운하는 2개의 제1 풀다운 트랜지스터들을 포함하는 제1 풀다운부(PD1)를 포함할 수 있다. 제1 풀업 트랜지스터들은 전원전압(VDD)과 제1 노드(node1) 또는 제2 노드(node2) 사이에 병렬 연결되고 지연 클럭신호(DCLK) 또는 반전 듀티 보정 클럭신호(DCCLKB)가 인가되는 게이트를 가진 제1 및 제2 PMOS트랜지스터들(P11, P12)을 포함하고, 제1 풀다운 트랜지스터들은 제1 노드(node1) 또는 제2 노드(node2)와 접지전압 사이에 병렬 연결되고 지연 클럭신호(DCLK) 또는 반전 듀티 보정 클럭신호(DCCLKB)가 인가되는 게이트를 가진 제1 및 제2 NMOS트랜지스터들(N11, N12)을 포함할 수 있다. 제7 인버터(10-61)는 지연 클럭신호(DCLK)를 반전하여 제1 노드(node1)로 반전 듀티 보정 클럭신호(DCCLKB)를 발생하고, 제8 인버터(10-62)는 반전 듀티 보정 클럭신호(DCCLKB)를 반전하여 제2 노드(node2)로 듀티 보정 클럭신호(DCCLK)를 발생할 수 있다.
제1 및 제2 조절기들(10-63, 10-64) 각각은 전원전압(VDD)과 제1 노드(node1) 또는 제2 노드(node2)사이에 병렬 연결되고 지연 클럭신호(DCLK) 또는 반전 듀티 보정 클럭신호(DCCLKB)에 응답하여 인에이블되고 제2 코드(CODE2)의 m비트 데이터(c21 ~ c2m) 또는 m비트 반전 데이터(c21B ~ c2mB)에 응답하여 제1 노드(node1) 또는 제2 노드(node2)를 풀업하는 m개의 제2 풀업 트랜지스터들을 포함하는 제2 풀업부(PU2), 및 제1 노드(node1) 또는 제2 노드(node2)와 접지전압 사이에 병렬 연결되고 지연 클럭신호(DCLK) 또는 반전 듀티 보정 클럭신호(DCCLKB)에 응답하여 인에이블되고 제2 코드(CODE2)의 m비트 데이터(c21 ~ c2m) 또는 m비트 반전 데이터(c21B ~ c2mB)에 응답하여 제1 노드(node1) 또는 제2 노드(node2)를 풀다운하는 m개의 제2 풀다운 트랜지스터들을 포함하는 제2 풀다운부(PD2)를 포함할 수 있다. m개의 제2 풀업 트랜지스터들은 각각은 직렬로 연결된 2개의 제3 및 제4 PMOS트랜지스터들((P21, P31), …, (P2m, P3m))을 포함할 수 있다. m개의 제2 풀다운 트랜지스터들 각각은 직렬 연결된 2개의 제3 및 제4 NMOS트랜지스터들((N31, N21), …, (N3m, N2m))을 포함할 수 있다. 제1 조절기(10-63)는 지연 클럭신호(DCLK)에 응답하여 인에이블되고, 제2 코드(CODE2)의 m비트 데이터(c21 ~ c2m)에 응답하여 반전 듀티 보정 클럭신호(DCCLKB)의 기울기를 조절할 수 있다. 제1 조절기(10-63)는 제2 코드(CODE2)의 m비트 데이터(c21 ~ c2m)의 “1”과 “0”의 개수에 따라 반전 듀티 보정 클럭신호(DCCLKB)의 상승 천이의 기울기와 하강 천이의 기울기가 서로 동일하거나 다르게 조절될 수 있다. 제2 조절기(10-64)는 반전 듀티 보정 클럭신호(DCCLKB)에 응답하여 인에이블되고 제2 코드(CODE2)의 m비트의 반전 데이터(c21B ~ c2mB)에 응답하여 듀티 보정 클럭신호(DCCLK)의 기울기를 조절할 수 있다. 제2 조절기(10-64)는 제2 코드(CODE2)의 m비트 반전 데이터(c21B ~ c2mB)의 “1”과 “0”의 개수에 따라 듀티 보정 클럭신호(DCCLK)의 상승 천이의 기울기와 하강 천이의 기울기가 서로 동일하거나 다르게 조절될 수 있다.
제3 및 제4 조절기들(10-65, 10-66) 각각은 전원전압(VDD)과 제1 노드(node1) 또는 제2 노드(node2)사이에 병렬 연결되고 지연 클럭신호(DCLK) 또는 반전 듀티 보정 클럭신호(DCCLKB)에 응답하여 인에이블되고 제1 코드(CODE1)의 k비트 반전 데이터(c11B ~ c1kB)에 응답하여 제1 노드(node1) 또는 제2 노드(node2)를 풀업하는 k개의 제3 풀업 트랜지스터들을 포함하는 제3 풀업부(PU3), 및 제1 노드(node1) 또는 제2 노드(node2)와 접지전압 사이에 병렬 연결되고 지연 클럭신호(DCLK) 또는 반전 듀티 보정 클럭신호(DCCLKB)에 응답하여 인에이블되고 제1 코드(CODE1)의 k비트 데이터(c11 ~ c1k)에 응답하여 제1 노드(node1) 또는 제2 노드(node2)를 풀다운하는 k개의 제3 풀다운 트랜지스터들을 포함하는 제3 풀다운부(PD3)를 포함할 수 있다. k개의 제3 풀업 트랜지스터들 각각은 직렬로 연결된 2개의 제5 및 제6 PMOS트랜지스터들((P41, P51), …, (P4k, P5k))을 포함할 수 있다. k개의 제3 풀다운 트랜지스터들 각각은 직렬 연결된 2개의 제5 및 제6 NMOS트랜지스터들((N51, N41), …, (N5k, N4k))을 포함할 수 있다. 제3 조절기(10-65)는 지연 클럭신호(DCLK)에 응답하여 인에이블되고 제1 코드(CODE1)의 k비트 데이터(c11 ~ c1k) 및 k비트 반전 데이터(c11B ~ c1kB)에 응답하여 반전 듀티 보정 클럭신호(DCCLKB)의 기울기를 조절할 수 있다. 제4 조절기(10-66)는 반전 듀티 보정 클럭신호(DCCLKB)에 응답하여 인에이블되고 제1 코드(CODE1)의 k비트 데이터(c11 ~ c1k) 및 k비트 반전 데이터(c11B ~ c1kB)에 응답하여 듀티 보정 클럭신호(DCCLK)의 기울기를 조절할 수 있다.
도 8a 및 도 8b는 본 개시의 실시예에 따른 듀티 조절기의 동작을 설명하기 위한 파형도들로서, 도 7의 제1 및 제2 조절기들(10-63, 10-64) 각각의 제2 풀업부(PU2)가 8개의 병렬 연결된 제2 풀업 트랜지스터들((P21, P31) ~ (P28, P38))로 구성되고, 제2 풀다운부(PD2)가 8개의 병렬 연결된 제2 풀다운 트랜지스터들((N31, N21) ~ (N38, N28)로 구성되고, 제3 및 제4 조절기들(10-65, 10-66) 각각의 제3 풀업부(PU3)가 6개의 병렬 연결된 제3 풀업 트랜지스터들((P41, P51) ~ (P46, P56))로 구성되고, 제3 풀다운부(PD3)가 6개의 병렬 연결된 제3 풀다운 트랜지스터들((N51, N41) ~ (N56, N46))로 구성되고, 제1 코드(CODE1)가 6비트이고 제2 코드(CODE2)가 8비트인 경우의 동작을 설명하기 위한 도면이다. 또한, 모든 풀업 트랜지스터들 및 모든 다운 트랜지스터들의 크기가 동일하고, VTH는 풀업 트랜지스터 및 풀다운 트랜지스터의 문턱전압을 나타내며, 반전 듀티 보정 클럭신호(DCCLKB) 및 듀티 보정 클럭신호(DCCLK)가 문턱전압(VTH)을 기준으로 상승 천이 및 하강 천이하는 것을 가정하여 도시한 것이다.
도 8a는 고주파수의 지연 클럭신호(DCLK)가 인가되고, 제1 코드(CODE1)의 6비트 데이터(c11 ~ c16)가 “000000”이고, 6비트 반전 데이터(c11B ~ c16B)가 “111111”이고, 제2 코드(CODE2)의 8비트 데이터(c21 ~ c28)가 “11111100”이고, 8비트 반전 데이터(c21B ~ c28B)가 “00111111”인 경우의 듀티 조절기의 동작을 설명하기 위한 파형도이다. 예를 들면, 고주파수, 고전압, 및 저온인 경우에 “000000”의 6비트 데이터(c11 ~ c16)가 발생될 수 있다.
도 7 및 도 8a를 참조하면, 지연 클럭신호(DCLK)가 상승 천이하면, 제7 인버터(10-61)의 제1 풀다운부(PD1)의 제1 풀다운 트랜지스터들(N11, N12) 및 제1 조절기(10-63)의 제2 풀다운부(PD2)의 6개의 제2 풀다운 트랜지스터들((N31, N21) ~ (N36, N26))이 온되고, 제1 조절기(10-63)의 제2 풀다운부(PD2)의 2개의 제2 풀다운 트랜지스터들((N37, N27), (N38, N28)) 및 제3 조절기(10-65)의 제3 풀다운부(PD3)의 6개의 제3 풀다운 트랜지스터들((N51, N41) ~ (N56, N46))이 오프되어 제1 노드(node1)를 “로우”레벨로 풀다운할 수 있다. 예를 들면, 6비트 데이터(c11 ~ c16)가 “111111”이고, 8비트 데이터(c21 ~ c28)가 “11111111”인 경우에, 제7 인버터(10-61), 제1 조절기(10-63), 및 제3 조절기(10-65)의 제1 내지 제3 풀다운부들(PD1 ~ PD3)의 모든 풀다운 트랜지스터들이 온되어, 즉, 풀다운 트랜지스터들에 의한 저항이 최소가 되어, 반전 듀티 보정 클럭신호(DCCLKB)가 최대 기울기인 16을 가지고, 온되는 풀다운 트랜지스터의 개수가 1 감소할 때마다 기울기가 1 감소한다고 가정하면, 6비트 데이터(c11 ~ c16)가 “000000”이고, 8비트 데이터(c21 ~ c28)가 “11111100”인 경우에, 반전 듀티 보정 클럭신호(DCCLKB)의 하강 천이의 기울기는 8일 수 있다.
반면에, 지연 클럭신호(DCLK)가 하강 천이하면, 제7인버터(10-61)의 제1 풀업부(PU1)의 제1 풀업 트랜지스터들(P11, P12) 및 제1 조절기(10-63)의 제2 풀업부(PU2)의 2개의 제2 풀업 트랜지스터들((P27, P37), (P28, P38))이 온되고, 제1 조절기(10-63)의 제2 풀업부(PU2)의 6개의 제2 풀업 트랜지스터들((P21, P31) ~ (P26, P36)) 및 제3 조절기(10-65)의 제3 풀업부(PU3)의 6개의 제3 풀업 트랜지스터들((P41, P51) ~ (P46, P56))이 오프되어 제1 노드(node1)를 “하이”레벨로 풀업할 수 있다. 예를 들면, 6비트 반전 데이터(c11B ~ c16B)가 “000000”이고, 8비트 데이터(c21 ~ c28)가 “00000000”인 경우에, 제7 인버터(10-61), 제1 조절기(10-63) 및 제3 조절기(10-65)의 제1 내지 제3 풀업부들(PU1 ~ PU3)의 모든 풀업 트랜지스터들이 온되어 즉, 풀업 트랜지스터들에 의한 저항이 최소가 되어, 반전 듀티 보정 클럭신호(DCCLKB)가 최대 기울기인 16을 가지고, 온되는 풀업 트랜지스터의 개수가 1 감소할 때마다 기울기가 1 감소한다고 가정하면, 6비트 반전 데이터(c11B ~ c16B)가 “111111”이고, 8비트 데이터(c21 ~ c28)가 “11111100”인 경우에, 반전 듀티 보정 클럭신호(DCCLKB)의 상승 천이의 기울기는 4일 수 있다.
도 7 및 도 8a를 참조하면, 반전 듀티 보정 클럭신호(DCCLKB)가 하강 천이하면, 제8 인버터(10-62)의 제1 풀업부(PU1)의 2개의 제1 풀업 트랜지스터들(P11, P12) 및 제2 조절기(10-64)의 제2 풀업부(PU2)의 6개의 제2 풀업 트랜지스터들((P21, P31) ~ (P26, P36))이 온되고, 제2 조절기(10-64)의 제2 풀업부(PU2)의 2개의 제2 풀업 트랜지스터들((P27, P37), (P28, P38)) 및 제4 조절기(10-66)의 제3 풀업부(PU3)의 6개의 제3 풀업 트랜지스터들((P41, P51) ~ (P46, P56))이 오프되어 제2 노드(node2)를 “하이”레벨로 풀업할 수 있다. 예를 들면, 6비트 반전 데이터(c11B ~ c16B)가 “000000”이고, 8비트 반전 데이터(c21B ~ c28B)가 “00000000”인 경우에, 제8 인버터(10-62), 제2 조절기(10-64) 및 제4 조절기(10-66)의 제1 내지 제3 풀업부들(PU1 ~ PU3)의 모든 풀업 트랜지스터들이 온되어 반전 듀티 보정 클럭신호(DCCLKB)가 최대 기울기인 16을 가진다고 가정하면, 6비트 반전 데이터(c11B ~ c16B)가 “111111”이고, 8비트 반전 데이터(c21B ~ c28B)가 “00000011”인 경우에, 듀티 보정 클럭신호(DCCLK)의 상승 천이의 기울기는 8일 수 있다.
반면에, 반전 듀티 보정 클럭신호(DCCLKB)가 상승 천이하면, 제8 인버터(10-62)의 제1 풀다운부(PD1)의 제1 풀다운 트랜지스터들(N11, N12) 및 제2 조절기(10-64)의 제2 풀다운부(PU2)의 2개의 제2 풀다운 트랜지스터들((N37, N27), (N38, N28))이 온되고, 제2 조절기(10-64)의 제2 풀다운부(PD2)의 6개의 제2 풀다운 트랜지스터들((N31, N21) ~ (N36, N26)) 및 제4 조절기(10-66)의 제3 풀다운부(PD3)의 6개의 제3 풀다운 트랜지스터들((N51, N41) ~ (N56, N46))이 오프되어 제2 노드(node2)를 “로우”레벨로 풀다운할 수 있다. 예를 들면, 6비트 데이터(c11 ~ c16)가 “111111”이고, 8비트 반전 데이터(c21B ~ c28B)가 “11111111”인 경우에, 제8 인버터(10-62), 제2 조절기(10-64) 및 제4 조절기(10-66)의 제1 내지 제3 풀다운부들(PU1 ~ PU3)의 모든 풀다운 트랜지스터들이 온되어 듀티 보정 클럭신호(DCCLK)가 최대 기울기인 16을 가진다고 가정하면, 6비트 데이터(c11 ~ c16)가 “000000”이고, 8비트 반전 데이터(c21B ~ c28B)가 “00000011”인 경우에, 듀티 보정 클럭신호(DCCLK)의 하강 천이의 기울기는 4일 수 있다.
도 8a를 참조하면, 고주파수의 지연 클럭신호(DCLK)가 인가되고, 고전압 및 저온인 경우에 “000000”의 6비트 데이터(c11 ~ c16)가 발생되면, 듀티 조절기(10-6)의 제7 및 제8 인버터들(10-61, 10-62)이 항상 동작하고, 제3 및 제4 조절기들(10-65, 10-66)이 동작하지 않기 때문에 제1 및 제2 조절기들(10-63, 10-64)에 의해서 듀티 보정 클럭신호(DCCLK)의 기울기가 2 내지 10 사이의 제1 조절 범위(RANGE1)에서 하나의 기울기 단위로 조절될 수 있다.
도 8b는 저주파수의 지연 클럭신호(DCLK)가 인가되고, 제1 코드(CODE1)의 6비트 데이터(c11 ~ c16)가 “111111”이고 6비트 반전 데이터(c11B ~ c16B)가 “000000”이고, 제2 코드(CODE2)의 8비트 데이터(c21 ~ c28)가 “11111100”이고, 6비트 반전 데이터(c21B ~ c28B)가 “00000011”인 경우의 듀티 조절기의 동작을 설명하기 위한 파형도로서, 이 경우에, 반전 듀티 보정 클럭신호(DCCLKB) 및 듀티 보정 클럭신호(DCCLK)의 상승 천이의 기울기는 14이고, 하강 천이의 기울기는 12일 수 있다. 예를 들면, 저주파수, 저전압, 및 고온인 경우에 “111111”의 6비트 데이터(c11 ~ c16)가 발생될 수 있다.
도 8b를 참조하면, 저주파수의 지연 클럭신호(DCLK)가 인가되고, 저전압 및 고온인 경우에 “111111”의 6비트 데이터(c11 ~ c16)가 발생되면, 듀티 조절기(10-6)의 제7 및 제8 인버터들(10-61, 10-62)이 항상 동작하고, 제3 및 제4 조절기들(10-65, 10-66)이 항상 동작하기 때문에 제7 및 제8 인버터들(10-61, 10-62), 제1 및 제2 조절기들(10-63, 10-64) 및 제3 및 제4 조절기들(10-65, 10-66)에 의해서 듀티 보정 클럭신호(DCCLK)의 기울기가 2 내지 16 사이의 제2 조절 범위(RANGE2)에서 하나의 기울기 단위로 조절될 수 있다.
따라서, 본 개시의 실시예에 따른 듀티 조절 회로(10)는 주파수의 변화, 및 공정, 전압, 및/또는 온도의 변화를 반영하여 발생되는 제1 코드(CODE1)의 k비트 데이터의 “1”인 비트 수가 증가할수록 듀티 보정 클럭신호(DCCLK)의 기울기의 조절 범위가 증가될 수 있으며, 조절 범위 내에서 동일한 기울기 단위로 듀티 보정 클럭신호(DCCLK)의 기울기가 조절될 수 있다.
도 9는 본 개시의 실시예에 따른 지연 동기 루프 회로의 구성을 나타내는 블록도로서, 지연 동기 루프 회로(20)는 분주기(20-2), 지연부(20-4), 지연 제어부(20-6), 듀티 조절 회로(20-8), 클럭신호 지연 경로부(20-10), 및 클럭신호 지연 레플리카부(20-12)를 포함할 수 있다.
도 9에 도시된 블록들 각각의 기능을 설명하면 다음과 같다.
분주기(20-2)는 입력 클럭신호(CLK)를 분주하여 분주된 클럭신호를 기준 클럭신호(RCLK)로 발생할 수 있다.
지연부(20-4)는 복수개의 직렬 연결된 지연 셀들(미도시)을 포함하며, 기준 클럭신호(RCLK)를 위상 차 검출코드(PDCODE)에 따라 가변적으로 지연하여 지연 클럭신호(DCLK)를 발생할 수 있다.
지연 제어부(20-6)는 기준 클럭신호(RCLK)와 피드백 클럭신호(FCLK)의 위상 차를 검출하여 위상 차에 대응하는 위상 차 검출코드(PDCODE)를 발생할 수 있다.
듀티 조절 회로(20-8)는 도 1 내지 도 8b를 참조하여 설명된 듀티 조절 회로(10)일 수 있다. 듀티 조절 회로(20-8)는 주파수 정보(CCD)에 따라 기준 클럭신호(RCLK)의 주파수에 무관하게 동일한 펄스폭을 가지는 펄스 신호(PULSE)를 발생하고, 펄스 신호(PULSE)를 지연하여 소정 개수의 지연 펄스 신호들을 발생하고, 펄스 신호(PULSE)에 응답하여 소정 개수의 지연 펄스 신호들을 수신하여 소정 비트의 제1 코드(CODE1)를 발생하고, 제1 코드(CODE1) 및 제2 코드(CODE2)에 따라 지연 클럭신호(DCLK)의 상승 천이 및 하강 천이의 기울기를 조절하여 듀티 보정 클럭신호(DCCLK)를 발생할 수 있다. 듀티 조절 회로(20-8)에 대한 상세한 설명은 상술한 도 1 내지 도 8b에 대한 설명을 참고로 하면 용이하게 이해될 수 있을 것이다.
클럭신호 지연 경로부(20-10)는 듀티 보정 클럭신호(DCCLK)를 제1 소정 시간 만큼 지연하여 출력 클럭신호(OCLK)를 발생할 수 있다. 예를 들면, 클럭신호 지연 경로부(20-10)는 입력 클럭신호(CLK)와 동일한 주파수 및 동일한 위상을 가지는 출력 클럭신호(OCLK)를 발생할 수 있다.
클럭신호 지연 레플리카부(20-12)는 듀티 보정 클럭신호(DCCLK)를 제1 소정 시간 만큼 지연하여 피드백 클럭신호(FCLK)를 발생할 수 있다.
도 10은 본 개시의 실시예에 따른 반도체 메모리 장치의 구성을 나타내는 블록도로서, 반도체 메모리 장치(30)는 초기화부(30-2), 클럭신호 입력버퍼(30-4), 명령 및 어드레스 발생기(30-6), 모드 설정 레지스터(30-8), 지연 동기 루프(30-10), 듀터 조절 회로(30-12), 레이턴시 제어부(30-14), 로우 디코더(30-16), 컬럼 디코더(30-18), 메모리 셀 어레이(30-20), 데이터 리드 경로부(30-22), 데이터 라이트 경로부(30-24), 데이터(DQ) 출력버퍼(30-26), DQ 입력버퍼(30-28), 내부 클럭신호 발생기(30-30), 데이터 스트로브 신호(DQS) 출력버퍼(30-32), 및 DQS 입력버퍼(30-34)를 포함할 수 있다.
도 10에 도시된 블록들 각각의 기능을 설명하면 다음과 같다.
초기화부(30)는 외부로부터 공급되는 외부 전원전압(EV)이 목표 전압 레벨에 도달한 후 외부로부터 “하이”레벨로 천이하는 리셋 신호(Reset_n)가 인가되면 초기화 신호(init)를 발생할 수 있다.
클럭신호 입력버퍼(30-4)는 외부로부터 인가되는 외부 클럭신호(ECLK)를 버퍼하여 입력 클럭신호(CLK)를 발생할 수 있다.
명령 및 어드레스 발생기(30-6)는 외부 클럭신호(ECLK)에 응답하여 명령 및 어드레스(CA)를 디코딩하여 모드 설정 명령(MRS), 액티브 명령(ACT), 리드 명령(RD), 및 라이트 명령(WR)을 발생할 수 있다. 또한, 명령 및 어드레스 발생기(34)는 모드 설정 명령(MRS)에 응답하여 명령 및 어드레스(CA)에 포함된 어드레스 신호를 모드 설정 코드(OPC)로 발생하고, 액티브 명령(ACT)에 응답하여 명령 및 어드레스(CA)에 포함된 어드레스 신호를 로우 어드레스(RADD)로 발생하고, 리드 명령(RD) 또는 라이트 명령(WR)에 응답하여 명령 및 어드레스(CA)에 포함된 어드레스 신호를 컬럼 어드레스(CADD)로 발생할 수 있다.
모드 설정 레지스터(30-8)는 모드 설정 명령(MRS)에 응답하여 모드 설정 코드(OPC)를 저장하여 지연 동기 루프 인에이블 신호(DLL_EN), 리드 레이턴시(RL), 버스트 길이(BL), 주파수 정보(CCD), 및 제2 코드(CODE2)를 설정할 수 있다.
지연 동기 루프(30-10)는 초기화 신호(init) 및 지연 동기 루프 인에이블 신호(DLL_EN)에 응답하여 지연 동기 동작을 수행하여 지연 클럭신호(DCLK)를 발생하고, 입력 클럭신호(CLK)에 동기된 피드백 클럭신호(FCLK)를 발생할 수 있다. 지연 동기 루프(30-10)는 초기화 신호(init)와 무관하게 지연 동기 루프 인에이블 신호(DLL_EN)가 발생할 때마다 지연 동기 동작을 수행할 수 있다. 지연 동기 루프(30-10)는 도 9에 도시된 지연 동기 루프 회로(20)에서 듀티 조절 회로(20-8) 및 클럭신호 지연 경로부(20-10)를 제외한 구성을 가질 수 있다. 도 10에서, 내부 클럭신호 발생기(30-30) 및 DQS 출력버퍼(30-32) 또는 DQ 출력버퍼(30-36)가 클럭신호 지연 경로부(20-10)를 구성할 수 있고, 클럭신호 지연 레플리카부(20-12)는 도 10의 클럭신호 입력버퍼(30-4)의 지연 시간 + 내부 클럭신호 발생기(30-30)의 지연 시간 + DQS 출력버퍼(30-32) 또는 DQ 출력버퍼(30-34)의 지연 시간 만큼 듀티 보정 클럭신호(DCCLK)를 지연하여 피드백 클럭신호(FCLK)를 발생할 수 있다.
듀티 조절 회로(30-12)는 도 1 내지 도 8b 및 도 9를 참조하여 설명된 듀티 조절 회로(10 또는 20-8)일 수 있다. 듀티 조절 회로(30-12)에 대한 상세한 설명은 상술한 도 1 내지 8b 및 도 9에 대한 설명을 참고로 하면 용이하게 이해될 수 있을 것이다.
레이턴시 제어부(30-14)는 리드 명령(RD)이 인가되면 듀티 보정 클럭신호(DCCLK)를 이용하여 리드 레이턴시(RL)의 값에 해당하는 클럭 사이클의 수 만큼 지연한 후에 활성화되고, 리드 레이턴시(RL)의 값에 해당하는 클럭 사이클의 수 + 버스트 길이(BL)의 값에 해당하는 클럭 사이클의 수 만큼 지연한 후에 비활성화되는 레이턴시 신호(LA)를 발생할 수 있다. 레이턴시 제어부(30-14)는 리드 명령(RD)에 응답하여 듀티 보정 클럭신호(DCCLK), 리드 레이턴시(RL), 및 버스트 길이(BL)를 이용하여 DQ 출력버퍼(30-26)를 통하여 데이터(DQ)가 출력되는 동안 활성화되는 레이턴시 신호(LA)를 발생할 수 있다.
로우 디코더(30-16)는 로우 어드레스(RADD)를 디코딩하여 복수개의 워드 라인 선택신호들(wl)을 발생할 수 있다.
컬럼 디코더(30-18)는 컬럼 어드레스(CADD)를 디코딩하여 복수개의 컬럼 선택신호들(csl)을 발생할 수 있다.
메모리 셀 어레이(30-20)는 복수개의 워드라인 선택신호들(wl)에 의해서 선택되는 복수개의 워드라인들(미도시)과 복수개의 컬럼 선택신호들(csl)에 의해서 선택되는 복수개의 비트라인들(미도시) 사이에 연결된 복수개의 메모리 셀들(미도시)을 포함할 수 있다. 메모리 셀 어레이(30-20)는 리드 명령(RD)에 응답하여 복수개의 워드라인 선택신호들(wl)과 복수개의 컬럼 선택신호들(csl)에 의해서 선택된 메모리 셀들로부터 리드 데이터(do)를 출력하고, 라이트 명령(WR)에 응답하여 복수개의 워드라인 선택신호들(wl)과 복수개의 컬럼 선택신호들(csl)에 의해서 선택된 메모리 셀들로 라이트 데이터(di)를 입력할 수 있다.
데이터 리드 경로부(30-22)는 메모리 셀 어레이(30-20)로부터 출력되는 리드 데이터(do)를 수신하고, 내부 클럭신호(clk)를 이용하여 리드 데이터(do)를 출력 데이터(DO)로 발생할 수 있다.
데이터 라이트 경로부(30-24)는 내부 데이터 스트로브 신호(idqs)에 응답하여 입력 데이터(DI)를 수신하여 메모리 셀 어레이(44)로 라이트 데이터(di)를 출력할 수 있다.
DQ 출력버퍼(30-26)는 내부 클럭신호(ick)에 응답하여 출력 데이터(DO)를 버퍼하여 데이터(DQ)를 발생할 수 있다.
DQ 입력버퍼(30-28)는 데이터(DQ)를 버퍼하여 입력 데이터(DI)를 발생할 수 있다.
내부 클럭신호 발생기(30-30)는 레이턴시 신호(LA)에 응답하여 듀티 보정 클럭신호(DCCLK)를 이용하여 DQS 클럭신호(DQSCLK) 및 내부 클럭신호(ick)를 발생할 수 있다. 내부 클럭신호(ick)는 듀티 보정 클럭신호(DCCLK)와 0도 위상 차를 가지는 내부 클럭신호(clk0), 및 180도 위상 차를 가지는 내부 클럭신호(clk180)를 포함할 수 있다. 또한, 내부 클럭신호(ick)는 듀티 보정 클럭신호(DCCLK)와 90도 위상 차를 가지는 내부 클럭신호(ick90), 및 270도 위상 차를 가지는 내부 클럭신호(ick270)를 추가적으로 포함할 수 있다.
DQS 출력버퍼(30-32)는 레이턴시 신호(LA)의 활성화 기간 동안 DQS 클럭신호(DQSCLK)를 버퍼하여 외부 클럭신호(ECLK)에 동기된 데이터 스트로브 신호(DQS)를 발생할 수 있다.
DQS 입력버퍼(56)는 외부로부터 수신되는 데이터 스트로브 신호(DQS)를 버퍼하여 내부 데이터 스트로브 신호(idqs)를 발생할 수 있다.
도 11은 본 개시의 실시예에 따른 반도체 메모리 장치의 구성을 나타내는 블록도로서, 반도체 메모리 장치(30')는 도 10의 반도체 메모리 장치(30)의 구성에 제2 듀티 조절기(10-6') 및 듀티 검출기(30-12')를 추가적으로 포함할 수 있다.
도 11에 나타낸 블록들 중 추가되는 블록들의 기능에 대하여 설명하면 다음과 같다.
듀티 조절 회로(30-12)는 도 1에 도시된 듀티 조절 회로(10)와 동일한 구성을 가질 수 있으며, 코드 발생기(10-4)는 제1 코드(CODE1)와 동일한 제3 코드(CODE1')를 발생할 수 있다. 다른 예로서, 코드 발생기(10-4)는 제1 코드(CODE1)의 적어도 하위 1비트를 제외한 제3 코드(CODE1')를 발생할 수 있다. 제1 듀티 조절기(10-6)는 제1 코드(CODE1) 및 제2 코드(CODE2)에 따라 중간 듀티 보정 클럭신호(DCCLKM)의 상승 천이 및 하강 천이의 기울기를 조절하여 듀티 보정 클럭신호(DCCLK)를 발생할 수 있다.
제2 듀티 조절기(10-6')는 제1 듀티 조절기(10-6)와 동일한 구성을 가질 수 있으며, 제2 듀티 조절기(10-6')의 제1 및 제2 조절기들(10-63, 10-64)로 제4 코드(CODE2')가 인가되고, 제3 및 제4 조절기들(10-65, 10-66)로 제3 코드(CODE1')가 인가될 수 있다. 제2 듀티 조절기(10-6')는 제3 코드(CODE1') 및 제4 코드(CODE2')에 따라 지연 클럭신호(DCLK)의 상승 천이 및 하강 천이의 기울기를 조절하여 중간 듀티 보정 클럭신호(DCCLKM)를 발생할 수 있다.
듀티 검출기(30-12')는 180도의 위상 차를 가지는 2개의 내부 클럭신호들(ick0 및 ick180 또는 ick 90 및 ick 270)에 응답하여 펌핑 동작을 수행하여 제1 펌프 전압과 제2 펌프 전압을 발생하고, 제1 펌프 전압과 제2 펌프 전압을 비교하여 비교 출력신호를 발생하고, 비교 출력신호에 따라 업 또는 다운 카운팅 동작을 수행하여 제4 코드(CODE2')를 발생할 수 있다.
도 12는 본 개시의 실시예에 따른 듀티 검출기의 구성을 나타내는 블록도로서, 듀티 검출기(30-12')는 전하 펌프(32), 비교기(34), 및 카운터(36)를 포함할 수 있다.
도 12에 도시된 블록들 각각의 기능을 설명하면 다음과 같다.
전하 펌프(32)는 내부 클럭신호(ick0 또는 ick90)에 응답하여 펌핑 동작을 수행하여 제1 펌프 전압(CP1)를 발생하고, 내부 클럭신호(ick180 또는 ick270)에 응답하여 펌핑 동작을 수행하여 제2 펌프 전압(CP2)를 발생할 수 있다.
비교기(34)는 제1 펌프 전압(CP1)와 제2 펌프 전압(CP2)을 비교하여 비교 출력신호(COUT)를 발생할 수 있다.
카운터(36)는 비교 출력신호(COUT)에 응답하여 업 또는 다운 카운팅 동작을 수행하여 제4 코드(CODE2')를 발생할 수 있다.
도 13a 및 도 13b는 본 개시의 실시예에 따른 반도체 메모리 장치의 구성을 나타내는 블록도로서, 반도체 메모리 장치(30”')는 도 11의 반도체 메모리 장치(30')에 제3 듀티 조절기(10-6”)을 추가적으로 포함하고, 듀티 검출기(30-12') 대신에 듀티 검출기(30-12”)을 포함하고, 모드 설정 레지스터(30-8) 대신에 모드 설정 레지스터(30-8')를 포함할 수 있다. 또한, 제3 듀티 조절기(10-6”)는 x개의 듀티 조절기들(10-61” ~ 10-6x”)을 포함하고, DQ 출력버퍼(30-26)는 y개의 DQ 출력버퍼들을 포함하고(10-4), DQ 입력버퍼(30-28)는 y개의 DQ 입력버퍼들을 포함할 수 있다. 여기에서, y는 x보다 클 수 있다. y개의 DQ 출력버퍼들이 x개의 서로 다른 영역들에 배치될 수 있다.
도 13a 및 도 13b에 도시된 블록들 중 추가되거나 대체되는 블록들의 기능을 설명하면 다음과 같다.
모드 설정 레지스터(30-8')는 모드 설정 명령(MRS)에 응답하여 모드 설정 코드(OPC)를 수신하여 제5 코드(CODE2”)를 추가적으로 설정할 수 있다.
x개의 듀티 조절기들(10-61” ~ 10-6x”) 각각은 제1 듀티 조절기(10-6)와 동일한 구성을 가질 수 있으며, x개의 듀티 조절기들(10-61” ~ 10-6x”) 각각의 제1 및 제2 조절기들(10-63, 10-64)로 제5 코드(CODE2”)가 인가되고, 제3 및 제4 조절기들(10-65, 10-66)로 제3 코드(CODE1')가 인가될 수 있다. x개의 듀티 조절기들(10-61” ~ 10-6x”) 각각은 제3 코드(CODE1') 및 제5 코드(CODE2”)에 따라 내부 클럭신호(ick)의 상승 천이 및 하강 천이의 기울기를 조절하여 로컬 내부 클럭신호들(lck1 ~ lckx)을 발생할 수 있다. 로컬 내부 클럭신호들(lck1 ~ lckx)은 로컬 듀티 보정 클럭신호(LDCCLK)일 수 있다. 로컬 내부 클럭신호들(lck1 ~ lckx) 각각은 180도 위상 차를 가지는 적어도 2개의 로컬 내부 클럭신호들(lck0 및 lck180 또는 lck90 및 lck270)을 포함할 수 있다.
듀티 검출기(30-12”)는 180도의 위상 차를 가지는 로컬 듀티 보정 클럭신호(LDCCLK) 중 180도 위상 차를 가지는 2개의 로컬 내부 클럭신호들(lck0 및 lck180 또는 lck 90 및 lck 270)에 응답하여 펌핑 동작을 수행하여 제1 펌프 전압과 제2 펌프 전압을 발생하고, 제1 펌프 전압과 제2 펌프 전압을 비교하여 비교 출력신호를 발생하고, 비교 출력신호에 따라 업 또는 다운 카운팅 동작을 수행하여 제4 코드(CODE2')를 발생할 수 있다.
y개의 DQ 출력버퍼들은 로컬 내부 클럭신호들(lck1 ~ lckx) 중 해당 영역에 배치된 듀티 조절기로부터 출력되는 로컬 내부 클럭신호에 응답하여 출력 데이터(DO)를 버퍼하여 데이터(DQ1 ~ DQy)를 발생할 수 있다.
x개의 DQ 입력버퍼들은 데이터(DQ1 ~ DQy)를 버퍼하여 입력 데이터(DI)를 발생할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
10, 20-8, 30-12: 듀티 조절 회로 10-2: 펄스 발생기
10-4: 코드 발생기 10-6: (제1) 듀티 조절기
20: 지연 동기 루프 회로 20-2: 분주기
20-4: 지연부 20-6: 지연 제어부
20-10: 클럭신호 지연 경로부 20-12: 클럭신호 지연 레플리카부
30, 30', 30”: 반도체 메모리 장치 30-2: 초기화부
30-4: 클럭신호 입력버퍼 30-6: 명령 및 어드레스 발생기
30-8, 30-8': 모드 설정 레지스터 30-10: 지연 동기 루프
30-12', 30-12”: 듀티 검출기 30-14: 레이턴시 제어부
30-16: 로우 디코더 30-18: 컬럼 디코더
30-20: 메모리 셀 어레이 30-22: 데이터 리드 경로부
30-24: 데이터 라이트 경로부 30-26: 데이터 출력버퍼
30-28: 데이터 입력버퍼 30-30: 내부 클럭신호 발생기
30-32: 데이터 스트로브 신호 출력버퍼
30-34: 데이터 스트로브 신호 입력버퍼
10-6': 제2 듀티 조절기 10-6”: 제3 듀티 조절기

Claims (10)

  1. 주파수 정보를 이용하여 기준 클럭신호의 주파수에 무관하게 동일한 펄스폭을 가지는 펄스 신호를 발생하는 펄스 발생기;
    상기 펄스 신호를 지연하여 제1 소정 개수의 지연 펄스 신호들을 발생하고, 상기 펄스 신호에 응답하여 상기 제1 소정 개수의 지연 펄스 신호들을 제1 코드로 발생하는 코드 발생기; 및
    지연 클럭신호를 수신하고 상기 제1 코드 및 제2 코드에 응답하여 상기 지연 클럭신호의 상승 천이 및 하강 천이의 기울기를 조절하여 듀티 보정 클럭신호를 발생하는 듀티 조절기를 포함하는 듀티 조절 회로.
  2. 제1 항에 있어서, 상기 펄스 발생기는
    상기 기준 클럭신호를 수신하여 상기 기준 클럭신호를 반전한 반전 기준 클럭신호를 발생하고, 상기 기준 클럭신호를 분주하여 2분주된 기준 클럭신호, 반전 4분주된 기준 클럭신호, 및 반전 8분주된 기준 클럭신호를 발생하는 제1 논리 회로부; 및
    상기 반전 8분주된 기준 클럭신호, 상기 기준 클럭신호를 분주하여 4분주된 기준 클럭신호, 및 상기 2분주된 기준 클럭신호를 이용하여 제1 신호를 발생하고, 상기 2분주된 기준 클럭신호, 상기 반전 4분주된 기준 클럭신호, 및 상기 반전 기준 클럭신호를 이용하여 제2 신호를 발생하고, 상기 주파수 정보에 따라 상기 제1 신호 또는 상기 제2 신호를 선택하여 상기 펄스 신호를 발생하는 제2 논리 회로부를 포함하는 듀티 조절 회로.
  3. 제2 항에 있어서, 상기 제1 논리 회로부는
    상기 주파수 정보에 따라 상기 반전 4분주된 클럭신호 또는 상기 반전 8분주된 클럭신호를 선택하여 제3 신호를 발생하는 제1 선택기;
    상기 기준 클럭신호와 상기 제3 신호를 부정논리곱하여 상기 반전 기준 클럭신호를 발생하고, 상기 반전 기준 클럭신호를 반전하여 제4 신호를 발생하는 제1 논리곱 회로;
    상기 제4 신호를 분주하여 상기 2분주된 기준 클럭신호 및 반전 2분주된 기준 클럭신호를 발생하는 제1 분주기;
    상기 반전 2분주된 클럭신호를 분주하여 상기 4분주된 기준 클럭신호 및 반전 4분주된 기준 클럭신호를 발생하는 제2 분주기; 및
    상기 반전 4분주된 기준 클럭신호를 분주하여 상기 반전 8분주된 기준 클럭신호를 발생하는 제3 분주기를 포함하는 듀티 조절 회로.
  4. 제2 항에 있어서, 상기 제2 논리 회로부는
    상기 반전 8분주된 기준 클럭신호와 상기 4분주된 기준 클럭신호를 논리곱하여 제5 신호를 발생하는 제2 논리곱 회로;
    상기 2분주된 기준 클럭신호를 버퍼하여 제6 신호를 발생하는 버퍼;
    상기 반전 기준 클럭신호와 상기 반전 4분주된 기준 클럭신호를 논리곱하여 제7 신호를 발생하는 제3 논리곱 회로;
    상기 제5 신호와 제6 신호를 부정논리곱하여 상기 제1 신호를 발생하는 제1 부정논리곱 회로;
    상기 제6 신호와 상기 제7 신호를 부정논리곱하여 상기 제2 신호를 발생하는 제2 부정논리곱 회로; 및
    상기 주파수 정보에 응답하여 상기 제1 신호 또는 상기 제2 신호를 상기 펄스 신호로 출력하는 제2 선택기를 포함하는 듀티 조절 회로.
  5. 제1 항에 있어서, 상기 코드 발생기는
    상기 펄스 신호를 지연하여 상기 제1 소정 개수의 지연 펄스 신호들을 발생하는 직렬 연결된 소정 개수의 지연기들; 및
    상기 펄스 신호에 응답하여 상기 제1 소정 개수의 지연 펄스 신호들을 래치하여 상기 제1 코드의 제1 소정 비트의 데이터를 발생하는 병렬 연결된 소정 개수의 플립플롭들을 포함하는 듀티 조절 회로.
  6. 제5 항에 있어서, 상기 소정 개수의 지연기들 각각은
    제1 소정 개수의 직렬 연결된 짝수개의 인버터들을 포함하는 듀티 조절 회로.
  7. 제1 항에 있어서, 상기 듀티 조절기는
    상기 지연 클럭신호를 반전하여 제1 노드로 반전 듀티 보정 클럭신호를 발생하는 제1 인버터;
    상기 반전 듀티 보정 클럭신호를 반전하여 제2 노드로 상기 듀티 보정 클럭신호를 발생하는 제2 인버터;
    상기 지연 클럭신호에 응답하여 인에이블되고 상기 제2 코드의 제2 소정 비트의 데이터에 응답하여 상기 반전 듀티 보정 클럭신호의 상승 천이 및 하강 천이의 기울기를 조절하는 제1 조절기;
    상기 반전 듀티 보정 클럭신호에 응답하여 인에이블되고 상기 제2 코드의 상기 제2 소정 비트의 반전 데이터에 응답하여 상기 듀티 보정 클럭신호의 상기 기울기를 조절하는 제2 조절기;
    상기 지연 클럭신호에 응답하여 인에이블되고 상기 제1 코드의 제1 소정 비트의 데이터 및 상기 제1 소정 비트의 반전 데이터에 응답하여 상기 반전 듀티 보정 클럭신호의 상기 기울기를 조절하는 제3 조절기; 및
    상기 반전 듀티 보정 클럭신호에 응답하여 인에이블되고 상기 제1 코드의 상기 제1 소정 비트의 데이터 및 상기 제1 소정 비트의 반전 데이터에 응답하여 상기 듀티 보정 클럭신호의 상기 기울기를 조절하는 제4 조절기를 포함하는 듀티 조절 회로.
  8. 제7 항에 있어서, 상기 제1 조절기는
    전원전압과 상기 제1 노드 사이에 병렬 연결되고, 상기 지연 클럭신호에 응답하여 인에이블되고 상기 제2 코드의 상기 제2 소정 비트의 데이터의 비트들에 응답하여 상기 제1 노드를 풀업하는 제2 소정 개수의 제1 풀업 트랜지스터들을 포함하는 제1 풀업부; 및
    상기 제1 노드와 접지전압 사이에 병렬 연결되고, 상기 지연 클럭신호에 응답하여 인에이블되고 상기 제2 코드의 상기 제2 소정 비트의 데이터의 비트들에 응답하여 상기 제1 노드를 풀다운하는 상기 제2 소정 개수의 제1 풀다운 트랜지스터들을 포함하는 제1 풀다운부를 포함하고,
    상기 제2 조절기는
    상기 전원전압과 상기 제2 노드 사이에 병렬 연결되고, 상기 반전 듀티 보정 클럭신호에 응답하여 인에이블되고 상기 제2 코드의 상기 제2 소정 비트의 반전 데이터의 비트들에 응답하여 상기 제2 노드를 풀업하는 상기 제2 소정 개수의 제2 풀업 트랜지스터들을 포함하는 제2 풀업부; 및
    상기 제2 노드와 상기 접지전압 사이에 병렬 연결되고, 상기 반전 듀티 보정 클럭신호에 응답하여 인에이블되고 상기 제2 코드의 상기 제2 소정 비트의 반전 데이터의 비트들에 응답하여 상기 제2 노드를 풀다운하는 상기 제2 소정 개수의 제2 풀다운 트랜지스터들을 포함하는 제2 풀다운부를 포함하고,
    상기 제3 조절기는
    상기 전원전압과 상기 제1 노드 사이에 병렬 연결되고, 상기 지연 클럭신호에 응답하여 인에이블되고 상기 제1 코드의 상기 제1 소정 비트의 반전 데이터의 비트들에 응답하여 상기 제1 노드를 풀업하는 상기 제1 소정 개수의 제3 풀업 트랜지스터들을 포함하는 제3 풀업부; 및
    상기 제1 노드와 상기 접지전압 사이에 병렬 연결되고, 상기 지연 클럭신호에 응답하여 인에이블되고 상기 제1 코드의 상기 제1 소정 비트의 데이터의 비트들에 응답하여 상기 제1 노드를 풀다운하는 상기 제1 소정 개수의 제3 풀다운 트랜지스터들을 포함하는 제3 풀다운부를 포함하고,
    상기 제4 조절기는
    상기 전원전압과 상기 제2 노드 사이에 병렬 연결되고, 상기 반전 듀티 보정 클럭신호에 응답하여 인에이블되고 상기 제1 코드의 상기 제1 소정 비트의 반전 데이터의 비트들에 응답하여 상기 제2 노드를 풀업하는 상기 제1 소정 개수의 제4 풀업 트랜지스터들을 포함하는 제4 풀업부; 및
    상기 제2 노드와 상기 접지전압 사이에 병렬 연결되고, 상기 반전 듀티 보정 클럭신호에 응답하여 인에이블되고 상기 제1 코드의 상기 제1 소정 비트의 데이터의 비트들에 응답하여 상기 제2 노드를 풀다운하는 상기 제1 소정 개수의 제4 풀다운 트랜지스터들을 포함하는 제4 풀다운부를 포함하는 듀티 조절 회로.
  9. 입력 클럭신호를 분주하여 분주된 클럭신호를 기준 클럭신호로 발생하는 분주기;
    상기 기준 클럭신호를 위상 차 검출코드에 따라 가변적으로 지연하여 지연 클럭신호를 발생하는 지연부;
    상기 기준 클럭신호와 피드백 클럭신호의 위상 차를 검출하여 위상 차에 대응하는 위상 차 검출코드를 발생하는 지연 제어부;
    주파수 정보에 따라 상기 기준 클럭신호의 주파수와 무관하게 동일한 펄스폭을 가지는 펄스 신호를 발생하고, 상기 펄스 신호를 지연하여 제1 소정 개수의 지연 펄스 신호들을 발생하고, 상기 펄스 신호에 응답하여 상기 제1 소정 개수의 지연 펄스 신호들을 제1 코드의 제1 소정 비트의 데이터로 발생하고, 상기 제1 코드의 상기 제1 소정 비트의 데이터 및 제2 코드의 제2 소정 비트의 데이터에 따라 상기 지연 클럭신호의 상승 천이 및 하강 천이의 기울기를 조절하여 듀티 보정 클럭신호를 발생하는 듀티 조절 회로;
    상기 듀티 보정 클럭신호를 소정 시간 만큼 지연하여 출력 클럭신호를 발생하는 클럭신호 지연 경로부; 및
    상기 듀티 보정 클럭신호를 상기 소정 시간 만큼 지연하여 상기 피드백 클럭신호를 발생하는 클럭신호 지연 레플리카부를 포함하는 지연 동기 루프 회로.
  10. 제9 항에 있어서, 상기 듀티 조절 회로는
    상기 주파수 정보를 이용하여 상기 기준 클럭신호의 주파수에 무관하게 동일한 펄스폭을 가지는 상기 펄스 신호를 발생하는 펄스 발생기;
    상기 펄스 신호를 지연하여 상기 제1 소정 개수의 지연 펄스 신호들을 발생하고, 상기 펄스 신호에 응답하여 상기 제1 소정 개수의 지연 펄스 신호들을 상기 제1 코드의 상기 제1 소정 비트의 데이터로 발생하는 코드 발생기; 및
    상기 지연 클럭신호를 수신하고, 상기 제1 코드의 상기 제1 소정 비트의 데이터 및 상기 제2 코드의 상기 제2 소정 비트의 데이터에 따라 상기 지연 클럭신호의 상기 기울기를 조절하여 상기 듀티 보정 클럭신호를 발생하는 듀티 조절기를 포함하는 지연 동기 루프 회로.
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