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KR102815077B1 - Sram의 전력 소모를 저감시키기 위한 펄스 신호 생성기 및 이를 구비하는 sram - Google Patents

Sram의 전력 소모를 저감시키기 위한 펄스 신호 생성기 및 이를 구비하는 sram Download PDF

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KR102815077B1
KR102815077B1 KR1020230120808A KR20230120808A KR102815077B1 KR 102815077 B1 KR102815077 B1 KR 102815077B1 KR 1020230120808 A KR1020230120808 A KR 1020230120808A KR 20230120808 A KR20230120808 A KR 20230120808A KR 102815077 B1 KR102815077 B1 KR 102815077B1
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KR
South Korea
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clock signal
temperature
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delay
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정성욱
예승재
조건희
여민준
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연세대학교 산학협력단
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Abstract

본 개시는 클럭 신호를 인가받아 지연하여 지연 클럭 신호를 출력하되 온도에 따라 지연 클럭 신호가 지연되는 시간을 조절하여 출력하는 지연기 및 온도에 따라 지연 시간이 조절된 지연 클럭 신호와 클럭 신호를 인가받아 논리 조합하여 온도에 따라 가변되는 펄스 폭을 갖는 펄스 신호를 생성하는 펄스 생성 회로를 포함하여, 온도에 따라 워드라인 신호의 폭을 가변함으로써 전력 소모를 저감시킬 수 있는 펄스 신호 생성기 및 이를 구비하는 SRAM을 제공한다.

Description

SRAM의 전력 소모를 저감시키기 위한 펄스 신호 생성기 및 이를 구비하는 SRAM{Pulse Signal Generator to reduce Power Consumption of SRAM and SRAM having The Same}
본 개시는 펄스 생성기 및 이를 구비하는 SRAM에 관한 것으로, 온도에 따라 펄스 폭을 조절하여 SRAM의 전력 소모를 저감시킬 수 있는 펄스 신호 생성기 및 이를 구비하는 SRAM에 관한 것이다.
반도체 메모리 장치의 한 종류인 SRAM(Static Random Access Memory)은 DRAM(Dynamic Random Access Memory)에 비해 매우 빠른 동작 속도를 갖는다는 특성으로 인해 여러 분야에서 다양하게 활용되고 있다.
도 1은 SRAM의 비트 셀 구조의 일 예를 나타내고, 도 2는 온도에 따라 요구되는 워드라인 신호의 펄스 폭을 나타낸다.
도 1에서는 SRAM에서 가장 대표적인 셀 구조로서 6개의 트랜지스터(PU1, PU2, PD1, PD2, PG1, PG2)를 갖는 6T(transistor) 비트 셀(Bit-Cell: BC)의 구조를 도시하였다. 도 1에 도시된 바와 같이, 비트 셀(BC)은 전원 전압(VDD)과 접지 전압(VSS) 사이에 각각 직렬로 연결되는 풀업 트랜지스터(PU1, PU2)와 풀다운 트랜지스터(PD1, PD2) 및 게이트 트랜지스터(PG1, PG2)를 포함한다. 게이트 트랜지스터(PG1, PG2)는 풀업 트랜지스터(PU1, PU2)와 풀다운 트랜지스터(PD1, PD2) 사이의 노드와 비트라인쌍(BL/BLB) 사이에 연결되고, 게이트는 워드라인(WL)에 연결된다. 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)의 게이트가 공통으로 제2 게이트 트랜지스터(PG2)의 일단에 연결되고, 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)의 게이트가 공통으로 제1 게이트 트랜지스터(PG1)의 일단에 연결된다. 따라서 풀업 트랜지스터(PU1, PU2)와 풀다운 트랜지스터(PD1, PD2)는 입출력이 교차 연결된 2개의 인버터로서 1비트의 데이터를 저장하는 래치를 구성하는 것으로 볼 수 있다.
한편 SRAM은 리드 동작 시에 우선 비트라인쌍(BL/BLB)을 프리차지 전압(예를 들면 전원 전압(VDD))으로 프리차지하고, 이후, 비트 셀(BC)이 연결된 워드라인(WL)으로 워드라인 신호가 제1 전압(예를 들면 전원 전압(VDD)) 레벨로 상승 천이되면, 2개의 게이트 트랜지스터(PG1, PG2)가 턴온되어 비트라인쌍(BL/BLB)과 2개의 인버터로 구성된 래치를 전기적으로 연결한다. 비트라인쌍(BL/BLB)과 래치가 전기적으로 연결되면, 래치에 저장된 비트값에 따라 2개의 풀다운 트랜지스터(PD1, PD2) 중 턴온된 풀다운 트랜지스터를 통해 비트라인쌍(BL/BLB) 중 하나(여기서는 일 예로 비트라인(BL))에서 접지 전압(VSS)으로의 전류 경로가 형성되어 리드 전류(Iread)가 흐름으로써, 비트라인쌍(BL/BLB)에 전압차가 발생한다. 그리고 센스 앰프(미도시)가 비트라인쌍(BL/BLB)에 발생된 전압차를 감지 및 증폭하여 비트 셀(BC)에 저장된 데이터를 판별한다.
이때 리드 전류(Iread)의 전류량은 온도에 따라 상이해진다. 도 2의 (a)에 도시된 바와 같이, 고온(Hot Temperature: HT)에서는 큰 리드 전류(Iread@HT)가 흐르게 되어, 비트라인쌍(BL/BLB)에서 센스 앰프가 감지할 수 있는 수준의 전압차가 빠르게 나타난다. 반면, 도 2의 (b)에 도시된 바와 같이, 저온(Cold Temperature: CT)에서는 적은 리드 전류(Iread@CT)가 흐르게 되어 전압차가 느리게 나타나게 된다. 즉 고온에서는 빠르게 데이터가 판별될 수 있는 반면, 저온에서는 상대적으로 데이터가 느리게 판별된다.
이후 워드라인 신호가 제2 전압(예를 들면 접지 전압(VSS)) 레벨로 하강 천이되면, 비트라인쌍(BL/BLB)과 래치 사이의 연결이 차단되고, 비트라인쌍(BL/BLB)은 다음 리드 동작을 위해 다시 프리차지 전압으로 프리차지될 수 있다. 즉 워드라인 신호는 펄스 형태로 워드라인으로 인가될 수 있다.
SRAM은 고온뿐만 아니라 저온에서도 안정적으로 동작할 수 있어야 하므로, SRAM에서 워드라인 신호는 도 2의 (b)와 같이, 저온에서 요구되는 펄스 폭을 기준으로 고정된 긴 펄스 폭을 갖는다. 다만, 이와 같은 긴 펄스 폭의 워드라인 신호를 갖는 SRAM을 고온에서 이용하는 경우, 큰 리드 전류(Iread@HT)가 긴 시간 동안 흘러 도 2의 (a)에 도시된 바와 같이, 비트라인(BL)의 전압이 크게 하강하게 된다. 즉 비트라인(BL)에서 많은 방전(discharge)이 발생된다. 따라서 다음 리드 동작을 위해 비트라인쌍(BL/BLB)을 프리차지 할 때, 전력 소모가 증가하게 되는 문제가 있다. 한편, 본 발명과 관련된 선행문헌으로 2018년 11월 1일자로 공개된 국내공개특허 제10-2018-0119108호가 있다.
본 개시의 목적은 온도에 따라 워드라인 신호의 폭을 가변하여, 전력 소모를 저감시킬 수 있는 펄스 신호 생성기 및 이를 구비하는 SRAM에 관한 것이다.
본 개시의 일 실시 예에 따른, 펄스 신호 생성기는 클럭 신호를 인가받아 지연하여 지연 클럭 신호를 출력하되 온도에 따라 상기 지연 클럭 신호가 지연되는 시간을 조절하여 출력하는 지연기; 및 온도에 따라 지연 시간이 조절된 상기 지연 클럭 신호와 상기 클럭 신호를 인가받아 논리 조합하여 온도에 따라 가변되는 펄스 폭을 갖는 펄스 신호를 생성하는 펄스 생성 회로를 포함한다.
상기 지연기는 상기 클럭 신호의 전압 레벨과 온도에 따라 상단 노드의 전압인 상단 전압을 조절하는 상단 전압 생성기; 상기 클럭 신호의 전압 레벨과 온도에 따라 하단 노드의 전압인 하단 전압을 조절하는 하단 전압 생성기; 및 상기 상단 전압 및 상기 하단 전압에 따라 상기 클럭 신호의 레벨 변화에 대한 출력 구동 능력이 조절되어, 인가된 상기 클럭 신호를 서로 다른 시간으로 지연하여 상기 지연 클럭 신호를 출력하는 가변 지연기를 포함할 수 있다.
상기 가변 지연기는 인가된 상기 클럭 신호를 순차적으로 지연하여 전달하도록 서로 교대로 직렬 연결되는 다수의 제1 가변 인버터 및 다수의 제2 가변 인버터를 포함할 수 있다.
상기 제1 가변 인버터는 전원 전압과 접지 전압 사이에 직렬로 연결되는 제1 PMOS 트랜지스터와 제1 및 제2 NMOS 트랜지스터를 포함하고, 상기 제1 PMOS 트랜지스터와 상기 제1 NMOS 트랜지스터의 게이트에는 상기 제1 가변 인버터의 배치 위치에 따라 상기 클럭 신호 또는 이전 배치된 상기 제2 가변 인버터의 출력이 인가되며, 상기 제2 NMOS 트랜지스터의 게이트에는 상기 하단 전압이 인가될 수 있다.
상기 제2 가변 인버터는 전원 전압과 접지 전압 사이에 직렬로 연결되는 제2 및 제3 PMOS 트랜지스터와 제3 NMOS 트랜지스터를 포함하고, 상기 제3 PMOS 트랜지스터와 상기 제3 NMOS 트랜지스터의 게이트에는 이전 배치된 상기 제1 가변 인버터의 출력이 인가되며, 상기 제2 PMOS 트랜지스터의 게이트에는 상기 상단 전압이 인가될 수 있다.
상기 상단 전압 생성기는 인가되는 상기 클럭 신호가 상승 천이되면, 온도에 따라 상기 상단 전압을 서로 다른 전압 레벨로 강하시킬 수 있다.
상기 하단 전압 생성기는 인가되는 상기 클럭 신호가 상승 천이되면, 온도에 따라 상기 하단 전압을 서로 다른 전압 레벨로 상승시킬 수 있다.
상기 상단 전압 생성기는 상기 클럭 신호의 상승 천이에 응답하여, 상기 상단 노드의 전압을 강하시키되, 온도에 따라 상이한 전압 레벨로 강하시키는 제1 상단 회로; 상기 클럭 신호의 상승 천이에 응답하여, 출력 전압 레벨을 강하하되, 온도에 따라 상이한 전압 레벨로 강하하는 제2 상단 회로; 인가된 상기 클럭 신호를 버퍼링하여 상기 제2 상단 회로로 입력하는 상단 버퍼; 및 상기 상단 노드와 상기 제2 상단 회로의 출력 사이에 연결되어, 상기 제2 상단 회로의 출력 전압 레벨 변동을 커플링으로 상기 상단 노드로 전달하는 상단 캐패시터를 포함할 수 있다.
상기 제1 상단 회로는 전원 전압과 상기 상단 노드 사이에 연결되고, 게이트로 상기 클럭 신호가 인가되는 제1 상단 PMOS 트랜지스터; 상기 상단 노드에 일단 및 게이트가 연결된 NMOS 트랜지스터로 구현되는 제1 상단 다이오드 트랜지스터; 및 상기 제1 상단 다이오드 트랜지스터의 타단과 접지 전압 사이에 연결되고, 게이트로 상기 클럭 신호가 인가되는 제1 상단 NMOS 트랜지스터를 포함할 수 있다.
상기 제2 상단 회로는 전원 전압과 상기 캐패시터의 타단 사이에 연결되고, 게이트로 상기 상단 버퍼에서 버퍼링된 클럭 신호가 인가되는 제2 상단 PMOS 트랜지스터; 상기 캐패시터의 타단에 일단 및 게이트가 연결된 NMOS 트랜지스터로 구현되는 제2 상단 다이오드 트랜지스터; 및 상기 제2 상단 다이오드 트랜지스터의 타단과 접지 전압 사이에 연결되고, 게이트로 상기 상단 버퍼에서 버퍼링된 클럭 신호가 인가되는 제2 상단 NMOS 트랜지스터를 포함할 수 있다.
상기 하단 전압 생성기는 상기 클럭 신호를 인가받아 반전하여 반전 클럭 신호를 출력하는 하단 인버터; 상기 반전 클럭 신호의 하강 천이에 응답하여, 상기 하단 노드의 전압을 상승시키되, 온도에 따라 상이한 전압 레벨로 상승시키는 제1 하단 회로; 상기 반전 클럭 신호의 하강 천이에 응답하여, 출력 전압 레벨을 상승시키되, 온도에 따라 상이한 전압 레벨로 상승시키는 제2 하단 회로; 상기 반전 클럭 신호를 버퍼링하여 상기 제2 하단 회로로 입력하는 하단 버퍼; 및 상기 하단 노드와 상기 제2 하단 회로의 출력 사이에 연결되어, 상기 제2 하단 회로의 출력 전압 레벨 변동을 커플링으로 상기 하단 노드로 전달하는 하단 캐패시터를 포함할 수 있다.
상기 제1 하단 회로는 전원 전압에 일단이 연결되고, 게이트로 상기 반전 클럭 신호가 인가되는 제1 하단 PMOS 트랜지스터; 일단 및 게이트가 제1 하단 PMOS 트랜지스터의 타단에 연결되고, 타단이 상기 하단 노드에 연결되는 NMOS 트랜지스터로 구현되는 제1 하단 다이오드 트랜지스터; 및 상기 하단 노드와 접지 전압 사이에 연결되고, 게이트로 상기 반전 클럭 신호가 인가되는 제1 하단 NMOS 트랜지스터를 포함할 수 있다.
상기 제2 하단 회로는 전원 전압에 일단이 연결되고, 게이트로 상기 하단 버퍼에서 버퍼링된 반전 클럭 신호가 인가되는 제2 하단 PMOS 트랜지스터; 일단 및 게이트가 제1 하단 PMOS 트랜지스터의 타단에 연결되고, 타단이 상기 캐패시터의 타단에 연결된 NMOS 트랜지스터로 구현되는 제2 하단 다이오드 트랜지스터; 및 상기 캐패시터의 타단과 접지 전압 사이에 연결되고, 게이트로 상기 하단 버퍼에서 버퍼링된 반전 클럭 신호가 인가되는 제2 하단 NMOS 트랜지스터를 포함할 수 있다.
상기 펄스 생성 회로는 상기 지연 클럭 신호를 반전하여 반전 지연 클럭 신호를 출력하는 인버터; 및 상기 클럭 신호와 상기 반전 지연 클럭 신호를 논리곱하여 출력하는 논리곱 회로를 포함할 수 있다.
본 개시의 다른 실시 예에 따른, SRAM은 다수의 워드라인과 다수의 비트라인쌍에 의해 정의되는 다수의 비트 셀이 배열된 셀 어레이; 및 상기 다수의 워드라인으로 온도에 따라 가변되는 펄스 폭을 갖는 워드라인 신호를 출력하는 적어도 하나의 펄스 신호 생성기를 구비하는 워드라인 드라이버를 포함한다.
본 개시의 펄스 신호 생성기 및 이를 구비하는 SRAM은 펄스 형태의 워드라인 신호의 폭을 온도에 따라 조절함으로써, 리드 동작 시에 프리차지를 위한 전력 소모를 저감시킬 수 있다.
도 1은 SRAM의 비트 셀 구조의 일 예를 나타낸다.
도 2는 온도에 따라 요구되는 워드라인 신호의 펄스 폭을 나타낸다.
도 3은 SRAM의 개략적 구조를 나타낸다.
도 4는 펄스 신호 생성기의 구조를 나타낸다.
도 5는 온도에 따른 펄스 폭 마진을 설명하기 위한 도면이다.
도 6은 본 개시에 따른 지연기의 개략적 구조를 나타낸다.
도 7은 도 6의 지연기의 상세 구조의 일 예를 나타낸다.
도 8 내지 도 11은 클럭 신호에 따른 워드라인 신호의 펄스 폭과 상단 전압과 하단 전압을 나타낸다.
도 12 내지 도 15는 온도에 따른 워드라인 신호의 펄스 폭과 상단 전압과 하단 전압 변화를 나타낸다.
도 16은 온도에 따른 펄스 폭의 변화와 마진을 비교한 그래프이다.
도 17은 공정 코너 모델별 온도에 따른 마진을 비교한 그래프이다.
도 18은 온도에 따른 지연기와 비트라인 프리차지 전력 소모량을 비교한 그래프이다.
이하, 도면을 참조하여 본 개시의 실시예에 따른 구체적인 실시형태를 설명하기로 한다. 이하의 상세한 설명은 본 명세서에서 기술된 방법, 장치 및/또는 시스템에 대한 포괄적인 이해를 돕기 위해 제공된다. 그러나 이는 예시에 불과하며 본 발명은 이에 제한되지 않는다.
본 개시의 실시예들을 설명함에 있어서, 본 발명과 관련된 공지기술에 대한 구체적인 설명이 실시예의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 상세한 설명에서 사용되는 용어는 단지 일 실시예들을 기술하기 위한 것이며, 결코 제한적이어서는 안 된다. 명확하게 달리 사용되지 않는 한, 단수 형태의 표현은 복수 형태의 의미를 포함한다. 본 설명에서, “포함” 또는 “구비”와 같은 표현은 어떤 특성들, 숫자들, 단계들, 동작들, 요소들, 이들의 일부 또는 조합을 가리키기 위한 것이며, 기술된 것 이외에 하나 또는 그 이상의 다른 특성, 숫자, 단계, 동작, 요소, 이들의 일부 또는 조합의 존재 또는 가능성을 배제하도록 해석되어서는 안 된다. 또한, 명세서에 기재된 “...부”, “...기”, “모듈”, “블록” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
도 3은 SRAM의 개략적 구조를 나타낸다.
도 3을 참조하면, SRAM은 셀 어레이(10), 컨트롤러(21), 워드라인 드라이버(22) 및 입출력 드라이버(23)를 포함할 수 있다.
셀 어레이(10)는 다수의 비트 셀(BC)을 포함한다. 여기서 다수의 비트 셀(BC) 각각은 도 1과 같은 셀 어레이(10)에는 다수의 워드라인(WL)과 다수의 비트라인쌍(BL/BLB)이 서로 교차하는 방향으로 형성되고, 비트 셀(BC)은 워드라인(WL)과 비트라인쌍(BL/BLB)이 교차하는 위치에 배치되어, 다수의 워드라인(WL) 중 적어도 하나와 비트라인쌍(BL/BLB) 중 적어도 하나에 연결될 수 있다.
그리고 다수의 비트 셀(BC) 각각은 도 1에 도시된 바와 같이, 6T 셀로 구현될 수 있으나, 8T 또는 10T 와 같은 기존에 알려진 다른 SRAM 비트 셀로 구현될 수도 있다.
컨트롤러(21)는 명령, 어드레스 및 클럭을 인가받아 로우 어드레스(RA), 칼럼 어드레스(CA) 및 제어 신호를 출력할 수 있다. 컨트롤러(21)는 인가된 어드레스로부터 로우 어드레스(RA), 칼럼 어드레스(CA)를 획득할 수 있다. 컨트롤러(21)는 획득된 로우 어드레스(RA)를 워드라인 드라이버(22)로 인가하고, 칼럼 어드레스(CA)를 입출력 드라이버(23)으로 인가할 수 있다. 그리고 컨트롤러(21)는 명령을 디코딩하여 리드 제어 신호 또는 라이트 제어 신호 등을 생성할 수 있다.
본 개시에서 컨트롤러(21)는 적어도 하나의 펄스 신호 생성기를 포함하고, 펄스 신호 생성기는 펄스 신호인 워드라인 신호를 생성하여 워드라인 드라이버(22)로 전달함으로써, 로우 어드레스(RA)에 따라 선택되는 워드라인(WL)으로 생성된 워드라인 신호가 인가되도록 할 수 있다. 이때, 펄스 신호 생성기는 클럭 신호를 이용하여 워드라인 신호를 생성할 수 있으나, 컨트롤러(21)에서 생성되는 리드 제어 신호 중 하나로서 워드라인 인에이블 신호 또는 다른 신호를 이용하여 워드라인 신호를 생성할 수도 있다.
워드라인 드라이버(22)는 컨트롤러(21)에서 인가된 리드 제어 신호와 로우 어드레스(RA)에 따라 다수의 워드라인(WL) 중 적어도 하나를 선택하고, 선택된 워드라인(WL)로 펄스 형태의 워드라인 신호를 인가함으로써, 셀 어레이(10)에 배열된 다수의 비트 셀(BC)이 로우(row) 단위로 선택되도록 한다.
입출력 드라이버(23)는 다수의 센스 앰프(미도시)를 구비하여, SRAM의 리드 동작 시, 컨트롤러(21)에서 인가되는 리드 제어 신호에 따라 다수의 비트라인쌍(BL/BLB) 사이의 전압차를 감지 증폭하여, 비트 셀(BC)에 저장된 데이터를 검출할 수 있다.
도 4는 펄스 신호 생성기의 구조를 나타내고, 도 5는 온도에 따른 펄스 폭 마진을 설명하기 위한 도면이다.
도 4에서는 컨트롤러(21)에 구비되어 워드라인 신호를 생성하는 펄스 신호 생성기(30)가 클럭 신호(CLK_in)를 인가받아 펄스 신호인 워드라인 신호를 생성하는 것으로 가정하지만, 상기한 바와 같이, 다른 신호를 인가받아 워드라인 신호를 생성할 수도 있다. 그리고 펄스 신호 생성기(30) 생성된 워드라인 신호를 워드라인(WL)으로 인가한다.
펄스 신호 생성기(30)는 지연기(31)와 인버터(32) 및 펄스 생성 회로(33)를 포함할 수 있다. 지연기(31)는 펄스 신호 생성기(30)로 인가된 클럭 신호(CLK_in)를 지연하여 지연 클럭 신호(CLK_delay)를 출력하고, 인버터(32)는 지연 클럭 신호(CLK_delay)를 인가받아 반전하여 출력한다.
펄스 생성 회로(33)는 클럭 신호(CLK_in)와 반전된 지연 클럭 신호(CLK_delay)를 기반으로 논리 조합하여 펄스 신호를 생성한다. 여기서 펄스 생성 회로(33)는 예로서 도 4에 도시된 바와 같이 논리곱(AND) 회로로 구현될 수 있다. 따라서 펄스 생성 회로(33)는 클럭 신호(CLK_in)와 반전된 지연 클럭 신호(CLK_delay)가 모두 하이 레벨을 갖는 경우에만 워드라인 신호의 레벨을 하이 레벨로 출력하고, 클럭 신호(CLK_in)와 반전된 지연 클럭 신호(CLK_delay) 중 적어도 하나가 로우 레벨을 가지면 워드라인 신호의 레벨을 로우 레벨로 출력한다. 그러므로 펄스 신호 생성기(30)는 지연기(31)가 클럭 신호(CLK_in)를 지연하는 시간만큼의 폭을 갖는 펄스 신호 형태로 워드라인 신호를 출력할 수 있다.
여기서는 이해의 편의를 위하여 인버터(32)를 펄스 생성 회로(33)와 별도로 도시하였으나, 인버터(32) 또한 펄스 생성 회로(33)에 포함되는 것으로 볼 수 있다.
그리고 펄스 신호 생성기(30)는 컨트롤러(21)로부터 워드라인 인에이블 신호를 전달받는 워드라인 드라이버(22)의 워드라인(WL) 구동 능력, 즉 생성된 워드라인 신호의 상승 및 하강 천이가 안정적으로 이루어지도록 다수의 버퍼로 이루어진 출력 버퍼 회로(34)를 더 포함할 수 있다.
일반적으로 펄스 신호 생성기(30)에서 지연기(31)는 도 4의 아래 확대 도면에서와 같이, 다수의 인버터가 직렬로 연결된 인버터 체인(INV chain)으로 구현되어 인가된 클럭 신호(CLK_in)를 일정 시간 동안 지연하여 출력한다. 이때 지연기(31)가 클럭 신호(CLK_in)를 지연하는 시간에 따라 워드라인 신호의 펄스 폭이 결정된다.
상기한 바와 같이, SRAM의 리드 동작 시에 저온에서는 적은 리드 전류(Iread@CT)가 흐르게 되어 비트라인쌍(BL/BLB)의 전압차가 느리게 나타지만, 고온에서는 큰 리드 전류(Iread@HT)가 흘러 비트라인쌍(BL/BLB)의 전압차가 빠르게 나타난다. 따라서 SRAM의 리드 동작 시, 실제 워드라인 신호에 온도에 따라 요구되는 펄스 폭은 도 5의 막대 그래프에서 아래 회색 부분과 같이 점차 줄어들게 된다. 그러나 SRAM은 고온뿐만 아니라 저온에서도 정상 동작을 수행해야 한다. 따라서 도 4의 아래에 도시된 바와 같이 펄스 신호 생성기(30)에서 지연기(31)가 인버터 체인(INV chain)으로 구성되어 고정된 일정 시간만큼 지연하도록 구성되는 경우, 지연기(31)는 SRAM이 설정 가능한 최저온(일 예로 도 5에서는 -25℃)에서도 동작할 수 있도록 클럭 신호(CLK_in)를 지연해야 한다. 이에 지연기(31)는 최저온에서의 SRAM 동작을 기준으로 클럭 신호(CLK_in)를 지연하도록 구성된다. 이로 인해 SRAM의 동작 온도가 최저온 보다 높은 경우, 도 5의 막대 그래프에서 위쪽 검은색 부분과 같이 펄스 폭에 불필요 마진이 포함되게 된다. 그리고 불필요 마진은 SRAM의 동작 온도가 상승할수록 더욱 증가되어, 비트라인쌍(BL/BLB)에서 더 큰 전압 강하가 발생되도록 한다. 즉 SRAM의 전력 소모를 증가시키는 요인이 된다.
그러나 지연기(31)가 온도에 따라 클럭 신호(CLK_in)를 지연하는 시간을 조절할 수 있다면, 워드라인 신호의 펄스 폭이 온도에 따라 가변되어 불필요 마진을 줄일 수 있고, SRAM의 전력 소모를 저감시킬 수 있다. 이에 이하에서는 온도에 따라 지연시간을 가변할 수 있는 지연기를 설명한다.
도 6은 본 개시에 따른 지연기의 개략적 구조를 나타낸다.
도 6 및 도 7을 참조하면, 본 개시의 지연기는 가변 지연기(41), 상단 전압 생성기(42) 및 하단 전압 생성기(43)를 포함할 수 있다.
상단 전압 생성기(42)와 하단 전압 생성기(43) 각각은 클럭 신호(CLK_in)를 인가받아 활성화되고, 온도에 따라 상단 전압(VGH) 및 하단 전압(VGF)의 전압 레벨을 가변하여 출력한다. 상단 전압 생성기(42)는 상단 전압(VGH)의 전압 레벨을 저온에서 상승시키고 고온에서는 하강시켜 출력한다. 반면, 하단 전압 생성기(43)는 하단 전압(VGF)의 전압 레벨을 저온에서 하강시키고 고온에서는 상승시켜 출력한다.
가변 지연기(41)는 클럭 신호(CLK_in)를 인가받아 지연하여 출력하되, 상단 전압 생성기(42)에서 인가되는 상단 전압(VGH)과 하단 전압 생성기(43)에서 인가되는 하단 전압(VGF)에 응답하여 지연시간을 가변하여 출력한다. 이때 가변 지연기(41)는 온도에 따라 전압 레벨이 가변되는 상단 전압(VGH) 및 하단 전압(VGF)에 응답하여 온도가 상승할수록 지연시간을 줄이는 반면, 온도가 하강하면 지연시간을 증가시켜 출력할 수 있다.
따라서 본 개시에서는 도 4에 도시된 펄스 신호 생성기(30)에서 지연기(31)를 도 6에 도시된 본 개시의 지연기(40)로 구현함으로써, 온도에 따라 워드라인 신호의 펄프 폭이 조절되도록 함으로써, 워드라인 신호에서 불필요 마진이 줄어 들도록 할 수 있다. 이는 곧 SRAM의 리드 동작 시에 비트라인쌍(BL/BLB)의 전압 레벨이 필요 이상으로 하강하여, 이후 프리차지 전압으로 프리차지할 때 전력 소모가 증가되는 것을 억제할 수 있다. 즉 SRAM의 전력 소모를 저감시킬 수 있다.
상단 전압 생성기(42)와 하단 전압 생성기(43)는 상하단 전압 생성기로 통합될 수 있다.
도 7은 도 6의 지연기의 상세 구조의 일 예를 나타낸다.
도 7을 참조하면, 우선 가변 지연기(41)는 서로 교대로 직렬 연결되는 제1 및 제2 가변 인버터(IVV1, IVV2)를 포함하여 구성된다. 제1 가변 인버터(IVV1)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬로 연결되는 PMOS 트랜지스터(MP1)와 2개의 NMOS 트랜지스터(MN1, MF)를 포함한다. 직렬 연결된 PMOS 트랜지스터(MP1)와 하나의 NMOS 트랜지스터(MN1)는 기존의 인버터와 마찬가지로 게이트가 공통으로 제1 가변 인버터(IVV1)의 입력 노드에 연결되고, PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN1) 사이의 노드는 출력 노드이다. 제1 가변 인버터(IVV1)에서 나머지 하나의 NMOS 트랜지스터(MF)는 하단 트랜지스터로서 하단 전압 생성기(43)에서 하단 노드(ndF)를 통해 인가되는 하단 전압(VGF)을 게이트로 인가받고, 인가된 하단 전압(VGF)의 전압 레벨에 따라, 제1 가변 인버터(IVV1)의 출력 노드에서 출력되는 신호의 최저 전압 레벨을 조절한다.
제1 가변 인버터(IVV1)는 기본적으로 인버터 구성을 가지므로, 입력 노드로 인가되는 신호가 로우 레벨에서 하이 레벨로 상승 천이하게 되면, 출력 노드로 하이 레벨에서 로우 레벨로 하강 천이되는 신호를 출력한다. 이때, 일반적인 인버터의 경우, 출력 노드로 출력되는 신호의 전압을 접지 전압(VSS) 레벨로 풀다운시켜 출력하지만, 제1 가변 인버터(IVV1)는 하단 트랜지스터(MF)가 입력 신호가 아닌 하단 전압(VGF)의 전압 레벨에 따라 출력 노드로 출력되는 신호의 전압 레벨이 접지 전압(VSS) 레벨까지 풀다운되는 시간을 조절하여 출력할 수 있다.
그리고 하단 전압 생성기(43)에서 인가되는 하단 전압(VGF)이 온도에 따라 가변될 수 있으므로, 제1 가변 인버터(IVV1) 또한 온도에 따라 출력 신호의 최저 전압 출력 지연 시간을 조절하여 출력할 수 있다.
한편, 제2 가변 인버터(IVV2)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬로 연결되는 2개의 PMOS 트랜지스터(MH, MP2)와 하나의 NMOS 트랜지스터(MN2)를 포함한다. 직렬 연결된 하나의 PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN2)의 게이트는 공통으로 제2 가변 인버터(IVV2)의 입력 노드에 연결되고, PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN2) 사이의 노드는 제2 가변 인버터(IVV2)의 출력 노드이다. 제2 가변 인버터(IVV2)에서 PMOS 트랜지스터(MH)는 상단 트랜지스터로서 상단 전압 생성기(42)에서 상단 노드(ndH)를 통해 인가되는 상단 전압(VGH)을 게이트로 인가받고, 인가된 상단 전압(VGH)의 전압 레벨에 따라, 제2 가변 인버터(IVV2)의 출력 노드에서 출력되는 신호가 최대 전압 레벨까지 도달하는 지연 시간을 조절한다.
제2 가변 인버터(IVV2)는 입력 노드로 인가되는 신호가 하이 레벨에서 로우 레벨로 하강 천이하게 되면, 출력 노드로 로우 레벨에서 하이 레벨로 상승 천이되는 신호를 출력한다. 이때, 제2 가변 인버터(IVV1)는 상단 트랜지스터(MH)가 상단 전압(VGH)의 전압 레벨에 따라 출력 노드로 출력되는 신호의 최대 전압 레벨이 전원 전압(VDD) 레벨까지 도달하는데 걸리는 지연 시간이 조절되도록 한다. 그리고 상단 전압 생성기(42)에서 인가되는 상단 전압(VGH)이 온도에 따라 가변될 수 있으므로, 제2 가변 인버터(IVV2)는 온도에 따라 출력 신호가 최대 전압 레벨까지 도달하는 도달 지연 시간을 조절하여 출력할 수 있다.
그리고 가변 지연기(41)는 인가되는 클럭 신호(CLK_in)를 버퍼링하여 전달하는 입력 버퍼(BUF)를 더 포함할 수 있다.
한편, 상단 전압 생성기(42)는 제1 및 제2 상단 조절 회로와 상단 버퍼(HB) 및 상단 캐패시터(HC)를 포함한다. 제1 상단 조절 회로는 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬로 연결되는 하나의 PMOS 트랜지스터(HP1)와 2개의 NMOS 트랜지스터(HD1, HN1)를 포함한다. 이때 제1 상단 PMOS 트랜지스터(HP1)와 제1 상단 다이오드 트랜지스터(HD1) 사이는 제1 상단 조절 회로의 출력 노드로서 상단 전압 생성기(42)의 출력 노드인 상단 노드(ndH)에 연결된다. 그리고 제1 상단 다이오드 트랜지스터(HD1)의 게이트는 자신의 일단, 즉 제1 상단 PMOS 트랜지스터(HP1)의 타단에 연결된다. 따라서 제1 상단 다이오드 트랜지스터(HD1)는 다이오드 연결 구조를 갖는 것으로 볼 수 있다.
제1 상단 PMOS 트랜지스터(HP1)와 제1 상단 NMOS 트랜지스터(HN1)의 게이트에는 공통으로 클럭 신호(CLK_in)가 인가된다.
한편, 제2 상단 조절 회로 또한 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬로 연결되는 하나의 PMOS 트랜지스터(HP2)와 2개의 NMOS 트랜지스터(HD2, HN2)를 포함한다. 여기서도 제2 상단 PMOS 트랜지스터(HP2)와 제2 상단 다이오드 트랜지스터(HD2) 사이는 제2 상단 조절 회로의 출력 노드이다. 다만 제2 상단 조절 회로의 출력 노드는 상단 노드(ndH)에 직접 연결되지 않고, 일단이 상단 노드(ndH)에 연결된 상단 캐패시터(HC)의 타단에 연결된다.
그리고 제2 상단 PMOS 트랜지스터(HP2)와 제2 상단 NMOS 트랜지스터(HN2)의 게이트에도 공통으로 클럭 신호(CLK_in)가 인가된다. 이때, 제2 상단 PMOS 트랜지스터(HP2)와 제2 상단 NMOS 트랜지스터(HN2)의 게이트에는 상단 전압 생성기(42)로 인가된 클럭 신호(CLK_in)가 상단 버퍼(HB)에 의해 지연되어 인가될 수 있다.
제2 상단 다이오드 트랜지스터(HD2)의 게이트 또한 자신의 제2 상단 PMOS 트랜지스터(HP2)측 일단에 연결되어 다이오드 연결 구조를 갖는다.
상단 캐패시터(HC)는 상단 노드(ndH)와 제2 상단 조절 회로의 출력 노드사이에 연결된다.
하단 전압 생성기(43) 또한 상단 전압 생성기(42)와 유사하게 제1 및 제2 하단 조절 회로와 하단 버퍼(FB) 및 하단 캐패시터(FC)를 포함하지만, 인가되는 클럭 신호(CLK_in)를 반전하는 하단 인버터(FIV)를 더 포함한다. 하단 인버터(FIV)는 클럭 신호(CLK_in)를 반전하여 제1 및 제2 하단 조절 회로로 출력한다.
제1 하단 조절 회로는 제1 상단 조절 회로와 마찬가지로 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬로 연결되는 하나의 PMOS 트랜지스터(FP1)와 2개의 NMOS 트랜지스터(FD1, FN1)를 포함한다. 그리고 제1 하단 다이오드 트랜지스터(FD1)의 게이트는 자신의 제1 하단 PMOS 트랜지스터(FP1) 측 일단에 연결되어 다이오드 연결 구조를 갖는다.
제1 하단 조절 회로에서는 제1 하단 다이오드 트랜지스터(FD1)와 제1 하단 NMOS 트랜지스터(FN1) 사이가 출력 노드로서 하단 전압 생성기(43)의 출력 노드인 하단 노드(ndF)에 연결된다.
그리고 제1 하단 PMOS 트랜지스터(FP1)와 제1 하단 NMOS 트랜지스터(FN1)의 게이트에는 공통으로 하단 인버터(FIV)에서 반전된 반전 클럭 신호(CLK_inb)가 인가된다.
한편, 제2 하단 조절 회로 또한 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬로 연결되는 하나의 PMOS 트랜지스터(FP2)와 2개의 NMOS 트랜지스터(FD2, FN2)를 포함한다. 여기서도 제1 하단 조절 회로와 마찬가지로 제2 하단 다이오드 트랜지스터(FD2)와 제2 하단 NMOS 트랜지스터(FN2) 사이가 제2 하단 조절 회로의 출력 노드이다. 제2 하단 조절 회로의 출력 노드 또한 제2 상단 조절 회로와 유사하게 하단 노드(ndF)에 직접 연결되지 않고, 일단이 하단 노드(ndF)에 연결된 하단 캐패시터(FC)의 타단에 연결된다. 그리고 제2 하단 다이오드 트랜지스터(FD2)의 게이트는 자신의 제2 하단 PMOS 트랜지스터(FP2)측 일단에 연결되어 다이오드 연결 구조를 갖는다.
제2 하단 PMOS 트랜지스터(FP2)와 제2 하단 NMOS 트랜지스터(FN2)의 게이트에도 공통으로 반전 클럭 신호(CLK_inb)가 인가된다. 이때, 제2 하단 PMOS 트랜지스터(FP2)와 제2 하단 NMOS 트랜지스터(FN2)의 게이트에는 하단 인버터(FIV)에서 출력된 반전 클럭 신호(CLK_inb)가 하단 버퍼(FB)에 의해 버퍼링되어 지연 인가될 수 있다.
하단 캐패시터(FC)는 하단 노드(ndF)와 제2 하단 조절 회로의 출력 노드사이에 연결된다.
즉 상단 전압 생성기(42)와 하단 전압 생성기(43)에서 제1 상단 조절 회로와 제1 하단 조절 회로는 출력 노드의 위치를 제외하면 동일하고, 제2 상단 조절 회로와 제2 하단 조절 회로 또한 출력 노드의 위치를 제외하면 동일하게, 인버터의 PMOS 트랜지스터와 NMOS 트랜지스터 사이에 다이오드 연결 구성을 갖는 NMOS 트랜지스터가 추가된 구조로 볼 수 있다. 그리고 하단 전압 생성기(43)가 상단 전압 생성기(42)에 비해서 하단 인버터(FIV)를 더 구비하는 점에서 차이가 있다.
도 8 내지 도 11은 클럭 신호에 따른 워드라인 신호의 펄스 폭과 상단 전압과 하단 전압을 나타낸다.
도 8 및 도 9를 참조하면, 우선 도 9의 (a)에서와 같이, 클럭 신호(CLK_in)가 로우 레벨에서 하이 레벨로 상승 천이하여 인가되면, 상단 전압 생성기(42)에서는 상승 천이되는 클럭 신호(CLK_in)가 그대로 제1 상단 조절 회로로 인가되고, 상단 전압 생성기(42)에서는 하단 인버터(FIV)에 의해 클럭 신호(CLK_in)가 반전되어 하강 천이되는 반전 클럭 신호(CLK_inb)가 제1 하단 조절 회로로 인가된다.
상기한 바와 같이, 제1 상단 조절 회로와 제1 하단 조절 회로는 기본적으로 인버터 구성을 가지므로, 제1 상단 조절 회로는 상승 천이되는 클럭 신호(CLK_in)에 응답하여 출력 노드로 하강 천이되는 신호를 출력하고, 제1 하단 조절 회로는 하강 천이되는 반전 클럭 신호(CLK_inb)에 응답하여 출력 노드로 상승 천이되는 신호를 출력한다. 다만, 제1 상단 조절 회로와 제1 하단 조절 회로 각각에는 구비된 제1 상단 다이오드 트랜지스터(HD1)와 제1 하단 다이오드 트랜지스터(FD1)가 다이오드 연결 구조를 갖는다.
따라서 제1 상단 조절 회로는 출력 신호를 전원 전압(VDD) 레벨에서 접지 전압(VSS)까지 풀다운시키지 못하여, 도 9의 (b)에 도시된 바와 같이, 제1 상단 다이오드 트랜지스터(HD1)의 문턱 전압(Vthn) 레벨로 출력한다. 그리고 제1 하단 조절 회로는 도 9의 (d)와 같이, 출력 신호를 접지 전압(VSS)에서 전원 전압(VDD) 레벨까지 풀업시키지 못하여, 전원 전압(VDD)에서 제1 하단 다이오드 트랜지스터(FD1)의 문턱 전압(Vthn, 여기서는 설명의 편의를 위해 모든 다이오드 트랜지스터의 문턱전압이 동일한 것으로 가정함)만큼 차감된 레벨(VDD-Vthn)로 출력한다.
즉 상단 노드(ndH)의 상단 전압(VGH)은 문턱 전압(Vthn) 레벨을 갖고, 하단 노드(ndF)의 하단 전압(VGF)은 전원 전압(VDD)에서 문턱 전압(Vthn)이 차감된 전압 레벨(VDD-Vthn)을 갖는다.
이때 제2 상단 조절 회로와 제2 하단 조절 회로는 상단 및 하단 버퍼(HB, FB)에 의해 버퍼링된 클럭 신호(CLK_in)와 반전 클럭 신호(CLK_inb)를 인가받으므로, 출력 신호가 변화하지 않는다.
한편 도 10 및 도 11을 참조하면, 상단 및 하단 버퍼(HB, FB)에 의해 버퍼링된 클럭 신호(CLK_in)와 반전 클럭 신호(CLK_inb)가 각각 제2 상단 조절 회로와 제2 하단 조절 회로로 인가된다. 이에 제2 상단 조절 회로의 출력은 제1 상단 조절 회로와 마찬가지로, 전원 전압(VDD) 레벨에서 제2 상단 다이오드 트랜지스터(HD2)의 문턱 전압(Vthn)까지 강하된다. 그리고 상단 캐패시터(HC)의 커플링에 의해 제2 상단 조절 회로의 출력 전압 변화가 상단 노드(ndH)에 반영되어, 상단 노드(ndH)의 상단 전압(VGH)은 도 11의 (b)에 도시된 바와 같이, 문턱 전압(Vthn)에서 제2 상단 조절 회로의 출력 전압 변화(VDD-Vthn)에 상단 캐패시터(HC)의 온도 계수(α)가 가중된 크기만큼 차감된 전압 레벨(Vthn-(VDD-Vthn)×α)을 갖게 된다.
그리고 제2 하단 조절 회로의 출력은 접지 전압(VSS)에서 전원 전압(VDD)과 문턱 전압(Vthn)의 차에 따른 전압 레벨(VDD-Vthn)까지 상승하게 된다. 하단 캐패시터(FC)의 커플링에 의해 제2 하단 조절 회로의 출력 전압 변화가 하단 노드(ndF)에 반영되어, 하단 노드(ndF)의 하단 전압(VGF)은 도 11의 (c)에 도시된 바와 같이, 문턱 전압(Vthn)에서 제2 상단 조절 회로의 출력 전압 변화(VDD-Vthn)에 하단 캐패시터(FC)의 온도 계수(α)가 가중된 크기만큼 가산된 전압 레벨((VDD-Vthn)+(VDD-Vthn)×α)을 갖게 된다.
즉 상단 노드(ndH)의 상단 전압(VGH)은 (Vthn-(VDD-Vthn)×α) 레벨을 갖고, 하단 노드(ndF)의 하단 전압(VGF)은 ((VDD-Vthn)+(VDD-Vthn)×α) 레벨을 갖는다.
따라서 상단 전압(VGH)은 문턱 전압(Vthn) 레벨에서 (Vthn-(VDD-Vthn)×α) 레벨로 변화되면서 제1 가변 인버터(IVV1)의 상단 트랜지스터(MH)의 게이트로 인가되고, 하단 전압(VGF)은 (VDD-Vthn) 레벨에서 ((VDD-Vthn)+(VDD-Vthn)×α) 레벨로 변화되면서 제2 가변 인버터(IVV2)의 하단 트랜지스터(MF)의 게이트로 인가된다.
가변 지연기(41)에는 클럭 신호(CLK_in)가 입력 버퍼(BUF)를 통해 지연되어 제1 가변 인버터(IVV1)로 인가되고, 제1 가변 인버터(IVV1)는 상승 천이되는 클럭 신호(CLK_in)에 응답하여 하강 천이되는 신호를 출력한다. 이때 제1 가변 인버터(IVV1)는 하단 트랜지스터(MF)의 게이트가 하단 노드(ndF)에 연결되어 있으므로, 하단 전압 생성기(43)에서 하단 노드(ndF)로 출력되는 ((VDD-Vthn)+(VDD-Vthn)×α)의 하단 전압(VGF)에 의해 출력 신호가 풀다운될 때까지의 지연 시간을 조절한다. 즉 제1 가변 인버터(IVV1)의 하강 천이 구동 능력을 제어한다.
그리고 제2 가변 인버터(IVV2)는 상단 트랜지스터(MH)의 게이트가 상단 노드(ndH)에 연결되어 있으므로, 상단 전압 생성기(42)에서 상단 노드(ndH)로 출력되는 (Vthn-(VDD-Vthn)×α)의 상단 전압(VGH)에 의해 출력 신호가 풀업될 때까지의 지연 시간을 조절한다. 따라서 제2 가변 인버터(IVV2)의 상승 천이 구동 능력이 제어된다.
특히 가변 지연기(41)는 다수의 제1 가변 인버터(IVV1)와 다수의 제2 가변 인버터(IVV2)가 교대로 직렬로 연결되어 있으므로, 제1 및 제2 가변 인버터(IVV1, IVV2)의 구동 능력 변화는 클럭 신호(CLK_in)가 상승 천이된 이후, 지연 클럭 신호(CLK_delay)가 상승 천이되는 시점을 변경할 수 있게 된다.
도 4에 도시된 펄스 생성 회로(33)에 의해, 펄스 형태의 워드라인 신호는 클럭 신호(CLK_in)가 상승 천이되면 상승 천이되고, 지연 클럭 신호(CLK_delay)가 상승 천이되면 하강 천이되어 생성되므로, 지연 클럭 신호(CLK_delay)가 상승 천이되는 시점이 변경되면, 워드라인 신호의 펄스 폭이 가변되게 된다.
그리고 제1 가변 인버터(IVV1)는 입력 신호의 상승 천이에 대한 하강 천이 구동 능력이 제어되는 반면, 제2 가변 인버터(IVV2)는 입력 신호의 하강 천이에 대한 상승 천이 구동 능력이 제어되므로, 클럭 신호(CLK_in)가 하이 레벨에서 로우 레벨로 하강 천이하는 경우에는 구동 능력에 큰 변화가 나타나지 않는다.
이때 펄스 신호 생성기(30)는 지연기(31)에서 출력되는 지연 클럭 신호(CLK_delay)를 반전하고 클럭 신호(CLK_in)와 논리곱하여 펄스 형태의 워드라인 신호를 생성하므로, 클럭 신호(CLK_in)와 지연 클럭 신호(CLK_delay)의 하강 천이는 워드라인 신호에 영향을 미치지 않는다.
도 12 내지 도 15는 온도에 따른 워드라인 신호의 펄스 폭과 상단 전압과 하단 전압 변화를 나타낸다.
상기한 바와 같이, 본 개시의 지연기(40)에서 상단 전압 생성기(42) 및 하단 전압 생성기(43)의 제1 및 제2 상단 조절 회로 및 제1 및 제2 하단 조절 회로 각각은 다이오드 연결 구조를 갖는 제1 및 제2 상단 다이오드 트랜지스터(HD1, HD2)와 제1 및 제2 하단 다이오드 트랜지스터(FD1, FD2)를 구비한다. 그리고 다이오드 연결된 트랜지스터((HD1, HD2), (FD1, FD2))의 문턱 전압(Vthn)이 온도에 따라 가변된다는 것은 잘 알려져 있다. 도 12에 도시된 바와 같이, 다이오드 연결된 트랜지스터((HD1, HD2), (FD1, FD2))의 문턱 전압(Vthn)은 온도가 낮아지면 높아지는 반면, 도 14에 도시된 바와 같이, 온도가 높아지면 낮아지게 된다.
따라서 SRAM의 동작 온도가 낮은 경우에는 다이오드 트랜지스터((HD1, HD2), (FD1, FD2))의 문턱 전압(Vthn)이 상승하여, 도 13의 (b)에 도시된 바와 같이 상단 전압(VGH)의 전압 레벨은 높아지게 되고, 도 13의 (c)와 같이 하단 전압(VGF)의 전압 레벨은 낮아지게 된다. 이는 낮은 온도에서 가변 지연기(41)의 구동 능력을 더욱 저하시켜, 지연 클럭 신호(CLK_delay)가 상승 천이 되는 시간이 더 지연되도록 함으로써 도 13의 (a)와 같이 워드라인 신호의 펄스폭이 길어지도록 한다.
그에 반해 SRAM의 동작 온도가 높은 경우에는 다이오드 트랜지스터((HD1, HD2), (FD1, FD2))의 문턱 전압(Vthn)이 낮아져서, 도 15의 (b)에 도시된 바와 같이 상단 전압(VGH)의 전압 레벨은 낮아지게 되고, 도 15의 (c)와 같이 하단 전압(VGF)의 전압 레벨은 높아지게 된다. 따라서 높은 온도에서 가변 지연기(41)의 구동 능력이 향상되어, 지연 클럭 신호(CLK_delay)가 상승 천이 되는 시간이 짧아지도록 함으로써, 도 15의 (a)와 같이 워드라인 신호의 펄스폭이 짧아지도록 한다.
도 16은 온도에 따른 펄스 폭의 변화와 마진을 비교한 그래프이다.
도 16에서 (a)는 지연기(31)를 도 4에서와 같이 기존의 인버터 체인(INV chain)으로 구성한 경우를 나타내고, (b)는 도 7에 도시된 본 개시의 지연기(40)로 구현한 경우를 나타낸다. 도 16에서 막대 그래프 각각은 펄스 신호 생성기(30)에서 생성되는 워드라인 신호의 펄스 폭에 따른 시간을 나타내고, 각 막대 그래프에서 하단 부분은 실제 워드라인 신호에 온도에 따라 요구되는 펄스 폭을 나타내고, 상단 부분은 불필요 마진을 나타낸다. (a)와 (b)를 비교하면, 본 개시의 펄스 신호 생성기(30)는 온도가 상승함에도 불필요 마진이 크게 증가되지 않는 것을 알 수 있다. 여기서 지연기(31)가 인버터 체인(INV chain)으로 구현된 경우에도 (a)에 도시된 바와 같이, 워드라인 신호의 펄스 폭이 작게 나마 줄어드는 것은 다이오드 연결 구성을 갖지 않는 트랜지스터도 일부 온도의 영향을 받기 때문이다.
도 17은 공정 코너 모델별 온도에 따른 마진을 비교한 그래프이다.
도 17에서 (a) ~ (d)는 각각 NMOS 및 PMOS의 캐리어 이동도 기준에 따른 SF(slow/fast), FF(fast/fast), SS(slow/slow), FS(fast/slow) 코너 공정에 따른 불필요 마진을 나타낸다. 그리고 도 17에서도 지연기(31)를 도 4에서와 같이 기존의 인버터 체인(INV chain)으로 구성한 경우와 도 7에 도시된 본 개시의 지연기(40)로 구현한 경우를 비교하여 도시하였으며, 왼쪽 검은색 그래프가 인버터 체인(INV chain)으로 구성한 경우를 나타내고, 오른쪽 빨간색 그래프는 본 개시의 지연기(40)로 구현한 경우를 나타낸다.
도 17에 도시된 바와 같이, 본 개시의 지연기(40)는 모든 공정 코너에서 더 적은 불필요 마진을 갖는다는 것을 알 수 있다. 다만, SF(slow/fast) 코너 공정으로 구현된 경우, 가장 적은 불필요 마진을 갖게 된다. 따라서 본 개시의 SRAM은 SF(slow/fast) 코너에 따른 공정으로 제작될 수 있다.
도 18은 온도에 따른 지연기와 비트라인 프리차지 전력 소모량을 비교한 그래프이다.
도 18에서 (a)는 SRAM에서 펄스 신호 생성기(30)와 셀 어레이(10)를 간략하게 나타내었으며, (b)는 펄스 신호 생성기(30)의 전력 소모량을 나타내고, (c)는 셀 어레이(10) 내에서 BL를 프리차지하기 위한 전력 소모량을 나타낸다. 그리고 (b) 및 (c)에서도 검은색 그래프는 지연기(31)를 인버터 체인(INV chain)으로 구성한 경우에 온도에 따른 전력 소모 변화를 나타내고, 빨간색 그래프는 본 개시의 지연기(40)로 구현한 경우에 전력 소모 변화를 나타낸다.
본 개시의 지연기(40)는 도 6 및 도 7에 도시된 바와 같이, 가변 지연기(41)뿐만 아니라 상단 전압 생성기(42) 및 하단 전압 생성기(43)가 더 구비됨에 따라 인버터 체인(INV chain)만으로 구성된 경우에 비해, 전력 소모량이 조금 더 크다. 그러나 셀 어레이(10)에는 다수의 비트라인쌍(BL/BLB)이 구비되어 있으며, 하나의 워드라인 신호가 활성화되어도 다수의 비트라인쌍(BL/BLB)에서 전압 강하가 발생된다. 따라서 워드라인 신호에서 온도에 따라 불필요 마진을 줄이게 되면, 다수의 비트라인쌍(BL/BLB)을 프리차지시키기 위한 전력을 크게 저감시킬 수 있다. 결과적으로 본 개시의 지연기(40)를 구비함에 따라 증가되는 전력 소모량에 비해 전력 소모를 매우 크게 줄일 수 있다. 특히 SRAM의 동작 온도가 상승할 수록 저력 소모량을 더욱 크게 저감시킬 수 있다.
도시된 실시예에서, 각 구성들은 이하에 기술된 것 이외에 상이한 기능 및 능력을 가질 수 있고, 이하에 기술되지 것 이외에도 추가적인 구성을 포함할 수 있다. 또한, 일 실시예에서, 각 구성은 물리적으로 구분된 하나 이상의 장치를 이용하여 구현되거나, 하나 이상의 프로세서 또는 하나 이상의 프로세서 및 소프트웨어의 결합에 의해 구현될 수 있으며, 도시된 예와 달리 구체적 동작에 있어 명확히 구분되지 않을 수 있다.
이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 클럭 신호를 인가받아 지연하여 지연 클럭 신호를 출력하되 온도에 따라 상기 지연 클럭 신호가 지연되는 시간을 조절하여 출력하는 지연기; 및
    온도에 따라 지연 시간이 조절된 상기 지연 클럭 신호와 상기 클럭 신호를 인가받아 논리 조합하여 온도에 따라 가변되는 펄스 폭을 갖는 펄스 신호를 생성하는 펄스 생성 회로를 포함하되,
    상기 지연기는
    상기 클럭 신호의 전압 레벨과 온도에 따라 상단 노드의 전압인 상단 전압을 조절하는 상단 전압 생성기;
    상기 클럭 신호의 전압 레벨과 온도에 따라 하단 노드의 전압인 하단 전압을 조절하는 하단 전압 생성기; 및
    상기 상단 전압 및 상기 하단 전압에 따라 상기 클럭 신호의 레벨 변화에 대한 출력 구동 능력이 조절되어, 인가된 상기 클럭 신호를 서로 다른 시간으로 지연하여 상기 지연 클럭 신호를 출력하는 가변 지연기를 포함하는 펄스 신호 생성기.
  2. 삭제
  3. 제1항에 있어서, 상기 가변 지연기는
    인가된 상기 클럭 신호를 순차적으로 지연하여 전달하도록 서로 교대로 직렬 연결되는 다수의 제1 가변 인버터 및 다수의 제2 가변 인버터를 포함하는 펄스 신호 생성기.
  4. 제3항에 있어서, 상기 제1 가변 인버터는
    전원 전압과 접지 전압 사이에 직렬로 연결되는 제1 PMOS 트랜지스터와 제1 및 제2 NMOS 트랜지스터를 포함하고,
    상기 제1 PMOS 트랜지스터와 상기 제1 NMOS 트랜지스터의 게이트에는 상기 제1 가변 인버터의 배치 위치에 따라 상기 클럭 신호 또는 이전 배치된 상기 제2 가변 인버터의 출력이 인가되며,
    상기 제2 NMOS 트랜지스터의 게이트에는 상기 하단 전압이 인가되는 펄스 신호 생성기.
  5. 제3항에 있어서, 상기 제2 가변 인버터는
    전원 전압과 접지 전압 사이에 직렬로 연결되는 제2 및 제3 PMOS 트랜지스터와 제3 NMOS 트랜지스터를 포함하고,
    상기 제3 PMOS 트랜지스터와 상기 제3 NMOS 트랜지스터의 게이트에는 이전 배치된 상기 제1 가변 인버터의 출력이 인가되며,
    상기 제2 PMOS 트랜지스터의 게이트에는 상기 상단 전압이 인가되는 펄스 신호 생성기.
  6. 제1항에 있어서, 상기 상단 전압 생성기는
    인가되는 상기 클럭 신호가 상승 천이되면, 온도에 따라 상기 상단 전압을 서로 다른 전압 레벨로 강하시키는 펄스 신호 생성기.
  7. 제1항에 있어서, 상기 하단 전압 생성기는
    인가되는 상기 클럭 신호가 상승 천이되면, 온도에 따라 상기 하단 전압을 서로 다른 전압 레벨로 상승시키는 펄스 신호 생성기.
  8. 제1항에 있어서, 상기 상단 전압 생성기는
    상기 클럭 신호의 상승 천이에 응답하여, 상기 상단 노드의 전압을 강하시키되, 온도에 따라 상이한 전압 레벨로 강하시키는 제1 상단 회로;
    상기 클럭 신호의 상승 천이에 응답하여, 출력 전압 레벨을 강하하되, 온도에 따라 상이한 전압 레벨로 강하하는 제2 상단 회로;
    인가된 상기 클럭 신호를 버퍼링하여 상기 제2 상단 회로로 입력하는 상단 버퍼; 및
    상기 상단 노드와 상기 제2 상단 회로의 출력 사이에 연결되어, 상기 제2 상단 회로의 출력 전압 레벨 변동을 커플링으로 상기 상단 노드로 전달하는 상단 캐패시터를 포함하는 펄스 신호 생성기.
  9. 제8항에 있어서, 상기 제1 상단 회로는
    전원 전압과 상기 상단 노드 사이에 연결되고, 게이트로 상기 클럭 신호가 인가되는 제1 상단 PMOS 트랜지스터;
    상기 상단 노드에 일단 및 게이트가 연결된 NMOS 트랜지스터로 구현되는 제1 상단 다이오드 트랜지스터; 및
    상기 제1 상단 다이오드 트랜지스터의 타단과 접지 전압 사이에 연결되고, 게이트로 상기 클럭 신호가 인가되는 제1 상단 NMOS 트랜지스터를 포함하는 펄스 신호 생성기.
  10. 제8항에 있어서, 상기 제2 상단 회로는
    전원 전압과 상기 캐패시터의 타단 사이에 연결되고, 게이트로 상기 상단 버퍼에서 버퍼링된 클럭 신호가 인가되는 제2 상단 PMOS 트랜지스터;
    상기 캐패시터의 타단에 일단 및 게이트가 연결된 NMOS 트랜지스터로 구현되는 제2 상단 다이오드 트랜지스터; 및
    상기 제2 상단 다이오드 트랜지스터의 타단과 접지 전압 사이에 연결되고, 게이트로 상기 상단 버퍼에서 버퍼링된 클럭 신호가 인가되는 제2 상단 NMOS 트랜지스터를 포함하는 펄스 신호 생성기.
  11. 제1항에 있어서, 상기 하단 전압 생성기는
    상기 클럭 신호를 인가받아 반전하여 반전 클럭 신호를 출력하는 하단 인버터;
    상기 반전 클럭 신호의 하강 천이에 응답하여, 상기 하단 노드의 전압을 상승시키되, 온도에 따라 상이한 전압 레벨로 상승시키는 제1 하단 회로;
    상기 반전 클럭 신호의 하강 천이에 응답하여, 출력 전압 레벨을 상승시키되, 온도에 따라 상이한 전압 레벨로 상승시키는 제2 하단 회로;
    상기 반전 클럭 신호를 버퍼링하여 상기 제2 하단 회로로 입력하는 하단 버퍼; 및
    상기 하단 노드와 상기 제2 하단 회로의 출력 사이에 연결되어, 상기 제2 하단 회로의 출력 전압 레벨 변동을 커플링으로 상기 하단 노드로 전달하는 하단 캐패시터를 포함하는 펄스 신호 생성기.
  12. 제11항에 있어서, 상기 제1 하단 회로는
    전원 전압에 일단이 연결되고, 게이트로 상기 반전 클럭 신호가 인가되는 제1 하단 PMOS 트랜지스터;
    일단 및 게이트가 제1 하단 PMOS 트랜지스터의 타단에 연결되고, 타단이 상기 하단 노드에 연결되는 NMOS 트랜지스터로 구현되는 제1 하단 다이오드 트랜지스터; 및
    상기 하단 노드와 접지 전압 사이에 연결되고, 게이트로 상기 반전 클럭 신호가 인가되는 제1 하단 NMOS 트랜지스터를 포함하는 펄스 신호 생성기.
  13. 제11항에 있어서, 상기 제2 하단 회로는
    전원 전압에 일단이 연결되고, 게이트로 상기 하단 버퍼에서 버퍼링된 반전 클럭 신호가 인가되는 제2 하단 PMOS 트랜지스터;
    일단 및 게이트가 제1 하단 PMOS 트랜지스터의 타단에 연결되고, 타단이 상기 캐패시터의 타단에 연결된 NMOS 트랜지스터로 구현되는 제2 하단 다이오드 트랜지스터; 및
    상기 캐패시터의 타단과 접지 전압 사이에 연결되고, 게이트로 상기 하단 버퍼에서 버퍼링된 반전 클럭 신호가 인가되는 제2 하단 NMOS 트랜지스터를 포함하는 펄스 신호 생성기.
  14. 제1항에 있어서, 상기 펄스 생성 회로는
    상기 지연 클럭 신호를 반전하여 반전 지연 클럭 신호를 출력하는 인버터; 및
    상기 클럭 신호와 상기 반전 지연 클럭 신호를 논리곱하여 출력하는 논리곱 회로를 포함하는 펄스 신호 생성기.
  15. 다수의 워드라인과 다수의 비트라인쌍에 의해 정의되는 다수의 비트 셀이 배열된 셀 어레이; 및
    상기 다수의 워드라인으로 온도에 따라 가변되는 펄스 폭을 갖는 워드라인 신호를 출력하는 적어도 하나의 펄스 신호 생성기를 구비하는 워드라인 드라이버를 포함하되,
    상기 펄스 신호 생성기는
    클럭 신호를 인가받아 지연하여 지연 클럭 신호를 출력하되 온도에 따라 상기 지연 클럭 신호가 지연되는 시간을 조절하여 출력하는 지연기; 및
    온도에 따라 지연 시간이 조절된 상기 지연 클럭 신호와 상기 클럭 신호를 인가받아 논리 조합하여 온도에 따라 가변되는 펄스 폭을 갖는 상기 워드라인 신호를 생성하는 펄스 생성 회로를 포함하고,
    상기 지연기는
    상기 클럭 신호의 전압 레벨과 온도에 따라 상단 노드의 전압인 상단 전압을 조절하는 상단 전압 생성기;
    상기 클럭 신호의 전압 레벨과 온도에 따라 하단 노드의 전압인 하단 전압을 조절하는 하단 전압 생성기; 및
    상기 상단 전압 및 상기 하단 전압에 따라 상기 클럭 신호의 레벨 변화에 대한 출력 구동 능력이 조절되어, 인가된 상기 클럭 신호를 서로 다른 시간으로 지연하여 상기 지연 클럭 신호를 출력하는 가변 지연기를 포함하는 SRAM.
  16. 삭제
  17. 삭제
  18. 제15항에 있어서, 상기 가변 지연기는
    인가된 상기 클럭 신호를 순차적으로 지연하여 전달하도록 서로 교대로 직렬 연결되는 다수의 제1 가변 인버터 및 다수의 제2 가변 인버터를 포함하고,
    상기 제1 가변 인버터는 상기 하단 전압에 따라 구동 능력이 조절되고,
    상기 제2 가변 인버터는 상기 상단 전압에 따라 구동 능력이 조절되는 SRAM.
  19. 제15항에 있어서, 상기 상단 전압 생성기는
    인가되는 상기 클럭 신호가 상승 천이되면, 온도에 따라 상기 상단 전압을 서로 다른 전압 레벨로 강하시키는 SRAM.
  20. 제15항에 있어서, 상기 하단 전압 생성기는
    인가되는 상기 클럭 신호가 상승 천이되면, 온도에 따라 상기 하단 전압을 서로 다른 전압 레벨로 상승시키는 SRAM.
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