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KR102803986B1 - 표시 장치 - Google Patents

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KR102803986B1
KR102803986B1 KR1020190043646A KR20190043646A KR102803986B1 KR 102803986 B1 KR102803986 B1 KR 102803986B1 KR 1020190043646 A KR1020190043646 A KR 1020190043646A KR 20190043646 A KR20190043646 A KR 20190043646A KR 102803986 B1 KR102803986 B1 KR 102803986B1
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common voltage
transistor
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voltage lines
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이왕조
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Abstract

표시 장치는 발광 소자를 포함하는 화소가 배치되는 표시 영역 및 표시 영역을 둘러싸는 주변 영역을 포함하는 기판 및 기판 상에 배치되고, 화소에 공통 전압을 제공하는 공통 전압선을 포함할 수 있다. 공통 전압선은 기판 상의 주변 영역에 표시 영역을 둘러싸도록 배치되고, 발광 소자의 공통 전극과 연결되는 주변 공통 전압선 및 표시 영역을 가로지르고, 각각이 주변 공통 전압선의 서로 다른 부분들을 연결하며, 발광 소자의 공통 전극과 연결되지 않는 복수의 표시 공통 전압선들을 포함할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근 들어, 액정 표시 장치, 유기 발광 표시 장치 등과 같은 평판 표시 장치들이 널리 사용되고 있다. 특히, 상기 유기 발광 표시 장치는 자발광(self-luminance) 특성을 가지며, 상기 액정 표시 장치와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 상기 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도, 빠른 응답 속도 등의 고품위 특성을 가지므로 차세대 표시 장치로 주목을 받고 있다.
표시 장치는 화소 전극, 공통 전극, 및 발광층을 구비하는 발광 소자를 포함하는 복수의 화소들을 포함할 수 있다. 또한, 상기 표시 장치는 구동 전압을 상기 화소들에 제공하기 위한 구동 전압선 및 공통 전압을 화소들에 제공하기 위한 공통 전압선을 포함할 수 있다.
한편, 상기 발광 소자의 상기 공통 전극은 상대적으로 얇은 두께로 형성될 수 있고, 이에 따라, 상기 발광 소자의 상기 공통 전극에 제공되는 상기 공통 전압의 전압 강하 현상이 발생할 수 있다. 또한, 상기 공통 전압의 전압 강하 현상이 발생하는 경우에 상기 화소들 사이의 휘도 균일도가 저하될 수 있다.
본 발명의 일 목적은 공통 전압의 전압 강하가 최소화되고, 휘도 균일도가 향상된 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 발광 소자를 포함하는 화소가 배치되는 표시 영역 및 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 기판 및 상기 기판 상에 배치되고, 상기 화소에 공통 전압을 제공하는 공통 전압선을 포함할 수 있다. 상기 공통 전압선은 상기 기판 상의 상기 주변 영역에 상기 표시 영역을 둘러싸도록 배치되고, 상기 발광 소자의 공통 전극과 연결되는 주변 공통 전압선 및 상기 표시 영역을 가로지르고, 각각이 상기 주변 공통 전압선의 서로 다른 부분들을 연결하며, 상기 발광 소자의 상기 공통 전극과 연결되지 않는 복수의 표시 공통 전압선들을 포함할 수 있다.
일 실시예에 있어서, 상기 복수의 표시 공통 전압선들은 제1 방향으로 연장되고, 각각이 상기 표시 영역을 중심으로 상기 주변 공통 전압선의 서로 마주보는 부분들을 연결하는 복수의 제1 표시 공통 전압선들을 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 방향을 따라 상기 표시 영역을 가로지르고, 상기 화소에 데이터 신호를 제공하는 데이터선을 더 포함하고, 상기 복수의 제1 표시 공통 전압선들은 상기 데이터선과 동일 층에 배치될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 방향을 따라 상기 표시 영역을 가로지르고, 상기 화소에 기준 전압을 제공하는 기준 전압선을 더 포함하고, 상기 복수의 제1 표시 공통 전압선들은 상기 기준 전압선과 동일 층에 배치될 수 있다.
일 실시예에 있어서, 상기 복수의 표시 공통 전압선들은 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 각각이 상기 표시 영역을 중심으로 상기 주변 공통 전압선의 서로 마주보는 부분들을 연결하는 복수의 제2 표시 공통 전압선들을 더 포함할 수 있다.
일 실시예에 있어서, 상기 복수의 제2 표시 공통 전압선들은 상기 복수의 제1 표시 공통 전압선들과 다른 층에 배치되고, 각각의 상기 복수의 제2 표시 공통 전압선들은 상기 복수의 제1 표시 공통 전압선들과 접촉 구멍을 통해 연결될 수 있다.
일 실시예에 있어서, 상기 복수의 제2 표시 공통 전압선들은 상기 화소에 포함된 커패시터의 일 전극과 동일 층에 배치될 수 있다.
일 실시예에 있어서, 상기 주변 공통 전압선은 상기 표시 영역을 전체적으로 둘러싸는 닫힌(closed) 형상을 가질 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 주변 공통 전압선과 상기 발광 소자의 상기 공통 전극 사이의 상기 주변 영역에 상기 표시 영역을 둘러싸도록 배치되는 주변 도전층을 더 포함하고, 상기 주변 공통 전압선은 상기 주변 도전층을 통해 상기 발광 소자의 상기 공통 전극과 연결될 수 있다.
일 실시예에 있어서, 상기 주변 도전층은 상기 발광 소자의 화소 전극과 동일 층에 배치될 수 있다.
일 실시예에 있어서, 상기 화소는 상기 발광 소자에 구동 전류를 제공하는 제1 트랜지스터를 포함하고, 상기 제1 트랜지스터는 N형 트랜지스터일 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터는 산화물 반도체를 포함할 수 있다.
일 실시예에 있어서, 상기 화소는 상기 제1 트랜지스터에 데이터 신호를 제공하는 제2 트랜지스터, 상기 제1 트랜지스터에 기준 전압을 제공하는 제3 트랜지스터, 및 상기 발광 소자에 초기화 전압을 제공하는 제4 트랜지스터를 더 포함하고, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 및 상기 제4 트랜지스터는 N형 트랜지스터일 수 있다.
일 실시예에 있어서, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 및 상기 제4 트랜지스터는 산화물 반도체를 포함할 수 있다.
일 실시예에 있어서, 상기 화소는 상기 발광 소자에 구동 전압을 제공하는 제5 트랜지스터를 더 포함하고, 상기 제5 트랜지스터는 P형 트랜지스터일 수 있다.
일 실시예에 있어서, 상기 제5 트랜지스터는 다결정 실리콘을 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 기판 상에 배치되고, 상기 화소에 구동 전압을 제공하는 구동 전압선을 더 포함할 수 있다. 상기 구동 전압선은 상기 기판 상의 상기 주변 영역에 상기 표시 영역의 일 측에 대응하도록 배치되는 주변 구동 전압선 및 상기 표시 영역을 가로지르고, 상기 주변 구동 전압선에 연결되며, 상기 발광 소자의 화소 전극과 연결되는 복수의 표시 구동 전압선들을 포함할 수 있다.
일 실시예에 있어서, 상기 복수의 표시 구동 전압선들은 상기 복수의 표시 공통 전압선들과 다른 층에 배치될 수 있다.
일 실시예에 있어서, 상기 복수의 표시 구동 전압선들은 제1 방향으로 연장되고, 상기 주변 구동 전압선에 연결되는 복수의 제1 표시 구동 전압선들을 포함할 수 있다.
일 실시예에 있어서, 상기 복수의 표시 구동 전압선들은 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 각각이 상기 복수의 제1 표시 구동 전압선들과 연결되는 복수의 제2 표시 구동 전압선들을 더 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치의 공통 전압선은 주변 공통 전압선 및 표시 영역을 가로지르고, 각각이 상기 주변 공통 전압선의 서로 다른 부분들을 연결하며, 발광 소자의 공통 전극과 연결되지 않는 복수의 표시 공통 전압선들을 포함할 수 있다. 이에 따라, 공통 전압의 전압 강하가 최소화되고, 상기 표시 장치의 휘도 균일도가 향상될 수 있다.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에 포함된 공통 전압선의 일 예를 나타내는 평면도이다.
도 3은 도 1의 표시 장치에 포함된 구동 전압선의 일 예를 나타내는 평면도이다.
도 4는 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 5는 도 4에 도시된 화소의 구동 방법의 일 예를 나타내는 파형도이다.
도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 및 도 12는 도 4의 화소를 구현하는 일 예를 나타내는 배치도들이다.
도 13은 도 1의 표시 장치에 포함된 공통 전압선의 다른 예를 나타내는 평면도이다.
도 14는 도 1의 표시 장치에 포함된 구동 전압선의 다른 예를 나타내는 평면도이다.
도 15, 도 16, 및 도 17은 도 4의 화소를 구현하는 다른 예를 나타내는 배치도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 표시 장치를 보다 상세하게 설명한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치는 표시부(10), 스캔 구동부(20), 데이터 구동부(30), 발광 제어 구동부(40), 및 제어부(50)를 포함할 수 있다.
표시부(10)는 영상을 표시하기 위한 복수의 화소들(PX)을 포함할 수 있다. 예를 들면, 화소들(PX)은 스캔선들(SL), 데이터선들(DL), 및 발광 제어선들(ECL)의 교차부에 위치할 수 있고, 실질적인 행렬 형태로 배열될 수 있다. 화소들(PX) 각각은 발광 소자(LE)를 포함할 수 있다. 발광 소자(LE)는 화소 전극(E1) 및 공통 전극(E2)을 포함할 수 있다. 또한, 화소들(PX) 각각은 복수의 트랜지스터들을 포함할 수 있다. 일 실시예에 있어서, 일부의 트랜지스터들은 산화물 반도체를 포함하는 더블 게이트 구조의 N형 트랜지스터로 구현될 수 있고, 다른 일부의 트랜지스터들은 다결정 실리콘을 포함하는 P형 트랜지스터로 구현될 수 있다. 이를 위해, 화소(PX)는 제1 및 제2 반도체층들, 그리고 제1 내지 제5 도전층들로 형성될 수 있다. 예를 들면, P형 트랜지스터는 상기 제1 반도체층 및 상기 제1 도전층으로 형성될 수 있고, N형 트랜지스터는 상기 제2 반도체층, 상기 제2 도전층, 및 상기 제3 도전층으로 형성될 수 있다. 화소(PX)에 대해서는 아래에서 도 4 내지 도 12를 참조하여 상세하게 설명한다.
스캔 구동부(20)는 제1 제어 신호(CTL1)에 기초하여 스캔선들(SL)을 통해 스캔 신호(SC)를 화소들(PX)에 순차적으로 제공할 수 있다. 일 실시예에 있어서, 스캔 신호(SC)는 제1 게이트 신호, 제2 게이트 신호, 및 제3 게이트 신호를 포함할 수 있다.
데이터 구동부(30)는 제2 제어 신호(CTL2)에 기초하여 데이터선들(DL)을 통해 데이터 신호(DT)를 화소들(PX)에 제공할 수 있다.
발광 제어 구동부(40)는 제3 제어 신호(CTL3)에 기초하여 발광 제어선들(ECL)을 통해 발광 제어 신호(EM)를 화소들(PX)에 순차적으로 제공할 수 있다.
제어부(50)는 스캔 구동부(20), 데이터 구동부(30), 및 발광 제어 구동부(40)를 제어할 수 있다. 제어부(50)는 스캔 구동부(20), 데이터 구동부(30), 및 발광 제어 구동부(40)를 제어하기 위하여 제어 신호들(CTL1, CTL2, CTL3)을 생성할 수 있다. 스캔 구동부(20)를 제어하기 위한 제1 제어 신호(CTL1)는 스캔 개시 신호, 스캔 클럭 신호 등을 포함할 수 있다. 데이터 구동부(30)를 제어하기 위한 제2 제어 신호(CTL2)는 영상 데이터, 수평 개시 신호 등을 포함할 수 있다. 발광 제어 구동부(40)를 제어하기 위한 제3 제어 신호(CTL3)는 발광 제어 개시 신호, 발광 제어 클럭 신호 등을 포함할 수 있다.
표시 장치는 구동 전압(ELVDD), 공통 전압(ELVSS), 기준 전압(VREF), 및 초기화 전압(VINT)을 표시부(10)에 제공하는 전압 공급부(도시되지 않음)를 더 포함할 수 있다. 구동 전압(ELVDD)은 구동 전압선을 통해 표시부(10)에 제공될 수 있고, 공통 전압(ELVSS)은 공통 전압선을 통해 표시부(10)에 제공될 수 있다. 구체적으로, 구동 전압(ELVDD)은 화소(PX)에 포함된 발광 소자(LE)의 화소 전극(E1)에 제공될 수 있고, 공통 전압(ELVSS)은 화소(PX)에 포함된 발광 소자(LE)의 공통 전극(E2)에 제공될 수 있다.
도 2는 도 1의 표시 장치에 포함된 공통 전압선의 일 예를 나타내는 평면도이다. 도 3은 도 1의 표시 장치에 포함된 구동 전압선의 일 예를 나타내는 평면도이다.
도 1, 도 2, 및 도 3을 참조하면, 표시 장치는 기판(110), 공통 전압선(200), 및 구동 전압선(300)을 포함할 수 있다.
기판(110)은 표시 영역(DA) 및 주변 영역(PA)을 포함할 수 있다. 표시부(10)는 기판(110) 상의 표시 영역(DA)에 배치될 수 있고, 이에 따라, 표시 영역(DA)에는 화소들(PX)이 배치될 수 있다. 따라서, 표시 영역(DA)에는 발광하는 화소들(PX)에 의해 영상이 표시될 수 있다. 주변 영역(PA)은 표시 영역(DA)의 외측에 위치할 수 있다. 예를 들면, 주변 영역(PA)은 표시 영역(DA)을 둘러쌀 수 있다. 일 실시예에 있어서, 스캔 구동부(20), 데이터 구동부(30), 및 발광 제어 구동부(40)는 기판(110) 상의 주변 영역(PA)에 배치될 수 있다. 주변 영역(PA)에는 화소들(PX)이 배치되지 않을 수 있고, 이에 따라, 주변 영역(PA)은 비표시 영역일 수 있다.
도 2에 도시된 바와 같이, 공통 전압선(200)은 기판(110) 상에 배치될 수 있고, 화소들(PX)에 공통 전압(ELVSS)을 제공할 수 있다. 공통 전압선(200)은 주변 공통 전압선(210), 연결 공통 전압선(220), 및 복수의 표시 공통 전압선들을 포함할 수 있다. 일 실시예에 있어서, 상기 복수의 표시 공통 전압선들은 복수의 제1 표시 공통 전압선들(231)을 포함할 수 있다.
주변 공통 전압선(210)은 기판(110) 상의 주변 영역(PA)에 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 일 실시예에 있어서, 주변 공통 전압선(210)은 표시 영역(DA)을 전체적으로 둘러싸는 닫힌(closed) 형상을 가질 수 있다. 예를 들면, 표시 영역(DA)이 평면상 직사각 형상을 갖는 경우에, 주변 공통 전압선(210)은 표시 영역(DA)의 4개의 변들을 따라 연장될 수 있다. 이 경우, 주변 공통 전압선(210)은 평면상 상변, 하변, 좌변, 및 우변을 포함하는 사각 액자 형상을 가질 수 있다.
주변 공통 전압선(210)은 화소(PX)에 포함된 발광 소자(LE)의 공통 전극(E2)과 연결될 수 있다. 일 실시예에 있어서, 주변 공통 전압선(210)과 발광 소자(LE)의 공통 전극(E2) 사이의 주변 영역(PA)에는 표시 영역(DA)을 둘러싸도록 배치되는 주변 도전층(도시되지 않음)이 형성될 수 있고, 주변 공통 전압선(210)은 상기 주변 도전층을 통해 발광 소자(LE)의 공통 전극(E2)과 연결될 수 있다. 예를 들면, 상기 주변 도전층은 발광 소자(LE)의 화소 전극(E1)과 동일 층에 배치될 수 있다. 주변 공통 전압선(210)이 주변 영역(PA)에서 발광 소자(LE)의 공통 전극(E2)과 연결됨에 따라, 공통 전압선(200)이 화소들(PX)에 공통 전압(ELVSS)을 제공할 수 있다.
연결 공통 전압선(220)은 주변 공통 전압선(210)으로부터 제1 방향(DR1)을 따라 연장될 수 있다. 연결 공통 전압선(220)은 공통 전압 패드(400)와 연결될 수 있다. 공통 전압 패드(400)는 연결 공통 전압선(220)에 공통 전압(ELVSS)을 제공할 수 있다.
제1 표시 공통 전압선들(231)은 표시 영역(DA)을 가로지를 수 있다. 제1 표시 공통 전압선들(231) 각각은 주변 공통 전압선(210)의 서로 다른 부분들을 연결할 수 있다. 일 실시예에 있어서, 제1 표시 공통 전압선들(231)은 제1 방향(DR1)을 따라 연장될 수 있고, 제1 표시 공통 전압선들(231) 각각은 표시 영역(DA)을 중심으로 주변 공통 전압선(210)의 서로 마주보는 부분들을 연결할 수 있다. 예를 들면, 제1 표시 공통 전압선들(231) 각각은 주변 공통 전압선(210)의 상변 및 하변을 연결할 수 있다.
일 실시예에 있어서, 제1 표시 공통 전압선들(231)은 발광 소자(LE)의 공통 전극(E2)과 연결되지 않을 수 있다. 전술한 바와 같이 주변 공통 전압선(210)이 주변 영역(PA)에서 발광 소자(LE)의 공통 전극(E2)과 연결되기 때문에, 제1 표시 공통 전압선들(231)이 발광 소자(LE)의 공통 전극(E2)과 연결되지 않더라도, 발광 소자(LE)의 공통 전극(E2)에 공통 전압(ELVSS)이 제공될 수 있다.
표시 영역(DA) 내의 발광 소자(LE)의 공통 전극(E2)에서 발생한 전류는 주변 영역(PA) 내의 공통 전극(E2)으로 이동할 수 있고, 표시 영역(DA)을 가로지르는 제1 표시 공통 전압선(231)을 따라 주변 공통 전압선(210)의 상변으로부터 하변으로 흐를 수 있다. 이에 따라, 공통 전압(ELVSS)의 전압 강하를 최소화할 수 있다. 또한, 공통 전압(ELVSS)의 전압 강하를 최소화함으로써, 표시 장치의 휘도 균일도를 향상시킬 수 있다.
도 3에 도시된 바와 같이, 구동 전압선(300)은 기판(110) 상에 배치될 수 있고, 화소들(PX)에 구동 전압(ELVDD)을 제공할 수 있다. 구동 전압선(300)은 주변 구동 전압선(310), 연결 구동 전압선(320), 및 복수의 표시 구동 전압선들을 포함할 수 있다. 일 실시예에 있어서, 상기 복수의 표시 구동 전압선들은 복수의 제1 표시 구동 전압선들(331) 및 복수의 제2 표시 구동 전압선들(332)을 포함할 수 있다.
주변 구동 전압선(310)은 기판(110) 상의 주변 영역(PA)에 표시 영역(DA)의 일 측에 대응하도록 배치될 수 있다. 예를 들면, 표시 영역(DA)이 평면상 직사각 형상을 갖는 경우에, 주변 구동 전압선(310)은 표시 영역(DA)의 어느 하나의 변에 대응하도록 배치될 수 있다. 이 경우, 주변 구동 전압선(310)에 대응하는 상기 어느 하나의 변은 구동 전압 패드(500)와 인접한 변일 수 있다.
연결 구동 전압선(320)은 주변 구동 전압선(310)으로부터 제1 방향(DR1)을 따라 연장될 수 있다. 연결 구동 전압선(320)은 구동 전압 패드(500)와 연결될 수 있다. 구동 전압 패드(500)는 연결 구동 전압선(320)에 구동 전압(ELVDD)을 제공할 수 있다.
제1 표시 구동 전압선들(331)은 표시 영역(DA)을 가로지를 수 있고, 주변 구동 전압선(310)에 연결될 수 있다. 일 실시예에 있어서, 제1 표시 구동 전압선들(331)은 제1 방향(DR1)을 따라 연장될 수 있다. 제1 표시 구동 전압선(331)은 발광 소자(LE)의 화소 전극(E1)과 연결될 수 있다. 예를 들면, 제1 표시 구동 전압선(331)은 어느 하나의 화소 열에 포함된 화소들(PX) 각각의 발광 소자(LE)의 화소 전극(E1)과 연결될 수 있다.
제2 표시 구동 전압선들(332)은 표시 영역(DA)을 가로지를 수 있고, 제2 표시 구동 전압선들(332) 각각은 제1 표시 구동 전압선들(331)에 연결될 수 있다. 일 실시예에 있어서, 제2 표시 구동 전압선들(332)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다. 제2 표시 구동 전압선(332)은 발광 소자(LE)의 화소 전극(E1)과 연결될 수 있다. 예를 들면, 제2 표시 구동 전압선(332)은 어느 하나의 화소 행에 포함된 화소들(PX) 각각의 발광 소자(LE)의 화소 전극(E1)과 연결될 수 있다.
일 실시예에 있어서, 제2 표시 구동 전압선들(332)은 표시 영역(DA) 내에서 제1 표시 구동 전압선들(331)과 다른 층에 배치될 수 있다. 제2 표시 구동 전압선들(332) 각각은 다른 층에 배치된 제1 표시 구동 전압선들(331)과 접촉 구멍을 통해 연결될 수 있다.
제1 표시 구동 전압선들(331) 및 제2 표시 구동 전압선들(332)은 표시 영역(DA) 내에서 제1 표시 공통 전압선들(231)과 다른 층에 배치될 수 있다. 이에 따라, 제1 및 제2 표시 구동 전압선들(331, 332)과 제1 표시 공통 전압선들(231)이 서로 절연될 수 있다.
이하, 도 4 내지 도 12를 참조하여 본 발명의 일 실시예에 따른 화소의 구조에 대하여 상세히 설명한다.
도 4는 도 1의 표시 장치에 포함된 화소(PX)의 일 예를 나타내는 회로도이다.
도 4를 참조하면, 화소(PX)는 복수의 트랜지스터들(T1, T2, T3, T4, T5), 스토리지 커패시터(Cst), 및 발광 소자(LE)를 포함할 수 있다. 트랜지스터들(T1, T2, T3, T4, T5)은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제5 트랜지스터(T5)를 포함할 수 있다.
제1 트랜지스터(T1)는 데이터 신호(DT)에 상응하는 구동 전류를 발광 소자(LE)에 제공하는 구동 트랜지스터일 수 있다. 일 실시예에 있어서, 제1 트랜지스터(T1)는 산화물 반도체를 포함하는 더블 게이트 구조의 N형 트랜지스터일 수 있다. 예를 들면, 제1 트랜지스터(T1)는 제1 노드(N1)에 연결된 제1 게이트 전극, 제2 노드(N2)에 연결된 제1 전극, 제5 트랜지스터(T5)에 연결된 제2 전극, 및 상기 제1 전극에 연결된 제2 게이트 전극을 포함할 수 있다.
제2 트랜지스터(T2)는 제1 게이트 신호(GW)에 응답하여 데이터 신호(DT)를 제1 트랜지스터(T1)에 제공하는 스위칭 트랜지스터일 수 있다. 일 실시예에 있어서, 제2 트랜지스터(T2)는 산화물 반도체를 포함하는 더블 게이트 구조의 N형 트랜지스터일 수 있다. 예를 들면, 제2 트랜지스터(T2)는 제1 게이트 신호(GW)를 수신하는 제1 게이트 전극, 제1 노드(N1)에 연결된 제1 전극, 데이터 신호(DT)를 수신하는 제2 전극, 및 상기 제1 게이트 전극에 연결된 제2 게이트 전극을 포함할 수 있다.
제3 트랜지스터(T3)는 제2 게이트 신호(GR)에 응답하여 기준 전압(VREF)을 제1 트랜지스터(T1)에 제공하는 기준 전압 트랜지스터일 수 있다. 일 실시예에 있어서, 제3 트랜지스터(T3)는 산화물 반도체를 포함하는 더블 게이트 구조의 N형 트랜지스터일 수 있다. 예를 들면, 제3 트랜지스터(T3)는 제2 게이트 신호(GR)를 수신하는 제1 게이트 전극, 제1 노드(N1)에 연결된 제1 전극, 기준 전압(VREF)을 수신하는 제2 전극, 및 상기 제1 게이트 전극에 연결된 제2 게이트 전극을 포함할 수 있다.
제4 트랜지스터(T4)는 제3 게이트 신호(GI)에 응답하여 초기화 전압(VINT)을 발광 소자(LE)에 제공하는 초기화 트랜지스터일 수 있다. 일 실시예에 있어서, 제4 트랜지스터(T4)는 산화물 반도체를 포함하는 더블 게이트 구조의 N형 트랜지스터일 수 있다. 예를 들면, 제4 트랜지스터(T4)는 제3 게이트 신호(GI)를 수신하는 제1 게이트 전극, 제2 노드(N2)에 연결된 제1 전극, 초기화 전압(VINT)을 수신하는 제2 전극, 및 상기 제1 게이트 전극에 연결된 제2 게이트 전극을 포함할 수 있다.
제5 트랜지스터(T5)는 발광 제어 신호(EM)에 응답하여 구동 전압(ELVDD)을 발광 소자(LE)에 제공하는 발광 제어 트랜지스터일 수 있다. 일 실시예에 있어서, 제5 트랜지스터(T5)는 다결정 실리콘을 포함하는 P형 트랜지스터일 수 있다. 제5 트랜지스터(T5)는 발광 제어 신호(EM)를 수신하는 게이트 전극, 구동 전압(ELVDD)을 수신하는 제1 전극, 및 제1 트랜지스터(T1)의 상기 제1 전극에 연결된 제2 전극을 포함할 수 있다.
스토리지 커패시터(Cst)는 데이터 신호(DT) 및 제1 트랜지스터(T1)의 문턱 전압에 대응되는 전압을 저장할 수 있다. 스토리지 커패시터(Cst)는 제1 노드(N1)에 연결되는 제1 커패시터 전극 및 제2 노드(N2)에 연결되는 제2 커패시터 전극을 포함할 수 있다.
발광 소자(LE)는 제1 트랜지스터(T1)로부터 제공되는 구동 전류에 기초하여 발광할 수 있다. 발광 소자(LE)는 제2 노드(N2)에 연결되어 제1 트랜지스터(T1) 및 제5 트랜지스터(T5)를 통해 구동 전압(ELVDD)을 수신하는 제1 전극, 공통 전압(ELVSS)을 수신하는 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 위치하는 발광층을 포함할 수 있다.
상기 발광층은 유기 발광 물질 및 양자점 중에서 적어도 하나를 포함할 수 있다. 일 실시예에 있어서, 상기 유기 발광 물질은 저분자 유기 화합물 또는 고분자 유기 화합물을 포함할 수 있다. 예를 들면, 상기 저분자 유기 화합물은 구리 프탈로사이아닌(copper phthalocyanine), 다이페닐벤지딘(N,N'-diphenylbenzidine), 트리 하이드록시퀴놀린 알루미늄(tris-(8-hydroxyquinoline)aluminum) 등을 포함할 수 있고, 상기 고분자 유기 화합물은 폴리에틸렌다이옥시티오펜(poly(3,4-ethylenedioxythiophene), 폴리아닐린(polyaniline), 폴리페닐렌비닐렌(poly-phenylenevinylene), 폴리플루오렌(polyfluorene) 등을 포함할 수 있다.
일 실시예에 있어서, 상기 양자점은 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물, 및 이들의 조합을 포함하는 코어를 포함할 수 있다. 예를 들면, 상기 II-VI족 화합물은 CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, MgSe, MgS, AgInS, CuInS, CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, HgZnTe, MgZnSe, MgZnS, HgZnTeS, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe 등을 포함할 수 있고, 상기 III-V족 화합물은 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb, GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InGaP, InNP, InNAs, InNSb, InPAs, InPSb, GaAlNP, GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 등을 포함할 수 있다.
예를 들면, 상기 IV-VI족 화합물은 SnS, SnSe, SnTe, PbS, PbSe, PbTe, SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe, SnPbSSe, SnPbSeTe, SnPbSTe 등을 포함할 수 있고, 상기 IV족 원소는 Si, Ge 등을 포함할 수 있으며, 상기 IV족 화합물은 SiC, SiGe 등을 포함할 수 있다.
일 실시예에 있어서, 상기 양자점은 상기 코어 및 상기 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 상기 쉘은 상기 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층의 역할 및 상기 양자점에 전기 영동 특성을 부여하기 위한 충전층(charging layer)의 역할을 수행할 수 있다.
상기 쉘은, 예를 들면, 금속 또는 비금속의 산화물, 반도체 화합물 및 이들의 조합을 포함할 수 있다. 예를 들면, 상기 금속 또는 비금속의 산화물은 SiO2, Al2O3, TiO2, ZnO, MnO, Mn2O3, Mn3O4, CuO, FeO, Fe2O3, Fe3O4, CoO, Co3O4, NiO, MgAl2O4, CoFe2O4, NiFe2O4, CoMn2O4 등을 포함할 수 있고, 상기 반도체 화합물은 CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnSeS, ZnTeS, GaAs, GaP, GaSb, HgS, HgSe, HgTe, InAs, InP, InGaP, InSb, AlAs, AlP, AlSb 등을 포함할 수 있다.
일 실시예에 있어서, 상기 발광층은 서로 다른 색들의 광들을 방출할 수 있다. 예를 들면, 상기 발광층은 적색광, 녹색광, 및 청색광을 방출할 수 있다. 다른 실시예에 있어서, 상기 발광층은 하나의 색의 광을 방출할 수 있다. 예를 들면, 상기 발광층은 청색광을 방출할 수 있다. 이 경우, 발광 소자(LE) 상부에 발광 소자(LE)로부터 방출된 광의 색을 변환하거나 상기 광을 통과시키는 색변환 소자가 배치될 수 있다. 상기 색변환 소자는 광의 색을 변환하기 위한 물질(예를 들면, 양자점 등)을 포함할 수 있다. 예를 들면, 상기 색변환 소자는 청색광을 적색광 또는 녹색광으로 변환하거나 청색광을 통과시킬 수 있다.
도 5는 도 4에 도시된 화소의 구동 방법의 일 예를 나타내는 파형도이다.
도 4 및 도 5를 참조하면, 먼저 고준위(high-level) 전압의 발광 제어 신호(EM)가 제공될 수 있고, 이에 따라, P형 트랜지스터인 제5 트랜지스터(T5)가 턴-오프될 수 있다. 제5 트랜지스터(T5)가 턴-오프되면 구동 전압(ELVDD)이 제1 트랜지스터(T1)에 제공되지 않을 수 있다. 따라서, 고준위 전압의 발광 제어 신호(EM)가 제공되는 기간 동안 발광 소자(LE)는 발광하지 않을 수 있다.
제1 기간(T11)에는 고준위 전압의 제3 게이트 신호(GI) 및 고준위 전압의 제2 게이트 신호(GR)가 제공될 수 있다. 고준위 전압의 제3 게이트 신호(GI)가 제공되면 N형 트랜지스터인 제4 트랜지스터(T4)가 턴-온될 수 있고, 이에 따라, 제2 노드(N2)로 초기화 전압(VINT)이 제공될 수 있다. 이 경우, 발광 소자(LE)의 기생 커패시터(CLE)가 방전될 수 있다. 이를 위해, 초기화 전압(VINT)은 공통 전압(ELVSS)과 발광 소자(LE)의 문턱 전압을 합한 전압보다 낮은 전압으로 설정될 수 있다.
고준위 전압의 제2 게이트 신호(GR)가 제공되면 N형 트랜지스터인 제3 트랜지스터(T3)가 턴-온될 수 있고, 이에 따라, 제1 노드(N1)로 기준 전압(VREF)이 제공될 수 있다. 여기서, 기준 전압(VREF)은 제1 트랜지스터(T1)가 턴-온될 수 있는 전압으로 설정될 수 있다. 일 실시예에 있어서, 기준 전압(VREF)에서 초기화 전압(VINT)을 감한 전압(VREF-VINT)은 제1 트랜지스터(T1)의 문턱 전압보다 높은 전압으로 설정될 수 있다.
제2 기간(T12)에는 저준위(low-level) 전압의 제3 게이트 신호(GI)가 제공되어 제4 트랜지스터(T4)가 턴-오프될 수 있다. 그리고, 제2 기간(T12)의 일부 기간 동안 저준위 전압의 발광 제어 신호(EM)가 제공될 수 있다.
저준위 전압의 발광 제어 신호(EM)가 제공되면, 제5 트랜지스터(T5)가 턴-온될 수 있고, 제1 트랜지스터(T1)의 상기 제1 전극으로 구동 전압(ELVDD)이 제공될 수 있다. 제1 트랜지스터(T1)의 상기 제1 전극으로 구동 전압(ELVDD)이 제공되면 제1 트랜지스터(T1)가 턴-온될 수 있고, 이에 따라, 제2 노드(N2)의 전압이 상승할 수 있다. 제2 기간(T12) 동안 제1 노드(N1)는 기준 전압(VREF)을 유지할 수 있다. 따라서, 제2 노드(N2)의 전압은 기준 전압(VREF)에서 제1 트랜지스터(T1)의 문턱 전압을 감한 전압까지 상승될 수 있다. 이 경우, 스토리지 커패시터(Cst)에는 제1 트랜지스터(T1)의 문턱 전압이 저장될 수 있다.
제2 기간(T12) 이후에는 저준위 전압의 제2 게이트 신호(GR)가 제공될 수 있고, 이에 따라, 제3 트랜지스터(T3)가 턴-오프될 수 있다.
제3 기간(T13)에는 고준위 전압의 제1 게이트 신호(GW) 및 데이터 신호(DT)가 제공될 수 있다. 고준위 전압의 제1 게이트 신호(GW)가 제공되면, N형 트랜지스터인 제2 트랜지스터가 턴-온될 수 있고, 이에 따라, 데이터 신호(DT)가 제1 노드(N1)로 제공될 수 있다. 제1 노드(N1)로 제공된 데이터 신호(DT)는 스토리기 커패시터(Cst)에 저장될 수 있다. 즉, 제2 기간(T12) 및 제3 기간(T13) 동안 스토리지 커패시터(Cst)에는 데이터 신호(DT) 및 제1 트랜지스터(T1)의 문턱 전압에 대응되는 전압이 저장될 수 있다.
제4 기간(T14)에는 저준위 전압의 발광 제어 신호(EM)가 제공될 수 있다. 여기서, 제4 기간(T14)에는 고준위 전압의 제1 게이트 신호(GW)가 제공될 수 있다. 따라서, 제4 기간(T14) 동안 제2 트랜지스터(T2)는 턴-온 상태를 유지할 수 있고, 이에 따라, 제1 노드(N1)는 데이터 신호(DT)의 전압을 유지할 수 있다. 저준위 전압의 발광 제어 신호(EM)가 제공되면, 제5 트랜지스터(T5)가 턴-온될 수 있다.
제5 트랜지스터(T5)가 턴-온되면 구동 전압(ELVDD)이 제1 트랜지스터(T1)에 제공될 수 있다. 이 경우, 제1 트랜지스터(T1)가 턴-온되어 소정의 전류가 제2 노드(N2)로 흐를 수 있다. 제1 트랜지스터(T1)로부터 흐르는 전류는 스토리지 커패시터(Cst)와 기생 커패시터(CLE)를 결합한 용량(C=Cst+CLE)에 저장되고, 이에 따라, 제2 노드(N2)의 전압이 상승할 수 있다. 여기서, 제2 노드(N2)의 전압 상승폭은 제1 트랜지스터(T1)의 이동도에 대응되어 화소(PX)마다 다르게 설정될 수 있고, 이에 따라, 제1 트랜지스터(T1)의 이동도가 보상될 수 있다. 이를 위해, 제4 기간(T14)에 할당되는 시간은 화소들(PX) 각각에 포함된 제1 트랜지스터(T1)의 이동도가 보상될 수 있도록 실험적으로 결정될 수 있다.
제5 기간(T15)에는 저준위 전압의 제1 게이트 신호(GW)가 제공될 수 있고, 이에 따라, 제2 트랜지스터(T2)가 턴-오프될 수 있다. 제5 기간(T15) 동안 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 구동 전압(ELVDD)으로부터 발광 소자(LE)를 경유하여 공통 전압(ELVSS)으로 흐르는 전류량을 제어할 수 있다. 이에 따라, 발광 소자(LE)는 상기 전류량에 대응하여 소정 휘도의 광을 방출할 수 있다.
도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 및 도 12는 도 4의 화소를 구현하는 일 예를 나타내는 배치도들이다.
도 6 내지 도 12를 참조하면, 기판(110) 상에는 순차적으로 제1 반도체층(120), 제1 도전층(131, 132, 133, 332), 제2 도전층(141, 142, 143, 144), 제2 반도체층(151, 152), 제3 도전층(161, 162, 163, 164), 제4 도전층(171, 331, 173, 174, 175, 176, 177), 및 제5 도전층(181, 231, 183)이 배치될 수 있다. 제1 반도체층(120), 제1 도전층(131, 132, 133, 332), 제2 도전층(141, 142, 143, 144), 제2 반도체층(151, 152), 제3 도전층(161, 162, 163, 164), 제4 도전층(171, 331, 173, 174, 175, 176, 177), 및 제5 도전층(181, 231, 183)들에 의해 기판(110) 상에 제1 내지 제5 트랜지스터들(T1, T2, T3, T4, T5) 및 스토리지 커패시터(Cst)가 형성될 수 있다.
기판(110)은 투명 절연 기판을 포함할 수 있다. 예를 들면, 기판(110)은 유리 기판, 석영 기판, 플라스틱 기판 등으로 형성될 수 있다. 일 실시예에 있어서, 기판(110)은 유기 절연층 및 무기 절연층이 교번적으로 적층된 구조를 포함할 수 있다. 예를 들면, 기판(110)은 폴리이미드(PI)를 포함하는 제1 유기 절연층, 실리콘 화합물 및/또는 비정질 실리콘을 포함하는 제1 무기 절연층, 폴리이미드를 포함하는 제2 유기 절연층, 및 실리콘 화합물을 포함하는 제2 무기 절연층이 적층된 구조로 형성될 수 있다.
도 6에 도시된 바와 같이, 기판(110) 상에는 제1 반도체층(120)이 배치될 수 있다. 도 6에는 도시되지 않았으나, 기판(110)과 제1 반도체층(120) 사이에는 이들을 절연시키는 버퍼층이 개재될 수 있다. 상기 버퍼층은 기판(110)으로부터 불순물이 확산되는 현상을 방지할 수 있고, 제1 반도체층(120)을 형성하기 위한 결정화 공정에서 열의 전달 속도를 조절할 수 있다. 상기 버퍼층은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다.
제1 반도체층(120)은 제5 트랜지스터(T5)의 소스 영역, 드레인 영역, 및 채널 영역을 포함할 수 있다.
일 실시예에 있어서, 제1 반도체층(120)은 다결정 실리콘으로 형성될 수 있다. 예를 들면, 상기 버퍼층 상에 비정질 실리콘을 증착한 후에, 이를 결정화하여 다결정 실리콘층을 형성할 수 있다. 그 다음, 상기 다결정 실리콘층을 패터닝하여 제1 반도체층(120)을 형성할 수 있다.
도 7에 도시된 바와 같이, 제1 반도체층(120) 상에는 제1 도전층(131, 132, 133, 332)이 배치될 수 있다. 도 7에는 도시되지 않았으나, 제1 반도체층(120)과 제1 도전층(131, 132, 133, 332) 사이에는 이들을 절연시키는 제1 절연층이 개재될 수 있다. 상기 제1 절연층은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다.
제1 도전층(131, 132, 133, 332)은 초기화 전압선(131), 발광 제어선(132), 제1 커패시터 전극(133), 및 제2 표시 구동 전압선(332)을 포함할 수 있다. 초기화 전압선(131), 발광 제어선(132), 및 제2 표시 구동 전압선(332)은 대체적으로 제2 방향(DR2)을 따라 연장될 수 있다. 제1 반도체층(120)과 중첩하는 발광 제어선(132)의 일부는 제5 트랜지스터(T5)의 게이트 전극으로 기능할 수 있다. 제1 반도체층(120)과 발광 제어선(132)은 제5 트랜지스터(T5)를 형성할 수 있다. 제1 도전층(131, 132, 133, 332)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등으로 형성될 수 있다.
도 8에 도시된 바와 같이, 제1 도전층(131, 132, 133, 332) 상에는 제2 도전층(141, 142, 143, 144)이 배치될 수 있다. 도 8에는 도시되지 않았으나, 제1 도전층(131, 132, 133, 332)과 제2 도전층(141, 142, 143, 144) 사이에는 이들을 절연시키는 제2 절연층이 개재될 수 있다. 상기 제2 절연층은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다.
제2 도전층(141, 142, 143, 144)은 제1 하부 게이트선(141), 제2 하부 게이트선(142), 제3 하부 게이트선(143), 및 제2 커패시터 전극(144)을 포함할 수 있다. 제1 하부 게이트선(141), 제2 하부 게이트선(142), 및 제3 하부 게이트선(143)은 대체적으로 제2 방향(DR2)을 따라 연장될 수 있다. 제1 커패시터 전극(133)과 제2 커패시터 전극(144)은 스토리지 커패시터(Cst)를 형성할 수 있다. 제2 도전층(141, 142, 143, 144)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등으로 형성될 수 있다.
도 9에 도시된 바와 같이, 제2 도전층(141, 142, 143, 144) 상에는 제2 반도체층(151, 152)이 배치될 수 있다. 도 9에는 도시되지 않았으나, 제2 도전층(141, 142, 143, 144)과 제2 반도체층(151, 152) 사이에는 이들을 절연시키는 제3 절연층이 개재될 수 있다. 상기 제3 절연층은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다.
제2 반도체층(151, 152)은 제1 반도체 패턴(151) 및 제2 반도체 패턴(152)을 포함할 수 있다. 제1 반도체 패턴(151)은 제1 트랜지스터(T1)의 소스 영역, 드레인 영역 및 채널 영역, 그리고 제4 트랜지스터(T4)의 소스 영역, 드레인 영역 및 채널 영역을 포함할 수 있다. 제2 반도체 패턴(152)은 제2 트랜지스터(T2)의 소스 영역, 드레인 영역 및 채널 영역, 그리고 제3 트랜지스터(T3)의 소스 영역, 드레인 영역 및 채널 영역을 포함할 수 있다.
제1 반도체 패턴(151)과 중첩하는 제1 커패시터 전극(133)의 일부는 제1 트랜지스터(T1)의 하부 게이트 전극으로 기능할 수 있다. 제2 반도체 패턴(152)과 중첩하는 제1 하부 게이트선(141)의 일부는 제2 트랜지스터(T2)의 하부 게이트 전극으로 기능할 수 있다. 제2 반도체 패턴(152)과 중첩하는 제2 하부 게이트선(142)의 일부는 제3 트랜지스터(T3)의 하부 게이트 전극으로 기능할 수 있다. 제1 반도체 패턴(151)과 중첩하는 제3 하부 게이트선(143)의 일부는 제4 트랜지스터(T4)의 하부 게이트 전극으로 기능할 수 있다.
일 실시예에 있어서, 제2 반도체층(151, 152)은 산화물 반도체로 형성될 수 있다. 예를 들면, 상기 제3 절연층 상에 산화물 반도체를 증착한 후에, 이를 패터닝하여 제2 반도체층(151, 152)을 형성할 수 있다.
도 10에 도시된 바와 같이, 제2 반도체층(151, 152) 상에는 제3 도전층(161, 162, 163, 164)이 배치될 수 있다. 도 10에는 도시되지 않았으나, 제2 반도체층(151, 152)과 제3 도전층(161, 162, 163, 164) 사이에는 이들을 절연시키는 제4 절연층이 개재될 수 있다. 상기 제4 절연층은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다.
제3 도전층(161, 162, 163, 164)은 제1 상부 게이트선(161), 제2 상부 게이트선(162), 제3 상부 게이트선(163), 및 제1 도전 패턴(164)을 포함할 수 있다. 제1 상부 게이트선(161), 제2 상부 게이트선(162), 및 제3 상부 게이트선(163)은 대체적으로 제2 방향(DR2)을 따라 연장될 수 있다. 제1 반도체 패턴(151)과 중첩하는 제1 도전 패턴(164)의 일부는 제1 트랜지스터(T1)의 상부 게이트 전극으로 기능할 수 있다. 제2 반도체 패턴(152)과 중첩하는 제1 상부 게이트선(161)의 일부는 제2 트랜지스터(T2)의 상부 게이트 전극으로 기능할 수 있다. 제2 반도체 패턴(152)과 중첩하는 제2 상부 게이트선(162)의 일부는 제3 트랜지스터(T3)의 상부 게이트 전극으로 기능할 수 있다. 제1 반도체 패턴(151)과 중첩하는 제3 상부 게이트선(163)의 일부는 제4 트랜지스터(T4)의 상부 게이트 전극으로 기능할 수 있다. 제3 도전층(161, 162, 163, 164)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등으로 형성될 수 있다.
제1 커패시터 전극(133), 제1 반도체 패턴(151), 및 제1 도전 패턴(164)은 제1 트랜지스터(T1)를 형성할 수 있고, 제1 하부 게이트선(141), 제2 반도체 패턴(152), 및 제1 상부 게이트선(161)은 제2 트랜지스터(T2)를 형성할 수 있다. 제2 하부 게이트선(142), 제2 반도체 패턴(152), 및 제2 상부 게이트선(162)은 제3 트랜지스터(T3)를 형성할 수 있고, 제3 하부 게이트선(143), 제1 반도체 패턴(151), 및 제3 상부 게이트선(163)은 제4 트랜지스터(T4)를 형성할 수 있다.
도 11에 도시된 바와 같이, 제3 도전층(161, 162, 163, 164) 상에는 제4 도전층(171, 331, 173, 174, 175, 176, 177)이 배치될 수 있다. 도 11에는 도시되지 않았으나, 제3 도전층(161, 162, 163, 164)과 제4 도전층(171, 331, 173, 174, 175, 176, 177) 사이에는 이들을 절연시키는 제5 절연층이 개재될 수 있다. 상기 제5 절연층은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다.
제4 도전층(171, 331, 173, 174, 175, 176, 177)은 기준 전압선(171), 제1 표시 구동 전압선(331), 제2 도전 패턴(173), 제3 도전 패턴(174), 제4 도전 패턴(175), 제5 도전 패턴(176), 및 제6 도전 패턴(177)을 포함할 수 있다. 기준 전압선(171) 및 제1 표시 구동 전압선(331)은 대체적으로 제1 방향(DR1)을 따라 연장될 수 있다. 기준 전압선(171)은 제1 접촉 구멍(CH1)을 통해 제2 반도체 패턴(152)에 연결될 수 있다. 제1 표시 구동 전압선(331)은 제2 접촉 구멍(CH2)을 통해 제1 반도체층(120)에 연결될 수 있고, 제3 접촉 구멍(CH3)을 통해 제2 표시 구동 전압선(332)에 연결될 수 있다. 제2 도전 패턴(173)은 제4 접촉 구멍(CH4)을 통해 제2 커패시터 전극(144)에 연결될 수 있고, 제5 접촉 구멍(CH5)을 통해 제1 반도체 패턴(151)에 연결될 수 있다. 제3 도전 패턴(174)은 제6 접촉 구멍(CH6)을 통해 제1 커패시터 전극(133)에 연결될 수 있고, 제7 접촉 구멍(CH7)을 통해 제2 반도체 패턴(152)에 연결될 수 있으며, 제8 접촉 구멍(CH8)을 통해 제1 도전 패턴(164)에 연결될 수 있다. 제4 도전 패턴(175)은 제9 접촉 구멍(CH9)을 통해 제1 반도체층(120)에 연결될 수 있고, 제10 접촉 구멍(CH10)을 통해 제1 반도체 패턴(151)에 연결될 수 있다. 제5 도전 패턴(176)은 제11 접촉 구멍(CH11)을 통해 제2 반도체 패턴(152)에 연결될 수 있다. 제6 도전 패턴(177)은 제12 접촉 구멍(CH12)을 통해 초기화 전압선(131)에 연결될 수 있고, 제13 접촉 구멍(CH13)을 통해 제1 반도체 패턴(151)에 연결될 수 있다. 제4 도전층(171, 331, 173, 174, 175, 176, 177)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등으로 형성될 수 있다.
도 12에 도시된 바와 같이, 제4 도전층(171, 331, 173, 174, 175, 176, 177) 상에는 제5 도전층(181, 231, 183)이 배치될 수 있다. 도 12에는 도시되지 않았으나, 제4 도전층(171, 331, 173, 174, 175, 176, 177)과 제5 도전층(181, 231, 183) 사이에는 이들을 절연시키는 제6 절연층이 개재될 수 있다. 상기 제6 절연층은 폴리이미드 등을 포함할 수 있다.
제5 도전층(181, 231, 183)은 데이터선(181), 제1 표시 공통 전압선(231), 및 제7 도전 패턴(183)을 포함할 수 있다. 데이터선(181) 및 제1 표시 공통 전압선(231)은 대체적으로 제1 방향(DR1)을 따라 연장될 수 있다. 데이터선(181)은 제14 접촉 구멍(CH14)을 통해 제5 도전 패턴(176)에 연결될 수 있다. 제7 도전 패턴(183)은 제15 접촉 구멍(CH15)을 통해 제2 도전 패턴(173)에 연결될 수 있다. 제5 도전층(181, 231, 183)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등으로 형성될 수 있다.
전술한 바와 같이, 제1 표시 공통 전압선(231)은 화소(PX) 내에서 제1 방향(DR1)을 따라 연장될 수 있다. 일 실시예에 있어서, 제1 표시 공통 전압선(231)은 데이터선(181)과 동일 층에 배치될 수 있다.
전술한 바와 같이, 제1 표시 구동 전압선(331)은 화소(PX) 내에서 제1 방향(DR1)을 따라 연장될 수 있고, 제2 표시 구동 전압선(332)은 화소(PX) 내에서 제2 방향(DR2)을 따라 연장될 수 있다. 일 실시예에 있어서, 제1 표시 구동 전압선(331)은 기준 전압선(171)과 동일 층에 배치될 수 있고, 제2 표시 구동 전압선(332)은 초기화 전압선(131), 발광 제어선(132), 및 제1 커패시터 전극(133)과 동일 층에 배치될 수 있다. 이 경우, 서로 다른 층들에 배치되는 제1 표시 구동 전압선(331)과 제2 표시 구동 전압선(332)은 제3 접촉 구멍(CH3)을 통해 연결될 수 있다.
도 13은 도 1의 표시 장치에 포함된 공통 전압선의 다른 예를 나타내는 평면도이다. 도 14는 도 1의 표시 장치에 포함된 구동 전압선의 다른 예를 나타내는 평면도이다.
도 1, 도 13, 및 도 14를 참조하면, 표시 장치는 기판(110), 공통 전압선(200), 및 구동 전압선(300)을 포함할 수 있다.
도 13에 도시된 바와 같이, 공통 전압선(200)은 기판(110) 상에 배치될 수 있고, 화소들(PX)에 공통 전압(ELVSS)을 제공할 수 있다. 공통 전압선(200)은 주변 공통 전압선(210), 연결 공통 전압선(220), 및 복수의 표시 공통 전압선들을 포함할 수 있다. 일 실시예에 있어서, 상기 복수의 표시 공통 전압선들은 복수의 제1 표시 공통 전압선들(231) 및 복수의 제2 표시 공통 전압선들(232)을 포함할 수 있다.
제1 표시 공통 전압선들(231)은 표시 영역(DA)을 가로지를 수 있다. 제1 표시 공통 전압선들(231) 각각은 주변 공통 전압선(210)의 서로 다른 부분들을 연결할 수 있다. 일 실시예에 있어서, 제1 표시 공통 전압선들(231)은 제1 방향(DR1)을 따라 연장될 수 있고, 제1 표시 공통 전압선들(231) 각각은 표시 영역(DA)을 중심으로 주변 공통 전압선(210)의 서로 마주보는 부분들을 연결할 수 있다. 예를 들면, 제1 표시 공통 전압선들(231) 각각은 주변 공통 전압선(210)의 상변 및 하변을 연결할 수 있다.
제2 표시 공통 전압선들(232)은 표시 영역(DA)을 가로지를 수 있다. 제2 표시 공통 전압선들(232) 각각은 주변 공통 전압선(210)의 서로 다른 부분들을 연결할 수 있다. 일 실시예에 있어서, 제2 표시 공통 전압선들(232)은 제2 방향(DR2)을 따라 연장될 수 있고, 제2 표시 공통 전압선들(232) 각각은 표시 영역(DA)을 중심으로 주변 공통 전압선(210)의 서로 마주보는 부분들을 연결할 수 있다. 예를 들면, 제2 표시 공통 전압선들(232) 각각은 주변 공통 전압선(210)의 좌변 및 우변을 연결할 수 있다.
일 실시예에 있어서, 제2 표시 공통 전압선들(232)은 표시 영역(DA) 내에서 제1 표시 공통 전압선들(231)과 다른 층에 배치될 수 있다. 제2 표시 공통 전압선들(232) 각각은 다른 층에 배치된 제1 표시 공통 전압선들(231)과 접촉 구멍을 통해 연결될 수 있다.
일 실시예에 있어서, 제1 표시 공통 전압선들(231) 및 제2 표시 공통 전압선들(232)은 발광 소자(LE)의 공통 전극(E2)과 연결되지 않을 수 있다. 주변 공통 전압선(210)이 주변 영역(PA)에서 발광 소자(LE)의 공통 전극(E2)과 연결되기 때문에, 제1 표시 공통 전압선들(231) 및 제2 표시 공통 전압선들(232)이 발광 소자(LE)의 공통 전극(E2)과 연결되지 않더라도, 발광 소자(LE)의 공통 전극(E2)에 공통 전압(ELVSS)이 제공될 수 있다.
표시 영역(DA) 내의 발광 소자(LE)의 공통 전극(E2)에서 발생한 전류는 주변 영역(PA) 내의 공통 전극(E2)으로 이동할 수 있고, 표시 영역(DA)을 가로지르는 제1 표시 공통 전압선(231)을 따라 주변 공통 전압선(210)의 상변으로부터 하변으로 흐르거나 표시 영역(DA)을 가로지르는 제2 표시 공통 전압선(232)을 따라 주변 공통 전압선(210)의 좌변으로부터 우변으로 흐를 수 있다. 이에 따라, 공통 전압(ELVSS)의 전압 강하를 최소화할 수 있다. 또한, 공통 전압(ELVSS)의 전압 강하를 최소화함으로써, 표시 장치의 휘도 균일도를 향상시킬 수 있다.
도 14에 도시된 바와 같이, 구동 전압선(300)은 기판(110) 상에 배치될 수 있고, 화소들(PX)에 구동 전압(ELVDD)을 제공할 수 있다. 구동 전압선(300)은 주변 구동 전압선(310), 연결 구동 전압선(320), 및 복수의 표시 구동 전압선들을 포함할 수 있다. 일 실시예에 있어서, 상기 복수의 표시 구동 전압선들은 복수의 제1 표시 구동 전압선들(331)을 포함할 수 있다.
제1 표시 구동 전압선들(331)은 표시 영역(DA) 내에서 제1 표시 공통 전압선들(231) 및 제2 표시 공통 전압선들(232)과 다른 층에 배치될 수 있다. 이에 따라, 제1 표시 구동 전압선들(331)과 제1 및 제2 표시 공통 전압선들(231, 232)이 서로 절연될 수 있다.
도 15, 도 16, 및 도 17은 도 4의 화소를 구현하는 다른 예를 나타내는 배치도들이다.
도 6, 도 8 내지 도 10, 및 도 15 내지 도 17을 참조하면, 기판(110) 상에는 순차적으로 제1 반도체층(120), 제1 도전층(131, 132, 133, 232), 제2 도전층(141, 142, 143, 144), 제2 반도체층(151, 152), 제3 도전층(161, 162, 163, 164), 제4 도전층(171, 231, 173, 174, 175, 176, 177), 및 제5 도전층(181, 331, 183)이 배치될 수 있다. 제1 반도체층(120), 제1 도전층(131, 132, 133, 232), 제2 도전층(141, 142, 143, 144), 제2 반도체층(151, 152), 제3 도전층(161, 162, 163, 164), 제4 도전층(171, 231, 173, 174, 175, 176, 177), 및 제5 도전층(181, 331, 183)들에 의해 기판(110) 상에 제1 내지 제5 트랜지스터들(T1, T2, T3, T4, T5) 및 스토리지 커패시터(Cst)가 형성될 수 있다.
도 15에 도시된 바와 같이, 제1 반도체층(120) 상에는 제1 도전층(131, 132, 133, 232)이 배치될 수 있다. 제1 도전층(131, 132, 133, 232)은 초기화 전압선(131), 발광 제어선(132), 제1 커패시터 전극(133), 및 제2 표시 공통 전압선(232)을 포함할 수 있다. 초기화 전압선(131), 발광 제어선(132), 및 제2 표시 공통 전압선(232)은 대체적으로 제2 방향(DR2)을 따라 연장될 수 있다.
도 16에 도시된 바와 같이, 제3 도전층(161, 162, 163, 164) 상에는 제4 도전층(171, 231, 173, 174, 175, 176, 177)이 배치될 수 있다. 제4 도전층(171, 231, 173, 174, 175, 176, 177, 178)은 기준 전압선(171), 제1 표시 공통 전압선(231), 제2 도전 패턴(173), 제3 도전 패턴(174), 제4 도전 패턴(175), 제5 도전 패턴(176), 제6 도전 패턴(177), 및 제8 도전 패턴(178)을 포함할 수 있다. 기준 전압선(171) 및 제1 표시 공통 전압선(231)은 대체적으로 제1 방향(DR1)을 따라 연장될 수 있다. 제1 표시 공통 전압선(231)은 제3 접촉 구멍(CH3)을 통해 제1 표시 공통 전압선(232)에 연결될 수 있다. 제8 도전 패턴(178)은 제16 접촉 구멍(CH16)을 통해 제1 반도체층(120)에 연결될 수 있다.
도 17에 도시된 바와 같이, 제4 도전층(171, 231, 173, 174, 175, 176, 177) 상에는 제5 도전층(181, 331, 183)이 배치될 수 있다. 제5 도전층(181, 331, 183)은 데이터선(181), 제1 표시 구동 전압선(331), 및 제7 도전 패턴(183)을 포함할 수 있다. 데이터선(181) 및 제1 표시 구동 전압선(331)은 대체적으로 제1 방향(DR1)을 따라 연장될 수 있다. 제1 표시 구동 전압선(331)은 제17 접촉 구멍(CH17)을 통해 제8 도전 패턴(178)에 연결될 수 있다.
전술한 바와 같이, 제1 표시 공통 전압선(231)은 화소(PX) 내에서 제1 방향(DR1)을 따라 연장될 수 있고, 제2 표시 공통 전압선(232)은 화소(PX) 내에서 제2 방향(DR2)을 따라 연장될 수 있다. 일 실시예에 있어서, 제1 표시 공통 전압선(231)은 기준 전압선(171)과 동일 층에 배치될 수 있고, 제2 표시 공통 전압선(232)은 초기화 전압선(131), 발광 제어선(132), 및 제1 커패시터 전극(133)과 동일 층에 배치될 수 있다. 이 경우, 서로 다른 층들에 배치되는 제1 표시 공통 전압선(231)과 제2 표시 공통 전압선(232)은 제3 접촉 구멍(CH3)을 통해 연결될 수 있다.
전술한 바와 같이, 제1 표시 구동 전압선(331)은 화소(PX) 내에서 제1 방향(DR1)을 따라 연장될 수 있다. 일 실시예에 있어서, 제1 표시 구동 전압선(331)은 데이터선(181)과 동일 층에 배치될 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치는 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어 등에 포함되는 표시 장치에 적용될 수 있다.
이상, 본 발명의 예시적인 실시예들에 따른 표시 장치에 대하여 도면들을 참조하여 설명하였지만, 설시한 실시예들은 예시적인 것으로서 하기의 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
110: 기판 200: 공통 전압선
210: 주변 공통 전압선 231: 제1 표시 공통 전압선
232: 제2 표시 공통 전압선 300: 구동 전압선
310: 주변 구동 전압선 331: 제1 표시 구동 전압선
332: 제2 표시 구동 전압선

Claims (20)

  1. 발광 소자를 포함하는 화소가 배치되는 표시 영역 및 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 기판;
    상기 기판 상에 배치되고, 상기 화소에 공통 전압을 제공하는 공통 전압선; 및
    상기 주변 영역에 상기 표시 영역을 둘러싸도록 배치되는 주변 도전층을 포함하고,
    상기 공통 전압선은:
    상기 기판 상의 상기 주변 영역에 상기 표시 영역을 둘러싸도록 배치되고, 상기 발광 소자의 공통 전극과 연결되는 주변 공통 전압선; 및
    상기 표시 영역을 가로지르고, 각각이 상기 주변 공통 전압선의 서로 다른 부분들을 연결하며, 상기 발광 소자의 상기 공통 전극과 연결되지 않는 복수의 표시 공통 전압선들을 포함하고,
    상기 주변 도전층은 상기 주변 공통 전압선과 상기 발광 소자의 상기 공통 전극 사이의 상기 주변 영역에 배치되고,
    상기 주변 공통 전압선은 상기 주변 도전층을 통해 상기 발광 소자의 상기 공통 전극과 연결되는, 표시 장치.
  2. 제1 항에 있어서,
    상기 복수의 표시 공통 전압선들은 제1 방향으로 연장되고, 각각이 상기 표시 영역을 중심으로 상기 주변 공통 전압선의 서로 마주보는 부분들을 연결하는 복수의 제1 표시 공통 전압선들을 포함하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 방향을 따라 상기 표시 영역을 가로지르고, 상기 화소에 데이터 신호를 제공하는 데이터선을 더 포함하고,
    상기 복수의 제1 표시 공통 전압선들은 상기 데이터선과 동일 층에 배치되는, 표시 장치.
  4. 제2 항에 있어서,
    상기 제1 방향을 따라 상기 표시 영역을 가로지르고, 상기 화소에 기준 전압을 제공하는 기준 전압선을 더 포함하고,
    상기 복수의 제1 표시 공통 전압선들은 상기 기준 전압선과 동일 층에 배치되는, 표시 장치.
  5. 제2 항에 있어서,
    상기 복수의 표시 공통 전압선들은 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 각각이 상기 표시 영역을 중심으로 상기 주변 공통 전압선의 서로 마주보는 부분들을 연결하는 복수의 제2 표시 공통 전압선들을 더 포함하는, 표시 장치.
  6. 제5 항에 있어서,
    상기 복수의 제2 표시 공통 전압선들은 상기 복수의 제1 표시 공통 전압선들과 다른 층에 배치되고,
    각각의 상기 복수의 제2 표시 공통 전압선들은 상기 복수의 제1 표시 공통 전압선들과 접촉 구멍을 통해 연결되는, 표시 장치.
  7. 제5 항에 있어서,
    상기 복수의 제2 표시 공통 전압선들은 상기 화소에 포함된 커패시터의 일 전극과 동일 층에 배치되는, 표시 장치.
  8. 제1 항에 있어서,
    상기 주변 공통 전압선은 상기 표시 영역을 전체적으로 둘러싸는 닫힌(closed) 형상을 갖는, 표시 장치.
  9. 삭제
  10. 제1 항에 있어서,
    상기 주변 도전층은 상기 발광 소자의 화소 전극과 동일 층에 배치되는, 표시 장치.
  11. 제1 항에 있어서,
    상기 화소는 상기 발광 소자에 구동 전류를 제공하는 제1 트랜지스터를 포함하고,
    상기 제1 트랜지스터는 N형 트랜지스터인, 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 트랜지스터는 산화물 반도체를 포함하는, 표시 장치.
  13. 제11 항에 있어서,
    상기 화소는:
    상기 제1 트랜지스터에 데이터 신호를 제공하는 제2 트랜지스터;
    상기 제1 트랜지스터에 기준 전압을 제공하는 제3 트랜지스터; 및
    상기 발광 소자에 초기화 전압을 제공하는 제4 트랜지스터를 더 포함하고,
    상기 제2 트랜지스터, 상기 제3 트랜지스터, 및 상기 제4 트랜지스터는 N형 트랜지스터인, 표시 장치.
  14. 제13 항에 있어서,
    상기 제2 트랜지스터, 상기 제3 트랜지스터, 및 상기 제4 트랜지스터는 산화물 반도체를 포함하는, 표시 장치.
  15. 제11 항에 있어서,
    상기 화소는:
    상기 발광 소자에 구동 전압을 제공하는 제5 트랜지스터를 더 포함하고,
    상기 제5 트랜지스터는 P형 트랜지스터인, 표시 장치.
  16. 제15 항에 있어서,
    상기 제5 트랜지스터는 다결정 실리콘을 포함하는, 표시 장치.
  17. 제1 항에 있어서,
    상기 기판 상에 배치되고, 상기 화소에 구동 전압을 제공하는 구동 전압선을 더 포함하고,
    상기 구동 전압선은:
    상기 기판 상의 상기 주변 영역에 상기 표시 영역의 일 측에 대응하도록 배치되는 주변 구동 전압선; 및
    상기 표시 영역을 가로지르고, 상기 주변 구동 전압선에 연결되며, 상기 발광 소자의 화소 전극과 연결되는 복수의 표시 구동 전압선들을 포함하는, 표시 장치.
  18. 제17 항에 있어서,
    상기 복수의 표시 구동 전압선들은 상기 복수의 표시 공통 전압선들과 다른 층에 배치되는, 표시 장치.
  19. 제17 항에 있어서,
    상기 복수의 표시 구동 전압선들은 제1 방향으로 연장되고, 상기 주변 구동 전압선에 연결되는 복수의 제1 표시 구동 전압선들을 포함하는, 표시 장치.
  20. 제19 항에 있어서,
    상기 복수의 표시 구동 전압선들은 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 각각이 상기 복수의 제1 표시 구동 전압선들과 연결되는 복수의 제2 표시 구동 전압선들을 더 포함하는, 표시 장치.
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