KR102803558B1 - 표시 장치 및 그 제조방법 - Google Patents

Abstract

표시 장치가 제공된다. 일 실시예에 따른 표시 장치는 제1 표시 기판, 상기 제1 표시 기판과 대향하는 제2 표시 기판, 및 상기 제1 표시 기판과 상기 제2 표시 기판 사이에 배치된 액정층을 포함하며, 상기 제1 표시 기판은 상기 제2 표시 기판을 향해 돌출하여 상기 제1 표시 기판과 상기 제2 표시 기판 사이의 간격을 유지하는 복수의 스페이서를 포함하고, 상기 복수의 스페이서는 상면의 최저점과 최고점의 차이가 0.1 내지 0.5㎛인 적어도 하나의 갭 스페이서를 포함할 수 있다.

Description

표시 장치 및 그 제조방법{DISPLAY DEVICE AND METHOD FOR MANUFACTURING OF THE SAME}

본 발명은 표시 장치 및 그 제조방법에 관한 것이다.

표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.

표시 장치 중 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전기장 생성전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.

표시 장치는 액정층의 셀갭을 유지하기 위한 스페이서들을 포함할 수 있다. 그러나, 스페이서들 중 일부는 제조 공정 중 이물에 의해 높이가 높게 형성되어, 표시 장치의 불량을 발생시킬 수 있다.

본 발명이 해결하고자 하는 과제는 스페이서들의 제조 공정 중 제조 불량을 검출하고 리페어할 수 있는 표시 장치 및 그 제조방법을 제공하는 것이다.

또한, 본 발명의 해결하고자 하는 과제는 표시 장치의 불량을 저감하여 수율을 개선할 수 있는 표시 장치 및 그 제조방법을 제공하는 것이다.

본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 표시 기판, 상기 제1 표시 기판과 대향하는 제2 표시 기판, 및 상기 제1 표시 기판과 상기 제2 표시 기판 사이에 배치된 액정층을 포함하며, 상기 제1 표시 기판은 상기 제2 표시 기판을 향해 돌출하여 상기 제1 표시 기판과 상기 제2 표시 기판 사이의 간격을 유지하는 복수의 스페이서를 포함하고, 상기 복수의 스페이서는 상면의 최저점과 최고점의 차이가 0.1 내지 0.5㎛인 적어도 하나의 갭 스페이서를 포함할 수 있다.

상기 갭 스페이서의 상면은 상기 제2 표시 기판과 맞닿을 수 있다.

상기 복수의 스페이서는 상기 갭 스페이서와 이격된 복수의 메인 스페이서를 더 포함하며, 상기 복수의 메인 스페이서의 상면은 상기 제2 표시 기판과 맞닿을 수 있다.

상기 복수의 메인 스페이서의 상면의 최저점과 최고점의 차이는 0.1㎛ 미만일 수 있다.

상기 복수의 스페이서는 상기 갭 스페이서 및 상기 복수의 메인 스페이서와 각각 이격된 복수의 서브 스페이서를 더 포함하며, 상기 각 서브 스페이서의 상면은 상기 제2 표시 기판과 이격될 수 있다.

상기 제1 표시 기판으로부터 상기 제2 표시 기판을 분리하였을 때의 상기 갭 스페이서의 높이는 상기 메인 스페이서의 높이보다 클 수 있다.

상기 제1 표시 기판은 복수의 화소 전극을 더 포함하며, 상기 서브 스페이서는 상기 화소 전극과 중첩하는 복수의 제1 서브부, 및 상기 화소 전극과 비중첩하며 상기 복수의 제1 서브부를 연결하는 제2 서브부를 포함할 수 있다.

상기 갭 스페이서는 착색 물질을 포함할 수 있다.

상기 복수의 스페이서는 상기 착색 물질을 포함하는 복수의 메인 스페이서와 복수의 서브 스페이서를 더 포함하되, 상기 복수의 메인 스페이서는 상기 갭 스페이서와 이격되고 상기 제2 표시 기판과 맞닿으며, 상기 복수의 서브 스페이서는 상기 갭 스페이서 및 상기 복수의 메인 스페이서와 각각 이격되고 상기 제2 표시 기판과 이격될 수 있다.

상기 서브 스페이서, 상기 메인 스페이서 및 상기 갭 스페이서는 광학 밀도가 0.15 내지 1.05일 수 있다.

또한, 일 실시예에 따른 표시 장치는 화소 전극이 배치된 부화소부 및 스위칭 소자가 배치된 스위칭 소자 영역을 포함하는 복수의 색 화소를 포함하는 제1 표시 기판, 상기 제1 표시 기판과 대향하는 제2 표시 기판, 상기 제1 표시 기판과 상기 제2 표시 기판 사이에 배치된 액정층, 및 상기 제1 표시 기판은 상기 제2 표시 기판을 향해 돌출하여 상기 제1 표시 기판과 상기 제2 표시 기판 사이의 간격을 유지하며 상기 스위칭 소자 영역과 중첩하는 복수의 스페이서를 포함하고, 상기 복수의 스페이서는 상면이 상기 제2 표시 기판과 맞닿는 적어도 하나의 갭 스페이서와 복수의 메인 스페이서를 포함하며, 상기 갭 스페이서의 최대 높이 거칠기는 상기 메인 스페이서의 최대 높이 거칠기보다 클 수 있다.

상기 갭 스페이서의 상기 최대 높이 거칠기는 상기 메인 스페이서의 상기 최대 높이 거칠기의 10배 이상일 수 있다.

상기 복수의 스페이서는 상면이 상기 제2 표시 기판과 이격된 복수의 서브 스페이서를 더 포함하며, 상기 갭 스페이서의 상기 최대 높이 거칠기는 상기 서브 스페이서의 최대 높이 거칠기의 10배 이상일 수 있다.

상기 서브 스페이서의 최대 높이 거칠기는 상기 메인 스페이서의 최대 높이 거칠기의 0.9배 내지 1.1배 사이일 수 있다.

상기 복수의 스페이서는 상면이 상기 제2 표시 기판과 이격된 복수의 서브 스페이서를 더 포함하며, 상기 서브 스페이서의 최대 높이 거칠기는 상기 메인 스페이서의 최대 높이 거칠기와 동일할 수 있다.

또한, 일 실시예에 따른 표시 장치의 제조 방법은 제1 기판 상에 스페이서 코팅층을 형성하는 단계, 상기 스페이서 코팅층을 패터닝하여 복수의 스페이서를 형성하는 단계, 상기 복수의 스페이서가 형성된 상기 제1 기판의 상부에서 일정 높이만큼 연마 공정을 진행하는 단계, 및 상기 복수의 스페이서 상부에 제2 기판을 배치하는 단계를 포함할 수 있다.

상기 복수의 스페이서를 형성하는 단계 이전에, 상기 스페이서 코팅층이 형성된 상기 제1 기판에 이물의 유무를 검사하는 제1 검사 단계를 더 포함할 수 있다.

상기 제1 검사 단계는 광학 검출기를 이용하여 상기 스페이서 코팅층의 그레이 값을 판별하여 이물의 유무를 검사할 수 있다.

상기 연마 공정 단계 이전에, 상기 복수의 스페이서의 그레이 값을 검사하는 제2 검사 단계를 더 포함할 수 있다.

상기 제2 검사 단계는 광학 검출기를 이용하여 정상 스페이서의 그레이 값과 비정상 스페이서의 그레이 값의 차이를 판별할 수 있다.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

일 실시예에 따른 표시 장치 및 그 제조방법에 의하면, 이물에 의해 높이가 높게 형성된 스페이서를 연마 공정을 통해 리페어함으로써, 표시 장치의 화이트 스팟 불량을 저감하고 제조 수율을 향상시킬 수 있다.

실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 화소들을 나타낸 평면도이다.
도 3은 제1 색 화소를 나타낸 평면도이다.
도 4는 도 3의 제1 색 화소를 개략적으로 나타낸 평면도이다.
도 5는 도 3의 I-I'에 따른 단면 구조를 나타낸 단면도이다.
도 6은 도 3의 II-II'에 따른 단면 구조를 나타낸 단면도이다.
도 7은 도 2에 도시된 제3 색 화소를 나타낸 평면도이다.
도 8은 제3 색 화소를 개략적으로 나타낸 평면도이다.
도 9는 도 7의 III-III'에 따른 단면 구조를 나타낸 단면도이다.
도 10은 도 7의 IV-IV'에 따른 단면 구조를 나타낸 단면도이다.
도 11 및 도 12는 일 실시예에 따른 표시장치의 스페이서들의 배치를 나타낸 평면도들이다.
도 13은 다른 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 14는 다른 실시예에 따른 표시 장치의 갭 스페이서와 메인 스페이서를 나타낸 단면도이다.
도 15는 일 실시예에 따른 표시 장치의 제조 방법을 공정별로 나타낸 플로어 차트이다.
도 16 내지 도 19는 일 실시예에 따른 표시 장치의 제조 방법을 공정별로 나타낸 단면도들이다.
도 20은 제1 기판의 영역별 그레이 값의 편차를 나타낸 도표이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.

이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.

도 1은 일 실시예에 따른 표시 장치의 평면도이다.

도 1을 참조하면, 일 실시예에 따른 표시 장치(1)에는 표시 영역(DA) 및 표시 영역(DA)의 주변에 위치한 비표시 영역(NDA)이 정의될 수 있다. 표시 영역(DA)은 표시 장치(1)의 중심부에 위치하고, 비표시 영역(NDA)은 표시 장치(1)의 테두리부에 위치하고, 표시 영역(DA)을 둘러쌀 수 있다. 몇몇 실시예에서 비표시 영역(NDA)은 표시 영역(DA)의 하측에만 배치될 수 있거나, 비표시 영역(NDA)은 표시 영역(DA)의 후면에 배치될 수도 있다. 표시 영역(DA)은 화상을 표시하는 영역일 수 있고, 비표시 영역(NDA)은 표시 영역(DA)과 달리 화상을 표시하지 않는 영역일 수 있지만, 이에 한정되는 것은 아니다. 비표시 영역(NDA)에는 게이트 구동부(SD), 및 데이터 구동부(DD)가 배치될 수 있다. 표시 장치(1)는 제1 기판(SUB1)을 포함할 수 있다. 제1 기판(SUB1)에는 전술한 표시 영역(DA), 및 비표시 영역(NDA)이 표시 장치(1)와 마찬가지로 정의될 수 있다.

표시 영역(DA)에는 복수의 화소(PX)가 위치할 수 있다. 복수의 화소(PX)는 제1 방향(DR1), 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 매트릭스 배열 방식으로 배열될 수 있다. 제1 방향(DR1)과 제2 방향(DR2)은 이에 한정되는 것은 아니지만 상호 직교할 수 있다. 본 실시예에서, 제1 방향(DR1)은 표시 장치(1)의 장변 연장 방향을 지칭하고, 제2 방향(DR2)은 표시 장치(1)의 단변 연장 방향을 지칭할 수 있다.

복수의 화소(PX)의 형상은 평면도상 직사각형 또는 정사각형일 수 있지만, 이에 한정되는 것은 아니고 각 변이 표시 장치(1)의 일변 방향에 대해 기울어진 마름모 형상일 수도 있다. 복수의 화소(PX)는 여러 색 화소(PX)를 포함할 수 있다. 예를 들어 복수의 화소(PX)는, 이에 제한되는 것은 아니지만, 적색의 제1 색 화소(PX), 녹색의 제2 색 화소(PX) 및 청색의 제3 색 화소(PX)를 포함할 수 있다. 각 색 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다.

게이트 구동부(SD)는 표시 영역(DA)의 각 화소(PX)에 제1 방향(DR1)을 따라 연장된 스캔 라인(SL)을 통해 게이트 구동 신호를 인가한다. 일 실시예에서는 게이트 구동부(SD)가 표시 영역(DA)의 일 단변에 인접 배치된 것으로 도시하였지만, 이에 한정되지 않으며 표시 영역(DA) 양 단변에 각각 위치할 수도 있다. 데이터 구동부(DD)는 표시 영역(DA)의 각 화소(PX)에 제2 방향(DR2)을 따라 연장된 데이터 라인(DL)을 통해 데이터 구동 신호를 인가한다. 데이터 구동부(DD)는 표시 영역(DA)의 일 장변(하측 장변)에 인접 배치된 것으로 예시되었다.

도 2는 일 실시예에 따른 표시 장치의 화소들을 나타낸 평면도이다. 도 3은 제1 색 화소를 나타낸 평면도이다.

도 2를 참조하면, 화소(PX)는 복수의 색 화소(SPX1, SPX2, SPX3)를 포함할 수 있다. 일 실시예에서 제1 색 화소(SPX1)는 적색 화소일 수 있고, 제2 색 화소(SPX2)는 녹색 화소일 수 있고, 제3 색 화소(SPX3)는 청색 화소일 수 있다. 각 색 화소(SPX1, SPX2, SPX3)에는 각각 데이터 라인(DL), 게이트 라인(SL), 유지 라인(CSTL1)이 지나갈 수 있다. 데이터 라인(DL)은 제2 방향(DR2)을 따라 연장되고, 게이트 라인(SL)은 제1 방향(DR1)을 따라 연장될 수 있다.

유지 라인(CSTL1)은 제1 방향(DR1)을 따라 연장된 메인 유지 라인부, 및 상기 메인 유지 라인부와 연결되고 제2 방향(DR2)을 따라 연장된 서브 유지 라인부를 포함할 수 있다. 상기 서브 유지 라인부는 2개일 수 있다. 상기 서브 유지 라인부 중 하나는 각 색 화소(SPX1, SPX2, SPX3)와 연결된 데이터 라인(DL)과 후술할 각 색 화소(SPX1, SPX2, SPX3)의 제1 및 제2 부화소 전극의 사이에 배치될 수 있고, 상기 서브 유지 라인부 중 다른 하나는 각 색 화소(SPX1, SPX2, SPX3)의 제1 또는 제2 부화소 전극과 인접한 색 화소(SPX1, SPX2, SPX3)와 연결되는 데이터 라인(DL)의 사이에 배치될 수 있다.

하나의 화소(PX)에 포함된 각 색 화소(SPX1, SPX2, SPX3)에는 서로 다른 데이터 라인(DL)이 지나갈 수 있다. 각 색 화소(SPX1, SPX2, SPX3)를 지나가는 데이터 라인(DL)은 각 색 화소(SPX1, SPX2, SPX3)의 제1 방향(DR1)에 인접한 색 화소(SPX1, SPX2, SPX3) 사이에 각각 지나갈 수 있다. 하나의 화소(PX)의 각 색 화소(SPX1, SPX2, SPX3)에는 동일한 게이트 라인(SL) 및 유지 라인(CSTL1)이 공통적으로 지나갈 수 있다. 즉, 하나의 화소(PX)의 각 색 화소(SPX1, SPX2, SPX3)에는 동일한 게이트 라인(SL) 및 유지 라인(CSTL1)이 각각 연결될 수 있다.

각 색 화소(SPX1, SPX2, SPX3)는 제1 방향(DR1) 기준에서, 각 색 화소(SPX1, SPX2, SPX3)와 연결되는 데이터 라인(DL)과 인접한 색 화소(SPX1, SPX2. SPX3)와 연결되는 데이터 라인(DL)의 사이 영역으로 정의될 수 있다. 또한, 각 색 화소(SPX1, SPX2, SPX3)는 제2 방향(DR2) 기준에서, 각 색 화소(SPX1, SPX2, SPX3)의 게이트 라인(SL) 상측 및 하측에 각각 배치된 제1 및 제2 부화소 전극(191, 192)까지의 영역으로 정의될 수 있다.

각 색 화소(SPX1, SPX2, SPX3)는 복수의 영역으로 구분될 수 있다. 각 색 화소(SPX1, SPX2, SPX3)에는 부화소부(FSPX1, FSPX2), 및 스위칭 소자 영역(TA)이 정의될 수 있다. 제1 부화소부(FSPX1)는 제2 방향(DR2) 기준에서, 제1 부화소 전극(191)이 배치된 영역으로 정의되고, 제2 부화소부(FSPX2)는 제2 부화소 전극(192)이 배치된 영역으로 정의될 수 있다. 즉, 제2 방향(DR2)을 따라 제1 부화소부(FSPX1), 스위칭 소자 영역(TA) 및 제2 부화소부(FSPX2)가 인접하여 순차 배치될 수 있다. 일 실시예에서 제2 부화소부(FSPX2)의 평면상 크기는 제1 서브 화소부(FSPX1)의 평면상 크기보다 클 수 있다. 즉, 도 2에 도시된 바와 같이 제1 부화소부(FSPX1) 및 제2 부화소부(FSPX2)의 제1 방향(DR1) 폭이 동일한 경우, 제2 부화소부(FSPX2)의 제2 방향(DR2) 폭이 제1 부화소부(FSPX1)의 제2 방향(DR2) 폭보다 클 수 있다.

각 색 화소(SPX1, SPX2, SPX3)의 제1 부화소부(FSPX1)에는 제1 부화소 전극(191)이 배치되고, 각 색 화소(SPX1, SPX2, SPX3)의 제2 부화소부(FSPX2)에는 제2 부화소 전극(192)이 배치될 수 있다. 유지 라인(CSTL1)은 제1 부화소 전극(191)과 제2 부화소 전극(192) 사이에 배치되고 게이트 라인(SL)은 유지 라인(CSTL1)과 제2 부화소 전극(192) 사이에 배치될 수 있다. 유지 라인(CSTL1)의 상기 메인 유지 라인부는 각 색 화소(SPX1, SPX2, SPX3)의 제1 부화소 전극(191)과 각 색 화소(SPX1, SPX2, SPX3)의 제2 방향(DR2)으로 인접한 색 화소(SPX1, SPX2, SPX3)의 제2 부화소부(FSPX2)의 제2 부화소 전극(192) 사이에 배치될 수 있다. 각 색 화소(SPX1, SPX2, SPX3)의 유지 라인(CSTL1)의 상기 서브 유지 라인부는 각각 각 색 화소(SPX1, SPX2, SPX3)의 데이터 라인(DL)과 각 색 화소(SPX1, SPX2, SPX3)의 제1 부화소부(FSPX1)의 제1 부화소 전극(191) 사이 및 각 색 화소(SPX1, SPX2, SPX3)의 제1 부화소부(FSPX1)의 제1 부화소 전극(191)과 제1 방향(DR1)으로 인접한 색 화소(SPX1, SPX2, SPX3)의 데이터 라인(DL) 사이에 배치될 수 있다.

제3 색 화소(SPX3)에는 제2 방향(DR2)을 따라 연장된 분압 기준 라인(RL)이 더 지나갈 수 있다. 분압 기준 라인(RL)은 후술하는 바와 같이 유지 라인(CSTL1)과 전기적으로 연결되어, 분압 기준 라인(RL)을 통해 인가된 전압이 유지 라인(CSTL1)에 전달되고, 유지 라인(CSTL1)은 화소(PX)의 각 색 화소(SPX1, SPX2, SPX3)에는 공통적으로 연결되기 때문에 화소(PX)의 각 색 화소(SPX1, SPX2, SPX3)에는 동일한 유지 전압이 인가될 수 있다.

한편, 제3 색 화소(SPX3)의 평면상 크기는 제1 색 화소(SPX1) 및 제2 색 화소(SPX2)의 평면상 크기보다 각각 클 수 있다. 제3 색 화소(SPX3)의 평면상 제1 방향(DR1) 폭(W3)은 제1 색 화소(SPX1) 및 제2 색 화소(SPX2)의 평면상 제1 방향(DR1)의 폭(W1, W2)보다 각각 클 수 있다. 이는 전술한 제3 색 화소(SPX3)를 지나는 분압 기준 라인(RL)으로 인해, 제3 색 화소(SPX3)의 제1 부화소부(FSPX1) 및 제2 부화소부(FSPX2)에서의 광 손실을 보상하기 위함이다.

도 3을 참조하여 제1 내지 제3 색 화소(SPX1, SPX2, SPX3) 중 제1 색 화소(SPX1)를 예로 자세히 설명하기로 한다.

제1 색 화소(SPX1)는 제1 스위칭 소자(T1), 제2 스위칭 소자(T2), 및 제3 스위칭 소자(T3)를 포함할 수 있다.

제1 스위칭 소자(T1)의 제1 소스 전극(SE1)은 데이터 라인(DL)과 연결되고, 제1 스위칭 소자(T1)의 제1 드레인 전극(DE1)은 제1 컨택홀(CNT1)을 통해 제1 부화소 전극(191)과 연결될 수 있다. 제2 스위칭 소자(T2)의 제2 소스 전극(SE2)은 데이터 라인(DL)과 연결될 수 있으며, 제1 소스 전극(SE1)과 일체로 이루어질 수 있다. 제2 스위칭 소자(T1)의 제2 드레인 전극(DE2)은 제2 컨택홀(CNT2)을 통해 제2 부화소 전극(192)과 연결될 수 있다. 제3 스위칭 소자(T3)의 제3 소스 전극(SE3)은 유지 라인(CSTL1)에 연결될 수 있다. 제3 스위칭 소자(T3)의 제3 드레인 전극(DE3)은 제2 드레인 전극(DE2)과 일체로 이루어질 수 있다. 전술한 제1 내지 제3 스위칭 소자(T1, T2, T3)의 게이트 전극은 게이트 라인(SL)일 수 있다. 제3 스위칭 소자(T3)의 제3 소스 전극(SE3)은 유지 라인(CSTL1)에 연결될 수 있다. 제3 소스 전극(SE3)은 제3 컨택홀(CNT3)을 통해 유지 라인(CSTL1)과 연결될 수 있다.

제1 스위칭 소자(T1)의 제1 드레인 전극(DE1)은 하부에 배치된 제1 게이트 패턴(GP1)과 중첩될 수 있고, 제2 스위칭 소자(T2)의 제2 드레인 전극(DE2)은 하부에 배치된 제2 게이트 패턴(GP2)과 중첩될 수 있다. 제1 게이트 패턴(GP1) 및 제2 게이트 패턴(GP2)은 게이트 라인(SL)과 동일층 바로 위에 배치되고 동일한 물질로 이루어질 수 있다. 제1 게이트 패턴(GP1) 및 제2 게이트 패턴(GP2)은 각각 섬 패턴으로 이루어져, 하부로부터 입사되는 빛을 차광할 수 있다.

제1 드레인 전극(DE1) 및 제2 드레인 전극(DE2)의 각각의 일부는 게이트 라인(SL) 및 유지 라인(CSTL1)과 비중첩할 수 있다. 제1 드레인 전극(DE1)과 제2 드레인 전극(DE2) 하부에는 반도체층(ACT)이 배치되어, 반도체층(ACT)에 빛이 조사되면 반도체층(ACT)의 캐리어가 활성화되어 전기적 특성이 변하여 커패시터 용량이 변할 수 있다. 따라서, 본 실시예에서는 제1 드레인 전극(DE1) 및 제2 드레인 전극(DE2) 하부에 이들과 중첩되는 제1 게이트 패턴(GP1) 및 제2 게이트 패턴(GP2)을 배치함으로써, 하부로부터 입사되는 빛을 차광할 수 있다.

제1 색 화소(SPX1)는 제1 부화소 전극(191) 및 제2 부화소 전극(192)을 포함할 수 있다.

제1 부화소 전극(191)은 대부분 제1 부화소(FSPX1)에 배치될 수 있으며, 제2 부화소 전극(192)은 대부분 제2 부화소부(FSPX2)에 배치될 수 있다. 제1 부화소 전극(191)은 제1 컨택홀(CNT1)을 통해 제1 드레인 전극(DE1)과 컨택하여 전기적으로 연결될 수 있다. 제2 부화소 전극(192)은 제2 컨택홀(CNT2)을 통해 제2 드레인 전극(DE2)과 컨택하여 전기적으로 연결될 수 있다.

제1 부화소 전극(191)은 제1 부화소부(FSPX1)에 배치되는 제1 줄기부(191a), 제1 부화소부(FSPX1)에 배치되며 제1 줄기부(191a)로부터 바깥쪽으로 연장되고 슬릿(191c)을 사이에 두고 서로 이격된 복수의 제1 가지부(191b), 제1 부화소부(FSPX1)에서 스위칭 소자 영역(TA)으로 연장된 제1 연장부(191d)를 포함할 수 있다. 제2 부화소 전극(192)은 제2 부화소부(FSPX2)에 위치하는 제2 줄기부(192a), 제2 부화소부(FSPX2)에 위치하며 제2 줄기부(192a)로부터 바깥쪽으로 연장되고 슬릿(192c)을 사이에 두고 서로 이격된 복수의 제2 가지부(192b), 제2 부화소부(FSPX2)에서 스위칭 소자 영역(TA)으로 연장된 제2 연장부(192d)를 포함할 수 있다.

전술한 제1 내지 제3 색 화소(SPX1, SPX2, SPX3)는 후술하는 액정층의 셀갭을 유지하기 위한 복수의 스페이서들이 배치될 수 있다.

도 4는 도 3의 제1 색 화소를 개략적으로 나타낸 평면도이고, 도 5는 도 3의 I-I'에 따른 단면 구조를 나타낸 단면도이며, 도 6은 도 3의 II-II'에 따른 단면 구조를 나타낸 단면도이다. 도 4에서는 도 3의 제1 색 화소의 평면 구조에서 스페이서들의 배치를 나타내기 위해 구성요소들을 블록화하여 개략적인 평면도를 도시하였다.

도 3 내지 도 6을 참조하면, 제1 색 화소(SPX1)는 제1 부화소 전극(191)이 배치된 제1 부화소부(FSPX1), 및 제2 부화소 전극(192)이 배치된 제2 부화소부(FSPX2)를 포함할 수 있다. 제1 색 화소(SPX1는 제1 부화소부(FSPX1)와 제2 부화소부(FSPX2) 사이에서 복수의 스위칭 소자들을 포함하는 스위칭 소자 구조체(STP)가 배치된 스위칭 소자 영역(TA)을 포함할 수 있다. 스위칭 소자 구조체(STP)는 제1 스위칭 소자(T1), 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3)를 포함할 수 있다.

구체적으로, 일 실시예에 따른 표시 장치는 복수의 화소가 배치된 제1 표시 기판(DAS1) 및 제1 표시 기판(DAS1)에 대향하는 제2 표시 기판(DAS2)을 포함할 수 있다.

제1 표시 기판(DAS1)의 제1 기판(SUB1) 상에 제1 게이트 패턴(GP1)과 제3 게이트 전극(GE3)이 서로 이격 배치될 수 있다. 제1 게이트 패턴(GP1)과 제3 게이트 전극(GE3) 상에 게이트 절연막(GI)이 배치될 수 있다. 게이트 절연막(GI) 상에서 제1 게이트 패턴(GP1)과 중첩하는 영역에 반도체층(ACT)과 제1 드레인 전극(DE1)이 순차 적층될 수 있다. 게이트 절연막(GI) 상에서 제3 게이트 전극(GE3)과 중첩하는 영역에 반도체층(ACT)과 제3 드레인 전극(DE3)이 순차 적층될 수 있다.

제1 드레인 전극(DE1) 및 제3 드레인 전극(DE3)이 배치된 제1 기판(SUB1) 상에 컬러 필터(112)가 배치될 수 있다. 컬러 필터(112)는 적색 컬러 필터일 수 있다. 컬러 필터(112) 상에 절연층(113)이 배치될 수 있으며, 절연층(113)은 오버코트층일 수 있다.

절연층(113) 상에 제1 부화소 전극(191)의 제1 연장부(191d)가 배치되어, 제1 컨택홀(CNT1)을 통해 스위칭 소자 구조체(STP)에 연결될 수 있다. 제1 연장부(191d)는 스위칭 소자 구조체(STP)의 제1 스위칭 소자(T1)의 제1 드레인 전극(DE1)에 연결될 수 있다. 또한, 절연층(113) 상에 제1 전극 패턴(193)이 배치되어, 제3 컨택홀(CNT3)을 통해 스위칭 소자 구조체(STP)에 연결될 수 있다. 제1 전극 패턴(193)은 스위칭 소자 구조체(STP)의 제3 스위칭 소자(T3)의 제3 소스 전극(SE3)에 연결될 수 있다. 또한, 제1 전극 패턴(193)은 제3 컨택홀(CNT3)을 통해 유지 라인(CSTL1)에 연결될 수 있다. 제2 부화소 전극(192)은 제2 컨택홀(CNT2)을 통해 스위칭 소자 구조체(STP)의 제2 스위칭 소자(T2)의 제2 드레인 전극(DE2)에 연결될 수 있다.

한편, 제2 표시 기판(DAS2)은 제2 기판(SUB2)을 포함할 수 있다. 제2 기판(SUB2)의 일면 즉 제1 기판(SUB1)과 마주보는 일면에는 블랙 매트릭스(BM)가 배치될 수 있다. 블랙 매트릭스(BM)는 스위칭 소자 영역(TA)과 중첩할 수 있다. 블랙 매트릭스(BM) 일면에 공통 전극(CE)이 배치될 수 있다. 공통 전극(CE)은 제1 부화소 전극(191) 및 제2 부화소 전극(192)과 전계를 형성하여 액정을 회동시킬 수 있다.

일 실시예에 따른 표시 장치는 제1 표시 기판(DAS1)과 제2 표시 기판(DAS2) 사이에 액정(310)을 포함하는 액정층(300)을 포함할 수 있다.

일 실시예에서 제1 표시 기판(DAS1)에 배치된 제1 색 화소(SPX1)는 스위칭 소자 영역(TA)에 배치된 서브 스페이서(SCS)를 포함할 수 있다.

도 4 내지 도 6에 도시된 바와 같이, 서브 스페이서(SCS)는 스위칭 소자 영역(TA)에 배치된 제1 컨택홀(CNT1)과 제3 컨택홀(CNT3)을 채우고, 표시 장치에 터치나 외부 충격이 발생하였을 때, 액정층(300)의 셀갭을 유지할 수 있다.

서브 스페이서(SCS)의 상면은 제2 표시 기판(DAS2)과 이격하여 배치될 수 있다. 서브 스페이서(SCS)는 제1 서브부(SCS1) 및 제1 서브부(SCS1)보다 높이가 높은 제2 서브부(SCS2)를 포함할 수 있다.

제1 서브부(SCS1)는 제1 컨택홀(CNT1) 및 제3 컨택홀(CNT3)에 중첩하는 영역일 수 있다. 제1 컨택홀(CNT1)과 제3 컨택홀(CNT3)은 하부의 스위칭 소자 구조체(STP)를 노출하기 위해 깊은 깊이로 형성된다. 제1 컨택홀(CNT1)과 제3 컨택홀(CNT3) 내에 액정이 채워지면 제1 컨택홀(CNT1)과 제3 컨택홀(CNT3)에서 액정이 역방향으로 배열되어 인접 영역의 액정 배열에 영향을 줄 수 있다. 따라서, 일 실시예에서는 제1 컨택홀(CNT1)과 제3 컨택홀(CNT3)에 서브 스페이서(SCS)의 제1 서브부(SCS1)를 형성함으로써, 액정 배열을 용이하게 할 수 있다.

제2 서브부(SCS2)는 표시 장치에 터치나 외부 충격이 발생하는 경우 액정층(300)의 셀갭을 유지할 수 있다. 제2 서브부(SCS2)는 제1 컨택홀(CNT1) 및 제3 컨택홀(CNT3) 사이에 배치되며, 제1 컨택홀(CNT1) 및 제3 컨택홀(CNT3)에 비중첩할 수 있다. 제2 서브부(SCS2)는 제1 서브부(SCS1)들을 연장하여 연결할 수 있다. 또한, 제2 서브부(SCS2)는 제2 부화소 영역(FSPX2)의 제2 부화소 전극(192)에 인접하여 배치될 수 있다.

제2 서브부(SCS2)는 제1 기판(SUB1) 상에 배치된 제2 게이트 전극(GE2) 및 제2 소스 전극(SE2)과 중첩 배치될 수 있다. 또한, 제2 서브부(SCS2)는 절연층(113) 상에 배치된 차폐 라인(EFS) 상에 배치될 수 있다. 차폐 라인(EFS)은 제1 부화소 전극(191)의 제1 연장부(191d)와 동일한 물질로 이루어질 수 있다.

일 실시예에서, 제1 서브부(SCS1)와 제2 서브부(SCS2)는 하나의 패턴으로 이루어질 수 있다. 그러나, 실시예는 이에 한정되지 않으며, 제1 서브부(SCS1)와 제2 서브부(SCS2)가 소정 간격 이격될 수도 있다.

도 5 및 도 6에 도시된 바와 같이, 서브 스페이서(SCS)는 절연층(113)의 표면부터 제2 기판(SUB2)을 향해 소정의 높이를 가질 수 있다. 구체적으로, 제1 서브부(SCS1)는 제1 컨택홀(CNT1) 및 제3 컨택홀(CNT3)을 채울 수 있을 정도의 높이로 이루어질 수 있다. 반면, 제2 서브부(SCS2)는 표시 장치에 터치나 외부 충격이 발생하는 경우 액정층(300)의 셀갭을 유지할 정도로 충분히 높은 높이로 이루어질 수 있다. 일 실시예에서 제1 서브부(SCS1)의 높이(d1)는 제2 서브부(SCS2)의 높이(d2)보다 작을 수 있다. 그러나, 실시예는 이에 한정되지 않으며 제1 서브부(SCS1)의 높이(d1)와 제2 서브부(SCS2)의 높이(d2)는 실질적으로 동일할 수도 있다.

일 실시예에서 서브 스페이서(SCS)는 제1 컨택홀(CNT1) 및 제3 컨택홀(CNT3)과 중첩하되 제2 컨택홀(CNT2)과 비중첩할 수 있다. 그러나, 일 실시예는 이에 한정되지 않으며 서브 스페이서(SCS)는 제2 컨택홀(CNT2)과 중첩하여 형성될 수도 있다.

한편, 도 7은 도 2에 도시된 제3 색 화소를 나타낸 평면도이고, 도 8은 제3 색 화소를 개략적으로 나타낸 평면도이고, 도 9는 도 7의 III-III'에 따른 단면 구조를 나타낸 단면도이며, 도 10은 도 7의 IV-IV'에 따른 단면 구조를 나타낸 단면도이다. 도 7에서는 도 7의 제3 색 화소의 평면 구조에서 스페이서들의 배치를 나타내기 위해 구성요소들을 블록화하여 개략적인 평면도를 도시하였다. 제3 색 화소의 평면 구조는 분압 기준 라인(RL)을 더 포함하는 것을 제외하고 전술한 제1 색 화소의 평면 구조와 동일하므로, 중복되는 설명은 생략하기로 한다.

도 7을 참조하면, 제3 스위칭 소자(T3)의 제3 소스 전극(SE3)은 분압 기준 라인(RL)으로부터 돌출되어 연장될 수 있다. 분압 기준 라인(RL)은 제1 부화소 전극(191), 스위칭 소자 영역(TA) 및 제2 부화소 전극(192)을 가로지르며 제2 방향(데이터 라인(DL)과 나란한 방향)으로 연장될 수 있다. 분압 기준 라인(RL)은 제3 컨택홀(CNT3)을 통해 유지 라인(CSTL1)과 연결될 수 있다.

도 7 내지 도 10을 참조하면, 제3 색 화소(SPX3)는 스위칭 소자 영역(TA)에 배치된 서브 스페이서(SCS) 및 메인 스페이서(MCS)를 포함할 수 있다.

서브 스페이서(SCS)는 스위칭 소자 영역(TA)에 배치된 제1 컨택홀(CNT1)과 제3 컨택홀(CNT3)을 채울 수 있다. 제3 색 화소(SPX3)에 배치된 서브 스페이서(SCS)는 전술한 제1 서브부(SCS1)와 동일한 높이를 가지며 동일한 역할을 할 수 있다. 서브 스페이서(SCS)는 제1 컨택홀(CNT1) 및 제3 컨택홀(CNT3)에 중첩할 수 있다.

일 실시예에서 서브 스페이서(SCS)는 복수 개로 배치될 수 있다. 서브 스페이서(SCS)가 2개인 경우, 하나의 서브 스페이서(SCS)는 제1 컨택홀(CNT1)과 중첩하여 배치되고, 다른 하나의 서브 스페이서(SCS)는 제3 컨택홀(CNT3)에 중첩하여 배치될 수 있다. 서브 스페이서(SCS)들은 서로 이격 배치될 수 있다.

일 실시예에서 제3 색 화소(SPX3)가 청색 화소인 것을 예로 들면, 제3 색 화소(SPX3)는 제1 색 화소(SPX1)에 구비된 서브 스페이서(SCS)의 제2 서브부(SCS2)와 같은 구조물이 생략될 수 있다. 제3 색 화소(SPX3)에 배치된 청색 컬러필터는 컬러 보정 및 색좌표 등의 색 특성의 조절을 위해, 제1 색 화소 또는 제2 색 화소의 컬러필터보다 상대적으로 두께가 두꺼울 수 있다. 제3 색 화소(SPX3)에 제2 서브부(SCS2)와 같은 구조물이 형성된다면 제1 색 화소(SPX1) 또는 제2 색 화소(SPX2)에 구비된 제2 서브부(SCS2)보다 높이가 높아져 해당 영역의 투과율에 영향을 미칠 수 있다. 따라서, 일 실시예에서는 제3 색 화소(SPX3)에 서로 이격된 복수의 서브 스페이서(SCS)를 구비하여 액정의 투과율 특성 변화를 방지할 수 있다.

도 8 및 도 10에 도시된 바와 같이, 제1 기판(SUB1) 상에 메인 스페이서(MCS)가 배치될 수 있다.

메인 스페이서(MCS)는 제1 표시 기판(DAS1)과 제2 표시 기판(DAS2) 사이를 지지하여 액정층(300)의 셀갭을 유지하는 역할을 할 수 있다. 메인 스페이서(MCS)는 스위칭 소자 영역(TA)에 중첩하여 배치될 수 있다. 메인 스페이서(MCS)는 제1 내지 제3 컨택홀(CNT1~3)과 비중첩하여 배치될 수 있고, 전술한 서브 스페이서(SCS)와 이격될 수 있다.

일 실시예에서 메인 스페이서(MCS)는 스위칭 소자 영역(TA)에서 제2 스위칭 소자(T2)의 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)과 중첩할 수 있다. 또한, 메인 스페이서(MCS)는 차폐 라인(EFS)과 중첩할 수 있다.

도 10에 도시된 바와 같이, 서브 스페이서(SCS)는 절연층(113)의 표면부터 제2 기판(SUB2)을 향해 소정의 높이를 가질 수 있다. 구체적으로, 서브 스페이서(SCS)는 제1 컨택홀(CNT1) 및 제3 컨택홀(CNT3)을 채울 수 있을 정도의 높이로 이루어질 수 있다. 메인 스페이서(MCS)는 액정층(300)의 셀갭을 유지할 정도로 충분히 높은 높이로 이루어질 수 있다. 일 실시예에서 서브 스페이서(SCS)의 높이(d1)는 메인 스페이서(MCS)의 높이(d4)보다 작을 수 있다.

도 11 및 도 12는 일 실시예에 따른 표시장치의 스페이서들의 배치를 나타낸 평면도들이다.

도 11에 도시된 바와 같이, 적색의 제1 색 화소(SPX1), 녹색의 제2 색 화소(SPX2) 및 청색의 제3 색 화소(SPX3)가 반복적으로 배치될 수 있다. 이 경우, 서브 스페이서(SCS)들은 제1 색 화소(SPX1), 제2 색 화소(SPX2) 및 제3 색 화소(SPX3)의 스위칭 소자 영역(TA)에 각각 배치될 수 있다. 메인 스페이서(MCS)는 제3 색 화소(SPX3)에 배치될 수 있다. 그러나 이에 한정되지 않으며, 메인 스페이서(MCS)가 제1 색 화소(SPX1) 또는 제2 색 화소(SPX2)에 배치될 수 있다. 메인 스페이서(MCS)의 개수는 제1 내지 제3 색 화소(SPX1~SPX3) 중 어느 하나에 배치될 수 있으나, 이에 한정되지 않으며 제1 내지 제3 색 화소(SPX1~SPX3) 각각에 배치될 수도 있다.

또한, 도 12에 도시된 바와 같이, 적색의 제1 색 화소(SPX1), 녹색의 제2 색 화소(SPX2), 청색의 제3 색 화소(SPX3), 및 청색의 제4 색 화소(SPX4)가 반복적으로 배치될 수 있다. 이 경우, 서브 스페이서(SCS)들은 제1 색 화소(SPX1), 제2 색 화소(SPX2), 제3 색 화소(SPX3), 및 제4 색 화소(SPX4)의 스위칭 소자 영역(TA)에 각각 배치될 수 있다. 메인 스페이서(MCS)는 제3 색 화소(SPX3)에 배치될 수 있다. 그러나 이에 한정되지 않으며, 메인 스페이서(MCS)가 제1 색 화소(SPX1), 제2 색 화소(SPX2) 또는 제4 색 화소(SPX4)에 배치될 수 있다. 메인 스페이서(MCS)의 개수는 제1 내지 제4 색 화소(SPX1~SPX4) 중 어느 하나에 배치될 수 있으나, 이에 한정되지 않으며 제1 내지 제4 색 화소(SPX1~SPX4) 각각에 배치될 수도 있다.

도 13은 다른 실시예에 따른 표시 장치를 나타낸 단면도이고, 도 14는 다른 실시예에 따른 표시 장치의 갭 스페이서와 메인 스페이서를 나타낸 단면도이다.

도 13을 참조하면, 다른 실시예에 따른 표시 장치는 제1 표시 기판(DAS1)에 배치된 메인 스페이서(MCS)를 포함할 수 있다. 다른 실시예에서는 전술한 도 10에서 서브 스페이서(SCS) 대신에 갭 스페이서가 배치된다는 점에서 차이점이 있다. 하기에서는 도 10과 동일한 구성에 대해 설명을 생략하고 차이점에 대해 설명한다.

도 13을 참조하면, 다른 실시예에 따른 표시 장치(1)는 제1 기판(SUB1) 상에 메인 스페이서(MCS) 및 갭 스페이서(BCS)를 포함할 수 있다.

갭 스페이서(BCS)는 제1 컨택홀(CNT1)과 중첩하며 제1 부화소 전극(191)의 제1 연장부(191d)와 중첩하여 배치될 수 있다. 갭 스페이서(BCS)는 메인 스페이서(MCS)와 이격될 수 있다. 갭 스페이서(BCS)는 전술한 도 10에서 서브 스페이서(SCS)와 실질적으로 동일한 배치로 이루어질 수 있다.

일 실시예에서 갭 스페이서(BCS)는 메인 스페이서(MCS)와 동일하게 제2 표시 기판(DAS2)에 접하여 액정층(300)의 셀갭을 유지할 수 있다. 갭 스페이서(BCS)의 높이(d5)는 메인 스페이서(MCS)의 높이(d4)와 실질적으로 동일하게 이루어질 수 있다. 반면, 제1 표시 기판(DAS1)으로부터 제2 표시 기판(DAS2)을 분리하였을 때 갭 스페이서(BCS)의 높이(d5)는 메인 스페이서(MCS)의 높이(d4)보다 높게 이루어질 수 있다. 이는 갭 스페이서(BCS)가 후술하는 제조 공정에서 메인 스페이서(MCS)보다 높게 형성되나, 제2 표시 기판(DAS2)과 제1 표시 기판(DAS1)의 합착 시 가압되어 갭 스페이서(BCS)가 눌렸다가, 제2 표시 기판(DAS2)의 분리 시 다시 갭 스페이서(BCS)가 원복될 수 있기 때문이다.

도 14에 도시된 바와 같이, 갭 스페이서(BCS)는 상면(USB)을 포함하고, 메인 스페이서(MCS) 또한 상면(USM)을 포함할 수 있다. 갭 스페이서(BCS)의 상면(USB)은 소정의 거칠기를 가지도록 형성될 수 있다.

일 실시예에서 갭 스페이서(BCS)의 상면(USB)의 최저점(LP1)과 최고점(HP1) 사이의 간격(DSR1)은 0.1 내지 0.5㎛로 이루어질 수 있다. 갭 스페이서(BCS)의 상면(USB)은 후술되는 것처럼 연마 장치에 의해 연마됨으로써, 최저점(LP1)과 최고점(HP1)을 가지는 거칠기를 가질 수 있다. 여기서, 갭 스페이서(BCS)의 상면(USB)은 제2 표시 기판(DAS2)과 맞닿는 면으로, 제2 기판(SUB2)과 나란하게 마주보는 면일 수 있다. 최저점(LP1)은 절연층(113)의 표면으로부터 거리가 가장 낮은 지점이고, 최고점(HP1)은 절연층(113)의 표면으로부터 거리가 가장 높은 지점일 수 있다. 일 실시예에서는 갭 스페이서(BCS)의 상면(USB)의 최저점(LP1)과 최고점(HP1) 사이의 간격(DSR1)은 0.1 내지 0.5㎛로 형성함으로써, 갭 스페이서(BCS)의 높이를 조절할 수 있다.

메인 스페이서(MCS)의 상면(USM)은 매끄러게 형성될 수 있다. 메인 스페이서(MCS)의 상면(USB)의 최저점(LP2)과 최고점(HP2) 사이의 간격(DSR2)은 0.1㎛미만으로 이루어질 수 있다. 일 실시예에서 메인 스페이서(MCS)의 상면(USM)은 제2 표시 기판(DAS2)과 맞닿을 수 있다. 메인 스페이서(MCS)는 포토리소그래피법으로 형성되어 메인 스페이서(MCS)의 상면(USM)은 매끄럽게 형성될 수 있다. 메인 스페이서(MCS)의 상면(USB)의 최저점(LP2)과 최고점(HP2) 사이의 간격(DSR2)은 갭 스페이서(BCS)의 상면(USB)의 최저점(LP1)과 최고점(HP1) 사이의 간격(DSR1)보다 작을 수 있다.

몇몇 실시예에서 갭 스페이서(BCS)의 최대 높이 거칠기는 메인 스페이서(MCS)의 최대 높이 거칠기보다 클 수 있다. 최대 높이 거칠기는 각 스페이서의 상면에서 가장 높은 점에서 가장 낮은 점을 간격을 나타낼 수 있다. 최대 높이 거칠기는 전술한 스페이서의 상면의 최저점과 최고점 사이의 간격과 동일할 수 있다.

일 실시예에서, 갭 스페이서(BCS)의 최대 높이 거칠기는 메인 스페이서(MCS)의 최대 높이 거칠기의 10배 이상일 수 있다. 또한, 서브 스페이서(SCS)의 최대 높이 거칠기도 갭 스페이서(BCS)의 최대 높이 거칠기의 10배 이상일 수 있다. 갭 스페이서(BCS)는 후술하는 연마 공정을 통해 상면이 연마됨으로써, 메인 스페이서(MCS) 및 서브 스페이서(SCS)의 최대 높이 거칠기보다 클 수 있다. 메인 스페이서(MCS)와 서브 스페이서(SCS)는 동일한 포토리소그래피법으로 형성됨으로써, 서브 스페이서(SCS)의 최대 높이 거칠기는 메인 스페이서(MCS)의 최대 높이 거칠기의 0.9 배 내지 1.1배로 이루어질 수 있다. 몇몇 실시예에서 서브 스페이서(SCS)의 최대 높이 거칠기는 메인 스페이서(MCS)의 최대 높이 거칠기는 실질적으로 동일할 수 있다.

도 13은 도 10에 도시된 서브 스페이서(SCS) 대신에 갭 스페이서(BCS)가 배치된 것을 예로 설명하였다. 그러나, 갭 스페이서(BCS)는 이에 한정되지 않으며, 메인 스페이서(MCS) 대신에 메인 스페이서(MCS)의 위치에 형성될 수도 있다.

전술한 도 5, 도 6, 도 9, 도 10, 및 도 13의 단면도에서는 배향막이 도시가 생략되었으나, 제1 표시 기판과 제2 표시 기판은 각각 배향막을 포함할 수 있다. 전술한 갭 스페이서(BCS) 및 메인 스페이서(MCS)의 상면이 제2 표시 기판에 맞닿는다는 기재는 배향막이 포함된 제2 표시 기판에 맞닿는다는 것일 수 있다.

일 실시예에서, 서브 스페이서(SCS), 메인 스페이서(MCS) 및 갭 스페이서(BCS)는 착색 물질을 포함할 수 있다. 착색 물질은 유기안료, 무기안료 등을 포함할 수 있다. 착색 물질은 스페이서들(SCS, MCS, BCS)에 포함되어 스페이서(SCS, MCS, BCS)의 투과율을 낮추고 광학 밀도를 향상시키는 역할을 할 수 있다.

착색 물질의 예로는 오렌지 안료, 바이올렛 안료, 블루 안료, 레드 안료, 옐로우 안료, 카본 블랙 등을 포함할 수 있다.

오렌지 안료는 예를 들어, 피그먼트 오렌지 1, 2, 5, 13, 16, 17, 19, 20, 21, 22, 23, 24, 34, 36, 38, 43, 46, 48, 49, 61, 62, 64, 65, 67, 68, 69, 70, 71, 72, 73, 74, 75, 77, 78 및 79 등일 수 있다. 바이올렛 안료는 예를 들어, 피그먼트 바이올렛 1, 1:1, 2, 2:2, 3, 3:1, 3:3, 5, 5:1, 14, 15, 16, 19, 23, 25, 27, 29, 31, 32, 37, 39, 42, 44, 47, 49 및 50 등일 수 있다. 블루 안료는 예를 들어, 피그먼트 블루 1, 9, 14, 15, 15:1, 15:2, 15:3, 15:4, 15:6, 16, 17, 19, 25, 27, 28, 29, 33, 35, 36, 56, 56:1, 60, 61, 61:1, 62, 63, 66, 67, 68, 71, 72, 73, 74, 75, 76, 78 및 79 등일 수 있다. 옐로우 안료는 예를 들어, 피그먼트 옐로우 1, 2, 3, 4, 5, 6, 10, 11, 12, 13, 14, 15, 16, 17, 18, 20, 24, 31, 32, 34, 35, 35:1, 36, 36:1, 37, 37:1, 40, 42, 43, 53, 55, 60, 61, 62, 63, 65, 73, 74, 77, 81, 83, 86, 93, 94, 95, 97, 98, 100, 101, 104, 106, 108, 109, 110, 113, 114, 115, 116, 117, 118, 119, 120, 123, 125, 126, 127, 128, 129, 137, 138, 139, 147, 148, 150, 151, 152, 153, 154, 155, 156, 161, 162, 164, 166, 167, 168, 169, 170, 171, 172, 173, 174, 175, 176, 177, 179, 180, 181, 182, 185, 187, 188, 193, 194, 199, 213 및 214 등일 수 있다. 레드 안료는 예를 들어, 피그먼트 레드 1, 2, 3, 4, 5, 6, 7, 9, 10, 14, 17, 22, 23, 31, 38, 41, 48:1, 48:2, 48:3, 48:4, 49, 49:1, 49:2, 52:1, 52:2, 53:1, 57:1, 60:1, 63:1, 66, 67, 81:1, 81:2, 81:3, 83, 88, 90, 105, 112, 119, 122, 123, 144, 146, 149, 150, 155, 166, 168, 169, 170, 171, 172, 175, 176, 177, 178, 179, 184, 185, 187, 188, 190, 200, 202, 206, 207, 208, 209, 210, 216, 220, 224, 226, 242, 246, 254, 255, 264, 269, 270, 272 및 279 등일 수 있다.

일 실시예에서 착색 물질은 오렌지 안료와 바이올렛 안료의 혼합, 블루 안료, 레드 안료 및 옐로우 안료의 혼합, 또는 블루 안료와 레드 안료의 혼합, 또는 카본 블랙 단독으로 사용할 수 있다. 그러나 이에 한정되지 않으며 전술한 착색 물질이 포함되는 어떠한 혼합 또는 단독으로도 사용할 수 있다.

착색 물질은 스페이서 조성물의 고형분 100 중량부에 대해 10 중량부 이하로 포함될 수 있다. 예를 들어, 오렌지 38 안료와 바이올렛 23 안료의 혼합의 경우 스페이서 조성물의 고형분 100 중량부에 대해 오렌지 38 안료 2 중량부와 바이올렛 23 안료 4 중량부가 혼합될 수 있다. 또 다른 예로, 카본 블랙 단독인 경우 스페이서 조성물의 고형분 100 중량부에 대해 카본 블랙 5 중량부가 혼합될 수 있다. 또 다른 예로, 블루 15-6 안료, 레드 254 안료, 옐로우 150 안료의 혼합의 경우, 스페이서 조성물의 고형분 100 중량부에 대해 블루 15-6 안료 5 중량부, 레드 254 안료 2.5 중량부, 옐로우 150 안료 2.5 중량부가 혼합될 수 있다. 또 다른 예로, 블루 15-6 안료와 레드 177 안료의 혼합의 경우, 스페이서 조성물의 고형분 100 중량부에 대해 블루 15-6 안료 6 중량부와 레드 177 안료 3 중량부가 혼합될 수 있다.

일 실시예에서 착색 물질을 포함하는 스페이서들은 0.15 내지 1.05 범위의 광학 밀도를 나타낼 수 있다. 구체적으로 스페이서의 광학 밀도는 440 내지 700nm의 파장대역 및 0.5 내지 3.5㎛ 두께 범위에서 0.15 내지 1.05 범위를 나타낼 수 있다. 후술하는 제조 방법에서 스페이서를 제조하기 위한 공정 중 광학 카메라를 통해 스페이서 코팅층의 광학 밀도를 측정하게 된다. 이때, 스페이서 코팅층의 광학 밀도는 440 내지 700nm의 파장대역 및 0.5 내지 3.5㎛ 두께 범위에서 0.15 내지 1.05의 광학 밀도를 나타내면, 스페이서 코팅층의 두께에 따른 광학 밀도 값의 변화를 용이하게 확인할 수 있다. 즉, 두께가 얇은 영역의 광학 밀도와 두께가 두꺼운 영역의 광학 밀도 차이를 명확하게 관찰할 수 있다. 따라서, 스페이서들의 두께 검사를 용이하게 수행할 수 있다.

도 15는 일 실시예에 따른 표시 장치의 제조 방법을 공정별로 나타낸 플로어 차트이다. 도 16 내지 도 19는 일 실시예에 따른 표시 장치의 제조 방법을 공정별로 나타낸 단면도들이다. 도 20은 제1 기판의 영역별 그레이 값의 편차를 나타낸 도표이다. 하기에서는 전술한 도 9, 10, 13 및 14에 도시된 표시 장치의 단면 구조들을 개략적으로 나타내고 스페이서들의 제조 공정을 중점적으로 설명한다. 구체적인 구성의 설명은 전술하였으므로 간략히 하기로 한다.

도 15 및 도 16을 참조하면, 일 실시예에 따른 표시 장치는 제1 기판(SUB1) 상에 스위칭 소자들(STS)을 형성하고, 스위칭 소자들(STS) 상에 절연층(113)을 형성한다. 절연층(113) 상에 화소 전극들(PXL)을 형성한다.

이어, 화소 전극들(PXL)이 형성된 제1 기판(SUB1) 상에 스페이서 조성물을 코팅하여 스페이서 코팅층(CSP)을 형성한다.(S1) 스페이서 조성물은 전술한 바와 같이, 착색 물질을 포함할 수 있다. 착색 물질은 유기안료, 무기안료 등을 포함할 수 있다. 착색 물질은 스페이서의 투과율을 낮추고 광학 밀도를 향상시키는 역할을 할 수 있다.

도 16에 도시된 바와 같이, 제1 기판(SUB1) 상에 공정 중에 발생할 수 있는 이물(PC)이 존재할 수 있다. 이 경우, 스페이서 코팅층(CSP)은 이물(PC)과 중첩되는 영역에서 두께가 두껍게 형성될 수 있다.

이어, 도 15를 참조하면, 제1 기판(SUB1) 상에 코팅된 스페이서 코팅층(CSP)에 마스크를 배치하고 노광한다.(S2) 마스크는 서브 스페이서와 메인 스페이서를 제조하기 위한 하프톤 마스크(halftone) 또는 멀티톤 마스크일 수 있다.

이어, 도 15를 참조하면, 노광된 제1 기판(SUB1)을 1차 검사한다.(S3) 1차 검사는 패턴 형성 전에 스페이서 코팅층(CSP)에 이물(PC)의 존재 여부를 판별할 수 있다. 1차 검사는 광학 검사기(Auto Optical Inspection, AOI)를 이용할 수 있다. 1차 검사는 광학 검사기를 이용하여 스페이서 코팅층(CSP)의 두께에 따른 그레이(gray) 값을 측정한다. 그레이 값의 편차가 일정 값 이상으로 나타나는 경우 스페이서 코팅층(CSP)의 두께가 불균일한 것을 판별할 수 있다.

도 16에 도시된 바와 같이, 이물(PC)이 존재하는 경우 스페이서 코팅층(CSP)의 두께가 매우 높게 형성된다. 따라서, 1차 검사에서 스페이서 코팅층(CSP)의 불균일한 것을 판별하여 이물(PC)의 존재 및 위치를 판별한다.

다음, 도 15 및 도 17을 참조하면, 스페이서 코팅층(CSP)을 현상하여 갭 스페이서(BCS), 서브 스페이서(SCS) 및 메인 스페이서(MCS)를 형성한다.(S4) 갭 스페이서(BCS)는 이물(PC)에 의해 서브 스페이서(SCS) 및 메인 스페이서(MCS)에 비해 높은 높이로 형성된다.

다음, 도 15를 참조하면, 갭 스페이서(BCS), 서브 스페이서(SCS) 및 메인 스페이서(MCS)가 형성된 제1 기판(SUB1)을 2차 검사한다.(S5)

2차 검사에서는 전술한 광학 검사기(AOI)를 통해 패턴된 스페이서들(BCS, SCS, MCS)의 높이에 따른 그레이 값을 측정한다. 2차 검사에서는 1차 검사에서 판별된 이물의 위치를 재차 판별한다. 2차 검사에서는 1차 검사 시 이물의 존재가 확인된 영역에 스페이서 패턴이 형성되지 않은 경우 현상 공정에서 이물이 제거될 수 있으므로 2차 검사를 재차 수행할 수 있다.

도 20을 참조하면, 2차 검사 시, 각각 스페이서들이 배치된 영역의 그레이 값을 측정하고, 이들의 그레이 값들을 비교할 수 있다. 비교를 통해 정상적인 스페이서에서 측정된 그레이 값과 비정상적인 서브 스페이서에서 측정된 그레이 값을 비교하고, 그레이 값의 차이가 일정 값 이상인 경우 갭 스페이서가 형성됨을 판별할 수 있다. 예를 들어, 정상 스페이서와 비정상 스페이서의 그레이 값의 차이가 13 이상(도 20에서 진하게 표시된 영역)인 영역에 갭 스페이서가 형성되었음을 확인할 수 있다.

이어, 도 15를 참조하면, 제1 기판(SUB1)을 열처리하여 스페이서들의 패턴을 완성한다.(S6)

다음, 도 15, 도 18, 및 도 19를 참조하면, 2차 검사에서 판별된 갭 스페이서(BCS)를 연마한다.(S7) 연마 공정은 국부적인 연마가 가능한 연마 장치(GD)를 이용할 수 있다. 연마 공정에서 갭 스페이서(BCS)를 연마하여 갭 스페이서(BCS)의 높이를 줄일 수 있다.

도 18 및 도 19에 도시된 바와 같이, 갭 스페이서(BCS)의 최종 높이(d5)는 인접한 메인 스페이서(MCS)의 높이(d4)보다 소정의 높이만큼 높게 형성될 수 있다. 갭 스페이서(BCS)의 높이(d5)는 메인 스페이서(MCS)의 높이(d4)보다 높게 형성함으로써, 인접한 메인 스페이서(MCS)들의 연마를 방지하여 표시 장치의 셀갭을 유지할 수 있다.

전술한 도 14와 와 같이, 갭 스페이서(BCS)의 상면은 연마에 의해 소정의 거칠기를 가질 수 있다. 일 실시예에서 갭 스페이서(BCS)의 상면(USB)의 최저점(LP)과 최고점(HP) 사이의 간격(DR)은 0.1 내지 0.5㎛로 이루어질 수 있다.

연마 공정이 종료된 후, 도 13에 도시된 바와 같이, 제2 기판(SUB2)과 제1 기판(SUB1)을 합착하고 액정(310)을 주입하여 표시 장치(1)를 제조할 수 있다. 일 실시예에서 갭 스페이서(BCS)의 높이(d5)가 메인 스페이서(MCS)의 높이(d4)보다 높게 형성되어도, 그 높이 차이는 제2 기판(SUB2)과 제1 기판(SUB1)을 합착 시 압착하는 정도에 의해 갭 스페이서(BCS)가 눌려 메인 스페이서(MCS)와 함께 액정층(300)의 셀갭을 유지할 수 있다.

상기와 같이, 일 실시예에 따른 표시 장치는 이물에 의해 높이가 높게 형성된 스페이서를 연마 공정을 통해 리페어함으로써, 표시 장치의 화이트 스팟 등 불량을 저감할 수 있다.

일 실시예에 따른 표시 장치에 대해 4K 및 8K 액정 패널을 각각 제조하고 갭 스페이서 리페어 공정 여부에 따른 수율을 측정하였다. 4K 액정 패널의 경우 갭 스페이서 리페어 공정을 수행하지 않은 경우 0.42%의 수율을 보였지만, 갭 스페이서 리페어 공정을 수행한 경우 0.28%의 수율로 개선되었다. 또한, 8K 액정 패널의 경우 갭 스페이서 리페어 공정을 수행하지 않은 경우 1.93%의 수율을 보였지만, 갭 스페이서 리페어 공정을 수행한 경우 0.24%의 수율로 개선되었다.

따라서, 일 실시예에 따른 표시 장치 및 그 제조방법은 높이가 높은 스페이서를 리페어함으로써, 제조 수율을 향상시킬 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

SUB1: 제1 기판 SUB2: 제2 기판
PXL: 화소 전극 CE: 공통 전극
300: 액정층 SCS: 서브 스페이서
MCS: 메인 스페이서 BCS: 갭 스페이서

Claims (20)

1. 제1 표시 기판;
   상기 제1 표시 기판과 대향하는 제2 표시 기판; 및
   상기 제1 표시 기판과 상기 제2 표시 기판 사이에 배치된 액정층을 포함하며,
   상기 제1 표시 기판은 상기 제2 표시 기판을 향해 돌출하여 상기 제1 표시 기판과 상기 제2 표시 기판 사이의 간격을 유지하는 복수의 스페이서를 포함하고,
   상기 복수의 스페이서는 상면의 최저점과 최고점의 차이가 0.1 내지 0.5㎛인 적어도 하나의 갭 스페이서를 포함하며,
   상기 갭 스페이서의 상기 상면 전체는 평평하지 않은 면인 표시 장치.
2. 제1 항에 있어서,
   상기 갭 스페이서의 상면은 상기 제2 표시 기판과 맞닿는 표시 장치.
3. 제2 항에 있어서,
   상기 복수의 스페이서는 상기 갭 스페이서와 이격된 복수의 메인 스페이서를 더 포함하며,
   상기 복수의 메인 스페이서의 상면은 상기 제2 표시 기판과 맞닿는 표시 장치.
4. 제3 항에 있어서,
   상기 복수의 메인 스페이서의 상면의 최저점과 최고점의 차이는 0.1㎛ 미만인 표시 장치.
5. 제3 항에 있어서,
   상기 복수의 스페이서는 상기 갭 스페이서 및 상기 복수의 메인 스페이서와 각각 이격된 복수의 서브 스페이서를 더 포함하며,
   상기 각 서브 스페이서의 상면은 상기 제2 표시 기판과 이격되는 표시 장치.
6. 제5 항에 있어서,
   상기 제1 표시 기판으로부터 상기 제2 표시 기판을 분리하였을 때의 상기 갭 스페이서의 높이는 상기 메인 스페이서의 높이보다 큰 표시 장치.
7. 제5 항에 있어서,
   상기 제1 표시 기판은 복수의 화소 전극을 더 포함하며,
   상기 서브 스페이서는 상기 화소 전극과 중첩하는 복수의 제1 서브부, 및 상기 화소 전극과 비중첩하며 상기 복수의 제1 서브부를 연결하는 제2 서브부를 포함하는 표시 장치.
8. 제1 항에 있어서,
   상기 갭 스페이서는 착색 물질을 포함하는 표시장치.
9. 제8 항에 있어서,
   상기 복수의 스페이서는 상기 착색 물질을 포함하는 복수의 메인 스페이서와 복수의 서브 스페이서를 더 포함하되,
   상기 복수의 메인 스페이서는 상기 갭 스페이서와 이격되고 상기 제2 표시 기판과 맞닿으며,
   상기 복수의 서브 스페이서는 상기 갭 스페이서 및 상기 복수의 메인 스페이서와 각각 이격되고 상기 제2 표시 기판과 이격된 표시 장치.
10. 제9 항에 있어서,
    상기 서브 스페이서, 상기 메인 스페이서 및 상기 갭 스페이서는 광학 밀도가 0.15 내지 1.05인 표시 장치.
11. 화소 전극이 배치된 부화소부 및 스위칭 소자가 배치된 스위칭 소자 영역을 포함하는 복수의 색 화소를 포함하는 제1 표시 기판;
    상기 제1 표시 기판과 대향하는 제2 표시 기판;
    상기 제1 표시 기판과 상기 제2 표시 기판 사이에 배치된 액정층; 및
    상기 제1 표시 기판은 상기 제2 표시 기판을 향해 돌출하여 상기 제1 표시 기판과 상기 제2 표시 기판 사이의 간격을 유지하며 상기 스위칭 소자 영역과 중첩하는 복수의 스페이서를 포함하고,
    상기 복수의 스페이서는 상면이 상기 제2 표시 기판과 맞닿는 적어도 하나의 갭 스페이서와 복수의 메인 스페이서를 포함하며,
    상기 갭 스페이서의 최대 높이 거칠기는 상기 메인 스페이서의 최대 높이 거칠기보다 큰 표시 장치.
12. 제11 항에 있어서,
    상기 갭 스페이서의 상기 최대 높이 거칠기는 상기 메인 스페이서의 상기 최대 높이 거칠기의 10배 이상인 표시 장치.
13. 제12 항에 있어서,
    상기 복수의 스페이서는 상면이 상기 제2 표시 기판과 이격된 복수의 서브 스페이서를 더 포함하며,
    상기 갭 스페이서의 상기 최대 높이 거칠기는 상기 서브 스페이서의 최대 높이 거칠기의 10배 이상인 표시 장치.
14. 제13 항에 있어서,
    상기 서브 스페이서의 최대 높이 거칠기는 상기 메인 스페이서의 최대 높이 거칠기의 0.9배 내지 1.1배 사이인 표시 장치.
15. 제12 항에 있어서,
    상기 복수의 스페이서는 상면이 상기 제2 표시 기판과 이격된 복수의 서브 스페이서를 더 포함하며,
    상기 서브 스페이서의 최대 높이 거칠기는 상기 메인 스페이서의 최대 높이 거칠기와 동일한 표시 장치.
16. 제1 기판 상에 스페이서 코팅층을 형성하는 단계;
    상기 스페이서 코팅층을 패터닝하여 복수의 스페이서를 형성하는 단계;
    상기 복수의 스페이서가 형성된 상기 제1 기판의 상부에서 일정 높이만큼 연마 공정을 진행하는 단계; 및
    상기 복수의 스페이서 상부에 제2 기판을 배치하는 단계를 포함하는 표시 장치의 제조 방법.
17. 제16 항에 있어서,
    상기 복수의 스페이서를 형성하는 단계 이전에,
    상기 스페이서 코팅층이 형성된 상기 제1 기판에 이물의 유무를 검사하는 제1 검사 단계를 더 포함하는 표시 장치의 제조 방법.
18. 제17 항에 있어서,
    상기 제1 검사 단계는 광학 검출기를 이용하여 상기 스페이서 코팅층의 그레이 값을 판별하여 이물의 유무를 검사하는 표시 장치의 제조 방법.
19. 제17 항에 있어서,
    상기 연마 공정 단계 이전에,
    상기 복수의 스페이서의 그레이 값을 검사하는 제2 검사 단계를 더 포함하는 표시 장치의 제조 방법.
20. 제19 항에 있어서,
    상기 제2 검사 단계는 광학 검출기를 이용하여 정상 스페이서의 그레이 값과 비정상 스페이서의 그레이 값의 차이를 판별하는 표시 장치의 제조 방법.

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