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KR102803500B1 - 비휘발성 메모리 장치, 이를 포함하는 시스템, 및 이의 제조 방법 - Google Patents

비휘발성 메모리 장치, 이를 포함하는 시스템, 및 이의 제조 방법 Download PDF

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KR102803500B1
KR102803500B1 KR1020200125996A KR20200125996A KR102803500B1 KR 102803500 B1 KR102803500 B1 KR 102803500B1 KR 1020200125996 A KR1020200125996 A KR 1020200125996A KR 20200125996 A KR20200125996 A KR 20200125996A KR 102803500 B1 KR102803500 B1 KR 102803500B1
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코지 카나모리
조상연
한지훈
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삼성전자주식회사
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Abstract

셀 영역의 최상단과 주변 회로 영역의 최상단의 연결 신뢰성을 유지하면서, 셀 영역 및/또는 주변 회로 영역의 크기를 감소시키고 공정 단가를 감소시키는 비휘발성 메모리 장치 및 이를 포함하는 시스템과 비휘발성 메모리 장치를 제조하는 방법이 제공된다. 몇몇 실시예들에 따른 비휘발성 메모리 장치는 제1 방향으로 차례로 적층된 제1 하부 층간 절연층과 제2 하부 층간 절연층, 제1 하부 층간 절연층에 포함되는 하부 메탈층, 및 제1 하부 층간 절연층과 제2 하부 층간 절연층에 포함되며, 제1 방향과 교차하는 제2 방향으로 서로 이격하는 복수의 하부 본딩 메탈들을 포함하되, 하부 메탈층의 제1 방향으로의 최상단은 복수의 하부 본딩 메탈들의 제1 방향으로의 최상단보다 낮으며, 하부 메탈층은 복수의 하부 본딩 메탈들 사이에 배치된다.

Description

비휘발성 메모리 장치, 이를 포함하는 시스템, 및 이의 제조 방법{NONVOLATILE MEMORY DEVICE, SYSTEM INCLUDING THE SAME AND METHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 장치 및 이를 포함하는 시스템, 그리고 비휘발성 메모리 장치 제조 방법에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 비휘발성 메모리 장치가 요구되고 있다. 이에 따라, 비휘발성 메모리 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 비휘발성 메모리 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 비휘발성 메모리 장치가 제안되고 있다.
예를 들어, 3차원적으로 배열되는 메모리 셀들을 포함하는 셀 영역의 최상단과 메모리 셀들을 구동하는 주변 회로 소자들을 포함하는 주변 회로 영역의 최상단을 연결(bonding)한 비휘발성 메모리 장치가 제안되고 있다.
이때, 셀 영역의 최상단과 주변 회로 영역의 최상단을 연결할 때, 예를 들어, 디싱(dishing) 현상과 같은 연결 신뢰성 열화 요인들에 의한 영향을 제거할 필요성이 있다.
본 발명이 해결하고자 하는 기술적 과제는 셀 영역의 최상단과 주변 회로 영역의 최상단의 연결 신뢰성을 유지하면서, 셀 영역 및/또는 주변 회로 영역의 크기를 감소시키고 공정 단가를 감소시키는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 셀 영역의 최상단과 주변 회로 영역의 최상단의 연결 신뢰성을 유지하면서, 셀 영역 및/또는 주변 회로 영역의 크기를 감소시키고 공정 단가를 감소시키는 비휘발성 메모리 장치를 포함하는 비휘발성 메모리 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 셀 영역의 최상단과 주변 회로 영역의 최상단의 연결 신뢰성을 유지하면서, 셀 영역 및/또는 주변 회로 영역의 크기를 감소시키고 공정 단가를 감소시키는 비휘발성 메모리 장치를 제조할 수 있는 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 제1 방향으로 차례로 적층된 제1 하부 층간 절연층과 제2 하부 층간 절연층, 제1 하부 층간 절연층에 포함되는 하부 메탈층, 및 제1 하부 층간 절연층과 제2 하부 층간 절연층에 포함되며, 제1 방향과 교차하는 제2 방향으로 서로 이격하는 복수의 하부 본딩 메탈들을 포함하되, 하부 메탈층의 제1 방향으로의 최상단은 복수의 하부 본딩 메탈들의 제1 방향으로의 최상단보다 낮으며, 하부 메탈층은 복수의 하부 본딩 메탈들 사이에 배치된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 제1 기판, 제1 기판 상에 제1 방향으로 적층된 복수의 메탈 라인들, 복수의 메탈 라인들을 관통하는 채널 구조체, 복수의 메탈 라인들과 채널 구조체와 전기적으로 연결되는 복수의 상부 메탈층들, 복수의 메탈층들 중 하나 이상의 메탈층과 전기적으로 연결되는 복수의 상부 본딩 메탈들, 상부 본딩 메탈들 상에 차례로 적층되는 제1 하부 층간 절연층과 제2 하부 층간 절연층, 상부 본딩 메탈들과 전기적으로 연결되며, 제1 하부 층간 절연층과 제2 하부 층간 절연층에 포함되는 복수의 하부 본딩 메탈들, 및 복수의 하부 본딩 메탈들 사이에 배치되며, 주변 회로 소자들과 전기적으로 연결되고, 제2 하부 층간 절연층에 포함되는 하부 메탈층을 포함하되, 하부 메탈층의 제1 방향으로의 최상단은 복수의 하부 본딩 메탈들과 복수의 상부 본딩 메탈들이 만나는 높이보다 낮다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 포함하는 비휘발성 메모리 시스템은, 패키지 기판, 패키지 기판 상의 비휘발성 메모리 장치, 및 패키지 기판 상에서 비휘발성 메모리 장치들과 전기적으로 연결되는 컨트롤러를 포함하되, 비휘발성 메모리 장치는, 제1 기판과, 제1 기판 상에 제1 방향으로 차례로 적층된 제1 하부 층간 절연층과 제2 하부 층간 절연층과, 제1 하부 층간 절연층에 포함되는 하부 메탈층과, 제1 하부 층간 절연층과 제2 하부 층간 절연층에 포함되며, 제1 방향과 교차하는 제2 방향으로 서로 이격하여 복수의 하부 본딩 메탈들을 포함하되, 하부 메탈층의 제1 방향으로의 최상단은 복수의 하부 본딩 메탈들의 제1 방향으로의 최상단보다 낮으며, 메탈층은 복수의 하부 본딩 메탈들 사이에 배치된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치 제조 방법은, 기판 상에 주변 회로 소자를 형성하고, 주변 회로 소자로부터 제1 방향 상에 제1 절연층을 형성하고, 제1 절연층을 식각하여 제1 트렌치를 형성하고, 제1 트렌치를 제1 금속 물질로 채워 메탈층을 형성하고, 메탈층과 제1 절연층 상에 제2 절연층을 형성하고, 제1 절연층과 제2 절연층을 식각하여 제2 트렌치와 제3 트렌치를 형성하고, 제2 트렌치와 제3 트렌치에 제2 금속 물질을 채워 복수의 본딩 메탈들을 형성하되, 복수의 본딩 메탈들은 메탈층을 중심으로 서로 이격하여 형성되는 것을 포함하되, 메탈층의 제1 방향으로의 최상단은 복수의 본딩 메탈들의 제1 방향으로의 최상단보다 낮게 형성된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1는 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 도면이다.
도 2는 도 1의 R1 영역을 확대한 예시적인 확대도이다.
도 3은 도 2의 A-A'를 따라 절단하여 바라본 상면도이다.
도 4는 도 2의 B-B'를 따라 절단하여 바라본 상면도이다.
도 5 내지 도 9는 몇몇 실시예들에 따른 비휘발성 메모리 장치의 제조 방법의 중간 단계를 설명하기 위한 예시적인 도면이다.
도 10 및 도 11은 도 1의 CSLR 영역을 설명하기 위한 다양한 예시적인 확대도들이다.
도 12는 도 1의 R2 영역을 확대한 예시적인 확대도이다.
도 13은 도 1의 R3 영역을 확대한 예시적인 확대도이다.
도 14는 몇몇 실시예들에 따른 다른 비휘발성 메모리 장치를 설명하기 위한 예시적인 도면이다.
도 15는 도 14의 R4 영역을 확대한 예시적인 확대도이다.
도 16은 몇몇 실시예들에 따른 다른 비휘발성 메모리 장치를 설명하기 위한 예시적인 도면이다.
도 17은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 포함하는 비휘발성 메모리 시스템을 설명하기 위한 예시적인 블록도이다.
도 18은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 포함하는 비휘발성 메모리 시스템을 설명하기 위한 예시적인 사시도이다.
도 19은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 포함하는 도 18의 비휘발성 메모리 패키지를 I-I'를 따라 절단한 영역을 설명하기 위한 예시적인 단면도이다.
도 20는 몇몇 실시예들에 따른 비휘발성 메모리 장치를 포함하는 도 18의 비휘발성 메모리 패키지를 I-I'를 따라 절단한 영역을 설명하기 위한 예시적인 단면도이다.
도 1는 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 도면이다.
도 1을 참조하면, 몇몇 실시예들에 따른 비휘발성 메모리 장치(300a)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 상부 본딩 메탈(예를 들어, 372a, 372b, 372c, 또는 392)과 하부 칩의 최상부 메탈층에 형성된 하부 본딩 메탈(예를 들어, 272a, 272b, 272c, 273a, 또는 252)을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 상부 본딩 메탈들과 상기 하부 본딩 메탈들이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 상부 본딩 메탈들과 상기 하부 본딩 메탈들은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
몇몇 실시예들에 따른 비휘발성 메모리 장치(300a)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(210), 층간 절연층(215), 제1 기판(210)에 형성되는 복수의 주변 회로 소자들(220a, 220b, 220c), 복수의 주변 회로 소자들(220a, 220b, 220c) 각각과 연결되는 제1 메탈층(230a, 230b, 230c), 제1 메탈층(230a, 230b, 230c) 상에 형성되는 제2 메탈층(240a, 240b, 240c)을 포함할 수 있다. 몇몇 실시예들에서, 제1 메탈층(230a, 230b, 230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(240a, 240b, 240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(230a, 230b, 230c)과 제2 메탈층(240a, 240b, 240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(240a, 240b, 240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(240a, 240b, 240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(240a, 240b, 240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
하부 층간 절연층(215)은 복수의 주변 회로 소자들(220a, 220b, 220c), 제1 메탈층(230a, 230b, 230c), 및 제2 메탈층(240a, 240b, 240c)을 커버하도록 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다. 하부 층간 절연층(215)은 복수의 층으로 구성될 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(271b, 272b)과 상부 본딩 메탈(371b, 372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다. 복수의 하부 본딩 메탈들(271b, 272b)과 복수의 상부 본딩 메탈들(371b, 372b)은 제1 방향(x)으로 서로 이격하여 배치될 수 있다.
이때, 주변 회로 영역(PERI)은 메탈층을 병합하여 하나의 배선을 형성함으로써, 주변 회로 영역(PERI)의 크기를 줄이고, 공정 단가를 줄일 수 있다. 예를 들어, 주변 회로 영역(PERI)의 제2 메탈층(240a, 240b, 240c)의 상부에 제3 메탈층(도시되지 않음)이 형성되어 있었다고 가정한다. 제2 메탈층(240a, 240b, 240c)의 상부에 제3 메탈층이 형성되었을 경우, 주변 회로 영역(PERI)의 제3 방향(z)으로의 두께는 본 도면에서의 두께보다 더 두꺼울 수 있다. 그러나, 하부 메탈층(250a, 250b, 250c)을 통해 제3 메탈층을 병합하면 제3 메탈층을 제거할 수 있다.
이때, 하부 메탈층(250a, 250b, 250c) 각각은 복수의 하부 본딩 메탈들의 사이에 배치될 수 있다. 예를 들어, 하부 메탈층(250b)은 복수의 하부 본딩 메탈들(272b) 사이에 배치될 수 있다. 또다른 예를 들어, 하부 메탈층(250a)은 하부 메탈 패턴(273a)과 하부 본딩 메탈(272b) 사이에 배치될 수 있다. 또다른 예를 들어, 하부 메탈층(250c)은 하부 본딩 메탈(272c)와 하부 메탈 패턴(252) 사이에 배치될 수 있다. 즉, 하나의 메탈층을 병합한 메탈층(예를 들어, 하부 메탈층(250b))을 통해 주변 회로 영역(PERI)의 크기를 줄이고, 공정 단가 역시 줄일 수 있다.
하지만, 하나 혹은 그 이상의 메탈층을 병합한 메탈층(예를 들어, 워드라인 본딩 영역(WLBA)의 하부 메탈층(250b), 외부 패드 본딩 영역(PA)의 하부 메탈층(250a), 또는 비트라인 본딩 영역(BLBA)의 하부 메탈층(250c))의 제3 방향(z)으로의 최상단이 셀 영역(CELL)과 주변 회로 영역(PERI)이 만나는 높이와 같은 높이에 위치하게 되면 디싱(dishing) 현상이 발생하여, 셀 영역(CELL)과 주변 회로 영역(PERI)의 최상단의 연결 신뢰성이 감소할 수 있다.
따라서, 몇몇 실시예들에 따른 비휘발성 메모리 장치(300a)에서 하나 혹은 그 이상의 메탈층을 병합한 메탈층(예를 들어, 워드라인 본딩 영역(WLBA)의 하부 메탈층(250b), 외부 패드 본딩 영역(PA)의 하부 메탈층(250a), 또는 비트라인 본딩 영역(BLBA)의 하부 메탈층(250c))의 제3 방향(z)으로의 최상단이 셀 영역(CELL)과 주변 회로 영역(PERI)이 만나는 높이보다 낮게 형성된다. 이를 통해, 셀 영역(CELL)과 주변 회로 영역(PERI)이 만나는 면에 배치되는 메탈들(예를 들어, 복수의 하부 본딩 메탈들(272b), 하부 메탈 패턴(273a), 하부 메탈 패턴(252))에 대한 평탄화 공정이 수행되면서 발생할 수 있는 디싱(dishing) 현상을 제거할 수 있다. 이를 통해, 셀 영역(CELL)과 주변 회로 영역(PERI)의 최상단의 연결 신뢰성을 유지하면서, 주변 회로 영역(PERI)의 크기를 줄이고 공정 단가를 줄일 수 있다.
이하에서 도 2 내지 도 9의 설명을 통해, 몇몇 실시예들에 따른 비휘발성 메모리 장치의 워드 라인 본딩 영역(WLBA)에서의 구조 및 제조 방법을 자세히 살펴본다.
도 2는 도 1의 R1 영역을 확대한 예시적인 확대도이다. 참고적으로, 워드라인 본딩 영역(WLBA)의 R1 영역에 대한 설명이 워드라인 본딩 영역(WLBA)의 다른 부분에도 적용될 수 있음은 물론이다.
도 2를 참조하면, 하부 메탈층(250b)의 제3 방향(z)으로의 최상단(P2)이 하부 본딩 메탈들(271b, 272b)의 제3 방향(z)으로의 최상단(C_F)보다 낮게 형성된다. 하부 본딩 메탈들(271b, 272b)의 제3 방향(z)으로의 최상단(C_F)은 하부 본딩 메탈들(272b)과 상부 본딩 메탈들(372b)이 만나는 접촉면일 수 있다. 즉, 접촉면(C_F)은 셀 영역(CELL)과 주변 회로 영역(PERI)이 본딩되는 본딩면일 수 있다.
하부 층간 절연층(215)은 복수의 하부 층간 절연층을 포함할 수 있다. 제1 하부 층간 절연층(215a)은 제1 기판(210) 상에 형성될 수 있다. 제1 하부 층간 절연층(215a) 내에 제1 메탈층(230b)과 제2 메탈층(240b)이 형성될 수 있다. 제1 하부 층간 절연층(215a)은 복수의 제1 하부 층간 절연층을 포함할 수도 있다.
제1 하부 층간 절연층(215a) 상에 제2 하부 층간 절연층(215b)가 형성될 수 있다. 제2 하부 층간 절연층(215b) 내에 하부 본딩 메탈들(271b)이 형성될 수 있다. 또한, 제2 하부 층간 절연층(215b) 내에 하부 메탈층(250b)의 비아 부분이 형성될 수 있다. 더 자세히는, 제2 하부 층간 절연층(215b)의 최하단(P0)과 최상단(P1) 사이에 하부 본딩 메탈들(271b)과 하부 메탈층(250b)의 비아 부분이 형성될 수 있다.
제2 하부 층간 절연층(215b) 상에 제3 하부 층간 절연층(215c)이 형성될 수 있다. 제3 하부 층간 절연층(215c) 내에 하부 메탈층(250b)의 패드 영역이 형성될 수 있다. 또한, 제3 하부 층간 절연층(215c) 내에 하부 본딩 메탈들(272b) 각각의 적어도 일부가 형성될 수 있다. 더 자세히는, 제3 하부 층간 절연층(215c)의 최하단(P1)과 최상단(P2) 사이에 하부 본딩 메탈들(272b)의 적어도 일부와 하부 메탈층(250b)의 패드 부분이 형성될 수 있다.
제3 하부 층간 절연층(215c) 상에 제4 하부 층간 절연층(215d)이 형성될 수 있다. 제4 하부 층간 절연층(215d) 내에 하부 본딩 메탈들(272b) 각각의 나머지 부분이 형성될 수 있다. 더 자세히는, 제4 하부 층간 절연층(215d)의 최하단(P2)과 최상단(C_F) 사이에 하부 본딩 메탈들(272b)의 나머지 부분이 형성될 수 있다.
즉, 하부 메탈층(250b)은 제2 하부 층간 절연층(215b)과 제3 하부 층간 절연층(215c) 내부에 형성되며, 하부 본딩 메탈들(271b, 272b)은 제2 하부 층간 절연층(215b), 제3 하부 층간 절연층(215c)과 제4 하부 층간 절연층(215d) 내부에 형성된다.
이를 통해, 하부 메탈층(250b)은 복수의 하부 본딩 메탈들(271b, 272b) 사이에 배치됨과 동시에 본딩면(C_F)에 노출되지 않을 수 있다. 이를 도 3 및 도 4의 상면도를 통해 자세히 살펴본다.
도 3은 도 2의 A-A'를 따라 절단하여 바라본 상면도이다.
도 2 및 도 3을 참조하면, 본딩면(C_F)의 아랫 부분을 제3 방향(z)에서 살펴보면, 제3 하부 층간 절연층(215c) 내에 형성된 복수의 하부 본딩 메탈들(272b)과 하부 메탈층(250b)을 확인할 수 있다.
도 4는 도 2의 B-B'를 따라 절단하여 바라본 상면도이다.
도 2 및 도 4를 참조하면, 본딩면(C_F)을 제3 방향(z)에서 살펴보면, 도 3과는 달리, 제4 하부 층간 절연층(215d) 내에 형성된 복수의 하부 본딩 메탈들(272b)만을 확인할 수 있다. 즉, 하부 메탈층(250b)이 본딩면(C_F)으로 노출되지 않음을 알 수 있다.
이하의 도 5 내지 도 9를 통해, 몇몇 실시예들에 따른 비휘발성 메모리 장치의 제조 방법을 중간 단계부터 살펴본다.
도 5 내지 도 9는 몇몇 실시예들에 따른 비휘발성 메모리 장치의 제조 방법의 중간 단계를 설명하기 위한 예시적인 도면이다. 참고적으로, 도 5 내지 도 9를 통해 설명되는 제조 방법이 몇몇 실시예들에 따른 비휘발성 메모리 장치의 다른 영역에도 적용될 수 있음은 물론이다.
먼저, 도 5를 참조하면, 제1 기판(210) 상에 주변 회로 소자들(220b)과 제1 하부 층간 절연층(215a)이 형성될 수 있다. 제1 기판(210)은 베이스 기판과, 베이스 기판 상에 성장된 에피층을 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 기판(210)은 에피층 없이 베이스 기판만을 포함할 수도 있다. 제1 기판(210)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다. 이하에서는, 예시적으로 제1 기판(210)은 실리콘 기판인 것으로 설명한다.
이후, 주변 회로 소자들(220b)과 전기적으로 연결되는 제1 메탈층(230b)과 제2 메탈층(240b)가 제1 하부 층간 절연층(215a) 내부에 제3 방향(z)으로 차례로 형성될 수 있다. 제1 메탈층(230b)과 제2 메탈층(240b)은 각각 제3 방향(z)으로 연장되는 비아와 제1 방향(x)으로 연장되는 패드를 포함할 수 있다. 몇몇 실시예들에 따른 제1 메탈층(230b)과 제2 메탈층(240b)의 구조가 이에 제한되는 것은 아니다.
이후, 도 6을 참조하면, 제1 하부 층간 절연층(215a)과 제2 메탈층(240b) 상에 제2 하부 층간 절연층(215b) 이 형성될 수 있다.
더 자세히는, 제2 하부 층간 절연층(215b)이 제1 위치(P0)로부터 제2 위치(P1)까지 형성될 수 있다. 제2 하부 층간 절연층(215b) 의 두께는 이에 제한되지 않는다.
제2 하부 층간 절연층(215b) 내부에는 하부 본딩 메탈(271b)이 형성될 수 있다. 또한, 제2 하부 층간 절연층(215b) 내부에는 하부 메탈층(250b)의 일부가 형성될 수 있다.
하부 본딩 메탈(271b)은 제2 메탈층(240b)와 전기적으로 연결될 수 있다. 또한, 하부 메탈층(250b)의 일부 또한, 제2 메탈층(240b)와 전기적으로 연결될 수 있다.
이후, 도 7을 참조하면, 제2 하부 층간 절연층(215b), 하부 본딩 메탈(271b), 및 하부 메탈층(250b)의 일부 상에 제3 하부 층간 절연층(215c)을 형성한다.
제3 하부 층간 절연층(215c) 내부에는 하부 메탈층(250b)이 형성될 수 있다. 하부 메탈층(250b)은 제2 하부 층간 절연층(215b)과 제3 하부 층간 절연층(215c)에 포함될 수 있다. 하부 메탈층(250b)은 제2 메탈층(240b)과 전기적으로 연결될 수 있다.
이후, 도 8을 참조하면, 제3 하부 층간 절연층(215c)과 하부 메탈층(250b) 상에 제4 하부 층간 절연층(215d)을 적층한다.
이후, 도 9를 참조하면, 제3 하부 층간 절연층(215c)과 제4 하부 층간 절연층(215d)을 식각하여 하부 본딩 메탈(272b)을 형성한다. 하부 본딩 메탈(272b)은 제2 하부 층간 절연층(215b), 제3 하부 층간 절연층(215c)과 제4 하부 층간 절연층(215d)에 포함될 수 있다.
제4 하부 층간 절연층(215d)은 제3 위치(P2)로부터 제4 위치(C_F)까지 형성될 수 있다. 제4 하부 층간 절연층(215d)의 두께는 이에 제한되지 않는다.
제1 하부 층간 절연층(215a) 내지 제4 하부 층간 절연층(215d)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있다. 상기 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
또한, 제1 메탈층(230b)을 구성하는 물질, 제2 메탈층(240b)을 구성하는 물질, 제1 금속 물질, 및 제2 금속 물질은 예를 들어, 알루미늄(Al), 구리(Cu) 또는 텅스텐(W) 등의 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다.
다시 도 1을 참조하면, 셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(310)과 공통 소스 라인(320)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(310)의 상면에 수직하는 방향(z축 방향)을 따라 복수의 메탈 라인들 혹은 복수의 워드라인들(331-338; 330)이 적층될 수 있다. 메탈 라인들 혹은 워드라인들(330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(310)의 상면에 수직하는 방향으로 연장되어 워드라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다.
몇몇 실시예들에 따른 비휘발성 메모리 장치(300a)의 제2 기판(310)과 공통 소스 라인(320), 그리고 채널 구조체들(CH)은 다양한 형태로 형성될 수 있다. 이하의 도 10 및 도 11을 통하여, 몇몇 실시예들에 따른 비휘발성 메모리 장치(300a)의 제2 기판(310)과 공통 소스 라인(320), 그리고 채널 구조체들(CH)의 다양한 구조를 CSLR 영역을 확대하여 예시적으로 살펴본다.
도 10 및 도 11은 도 1의 CSLR 영역을 설명하기 위한 다양한 예시적인 확대도들이다.
도 1, 도 10 및 도 11을 참조하면, 채널 구조체(CH)는 데이터 저장층(397), 채널층(390), 및 매립 절연층(391) 등을 포함할 수 있으며, 채널층(390)은 제1 메탈층(350c) 및 제2 메탈층(360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(350c)은 비트라인 컨택일 수 있고, 제2 메탈층(360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(360c)은 제2 기판(310)의 상면에 평행한 제2 방향(y)을 따라 연장될 수 있다.
채널 구조체(CH)는 수직 방향(Z)으로 연장되어 워드 라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 도 10 및 도 11에 도시된 것처럼, 채널 구조체(CH)는 채널층(390) 및 데이터 저장층(397)을 포함할 수 있다.
채널층(390)은 제3 방향(Z)으로 연장될 수 있다. 채널층(390)은 적층된 컵(cup) 형상인 것으로 도시되었으나, 이는 예시적인 것일 뿐이며, 채널층(390)은 원통 형상, 사각통 형상, 속이 찬 필러 형상, 단일 컵 형상 등 다양한 형상을 가질 수도 있다. 채널층(390)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
데이터 저장층(397)은 채널층(390)과 워드 라인들(330) 사이에 개재될 수 있다. 예를 들어, 데이터 저장층(397)은 채널층(390)의 측면을 따라 연장될 수 있다.
몇몇 실시예에서, 데이터 저장층(397)은 다중막으로 형성될 수 있다. 예를 들어, 데이터 저장층(397)은 채널층(390) 상에 차례로 적층되는 터널 절연막(397a), 전하 저장막(397b) 및 블로킹 절연막(397c)을 포함할 수 있다. 터널 절연막(397a)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 전하 저장막(397b)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 블로킹 절연막(397c)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질을 포함할 수 있다. 몇몇 실시예에서, 데이터 저장층(397)은 각각의 워드 라인들(330)의 표면을 따라 연장되는 게이트 절연막(397d)을 더 포함할 수 있다.
몇몇 실시예에서, 채널 구조체(CH)는 매립 절연층(391)을 더 포함할 수 있다. 매립 절연층(391)은 컵 형상인 반도체 패턴(390)의 내부를 채우도록 형성될 수 있다. 매립 절연층(391)은 절연 물질, 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
공통 소스 라인(320)은 채널 구조체(CH)의 채널층(390)과 접속되도록 형성될 수 있다.
도 11에 도시된 것처럼, 몇몇 실시예에서, 채널 구조체(CH)는 공통 소스 라인(320)을 관통하여 제2 기판(310) 내에 매립될 수 있다. 공통 소스 라인(320)은 데이터 저장층(397)의 일부를 관통하여 채널층(390)의 측면과 접속될 수 있다.
도 11에 도시된 것처럼, 몇몇 실시예에서, 공통 소스 라인(320)의 적어도 일부는 제2 기판(310) 내에 매립될 수 있다. 공통 소스 라인(320)은 예를 들어, 제2 기판(310)으로부터 선택적 에피 성장(SEG; Selective Epitaxial Growth) 공정에 의해 형성될 수 있다. 채널 구조체(CH)는 정보 저장막(392)의 일부를 관통하여 공통 소스 라인(320)의 상면과 접속될 수 있다.
다시 도 1을 참조하면, 외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(380) 상부에는 제1 메탈층(350a)과 제2 메탈층(360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(380), 제1 메탈층(350a), 및 제2 메탈층(360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(205, 305)이 배치될 수 있다. 도 1을 참조하면, 제1 기판(210)의 하부에는 제1 기판(210)의 하면을 덮는 하부 절연막(201) 이 형성될 수 있으며, 하부 절연막(201) 상에 제1 입출력 패드(205)가 형성될 수 있다. 제1 입출력 패드(205)는 제1 입출력 컨택 플러그(203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결되며, 하부 절연막(201)에 의해 제1 기판(210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(203)와 제1 기판(210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(203)와 제1 기판(210)을 전기적으로 분리할 수 있다.
이하에서, 도 12의 설명을 통해, 몇몇 실시예들에 따른 비휘발성 메모리 장치의 외부 패드 본딩 영역(PA)에서의 구조를 자세히 살펴본다.
도 12는 도 1의 R2 영역을 확대한 예시적인 확대도이다. 참고적으로, 외부 패드 본딩 영역(PA)의 R2 영역에 대한 설명이 외부 패드 본딩 영역(PA)의 다른 부분에도 적용될 수 있음은 물론이다.
도 12를 참조하면, 하부 메탈층(250a)의 제3 방향(z)으로의 최상단(P2)이 하부 메탈 패턴(273a)과 하부 본딩 메탈(272b)의 제3 방향(z)으로의 최상단(C_F)보다 낮게 형성된다. 하부 메탈 패턴(273a)과 하부 본딩 메탈(272b)의 제3 방향(z)으로의 최상단(C_F)은 하부 메탈 패턴(273a)이 상부 메탈 패턴(372a)과 만나는 접촉면일 수 있다. 또한, 최상단(C_F)은 하부 본딩 메탈(272b)이 상부 본딩 메탈들(372b)과 만나는 접촉면일 수 있다. 즉, 접촉면(C_F)은 셀 영역(CELL)과 주변 회로 영역(PERI)이 본딩되는 본딩면일 수 있다.
하부 층간 절연층(215)은 복수의 하부 층간 절연층을 포함할 수 있다. 제1 하부 층간 절연층(215a)은 제1 기판(210) 상에 형성될 수 있다. 제1 하부 층간 절연층(215a) 내에 제1 메탈층(230a, 230b)과 제2 메탈층(240a, 240b)이 형성될 수 있다. 또한, 제1 하부 층간 절연층(215a) 내에 입출력 컨택 플러그(203)의 일부가 형성될 수 있다. 제1 하부 층간 절연층(215a)은 복수의 제1 하부 층간 절연층을 포함할 수도 있다.
제1 하부 층간 절연층(215a) 상에 제2 하부 층간 절연층(215b)가 형성될 수 있다. 제2 하부 층간 절연층(215b) 내에 하부 본딩 메탈(271b)이 형성될 수 있다. 또한, 제2 하부 층간 절연층(215b) 내에 하부 메탈층(250a)의 비아 부분이 형성될 수 있다. 더 자세히는, 제2 하부 층간 절연층(215b)의 최하단(P0)과 최상단(P1) 사이에 하부 본딩 메탈(271b)과 하부 메탈층(250a)의 비아 부분이 형성될 수 있다. 또한, 제2 하부 층간 절연층(215b) 내에 입출력 컨택 플러그(203)의 나머지가 형성될 수 있다.
제2 하부 층간 절연층(215b) 상에 제3 하부 층간 절연층(215c)이 형성될 수 있다. 제3 하부 층간 절연층(215c) 내에 하부 메탈층(250a)의 패드 영역이 형성될 수 있다. 또한, 제3 하부 층간 절연층(215c) 내에 하부 본딩 메탈(272b) 의 적어도 일부가 형성될 수 있다. 또한, 제3 하부 층간 절연층(215c) 내에 하부 메탈 패턴(273a)의 일부가 형성될 수 있다. 더 자세히는, 제3 하부 층간 절연층(215c)의 최하단(P1)과 최상단(P2) 사이에 하부 본딩 메탈(272b)의 적어도 일부와 하부 메탈층(250a)의 패드 부분과 하부 메탈 패턴(273a)의 일부가 형성될 수 있다.
제3 하부 층간 절연층(215c) 상에 제4 하부 층간 절연층(215d)이 형성될 수 있다. 제4 하부 층간 절연층(215d) 내에 하부 본딩 메탈(272b)의 나머지 부분이 형성될 수 있다. 또한, 제4 하부 층간 절연층(215d) 내에 하부 메탈 패턴(273a)의 나머지가 형성될 수 있다. 더 자세히는, 제4 하부 층간 절연층(215d)의 최하단(P2)과 최상단(C_F) 사이에 하부 본딩 메탈(272b)의 나머지 부분과 하부 메탈 패턴(273a)의 나머지 부분이 형성될 수 있다.
즉, 하부 메탈층(250a)은 제2 하부 층간 절연층(215b)과 제3 하부 층간 절연층(215c) 내부에 형성되며, 하부 본딩 메탈(272b)은 제2 하부 층간 절연층(215b), 제3 하부 층간 절연층(215c)과 제4 하부 층간 절연층(215d) 내부에 형성된다. 또한, 하부 메탈 패턴(273a)은 제3 하부 층간 절연층(215c)과 제4 하부 층간 절연층(215d) 내부에 형성된다.
몇몇 실시예들에 따른 비휘발성 메모리 장치의 R2 영역에 대한 제조 방법은 도 5 내지 도 9를 통해 상술된 설명과 유사하므로 설명을 생략한다.
다시 도 1을 참조하면, 제2 기판(310)의 상부에는 제2 기판(310)의 상면을 덮는 상부 절연막(301)이 형성될 수 있으며, 상부 절연막(301) 상에 제2 입출력 패드(305)가 배치될 수 있다. 제2 입출력 패드(305)는 제2 입출력 컨택 플러그(303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(303)가 배치되는 영역에는 제2 기판(310) 및 공통 소스 라인(320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(305)는 제3 방향(Z축 방향)에서 워드라인들(380)과 오버랩되지 않을 수 있다. 도 8을 참조하면, 제2 입출력 컨택 플러그(303)는 제2 기판(310)의 상면에 평행한 방향에서 제2 기판(310)과 분리되며, 셀 영역(CELL)의 상부 층간 절연층(315)을 관통하여 제2 입출력 패드(305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(205)와 제2 입출력 패드(305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(400)는 제1 기판(210)의 상부에 배치되는 제1 입출력 패드(205)만을 포함하거나, 또는 제2 기판(301)의 상부에 배치되는 제2 입출력 패드(305)만을 포함할 수 있다. 또는, 메모리 장치(400)가 제1 입출력 패드(205)와 제2 입출력 패드(305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
도 1에 도시한 몇몇 실시예에서, 채널 구조체(CH)와 비트라인(360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(393)를 제공하는 회로 소자들(220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(371c, 372c)과 연결되며, 상부 본딩 메탈(371c, 372c)은 페이지 버퍼(393)의 회로 소자들(220c)에 연결되는 하부 본딩 메탈(271c, 272c)과 연결될 수 있다.
이하에서, 도 13의 설명을 통해, 몇몇 실시예들에 따른 비휘발성 메모리 장치의 비트라인 본딩 영역(BLBA)에서의 구조를 자세히 살펴본다.
도 13은 도 1의 R3 영역을 확대한 예시적인 확대도이다. 참고적으로, 비트라인 본딩 영역(BLBA)의 R3 영역에 대한 설명이 비트라인 본딩 영역(BLBA)의 다른 부분에도 적용될 수 있음은 물론이다.
도 13을 참조하면, 하부 메탈층(250c)의 제3 방향(z)으로의 최상단(P2)이 하부 메탈 패턴(272)과 하부 본딩 메탈(272c)의 제3 방향(z)으로의 최상단(C_F)보다 낮게 형성된다. 하부 메탈 패턴(272)과 하부 본딩 메탈(272c)의 제3 방향(z)으로의 최상단(C_F)은 하부 메탈 패턴(272)이 상부 메탈 패턴(392)과 만나는 접촉면일 수 있다. 또한, 최상단(C_F)은 하부 본딩 메탈(272c)이 상부 본딩 메탈들(372c)과 만나는 접촉면일 수 있다. 즉, 접촉면(C_F)은 셀 영역(CELL)과 주변 회로 영역(PERI)이 본딩되는 본딩면일 수 있다.
하부 층간 절연층(215)은 복수의 하부 층간 절연층을 포함할 수 있다. 제1 하부 층간 절연층(215a)은 제1 기판(210) 상에 형성될 수 있다. 제1 하부 층간 절연층(215a) 내에 제1 메탈층(230c, 230c)과 제2 메탈층(240c, 240c)이 형성될 수 있다. 제1 하부 층간 절연층(215a)은 복수의 제1 하부 층간 절연층을 포함할 수도 있다.
제1 하부 층간 절연층(215a) 상에 제2 하부 층간 절연층(215b)가 형성될 수 있다. 제2 하부 층간 절연층(215b) 내에 하부 본딩 메탈(271c)과 하부 메탈 패턴의 비아 부분(251)이 형성될 수 있다. 또한, 제2 하부 층간 절연층(215b) 내에 하부 메탈층(250c)의 비아 부분이 형성될 수 있다. 더 자세히는, 제2 하부 층간 절연층(215b)의 최하단(P0)과 최상단(P1) 사이에 하부 본딩 메탈(271c), 하부 메탈 패턴의 비아 부분(251)과 하부 메탈층(250c)의 비아 부분이 형성될 수 있다.
제2 하부 층간 절연층(215b) 상에 제3 하부 층간 절연층(215c)이 형성될 수 있다. 제3 하부 층간 절연층(215c) 내에 하부 메탈층(250c)의 패드 영역이 형성될 수 있다. 또한, 제3 하부 층간 절연층(215c) 내에 하부 본딩 메탈(272c) 의 적어도 일부가 형성될 수 있다. 또한, 제3 하부 층간 절연층(215c) 내에 하부 메탈 패턴(252)의 일부가 형성될 수 있다. 더 자세히는, 제3 하부 층간 절연층(215c)의 최하단(P1)과 최상단(P2) 사이에 하부 본딩 메탈(272c)의 적어도 일부와 하부 메탈층(250c)의 패드 부분과 하부 메탈 패턴(272)의 일부가 형성될 수 있다.
제3 하부 층간 절연층(215c) 상에 제4 하부 층간 절연층(215d)이 형성될 수 있다. 제4 하부 층간 절연층(215d) 내에 하부 본딩 메탈(272c)의 나머지 부분이 형성될 수 있다. 또한, 제4 하부 층간 절연층(215d) 내에 하부 메탈 패턴(252)의 나머지가 형성될 수 있다. 더 자세히는, 제4 하부 층간 절연층(215d)의 최하단(P2)과 최상단(C_F) 사이에 하부 본딩 메탈(272c)의 나머지 부분과 하부 메탈 패턴(252)의 나머지 부분이 형성될 수 있다.
즉, 하부 메탈층(250c)은 제2 하부 층간 절연층(215b)과 제3 하부 층간 절연층(215c) 내부에 형성되며, 하부 본딩 메탈(272c)은 제2 하부 층간 절연층(215b), 제3 하부 층간 절연층(215c)과 제4 하부 층간 절연층(215d) 내부에 형성된다. 또한, 하부 메탈 패턴(252)은 제3 하부 층간 절연층(215c)과 제4 하부 층간 절연층(215d) 내부에 형성된다.
몇몇 실시예들에 따른 비휘발성 메모리 장치의 R3 영역에 대한 제조 방법은 도 5 내지 도 9를 통해 상술된 설명과 유사하므로 설명을 생략한다.
다시 도 1을 참조하면, 워드라인 본딩 영역(WLBA)에서, 워드라인들(330)은 제2 기판(310)의 상면에 평행한 제1 방향(x)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(341-347; 340)와 연결될 수 있다. 워드라인들(330)과 셀 컨택 플러그들(340)은, 제1 방향(x)을 따라 워드라인들(330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(330)에 연결되는 셀 컨택 플러그들(340)의 상부에는 제1 메탈층(350b)과 제2 메탈층(360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(340)은 주변 회로 영역(PERI)에서 로우 디코더(394)를 제공하는 회로 소자들(220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(394)를 제공하는 회로 소자들(220b)의 동작 전압은, 페이지 버퍼(393)를 제공하는 회로 소자들(220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(393)를 제공하는 회로 소자들(220c)의 동작 전압이 로우 디코더(394)를 제공하는 회로 소자들(220b)의 동작 전압보다 클 수 있다.
몇몇 실시예들에 따른 비휘발성 메모리 장치(300a)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(372a)과 동일한 형태의 하부 메탈 패턴(273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에는 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(252)과 동일한 형태의 상부 메탈 패턴(392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(392) 상에는 컨택을 형성하지 않을 수 있다.
도 14은 몇몇 실시예들에 따른 다른 비휘발성 메모리 장치를 설명하기 위한 예시적인 도면이다.
도 14를 참조하면, 몇몇 실시예들에 따른 다른 비휘발성 메모리 장치(300b)는 몇몇 실시예들에 따른 도 1의 비휘발성 메모리 장치(300a)와는 달리 셀 영역(CELL)에 상부 메탈층(370)을 더 포함할 수 있다. 상부 메탈층(370)의 개수 및 형태는 이에 제한되지 않는다.
몇몇 실시예들에 따른 셀 영역(CELL)은 메탈층을 병합하여 하나의 배선을 형성함으로써, 셀 영역(CELL)의 크기를 줄이고, 공정 단가를 줄일 수 있다. 예를 들어, 셀 영역(CELL)의 제2 메탈층(360a, 360b, 360c)의 상부에 제3 메탈층(도시되지 않음)이 형성되어 있었다고 가정한다. 제2 메탈층(360a, 360b, 360c)의 상부에 제3 메탈층이 형성되었을 경우, 셀 영역(CELL)의 제3 방향(z)으로의 두께는 본 도면에서의 두께보다 더 두꺼울 수 있다. 그러나, 상부 메탈층(370)을 통해 제3 메탈층을 병합하면 제3 메탈층을 제거할 수 있다.
이때, 상부 메탈층(370) 각각은 복수의 하부 본딩 메탈들의 사이에 배치될 수 있다. 예를 들어, 상부 메탈층(370)은 복수의 상부 본딩 메탈들(372b와 372c) 사이에 배치될 수 있다. 즉, 하나의 메탈층을 병합한 메탈층(예를 들어, 상부 메탈층(370))을 통해 셀 영역(CELL)의 크기를 줄이고, 공정 단가 역시 줄일 수 있다.
하지만, 하나 혹은 그 이상의 메탈층을 병합한 메탈층(예를 들어, 상부 메탈층(370))의 제3 방향(z)으로의 최상단이 셀 영역(CELL)과 주변 회로 영역(PERI)이 만나는 높이와 같은 높이에 위치하게 되면 디싱(dishing) 현상이 발생하여, 셀 영역(CELL)과 주변 회로 영역(PERI)의 최상단의 연결 신뢰성이 감소할 수 있다.
따라서, 몇몇 실시예들에 따른 비휘발성 메모리 장치(300b)에서 하나 혹은 그 이상의 메탈층을 병합한 메탈층(예를 들어, 상부 메탈층(370))의 제3 방향(z)으로의 최상단이 셀 영역(CELL)과 주변 회로 영역(PERI)이 만나는 높이보다 낮게 형성된다. 이를 통해, 셀 영역(CELL)과 주변 회로 영역(PERI)이 만나는 면에 배치되는 메탈들(예를 들어, 복수의 상부 본딩 메탈들(372b, 372c))에 대한 평탄화 공정이 수행되면서 발생할 수 있는 디싱(dishing) 현상을 제거할 수 있다. 이를 통해, 셀 영역(CELL)과 주변 회로 영역(PERI)의 최상단의 연결 신뢰성을 유지하면서, 셀 영역(CELL)의 크기를 줄이고 공정 단가를 줄일 수 있다.
이하에서 도 15의 설명을 통해, 몇몇 실시예들에 따른 비휘발성 메모리 장치의 셀 영역(CELL)에서의 구조를 자세히 살펴본다.
도 15는 도 14의 R4 영역을 확대한 예시적인 확대도이다. 참고적으로, 셀 영역(CELL)의 R4 영역에 대한 설명이 셀 영역(CELL)의 다른 부분에도 적용될 수 있음은 물론이다.
도 15를 참조하면, 상부 메탈층(370)의 제3 방향(z)으로의 최상단(P2')이 상부 본딩 메탈들(372b, 372c)의 제3 방향(z)으로의 최상단(C_F)보다 낮게 형성된다. 참고적으로, 높고 낮음의 기준은 셀 영역과 주변 회로 영역의 접촉면(C_F)이 제3 방향(z)으로 가장 높은 방향임을 가정하여 설명한다. 상부 본딩 메탈들(372b, 372c)의 제3 방향(z)으로의 최상단(C_F)은 상부 본딩 메탈들(372b, 372c)과 하부 본딩 메탈들(272b, 272c)이 만나는 접촉면일 수 있다. 즉, 접촉면(C_F)은 셀 영역(CELL)과 주변 회로 영역(PERI)이 본딩되는 본딩면일 수 있다.
상부 층간 절연층(315)은 복수의 상부 층간 절연층을 포함할 수 있다. 제1 상부 층간 절연층(315a)은 도 14의 제2 기판(310) 상에 형성될 수 있다. 제1 상부 층간 절연층(215a) 내에 제1 메탈층(350b, 350c)과 제2 메탈층(360b, 360c)이 형성될 수 있다. 제1 상부 층간 절연층(315a)은 복수의 제1 상부 층간 절연층을 포함할 수도 있다.
제1 상부 층간 절연층(315a) 상에 제2 상부 층간 절연층(315b)가 형성될 수 있다. 제2 상부 층간 절연층(315b) 내에 상부 본딩 메탈들(371b, 371c)이 형성될 수 있다. 또한, 제2 상부 층간 절연층(315b) 내에 상부 메탈층(370)의 비아 부분이 형성될 수 있다. 더 자세히는, 제2 상부 층간 절연층(315b)의 최하단(P0')과 최상단(P1') 사이에 상부 본딩 메탈들(371b, 371c)과 상부 메탈층(370)의 비아 부분이 형성될 수 있다.
제2 상부 층간 절연층(315b) 상에 제3 상부 층간 절연층(315c)이 형성될 수 있다. 제3 상부 층간 절연층(315c) 내에 상부 메탈층(370)의 패드 영역이 형성될 수 있다. 또한, 제3 상부 층간 절연층(315c) 내에 상부 본딩 메탈들(372b, 372c) 각각의 적어도 일부가 형성될 수 있다. 더 자세히는, 제3 상부 층간 절연층(315c)의 최하단(P1')과 최상단(P2') 사이에 상부 본딩 메탈들(372b, 372c)의 적어도 일부와 상부 메탈층(370)의 패드 부분이 형성될 수 있다.
제3 상부 층간 절연층(315c) 상에 제4 상부 층간 절연층(315d)이 형성될 수 있다. 제4 상부 층간 절연층(315d) 내에 상부 본딩 메탈들(372b, 372c) 각각의 나머지 부분이 형성될 수 있다. 더 자세히는, 제4 상부 층간 절연층(372b, 372c)의 최하단(P2')과 최상단(C_F) 사이에 상부 본딩 메탈들(372b, 372c)의 나머지 부분이 형성될 수 있다.
즉, 상부 메탈층(370)은 제2 상부 층간 절연층(315b)과 제3 상부 층간 절연층(315c) 내부에 형성되며, 상부 본딩 메탈들(372b, 372c)은 제3 상부 층간 절연층(315c)과 제4 상부 층간 절연층(315d) 내부에 형성된다.
이를 통해, 상부 메탈층(370)은 복수의 상부 본딩 메탈들(372b, 372c) 사이에 배치됨과 동시에 본딩면(C_F)에 노출되지 않을 수 있다. 몇몇 실시예들에 따른 비휘발성 메모리 장치(300b)의 셀 영역(CELL)의 제조 방법은 도 5 내지 에서 상술된 바와 유사하므로 설명을 생략한다.
도 16은 몇몇 실시예들에 따른 다른 비휘발성 메모리 장치를 설명하기 위한 예시적인 도면이다.
도 16을 참조하면, 몇몇 실시예들에 따른 도 1의 비휘발성 메모리 장치(300a)와는 달리, 몇몇 실시예들에 따른 도 16의 다른 비휘발성 메모리 장치(300c)는 제1 입출력 컨택 플러그(203)와 제1 입출력 패드(205)가 생략될 수 있다. 나머지의 설명은 도 1과 유사하기 때문에, 설명을 생략한다.
도 17은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 포함하는 비휘발성 메모리 시스템을 설명하기 위한 예시적인 블록도이다.
도 17을 참조하면, 몇몇 실시예들에 따른 비휘발성 메모리 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 비휘발성 메모리 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 비휘발성 메모리 시스템(1000)은 하나 또는 복수의 비휘발성 메모리 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 16을 참조하여 상술된 몇몇 실시예들에 따른 비휘발성 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
몇몇 실시예들에 따른 반도체 장치(1100)의 제1 구조물(1100F)과 제2 구조물(1100S)은 서로를 연결하는 본딩 메탈들이 포함된 층을 포함할 수 있다. 본딩 메탈들이 포함된 층에, 다른 배선들을 병합(merge)하여 배선함으로써, 각각의 제1 구조물(1100F)과 제2 구조물(1100S)의 크기를 줄일 수 있고, 이를 통해 공정 단가도 감소시킬 수 있다. 이때, 도 1 내지 도 16에서 상술한 몇몇 실시예들에 따른 비휘발성 메모리 장치와 같이, 병합된 배선들은 제1 구조물(1100F)과 제2 구조물(1100S)이 연결되는 표면 상에 노출되지 않아 제1 구조물(1100F)과 제2 구조물(1100S)의 연결 신뢰성을 저하시키지 않을 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 몇몇 실시예들에 따라, 비휘발성 메모리 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 18은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 포함하는 비휘발성 메모리 시스템을 설명하기 위한 예시적인 사시도이다.
도 18을 참조하면, 몇몇 실시예들에 따른 비휘발성 메모리 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 비휘발성 메모리 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 비휘발성 메모리 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 비휘발성 메모리 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 비휘발성 메모리 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 비휘발성 메모리 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 비휘발성 메모리 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 비휘발성 메모리 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 17의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 복수의 메탈 라인들(3210) 및 채널 구조체들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 16를 참조하여 상술한 비휘발성 메모리 장치를 포함할 수 있다.
몇몇 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
몇몇 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 19은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 포함하는 도 18의 비휘발성 메모리 패키지를 I-I'를 따라 절단한 영역을 설명하기 위한 예시적인 단면도이다.
도 19을 참조하면, 반도체 패키지(2003A)에서, 반도체 칩들(2200a) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 공통 소스 라인(4205), 공통 소스 라인(4205)과 제1 구조물(4100) 사이의 복수의 메탈 라인들(4210), 복수의 메탈 라인들(4210)을 관통하는 채널 구조체들(4220)과 분리 구조물(4230), 및 채널 구조체들(4220) 및 복수의 메탈 라인들(4210)의 워드라인들(도 17의 WL)과 각각 전기적으로 연결되는 상부 본딩 메탈들(4250)을 포함할 수 있다. 예를 들어, 상부 본딩 메탈들(4250)은, 채널 구조체들(4220)과 전기적으로 연결되는 비트라인들(4240) 및 워드라인들(도 1의 WL)과 전기적으로 연결되는 도 17의 제1 연결 배선들(1115)을 통하여, 각각 채널 구조체들(4220) 및 워드라인들(도 17의 WL)과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 하부 본딩 메탈들(4150) 및 제2 구조물(4200)의 상부 본딩 메탈들(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(4150) 및 제2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
이때, 제1 구조물(4100)과 제2 구조물(4200)이 결합되는 부분에서 확대도에 예시된 도시된 것과 같이, 몇몇 실시예들에 따른 병합된(merged) 배선들(예를 들어, 도 2의 하부 메탈층(250b), 도 12의 하부 메탈층(250a), 도 13의 하부 메탈층(250c), 또는 도 15의 상부 메탈층(370))이 제1 구조물(4100)과 제2 구조물(4200)이 연결되는 표면 상에 노출되지 않아 제1 구조물(4100)과 제2 구조물(4200)의 연결 신뢰성을 저하시키지 않으면서, 제1 구조물(4100) 및/또는 제2 구조물(4200)의 크기를 줄이고 공정 단가를 줄일 수 있다. 반도체 칩들(2200a) 각각은, 입출력 패드(2210) 및 입출력 패드(2210) 하부의 입출력 연결 배선(4265)을 더 포함할 수 있다. 입출력 연결 배선(4265)은 복수의 메탈 라인들(4210) 중 일부와 전기적으로 연결될 수 있다.
반도체 칩들(2200a)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 몇몇 실시예들에서, 반도체 칩들(2200a)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
도 20는 몇몇 실시예들에 따른 비휘발성 메모리 장치를 포함하는 도 18의 비휘발성 메모리 패키지를 I-I'를 따라 절단한 영역을 설명하기 위한 예시적인 단면도이다.
도 20를 참조하면, 반도체 패키지(2003B)에서, 반도체 칩들(2200b)은 서로 수직 정렬될 수 있다. 반도체 칩들(2200b) 각각은 반도체 기판(5010), 및 반도체 기판(5010) 아래에 형성된 제1 구조물(5100), 및 제1 구조물(5100) 아래에서 제1 구조물(5100)과 웨이퍼 본딩 방식으로 제1 구조물(5100)과 접합된 제2 구조물(5200)을 포함할 수 있다.
제1 구조물(5100)은 주변 배선(5110) 및 제1 접합 구조물들(5150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(5200)은 공통 소스 라인(5205), 공통 소스 라인(5205)과 제1 구조물(5100) 사이의 복수의 메탈 라인들(5210), 복수의 메탈 라인들(5210)을 관통하는 채널 구조체들(5220)과 분리 구조물들(5230), 및 채널 구조체들(5220) 및 복수의 메탈 라인들(5210)의 워드라인들(도 17의 WL)과 각각 전기적으로 연결되는 상부 본딩 메탈들(5250)을 포함할 수 있다. 예를 들어, 상부 본딩 메탈들(5250)은 채널 구조체들(5220)과 전기적으로 연결되는 비트라인들(5240) 및 워드라인들(도 17의 WL)과 전기적으로 연결되는 도 17의 제1 연결 배선들(1115)을 통하여, 채널 구조체들(5220) 및 워드라인들(도 17의 WL)과 전기적으로 연결될 수 있다. 제1 구조물(5100)의 하부 본딩 메탈들(5150) 및 제2 구조물(5200)의 상부 본딩 메탈들(5250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(5150) 및 제2 접합 구조물들(5250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
이때, 제1 구조물(5100)과 제2 구조물(5200)이 결합되는 부분에서 확대도에 예시된 도시된 것과 같이, 몇몇 실시예들에 따른 병합된(merged) 배선들(예를 들어, 도 2의 하부 메탈층(250b), 도 12의 하부 메탈층(250a), 도 13의 하부 메탈층(250c), 또는 도 15의 상부 메탈층(370))이 제1 구조물(5100)과 제2 구조물(5200)이 연결되는 표면 상에 노출되지 않아 제1 구조물(5100)과 제2 구조물(5200)의 연결 신뢰성을 저하시키지 않으면서, 제1 구조물(5100) 및/또는 제2 구조물(5200)의 크기를 줄이고 공정 단가를 줄일 수 있다. 반도체 칩들(2200b) 각각은, 입출력 패드(2210) 및 입출력 패드(2210) 하부의 입출력 연결 배선(5265)을 더 포함할 수 있다. 입출력 연결 배선(5265)은 복수의 메탈 라인들(5210) 중 일부와 전기적으로 연결될 수 있다.
반도체 칩들(2200b) 중 최상부의 반도체 칩을 제외한 나머지 반도체 칩들은 반도체 기판(5010) 상의 후면 절연층(5300), 후면 절연층(5300) 상의 후면 입출력 패드들(5320), 및 반도체 기판(5010)과 후면 절연층(5300)을 관통하고 제1 구조물(5100)의 주변 배선들(5110)과 후면 입출력 패드들(5320)을 전기적으로 연결하는 관통 전극 구조물들(5310)을 더 포함할 수 있다. 관통 전극 구조물들(5310) 각각은 관통 전극(5310a) 및 관통 전극(5310a)의 측면을 둘러싸는 절연성 스페이서(5310b)를 포함할 수 있다. 반도체 장치(2003B)는 반도체 칩들(2200b) 각각의 하부에 배치되는 연결 구조물들(5400), 예를 들어 도전성 범프들을 더 포함할 수 있다. 연결 구조물들(5400)은 반도체 칩들(2200b)을 전기적으로 연결할 수 있고, 반도체 칩들(2200b)과 패키지 기판(2100)을 전기적으로 연결할 수 있다. 언더필 물질층(5510)은 도전성 범프(5400)의 측면을 둘러쌀 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
250a, 250b, 250c: 하부 메탈층
300a, 300b: 비휘발성 메모리 장치
370: 상부 메탈층
CELL: 셀 영역 PERI: 주변 회로 영역
PA: 외부 패드 본딩 영역 WLBA: 워드라인 본딩 영역

Claims (20)

  1. 제1 방향으로 차례로 적층된 제1 하부 층간 절연층과 제2 하부 층간 절연층;
    상기 제1 하부 층간 절연층에 포함되는 하부 메탈층; 및
    상기 제1 하부 층간 절연층과 상기 제2 하부 층간 절연층에 포함되며, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격하는 복수의 하부 본딩 메탈들을 포함하되,
    상기 하부 메탈층의 상기 제1 방향으로의 최상단은 상기 복수의 하부 본딩 메탈들의 상기 제1 방향으로의 최상단보다 낮으며, 상기 하부 메탈층은 상기 복수의 하부 본딩 메탈들 사이에 배치되고,
    상기 하부 메탈층과 상기 복수의 하부 본딩 메탈들은 상기 제2 방향에서 중첩하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 복수의 하부 본딩 메탈들 사이에 배치되는 하부 메탈층이 두 개 이상인 비휘발성 메모리 장치.
  3. 제 1항에 있어서,
    상기 하부 메탈층과 전기적으로 연결되는 주변 회로 소자들을 더 포함하는 비휘발성 메모리 장치.
  4. 제 3항에 있어서,
    상기 주변 회로 소자들은 페이지 버퍼 회로를 포함하는 비휘발성 메모리 장치.
  5. 제 1항에 있어서,
    상기 하부 메탈층과 전기적으로 연결되는 입출력 컨택 플러그; 및
    상기 입출력 컨택 플러그와 전기적으로 연결되는 입출력 패드를 더 포함하되,
    상기 입출력 패드는 주변 회로 소자들과 전기적으로 연결되는 비휘발성 메모리 장치.
  6. 제 1항에 있어서,
    상기 하부 메탈층과 전기적으로 연결되는 복수의 회로 소자들을 더 포함하는 비휘발성 메모리 장치.
  7. 제 1항에 있어서,
    상기 복수의 하부 본딩 메탈들 상에 배치되며, 상기 복수의 하부 본딩 메탈들의 최상단에 접하는 복수의 상부 본딩 메탈들; 및
    상기 복수의 상부 본딩 메탈들 사이에 배치되는 상부 메탈층을 더 포함하되,
    상기 상부 메탈층의 최상부는 상기 복수의 상부 본딩 메탈들의 최상부는 동일한 높이로 형성되며, 상기 상부 메탈층의 최하부의 높이는 상기 복수의 상부 본딩 메탈들의 최하부보다 높은 비휘발성 메모리 장치.
  8. 제 7항에 있어서,
    상기 복수의 하부 본딩 메탈들 상에 차례로 적층되는 제1 상부 층간 절연층과 제2 상부 층간 절연층을 더 포함하되,
    상기 제1 상부 층간 절연층과 상기 제2 상부 층간 절연층은 상기 상부 본딩 메탈들을 둘러싸고,
    상기 제2 상부 층간 절연층은 상기 상부 메탈층을 둘러싸는 비휘발성 메모리 장치.
  9. 제1 기판;
    상기 제1 기판 상에 제1 방향으로 적층된 복수의 메탈 라인들;
    상기 복수의 메탈 라인들을 관통하는 채널 구조체;
    상기 복수의 메탈 라인들과 상기 채널 구조체와 전기적으로 연결되는 복수의 상부 메탈층들;
    상기 복수의 메탈층들 중 하나 이상의 메탈층과 전기적으로 연결되는 복수의 상부 본딩 메탈들;
    상기 상부 본딩 메탈들 상에 차례로 적층되는 제1 하부 층간 절연층과 제2 하부 층간 절연층;
    상기 상부 본딩 메탈들과 전기적으로 연결되며, 상기 제1 하부 층간 절연층과 상기 제2 하부 층간 절연층에 포함되는 복수의 하부 본딩 메탈들; 및
    상기 복수의 하부 본딩 메탈들 사이에 배치되며, 주변 회로 소자들과 전기적으로 연결되고, 상기 제2 하부 층간 절연층에 포함되는 하부 메탈층을 포함하되,
    상기 하부 메탈층의 상기 제1 방향으로의 최상단은 상기 복수의 하부 본딩 메탈들과 상기 복수의 상부 본딩 메탈들이 만나는 높이보다 낮고,
    상기 하부 메탈층과 상기 복수의 하부 본딩 메탈들은 수평 방향에서 중첩하는 비휘발성 메모리 장치.
  10. 제 9항에 있어서,
    상기 복수의 하부 본딩 메탈들 사이에 배치되는 하부 메탈층이 두 개 이상인 비휘발성 메모리 장치.
  11. 제 9항에 있어서,
    상기 하부 메탈층과 전기적으로 연결되는 입출력 컨택 플러그; 및
    상기 입출력 컨택 플러그와 전기적으로 연결되는 입출력 패드를 더 포함하되,
    상기 입출력 패드는 상기 주변 회로 소자들과 전기적으로 연결되는 비휘발성 메모리 장치.
  12. 제 9항에 있어서,
    상기 하부 메탈층과 전기적으로 연결되는 복수의 회로 소자들을 더 포함하는 비휘발성 메모리 장치.
  13. 제 12항에 있어서,
    상기 하부 메탈층은 상기 복수의 하부 본딩 메탈들 중 적어도 하나와 전기적으로 연결되며,
    상기 복수의 회로 소자들은 상기 메탈 라인들 중 적어도 하나를 스위칭하는 비휘발성 메모리 장치.
  14. 제 9항에 있어서,
    상기 상부 메탈층의 최하부는 상기 복수의 상부 본딩 메탈들의 최하부는 동일한 높이로 형성되며, 상기 상부 메탈층의 최상부의 높이는 상기 복수의 상부 본딩 메탈들의 최상부보다 낮은 비휘발성 메모리 장치.
  15. 제 14항에 있어서,
    상기 복수의 상부 본딩 메탈들을 둘러싸며, 상기 제1 방향으로 차례로 적층된 제1 상부 층간 절연층과 제2 상부 층간 절연층을 더 포함하되,
    상기 제1 상부 층간 절연층은 상기 상부 메탈층을 둘러싸는 비휘발성 메모리 장치.
  16. 제 14항에 있어서,
    상기 상부 메탈층은 두 개 이상인 비휘발성 메모리 장치.
  17. 메인 기판;
    상기 메인 기판 상의 비휘발성 메모리 장치; 및
    상기 메인 기판 상에서 상기 비휘발성 메모리 장치들과 전기적으로 연결되는 컨트롤러를 포함하되,
    상기 비휘발성 메모리 장치는,
    제1 기판과,
    상기 제1 기판 상에 제1 방향으로 차례로 적층된 제1 하부 층간 절연층과 제2 하부 층간 절연층과,
    상기 제1 하부 층간 절연층에 포함되는 하부 메탈층과,
    상기 제1 하부 층간 절연층과 상기 제2 하부 층간 절연층에 포함되며, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격하여 복수의 하부 본딩 메탈들을 포함하되,
    상기 하부 메탈층의 상기 제1 방향으로의 최상단은 상기 복수의 하부 본딩 메탈들의 상기 제1 방향으로의 최상단보다 낮으며, 상기 메탈층은 상기 복수의 하부 본딩 메탈들 사이에 배치되고,
    상기 하부 메탈층과 상기 복수의 하부 본딩 메탈들은 상기 제2 방향에서 중첩하는 비휘발성 메모리 시스템.
  18. 제 17항에 있어서,
    상기 비휘발성 메모리 장치는,
    상기 복수의 하부 본딩 메탈들과 전기적으로 연결되는 상부 본딩 메탈들과,
    상기 상부 본딩 메탈들과 전기적으로 연결되며, 상기 제1 방향으로 차례로 적층되는 복수의 메탈 라인들과,
    상기 상부 본딩 메탈들과 전기적으로 연결되며, 상기 복수의 메탈 라인들을 관통하는 채널 구조체와,
    상기 복수의 메탈 라인들과 상기 채널 구조체 상에 배치되며, 상기 제1 기판과 상기 제1 방향으로 이격하여 배치되는 제2 기판을 더 포함하는 비휘발성 메모리 시스템.
  19. 제 17항에 있어서,
    상기 복수의 하부 본딩 메탈들 사이에 배치되는 하부 메탈층이 두 개 이상인 비휘발성 메모리 시스템.
  20. 제 17항에 있어서,
    상기 하부 메탈층과 전기적으로 연결되는 주변 회로 소자들을 더 포함하는 비휘발성 메모리 시스템.
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