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KR102801426B1 - 수신 회로, 이를 포함하는 인쇄 회로 기판 및 인터페이스 회로 - Google Patents

수신 회로, 이를 포함하는 인쇄 회로 기판 및 인터페이스 회로 Download PDF

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KR102801426B1
KR102801426B1 KR1020200103889A KR20200103889A KR102801426B1 KR 102801426 B1 KR102801426 B1 KR 102801426B1 KR 1020200103889 A KR1020200103889 A KR 1020200103889A KR 20200103889 A KR20200103889 A KR 20200103889A KR 102801426 B1 KR102801426 B1 KR 102801426B1
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강민호
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Abstract

본 발명의 일 실시예에 따른 수신 회로는 MIPI 물리 계층의 C-PHY 인터페이스 회로에 포함되어, 복수의 멀티 레벨 신호들을 수신하고 상기 복수의 멀티레벨 신호들 사이의 차동 신호들을 생성하는 수신 회로로서, 증폭 회로, 필터 회로 및 분기 회로를 포함한다. 상기 증폭 회로는 상기 복수의 멀티 레벨 신호들 각각을 증폭하여 복수의 증폭 신호들을 발생한다. 상기 필터 회로는 상기 복수의 증폭 신호들 각각을 필터링하여 복수의 필터링 신호들을 발생한다. 상기 분기 회로는 상기 복수의 필터링 신호들 각각을 분기시켜 복수의 분기 신호들을 발생한다.

Description

수신 회로, 이를 포함하는 인쇄 회로 기판 및 인터페이스 회로{RECEIVING CIRCUIT, PRINTED CIRCUIT BOARD AND INTERFACE CIRCUIT INCLUDING THE SAME}
본 발명은 수신 회로에 관한 것으로서, 더욱 상세하게는 수신 회로, 이를 포함하는 인쇄 회로 기판 및 인터페이스 회로에 관한 것이다.
현대의 모바일 장치에 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서(CIS)가 널리 사용된다. 상기 CMOS 이미지 센서는 상기 모바일 장치에 결합되어 상기 모바일 장치의 AP(Application Processor)와 C-PHY 인터페이스를 사용하여 통신할 수 있다. 상기 C-PHY 인터페이스는 MIPI(Mobile Industry Processor Interface)의 물리 계층들 중 하나로서 카메라 또는 디스플레이와의 인터페이스를 위해 2014년에 표준화되었다.
상기 CMOS 이미지 센서가 제조된 후 상기 모바일 장치에 결합되기 전 상기 CMOS 이미지 센서에 대한 테스트 과정이 수행된다. 상기 테스트 과정에서 테스트 장치는 상기 CMOS 이미지 센서로 테스트 입력 신호들을 제공하고 상기 CMOS 이미지 센서는 상기 테스트 입력 신호들에 기초하여 테스트 출력 신호들을 출력한다. 상기 테스트 출력 신호들은 상기 CMOS 이미지 센서가 상기 모바일 장치에 결합된 이후의 환경과 유사하도록 상기 C-PHY 인터페이스를 사용하여 상기 테스트 장치로 전달될 수 있다. 그러나 상기 테스트 과정에서 상기 CMOS 이미지 센서와 상기 테스트 장치 간의 거리는 상기 CMOS 이미지 센서가 사용되는 실제 환경에서 상기 CMOS 이미지 센서가 상기 모바일 장치에 결합된 이후의 상기 CMOS 이미지 센서와 상기 모바일 장치의AP 간의 거리보다 상당히 길다. 따라서 상기 CMOS 이미지 센서로부터 출력된 상기 테스트 출력 신호들이 상기 테스트 장치에 도달되더라도 신호의 손실이 크기 때문에 올바른 테스트 과정이 수행되기 어렵다.
본 발명의 일 목적은 테스트 장치가 CMOS 이미지 센서로부터 출력되는 테스트 출력 신호들을 효율적으로 수신할 수 있도록 하는 수신 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 수신 회로를 포함하는 인쇄 회로 기판 및 인터페이스 회로를 제공하는 것이다.
상기 일 목적을 달성하기 위해 본 발명의 일 실시예에 따른 수신 회로는 MIPI(Mobile Industry Processor Interface) 물리 계층의 C-PHY 인터페이스 회로에 포함되어, 복수의 멀티 레벨 신호들을 수신하고 상기 복수의 멀티 레벨 신호들 사이의 차동 신호들을 생성하는 수신 회로로서, 증폭 회로, 필터 회로 및 분기 회로를 포함한다. 상기 증폭 회로는 상기 복수의 멀티 레벨 신호들 각각을 증폭하여 복수의 증폭 신호들을 발생한다. 상기 필터 회로는 상기 복수의 증폭 신호들 각각을 필터링하여 복수의 필터링 신호들을 발생한다. 상기 분기 회로는 상기 복수의 필터링 신호들 각각을 분기시켜 복수의 분기 신호들을 발생한다.
상기 일 목적을 달성하기 위해 본 발명의 일 실시예에 따른 인쇄 회로 기판은, MIPI 물리 계층의 C-PHY 인터페이스 회로에 포함되어, 복수의 멀티 레벨 신호들을 수신하고 상기 복수의 멀티 레벨 신호들 사이의 차동 신호들을 생성하는 수신 회로가 실장되는 인쇄 회로 기판으로서, 복수의 실장 영역들, 복수의 채널 패턴들 및 커넥터를 포함한다. 상기 복수의 실장 영역들은 제1 내지 제3 실장 영역들을 포함한다. 상기 복수의 채널 패턴들은 제1 내지 제5 채널 패턴들을 포함한다. 상기 제1 실장 영역에 증폭기들이 형성되고, 상기 제2 실장 영역에 저항기들 및 커패시터들이 형성되고, 상기 제3 실장 영역에 고속 모드 비교기들 및 저전력 모드 비교기들이 형성되고, 상기 증폭기들은 상기 저항기들 및 상기 커패시터들과 상기 제1 채널 패턴을 통해 연결되고, 상기 저항기들 및 상기 커패시터들은 상기 고속 모드 비교기들과 상기 제2 채널 패턴을 통해 연결되고, 상기 저항기들 및 상기 커패시터들은 상기 저전력 모드 비교기들과 상기 제3 채널 패턴을 통해 연결되고, 상기 고속 모드 비교기들 및 상기 저전력 모드 비교기들은 제4 채널 패턴을 통해 상기 커넥터와 연결되고, 상기 복수의 멀티 레벨 신호들은 상기 제5 채널 패턴을 통해 상기 증폭기들에 입력된다.
상기 일 목적을 달성하기 위해 본 발명의 일 실시예에 따른 인터페이스 회로는, MIPI 물리 계층의 C-PHY 인터페이스 회로로서, 전송 선로, 상기 전송 선로를 통해 복수의 멀티 레벨 신호들을 송신하는 송신 장치 및 상기 복수의 멀티 레벨 신호들을 수신하여 상기 복수의 멀티 레벨 신호들 사이의 차동 신호들을 생성하는 수신 장치를 포함한다. 상기 수신 장치는 상기 복수의 멀티 레벨 신호들 각각을 증폭하여 복수의 증폭 신호들을 발생하는 증폭 회로, 상기 복수의 증폭 신호들 각각을 필터링하여 복수의 필터링 신호들을 발생하는 필터 회로 및 상기 복수의 필터링 신호들 각각을 분기시켜 복수의 분기 신호들을 발생하는 분기 회로를 포함한다.
본 발명의 실시예들에 포함되는 수신 회로, 이를 포함하는 인쇄 회로 기판 및 인터페이스 회로는CMOS 이미지 센서가 피검사 장치로서 테스트되는 테스트 환경에서 상기 CMOS 이미지 센서로부터 MIPI C-PHY 인터페이스 회로를 통해 수신되는 테스트 출력 신호들의 손실을 감소시켜 상기 테스트 장치가 효율적으로 상기 테스트 출력 신호들을 수신할 수 있도록 한다.
또한 본 발명의 실시예들에 포함되는 수신 회로, 이를 포함하는 인쇄 회로 기판 및 인터페이스 회로는 주문형 반도체(ASIC)가 아닌 인쇄 회로 기판 상에 실장되어 상기 수신 회로 등의 제조 비용을 낮출 수 있다.
도 1은 본 발명의 일 실시예에 따른 수신 회로를 포함하는 인터페이스 회로를 나타내는 블록도이다.
도 2는 MIPI C-PHY 인터페이스를 설명하기 위한 도면이다.
도 3은 도 1 및 도 2에 도시된 수신 회로의 일 예를 나타내는 블록도이다.
도 4는 도 1 및 도 2에 도시된 수신 회로의 일 예를 나타내는 블록도이다.
도 5는 도 1 및 도 2에 도시된 수신 회로의 일 예를 나타내는 블록도이다.
도 6은 도 2 내지 도 5에 도시된 복수의 멀티 레벨 신호들을 설명하기 위한 도면이다.
도 7은 도 5에 도시된 비교 결과들을 설명하기 위한 도면이다.
도 8a, 8b 및 8c는 다양한 조건들 하에서 측정된 도 5에 도시된 비교 결과들을 나타내는 아이 다이어그램들이다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 수신 회로가 실장되는 인쇄 회로 기판을 나타내는 평면도 및 단면도이다.
도 11은 도 1 및 도 2에 도시된 수신 회로의 일 예를 나타내는 블록도이다.
도 12는 도 11에 도시된 수신 회로의 일 예를 나타내는 블록도이다.
도 13은 본 발명의 일 실시예에 따른 수신 회로를 포함하는 전자 시스템의 동작 방법을 나타내는 흐름도이다.
도 14는 본 발명의 일 실시예에 따른 수신 회로를 포함하는 전자 시스템의 일 예를 타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 수신 회로를 포함하는 인터페이스 회로를 나타내는 블록도이다.
도 1을 참조하면, 인터페이스 회로는 송신 장치(100), 수신 장치(200) 및 전송 선로(500)를 포함한다. 송신 장치(100)는 송신부(150)를 포함하고 수신 장치(200)는 수신부(250)를 포함하며 수신부(250)는 수신 회로(300)를 포함한다.
일 실시예에서, 상기 인터페이스 회로는 제조된 임의의 전자 부품들의 작동의 결함을 테스트할 수 있는 테스트 시스템일 수 있다. 이 경우 송신 장치(100)는 테스트 보드(Test Board)일 수 있다. 송신 장치(100)는 피검사 장치(Device Under Test; DUT)를 테스트하기 위한 복수의 보드들을 포함할 수 있다. 상기 피검사 장치는 임의의 집적 회로(Integrated Circuit; IC) 및/또는 반도체 소자일 수 있다. 예를 들어, 상기 피검사 장치는 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서(CIS), 시스템 온 칩(System-on-Chip; SoC) 및 어플리케이션 프로세서(Application Processor; AP) 중 하나일 수 있다. 수신 장치(200)는 테스트 장치일 수 있다. 수신 장치(200)는 송신 장치(100)로 테스트 입력 신호들을 제공하고 송신 장치(100)는 상기 테스트 입력 신호들에 기초하여 테스트 출력 신호들을 출력할 수 있다. 상기 테스트 출력 신호들은 전송 선로(500)를 통해 송신 장치(100)로부터 수신 장치(200)로 제공될 수 있다.
본 명세서에서, 송신 장치(100)와 수신 장치(200)를 연결하는 인터페이스는 MIPI(Mobile Industry Processor Interface) C-PHY 인터페이스인 것으로 가정한다. MIPI는 모바일 장치의 AP와 주변 장치들을 연결하는 인터페이스를 표준화한다. MIPI의 물리 계층으로서 D-PHY, M-PHY 및 C-PHY가 정의된다. 상기 D-PHY 및 상기 C-PHY는 카메라 또는 디스플레이와의 인터페이스를 위해 사용되고, 상기 M-PHY는 스토리지 장치 또는 RF 부품과의 인터페이스를 위해 사용된다. 상기 C-PHY는 상기 D-PHY를 개선하여 표준화 되었다. 이 경우 송신부(150)는 MIPI C-PHY 송신부이고, 수신부(250)는 MIPI C-PHY 수신부일 수 있다. 전송 선로(500)는 복수의 멀티 레벨 신호들을 제공하기 위한 복수의 레인들(lanes)을 포함할 수 있다.
상기 C-PHY에 관하여 보다 구체적으로 설명하기로 한다.
도 2는 MIPI C-PHY 인터페이스를 설명하기 위한 도면이다.
도 2를 참조하면 MIPI C-PHY 인터페이스는 수신 회로(300)를 포함한다. 수신 회로(300)는 복수의 레인들(500)을 통해 테스트 출력 신호들을 수신할 수 있다. 상기 테스트 출력 신호들은 복수의 멀티 레벨 신호들(INA, INB 및 INC)일 수 있다. 보다 구체적으로, 복수의 레인들(500)은 3개의 데이터 레인들을 포함하고, 상기 데이터 레인들 각각은 3개의 라인들을 포함할 수 있다. 상기 D-PHY가 1개의 클록 레인과 4개의 데이터 레인들을 포함하며, 상기 데이터 레인들 각각이 2개의 라인들을 포함하는 것과 구별된다. 복수의 레인들(500) 각각에 포함되는 3개의 라인들 각각은 HIGH, MID 및 LOW의 멀티 레벨 신호들(INA, INB 및 INC)을 전송한다. 이론적으로 하나의 데이터 레인을 통해 총 27 종류의 신호들을 제공할 수 있으나, 상기 멀티 레벨 신호들 사이의 차동 신호들(OUTA, OUTB 및 OUTC)을 생성하기 위한 6 종류의 신호들만이 사용될 수 있다.
복수의 레인들(500) 각각을 통해 수신되는 상기 테스트 출력 신호들의 최대 전송 속도는 2.5 Gsps(Gsym/s) 이다. 상기 최대 전송 속도를 비트 단위로 환산하면 5.7 Gbps(Gbit/s)가 되므로 복수의 레인들(500) 전부를 통해 수신되는 상기 테스트 출력 신호들의 최대 전송 속도는 17.1 Gbps(Gbit/s)가 된다.
이와 같이 상기 테스트 출력 신호들은 상기 멀티 레벨 신호들(INA, INB 및 INC)로서 17.1 Gbps로 고속 전송되므로 전송 선로(즉 복수의 레인들 500)의 길이가 길어짐에 따라 상기 테스트 출력 신호들 각각의 신호의 손실은 증가한다. 그러나 도 2 내지 도 5, 도 9 내지 도 12를 참조하여 후술하는 바와 같이 수신 회로(300)는 CMOS 이미지 센서가 피검사 장치로서 테스트되는 테스트 환경에서 상기 CMOS 이미지 센서로부터MIPI C-PHY 인터페이스 회로를 통해 수신되는 테스트 출력 신호들의 손실을 감소시켜 상기 테스트 장치가 효율적으로 상기 테스트 출력 신호들을 수신할 수 있도록 한다. 또한 수신 회로(300)는 주문형 반도체(ASIC)가 아닌 인쇄 회로 기판 상에 실장되어 상기 수신 회로 등의 제조 비용을 낮출 수 있다.
다시 도 1을 참조하면, 수신 장치(200)는 프로세서(400)를 더 포함할 수 있다. 보다 구체적인 설명은 도 11 또는 도 14를 참조하여 후술하기로 한다.
도 3은 도 1 및 도 2에 도시된 수신 회로의 일 예를 나타내는 블록도이다.
도 3을 참조하면 수신 회로(300)는 등화 회로(310) 및 분기 회로(370)를 포함한다. 등화 회로(310)는 증폭 회로(330) 및 필터 회로(350)를 포함한다.
증폭 회로(330)는 복수의 멀티 레벨 신호들(INA, INB 및 INC)을 수신한다. 증폭 회로(330)는 복수의 멀티 레벨 신호들(INA, INB 및 INC) 각각을 증폭하여 복수의 증폭 신호들(MA, MB 및 MC)을 발생한다.
필터 회로(350)는 증폭 회로(330)로부터 복수의 증폭 신호들(MA, MB 및 MC)을 수신한다. 필터 회로(350)는 복수의 증폭 신호들(MA, MB 및 MC) 각각을 필터링하여 복수의 필터링 신호들(FA, FB 및 FC)을 발생한다.
분기 회로(370)는 필터 회로(350)로부터 복수의 필터링 신호들(FA, FB 및 FC)을 수신한다. 분기 회로(370)는 복수의 필터링 신호들(FA, FB 및 FC) 각각을 분기 시켜 복수의 분기 신호들(OUTA, OUTB 및 OUTC)을 발생한다.
일 실시예에서, 증폭 회로(330)의 전압 이득(gain)은 복수의 멀티 레벨 신호들(INA, INB 및 INC) 각각의 전압 레벨에 기초하여 설정될 수 있다. 예를 들어, 증폭 회로(330)의 전압 이득은 미리 설정된 시간 동안 수신된 복수의 멀티 레벨 신호들(INA, INB 및 INC) 각각의 전압 레벨들에 기초하여 설정될 수 있다. 상기 기준 전압 레벨들은 복수의 멀티 레벨 신호들(INA, INB 및 INC) 각각의 전압 레벨들의 크기에 따라 다양하게 설정될 수 있다.
일 실시예에서, 증폭 회로(330)의 전압 이득은 복수의 레인들(500)의 길이에 기초하여 설정될 수 있다. 예를 들어 복수의 레인들(500)의 길이가 길어질수록 증폭 회로(330)의 전압 이득은 높게 설정될 수 있고, 복수의 레인들(500)의 길이가 짧아질수록 증폭 회로(330)의 전압 이득은 낮게 설정될 수 있다.
일 실시예에서, 필터 회로(350)는 하이 패스 필터(high pass filter)를 포함할 수 있다. 예를 들어, 필터 회로(350)는 직렬 공진 회로를 포함할 수 있다.
일 실시예에서, 필터 회로(350)의 컷오프(cutoff) 주파수는 복수의 멀티 레벨 신호들(INA, INB 및 INC) 각각의 신호대잡음비(Signal-to-Ratio)(SNR)에 기초하여 설정될 수 있다. 예를 들어, 복수의 멀티 레벨 신호들(INA, INB 및 INC) 각각의 신호대잡음비(Signal-to-Ratio)(SNR)가 기준 신호대잡음비보다 큰 경우 상기 컷오프 주파수는 낮아지도록 설정될 수 있고, 복수의 멀티 레벨 신호들(INA, INB 및 INC) 각각의 신호대잡음비가 기준 신호대잡음비보다 작은 경우 상기 컷오프 주파수는 높아지도록 설정될 수 있다. 상기 기준 신호대잡음비는 복수의 멀티 레벨 신호들(INA, INB 및 INC) 각각의 신호대잡음비의 크기에 따라 다양하게 설정될 수 있다.
일 실시예에서, 증폭 회로(330)는 복수의 증폭 신호들(MA, MB 및 MC) 각각의 반전된 출력 신호들(-OUTA, -OUTB 및 OUTC)을 더 발생할 수 있다.
도 4는 도 1 및 도 2에 도시된 수신 회로의 일 예를 나타내는 블록도이다.
도 4를 참조하면, 수신 회로(300a)는 복수의 서브 증폭 회로들(330a, 330b 및 330c)을 포함한다. 서브 증폭 회로(330a)는 증폭기(331a)를 포함하고, 서브 증폭 회로(330b)는 증폭기(331b)를 포함하고, 서브 증폭 회로(330c)는 증폭기(331c)를 포함한다.
수신 회로(330a)는 복수의 서브 필터 회로들(350a, 350b 및 350c)을 포함한다. 서브 필터 회로(350a)는 저항기(351a) 및 커패시터(353a)를 포함하고, 서브 필터 회로(350b)는 저항기(351b) 및 커패시터(353b)를 포함하고, 서브 필터 회로(350c)는 저항기(351c) 및 커패시터(353c)를 포함한다.
수신 회로(330a)는 복수의 서브 분기 회로들(370a, 370b 및 370c)을 포함한다. 서브 분기 회로(370a)는 분기 노드(373a)를 포함하고, 서브 분기 회로(370b)는 분기 노드(373b)를 포함하고, 서브 분기 회로(370c)는 분기 노드(373c)를 포함한다.
증폭기(331a)는 멀티 레벨 신호(INA)를 수신하고 멀티 레벨 신호(INA)를 증폭하여 증폭 신호(MA)를 발생한다. 증폭기(331b)는 멀티 레벨 신호(INB)를 수신하고 멀티 레벨 신호(INB)를 증폭하여 증폭 신호(MB)를 발생한다. 증폭기(331c)는 멀티 레벨 신호(INC)를 수신하고 멀티 레벨 신호(INC)를 증폭하여 증폭 신호(MC)를 발생한다. 일 실시예에서, 도 3을 참조하여 상술한 바와 같이 증폭기들(331a, 331b 및 331c)의 전압 이득은 복수의 멀티 레벨 신호들 각각의 전압 레벨 또는 복수의 레인들의 길이에 기초하여 설정될 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
저항기(351a) 및 커패시터(353a)는 증폭 신호(MA)를 수신하고 증폭 신호(MA)를 필터링하여 필터링 신호(FA)를 발생한다. 저항기(351b) 및 커패시터(353b)는 증폭 신호(MB)를 수신하고 증폭 신호(MB)를 필터링하여 필터링 신호(FB)를 발생한다. 저항기(351c) 및 커패시터(353c)는 증폭 신호(MC)를 수신하고 증폭 신호(MC)를 필터링하여 필터링 신호(FC)를 발생한다. 일 실시예에서, 도 3을 참조하여 상술한 바와 같이 저항기들(351a, 351b 및 351c) 및 커패시터들(353a, 353b 및 353c)은 하이 패스 필터로 동작할 수 있고, 상기 하이 패스 필터의 컷오프 주파수는 복수의 멀티 레벨 신호들 각각의 신호대잡음비에 기초하여 설정될 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
분기 노드(373a)는 필터링 신호(FA)를 수신하고 필터링 신호(FA)를 분기시켜 분기 신호들(OUTAs)을 발생한다. 분기 노드(373b)는 필터링 신호(FB)를 수신하고 필터링 신호(FB)를 분기시켜 분기 신호들(OUTBs)을 발생한다. 분기 노드(373c)는 필터링 신호(FC)를 수신하고 필터링 신호(FC)를 분기시켜 분기 신호들(OUTCs)을 발생한다.
증폭기(331a)는 증폭 신호(MA)의 반전된 출력 신호(-OUTA)를 더 발생한다. 증폭기(331b)는 증폭 신호(MB)의 반전된 출력 신호(-OUTB)를 더 발생한다. 증폭기(331c)는 증폭 신호(MC)의 반전된 출력 신호(-OUTC)를 더 발생한다.
도 5는 도 1 및 도 2에 도시된 수신 회로의 일 예를 나타내는 블록도이다. 도 4 및 도 5에서 동일한 참조부호를 가지는 구성요소들에 대한 중복된 설명은 생략하기로 한다.
도 5를 참조하면, 수신 회로(330b)는 증폭기들(AMP1, AMP2 및 AMP3)(331a, 331b 및 331c), 저항기들(R)(351a, 351b 및 351c), 커패시터들(C)(353a, 353b 및 353c), 고속 모드 비교기들(COMP1, COMP2 및COMP3)(391a, 391b 및 391c) 및 저전력 모드 비교기들(LP COMP1, LP COMP2 및 LP COMP3)(393a, 393b 및 393c)을 포함한다.
도 5에 도시된 수신 회로(330B)는 도 3 또는 도 4에 도시된 수신 회로들(300 및 300a)과 비교하여 고속 모드 비교기들(391a, 391b 및391c) 및 저전력 모드 비교기들(393a, 393b 및 393c)을 더 포함한다.
고속 모드 비교기(391a)는 분기 신호들(OUTA 및 OUTB)을 수신하고 분기 신호들(OUTA 및 OUTB) 각각을 비교하여 비교 결과(RX_AB)를 출력한다. 고속 모드 비교기(391b)는 분기 신호들(OUTC 및OUTA)을 수신하고 분기 신호들(OUTC 및 OUTA) 각각을 비교하여 비교 결과(RX_CA)를 출력한다. 고속 모드 비교기(391c)는 분기 신호들(OUTB 및 OUTC)을 수신하고 분기 신호들(OUTB 및 OUTC) 각각을 비교하여 비교 결과(RX_BC)를 출력한다.
저전력 모드 비교기(393a)는 반전된 출력 신호(-OUTA)를 수신하고 반전된 출력 신호(-OUTA)에 기초하여 제1 저전력 모드 신호(LP_A_RX)를 출력한다. 저전력 모드 비교기(393b)는 반전된 출력 신호(-OUTB)를 수신하고 반전된 출력 신호(-OUTB)에 기초하여 제2 저전력 모드 신호(LP_B_RX)를 출력한다. 저전력 모드 비교기(393c)는 반전된 출력 신호(-OUTC)를 수신하고 반전된 출력 신호(-OUTC)에 기초하여 제3 저전력 모드 신호(LP_C_RX)를 출력한다.
도 6은 도 2 내지 도 5에 도시된 복수의 멀티 레벨 신호들을 설명하기 위한 도면이다.
도 6을 참조하면, 복수의 멀티 레벨 신호들(INA, INB 및 INC) 각각은 HIGH, MID 및 LOW의 멀티 레벨 신호들을 포함한다. 복수의 멀티 레벨 신호들(INA, INB 및 INC)은 3개의 라인들을 포함하는 하나의 데이터 레인을 통해 수신된다. 상기 3개의 라인들은 어느 시구간에서 HIGH, MID 및 LOW의 멀티 레벨 신호들을 전부 포함하고, 상기 3개의 라인들 각각은 후속하는 시구간에서 이전 시구간에서와 다른 멀티 레벨 신호들을 가진다. 예를 들어, 상기 3개의 라인들이 어느 시구간에서 멀티 레벨 신호들(INA: HIGH, INB: MID 및 INC: LOW)을 포함하는 경우, 상기 3개의 라인들은 후속하는 시구간에서 멀티 레벨 신호들(INA: MID, INB: LOW 및 INC: HIGH)을 포함할 수 있다. 다시 후속하는 시구간에서 상기 3개의 라인들은 멀티 레벨 신호들(INA: HIGH, INB: MID 및 INC: LOW)을 포함할 수 있고, 또 다시 후속하는 시구간에서 상기 3개의 라인들은 멀티 레벨 신호들(INA: LOW, INB: HIGH 및 INC: MID)을 포함할 수 있다.
일 실시예에서, 복수의 멀티 레벨 신호들(INA, INB 및 INC)은 도 2 내지 도 5에 도시된 수신 회로들(300, 300a 및 300b)에 제공될 수 있다.
도 7은 도 5에 도시된 비교 결과들을 설명하기 위한 도면이다.
도 5 내지 도 7을 참조하면, 복수의 멀티 레벨 신호들(INA, INB 및 INC)에 기초하여 비교 결과들(RX_AB, RX_BC 및 RX_CA)이 출력된다.
예를 들어 복수의 멀티 레벨 신호들(INA, INB 및 INC) 각각이 {HIGH, LOW, MID} 레벨을 가지는 경우 비교 결과들(RX_AB, RX_BC 및 RX_CA) 각각은 {1, 0, 0}의 값을 가지게 된다. 복수의 멀티 레벨 신호들(INA, INB 및 INC) 각각이 {LOW, HIGH, MID} 레벨을 가지는 경우 비교 결과들(RX_AB, RX_BC 및 RX_CA) 각각은 {0, 1, 1}의 값을 가지게 된다. 복수의 멀티 레벨 신호들(INA, INB 및 INC) 각각이 {MID, HIGH, LOW} 레벨을 가지는 경우 비교 결과들(RX_AB, RX_BC 및 RX_CA) 각각은 {0, 1, 0}의 값을 가지게 된다. 복수의 멀티 레벨 신호들(INA, INB 및 INC) 각각이 {MID, LOW, HIGH} 레벨을 가지는 경우 비교 결과들(RX_AB, RX_BC 및 RX_CA) 각각은 {1, 0, 1}의 값을 가지게 된다. 복수의 멀티 레벨 신호들(INA, INB 및 INC) 각각이 {LOW, MID, HIGH} 레벨을 가지는 경우 비교 결과들(RX_AB, RX_BC 및 RX_CA) 각각은 {0, 0, 1}의 값을 가지게 된다. 복수의 멀티 레벨 신호들(INA, INB 및 INC) 각각이 {HIGH, MID, LOW} 레벨을 가지는 경우 비교 결과들(RX_AB, RX_BC 및 RX_CA) 각각은 {1, 1, 0}의 값을 가지게 된다.
도 7에 도시된 비교 결과들(RX_AB, RX_BC 및 RX_CA)은 다양한 경우들에 있어서 와이어 스테이트 이름(wire state name)들로서 {+X, -X, +Y, -Y, +Z 및 -Z} 중 어느 하나로 표현될 수 있다. 도 7에 도시되지는 않았으나, 상기 와이어 스테이트 이름들은 복수의 자릿수들을 가지는 심볼 값들로 변환될 수 있고, 상기 심볼 값들은 16 비트의 정수 값들로 맵핑될 수 있다.
도 8a, 8b 및 8c는 다양한 조건들 하에서 측정된 도 5에 도시된 비교 결과들을 나타내는 아이 다이어그램들이다.
도 8a, 8b 및 8c에서, 가로 축은 시간(ps)을 나타내고 세로 축은 전압 레벨(mV)을 나타낸다. 보다 구체적으로, 도 8a는 이상적인 경우로서 복수의 멀티 레벨 신호들(INA, INB 및 INC)이 도 1 및 도 2에 도시된 전송 선로를 통하지 않고 도 5에 도시된 고속 모드 비교기들(COMP1, COMP2 및 COMP3)(391a, 391b 및 391c)에 제공되어 비교 결과들이 발생된 경우이다. 도 8b 및 8c는 복수의 멀티 레벨 신호들(INA, INB 및 INC)이 기준 길이 이상의 상기 전송 선로를 통해 고속 모드 비교기들(COMP1, COMP2 및 COMP3)(391a, 391b 및 391c)에 제공되어 비교 결과들이 발생한 경우로서, 도 8b는 본 발명의 일 실시예에 따른 수신 회로가 사용되지 않은 경우이고, 도 8c는 본 발명의 일 실시예에 따른 수신 회로가 사용된 경우를 나타낸다.
도 8a, 8b 및 8c에서 제1 시점(-200 ps)과 제2 시점(-100 ps) 사이 구간에서 발생하는 지터(jitter)를 관찰한다. 도 8a를 참조하면 이상적인 경우에 관찰되는 지터의 크기는 85.4 ps에 상응하는 값을 가진다. 도 8b를 참조하면 상기 전송 선로의 길이가 상기 기준 길이 이상인 경우로서 본 발명의 일 실시예에 따른 수신 회로가 사용되지 않은 경우에 관찰되는 지터의 크기는 172.3 ps에 상응하는 값을 가진다. 도 8c를 참조하면 상기 전송 선로의 길이가 상기 기준 길이 이상인 경우로서 본 발명의 일 실시예에 따른 수신 회로가 사용된 경우에 관찰되는 지터의 크기는 84.4 ps에 상응하는 값을 가진다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 수신 회로가 실장되는 인쇄 회로 기판을 나타내는 평면도 및 단면도이다.
도 5 및 도 9를 참조하면, 인쇄 회로 기판(300c)은 복수의 실장 영역들(MR1, MR2 및 MR3), 복수의 채널 패턴들(CH0, CH1, CH2, CH3 및 CH4) 및 커넥터(30)를 포함한다.
보다 구체적으로, 제1 실장 영역(MR1)에 도 5에 도시된 증폭기들(331a, 331b 및 331c)이, 제2 실장 영역(MR2)에 도 5에 도시된 저항기들(351a, 351b 및 351c) 및 커패시터들(353a, 353b 및 353c)이, 제3 실장 영역(MR3)에 도 5에 도시된 고속 모드 비교기들(COMP1, COMP2 및 COMP3)(391a, 391b 및 391c) 및 저전력 모드 비교기들(LP COMP1, LP COMP2 및 LP COMP3)(393a, 393b 및 393c)이 형성될 수 있다.
증폭기들(331a, 331b 및 331c)은 저항기들(351a, 351b 및 351c) 및 커패시터들(353a, 353b 및 353c)과 제1 채널 패턴(CHP1[1:3])을 통해 연결될 수 있다. 저항기들(351a, 351b 및 351c) 및 커패시터들(353a, 353b 및 353c)과 고속 모드 비교기들(COMP1, COMP2 및 COMP3)(391a, 391b 및 391c)은 제2 채널 패턴(CHP2[1:3])을 통해 연결될 수 있다. 저항기들(351a, 351b 및 351c) 및 커패시터들(353a, 353b 및 353c)과 저전력 모드 비교기들(LP COMP1, LP COMP2 및 LP COMP3)(393a, 393b 및 393c)은 제3 채널 패턴(CHP3[1:3])을 통해 연결될 수 있다.
도 5에 도시된 고속 모드 비교기들(COMP1, COMP2 및 COMP3)(391a, 391b 및 391c) 및 저전력 모드 비교기들(LP COMP1, LP COMP2 및 LP COMP3)(393a, 393b 및 393c)은 제4 채널 패턴(CH4)을 통해 커넥터(30)와 연결될 수 있고, 복수의 멀티 레벨 신호들(INA, INB 및 INC)은 제5 채널 패턴(CH0)을 통해 제1 실장 영역(MR1)에 형성되는 증폭기들(331a, 331b 및 331c)에 입력될 수 있다.
도 9 및 도 10을 참조하면, 인쇄 회로 기판(300c)은 상부 보호층(10), 바디층(15) 및 하부 보호층(20)을 포함한다. 상부 보호층(10) 및 하부 보호층(20)은 바디층(15)을 보호한다. 일 실시예에서, 상부 보호층(10) 및 하부 보호층(20)은 솔더 레지스트(solder resist) 층으로 형성될 수 있다.
바디층(15)은 통상적으로 열경화성 수지 등의 고분자 물질, FR-4(Flame Retardant 4), BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 수지 또는 페놀 수지 등을 일정 두께로 압축하여 박형으로 형성하고, 양면에 동박(copper foil)을 입힌 후, 패터닝을 통해 전기적 신호의 전달 경로인 채널 패턴들을 형성함으로써 구현될 수 있다.
또한, 인쇄회로기판(300c)은 한쪽 면에만 배선을 형성한 단면 PCB(single layer PCB) 및 양쪽 면에 배선을 형성한 양면 PCB(double layer PCB)로 구별될 수 있다. 또한, 프레프레그(prepreg)라는 절연체를 이용하여 동박의 층수를 3층 이상으로 형성할 수 있고, 형성된 동박의 층수에 따라 3개 이상의 배선층을 형성함으로써, 다층 배선의 PCB가 구현될 수도 있다.
복수의 채널 패턴들(예를 들어, CHP1, CHP2 및 CHP3)은 D1 방향으로 연장되는 도전성 트레이스들, D3 방향으로 연장되는 도전성 비아들 및 상기 도전성 비아의 상부에 형성되는 도전 패드들을 포함할 수 있고, 채널 패턴(예를 들어, CHP4)은 D1 방향으로 연장되는 도전성 트레이스만을 포함할 수 있다.
도 11은 도 1 및 도 2에 도시된 수신 회로의 일 예를 나타내는 블록도이다.
도 11을 참조하면 수신 회로(300d)는 도 3에 도시된 수신 회로(300)와 비교하여 지터 검출 회로(380)를 더 포함한다. 도 3 및 도 11에서 동일한 참조부호를 가지는 구성요소들에 대한 중복된 설명은 생략하기로 한다.
수신 회로(300d)는 등화 회로(310), 분기 회로(370) 및 지터 검출 회로(380)를 포함한다. 등화 회로(310)는 증폭 회로(330) 및 필터 회로(350)를 포함한다.
증폭 회로(330)는 복수의 멀티 레벨 신호들(INA, INB 및 INC) 각각을 증폭하여 복수의 증폭 신호들(MA, MB 및 MC)을 발생한다.
필터 회로(350)는 복수의 증폭 신호들(MA, MB 및 MC) 각각을 필터링하여 복수의 필터링 신호들(FA, FB 및 FC)을 발생한다.
분기 회로(370)는 복수의 필터링 신호들(FA, FB 및 FC) 각각을 분기 시켜 복수의 분기 신호들(OUTA, OUTB 및 OUTC)을 발생한다.
지터 검출 회로(380)는 도 5에 도시된 고속 모드 비교기들(COMP1, COMP2 및 COMP3)로부터 비교 결과들(RX_AB, RX_BC 및RX_CA)을 수신한다. 지터 검출 회로(380)는 비교 결과들(RX_AB, RX_BC 및 RX_CA)을 기초로 지터를 검출하여 지터 정보(JTI)를 생성한다. 지터 검출 회로(380)는 지터 정보(JTI)를 도 1에 도시된 프로세서(400)로 전달한다. 프로세서(400)는 지터 정보(JTI)에 기초하여 등화 계수(EQC)를 생성하고 등화 계수(EQC)를 지터 검출 회로(380)로 전달한다. 지터 검출 회로(380)는 등화 계수(EQC)에 기초하여 증폭 회로(330)의 전압 이득 또는 필터 회로(350)의 컷오프 주파수를 조절한다.
일 실시예에서, 프로세서(400)는 지터 정보(JTI)와 기준 지터 정보를 비교하여 등화 계수(EQC)를 생성할 수 있다. 상기 기준 지터 정보는 도 8a를 참조하여 상술한 이상적인 경우에 관찰되는 지터의 크기에 관한 정보를 포함할 수 있다.
도 12는 도 11에 도시된 수신 회로의 일 예를 나타내는 블록도이다.
도 12를 참조하면, 수신 회로(300d)는 복수의 서브 증폭 회로들(340a, 340b 및 340c)을 포함한다. 서브 증폭 회로(340a)는 가변 이득 증폭기(341a)를 포함하고, 서브 증폭 회로(340b)는 가변 이득 증폭기(341b)를 포함하고, 서브 증폭 회로(340c)는 가변 이득 증폭기(341c)를 포함한다.
수신 회로(300d)는 복수의 서브 필터 회로들(360a, 360b 및 360c)을 포함한다. 서브 필터 회로(360a)는 가변 저항기(361a) 및 가변 커패시터(363a)를 포함하고, 서브 필터 회로(360b)는 가변 저항기(361b) 및 가변 커패시터(363b)를 포함하고, 서브 필터 회로(360c)는 가변 저항기(361c) 및 가변 커패시터(363c)를 포함한다.
수신 회로(300d)는 복수의 서브 분기 회로들(370a, 370b 및 370c)을 포함한다. 서브 분기 회로(370a)는 분기 노드(373a)를 포함하고, 서브 분기 회로(370b)는 분기 노드(373b)를 포함하고, 서브 분기 회로(370c)는 분기 노드(373c)를 포함한다.
가변 이득 증폭기(341a)는 멀티 레벨 신호(INA)를 수신하고 멀티 레벨 신호(INA)를 증폭하여 증폭 신호(MA)를 발생한다. 가변 이득 증폭기(341b)는 멀티 레벨 신호(INB)를 수신하고 멀티 레벨 신호(INB)를 증폭하여 증폭 신호(MB)를 발생한다. 가변 이득 증폭기(341c)는 멀티 레벨 신호(INC)를 수신하고 멀티 레벨 신호(INC)를 증폭하여 증폭 신호(MC)를 발생한다. 일 실시예에서, 도 11을 참조하여 상술한 바와 같이 가변 증폭기들(341a, 341b 및 341c)의 전압 이득은 프로세서(400)에 의해 생성된 등화 계수(EQC)에 기초하여 조절될 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
가변 저항기(361a) 및 가변 커패시터(363a)는 증폭 신호(MA)를 수신하고 증폭 신호(MA)를 필터링하여 필터링 신호(FA)를 발생한다. 가변 저항기(361b) 및 가변 커패시터(363b)는 증폭 신호(MB)를 수신하고 증폭 신호(MB)를 필터링하여 필터링 신호(FB)를 발생한다. 가변 저항기(361c) 및 커패시터(363c)는 증폭 신호(MC)를 수신하고 증폭 신호(MC)를 필터링하여 필터링 신호(FC)를 발생한다. 일 실시예에서, 도 4를 참조하여 상술한 바와 같이 가변 저항기들(361a, 361b 및 361c) 및 가변 커패시터들(363a, 363b 및 363c)은 하이 패스 필터로 동작할 수 있고, 도 11을 참조하여 상술한 바와 같이 상기 하이 패스 필터의 컷오프 주파수는 프로세서(400)에 의해 생성된 등화 계수(EQC)에 기초하여 조절될 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
분기 노드(373a)는 필터링 신호(FA)를 수신하고 필터링 신호(FA)를 분기시켜 분기 신호들(OUTAs)을 발생한다. 분기 노드(373b)는 필터링 신호(FB)를 수신하고 필터링 신호(FB)를 분기시켜 분기 신호들(OUTBs)을 발생한다. 분기 노드(373c)는 필터링 신호(FC)를 수신하고 필터링 신호(FC)를 분기시켜 분기 신호들(OUTCs)을 발생한다.
가변 증폭기(341a)는 증폭 신호(MA)의 반전된 출력 신호(-OUTA)를 더 발생한다. 가변 증폭기(341b)는 증폭 신호(MB)의 반전된 출력 신호(-OUTB)를 더 발생한다. 가변 증폭기(341c)는 증폭 신호(MC)의 반전된 출력 신호(-OUTC)를 더 발생한다.
도 13은 본 발명의 일 실시예에 따른 수신 회로를 포함하는 인터페이스 회로의 동작 방법을 나타내는 흐름도이다.
도 13을 참조하면, 인터페이스 회로는 송신 장치, 수신 장치 및 전송 선로를 포함한다. 일 실시예에서, 상기 인터페이스 회로는 제조된 임의의 전자 부품들의 작동의 결함을 테스트할 수 있는 테스트 시스템일 수 있다. 이 경우 상기 송신 장치는 테스트 보드일 수 있고, 상기 수신 장치는 테스트 장치일 수 있다.
상기 송신 장치는 복수의 멀티 레벨 신호들을 상기 수신 장치로 전송할 수 있다(S1000). 일 실시예에서, 상기 송신 장치와 상기 수신 장치는 인터페이스를 통해 연결될 수 있다. 이 경우 상기 인터페이스는 MIPI C-PHY 인터페이스일 수 있다. 상기 수신 장치는 상기 복수의 멀티 레벨 신호들 각각을 증폭하여 복수의 증폭 신호들을 발생할 수 있다(S2000). T상기 수신 장치는 상기 복수의 증폭 신호들 각각을 필터링하여 복수의 필터링 신호들을 발생할 수 있다(S3000). 상기 수신 장치는 상기 복수의 필터링 신호들 각각을 분기시켜 복수의 분기 신호들을 발생할 수 있다(S4000).
도 14는 본 발명의 일 실시예에 따른 수신 회로를 포함하는 전자 시스템의 일 예를 타내는 블록도이다.
도 14를 참조하면, 전자 시스템(3000)은 프로세서(3100), 메모리(3200), 전력 관리 집적 회로(3300), 소켓(3400), 피검사 장치(Device Under Test)(DUT)(3500), 수신 회로(3600), 디코더(3700) 및 DUT 검사 장치(3800)를 포함한다.
프로세서(3100)는 전자 시스템(3000)의 구성요소들(3200, 3300, 3400, 3500, 3600, 3700 및 3800)을 전반적으로 제어한다. 일 실시예에서, 프로세서(3100)는 피검사 장치(3500)를 테스트하기 위한 테스트 입력 신호들을 피검사 장치(3500)로 제공할 수 있고, 전력 관리 집적 회로(3300)를 제어하여 피검사 장치(3500)를 테스트하기 위해 필요한 전력을 공급하도록 할 수 있다. 일 실시예에서, 프로세서(3100)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 신경 처리 장치(Neural Processing Unit; NPU), 디지털 신호 프로세서(Digital Signal Processor; DSP), 영상 신호 프로세서(Image Signal Processor; ISP), 비전 처리 장치(Vision Processing Unit; VPU), 비전 IP(Vision Intellectual Property; VIP) 등과 같은 임의의 프로세서로 구현될 수 있다.
피검사 장치(3500)는 소켓(3400)에 장착되어 실제의 동작 환경과 유사한 환경에서 프로세서(3100)로부터 제공되는 상기 테스트 입력 신호들을 수신하고 상기 테스트 입력 신호들에 기초하여 테스트 출력 신호들을 생성한다. 일 실시예에서, 상기 실제의 동작 환경은 휴대폰(mobile phone), 스마트 폰(smart phone), 태블릿(tablet) PC(Personal Computer), 노트북(laptop computer), PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 디지털 카메라(digital camera), 캠코더(camcorder), 휴대용 게임 콘솔(portable game console), 음악 재생기(music player), 동영상 재생기(video player), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(Internet of Things) 기기, e-북(e-book), VR(Virtual Reality) 기기, AR(Augmented Reality) 기기, 드론(drone) 등과 같이 어플리케이션 프로세서를 포함하는 임의의 모바일 시스템의 동작 환경과 유사한 환경일 수 있다.
메모리(3200)는 프로세서(3100)가 피검사 장치(3500)로 제공하는 테스트 입력 신호 또는 피검사 장치(3500)가 수신 회로(3600)로 제공하는 테스트 출력 신호를 저장할 수 있다. 일 실시예에서, 메모리(3200)는 DRAM(dynamic random access memory), SRAM(static random access memory) 등과 같은 휘발성 메모리, 및 플래시 메모리(flash memory), PRAM(phase change random access memory), RRAM(resistance random access memory), NFGM(nano floating gate memory), PoRAM(polymer random access memory), MRAM(magnetic random access memory), FRAM(ferroelectric random access memory) 등과 같은 비휘발성 메모리 중 적어도 하나를 포함할 수 있다.
디코더(3700)는 수신 회로(3600)로부터 상기 테스트 출력 신호들을 수신하여 디코딩하고 디코딩 결과를 생성하여 프로세서(3100)로 제공할 수 있다. 프로세서(3100)는 상기 디코딩 결과를 DUT 검사 장치(3800)로 제공할 수 있고 DUT 검사 장치(3800)는 상기 디코딩 결과에 기초하여 피검사 장치(3500)의 결함을 검사할 수 있다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따른 수신 회로, 이를 포함하는 인쇄 회로 기판 및 인터페이스 회로는 CMOS 이미지 센서가 피검사 장치로서 테스트되는 테스트 환경에서 상기 CMOS 이미지 센서로부터MIPI C-PHY 인터페이스 회로를 통해 수신되는 테스트 출력 신호들의 손실을 감소시켜 상기 테스트 장치가 효율적으로 상기 테스트 출력 신호들을 수신할 수 있도록 한다.
또한 본 발명의 실시예들에 포함되는 수신 회로, 이를 포함하는 인쇄 회로 기판 및 인터페이스 회로는 주문형 반도체(ASIC)가 아닌 인쇄 회로 기판 상에 실장되어 상기 수신 회로 등의 제조 비용을 낮출 수 있다.
본 발명의 실시예들은 반도체 집적 회로 및/또는 반도체 소자를 제조하는 과정에서 유용하게 이용될 수 있으며, 특히 반도체 집적 회로 및/또는 반도체 소자를 대량 생산하는 과정에서 반도체 집적 회로 및/또는 반도체 소자에 불량이 존재하는지를 검출하는 검사 과정에서 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. MIPI(Mobile Industry Processor Interface) 물리 계층의 C-PHY 인터페이스 회로에 포함되어, 복수의 멀티 레벨 신호들을 수신하고 상기 복수의 멀티 레벨 신호들 사이의 차동 신호들을 생성하는 수신 회로로서,
    상기 복수의 멀티 레벨 신호들 각각을 증폭하여 복수의 증폭 신호들을 발생하는 증폭 회로;
    상기 복수의 증폭 신호들 각각을 필터링하여 복수의 필터링 신호들을 발생하는 필터 회로; 및
    상기 복수의 필터링 신호들 각각을 분기시켜 복수의 분기 신호들을 발생하는 분기 회로를 포함하며,
    상기 증폭 회로는 복수의 서브 증폭 회로들을 포함하고, 상기 복수의 서브 증폭 회로들 각각은 증폭기를 포함하고,
    상기 필터 회로는 복수의 서브 필터 회로들을 포함하고, 상기 복수의 서브 필터 회로들 각각은 저항기 및 커패시터를 포함하고,
    상기 분기 회로는 복수의 서브 분기 회로들을 포함하고, 상기 복수의 서브 분기 회로들 각각은 분기 노드를 포함하는 수신 회로.
  2. 삭제
  3. 제1 항에 있어서, 상기 증폭기는 상기 복수의 멀티 레벨 신호들 중 어느 하나를 수신하고, 상기 증폭기의 전압 이득은 상기 복수의 멀티 레벨 신호들 각각의 전압 레벨에 기초하여 설정되는 것을 특징으로 하는 수신 회로.
  4. 제1 항에 있어서, 상기 증폭기의 전압 이득은
    미리 설정된 시간 동안 수신된 상기 복수의 멀티 레벨 신호들 각각의 전압 레벨들에 기초하여 설정되는 것을 특징으로 하는 수신 회로.
  5. 제1 항에 있어서, 상기 복수의 멀티 레벨 신호들은 복수의 레인들을 통해 수신되고,
    상기 증폭기는 상기 복수의 멀티 레벨 신호들 중 어느 하나를 수신하고, 상기 증폭기의 전압 이득은 상기 복수의 레인들의 길이에 기초하여 설정되는 것을 특징으로 하는 수신 회로.
  6. 제5 항에 있어서, 상기 증폭기의 전압 이득은
    상기 복수의 레인들의 길이가 길어질수록 높게 설정되고, 상기 복수의 레인들의 길이가 짧아질수록 낮게 설정되는 것을 특징으로 하는 수신 회로.
  7. 제1 항에 있어서, 상기 필터 회로는 직렬 공진 회로를 포함하는 하이 패스 필터인 것을 특징으로 하는 수신 회로.
  8. 제7 항에 있어서, 상기 필터 회로의 컷오프 주파수는
    상기 복수의 멀티 레벨 신호들 각각의 신호대잡음비에 기초하여 설정되는 것을 특징으로 하는 수신 회로.
  9. 제8 항에 있어서, 상기 필터 회로의 컷오프 주파수는
    상기 복수의 멀티 레벨 신호들 각각의 신호대잡음비가 기준 신호대잡음비보다 큰 경우 낮아지도록 설정되고, 상기 복수의 멀티 레벨 신호들 각각의 신호대잡음비가 기준 신호대잡음비보다 작은 경우 높아지도록 설정되는 것을 특징으로 하는 수신 회로.
  10. 제1 항에 있어서, 상기 증폭 회로는
    상기 복수의 증폭 신호들 각각의 반전된 출력 신호들을 더 발생하는 것을 특징으로 하는 수신 회로.
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