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KR102801213B1 - 비아를 포함하는 반도체 패키지 - Google Patents

비아를 포함하는 반도체 패키지 Download PDF

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KR102801213B1
KR102801213B1 KR1020190143575A KR20190143575A KR102801213B1 KR 102801213 B1 KR102801213 B1 KR 102801213B1 KR 1020190143575 A KR1020190143575 A KR 1020190143575A KR 20190143575 A KR20190143575 A KR 20190143575A KR 102801213 B1 KR102801213 B1 KR 102801213B1
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Abstract

반도체 패키지는 개구부를 갖는 절연 패턴 및 상기 개구부를 채우는 비아를 포함하는 하부 재배선층; 칩 패드, 보호층 및 칩 패드에 연결되는 패드 범프를 포함하는 제1 반도체 칩; 및 상기 하부 재배선층 및 상기 제1 반도체 칩을 덮는 제1 봉지재를 포함한다. 상기 개구부는 상기 패드 범프의 하면 및 측면을 오픈시키며, 상기 비아는 상기 패드 범프의 상기 하면 및 상기 측면과 접한다.

Description

비아를 포함하는 반도체 패키지{SEMICONDUCTOR PACKAGES HAVING VIAS}
본 개시의 기술적 사상은 비아를 포함하는 반도체 패키지에 관한 것이다.
반도체 소자의 소형화 추세에 따라, 반도체 패키지 내의 각 부품의 소형화가 요구된다. 이에 따라, 반도체 칩의 접합 신뢰성이 문제된다.
본 개시의 기술적 사상의 실시예들에 따른 과제는 패드 범프와의 접촉 면적이 증가된 비아를 포함하는 반도체 패키지를 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 패키지는 개구부를 갖는 절연 패턴 및 상기 개구부를 채우는 비아를 포함하는 하부 재배선층; 상기 하부 재배선층 상에 배치되며, 칩 패드, 상기 칩 패드 하부에 배치되는 보호층 및 상기 보호층 하부에 배치되며 상기 보호층을 관통하여 상기 칩 패드에 연결되는 패드 범프를 포함하는 제1 반도체 칩; 및 상기 하부 재배선층 및 상기 제1 반도체 칩을 덮는 제1 봉지재를 포함할 수 있다. 상기 개구부는 상기 패드 범프의 하면 및 측면을 오픈시키며, 상기 비아는 상기 패드 범프의 상기 하면 및 상기 측면과 접할 수 있다.
본 개시의 실시예들에 따른 반도체 패키지는 제1 개구부 및 제2 개구부를 갖는 절연 패턴, 상기 제1 개구부를 채우는 제1 비아 및 상기 제2 개구부를 채우는 제2 비아를 포함하는 하부 재배선층; 상기 하부 재배선층 상에 배치되며, 칩 패드, 상기 칩 패드 하부에 배치되는 보호층 및 상기 보호층 하부에 배치되며 상기 보호층을 관통하여 상기 칩 패드에 연결되는 패드 범프를 포함하는 제1 반도체 칩; 상기 하부 재배선층 및 상기 제1 반도체 칩을 덮는 제1 봉지재; 및 상기 하부 재배선층 상에 상기 제1 반도체 칩과 인접하게 배치되며, 절연층 및 상기 절연층 하부에 배치되는 도전성 패드를 포함하는 연결 부재를 포함할 수 있다. 상기 제1 개구부는 상기 패드 범프의 하면 및 측면을 오픈시키며, 상기 제1 비아는 상기 패드 범프의 상기 하면 및 상기 측면과 접할 수 있다. 상기 제2 개구부는 상기 도전성 패드의 하면 및 측면을 오픈시키며, 상기 제2 비아는 상기 절연층 및 상기 도전성 패드의 상기 하면 및 상기 측면과 접할 수 있다.
본 개시의 실시예들에 따른 반도체 패키지는 하부 패키지 및 상기 하부 패키지 상에 배치되는 상부 패키지를 포함할 수 있다. 상기 하부 패키지는 개구부를 갖는 절연 패턴 및 상기 개구부를 채우는 비아를 포함하는 하부 재배선층; 상기 하부 재배선층 상에 배치되며, 칩 패드, 상기 칩 패드 하부에 배치되는 보호층 및 상기 보호층 하부에 배치되며 상기 보호층을 관통하여 상기 칩 패드에 연결되는 패드 범프를 포함하는 제1 반도체 칩; 상기 하부 재배선층 상에 상기 제1 반도체 칩과 인접하게 배치되는 연결 부재; 상기 하부 재배선층 및 상기 제1 반도체 칩을 덮는 제1 봉지재; 및 상기 제1 봉지재의 상면에 배치되며 상기 연결 부재와 전기적으로 연결되는 상부 재배선층을 포함할 수 있다. 상기 상부 패키지는 상기 상부 재배선층 상에 배치되며, 기판, 제2 반도체 칩, 제2 봉지재 및 연결 단자를 포함할 수 있다. 상기 개구부는 상기 패드 범프의 하면 및 측면을 오픈시키며, 상기 비아는 상기 보호층의 하면, 상기 패드 범프의 상기 하면 및 상기 측면과 접할 수 있다. 상기 비아는 상기 패드 범프의 하면과 접하는 중심 돌출부 및 상기 보호층의 하면과 상기 패드 범프의 측면에 접하는 외측 돌출부를 포함할 수 있다.
본 개시의 실시예들에 따르면 비아가 패드 범프와의 접촉 면적이 증가하여, 패드 범프와 비아의 계면에서의 박리를 방지 및 감소할 수 있다.
도 1은 본 개시의 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 도 1에 도시된 반도체 패키지의 일부 확대도이다.
도 3 내지 도 8은 본 개시의 다른 실시예에 다른 반도체 패키지의 일부 확대도들이다.
도 9 내지 도 18은 본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들이다.
도 19는 본 개시의 다른 실시예에 따른 반도체 패키지의 수직 단면도이다.
도 20은 도 19에 도시된 반도체 패키지의 일부 확대도이다.
도 1은 본 개시의 실시예에 따른 반도체 패키지의 단면도이다.
도 1을 참조하면, 반도체 패키지(100)는 하부 패키지(10) 및 하부 패키지(10) 상에 배치되는 상부 패키지(20)를 포함할 수 있다. 하부 패키지(10)는 하부 재배선층(110), 연결 부재(120), 반도체 칩(130), 봉지재(140), 상부 재배선층(150), 및 외부 연결 단자(160)를 포함할 수 있다.
하부 재배선층(110)은 절연 패턴(112), 비아(114), 및 배선 패턴(116)을 포함할 수 있다. 절연 패턴들(112)은 수직 방향으로 적층될 수 있다. 비아(114)는 절연 패턴(112)을 관통하여 배치될 수 있다. 배선 패턴(116)은 절연 패턴들(112) 사이에 배치될 수 있으며, 수평 방향으로 연장될 수 있다. 비아(114)는 서로 다른 층의 배선 패턴(116)을 전기적으로 연결시킬 수 있으며, 대응하는 배선 패턴(116)과 일체로 형성될 수 있다. 하부 재배선층(110)은 연결 부재(120) 및 외부 연결 단자(160)와 연결될 수 있다.
연결 부재(120)는 하부 재배선층(110) 상에 배치될 수 있다. 연결 부재(120)는 하부 재배선층(110)과 상부 재배선층(150)을 전기적으로 연결시킬 수 있다. 연결 부재(120)는 절연층(122), 도전성 비아(124), 내부 배선(126), 및 도전성 패드(128)를 포함할 수 있다. 절연층(122)은 하나 이상의 층으로 이루어질 수 있다. 도전성 비아(124)는 절연층(122)의 내부를 수직 방향으로 관통할 수 있으며, 내부 배선(126) 및 도전성 패드(128)에 연결될 수 있다. 내부 배선(126)은 절연층들(122) 사이에 배치될 수 있으며, 도전성 비아(124)를 통해 도전성 패드들(128)을 전기적으로 연결시킬 수 있다. 도전성 패드(128)는 도전성 비아(124)에 연결되며, 연결 부재(120)의 상면 또는 하면에 배치될 수 있다.
반도체 칩(130)은 하부 재배선층(110) 상에 연결 부재(120)와 인접하게 배치될 수 있다. 봉지재(140)는 하부 재배선층(110), 연결 부재(120) 및 반도체 칩(130)을 덮을 수 있다. 일 실시예에서, 봉지재(140)는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기 필러와 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 수지 등을 포함할 수 있다. 또한, EMC와 같은 몰딩 물질 또는 PIE와 같은 감광성 재료가 사용될 수 있다.
상부 재배선층(150)은 봉지재(140) 상에 배치될 수 있다. 상부 재배선층(150)은 복수의 층으로 이루어질 수 있으며, 절연 패턴(152), 비아(154), 및 배선 패턴(156)을 포함할 수 있다. 상부 재배선층(150)의 절연 패턴(152)은 봉지재(140)의 상면을 덮을 수 있다. 비아(154)는 절연 패턴(152)을 관통하여 형성될 수 있으며, 연결 부재(120)의 도전성 패드(128)와 전기적으로 연결될 수 있다. 배선 패턴(156)은 절연 패턴들(152) 사이에 배치될 수 있으며, 수평 방향으로 연장될 수 있다.
외부 연결 단자(160)는 하부 재배선층(110)의 하부에 배치될 수 있다. 외부 연결 단자(160)는 하부 재배선층(110)을 통해 연결 부재(120) 및 반도체 칩(130)과 전기적으로 연결될 수 있다. 외부 연결 단자(160)는 볼 형상이며 솔더를 포함할 수 있다.
상부 패키지(20)는 하부 패키지(10) 상에 배치될 수 있다. 상부 패키지(20)는 기판(170), 반도체 칩(174), 봉지재(176), 및 연결 단자(178)를 포함할 수 있다. 기판(170)은 하면 및 상면에 배치되며 전기적으로 연결되는 연결 패드(172)를 포함할 수 있다. 반도체 칩(174)은 기판(170) 상에 실장될 수 있다. 반도체 칩(174)은 기판(170)의 연결 패드(172)와 전기적으로 연결될 수 있다. 봉지재(176)는 기판(170) 및 반도체 칩(174)을 덮을 수 있다. 연결 단자(178)는 기판(170)의 하부에 배치되며 연결 패드(172)에 전기적으로 연결될 수 있다. 하부 패키지(10)는 연결 단자(178)를 통해 상부 패키지(20)와 전기적으로 연결될 수 있다.
도 2는 도 1에 도시된 반도체 패키지의 일부 확대도이다. 도 2는 도 1의 영역 A에 대응할 수 있다.
도 2를 참조하면, 반도체 칩(130)은 하면에 칩 패드(132), 보호층(134) 및 패드 범프(136)를 포함할 수 있다. 보호층(134)은 상부 보호층(134U) 및 하부 보호층(134L)을 포함할 수 있다. 상부 보호층(134U)은 칩 패드(132)의 측면 및 상면의 일부를 덮을 수 있으며, 하부 보호층(134L)은 상부 보호층(134U)의 하부에 배치될 수 있다. 상부 보호층(134U) 및 하부 보호층(134L)은 칩 패드(132)의 하면의 일부를 노출시킬 수 있다. 패드 범프(136)는 하부 보호층(134L)의 하부에 배치되며, 상부 보호층(134U) 및 하부 보호층(134L)을 관통하여 칩 패드(132)의 하면의 일부와 연결될 수 있다. 패드 범프(136)는 상면에 시드층(138)을 포함할 수 있다. 시드층(138)은 칩 패드(132), 상부 보호층(134U) 및 하부 보호층(134L)의 표면을 따라 컨포멀하게 형성될 수 있다. 패드 범프(136)의 수평 방향 폭은 1㎛ ~ 51㎛일 수 있다.
하부 재배선층(110)의 절연 패턴(112)은 하부 보호층(134L)의 하부에 배치되며, 개구부(OP)를 포함할 수 있다. 개구부(OP)는 패드 범프(136)의 하면(136A) 및 측면(136B)을 오픈시킬 수 있다. 또한, 개구부(OP)는 하부 보호층(134L)의 하면의 일부를 오픈시킬 수 있다. 비아(114)는 개구부(OP)를 채울 수 있으며 패드 범프(136)와 접할 수 있다. 일 실시예에서, 비아(114)는 패드 범프(136)의 하면(136A) 및 측면(136B)과 접할 수 있다. 또한, 비아(114)는 하부 보호층(134L)의 하면과 접할 수 있다. 즉, 비아(114)의 상면은 하부 보호층(134L)의 하면과 동일한 레벨에 위치할 수 있다. 비아(114)는 상면에 시드층(115)을 포함할 수 있다. 시드층(115)은 비아(114)의 상면을 따라 컨포멀하게 형성될 수 있다. 시드층(115)은 패드 범프(136)의 하면(136A) 및 측면(136B)을 덮을 수 있으며, 하부 보호층(134L)의 하면의 일부를 덮을 수 있다. 하부 보호층(134L)과 접하는 부분에서의 비아(114)의 수평 폭은 패드 범프(136)의 수평 폭보다 클 수 있다. 비아(114)는 상면에 돌출부들을 포함할 수 있다. 일 실시예에서, 비아(114)는 중심 돌출부(114A) 및 외측 돌출부(114B)를 포함할 수 있다. 중심 돌출부(114A)는 패드 범프(136)와 접할 수 있으며, 외측 돌출부(114B)는 하부 보호층(134L)의 하면 및 패드 범프(136)의 측면과 접할 수 있다.
다른 실시예에서, 패드 범프(136)가 생략될 수 있으며, 비아(114)가 보호층(134)을 관통하여 칩 패드(132)와 연결될 수 있다. 예를 들어, 비아(114)는 칩 패드(132)의 노출된 부분의 수평 폭보다 큰 수평 폭을 가질 수 있다.
도 2에 도시된 바와 같이, 비아(114)는 패드 범프(136)의 하면(136A) 뿐만 아니라 측면(136B)에도 접할 수 있다. 본 개시의 일 실시예에 따른 반도체 패키지(100)는, 비아(114)가 패드 범프(136)에 접촉하는 면적이 크므로, 패드 범프(136)와 비아(114)의 계면에서의 박리(delamination)가 방지 및 감소될 수 있다.
도 3 내지 도 8은 본 개시의 다른 실시예에 다른 반도체 패키지의 일부 확대도들이다.
도 3을 참조하면, 반도체 패키지(200)는 패드 범프(136)의 하면(136A) 및 측면(136B)에 접하는 비아(214)를 포함할 수 있다. 비아(214)는 중심 돌출부(114A) 및 외측 돌출부(114B)를 포함할 수 있다. 일 실시예에서, 외측 돌출부(214B)는 중심 돌출부(114A)를 향해 돌출될 수 있다. 예를 들어, 비아(214)는 외측 돌출부(214B)의 상면에 비아(214)의 안쪽을 향해 연장되는 플랜지부(214C)를 포함할 수 있다.
도 4를 참조하면, 반도체 패키지(300)는 패드 범프(136)의 하면(136A) 및 측면(136B)에 접하는 비아(314)를 포함할 수 있다. 일 실시예에서, 비아(314)는 패드 범프(136)의 측면(136B)의 일부와 접할 수 있다. 패드 범프(136)의 측면(136B)은 절연 패턴(112) 및 비아(314)와 접할 수 있다. 일 실시예에서, 하부 보호층(134L)은 개구부(OP)에 의해 오픈되지 않을 수 있으며, 비아(314)와 접하지 않을 수 있다. 또한, 비아(314)는 도 2에 도시된 반도체 패키지(100)의 외측 돌출부(114B)에 대응하는 구성을 포함하지 않을 수 있다.
도 5를 참조하면, 반도체 패키지(400)는 패드 범프(136)의 하면(136A) 및 측면(136B)에 접하는 비아(414)를 포함할 수 있다. 비아(414)는 중심 돌출부(114A) 및 외측 돌출부(414B)를 포함할 수 있다. 일 실시예에서, 외측 돌출부(414B)는 비아(414)의 외측을 향해 돌출될 수 있다. 예를 들어, 외측 돌출부(414B)의 상면은 비아(414)의 외측을 향해 연장될 수 있다. 절연 패턴(112)은 언더컷 영역을 가질 수 있으며, 외측 돌출부(414B)는 상기 언더컷 영역을 채울 수 있다.
도 6을 참조하면, 반도체 패키지(500)는 패드 범프(136)의 하면(136A) 및 측면(136B)에 접하는 비아(514)를 포함할 수 있다. 비아(514)는 중심 돌출부(114A) 및 외측 돌출부(514B)를 포함할 수 있다. 일 실시예에서, 외측 돌출부(514B)는 언더컷 영역을 가질 수 있다. 예를 들어, 절연 패턴(112)과 접하는 외측 돌출부(514B)의 에지는 라운드질 수 있다. 절연 패턴(112)은 외측 돌출부(514B)의 언더컷 영역을 채울 수 있다.
도 7을 참조하면, 반도체 패키지(600)는 패드 범프(136)의 하면(136A) 및 측면(136B)에 접하는 비아(614)를 포함할 수 있다. 비아(614)는 중심 돌출부(114A) 및 외측 돌출부(614B)를 포함할 수 있다. 하부 보호층(134L)의 하면은 수직 방향으로 형성된 리세스를 포함할 수 있다. 리세스는 절연 패턴(112)의 개구부(OP) 형성 공정에서, 하부 보호층(134L)이 일부 제거되어 형성될 수 있다. 일 실시예에서, 비아(614)는 리세스 내부로 돌출할 수 있다. 예를 들어, 외측 돌출부(614B)는 수직 방향으로 돌출될 수 있으며, 외측 돌출부(614B)의 상면은 라운드질 수 있다. 외측 돌출부(614B)의 상단은 절연 패턴(112)의 상단보다 높은 레벨에 위치할 수 있다.
도 8을 참조하면, 반도체 패키지(700)는 패드 범프(136)의 하면(136A) 및 측면(136B)에 접하는 비아(714)를 포함할 수 있다. 일 실시예에서, 비아(714)의 하면은 아래로 볼록할 수 있다. 비아(714)는 전기 도금에 의해 형성될 수 있으며, 비아(714)의 형성 공정에서 비아(714)의 하면은 볼록하게 형성될 수 있다.
도 9 내지 도 18은 본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들이다. 도 12, 도 14 및 도 16은 각각 도 11, 도 13, 및 도 15의 일부확대도이며, 영역 A에 대응할 수 있다.
도 9를 참조하면, 연결 부재(120)가 캐리어(110') 상에 배치될 수 있다. 연결 부재(120)는 캐리어(110')의 상면에 배치된 접착층(112')에 의해 캐리어(110')에 부착될 수 있다. 캐리어(110')는 유리 또는 폴리머를 포함하는 절연 기판이거나, 금속을 포함하는 도전성 기판일 수 있다.
연결 부재(120)는 절연층(122), 도전성 비아(124), 내부 배선(126), 및 도전성 패드(128)를 포함할 수 있다. 일 실시예에서, 절연층(122)은 하나 이상의 층으로 이루어질 수 있으며, 절연 물질을 포함할 수 있다. 상기 절연 물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기 필러 및/또는 유리 섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 절연 물질, 예를 들면, 프리프레그(prepreg), ABF, FR-4, BT 등이 사용될 수 있다. 도전성 비아(124)는 절연층(122)의 내부를 수직 방향으로 관통할 수 있으며, 내부 배선(126) 및 도전성 패드(128)에 연결될 수 있다. 내부 배선(126)은 절연층들(122) 사이에 배치될 수 있으며, 도전성 비아(124)를 통해 도전성 패드들(128)을 전기적으로 연결시킬 수 있다. 도전성 패드(128)는 도전성 비아(124)에 연결되며, 연결 부재(120)의 상면 또는 하면에 배치될 수 있다.
도 10을 참조하면, 반도체 칩(130)이 캐리어(110') 상에 연결 부재(120)와 인접하게 배치될 수 있다. 반도체 칩(130)은 하면에 칩 패드(132), 보호층(134), 및 패드 범프(136)를 포함할 수 있다. 보호층(134)은 상부 보호층(134U) 및 상부 보호층(134U)의 하부에 배치되는 하부 보호층(134L)을 포함할 수 있다. 상부 보호층(134U)은 칩 패드(132)의 측면 및 상면의 일부를 덮을 수 있다. 하부 보호층(134L)은 상부 보호층(134U)의 하부에 배치될 수 있다. 상부 보호층(134U) 및 하부 보호층(134L)은 칩 패드(132)의 하면의 일부를 노출시킬 수 있다. 패드 범프(136)는 노출되는 칩 패드(132)의 하면의 일부와 연결될 수 있다.
일 실시예에서, 칩 패드(132)는 알루미늄을 포함할 수 있다. 상부 보호층(134U)은 실리콘 산화물, 실리콘 질화물과 같은 절연 물질을 포함할 수 있다. 하부 보호층(134L)은 감광성 폴리이미드(photosensitive polyimide; PSPI), 실리콘 산화물, 실리콘 질화물과 같은 절연 물질을 포함할 수 있다.
도 11 및 도 12를 참조하면, 캐리어(110'), 연결 부재(120) 및 반도체 칩(130)을 덮도록 봉지재(140)가 형성될 수 있다. 봉지재(140)는 연결 부재(120) 및 반도체 칩(130) 사이의 공간을 채울 수 있다. 봉지재(140)는 에폭시 몰딩 컴파운드를 포함할 수 있다. 이후, 연결 부재(120) 및 반도체 칩(130)의 하부에 연결된 캐리어(110')가 제거될 수 있다. 연결 부재(120)의 도전성 패드(128) 및 반도체 칩(130)의 패드 범프(136)가 노출될 수 있다. 패드 범프(136)는 상면에 시드층(138)을 포함할 수 있다. 시드층(138)은 칩 패드(132), 상부 보호층(134U) 및 하부 보호층(134L)의 표면을 따라 컨포멀하게 형성될 수 있다. 시드층(138)은 2개 또는 그 이상의 층으로 이루어질 수 있다. 일 실시예에서, 시드층(138)은 티타늄을 포함하는 제1 시드층 및 제1 시드층의 하부에 배치되며 구리를 포함하는 제2 시드층을 포함할 수 있다.
도 13 및 도 14를 참조하면, 연결 부재(120)의 하면, 반도체 칩(130)의 하면 및 봉지재(140)의 하면 상에 절연 패턴(112)이 형성될 수 있다. 절연 패턴(112)은 연결 부재(120)의 하면 및 반도체 칩(130)의 하면을 덮는 절연층을 형성하고, 상기 절연층을 패터닝하여 형성될 수 있다. 개구부(OP)는 패터닝 공정에 의해 절연 패턴(112)의 내부에 형성될 수 있다. 상기 패터닝 공정은 노광 및 현상 공정에 의해 진행될 수 있다. 일 실시예에서, 절연 패턴(112)은 PID(Photo Imagable Dielectric resin)와 같은 감광성 절연 물질을 포함할 수 있다.
개구부(OP)는 연결 부재(120)의 도전성 패드(128) 및 패드 범프(136)를 노출시킬 수 있다. 일 실시예에서, 개구부(OP)는 패드 범프(136)의 하면(136A) 및 측면(136B)을 오픈시킬 수 있다. 또한 개구부(OP)는 하부 보호층(134L)의 일부를 노출시킬 수 있다. 다른 실시예에서, 패터닝 공정에 의해 하부 보호층(134L)의 하면에 리세스가 형성될 수 있다.
도 15 및 도 16을 참조하면, 시드층(115)이 절연 패턴(112)의 하면 및 개구부(OP) 내에 컨포멀하게 형성될 수 있다. 시드층(115)은 2개 또는 그 이상의 층으로 이루어질 수 있다. 일 실시예에서, 시드층(115)은 티타늄을 포함하는 제1 시드층 및 제1 시드층의 하부에 배치되며 구리를 포함하는 제2 시드층을 포함할 수 있다. 일 실시예에서, 시드층(115)은 Ni을 더 포함할 수 있다. 예를 들어, 시드층(115)은 Ti/Cu/Ni 또는 이들의 합금을 포함할 수 있다. 이후, 마스크 패턴을 이용하여 개구부(OP) 내에 비아(114)가 형성될 수 있다. 비아(114)는 시드층(115)을 이용한 도금 공정에 의해 형성될 수 있으며, 구리와 같은 금속을 포함할 수 있다. 비아(114)에 의해 덮이지 않은 시드층(115)의 일부는 식각 공정에 의해 제거될 수 있다.
일 실시예에서, 비아(114)는 개구부(OP)를 채울 수 있으며, 도전성 패드(128) 및 패드 범프(136)와 접할 수 있다. 예를 들어, 비아(114)는 패드 범프(136)의 하면(136A) 및 측면(136B)과 접할 수 있다. 또한, 비아(114)는 하부 보호층(134L)의 하면과 접할 수 있다.
도 17을 참조하면, 절연 패턴(112)의 하면 상에 하부 재배선층(110)이 형성될 수 있다. 하부 재배선층(110)은 복수의 층으로 이루어질 수 있으며, 절연 패턴(112), 비아(114), 및 배선 패턴(116)을 포함할 수 있다. 도 15 및 도 16에 도시된 바와 같이, 하부 재배선층(110)은 절연 패턴(112) 및 비아(114)를 형성하는 공정을 반복하여 형성될 수 있다. 배선 패턴(116)은 절연 패턴들(112) 사이에 배치될 수 있으며, 수평 방향으로 연장될 수 있다. 비아(114)는 서로 다른 층의 배선 패턴(116)을 전기적으로 연결시킬 수 있으며, 대응하는 배선 패턴(116)과 일체로 형성될 수 있다. 배선 패턴(116)은 비아(114)와 동일한 물질을 포함할 수 있으며, 예를 들어, 구리를 포함할 수 있다.
도 18을 참조하면, 봉지재(140) 상에 상부 재배선층(150)이 형성될 수 있다. 상부 재배선층(150)은 복수의 층으로 이루어질 수 있으며, 절연 패턴(152), 비아(154), 및 배선 패턴(156)을 포함할 수 있다. 상부 재배선층(150)의 절연 패턴(152)은 봉지재(140)의 상면을 덮을 수 있다. 비아(154)는 연결 부재(120)의 도전성 패드(128)와 연결될 수 있다.
다시 도 1을 참조하면, 하부 패키지(10) 상에 상부 패키지(20)가 형성되며, 하부 재배선층(110)의 하면에 외부 연결 단자(160)가 형성될 수 있다. 상부 패키지(20)는 기판(170), 반도체 칩(174), 봉지재(176), 및 연결 단자(178)를 포함할 수 있다. 일 실시예에서, 기판(170)으로 재배선층이 사용될 수 있다. 기판(170)은 하면 및 상면에 배치되며 전기적으로 연결되는 연결 패드(172)를 포함할 수 있다. 반도체 칩(174)은 기판(170) 상에 실장될 수 있다. 반도체 칩(174)은 와이어 본딩 또는 플립 칩 본딩으로 기판(170) 상에 제공될 수 있다. 반도체 칩(174)은 기판(170)의 연결 패드(172)와 전기적으로 연결될 수 있다. 봉지재(176)는 기판(170) 및 반도체 칩(174)을 덮을 수 있다. 연결 단자(178)는 기판(170)의 하부에 배치되며 연결 패드(172)에 전기적으로 연결될 수 있다. 하부 패키지(10)는 연결 단자(178)를 통해 상부 패키지(20)와 전기적으로 연결될 수 있다.
외부 연결 단자(160)는 배선 패턴(116) 및 비아(114)와 전기적으로 연결될 수 있으며, 하부 재배선층(110)을 통해 반도체 칩(130)과 전기적으로 연결될 수 있다. 하부 재배선층(110)에 외부 연결 단자(160)를 형성함으로써 하부 패키지(10)가 제조될 수 있다.
도 19는 본 개시의 다른 실시예에 따른 반도체 패키지의 수직 단면도이다. 도 20은 도 19에 도시된 반도체 패키지의 일부 확대도이다. 도 20은 도 19의 영역 B에 대응할 수 있다.
도 19 및 도 20을 참조하면, 반도체 패키지(800)는 절연 패턴(112) 내에 형성된 개구부(OP') 및 개구부(OP')를 채우는 비아(814)를 더 포함할 수 있다. 개구부(OP')는 절연층(122) 및 도전성 패드(128)를 오픈시킬 수 있다. 예를 들어, 개구부(OP')는 절연층(122)의 하면, 도전성 패드(128)의 하면 및 측면을 오픈시킬 수 있다. 일 실시예에서, 비아(814)는 절연층(122) 및 도전성 패드(128)에 접할 수 있다. 예를 들어, 비아(814)는 도전성 패드(128)의 하면 및 측면과 접할 수 있다. 비아(814)의 상면은 도전성 패드(128)의 상면과 동일한 레벨에 위치할 수 있다. 비아(814)는 비아(114)와 동일한 레벨에 위치할 수 있다. 비아(814)가 절연층(122)과 접하는 부분의 수평 폭은 도전성 패드(128)의 수평 폭보다 클 수 있다. 도 21에 도시된 바와 같이, 비아(814)가 도전성 패드(128)에 접촉하는 면적이 크므로, 도전성 패드(128)와 비아(814)의 계면에서의 박리가 방지 및 감소될 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100 : 반도체 패키지 10 : 하부 패키지
20 : 상부 패키지 110 : 하부 재배선층
112 : 절연 패턴 114 : 비아
114A : 중심 돌출부 114B : 외측 돌출부
120 : 연결 부재 130 : 반도체 칩
132 : 칩 패드 136 : 패드 범프
136A : 하면 136B : 측면
140 : 봉지재 150 : 상부 재배선층
160 : 외부 연결 단자

Claims (10)

  1. 개구부를 갖는 절연 패턴 및 상기 개구부를 채우는 비아를 포함하는 하부 재배선층;
    상기 하부 재배선층 상에 배치되며, 칩 패드, 상기 칩 패드 하부에 배치되는 보호층 및 상기 보호층 하부에 배치되며 상기 보호층을 관통하여 상기 칩 패드에 연결되는 패드 범프를 포함하는 제1 반도체 칩;및
    상기 하부 재배선층 및 상기 제1 반도체 칩을 덮는 제1 봉지재를 포함하며,
    상기 개구부는 상기 패드 범프의 하면 및 측면 각각의 적어도 일부를 오픈시키며,
    상기 비아는 상기 패드 범프의 상기 하면 및 상기 측면 각각의 적어도 일부와 접하고,
    상기 비아의 최소 수평 폭은 상기 패드 범프의 수평 폭보다 큰 반도체 패키지.
  2. 제1항에 있어서,
    상기 비아는 상기 패드 범프의 하면과 접하는 중심 돌출부 및 상기 보호층의 하면과 상기 패드 범프의 측면에 접하는 외측 돌출부를 포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 보호층이 상기 외측 돌출부와 만나는 부분은 수직 방향으로 형성된 리세스를 포함하며, 상기 외측 돌출부는 상기 리세스 내부로 돌출되는 반도체 패키지.
  4. 제1항에 있어서,
    상기 비아는 상기 패드 범프의 측면과 부분적으로 접하며, 상기 패드 범프의 측면은 비아 및 상기 절연 패턴과 접하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 하부 재배선층 상에 상기 제1 반도체 칩과 인접하게 배치되는 연결 부재 및 상기 제1 봉지재의 상면에 배치되며 상기 연결 부재와 전기적으로 연결되는 상부 재배선층을 더 포함하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 상부 재배선층 상에 배치되며, 기판, 제2 반도체 칩, 제2 봉지재 및 연결 단자를 포함하고 상기 연결 단자를 통해 상기 상부 재배선층과 전기적으로 연결되는 상부 패키지를 더 포함하는 반도체 패키지.
  7. 개구부를 갖는 절연 패턴 및 상기 개구부를 채우는 비아를 포함하는 하부 재배선층;
    상기 하부 재배선층 상에 배치되며, 칩 패드, 상기 칩 패드 하부에 배치되는 보호층 및 상기 보호층 하부에 배치되며 상기 보호층을 관통하여 상기 칩 패드에 연결되는 패드 범프를 포함하는 제1 반도체 칩;및
    상기 하부 재배선층 및 상기 제1 반도체 칩을 덮는 제1 봉지재를 포함하며,
    상기 개구부는 상기 패드 범프의 하면 및 측면을 오픈시키며,
    상기 비아는 상기 패드 범프의 상기 하면 및 상기 측면과 접하고,
    상기 비아가 상기 보호층과 접하는 부분의 수평 폭은 상기 패드 범프의 수평 폭보다 큰 반도체 패키지.
  8. 제1 개구부 및 제2 개구부를 갖는 절연 패턴, 상기 제1 개구부를 채우는 제1 비아 및 상기 제2 개구부를 채우는 제2 비아를 포함하는 하부 재배선층;
    상기 하부 재배선층 상에 배치되며, 칩 패드, 상기 칩 패드 하부에 배치되는 보호층 및 상기 보호층 하부에 배치되며 상기 보호층을 관통하여 상기 칩 패드에 연결되는 패드 범프를 포함하는 제1 반도체 칩;
    상기 하부 재배선층 및 상기 제1 반도체 칩을 덮는 제1 봉지재; 및
    상기 하부 재배선층 상에 상기 제1 반도체 칩과 인접하게 배치되며, 절연층 및 상기 절연층 하부에 배치되는 도전성 패드를 포함하는 연결 부재를 포함하며,
    상기 제1 개구부는 상기 패드 범프의 하면 및 측면을 오픈시키며,
    상기 제1 비아는 상기 패드 범프의 상기 하면 및 상기 측면과 접하고,
    상기 제2 개구부는 상기 도전성 패드의 하면 및 측면을 오픈시키며,
    상기 제2 비아는 상기 절연층 및 상기 도전성 패드의 상기 하면 및 상기 측면과 접하고,
    상기 제2 비아가 상기 절연층과 접하는 부분의 수평 폭은 상기 도전성 패드의 수평 폭보다 큰 반도체 패키지.
  9. 삭제
  10. 하부 패키지 및 상기 하부 패키지 상에 배치되는 상부 패키지를 포함하며,
    상기 하부 패키지는 개구부를 갖는 절연 패턴 및 상기 개구부를 채우는 비아를 포함하는 하부 재배선층;
    상기 하부 재배선층 상에 배치되며, 칩 패드, 상기 칩 패드 하부에 배치되는 보호층 및 상기 보호층 하부에 배치되며 상기 보호층을 관통하여 상기 칩 패드에 연결되는 패드 범프를 포함하는 제1 반도체 칩;
    상기 하부 재배선층 상에 상기 제1 반도체 칩과 인접하게 배치되는 연결 부재;
    상기 하부 재배선층 및 상기 제1 반도체 칩을 덮는 제1 봉지재; 및
    상기 제1 봉지재의 상면에 배치되며 상기 연결 부재와 전기적으로 연결되는 상부 재배선층을 포함하며,
    상기 상부 패키지는 상기 상부 재배선층 상에 배치되며, 기판, 제2 반도체 칩, 제2 봉지재 및 연결 단자를 포함하며,
    상기 개구부는 상기 패드 범프의 하면 및 측면을 오픈시키며,
    상기 비아는 상기 보호층의 하면, 상기 패드 범프의 상기 하면 및 상기 측면과 접하며
    상기 비아는 상기 패드 범프의 하면과 접하는 중심 돌출부 및 상기 보호층의 하면과 상기 패드 범프의 측면에 접하는 외측 돌출부를 포함하고,
    상기 비아가 상기 보호층과 접하는 부분의 수평 폭은 상기 패드 범프의 수평 폭보다 큰 반도체 패키지.
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