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KR102806409B1 - 디스플레이 장치 - Google Patents

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KR102806409B1
KR102806409B1 KR1020200138592A KR20200138592A KR102806409B1 KR 102806409 B1 KR102806409 B1 KR 102806409B1 KR 1020200138592 A KR1020200138592 A KR 1020200138592A KR 20200138592 A KR20200138592 A KR 20200138592A KR 102806409 B1 KR102806409 B1 KR 102806409B1
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기동현
손선권
차나현
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삼성디스플레이 주식회사
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Abstract

본 발명은 데드스페이스의 면적이 최소화된 디스플레이 장치를 위하여, 제1방향으로 연장된 제1스캔라인과, 상기 제1스캔라인으로부터 이격되어 상기 제1방향으로 연장된 제2스캔라인과, 상기 제1스캔라인과 상기 제2스캔라인 사이에 위치하며 n개의 부화소들을 포함하는 제1-1화소와 n개의 부화소들을 포함하는 제1-2화소를 포함하는 제1화소세트와, 상호 이격되어 상기 제1방향과 교차하는 제2방향으로 연장되고 상기 제1-1화소와 상기 제1-2화소 사이를 지나며 상기 제1-1화소 및 상기 제1-2화소에 전기적으로 연결된 n개의 제1데이터라인들을 구비하는, 디스플레이 장치를 제공한다.

Description

디스플레이 장치{Display apparatus}
본 발명의 실시예들은 디스플레이 장치에 관한 것으로서, 더 상세하게는 데드스페이스의 면적이 최소화된 디스플레이 장치에 관한 것이다.
일반적으로 디스플레이 장치는 디스플레이영역 내의 부화소들에 스캔신호를 공급할 수 있는 시프트 레지스터를 포함하는 스캔 드라이버와, 디스플레이영역 내의 부화소들에 데이터신호를 공급할 수 있는 데이터 드라이버를 구비한다. 이러한 스캔 드라이버와 데이터 드라이버는 디스플레이영역 외측에 위치한다.
그러나 이러한 종래의 디스플레이 장치에는, 디스플레이영역 외측에 스캔 드라이버와 데이터 드라이버가 위치하기에 비발광영역인 데드스페이스가 넓다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 데드스페이스의 면적이 최소화된 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 제1방향으로 연장된 제1스캔라인과, 상기 제1스캔라인으로부터 이격되어 상기 제1방향으로 연장된 제2스캔라인과, 상기 제1스캔라인과 상기 제2스캔라인 사이에 위치하며 n개의 부화소들을 포함하는 제1-1화소와 n개의 부화소들을 포함하는 제1-2화소를 포함하는 제1화소세트와, 상호 이격되어 상기 제1방향과 교차하는 제2방향으로 연장되고 상기 제1-1화소와 상기 제1-2화소 사이를 지나며 상기 제1-1화소 및 상기 제1-2화소에 전기적으로 연결된 n개의 제1데이터라인들을 구비하는, 디스플레이 장치가 제공된다.
상기 n은 3 이상일 수 있다.
상기 제1스캔라인과 상기 제2스캔라인 사이에 위치하며 n개의 부화소들을 포함하는 제2-1화소와 n개의 부화소들을 포함하는 제2-2화소를 포함하는 제2화소세트와, 상호 이격되어 상기 제2방향으로 연장되고 상기 제2-1화소와 상기 제2-2화소 사이를 지나며 상기 제2-1화소 및 상기 제2-2화소에 전기적으로 연결된 n개의 제2데이터라인들을 더 구비할 수 있다.
상기 제1화소세트와 상기 제2화소세트가 위치하는 디스플레이영역 내에 분산 배치되어 상기 제1스캔라인 및 상기 제2스캔라인에 스캔신호를 공급할 수 있는 시프트 레지스터를 더 구비할 수 있다.
상기 시프트 레지스터는, 상기 제1화소세트와 상기 제2화소세트 사이에 위치하는 제1분산회로를 포함할 수 있다.
상기 시프트 레지스터는, 상기 제1화소세트와 상기 제2화소세트 사이에 위치하는 제1분산회로와, 상기 제1화소세트의 상기 제2화소세트 방향의 반대 방향 일측에 위치하는 제2분산회로와, 상기 제2화소세트의 상기 제1화소세트 방향의 반대 방향 일측에 위치하는 제3분산회로를 포함할 수 있다.
상기 제1스캔라인의 상기 제2스캔라인 방향의 반대 방향 일측에 위치하거나, 상기 제2스캔라인의 상기 제1스캔라인 방향의 반대 방향 일측에 위치하며, 상기 제1분산회로 내지 상기 제3분산회로를 전기적으로 연결시키는 연결배선들을 더 구비할 수 있다.
상기 제1-1화소와 상기 제1-2화소 사이의 거리는, 상기 제1화소세트와 상기 제2화소세트 사이의 거리보다 짧을 수 있다.
상기 제1스캔라인은 상기 제1-1화소가 포함하는 n개의 부화소들과 상기 제1-2화소가 포함하는 n개의 부화소들 중 n개에 전기적으로 연결되고, 상기 제2스캔라인은 나머지 n개에 전기적으로 연결될 수 있다.
상기 제1스캔라인은 상기 제1-1화소가 포함하는 부화소들에 전기적으로 연결되고, 상기 제2스캔라인은 상기 제1-2화소가 포함하는 부화소들에 전기적으로 연결될 수 있다.
상기 n개의 제1데이터라인들 각각은 상기 제1-1화소가 포함하는 n개의 부화소들 중 하나와 상기 1-2화소가 포함하는 n개의 부화소들 중 하나에 전기적으로 연결될 수 있다.
상기 제1화소세트와 상기 제2화소세트가 배치되며 제1가장자리 내지 제4가장자리를 갖는 상면을 포함하는 기판을 더 구비하고, 상기 기판의 상면에 수직인 방향에서 바라볼 시, 상기 디스플레이영역과 상기 제1가장자리 사이의 제1간격은, 상기 디스플레이영역과 상기 제2가장자리 사이의 제2간격과 상기 디스플레이영역과 상기 제3가장자리 사이의 제3간격과 상기 디스플레이영역과 상기 제4가장자리 사이의 제4간격보다 넓을 수 있다.
상기 디스플레이영역과 상기 제1가장자리 사이에 위치하는 데이터 드라이버를 더 구비할 수 있다.
상기 제1화소세트가 배치되며 제1가장자리 내지 제4가장자리를 갖는 상면을 포함하는 기판을 더 구비하고, 상기 기판의 상면에 수직인 방향에서 바라볼 시, 상기 제1화소세트가 배치되는 디스플레이영역과 상기 제1가장자리 사이의 제1간격은, 상기 디스플레이영역과 상기 제2가장자리 사이의 제2간격과 상기 디스플레이영역과 상기 제3가장자리 사이의 제3간격과 상기 디스플레이영역과 상기 제4가장자리 사이의 제4간격보다 넓을 수 있다.
상기 디스플레이영역과 상기 제1가장자리 사이에 위치하는 데이터 드라이버를 더 구비할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 데드스페이스의 면적이 최소화된 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 평면도이다.
도 2는 도 1의 디스플레이영역의 일부분 개략적으로 도시하는 개념도이다.
도 3은 도 2의 일 부화소의 등가회로도이다.
도 4는 도 1의 디스플레이영역에 위치하는 시프트 레지스터의 블록도이다.
도 5는 도 4의 시프트 레지스터가 포함하는 제3구동 스테이지의 회로도이다.
도 6은 도 5의 제3구동 스테이지의 동작을 설명하기 위한 파형도이다.
도 7은 도 4의 시프트 레지스터가 포함하는 중 제1구동 스테이지의 회로도이다.
도 8은 도 7의 제1구동 스테이지의 동작을 설명하기 위한 파형도이다.
도 9는 본 발명의 다른 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 평면도이다.
도 10은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 평면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치(10)를 개략적으로 도시하는 평면도이다. 본 실시예에 따른 디스플레이 장치(10)는 디스플레이영역(DA)을 갖는 기판(Sub)을 구비한다. 기판(Sub)의 상면에 수직인 방향(z축 방향)에서 바라볼 시, 기판(Sub)은 제1가장자리(E1) 내지 제4가장자리(E4)를 갖는다. 기판(Sub)의 제1가장자리(E1)와 디스플레이영역(DA) 사이에는 데이터 드라이버(Ddr)가 위치할 수 있다. 이에 따라 기판(Sub)의 상면에 수직인 방향(z축 방향)에서 바라볼 시, 기판(Sub)의 제1가장자리(E1)와 디스플레이영역(DA) 사이의 제1간격(d1)은, 기판(Sub)의 제2가장자리(E2)와 디스플레이영역(DA) 사이의 제2간격(d2)과 기판(Sub)의 제3가장자리(E3)와 디스플레이영역(DA) 사이의 제3간격(d3)과 기판(Sub)의 제4가장자리(E4)와 디스플레이영역(DA) 사이의 제4간격(d4)보다 넓을 수 있다.
도 2는 도 1의 디스플레이영역(DA)의 일부분 개략적으로 도시하는 개념도이다. 도 2에 도시된 것과 같이, 디스플레이영역(DA)에는 제1화소세트(PS1)가 위치한다. 물론 디스플레이 장치(10)는 제1스캔라인(SL1), 제2스캔라인(SL2) 및 n개의 제1데이터라인들(D11, D12, D13)도 구비할 수 있다.
제1스캔라인(SL1)은 제1방향(x축 방향)으로 연장되고, 제2스캔라인(SL2)은 제1스캔라인(SL1)으로부터 이격되어 제1방향(x축 방향)으로 연장된다. 즉, 제1스캔라인(SL1)과 제2스캔라인(SL2)은 제1방향(x축 방향)으로 디스플레이영역(DA)을 가로지르도록 연장된다. 이에 따라 제1스캔라인(SL1)과 제2스캔라인(SL2)은 상호 대략 평행할 수 있다. 이러한 제1스캔라인(SL1)과 제2스캔라인(SL2)은 디스플레이영역(DA) 내에만 위치할 수도 있고, 각각의 일부가 디스플레이영역(DA) 외측에도 위치할 수도 있다.
제1화소세트(PS1)는 제1스캔라인(SL1)과 제2스캔라인(SL2) 사이에 위치한다. 제1화소세트(PS1)는 제1-1화소(P1-1)와 제1-2화소(P1-2)를 포함하는데, 제1-1화소(P1-1)와 제1-2화소(P1-2) 각각은 n개의 부화소들을 포함한다. 도 2에서는 제1-1화소(P1-1)와 제1-2화소(P1-2) 각각이 3개의 부화소들을 포함하는 것으로 도시하고 있다. 즉, 도 2에서는 제1-1화소(P1-1)가 제1-1적색부화소(P1-1r), 제1-1녹색부화소(P1-1g) 및 제1-1청색부화소(P1-1b)를 포함하고, 제1-2화소(P1-2)가 제1-2적색부화소(P1-2r), 제1-2녹색부화소(P1-2g) 및 제1-2청색부화소(P1-2b)를 포함하는 것으로 도시하고 있다. 하지만 본 발명이 이에 한정되는 것은 아니며, n은 4가 될 수도 있는 등 다양한 변형이 가능하다. 또한 한 개의 화소가 포함하는 부화소들은 반드시 적색부화소, 녹색부화소 및 청색부화소일 필요는 없으며, 동일한 파장대역에 속하는 광을 방출하는 부화소들일 수도 있다. 후자의 경우 디스플레이 장치는 부화소들 중 적어도 일부에 대응하는 칼라필터를 가져, 풀 컬러 이미지를 디스플레이할 수 있다. 이하에서는 편의상 n이 3인 경우에 대해 설명한다.
대략 서로 평행하여 상호 이격된 n개의 제1데이터라인들(D11, D12, D13)은 제1방향과 교차하는 제2방향(y축 방향)으로 연장된다. 즉, n개의 제1데이터라인들(D11, D12, D13)은 제2방향(y축 방향)으로 디스플레이영역(DA)을 가로지르도록 연장된다. 도 2에서는 3개의 제1데이터라인들(D11, D12, D13)이 제1방향과 교차하는 제2방향(y축 방향)으로 연장되는 것으로 도시하고 있다.
이러한 제1데이터라인들(D11, D12, D13)은 디스플레이영역(DA) 외측으로 연장되어, 기판(Sub)의 제1가장자리(E1)와 디스플레이영역(DA) 사이에 위치한 데이터 드라이버(Ddr)에 전기적으로 연결된다. 그리고 이러한 제1데이터라인들(D11, D12, D13)은 제1-1화소(P1-1)와 제1-2화소(P1-2) 사이를 지나며, 제1-1화소(P1-1)와 제1-2화소(P1-2)에 전기적으로 연결된다. 즉, n개의 제1데이터라인들(D11, D12, D13) 각각은 제1-1화소(P1-1)가 포함하는 n개의 부화소들 중 하나와 제1-2화소(P1-2)가 포함하는 n개의 부화소들 중 하나에 전기적으로 연결될 수 있다.
구체적으로, 제1데이터라인(D11)은 제1-1화소(P1-1)의 부화소들 중 제1-1적색부화소(P1-1r)와 제1-2화소(P1-2)의 부화소들 중 제1-2적색부화소(P1-2r)에 전기적으로 연결되고, 제1데이터라인(D12)은 제1-1화소(P1-1)의 부화소들 중 제1-1녹색부화소(P1-1g)와 제1-2화소(P1-2)의 부화소들 중 제1-2녹색부화소(P1-2g)에 전기적으로 연결되며, 제1데이터라인(D13)은 제1-1화소(P1-1)의 부화소들 중 제1-1청색부화소(P1-1b)와 제1-2화소(P1-2)의 부화소들 중 제1-2청색부화소(P1-2b)에 전기적으로 연결된다. 이처럼 제1-1화소(P1-1)와 제1-2화소(P1-2)는 제1데이터라인들(D11, D12, D13)을 공유한다.
제1스캔라인(SL1)에 스캔신호가 인가되면, 제1스캔라인(SL1)에 전기적으로 연결되어 있는 부화소들에 데이터신호가 인가된다. 도 2에서는 제1-1화소(P1-1)가 포함하는 제1-1적색부화소(P1-1r), 제1-1녹색부화소(P1-1g) 및 제1-1청색부화소(P1-1b)의 스위칭 트랜지스터들의 게이트전극들이 제1스캔라인(SL1)에 전기적으로 연결되어 있기에, 제1데이터라인들(D11, D12, D13)로부터의 데이터신호가 제1-1적색부화소(P1-1r), 제1-1녹색부화소(P1-1g) 및 제1-1청색부화소(P1-1b)에 인가된다. 그리고 제2스캔라인(SL2)에 스캔신호가 인가되면, 제2스캔라인(SL2)에 전기적으로 연결되어 있는 부화소들에 데이터신호가 인가된다. 도 2에서는 제1-2화소(P1-2)가 포함하는 제1-2적색부화소(P1-2r), 제1-2녹색부화소(P1-2g) 및 제1-2청색부화소(P1-2b)의 스위칭 트랜지스터들의 게이트전극들이 제2스캔라인(SL2)에 전기적으로 연결되어 있기에, 제1데이터라인들(D11, D12, D13)로부터의 데이터신호가 제1-2적색부화소(P1-2r), 제1-2녹색부화소(P1-2g) 및 제1-2청색부화소(P1-2b)에 인가된다.
이처럼 제1스캔라인(SL1)과 제2스캔라인(SL2)에 의해 제1-1화소(P1-1)와 제1-2화소(P1-2)에 데이터신호가 인가되는 시점이 상이하다. 따라서 제1-1화소(P1-1)와 제1-2화소(P1-2)가 제1데이터라인들(D11, D12, D13)을 공유하더라도, 정확하게 이미지를 디스플레이할 수 있다.
물론 본 실시예에 따른 디스플레이 장치는, 도 2에 도시된 것과 같이 n개의 제2데이터라인들(D21, D22, D23)과, 제1스캔라인(SL1)과 제2스캔라인(SL2) 사이에 위치하는 제2화소세트(PS2)를 더 구비할 수 있다.
제2화소세트(PS2)는 제2-1화소(P2-1)와 제2-2화소(P2-2)를 포함하는데, 제2-1화소(P2-1)와 제2-2화소(P2-2) 각각은 n개의 부화소들을 포함한다. 도 2에서는 제2-1화소(P2-1)와 제2-2화소(P2-2) 각각이 3개의 부화소들을 포함하는 것으로 도시하고 있다. 즉, 도 2에서는 제2-1화소(P2-1)가 제2-1적색부화소(P2-1r), 제2-1녹색부화소(P2-1g) 및 제2-1청색부화소(P2-1b)를 포함하고, 제2-2화소(P2-2)가 제2-2적색부화소(P2-2r), 제2-2녹색부화소(P2-2g) 및 제2-2청색부화소(P2-2b)를 포함하는 것으로 도시하고 있다. 하지만 본 발명이 이에 한정되는 것은 아니며, n은 4가 될 수도 있는 등 다양한 변형이 가능하다. 또한 한 개의 화소가 포함하는 부화소들은 반드시 적색부화소, 녹색부화소 및 청색부화소일 필요는 없으며, 동일한 파장대역에 속하는 광을 방출하는 부화소들일 수도 있다. 후자의 경우 디스플레이 장치는 부화소들 중 적어도 일부에 대응하는 칼라필터를 가져, 풀 컬러 이미지를 디스플레이할 수 있다. 이하에서는 편의상 n이 3인 경우에 대해 설명한다.
대략 서로 평행하여 상호 이격된 n개의 제2데이터라인들(D21, D22, D23)은 제1방향과 교차하는 제2방향(y축 방향)으로 연장된다. 즉, n개의 제2데이터라인들(D21, D22, D23)은 제2방향(y축 방향)으로 디스플레이영역(DA)을 가로지르도록 연장된다. 도 2에서는 3개의 제2데이터라인들(D21, D22, D23)이 제1방향과 교차하는 제2방향(y축 방향)으로 연장되는 것으로 도시하고 있다. 이러한 제2데이터라인들(D21, D22, D23)은 디스플레이영역(DA) 외측으로 연장되어, 기판(Sub)의 제1가장자리(E1)와 디스플레이영역(DA) 사이에 위치한 데이터 드라이버(Ddr)에 전기적으로 연결된다. 그리고 이러한 제2데이터라인들(D21, D22, D23)은 제2-1화소(P2-1)와 제2-2화소(P2-2) 사이를 지나며, 제2-1화소(P2-1)와 제2-2화소(P2-2)에 전기적으로 연결된다.
구체적으로, 제2데이터라인(D21)은 제2-1화소(P2-1)의 부화소들 중 제2-1적색부화소(P2-1r)와 제2-2화소(P2-2)의 부화소들 중 제2-2적색부화소(P2-2r)에 전기적으로 연결되고, 제2데이터라인(D22)은 제2-1화소(P2-1)의 부화소들 중 제2-1녹색부화소(P2-1g)와 제2-2화소(P2-2)의 부화소들 중 제2-2녹색부화소(P2-2g)에 전기적으로 연결되며, 제2데이터라인(D23)은 제2-1화소(P2-1)의 부화소들 중 제2-1청색부화소(P2-1b)와 제2-2화소(P2-2)의 부화소들 중 제2-2청색부화소(P2-2b)에 전기적으로 연결된다. 이처럼 제2-1화소(P2-1)와 제2-2화소(P2-2)는 제2데이터라인들(D21, D22, D23)을 공유한다.
제1스캔라인(SL1)에 스캔신호가 인가되면, 제1스캔라인(SL1)에 전기적으로 연결되어 있는 부화소들에 데이터신호가 인가된다. 도 2에서는 제1-1화소(P1-1)가 포함하는 제1-1적색부화소(P1-1r), 제1-1녹색부화소(P1-1g) 및 제1-1청색부화소(P1-1b)의 스위칭 트랜지스터들의 게이트전극들과, 제2-1화소(P2-1)가 포함하는 제2-1적색부화소(P2-1r), 제2-1녹색부화소(P2-1g) 및 제2-1청색부화소(P2-1b)의 스위칭 트랜지스터들의 게이트전극들이 제1스캔라인(SL1)에 전기적으로 연결되어 있다. 따라서 제1데이터라인들(D11, D12, D13)로부터의 데이터신호가 제1-1적색부화소(P1-1r), 제1-1녹색부화소(P1-1g) 및 제1-1청색부화소(P1-1b)에 인가되고, 동시에 제2데이터라인들(D21, D22, D23)로부터의 데이터신호가 제2-1적색부화소(P2-1r), 제2-1녹색부화소(P2-1g) 및 제2-1청색부화소(P2-1b)에 인가된다.
그리고 제2스캔라인(SL2)에 스캔신호가 인가되면, 제2스캔라인(SL2)에 전기적으로 연결되어 있는 부화소들에 데이터신호가 인가된다. 도 2에서는 제1-2화소(P1-2)가 포함하는 제1-2적색부화소(P1-2r), 제1-2녹색부화소(P1-2g) 및 제1-2청색부화소(P1-2b)의 스위칭 트랜지스터들의 게이트전극들과, 제2-2화소(P2-2)가 포함하는 제2-2적색부화소(P2-2r), 제2-2녹색부화소(P2-2g) 및 제2-2청색부화소(P2-2b)의 스위칭 트랜지스터들의 게이트전극들이 제2스캔라인(SL2)에 전기적으로 연결되어 있다. 따라서 제1데이터라인들(D11, D12, D13)로부터의 데이터신호가 제1-2적색부화소(P1-2r), 제1-2녹색부화소(P1-2g) 및 제1-2청색부화소(P1-2b)에 인가되고, 동시에 제2데이터라인들(D21, D22, D23)로부터의 데이터신호가 제2-2적색부화소(P2-2r), 제2-2녹색부화소(P2-2g) 및 제2-2청색부화소(P2-2b)에 인가된다.
이처럼 제1스캔라인(SL1)과 제2스캔라인(SL2)에 의해 제1-1화소(P1-1)와 제1-2화소(P1-2)에 데이터신호가 인가되는 시점이 상이하고, 제2-1화소(P2-1)와 제2-2화소(P2-2)에 데이터신호가 인가되는 시점이 상이하다. 따라서 제1-1화소(P1-1)와 제1-2화소(P1-2)가 제1데이터라인들(D11, D12, D13)을 공유하고 제2-1화소(P2-1)와 제2-2화소(P2-2)가 제2데이터라인들(D21, D22, D23)을 공유하더라도, 정확하게 이미지를 디스플레이할 수 있다.
도 3은 도 2의 일 부화소의 등가회로도이다. 예컨대 도 3은 도 2의 제1-2화소(P1-2)가 포함하는 제1-2적색부화소(P1-2r)의 등가회로도일 수 있다. 물론 다른 부화소들도 이와 동일 및/또는 유사한 등가회로도를 가질 수 있다. 도 3에 도시된 것과 같이, 제1-2화소(P1-2)는 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 제1초기화 트랜지스터(T3) 및 제2초기화 트랜지스터(T4)를 구비할 수 있다. 물론 제1-2화소(P1-2)는 필요에 따라 이들 중 일부를 포함하지 않을 수도 있고, 필요에 따라 이 외의 다른 트랜지스터나 커패시터 등을 더 포함할 수도 있다.
도 2를 참조하여 설명한 것과 같이, 제2스캔라인(SL2)은 제1-2적색부화소(P1-2r)의 스위칭 트랜지스터(T2)의 게이트전극에 전기적으로 연결되어 있다. 제1데이터라인(D11)은 스위칭 트랜지스터(T2)의 소스전극과 드레인전극 중 하나에 전기적으로 연결되며, 스위칭 트랜지스터(T2)의 소스전극과 드레인전극 중 다른 하나는 구동 트랜지스터(T1)의 게이트전극에 전기적으로 연결된다. 이에 따라 제2스캔라인(SL2)을 통해 스캔신호가 스위칭 트랜지스터(T2)의 게이트전극에 인가되면, 제1데이터라인(D11)으로부터의 데이터신호가 구동 트랜지스터(T1)의 게이트전극에 인가된다.
구동 트랜지스터(T1)의 소스전극과 드레인전극 중 하나는 구동전압라인(VDD)에 전기적으로 연결되고, 다른 하나는 유기발광소자(OLED)의 화소전극에 전기적으로 연결된다. 이에 따라 구동 트랜지스터(T1)의 게이트전극에 인가된 데이터신호에 대응하는 전류가 구동전압라인(VDD)으로부터 유기발광소자(OLED)로 흘러, 구동 트랜지스터(T1)의 게이트전극에 인가된 데이터신호에 대응하는 휘도의 광이 유기발광소자(OLED)에서 방출된다. 이때, 유기발광소자(OLED)의 대향전극은 정전압인 전극전압을 인가하는 전극전원라인(VSS)에 전기적으로 연결되는데, 유기발광소자(OLED)들에 있어서 대향전극은 일체(一體)로 형성될 수 있다.
제1초기화 트랜지스터(T3)의 소스전극과 드레인전극 중 하나는 구동 트랜지스터(T1)의 게이트전극에 전기적으로 연결되고, 다른 하나에는 정전압을 인가하는 선에 전기적으로 연결될 수 있다. 예컨대 도 3에 도시된 것과 같이, 제1초기화 트랜지스터(T3)의 소스전극과 드레인전극 중 다른 하나는 전극전원을 인가하는 전극전원라인(VSS)에 전기적으로 연결될 수 있다. 제1초기화 트랜지스터(T3)의 게이트전극은 이전 스캔라인인 제1스캔라인(SL1)에 전기적으로 연결될 수 있다. 이러한 제1초기화 트랜지스터(T3)는 구동 트랜지스터(T1)의 게이트전극에 데이터신호가 전달되기에 앞서 제1초기화 전압을 전달할 수 있다.
제2초기화 트랜지스터(T4)는 소스전극과 드레인전극 중 하나가 유기발광소자(OLED)의 화소전극에 전기적으로 연결되고, 다른 하나는 신호라인(SGL)에 전기적으로 전기적으로 연결된다. 그리고 제2초기화 트랜지스터(T4)의 게이트전극은 이후 스캔라인인 제3스캔라인(SL3)에 전기적으로 연결되어 있다. 제2초기화 트랜지스터(T4)는 제3스캔라인(SL3)으로부터의 신호에 의해 턴-온되어 유기발광소자(OLED)의 화소전극을 초기화시키는 동작을 수행할 수 있다. 필요에 따라 제2초기화 박막트랜지스터(T47)는 생략될 수 있다. 제2초기화 트랜지스터(T4)의 게이트전극에 신호를 인가하는 제3스캔라인(SL3)은 필요에 따라 제2스캔라인(SL2)에 전기적으로 연결될 수도 있다.
상호 이격된 구동전압라인(VDD), 전극전원라인(VSS) 및 신호라인(SGL)은 도 2에 도시된 것과 같이, 제1방향과 교차하는 제2방향(y축 방향)으로 연장된다. 즉, 구동전압라인(VDD), 전극전원라인(VSS) 및 신호라인(SGL)은 제2방향(y축 방향)으로 디스플레이영역(DA)을 가로지르도록 연장된다. 이에 따라 구동전압라인(VDD), 전극전원라인(VSS) 및 신호라인(SGL)은 제1데이터라인들(D11, D12, D13)과 대략 평행할 수 있다.
제1-1화소(P1-1)와 제1-2화소(P1-2)는 전술한 것과 같이 제1데이터라인들(D11, D12, D13)을 공유한다. 이에 따라 제1데이터라인들(D11, D12, D13)은 제1-1화소(P1-1)와 제1-2화소(P1-2) 사이를 지난다. 그러므로 제1-1화소(P1-1)에 전기적으로 연결되는 구동전압라인(VDD), 전극전원라인(VSS) 및 신호라인(SGL)은 제1-1화소(P1-1)의 제1-2화소(P1-2) 방향의 반대 방향(-x 방향)인, 제1-1화소(P1-1)의 일측에 위치할 수 있다(도 2 참조). 유사하게, 제1-2화소(P1-2)에 전기적으로 연결되는 구동전압라인(VDD), 전극전원라인(VSS) 및 신호라인(SGL)은 제1-2화소(P1-2)의 제1-1화소(P1-1) 방향의 반대 방향(+x 방향)인, 제1-2화소(P1-2)의 일측에 위치할 수 있다(도 2 참조).
마찬가지로, 제2-1화소(P2-1)에 전기적으로 연결되는 구동전압라인(VDD), 전극전원라인(VSS) 및 신호라인(SGL)은 제2-1화소(P2-1)의 제2-2화소(P2-2) 방향의 반대 방향(-x 방향)인, 제2-1화소(P2-1)의 일측에 위치할 수 있다. 유사하게, 제2-2화소(P2-2)에 전기적으로 연결되는 구동전압라인(VDD), 전극전원라인(VSS) 및 신호라인(SGL)은 제2-2화소(P2-2)의 제2-1화소(P2-1) 방향의 반대 방향(+x 방향)인, 제2-2화소(P2-2)의 일측에 위치할 수 있다.
구동전압라인(VDD), 전극전원라인(VSS) 및 신호라인(SGL)은 디스플레이영역(DA) 외측으로 연장되어, 외부의 인쇄회로기판 등에 전기적으로 연결되어 구동전압, 전극전압 및 신호를 인가받을 수 있다.
전술한 것과 같이 제1데이터라인들(D11, D12, D13) 및 제2데이터라인들(D21, D22, D23)은 일측이 기판(Sub)의 제1가장자리(E1)와 디스플레이영역(DA) 사이에 위치한 데이터 드라이버(Ddr)에 연결되어, 데이터신호를 부화소들에 전달한다. 제1스캔라인(SL1)과 제2스캔라인(SL2)에도 전술한 것과 같이 사전설정된 시점들에 스캔신호가 인가되어야 하는데, 이를 위해 본 실시예에 따른 디스플레이 장치는 시프트 레지스터를 구비할 수 있다. 이때, 시프트 레지스터는 제1화소세트(PS1)와 제2화소세트(PS2) 등이 위치하는 디스플레이영역(DA) 내에 분산 배치되어, 제1스캔라인(SL1) 및 제2스캔라인(SL2)에 스캔신호를 공급할 수 있다. 이에 따라 기판(Sub)의 상면에 대략 수직인 방향(z축 방향)에서 바라볼 시 기판(Sub)의 가장자리와 디스플레이영역(DA) 사이의 데드스페이스의 면적일 최소화할 수 있다.
종래에는 기판(Sub)의 제1가장자리(E1)와 디스플레이영역(DA) 사이에 위치하는 데이터 드라이버(Ddr)와 유사하게, 기판(Sub)의 제1가장자리(E1)와 교차하는 방향으로 연장되는 가장자리들인 제2가장자리(E2)와 제4가장자리(E4) 중 적어도 하나와 디스플레이영역(DA) 사이에 시프트 레지스터가 위치하였다. 이에 따라 디스플레이 장치의 전체적인 데드스페이스의 면적이 넓다는 문제가 있었다. 하지만 본 실시예에 따른 디스플레이 장치의 경우, 시프트 레지스터는 제1화소세트(PS1)와 제2화소세트(PS2) 등이 위치하는 디스플레이영역(DA) 내에 분산 배치되어, 제1스캔라인(SL1) 및 제2스캔라인(SL2)에 스캔신호를 공급할 수 있다. 이에 따라 기판(Sub)의 상면에 대략 수직인 방향(z축 방향)에서 바라볼 시 기판(Sub)의 가장자리와 디스플레이영역(DA) 사이의 데드스페이스의 면적일 최소화할 수 있다.
구체적으로, 시프트 레지스터는 제1분산회로(DC11)를 포함할 수 있는데, 이 제1분산회로(DC11)는 도 2에 도시된 것과 같이 제1화소세트(PS1)와 제2화소세트(PS2) 사이에 위치한다. 물론 시프트 레지스터는 그 외의 분산회로들도 포함할 수 있다. 예컨대, 시프트 레지스터는, 제1화소세트(PS1)와 제2화소세트(PS2) 사이에 위치하는 제1분산회로(DC11) 외에, 제1화소세트(PS1)의 제2화소세트(PS2) 방향의 반대 방향(-x 방향) 일측에 위치하는 제2분산회로(DC12)와, 제2화소세트(PS2)의 제1화소세트(PS1) 방향의 반대 방향(+x 방향) 일측에 위치하는 제3분산회로(DC13)를 포함할 수 있다.
도 4는 도 1의 디스플레이영역에 위치하는 시프트 레지스터(SR)의 블록도이다. 도 4에 도시된 것과 같이, 시프트 레지스터(SR)는 복수개의 구동 스테이지들(SRC1 내지 SRCn) 및 더미 구동 스테이지(SRCn+1)를 포함할 수 있다. 복수개의 구동 스테이지들(SRC1 내지 SRCn) 및 더미 구동 스테이지(SRCn+1)는 이전 스테이지로부터 출력되는 캐리신호 및 다음 스테이지로부터 출력되는 캐리신호에 응답해서 동작하는 종속적 연결 관계를 갖는다.
구동 스테이지들(SRC1 내지 SRCn)은 스캔라인들(SL1 내지 SLn)에 연결된다. 이에 따라 구동 스테이지들(SRC1 내지 SRCn) 각각의 출력단자(OUT)는 스캔라인들(SL1 내지 SLn) 중 대응하는 것에 스캔신호를 제공한다.
제1구동 스테이지(SRC1)는 제1스캔라인(SL1)에 스캔신호를 제공하고, 제2구동 스테이지(SRC2)는 제2스캔라인(SL2)에 스캔신호를 제공한다. 따라서 제1구동 스테이지(SRC1)는 제1스캔라인(SL1)을 따라 분산 배치될 수 있다. 예컨대 제1구동 스테이지(SRC1)는 제1스캔라인(SL1)과 제2스캔라인(SL2) 사이에 위치하는 전술한 제1분산회로(DC11), 제2분산회로(DC12) 및/또는 제3분산회로(DC13)를 포함할 수 있다. 제2구동 스테이지(SRC2) 역시 제2스캔라인(SL2)을 따라 분산 배치될 수 있다. 즉, 제2구동 스테이지(SRC2)도 제1스캔라인(SL1)과 제2스캔라인(SL2) 사이에 위치하는 분산회로들을 포함할 수 있다. 제1스캔라인(SL1)과 제2스캔라인(SL2)은 제1방향(x축 방향)으로 길게 연장되기에, 제1구동 스테이지(SRC1)가 포함하는 분산회로들과 제2구동 스테이지(SRC2)가 포함하는 분산회로들은 제1스캔라인(SL1)과 제2스캔라인(SL2) 사이에 분산 배치될 수 있다.
한편, 도 2를 참조하여 전술한 것과 같이 제1스캔라인(SL1)과 제2스캔라인(SL2) 및 3개의 제1데이터라인들(D11, D12, D13)을 이용하여 제1화소세트(PS1)가 포함하는 6개의 부화소들에 데이터신호를 인가할 수 있다. 물론 이와 달리 3개의 스캔라인들과 2개의 데이터라인들을 이용해서도 제1화소세트(PS1)가 포함하는 6개의 부화소들에 데이터신호를 인가할 수 있다. 하지만 3개의 스캔라인들을 이용하게 되면 3개의 구동 스테이지들이 필요하기에, 많은 부화소들을 포함하는 디스플레이영역(DA) 내에 분산 배치해야 할 구동 스테이지들의 개수가 급격하게 증가하게 된다. 본 실시예에 따른 디스플레이 장치의 경우 2개의 스캔라인들과 3개의 데이터라인들을 이용하여 6개의 부화소들에 데이터신호를 인가하기에, 디스플레이영역(DA) 내에 분산 배치해야 할 구동 스테이지들의 개수를 획기적으로 줄일 수 있다.
복수개의 구동 스테이지들(SRC1 내지 SRCn) 및 더미 구동 스테이지(SRCn+1) 각각은 출력단자(OUT), 캐리단자(CR), 입력단자(IN), 제어단자(CT), 클럭단자(CK), 제1전압입력단자(V1) 및 제2전압입력단자(V2)를 포함할 수 있다.
구동 스테이지들(SRC1 내지 SRCn) 각각의 출력단자(OUT)에는 대응하는 스캔라인이 전기적으로 연결되어, 스캔신호가 스캔라인에 전달된다. 구동 스테이지들(SRC1 내지 SRCn) 각각의 캐리단자(CR)는 해당 구동 스테이지 다음의 구동 스테이지의 입력단자(IN)에 전기적으로 연결된다. 예컨대 제3구동 스테이지(SRC3)의 캐리단자(CR)는 다음의 구동 스테이지인 제4구동 스테이지(SRC4)의 입력단자(IN)에 전기적으로 연결된다. 구동 스테이지들(SRC1 내지 SRCn)각각의 캐리단자(CR)는 캐리신호를 출력한다.
구동 스테이지들(SRC1 내지 SRCn) 각각의 입력단자(IN)는 해당 구동 스테이지 이전의 구동 스테이지의 캐리신호를 수신한다. 예컨대 제3구동 스테이지(SRC3)의 입력단자(IN)는 이전 구동 스테이지인 제2구동 스테이지(SRC2)의 캐리신호를 수신한다.
구동 스테이지들(SRC1 내지 SRCn) 각각의 제어단자(CT)는 해당 구동 스테이지 다음의 구동 스테이지의 캐리신호를 수신한다. 예컨대, 제3구동 스테이지(SRC3)의 제어단자(CT)는 다음 구동 스테이지인 제4구동 스테이지(SRC4)의 캐리신호를 수신한다. 다만 말미의 더미 스테이지(SCRn+1)의 제어단자(CT)는 개시신호(STV)를 수신할 수 있다.
구동 스테이지들(SRC1 내지 SRCn) 각각의 클럭단자(CK)는 제1클럭신호(CKV) 또는 제2클럭신호(CKVB)를 수신할 수 있다. 예컨대 구동 스테이지들(SRC1 내지 SRCn) 중 홀수 번째 구동 스테이지들(SRC1, SRC3, SRC5)의 클럭단자들(CK)은 제1클럭신호(CKV)를 수신할 수 있다. 구동 스테이지들(SRC1 내지 SRCn) 중 짝수 번째 구동 스테이지들(SRC2, SRCn)의 클럭단자들(CK)은 제2클럭신호(CKVB)를 수신할 수 있다. 제1클럭신호(CKV)와 제2클럭신호(CKVB)는 위상이 다른 신호일 수 있다. 예컨대 제2클럭신호(CKVB)는 제1클럭신호(CKV)가 반전된 신호일 수 있다.
구동 스테이지들(SRC1 내지 SRCn) 각각의 제1전압입력단자(V1)는 제1방전 전압(VSS1)을 수신한다. 구동 스테이지들(SRC1 내지 SRCn) 각각의 제2전압입력단자(V2)는 제2방전 전압(VSS2)을 수신한다. 제2방전 전압(VSS2)은 제1방전 전압(VSS1)보다 낮은 레벨을 가질 수 있다.
물론, 구동 스테이지들(SRC1 내지 SRCn) 각각은 회로 구성에 따라 출력단자(OUT), 입력단자(IN), 캐리단자(CR), 제어단자(CT), 클럭단자(CK), 제1전압입력단자(V1) 및 제2전압입력단자(V2) 중 어느 하나가 생략되거나, 다른 단자들을 더 포함할 수 있다. 예컨대 제1전압입력단자(V1)와 제2전압입력단자(V2) 중 어느 하나가 생략될 수 있다. 또한, 구동 스테이지들(SRC1 내지 SRCn)의 연결관계도 변경될 수 있다.
구동 스테이지들(SRC1 내지 SRCn) 중 첫 번째 구동 스테이지인 제1구동 스테이지(SRC1)는 다른 구동 스테이지들(SRC2 내지 SRCn)과 다른 구조를 가질 수 있다. 예컨대, 제2구동 스테이지(SRC2) 내지 제n구동 스테이지(SRCn)는 각각의 입력단자를 통해 이전 구동 스테이지의 캐리신호를 수신하는 반면에, 제1구동 스테이지(SRC1)는 입력단자를 통해 개시신호(STV)를 수신할 수 있다. 또한, 제2구동 스테이지(SRC2) 내지 제n구동 스테이지(SRCn)은 각각의 클럭단자(CK)를 통해 제1클럭신호(CKV)와 제2클럭신호(CKVB) 중 어느 하나를 수신하는 반면, 제1구동 스테이지(SRC1)는 반전클럭단자(CKB)를 더 포함하여, 클럭단자(CK)를 통해 제1클럭신호(CKV)를 수신하고 반전클럭단자(CKB)를 통해 제2클럭신호(CKVB)를 수신할 수 있다.
도 5는 도 4의 시프트 레지스터가 포함하는 구동 스테이지들 중 제3구동 스테이지(SRC3)를 예시적으로 보여주는 회로도이다. 제1구동 스테이지(SRC1)를 제외한 나머지 구동 스테이지들 또한 제3구동 스테이지(SRC3)와 동일/유사한 구조를 가질 수 있다.
제3구동 스테이지(SRC3)는 출력부(111-1, 111-2), 제어부(112), 인버터부(113) 및 풀다운부(114-1, 114-2)를 포함한다. 출력부(111-1, 111-2)는 제3스캔라인(SL3)에 인가할 제3스캔신호를 출력하는 제1출력부(111-1) 및 제3캐리신호를 출력하는 제2출력부(111-2)를 포함한다. 풀다운부(114-1, 114-2)는 출력단자(OUT)를 다운시키는 제1풀다운부(114-1) 및 캐리단자(CR)를 다운시키는 제2풀다운부(114-2)를 포함한다. 제3구동 스테이지(SRC3)의 회로는 예시적인 것에 불과하며, 이는 변경될 수 있다.
제1출력부(111-1)는 제1출력 트랜지스터(TR_O1)를 포함한다. 제1출력 트랜지스터(TR_O1)는 제1클럭신호(CKV)를 수신하는 입력 전극, 제1노드(NQ, 또는 제어 노드)에 접속된 제어 전극 및 제3스캔신호를 출력하는 출력 전극을 포함한다. 제1출력 트랜지스터(TR_O1)는 제1노드(NQ)의 전압에 응답하여 클럭신호(CKV)에 기반한 제3스캔신호를 출력한다.
제2출력부(111-2)는 제2출력 트랜지스터(TR_O2)를 포함한다. 제2출력 트랜지스터(TR_O2)는 제1클럭신호(CKV)를 수신하는 입력 전극, 제1노드(NQ)에 접속된 제어 전극 및 제3캐리신호를 출력하는 출력 전극을 포함한다. 제2출력 트랜지스터(TR_O2)는 제1노드(NQ)의 전압에 응답하여 클럭신호(CKV)에 기반한 제3캐리신호를 출력한다.
제어부(112)는 제1출력부(111-1) 및 제2출력부(111-2)의 동작을 제어한다. 제어부(112)는 제2구동 스테이지(SRC2, 즉, 이전 구동 스테이지)로부터 출력된 제2캐리신호를 입력단자(IN)를 통해 수신한다. 제어부(112)는 입력단자(IN)를 통해 수신된 제2캐리신호에 응답하여 제1출력부(111-1) 및 제2출력부(111-2)를 턴-온 시킨다. 제어부(112)는 제4구동 스테이지(SRC4, 즉, 다음 구동 스테이지)로부터 출력된 제4캐리신호에 응답하여, 제1출력부(111-1) 및 제2출력부(111-2)의 턴-오프 시킨다. 예컨대, 제어부(112)는 인버터부(113)로부터 출력된 스위칭신호에 따라 제1출력부(111-1) 및 제2출력부(111-2)의 턴-오프를 유지할 수 있다.
제어부(112)는 제1제어 트랜지스터(TR_C1), 제2제어 트랜지스터(TR_C2), 제3제어 트랜지스터(TR_C3) 및 캐패시터(CAP)를 포함한다.
제1제어 트랜지스터(TR_C1)는 제1노드(NQ)와 접속된 출력 전극 및 입력단자(IN)와 공통으로 접속된 제어 전극 및 입력 전극을 포함한다. 제1제어 트랜지스터(TR_C1)는 입력단자(IN)로부터 제1노드(NQ)로 전류 패스가 형성되도록 다이오드 접속될 수 있다. 제1제어 트랜지스터(TR_C1)는 입력단자(IN)로부터 수신되는 신호(즉, 제2캐리신호)를 제1노드(NQ)로 제공할 수 있다. 제1노드(NQ)는 제1제어 트랜지스터(TR_C1)로부터 제공되는 제2캐리신호에 의해 전위가 상승할 수 있다.
캐패시터(CAP)는 제1출력부(111-1)의 제1출력 트랜지스터(TR1)의 제어단자 와 출력단자 사이에 위치할 수 있다. 또는 캐패시터(CAP)는 출력단자(OUT)와 제1노드(NQ) 사이에 위치할 수 있다.
제2제어 트랜지스터(TR_C2)는 제2전압입력단자(V2)와 제1노드(NQ) 사이에 위치할 수 있다. 제2제어 트랜지스터(TR_C2)의 제어 전극은 제어단자(CT)에 접속된다. 제2제어 트랜지스터(TR_C2)는 제어단자(CT)로부터 제공되는 제4캐리신호에 응답하여 제1노드(NQ)에 제2방전 전압(VSS2)을 제공한다.
제3제어 트랜지스터(TR_C3)는 제2전압입력단자(V2)와 제1노드(NQ) 사이에 위치할 수 있다. 제3제어 트랜지스터(TR_C3)의 제어 전극은 제2노드(NB, 또는 출력 노드)에 접속된다. 제2노드(NB)는 인버터부(113)의 출력단자와 연결된다. 제3제어 트랜지스터(TR_C3)는 인버터부(113)로부터 출력된 스위칭신호에 응답하여 제1노드(NQ)에 제2방전 전압(VSS2)을 제공한다.
예컨대, 제2제어 트랜지스터(TR_C2)의 개수 또는 제3제어 트랜지스터(TR_C3)의 개수는 증가할 수 있다. 제2제어 트랜지스터(TR_C2)의 개수 또는 제3제어 트랜지스터(TR_C3)의 개수가 증가할 경우, 각 트랜지스터는 서로 직렬 연결될 수 있다. 또한, 제2제어 트랜지스터(TR_C2) 및 제3제어 트랜지스터(TR_C3) 중 어느 하나는 제2전압입력단자(V2)가 아닌 제1전압입력단자(V1)에 접속될 수 있다.
인버터부(113)는 제2노드(NB)의 스위칭신호를 출력한다. 인버터부(113)는 제1인버터 트랜지스터(TR_I1) 내지 제4인버터 트랜지스터(TR_I4)를 포함한다. 제1인버터 트랜지스터(TR_I1)는 클럭단자(CK)에 공통으로 연결된 입력 전극과 제어 전극 및 제2인버터 트랜지스터(TR_I2)의 제어 전극에 연결된 출력 전극을 포함한다. 제2인버터 트랜지스터(TR_I2)는 클럭단자(CK)에 연결된 입력 전극, 제2노드(NB)에 연결된 출력 전극을 포함한다.
제3인버터 트랜지스터(TR_I3)는 제1인버터 트랜지스터(TR_I1)의 출력 전극에 연결된 출력 전극, 캐리단자(CR)에 연결된 제어 전극 및 제2전압입력단자(V2)에 연결된 입력 전극을 포함한다. 제4인버터 트랜지스터(TR_I4)는 제2노드(NB)에 연결된 출력 전극, 캐리단자(CR)에 연결된 제어 전극 및 제2전압입력단자(V2)에 연결된 입력 전극을 포함한다.
제1풀다운부(114-1)는 제1풀다운 트랜지스터(TR_D1) 및 제2풀다운 트랜지스터(TR_D2)를 포함한다. 제1풀다운 트랜지스터(TR_D1)는 제1전압입력단자(V1)에 접속된 입력 전극, 제2노드(NB)에 접속된 제어 전극 및 출력단자(OUT)에 접속된 출력 전극을 포함한다. 제2풀다운 트랜지스터(TR_D2)는 제1전압입력단자(V1)에 접속된 입력 전극, 제어단자(CT)에 접속된 제어 전극 및 출력단자(OUT)에 접속된 출력 전극을 포함한다. 예컨대, 제1풀다운 트랜지스터(TR_D1)의 입력 전극 및 제2풀다운 트랜지스터(TR_D2)의 입력 전극 중 적어도 어느 하나는 제2전압입력단자(V2)에 연결될 수 있다.
제2풀다운부(114-2)는 제3풀다운 트랜지스터(TR_D3) 및 제4풀다운 트랜지스터(TR_D4)를 포함한다. 제3풀다운 트랜지스터(TR_D3)는 제2전압입력단자(V2)에 접속된 입력 전극, 제2노드(NB)에 접속된 제어 전극 및 캐리단자(CR)에 접속된 출력 전극을 포함한다. 제4풀다운 트랜지스터(TR_D4)는 제2전압입력단자(V2)에 접속된 입력 전극, 제어단자(CT)에 접속된 제어 전극 및 캐리단자(CR)에 접속된 출력 전극을 포함한다. 예컨대, 제3풀다운 트랜지스터(TR_D3)의 입력 전극 및 제4풀다운 트랜지스터(TR_D4)의 입력 전극 중 적어도 어느 하나는 제1전압입력단자(V1)에 연결될 수도 있다.
도 6은 도 5의 제3구동 스테이지의 동작을 설명하기 위한 파형도이다. 도 5 및 도 6을 참조하면, 제3구동 스테이지(SRC3)는 입력단자(IN)를 통해 제2구동 스테이지(SRC2)로부터 캐리신호를 수신한다. 캐리신호는 제2수평 구간(HP2) 동안 고전압(VH-C)일 수 있다. 제3구동 스테이지(SRC3)의 제1제어 트랜지스터(TR_C1)는 제2수평 구간(HP2) 동안 고전압(VC-H)의 캐리신호를 제1노드(NQ)로 제공할 수 있다. 이 때, 제1노드(NQ)는 제1전압(VQ1)으로 프리차지될 수 있다. 예컨대 제1전압(VQ1)은 캐리신호의 고전압(VH-C)보다 소정의 레벨만큼 낮은 전압일 수 있다. 예컨대, 고전압(VH-C)은 약 10V이고 저전압(VL-C)은 약 -16V일 수 있다. 저전압(VL-C)은 제2방전 전압(VSS2)와 동일한 레벨을 가질 수 있다.
제3수평 구간(HP3)에서, 제2구동 스테이지(SRC2)로부터의 캐리신호는 저전압(VL-C)으로 하강하고, 제1클럭신호(CKV)는 고전압(VH-C)으로 상승할 수 있다. 제2수평 구간(HP2)에서 제1노드(NQ)가 제1전압(VQ1)으로 프리차지되었기 때문에, 제3구동 스테이지(SRC3)의 제1출력 트랜지스터(TR_01) 및 제2출력 트랜지스터(TR_O2)는 턴-온 상태일 수 있다. 제3수평 구간(HP3)동안 제1클럭신호(CKV)가 고전압(VH-C)으로 상승함에 따라, 제3구동 스테이지(SRC3)의 제1노드(NQ)는 제2전압(VQ2)으로 충전되고, 이에 따라 제1출력 트랜지스터(TR_01)는 제3스캔라인(SL3)에 인가할 스캔신호를 출력하고 제2출력 트랜지스터(TR_O2)는 제3구동 스테이지의 캐리신호를 출력할 수 있다.
제4수평 구간(HP4)에서, 제1클럭신호(CKV)가 저전압(VL-C)으로 하강하고, 제4구동 스테이지로부터의 캐리신호가 고전압(VH-C)으로 상승한다. 제4수평 구간(HP4)에서, 제3구동 스테이지(SRC3)의 인버터부(113)는 제1클럭신호(CKV)의 반전된 신호를 제2노드(NB)의 스위칭신호로서 출력한다. 제4수평 구간(HP4)에서, 제3구동 스테이지(SRC3)의 제1풀다운부(114-1)와 제2풀다운부(114-2)는 제2노드(NB)의 스위칭신호 및 제4구동 스테이지로부터의 캐리신호에 응답하여, 제3스캔라인(SL3)에 인가할 스캔신호 및 제3구동 스테이지의 캐리신호를 저전압(VL-C)으로 하강시킨다.
제2구동 스테이지(SRC2) 내지 제n구동 스테이지(SRCn) 또한 상술된 동작 방법을 기반으로 각각의 스캔신호 및 캐리신호를 출력할 수 있다.
도 7은 도 4의 복수의 구동 스테이지들 중 제1구동 스테이지(SRC1)를 보여주는 회로도이다. 이하에서는 설명의 편의를 위해 제3구동 스테이지(SRC3)에서의 설명과 중복되는 부분은 생략하고, 제1구동 스테이지(SRC1)와 제3구동 스테이지(SRC3)의 차이점에 대해 간략히 설명한다.
제1구동 스테이지(SRC1)는 출력부(211-1, 211-2), 제어부(212), 인버터부(213) 및 풀다운부(214-1, 214-2)를 포함한다. 출력부(211-1, 211-2)는 제1출력 트랜지스터(TR_01) 및 제2출력 트랜지스터(TR_O2)를 포함한다. 인버터부(213)는 제1인버터 트랜지스터(TR_I1) 내지 제4인버터 트랜지스터(TR_I4)를 포함한다. 풀다운부(214-1, 214-2)는 제1풀다운 트랜지스터(TR_D1) 내지 제4풀다운 트랜지스터(TR_D4)를 포함한다. 출력부(211-1, 211-2), 인버터부(213) 및 풀다운부(214-1, 214-2)는 도 5의 제3구동 스테이지(SRC3)의 출력부(111-1, 111-2), 인버터부(113) 및 풀다운부(114-1, 114-2)와 동일하므로, 이에 대한 설명은 생략한다.
제어부(212)는 제1제어 트랜지스터(TR_C1) 내지 제5제어 트랜지스터(TR_C5)을 포함한다. 제1제어 트랜지스터(TR_C1)는 입력단자(IN)와 연결된 입력 전극, 제3노드(NC)와 연결된 제어 전극 및 제1노드(NQ)와 연결된 출력 전극을 포함한다. 제1제어 트랜지스터(TR_C1)는 제3노드(NC)의 전압에 응답하여 입력단자(IN)로부터 수신되는 신호를 제1노드(NQ)로 제공할 수 있다. 제1노드(NQ)는 제1제어 트랜지스터(TR_C1)를 통해 제공되는 신호에 의해 제1전압(VQ1)으로 프리차지된다. 예시적으로, 제1구동 스테이지(SRC1)는 입력단자(IN)를 통해 개시신호(STV)를 수신한다. 즉, 제1제어 트랜지스터(TR_C1)는 개시신호(STV)를 제1노드(NQ)로 제공할 수 있다.
제2제어 트랜지스터(TR_C2) 및 제3제어 트랜지스터(TR_C3)는 도 5를 참조하여 전술하였으므로, 이에 대한 설명은 생략한다.
제4제어 트랜지스터(TR_C4)는 반전 클럭단자(CKB)와 공통으로 접속된 입력 전극과 제어 전극 및 제3노드(NC)와 접속된 출력 전극을 포함한다. 제4제어 트랜지스터(TR_C4)는 반전 클럭단자(CKB)로부터 제3노드(NC)로 전류 패스가 형성되도록 다이오드 접속된다. 제4제어 트랜지스터(TR_C4)는 반전 클럭단자(CKB)로부터 제공되는 제2클럭신호(CKVB)를 제3노드(NC)로 제공할 수 있다. 이에 따라, 제1제어 트랜지스터(TR_C1)는 반전클럭단자(CKB)로부터 제공되는 제2클럭신호(CKVB)에 응답하여 구동될 수 있다.
제5제어 트랜지스터(TR_C5)는 제2전압입력단자(V2)와 접속된 입력 전극, 캐리단자(CR)와 접속된 제어 전극 및 제3노드(NC)와 접속된 출력 전극을 포함한다. 제5제어 트랜지스터(TR_C5)는 제1구동 스테이지의 캐리신호에 응답하여 제2전압입력단자(V2)로부터 제공되는 제2방전 전압(VSS2)을 제3노드(NC)로 제공할 수 있다.
도 8은 도 7의 제1구동 스테이지(SRC1)의 동작을 설명하기 위한 도면이다. 이상적인 경우의 개시신호(STV)는 제0수평 구간(HP0) 동안 고전압(VH-C)이지만, 실제로는 도 8에 도시된 것과 같이 개시신호(STV)는 제1시간(t1)만큼 지연될 수 있다. 즉, 개시신호(STV)가 고전압(VH-C)인 구간은 제0수평 구간(HP0)의 일부 및 제1수평 구간(HP1)의 일부와 중첩될 수 있다. 수평 구간들은 하나의 프레임 구간을 기준으로 정의되고, 제0수평 구간은 해당 프레임 구간의 첫번째 수평 구간으로 정의될 수 있다.
이상적인 경우, 제1구동 스테이지(SRC1)의 제1노드(NQ)의 프리차징 시간은 제0 수평 구간(HP0)일 것이다. 그러나, 개시신호(STV)가 제1시간(t1)만큼 지연됨에 따라, 제1구동 스테이지(SRC1)의 제1노드(NQ)의 프리차징 시간은 제2시간(t2)으로 단축된다.
하지만 제1구동 스테이지(SRC1)의 제1제어 트랜지스터(TR_C1)는 제2클럭신호(CKVB)에 의해 구동되어 개시신호(STV)를 제1노드(NQ)로 제공하기 때문에, 제2시간(t2)동안 제1노드(NQ)의 전압이 제1전압(VQ1)까지 프리차지될 수 있다. 즉, 제1노드(NQ)의 전압을 제1전압(VQ1)까지 충분히 프리차징시킬 수 있다.
이후, 제1수평 구간(HP1) 중간에 개시신호(STV)가 저전압(VL-C)으로 하강할 수 있다. 이때 제1구동 스테이지(SRC1)의 제1제어 트랜지스터(TR_C1)는 제2클럭신호(CKVB)에 의해 구동되기 때문에, 제2수평 구간(HP2)동안 턴-오프 상태를 유지한다. 즉, 개시신호(STV)를 제1노드(NQ)로 제공하는 제1제어 트랜지스터(TR_C1)가 제1수평 구간(HP1) 동안 턴-오프 상태를 유지하기 때문에, 개시신호(STV)가 저전압(VL-C)으로 낮아지더라도 제1노드(NQ)의 전압은 일정하게 유지될 수 있다.
도 2를 참조하여 전술한 바와 같이, 제1구동 스테이지(SRC1)는 제1스캔라인(SL1)과 제2스캔라인(SL2) 사이에 분산되어 배치될 수 있다. 예컨대 제1분산회로(DC11)는 제어부(212)를 포함하고, 제2분산회로(DC12)는 인버터부(213)를 포함하며, 제3분산회로(DC13)는 출력부(211-1, 211-2)와 풀다운부(214-1, 214-2)를 포함할 수 있다.
제1분산회로(DC11), 제2분산회로(DC12) 및 제3분산회로(DC13)는 상호 전기적으로 연결되어야 한다. 이를 위해, 제1스캔라인(SL1)의 제2스캔라인(SL2) 방향의 반대 방향(+y 방향) 일측에 위치하거나, 제2스캔라인(SL2)의 제1스캔라인(SL1) 방향의 반대 방향(-y 방향) 일측에 위치하는 연결배선들(미도시)을 더 구비할 수 있다. 연결배선들은 제1분산회로(DC11) 내지 제3분산회로(DC13)를 전기적으로 연결할 수 있다.
이처럼 제1분산회로(DC11)가 제1화소세트(PS1)와 제2화소세트(PS2) 사이에 위치하기에, 제1화소세트(PS1)가 포함하는 제1-1화소(P1-1)와 제1-2화소(P1-2) 사이의 거리(d5)는, 제1화소세트(PS1)와 제2화소세트(PS2) 사이의 거리(d6)보다 짧을 수 있다.
한편, 도 2에 도시된 것과 같이 제2스캔라인(SL2)을 중심으로 제1스캔라인(SL1) 방향의 반대 방향(-y 방향)에 제3스캔라인(SL3)이 위치하고, 제3스캔라인(SL3)을 중심으로 제2스캔라인(SL2) 방향의 반대 방향(-y 방향)에 제4스캔라인(SL4)이 위치할 수 있다. 제3스캔라인(SL3)과 제4스캔라인(SL4) 사이에는 제3화소세트(PS3)와 제4화소세트(PS4)가 위치할 수 있다. 제3화소세트(PS3)와 제4화소세트(PS4)는 제1화소세트(PS1)와 제2화소세트(PS2)와 동일한 구성을 가질 수 있다.
즉, 제3화소세트(PS3)는 n개의 부화소들을 포함하는 제3-1화소(P3-1)와 n개의 부화소들을 포함하는 제3-2화소(P3-2)를 포함할 수 있다. 도 2에서는 제3-1화소(P3-1)가 제3-1적색부화소(P3-1r), 제3-1녹색부화소(P3-1g) 및 제3-1청색부화소(P3-1b)를 포함하고, 제3-2화소(P3-2)가 제3-2적색부화소(P3-2r), 제3-2녹색부화소(P3-2g) 및 제3-2청색부화소(P3-2b)를 포함하는 것으로 도시하고 있다. 제4화소세트(PS4)도 n개의 부화소들을 포함하는 제4-1화소(P4-1)와 n개의 부화소들을 포함하는 제4-2화소(P4-2)를 포함할 수 있다. 도 2에서는 제4-1화소(P4-1)가 제4-1적색부화소(P4-1r), 제4-1녹색부화소(P4-1g) 및 제4-1청색부화소(P4-1b)를 포함하고, 제4-2화소(P4-2)가 제4-2적색부화소(P4-2r), 제4-2녹색부화소(P4-2g) 및 제4-2청색부화소(P4-2b)를 포함하는 것으로 도시하고 있다.
제1데이터라인들(D11, D12, D13)은 전술한 것과 같이 제1-1화소(P1-1)와 제1-2화소(P1-2) 사이를 지나며, 제1-1화소(P1-1)와 제1-2화소(P1-2)에 전기적으로 연결되는 동시에, 제3-1화소(P3-1)와 제3-2화소(P3-2) 사이를 지나며, 제3-1화소(P3-1)와 제3-2화소(P3-2)에 전기적으로 연결될 수 있다. 제1데이터라인들(D11, D12, D13)과 제3-1화소(P3-1)와 제3-2화소(P3-2)의 연결관계는, 제1데이터라인들(D11, D12, D13)과 제1-1화소(P1-1)와 제1-2화소(P1-2)의 연결관계와 동일할 수 있기에, 이에 대한 설명은 생략한다.
제2데이터라인들(D21, D22, D23)은 전술한 것과 같이 제2-1화소(P2-1)와 제2-2화소(P2-2) 사이를 지나며, 제2-1화소(P2-1)와 제2-2화소(P2-2)에 전기적으로 연결되는 동시에, 제4-1화소(P4-1)와 제4-2화소(P4-2) 사이를 지나며, 제4-1화소(P4-1)와 제4-2화소(P4-2)에 전기적으로 연결될 수 있다. 제2데이터라인들(D21, D22, D23)과 제4-1화소(P4-1)와 제4-2화소(P4-2)의 연결관계는, 제2데이터라인들(D21, D22, D23)과 제2-1화소(P2-1)와 제2-2화소(P2-2)의 연결관계와 동일할 수 있기에, 이에 대한 설명은 생략한다.
제3스캔라인(SL3)에 스캔신호가 인가되면, 제1데이터라인들(D11, D12, D13)로부터의 데이터신호가 제3-1화소(P3-1)에 인가되고, 제2데이터라인들(D21, D22, D23)로부터의 데이터신호가 제4-1화소(P4-1)에 인가된다. 그리고 제4스캔라인(SL4)에 스캔신호가 인가되면, 제1데이터라인들(D11, D12, D13)로부터의 데이터신호가 제3-2화소(P3-2)에 인가되고, 제2데이터라인들(D21, D22, D23)로부터의 데이터신호가 제4-2화소(P4-2)에 인가된다.
제3스캔라인(SL3)과 제4스캔라인(SL4) 사이에도, 제3스캔라인(SL3)에 스캔신호를 인가할 수 있는 제3구동 스테이지가 포함하는 회로들이 제4분산회로(DC21), 제5분산회로(DC22) 및 제6분산회로(DC23)에 분산되어 배치될 수 있다.
지금까지는 제1스캔라인(SL1)이 제1-1화소(P1-1)가 포함하는 부화소들에 전기적으로 연결되고, 제2스캔라인(SL2)은 제1-2화소(P1-2)가 포함하는 부화소들에 전기적으로 연결되는 것으로 설명하였지만, 본 발명이 이에 한정되는 것은 아니다. 예컨대 제1스캔라인(SL1)은 제1-1화소(P1-1)가 포함하는 부화소들 중 제1-1적색부화소(P1-1r)와 제1-1녹색부화소(P1-1g)에 전기적으로 연결되고, 아울러 제1-2화소(P1-2)가 포함하는 부화소들 중 제1-2청색부화소(P1-2b)에 전기적으로 연결되며, 제2스캔라인(SL2)은 제1-1화소(P1-1)가 포함하는 부화소들 중 제1-1청색부화소(P1-1b)에 전기적으로 연결되고, 아울러 제1-2화소(P1-2)가 포함하는 부화소들 중 제1-2적색부화소(P1-2r)와 제1-2녹색부화소(P1-2g)에 전기적으로 연결될 수도 있는 등, 다양한 변형이 가능하다. 즉, 제1스캔라인(SL1)은 제1-1화소(P1-1)가 포함하는 n개의 부화소들과 제1-2화소(P1-2)가 포함하는 n개의 부화소들 중 n개에 전기적으로 연결되고, 제2스캔라인(SL2)은 나머지 n개에 전기적으로 연결될 수 있다. 이는 제1스캔라인(SL1) 및 제2스캔라인(SL2)과, 제2-1화소(P2-1) 및 제2-2화소(P2-2)의 연결관계에 있어서도 마찬가지이다.
도 9는 본 발명의 다른 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 평면도이다. 본 실시예에 따른 디스플레이 장치는 전술한 실시예에 따른 디스플레이 장치(10) 4개가 서로 인접하도록 타일 형태로 배치된 구조를 갖는다. 여기서 전술한 실시예에 따른 4개의 디스플레이 장치(10) 각각을 서브 디스플레이 장치라 할 수 있다. 서브 디스플레이 장치들 각각은 일 가장자리에만 데이터 드라이버(Ddr)를 갖고 시프트 레지스터는 디스플레이영역 내에 분산되어 배치되기에, 데이터 드라이버(Ddr)가 위치하는 가장자리를 제외한 가장자리들이 서로 인접하도록 서브 디스플레이 장치들을 배치할 수 있다. 이를 통해 서브 디스플레이 장치들 사이의 데드스페이스의 면적을 획기적으로 줄일 수 있다.
도 10은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 평면도이다. 도 10의 디스플레이 장치가 도 9의 디스플레이 장치와 상이한 점은, 인접한 서브 디스플레이 장치들이 장변들과 단변들 중 장변들이 상호 인접하도록 배치되어 있다는 점이다. 이 경우 데이터 드라이버(Ddr)가 위치하는 기판의 가장자리가 서브 디스플레이 장치의 단변이 되도록 함으로써, 서브 디스플레이 장치 사이의 데드스페이스의 면적을 획기적으로 줄일 수 있다.
도 2, 도 3, 도 5 및 도 7에서는 트랜지스터들이 NMOS 트랜지스터들인 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 도 2, 도 3, 도 5 및 도 7에서는 트랜지스터들은 PMOS 트랜지스터들일 수도 있고, NMOS 트랜지스터와 PMOS 트랜지스터를 모두 포함할 수도 있다.
그리고 트랜지스터가 포함하는 반도체층은 산화물반도체를 포함할 수도 있고, 비정질실리콘을 포함하거나 폴리실리콘을 포함할 수도 있다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
Sub: 기판 Ddr: 데이터 드라이버
PS1: 제1화소세트 PS2: 제2화소세트
P1-1: 제1-1화소 P1-2: 제1-2화소
P2-1: 제2-1화소 P2-2: 제2-2화소
SL1: 제1스캔라인 SL2: 제2스캔라인
DC11: 제1분산회로 DC12: 제2분산회로
DC13: 제3분산회로 D11, D12, D13: 제1데이터라인들
D21, D22, D23: 제2데이터라인들

Claims (15)

  1. 제1방향으로 연장된 제1스캔라인;
    상기 제1스캔라인으로부터 이격되어 상기 제1방향으로 연장된 제2스캔라인;
    상기 제1스캔라인과 상기 제2스캔라인 사이에 위치하며, n개의 부화소들을 포함하는 제1-1화소와 n개의 부화소들을 포함하는 제1-2화소를 포함하는, 제1화소세트; 및
    상호 이격되어 상기 제1방향과 교차하는 제2방향으로 연장되고, 상기 제1-1화소와 상기 제1-2화소 사이를 지나며, 각각이 상기 제1-1화소가 포함하는 n개의 부화소들 중 하나 및 상기 제1-2화소가 포함하는 n개의 부화소들 중 하나에 전기적으로 연결된, n개의 제1데이터라인들;
    을 구비하고,
    상기 제1-1화소가 포함하는 n개의 부화소들 각각은 상기 n개의 제1데이터라인들 중 대응하는 것에 전기적으로 연결되고, 상기 제1-2화소가 포함하는 n개의 부화소들 각각은 상기 n개의 제1데이터라인들 중 대응하는 것에 전기적으로 연결된, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 n은 3 이상인, 디스플레이 장치.
  3. 제1항에 있어서,
    상기 제1스캔라인과 상기 제2스캔라인 사이에 위치하며, n개의 부화소들을 포함하는 제2-1화소와 n개의 부화소들을 포함하는 제2-2화소를 포함하는, 제2화소세트; 및
    상호 이격되어 상기 제2방향으로 연장되고, 상기 제2-1화소와 상기 제2-2화소 사이를 지나며, 상기 제2-1화소 및 상기 제2-2화소에 전기적으로 연결된, n개의 제2데이터라인들;
    을 더 구비하는, 디스플레이 장치.
  4. 제3항에 있어서,
    상기 제1화소세트와 상기 제2화소세트가 위치하는 디스플레이영역 내에 분산 배치되어 상기 제1스캔라인 및 상기 제2스캔라인에 스캔신호를 공급할 수 있는 시프트 레지스터를 더 구비하는, 디스플레이 장치.
  5. 제4항에 있어서,
    상기 시프트 레지스터는, 상기 제1화소세트와 상기 제2화소세트 사이에 위치하는 제1분산회로를 포함하는, 디스플레이 장치.
  6. 제4항에 있어서,
    상기 시프트 레지스터는, 상기 제1화소세트와 상기 제2화소세트 사이에 위치하는 제1분산회로와, 상기 제1화소세트의 상기 제2화소세트 방향의 반대 방향 일측에 위치하는 제2분산회로와, 상기 제2화소세트의 상기 제1화소세트 방향의 반대 방향 일측에 위치하는 제3분산회로를 포함하는, 디스플레이 장치.
  7. 제6항에 있어서,
    상기 제1스캔라인의 상기 제2스캔라인 방향의 반대 방향 일측에 위치하거나, 상기 제2스캔라인의 상기 제1스캔라인 방향의 반대 방향 일측에 위치하며, 상기 제1분산회로 내지 상기 제3분산회로를 전기적으로 연결시키는 연결배선들을 더 구비하는, 디스플레이 장치.
  8. 제3항에 있어서,
    상기 제1-1화소와 상기 제1-2화소 사이의 거리는, 상기 제1화소세트와 상기 제2화소세트 사이의 거리보다 짧은, 디스플레이 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1스캔라인은 상기 제1-1화소가 포함하는 n개의 부화소들과 상기 제1-2화소가 포함하는 n개의 부화소들 중 n개에 전기적으로 연결되고, 상기 제2스캔라인은 나머지 n개에 전기적으로 연결되는, 디스플레이 장치.
  10. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1스캔라인은 상기 제1-1화소가 포함하는 부화소들에 전기적으로 연결되고, 상기 제2스캔라인은 상기 제1-2화소가 포함하는 부화소들에 전기적으로 연결된, 디스플레이 장치.
  11. 삭제
  12. 제4항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1화소세트와 상기 제2화소세트가 배치되며, 제1가장자리 내지 제4가장자리를 갖는 상면을 포함하는 기판을 더 구비하고,
    상기 기판의 상면에 수직인 방향에서 바라볼 시, 상기 디스플레이영역과 상기 제1가장자리 사이의 제1간격은, 상기 디스플레이영역과 상기 제2가장자리 사이의 제2간격과 상기 디스플레이영역과 상기 제3가장자리 사이의 제3간격과 상기 디스플레이영역과 상기 제4가장자리 사이의 제4간격보다 넓은, 디스플레이 장치.
  13. 제12항에 있어서,
    상기 디스플레이영역과 상기 제1가장자리 사이에 위치하는 데이터 드라이버를 더 구비하는, 디스플레이 장치.
  14. 제1항 내지 제3항 및 제8항 중 어느 한 항에 있어서,
    상기 제1화소세트가 배치되며, 제1가장자리 내지 제4가장자리를 갖는 상면을 포함하는 기판을 더 구비하고,
    상기 기판의 상면에 수직인 방향에서 바라볼 시, 상기 제1화소세트가 배치되는 디스플레이영역과 상기 제1가장자리 사이의 제1간격은, 상기 디스플레이영역과 상기 제2가장자리 사이의 제2간격과 상기 디스플레이영역과 상기 제3가장자리 사이의 제3간격과 상기 디스플레이영역과 상기 제4가장자리 사이의 제4간격보다 넓은, 디스플레이 장치.
  15. 제14항에 있어서,
    상기 디스플레이영역과 상기 제1가장자리 사이에 위치하는 데이터 드라이버를 더 구비하는, 디스플레이 장치.
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