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KR102781144B1 - 반도체 소자 - Google Patents

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KR102781144B1
KR102781144B1 KR1020190109039A KR20190109039A KR102781144B1 KR 102781144 B1 KR102781144 B1 KR 102781144B1 KR 1020190109039 A KR1020190109039 A KR 1020190109039A KR 20190109039 A KR20190109039 A KR 20190109039A KR 102781144 B1 KR102781144 B1 KR 102781144B1
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KR
South Korea
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electrode
substrate
light
layer
semiconductor
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이상열
김영훈
송성주
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쑤저우 레킨 세미컨덕터 컴퍼니 리미티드
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Abstract

실시예는 제1 면 및 상기 제1 면과 마주보는 제2 면을 포함하는 기판; 상기 기판 상에 배치되고 상기 제2 면과 접하는 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치되는 활성층, 상기 활성층 상에 배치되는 제2 도전형 반도체층; 및 상기 제2 도전형 반도체층, 상기 활성층 및 제1 도전형 반도체층의 적어도 일부 영역을 관통하는 리세스;를 포함하는 반도체 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;을 포함하고, 상기 제1 면은 상기 제1 면에서 상기 제2 면을 향해 연장되는 돌기부; 및 상기 돌기부를 둘러싸도록 상기 돌기부의 외곽에 배치되는 평탄부;를 포함하는 반도체 소자를 개시한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다.
최근 자외선 발광소자에 대한 연구가 활발하나, 아직까지 자외선 발광소자는 플립칩으로 구현하기 어려운 문제가 있다.
실시예는 플립칩 타입의 반도체 소자를 제공한다.
또한, 광 추출 효율이 개선된 반도체 소자를 제공한다.
또한, 크랙 발생이 억제된 반도체 소자를 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시예에 따른 반도체 소자는 제1 면 및 상기 제1 면과 마주보는 제2 면을 포함하는 기판; 상기 기판 상에 배치되고 상기 제2 면과 접하는 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치되는 활성층, 상기 활성층 상에 배치되는 제2 도전형 반도체층; 및 상기 제2 도전형 반도체층, 상기 활성층 및 제1 도전형 반도체층의 적어도 일부 영역을 관통하는 리세스;를 포함하는 반도체 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;을 포함하고, 상기 제1 면은 상기 제1 면에서 상기 제2 면을 향해 연장되는 돌기부; 및 상기 돌기부를 둘러싸도록 상기 돌기부의 외곽에 배치되는 평탄부;를 포함한다.
상기 평탄부의 수평 방향으로 최소폭은 상기 돌기부의 수평 방향으로 최소폭과 비가 1:8.4 내지 1:12.6일 수 있다.
상기 평탄부는 상기 제1 면의 가장자리를 따라 연속하여 배치될 수 있다.
상기 평탄부의 수평 방향으로 최소 폭과 상기 기판의 수직 방향으로 두께 간의 길이 비는 1:4.8 내지 1:7.2일 수 있다.
상기 평탄부의 면적과 상기 제1 면의 면적 간의 비는 1:7 내지 1:10일 수 있다.
상기 제1 면 상에 배치되는 투광층을 더 포함하고 상기 투광층의 굴절률은 상기 기판의 굴절률보다 작고 에어의 굴절률보다 클 수 있다.
상기 기판은 상기 제1 면과 상기 제2 면 사이에 배치되는 측면을 더 포함하고, 상기 투광층은 상기 측면을 따라 반도체 구조물의 측면을 향해 연장될 수 있다.
상기 투광층의 두께는 25nm 내지 105nm일 수 있다.
상기 투광층은 MgF2, SiO2　및 TiO2　중 적어도 하나를 포함할 수 있다.
상기 제1 전극 상에 배치되고 상기 제1 전극과 전기적으로 연결되는 제1 패드; 및 상기 제2 전극 상에 배치되고 상기 제2 전극과 전기적으로 연결되는 제2 패드;를 더 포함하고, 상기 제1 패드와 상기 제2 패드는 수평 방향으로 이격 배치될 수 있다.
실시예에 따르면, 반도체 소자를 플립칩 형태로 구현할 수 있다.
또한, 광 추출 효율이 개선된 반도체 소자를 제작할 수 있다.
또한, 크랙 발생이 억제된 반도체 소자를 제작할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 실시예에 따른 반도체 소자의 평면도이고,
도 2는 도 1에서 AA'로 절단된 단면도이고,
도 3은 실시예에 따른 반도체 소자의 저면도이고,
도 4는 도 3에서 BB'로 절단된 기판의 단면도이고,
도 5는 다른 실시예에 따른 반도체 소자의 단면도이고,
도 6은 또 다른 실시예에 따른 반도체 소자의 단면도이고,
도 7은 실시예에 따른 반도체 소자 패키지의 단면도이고,
도 8a 내지 도 8l은 실시예에 따른 반도체 소자의 제조 방법을 설명하는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C 중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.
또한, 본 발명의 실시예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성 요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속' 되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 "상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 실시예에 따른 반도체 소자의 평면도이고, 도 2는 도 1에서 AA'로 절단된 단면도이고, 도 3은 실시예에 따른 반도체 소자의 저면도이고 도 4는 도 3에서 BB'로 절단된 기판의 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 반도체 소자(100A)는, 기판(110), 기판(110) 상에 배치되는 반도체 구조물(120), 반도체 구조물(120) 상에 배치되는 제1 절연층(171), 제1 도전형 반도체층(121) 상에 배치되는 제1 오믹전극(151), 제2 도전형 반도체층(123) 상에 배치되는 제2 오믹전극(161), 제1 오믹전극(151) 상에 배치되는 제1 전극(152), 제2 오믹전극(161) 상에 배치되는 제2 전극(162), 및 제1 전극(152) 및 제2 전극(162) 상에 배치되는 제2 절연층(172), 제1 전극(152)과 전기적으로 연결되는 제1 패드(153), 제2 전극(162)과 전기적으로 연결되는 제2 패드(163)를 포함할 수 있다.
먼저, 본 발명의 실시예에 따른 반도체 구조물(120)은 자외선 파장대의 광을 출력할 수 있다. 예시적으로 반도체 구조물(120)은 근자외선 파장대의 광(UV-A)을 출력할 수도 있고, 원자외선 파장대의 광(UV-B)을 출력할 수 도 있고, 심자외선 파장대의 광(UV-C)을 출력할 수 있다. 파장범위는 반도체 구조물(120)의 Al의 조성비에 의해 결정될 수 있다.
예시적으로, 근자외선 파장대의 광(UV-A)은 320nm 내지 420nm 범위의 파장 대역을 중심 파장으로 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위의 파장 대역을 중심 파장으로 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위의 파장 대역을 중심 파장으로 가질 수 있다.
구체적으로, 기판(110)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 예컨대, 기판(110)은 자외선 파장대의 광이 투과할 수 있는 투광기판일 수 있다.
기판(110)은 하면인 제1 면(S1), 제1 면(S1)과 마주보는 하면인 제2 면(S2), 제1 면(S1)과 제2 면(S2) 사이에 배치되는 측면(S3)을 포함할 수 있다. 측면(S3)은 기판(110)의 형상에 따라 복수 개일 수 있다
기판(110)에서 제1 면(S1)은 측면(S3)과 연결되는 평탄부(R2)와 평탄부(R2)의 내측에서 하부를 향해 연장되는 복수 개의 돌기(PR)를 포함하는 돌기부(R1)를 포함할 수 있다. 이에 대한 자세한 설명은 후술한다.
버퍼층(미도시됨)은 기판(110)과 반도체층들 사이의 격자 부정합을 완화할 수 있다. 버퍼층(미도시됨)은 Ⅲ족과 Ⅴ족 원소가 결합된 형태이거나 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중에서 어느 하나를 포함할 수 있다. 본 실시예는 버퍼층(미도시됨)은 AlN일 수 있으나 이에 한정하지 않는다. 버퍼층(미도시됨)은 도펀트를 포함할 수도 있으나 이에 한정하지 않는다. 이하에서는 버퍼층을 제외하고 설명한다.
제1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(121)은 Inx1Aly1Ga1-x1-y1N(0x1≤1, 0<y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(121)은 n형 반도체층일 수 있다.
활성층(122)은 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치될 수 있다. 활성층(122)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(123)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(122)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(122)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(122)의 구조는 이에 한정하지 않는다.
활성층(122)은 복수 개의 우물층(미도시)과 장벽층(미도시)을 포함할 수 있다. 우물층과 장벽층은 Inx2Aly2Ga1-x2-y2N(0x2≤1, 0<y2≤1, 0≤x2+y2≤1)의 조성식을 가질 수 있다. 우물층은 발광하는 파장에 따라 알루미늄 조성이 달라질 수 있다.
제2 도전형 반도체층(123)은 활성층(122) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(123)에 제2 도펀트가 도핑될 수 있다.
제2 도전형 반도체층(123)은 Inx5Aly2Ga1-x5-y2N (0x5≤1, 0<y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다.
제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(123)은 p형 반도체층일 수 있다.
또한, 반도체 구조물(120)은 제2 도전형 반도체층(123) 및 활성층(122)을 관통하는 리세스(128)를 포함할 수 있다. 리세스(128)는 제1 도전형 반도체층(121)의 일부 영역까지 관통하여 배치될 수 있다. 이하에서는 리세스(128)가 제1 도전형 반도체층(121)의 일부 영역까지 관통하는 것으로 설명한다.
리세스(128) 내에는 제1 오믹전극(151)이 배치될 수 있고, 이를 통해 제1 오믹전극(151)이 제1 도전형 반도체층(121)과의 접촉 면적을 용이하게 확보할 수 있다.
또한, 두께 방향은 제1 방향(X축 방향)으로 반도체 구조물(120)에서 제1 도전형 반도체층(121)부터 제2 도전형 반도체층(123)까지의 두께 방향을 의미한다. 그리고 제1 방향(X축 방향)으로 길이를 두께로 설명한다. 그리고 후술하는 제2 방향(Y축 방향)은 제1 방향(X축 방향)에 수직한 방향이다. 그리고 제2 방향(Y축 방향)은 제1 방향에 수직한 방향으로 제1 패드(153)에서 제2 패드(163)를 향한 방향과 동일할 수 있다. 그리고 제3 방향(Z축 방향)은 제1 방향(X축 방향) 및 제2 방향(Y축 방향)에 모두 수직한 방향일 수 있다.
또한, 리세스(128)는 반도체 소자 내에서 복수 개로 존재할 수 있다. 또한, 리세스(128)는 인접한 리세스(128)와 이격 배치될 수 있으며, 원형, 타원형, 다각형 등 다양한 형상을 가질 수 있다. 예컨대, 리세스(128)는 라인 형태로 배치될 수도 있다.
제1 절연층(171)은 반도체 구조물(120) 상에 배치될 수 있다. 일 예로, 제1 절연층(171)은 제1 오믹전극(151)과 제2 오믹전극(161) 상에 일부 배치될 수 있다. 그리고 제1 절연층(171)은 제1 오믹전극(151) 상에 배치되는 제1 홀(171a) 및 제2 오믹전극(161) 상에 배치되는 제2 홀(171b)을 포함할 수 있다. 제1 홀(171a)을 통해 제1 오믹전극(151)은 제2 전극(152)과 전기적으로 연결되고, 제2 홀(171b)을 통해 제2 오믹전극(161)은 제2 전극(162)과 전기적으로 연결될 수 있다. 그리고 제1 오믹전극(151)은 제1 도전형 반도체층(121) 상에 배치되고, 제2 오믹전극(161)은 제2 도전형 반도체층(123) 상에 배치될 수 있다.
제1 오믹전극(151)과 제2 오믹전극(161)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
제1 전극(152)은 제1 오믹전극(151) 상에 배치될 수 있다. 제2 전극(162)은 제2 오믹전극(161) 상에 배치될 수 있다. 그리고 제1 전극(152)은 제1 오믹전극(151)을 일부 덮을 수 있다. 즉, 제1 전극(152)은 제1 오믹전극(151)의 측면을 커버할 수 있으나, 이러한 구성에 한정되는 것은 아니다.
또한, 제1 전극(152)은 상술한 바와 같이 제1 홀(171a)을 통해 제1 오믹전극(151)과 전기적으로 연결되어 제1 도전형 반도체층(121)과 전기적 채널을 이룰 수 있다. 그리고 제1 전극(152)은 제1 절연층(171)의 상부로 연장될 수 있다. 이러한 구성에 의하여, 제1 전극(152)의 전체 면적이 증가하므로 실시예에 따른 반도체 소자의 동작 전압이 낮아질 수 있다.
제2 전극(162)은 제2 오믹전극(161) 상에 배치될 수 있다. 그리고 제2 전극(162)은 상술한 바와 같이 제2 홀(171b)을 통해 제2 전극(162)과 전기적으로 연결될 수 있다. 이에, 제2 전극(162)은 제2 오믹전극(161)과 전기적으로 제2 도전형 반도체층(123)과 전기적 채널을 이룰 수 있다. 그리고 예시적으로 제2 전극(162)은 제2 오믹전극(161)의 상부에만 배치될 수도 있다.
제1 전극(152)과 제2 전극(162)은 Ni/Al/Au, 또는 Ni/IrOx/Au, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나 특별히 한정하지 않는다.
제2 절연층(172)은 제1 전극(152), 제2 전극(162), 및 제1 절연층(171) 상에 배치될 수 있다. 제2 절연층(172)은 제1 전극(152)을 노출시키는 제3 홀(172a) 및 제2 전극(162)을 노출시키는 제4 홀(172b)을 포함할 수 있다. 제3 홀(172a) 및 제4 홀(172b)은 서로 이격 배치될 수 있다.
제1 절연층(171)과 제2 절연층(172)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있다. 또한, 제1 절연층(171)과 제2 절연층(172)은 제2 절연층(172)이 형성되는 과정에서 부분적으로 제1 절연층(171)과 제2 절연층(172) 사이의 경계가 제거되어 일체로 존재할 수도 있다. 또한, 제2 절연층(172)은 Si 산화물이나 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector)일 수도 있다. 그러나, 반드시 이에 한정하지 않고 제1 절연층(171)은 다양한 반사 구조를 포함할 수 있다.
또한, 제1 패드(153)는 제1 전극(152) 상에 배치되어 제3 홀(172a)을 통해 제1 전극(152)과 전기적으로 연결될 수 있다. 그리고 제2 패드(163)는 제2 전극(162) 상에 배치되어 제4 홀(172b)을 통해 제2 전극(162)과 전기적으로 연결될 수 있다. 이 때, 제1 패드(153)와 제2 패드(163)는 유테틱 본딩(eutectic bonding) 될 수 있으나 반드시 이에 한정하지 않는다.
그리고 제1 패드(153)와 제2 패드(163)는 반도체 구조물(120) 상에서 서로 마주보도록 배치될 수 있다. 실시예로, 제1 패드(153)는 제2 패드(163)와 평면 상에서 제2 방향(Y축 방향)으로 이격 배치될 수 있다.
또한, 제1 패드(153)는 제2 절연층(172)의 제3 홀(172a)을 통해 제1 전극(152)과 전기적으로 연결되고, 제2 패드(163)는 제2 절연층(172)의 제4 홀(162a)을 통해 제2 전극(162)과 전기적으로 연결될 수 있다. 제3 홀(172a)은 제1 전극(152)의 형상을 따라 형성된 하나의 홀일 수 있고, 제4 홀(162a)은 복수 개일 수 있으며 이러한 홀의 개수는 다양하게 변경될 수 있다.
또한, 제1 패드(153)는 제3 홀(172a) 상부인 일측에 배치되고, 제2 패드(163)는 제4 홀(172b) 상부인 타측에 배치될 수 있다. 또한, 제1 패드(153)와 제2 패드(163)는 반도체 구조물(120) 상에서 이격 배치되어 전기적으로 분리될 수 있다.
또한, 제1 패드(153)와 제2 패드(163)는 도전성 물질을 포함할 수 있다. 예컨대, 제1 패드(153)와 제2 패드(163)는 Ti, Cu, Ni, Au, Cr, Ta, Pt, Sn, Ag, P, Fe, Sn, Zn, Al를 포함하는 그룹 중에서 선택된 적어도 하나의 물질 또는 그 합금을 포함할 수 있다. 또한, 제1 패드(153)와 제2 패드(163)는 단층 또는 다층으로 제공될 수 있다.
도 3 및 도 4를 참조하면, 기판(110)의 제1 면(S1)은 상술한 바와 같이 평탄부(R2)와 돌기부(R1)를 포함할 수 있다.
먼저, 평탄부(R2)는 제1 면(S1)에서 돌기부(R1)를 둘러싸도록 돌기부(R1)의 외곽에 배치될 수 있다. 평탄부(R2)는 기판(110)의 제1 면(S1)에서 가장자리를 따라 배치될 수 있으며, 평면(YZ) 상에서 폐루프를 이룰 수 있다.
실시예로, 기판의 제1 면(S1)은 제1 모서리(F1), 제1 모서리(F1)와 마주보게 배치되는 제2 모서리(F2), 제1 모서리(F1)와 제2 모서리(F2) 사이에서 서로 마주보게 배치되는 제3 모서리(F3)와 제4 모서리(F4)를 포함할 수 있다.
제1 면(S1)의 제3 방향(Z축 방향)으로 폭(W1)과 제1 면(S1)의 제2 방향(Y축 방향)으로 길이(L1)는 동일하거나 상이할 수 있다. 이는 반도체 소자의 크기에 따라 변형될 수 있다.
또한, 돌기부(R1)는 상술한 바와 같이 평탄부(R2)에 의해 둘러싸이므로 기판(110)에서 제1 면(S1)의 가장자리로부터 이격 배치될 수 있다. 실시예로, 돌기부(R1)는 제1 면(S1)의 가장자리인 제1 모서리(F1) 내지 제4 모서리(F4)로부터 이격 배치될 수 있다. 제1 모서리(F1), 제2 모서리(F2), 제3 모서리(F3)와 제4 모서리(F4)로부터 이격 거리가 동일할 수 있다.
돌기부(R1)는 제1 모서리(F1)로부터 제1 이격 거리(g1)만큼 내측으로 이격된 제1 에지라인(E1), 제2 모서리(F2)로부터 내측으로 제1 이격 거리(g1)만큼 이격된 제2 에지라인(E2), 제3 모서리(F3)로부터 내측으로 제2 이격 거리(g2)만큼 이격된 제3 에지라인(E3), 제4 모서리(F4)로부터 내측으로 제2 이격 거리(g2)만큼 이격된 제4 에지라인(E4)을 포함할 수 있다. 그리고 제1 에지라인(E1)은 제2 에지라인(E2)과 마주보게 배치되고, 제3 에지라인(E3)은 제4 에지라인(E4)과 마주보게 배치될 수 있다.
또한, 제1 이격 거리(g1)와 제2 이격 거리(g2)는 길이가 동일할 수 있다. 즉, 제1 이격 거리(g1)의 제2 방향(Y축 방향)으로 길이와 제2 이격 거리(g2)의 제3 방향(Z축 방향)으로 폭은 동일할 수 있다. 이러한 구성에 의하여, 기판(110)의 제1 면(S1)을 통해 방출되는 광의 균일도가 개선될 수 있다.
그리고 제1 에지라인(E1) 내지 제2 에지라인(E4)은 제1 면(S2)의 각 모서리(F1 내지 F4)에서 돌기(PR) 간의 최소 이격 거리로 제2 방향(Y축 방향) 또는 제3 방향(Z축 방향)으로 연장한 라인일 수 있다.
돌기부(R1)에는 돌기(PR)가 배치될 수 있다. 돌기(PR)는 복수 개일 수 있으며, 소정의 직경 및 두께를 가질 수 있다. 이는 반도체 소자의 종류, 반도체 소자 패키지의 타입에 따라 다양하게 변경될 수 있음을 이해해야 한다. 또한, 돌기(PR)는 원뿔, 다각뿔 등 다양한 형상을 가질 수 있다.
또한, 내측은 제1 면(S1)의 중심(C1)을 향한 방향을 의미하고, 외측은 내측의 반대 방향으로 중심(C1)에서 가장자리를 향한 방향이다. 그리고 중심(C1)은 제1 면(S1)의 무게중심일 수 있으며, 예를 들어 제1 모서리(F1)의 이등분선과 제3 모서리(F3)의 이등분선의 교점일 수 있다.
그리고 돌기부(R1)의 제3 방향(Z축 방향)으로 폭(W2)과 돌기부(R1)의 제2 방향(Y축 방향)으로 길이(L2)는 동일하거나 상이할 수 있다. 이는 반도체 소자의 크기에 따라 조절될 수 있다.
평탄부(R2)의 수평 방향(제2 방향 또는 제3 방향)으로 최소폭(g1, g2)과 상기 평탄부의 수평 방향으로 최소폭은 상기 돌기부의 수평 방향으로 최소폭(L2, W2) 간의 비가 1:8.4 내지 1:12.6일 수 있다.
상기 비가 1:8.4보다 작은 경우에는 돌기부에 의해 반사되어 외부로 추출되는 광량이 감소하는 문제가 존재한다. 상기 비가 1:12.6보다 큰 경우에는 레이저 스크라이빙에 의한 분리홈 형성이 어려우므로 분리홈 형성 이후에 단일 반도체 소자로 브레이킹(breaking)을 수행하기 어려운 한계가 존재한다.
평탄부의 수평 방향(제2 방향 또는 제3 방향)으로 최소 폭(g1, g2)과 기판(110)의 수직 방향(제1 방향 또는 X축 방향)으로 두께(d1) 간의 길이 비는 1:4.8 내지 1:7.2일 수 있다.
상기 길이 비가 1:4.8보다 작은 경우에는 단일 반도체 소자로 분리전 레이저 스크라이빙(laser scribing)에 의해 반도체 소자에 결함이 형성되기 어려우며 광추출 효율이 감소하는 한계가 존재한다. 그리고 상기 길이 비가 1:7.2보다 큰 경우에는 레이저 스크라이빙(laser scribing) 이후에 단일 반도체 소자로 분리하기 어려우며 레이저 스크라이빙(laser scribing)에 의한 분리홈 형성이 어려운 문제가 존재한다.
또한, 평탄부(R2)의 면적과 제1 면(S1)의 면적 간의 비는 1:7 내지 1:10일 수 있다. 다시 말해, 평탄부(R2)의 면적과 평탄부(R2) 및 돌기부(R1)의 전체 면적 간의 비는 1:7 내지 1:10일 수 있다.
상기 비가 1:7보다 작은 경우에는 광 추출 효율이 감소하는 한계가 존재하고, 상기 비가 1:10보다 큰 경우에는 레이저 스크라이빙을 수행하기 어려운 한계가 존재한다.
도 5는 다른 실시예에 따른 반도체 소자의 단면도이다.
도 5를 참조하면, 다른 실시예에 따른 반도체 소자(100B)는 기판(110), 기판(110) 상에 배치되는 반도체 구조물(120), 반도체 구조물(120) 상에 배치되는 제1 절연층(171), 제1 도전형 반도체층(121) 상에 배치되는 제1 오믹전극(151), 제2 도전형 반도체층(123) 상에 배치되는 제2 오믹전극(161), 제1 오믹전극(151) 상에 배치되는 제1 전극(152), 제2 오믹전극(161) 상에 배치되는 제2 전극(162), 및 제1 전극(152) 및 제2 전극(162) 상에 배치되는 제2 절연층(172), 제1 전극(152)과 전기적으로 연결되는 제1 패드(153), 제2 전극(162)과 전기적으로 연결되는 제2 패드(163)를 포함할 수 있다.
또한, 기판(110)은 하면인 제1 면(S1), 제1 면(S1)과 마주보는 하면인 제2 면(S2), 제1 면(S1)과 제2 면(S2) 사이에 배치되는 측면(S3)을 포함할 수 있다. 측면(S3)은 기판(110)의 형상에 따라 복수 개일 수 있다
그리고 앞서 설명한 바와 같이 기판(110)에서 제1 면(S1)은 측면(S3)과 연결되는 평탄부(R2)와 평탄부(R2)의 내측에서 하부를 향해 연장되는 복수 개의 돌기(PR)를 포함하는 돌기부(R1)를 포함할 수 있다.
이 때, 추가적으로 다른 실시예에 따른 반도체 소자(100B)는 기판(110)의 제1 면(S1) 상에 배치되는 투광층(180)을 더 포함할 수 있다.
투광층(180)은 무반사(AR:Anti-Reflection)　코팅으로 이루어질 수 있다. 투광층(180)은 탄소 화합물 등 유기물을 포함하지 않고 무기물 만으로 이루어질 수도 있다. 예컨대, 투광층(180)은 MgF2, SiO2　및 TiO2　중 적어도 하나를 포함할 수 있다.
투광층(180)은 제1 면(S1) 상에 배치될 수 있다. 구체적으로, 투광층(180)은 평탄부(R2)와 돌기부(R1)와 접할 수 있다. 이에 따라, 투광층(180)은 기판(110)을 통해 반도체 소자로 수분(moisture)이나 에어(air)의 침투를 방지하여, 반도체 소자의 신뢰성을 개선할 수 있다.
또한, 투광층(180)은 굴절률이 기판(110)의 굴절률보다 작고 에어(air)의 굴절률보다 클 수 있다. 이로써, 투광층(180)은 제1 면(S1) 즉, 기판(110)과 투광층(180) 간의 경계면 그리고 투광층(180)과 에어 간의 경계면(투광층(180)의 상면)에서 반사되는 파장을 소멸 간섭시켜 반사율을 감소하고 투과율을 향상시킬 수 있다. 즉, 투광층(180)은 기판(110)의 제1 면(S1)을 통한 광 반사를 줄여 반도체 소자의 광 특성을 개선할 수 있다.
또한, 실시예에 따른 반도체 소자가 100nm에서 420nm의 파장 대역을 중심 파장으로 하는 광을 방출하는 바, 투광층(180)의 두께(da)는 25nm 내지 105nm일 수 있다.
본 실시예에서 설명하는 구성 이외의 반도체 구조물(120), 제1 절연층(171), 제2 절연층(172, 제1 오믹전극(151), 제2 오믹전극(161), 제1 전극(152), 제2 전극(162), 제1 패드(153), 제2 패드(163) 등에 대한 설명은 상술한 내용이 동일하게 적용될 수 있다.
도 6은 또 다른 실시예에 따른 반도체 소자의 단면도이다.
또 다른 실시예에 따른 반도체 소자(100C)는 기판(110), 기판(110) 상에 배치되는 반도체 구조물(120), 반도체 구조물(120) 상에 배치되는 제1 절연층(171), 제1 도전형 반도체층(121) 상에 배치되는 제1 오믹전극(151), 제2 도전형 반도체층(123) 상에 배치되는 제2 오믹전극(161), 제1 오믹전극(151) 상에 배치되는 제1 전극(152), 제2 오믹전극(161) 상에 배치되는 제2 전극(162), 및 제1 전극(152) 및 제2 전극(162) 상에 배치되는 제2 절연층(172), 제1 전극(152)과 전기적으로 연결되는 제1 패드(153), 제2 전극(162)과 전기적으로 연결되는 제2 패드(163)를 포함할 수 있다. 또한, 기판(110)의 제1 면(S1) 상에 배치되는 투광층(180')을 더 포함할 수 있다.
또 다른 실시예에 따른 반도체 소자(110C)에서 투광층(180')은 기판(110)의 제1 면(S1) 상에 배치되면서 기판(110)의 측면(S3)을 따라 반도체 구조물(120)의 측면(120a)으로 연장될 수 있다.
구체적으로, 투광층(180')은 기판(110)의 제1 면(S1) 하부에 배치되는 제1 투광부(180a)와 기판(110)의 측면(S3) 상에 배치되는 제2 투광부(180b)를 포함할 수 있다. 이 때, 제1 투광부(180a)와 제2 투광부(180b)는 연결될 수 있다.
그리고 상술한 바와 같이, 투광층(180')은 무반사(AR:Anti-Reflection)　코팅으로 이루어질 수 있다. 투광층(180')은 탄소 화합물 등 유기물을 포함하지 않고 무기물 만으로 이루어질 수도 있다. 예컨대, 투광층(180')은 MgF2, SiO2　및 TiO2　중 적어도 하나를 포함할 수 있다.
그리고 투광층(180')은 기판(110)의 제1 면(S1)과 측면(S3) 및 반도체 구조물(120)의 측면(120a)에 접하도록 배치되어, 반도체 소자로 수분(moisture)이나 에어(air)의 침투를 방지하여, 반도체 소자의 신뢰성을 개선할 수 있다.
그리고 투광층(180')은 다른 실시예에서 설명한 바와 같이 굴절률이 기판(110)의 굴절률보다 작고 에어(air)의 굴절률보다 클 수 있다. 이로써, 투광층(180')은 제1 면(S1) 즉, 기판(110)(또는 반도체 구조물(120)의 측면120a)과 투광층(180') 간의 경계면 그리고 투광층(180')과 에어 간의 경계면(투광층(180')의 상면)에서 반사되는 파장을 소멸 간섭시켜 반사율을 감소하고 투과율을 향상시킬 수 있다. 이에, 투광층(180')은 기판(110)의 제1 면(S1)을 통한 광 반사를 줄여 반도체 소자의 광 특성을 개선할 수 있다.
또한, 반도체 소자가 100nm에서 420nm의 파장 대역을 중심 파장으로 하는 광을 방출하는 바, 투광층(180')의 두께(da)는 25nm 내지 105nm일 수 있다.
본 실시예에서 설명하는 구성 이외의 반도체 구조물(120), 제1 절연층(171), 제2 절연층(172, 제1 오믹전극(151), 제2 오믹전극(161), 제1 전극(152), 제2 전극(162), 제1 패드(153), 제2 패드(163), 투광층(180') 등에 대한 설명은 상술한 내용이 동일하게 적용될 수 있다. 그리고 투광층(180')은 기판(110)의 측면(S3) 상에만 배치될 수도 있으며, 상술한 바와 같이 반도체 구조물(120)의 측면까지 연장될 수도 있음을 이해해야 한다.
도 7은 실시예에 따른 반도체 소자 패키지의 단면도이다.
도 7을 참조하면, 실시예에 따른 반도체 소자 패키지는 캐비티(CV)를 포함하는 몸체(BD), 몸체(BD) 상에 배치되는 제1 기판전극(31) 및 제2 기판전극(32), 제1 기판전극(31)과 캐비티(CV) 내에 배치되는 반도체 소자, 몸체(BD) 하부에 배치되는 기판패드(41, 42, 43) 및 캐비티(CV) 상에 배치되는 투광 부재(50)를 포함할 수 있다.
먼저, 몸체(BD)는 캐비티(CV)를 포함하고, 패키지기판(10) 및 측벽(20)을 포함할 수 있다. 이 때, 캐비티(CV)는 패키지기판(10) 및 측벽(20)에 의해 정의될 수 있다. 즉, 캐비티(CV)는 투광 부재(50)가 상부에 배치되면 에어 갭(air gap)을 포함할 수 있다. 에어 갭은 공기가 채워진 공간을 의미할 수 있고, 하나의 에어 갭이 캐비티(CV)의 전체 영역에 걸쳐 형성될 수 있다. 그러나, 반드시 이에 한정되는 것은 아니며, 캐비티(CV) 내에는 공기 이외의 다양한 가스(예, 질소)가 충전될 수도 있으며, 고분자 등이 충진될 수도 있다.
패키지기판(10)은 몸체(BD)의 하부에 위치할 수 있다. 패키지기판(10)은 전도성 재질 또는 절연성 재질을 포함할 수 있다. 패키지기판(10)은 알루미늄(Al) 또는 구리(Cu)와 같은 금속 재질을 포함할 수도 있고, 세라믹과 같은 절연성 재질을 포함할 수 있다. 세라믹 소재는 저온 소성 세라믹(LTCC, low temperature co-fired ceramic) 또는 고온 소성 세라믹(HTCC, high temperature co-fired ceramic)을 포함할 수 있다. 일 예로서, 패키지기판(10)은 AlN과 같은 세라믹 소재를 포함할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 패키지기판(10)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3 등과 같은 다른 세라믹 소재를 포함할 수도 있다.
패키지기판(10)이 절연성 재질을 포함하는 경우 패키지기판(10) 상에는 제1 기판전극(31) 및 제2 기판전극(32)이 배치될 수 있다. 제1 기판전극(31)과 제2 기판전극(32)의 면적은 동일할 수 있으나 반드시 이에 한정하지 않는다.
그리고 제1 기판전극(31) 및 제2 기판전극(32) 사이에 더미부(35)가 배치될 수 있다. 더미부(35)는 열전도성 및 비전기전도성 재질로 이루어질 수 있다. 예컨대, Si 페이스트를 포함할 수 있다. 이에 따라, 더미부(35)는 상술한 제3 패드와 접촉하여 제3 패드를 통한 열을 전달 받아 외부로 제공할 수 있다. 더미부(35)는 후술하는 제3 기판패드(43)와 홀을 통해 연결되어 열 전달 및 방출을 수행할 수 있다.
또한, 패키지기판(10)은 복수 개의 비아홀(VH)을 포함할 수 있다. 복수 개의 비아홀(VH)은 후술하는 제1 기판전극(31) 및 제2 기판전극(32) 하부에 배치되고, 후술하는 제1 관통 전극(33) 및 제2 관통 전극(34) 등이 내부에 배치될 수 있다.
그리고 측벽(20)은 패키지기판(10)의 외측에 배치될 수 있다. 실시예로, 측벽(20)은 패키지기판(10)의 가장자리를 따라 배치될 수 있다.
또한, 측벽(20)은 다양한 재질로 이루어질 수 있다. 예컨대, 측벽(20)은 절연성 재질로 이루어질 수 있으며, 패키지기판(10)과 유사한 재질로 이루어질 수 있다. 다만, 이에 한정되는 것은 아니며, 패키지기판(10)과 열팽창 계수가 유사한 절연성 재질로 이루어질 수 있다. 뿐만 아니라, 측벽(20)은 금속 등의 전도성 물질을 포함하여 이루어질 수 있다. 예컨대, 측벽(20)은 Cu, Al을 포함하여 내부의 반도체 소자로부터 방출된 광을 상부를 향해 효율적으로 반사할 수 있다. 이 때, 측벽(20)이 전도성 물질을 포함하는 경우 후술하는 제1 기판전극(31) 및 제2 기판전극(32)과 이격되어 배치될 수 있다.
보다 구체적으로, 측벽(20)은 하부에 위치하는 제1 벽부(21) 및 제1 벽부(21) 상에 위치하는 제2 벽부(22)를 포함할 수 있다.
제1 벽부(21)는 패키지기판(10)의 상부에서 측부에 위치할 수 있다. 또한, 제1 벽부(21)는 패키지기판(10)의 상면과 접하도록 배치될 수 있다. 제1 벽부(21)는 제조 방법에 따라 복수 개의 층을 가질 수 있으나, 이에 한정되는 것은 아니다.
제2 벽부(22)는 측벽(20)에서 상부에 위치할 수 있다. 구체적으로, 제2 벽부(22)는 제1 벽부(21) 상에 배치될 수 있고, 제1 벽부(21)의 측부에 배치될 수 있다. 실시예로, 제2 벽부(22)는 제1 벽부(21)의 상면에서 외측에 배치될 수 있다.
제1 기판전극(31) 및 제2 기판전극(32)은 제1 패키지기판(10) 상에 배치될 수 있다. 제1 기판전극(31) 및 제2 기판전극(32)은 소정 거리로 이격되어 배치될 수 있다. 즉, 제1 기판전극(31) 및 제2 기판전극(32)은 전기적으로 분리될 수 있다.
그리고 제1 기판전극(31) 및 제2 기판전극(32)은 반도체 소자와 전기적으로 연결될 수 있다. 예를 들어, 반도체 소자의 제1 패드(153)가 제1 기판전극(31) 상에 배치되고 제1 패드(153)와 전기적으로 연결될 수 있다. 그리고 반도체 소자의 제2 패드(163)가 제2 기판전극(32) 상에 배치되고 제2 패드(163)와 전기적으로 연결될 수 있다.
제1 관통 전극(33) 및 제2 관통 전극(34)은 패키지기판(10)의 내측에 배치될 수 있다. 보다 구체적으로, 제1 관통 전극(33) 및 제2 관통 전극(34)은 패키지기판(10) 내의 비아홀(VH)에 배치될 수 있다.
그리고 제1 관통 전극(33)은 제1 기판전극(31)의 하부에 위치하고 제1 기판전극(31)과 전기적으로 연결될 수 있다. 그리고 제1 관통 전극(33)에 대응하여, 제2 관통 전극(34)은 제2 기판전극(32)의 하부에 위치하고, 제2 기판전극(32)과 전기적으로 연결될 수 있다. 이에, 제1 관통 전극(33)과 제2 관통 전극(34)은 각각 제1 기판전극(31)과 제2 기판전극(32)의 전기적 채널 및 열적 채널을 가질 수 있다. 이에 따라, 반도체 소자로부터의 전류 및 열은 제1 관통 전극(33)과 제2 관통 전극(34)을 통하여 패키지기판(10)의 하부로 제공될 수 있다.
또한, 반도체 소자는 제1 기판전극(31) 및 제2 기판전극(32) 상에 위치할 수 있다. 그리고 반도체 소자는 상술한 바와 같이 제1 패드(153) 및 제2 패드(163)를 통해 제1 기판전극(31) 및 제2 기판전극(32)과 전기적으로 연결되어 전류를 공급받을 수 있다. 그리고 반도체 소자는 상술한 다양한 실시예에 따른 반도체 소자가 적용될 수 있음을 이해해야 한다.
제1 기판패드(41), 제2 기판패드(42) 및 제3 기판패드(43)는 패키지기판(10)의 하부에 위치할 수 있다.
제1 기판패드(41) 및 제2 기판패드(42)는 패키지기판(10) 하부에서 서로 이격되어 배치될 수 있다. 이에 따라, 제1 기판패드(41)와 제2 기판패드(42)는 전기적으로 절연이 이루어질 수 있다. 그리고 제3 기판패드(43)는 제1 기판패드(41)와 제2 기판패드(42) 사이에 위치할 수 있다.
또한, 제1 기판패드(41)는 패키지기판(10)의 비아홀(VH) 내에 배치된 제1 관통 전극(33)과 전기적으로 연결될 수 있다. 이에 따라, 제1 기판패드(41)는 제1 관통 전극(33) 및 제1 기판전극(31)과 전기적 채널을 이룰 수 있다.
또한, 제2 기판패드(42)는 패키지기판(10)의 비아홀(VH) 내에 배치된 제2 관통 전극(34)과 전기적으로 연결될 수 있다. 이로써, 제2 기판패드(42)는 제2 관통 전극(34) 및 제2 기판전극(32)과 전기적 채널을 이룰 수 있다.
제3 기판패드(43)는 제1 기판패드(41) 및 제2 기판패드(42)와 이격되어 배치될 수 있다. 즉, 제3 기판패드(43)는 제1 기판전극(31) 및 제2 기판전극(32)과는 전기적으로 연결이 이루어지지 않을 수 있다. 이에 따라, 제3 기판패드(43)는 더미 패드일 수 있다. 다만, 상술한 바와 같이, 더미부(35)와 홀을 통해 연결되어 방열이 수행될 수 있다. 이에 따라, 제3 기판패드(43)는 반도체 소자의 구동에 따라 발생한 열을 외부로 용이하게 방출할 수 있다. 즉, 제3 기판패드(43)는 실시예에 따른 반도체 소자 패키지의 신뢰성을 개선할 수 있다.
투광 부재(50)는 몸체(BD) 내 또는 몸체(BD) 상에 위치할 수 있다. 즉, 투광 부재(50)는 측벽(20)의 제1 벽부(21) 상에 또는 제2 벽부(22) 상에 위치할 수 있다투광 부재(50)는 투광성 재질로 이루어질 수 있다. 특히, 반도체 소자에서 방출되는 광의 파장 대역에 대한 광 투과도가 높은 물질로 이루어질 수 있다. 예컨대, 반도체 소자가 자외선 파장 대역을 중심 파장으로 하는 광을 방출하는 경우, 투광 부재(50)도 자외선 파장 대역을 중심 파장으로 하는 광에 대한 투과도가 높은 물질로 이루어질 수 있다.
도 8a 내지 도 8l은 실시예에 따른 반도체 소자의 제조 방법을 설명하는 도면이다.
도 8a를 참조하면, 기판(110)상에 버퍼층(111)과 제1 도전형 반도체층(121), 활성층(122), 및 제2 도전형 반도체층(123)을 포함하는 반도체 구조물(120)을 배치할 수 있다.
그리고 반도체 구조물(120)에 식각에 의해 제2 도전형 반도체층(123), 활성층(122) 및 제1 도전형 반도체층(121)의 일부 영역까지 관통하는 리세스(128)를 형성할 수 있다.
도 8b를 참조하면, 반도체 구조물(120) 상에 제1 절연층(171)을 형성하고 제1 홀(171a)과 제2 홀(171b)을 형성할 수 있다. 제1 절연층(171)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있다. 그리고 제1 리세스(128) 내 및 제1 홀(171a)에 제1 오믹전극(151)을 배치할 수 있다.
제1 오믹전극(151)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다. 예시적으로, 제1 오믹전극(151)은 복수의 금속층(예: Cr/Al/Ni)을 포함할 수 있다.
도 8c를 참조하면, 제2 도전형 반도체층(123) 상에 제2 오믹전극(161)을 형성할 수 있다. 제2 오믹전극(161)은 상술한 제2 홀(171b) 내에 위치할 수 있다. 그리고 제2 오믹전극(161)은 상술한 제1 오믹전극(151)과 형성 순서는 바뀌어도 무방하다.
제2 오믹전극(161)은 제1 오믹전극(151)과 마찬가지로 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
도 8d를 참조하면, 제1 오믹전극(151) 상에 제1 전극(152)이 배치될 수 있다. 제2 전극(162)은 제2 오믹전극(161)상에 배치될 수 있다. 제1 전극(152)은 제2 오믹전극(161)의 측면까지 커버할 수 있다.
제1 전극(152)과 제2 전극(162)은 Ni/Al/Au, 또는 Ni/IrOx/Au, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나 특별히 한정하지 않는다. 다만, 제1 전극(152)과 제2 전극(162)은 외부로 노출되는 최외곽층이 Au를 포함할 수 있다.
도 8e를 참조하면, 제2 절연층(172)은 제1 전극(152), 제2 전극(162) 및 제1 절연층(171) 상에 배치될 수 있다. 제2 절연층(172)은 제1 전극(152)을 노출시키는 제3 홀(172a) 및 제2 전극(162)을 노출시키는 제4 홀(162a)을 포함할 수 있다.
도 8f를 참조하면, 제1 패드(153)는 제2 절연층(172) 및 제1 전극(152) 상에 배치될 수 있다. 그리고 제1 패드(153)는 제3 홀(172a)을 통해 제1 전극(152)과 전기적으로 연결될 수 있다.
또한, 제2 패드(163)는 제2 절연층(172) 및 제2 전극(162) 상에 배치될 수 있다. 그리고 제2 패드(163)는 제4 홀(162a)을 통해 제2 전극(162)과 전기적으로 연결될 수 있다.
도 8g를 참조하면, 반도체 소자 웨이퍼(W)를 연결부재(BM)를 통해 임시기판(I) 상에 위치할 수 있다. 이 때, 반도체 소자 웨이퍼(W)는 도 8f까지의 제조 공정에 따라 마련된 복수 개의 반도체 소자를 포함한다. 도 8g 이하에서는 편의상 3개의 반도체 소자만을 도시하였다. 그리고 연결부재(BM)는 임시기판(I) 상면에 부착될 수 있다.
도 8h를 참조하면, 반도체 소자 웨이퍼(W)의 상면(Wa)에 연결부재(BM)를 덮도록 배치할 수 있다. 이에 따라, 연결부재(BM)는 일면이 반도체 소자 웨이퍼(W)와 접하고 타면이 임시기판(I)과 접할 수 있다. 이를 통해, 반도체 소자 웨이퍼(W)를 임시기판(I)에 고정할 수 있다.
그리고 연결부재(BM)는 두께가 50㎛ 내지 200 ㎛일 수 있으나, 이에 한정되는 것은 아니다. 연결부재(BM)는 반도체 소자 웨이퍼(W)의 상면과 접촉할 수 있다. 또한, 연결부재(BM)는 임시기판(I)의 상면과 접촉하여 고정될 수 있다.
도 8i를 참조하면, 반도체 소자 웨이퍼(W) 중 기판(110)의 상면(앞서 상술한 제1 면(S1)에 평탄부(R2)와 돌기부(R1)를 에칭을 통해 형성할 수 있다. 에칭은 다양한 식각 방밥에 의해 수행될 수 있다. 또한, 포토레지스트 공정에 의해 평탄부(R2)와 돌기부(R1)가 형성될 수 있다.
도 8j를 참조하면, 레이저 등에 의하여 연결부재(BM)와 반도체 소자 웨이퍼(W) 간의 분리가 수행될 수 있다. 이 때, 레이저는 임시기판(I)을 투광할 수 있는 파장 대역의 파장을 갖는 광을 조사할 수 있다.
도 8k를 참조하면, 평탄부(R2)에는 레이저 스크라이빙이 수행될 수 있다. 레이저 스크라이빙에 의해 스크라이빙 라인(SL)이 형성될 수 있다. 그리고 스크라이빙 라인(SL)은 반도체 소자 웨이퍼(W)를 개별 반도체 소자로 구획하기 위한 기준 라인일 수 있다. 이 때, 스크라이빙 라인(SL)은 평탄부(R2) 상에 위치할 수 있다.
구체적으로, 반도체 소자 웨이퍼(W)를 X-Y 스테이지(미도시) 위에 배치 한 후, 웨이퍼 링(미도시됨) 등을 X-Y 스테이지에 장착하고, 구동수단(미도시됨)을 사용하여 스테이지를 2축(X-Y축) 방향으로 이동시킴으로써 레이저 스크라이빙이 수행될 수 있다.
이 때, X-Y 스테이지 위에는 레이저 빔(L)을 조사하는 레이저 장치(LE)가 배치될 수 있다. 그리고 반도체 소자 웨이퍼(W)를 2개의 축 방향으로 이동하면서,　반도체 소자 웨이퍼(W)의 상면(기판의 제1 상면)으로 레이저 빔(L)을 조사할 수 있다. 이 때, 반도체 소자 웨이퍼(W)의 상면에는 반도체 소자 각각을 구획하는　스크라이빙　라인(SL)이 형성될 수 있다. 이 때, 반도체 소자 웨이퍼(W)는　레이저 빔(l)이 투과할 수 있는 기판이다. 예커대, 스크라이빙 라인(SL)은 매트릭스형태로 형성될 수 있다.
레이저 빔(L)은 초점이 반도체 소자 웨이퍼(W)내의 기판(110)의 중앙(두께의 중간 영역)에 위치하도록 조사될 수 있다. 이에 따라, 반도체 소자 웨이퍼(W)는　스크라이빙　라인(SL)에 대응하는 크랙, 금 또는 분리홈이 형성될 수 있다.
또한, 상술한 바와 같이 스크라이빙 라인(SL)은 평탄부(R2) 상에 위치할 수 있다. 이러한 구성에 의하여, 실시예에 따른 반도체 소자를 용이하게 제조할 수 있다. 예컨대, 스크라이빙 라인(LS)에도 돌기부와 같은 돌기가 위치하는 경우에, 레이저 장치(LE)에 의한 레이저 빔(L)이 돌기에 의해 반사되어 설정된 초점에 에너지가 집중되기 어려울 수 있다. 이에 따라, 스크라이빙 라인(SL)에 대응하는 상술한 크랙 또는 분리홈을 형성하기 어려울 수 있다.
이와 달리, 상술한 바와 같이 실시예에 따른 반도체 소자는 제1 면이 평탄부와 돌기부를 포함하므로, 스크라이빙 라인을 용이하게 형성할 수 있다.
도 8l을 참조하면, 반도체 소자 웨이퍼(W)의 스크라이빙 라인(SL)을 기준으로 반도체 소자 웨이퍼(W)를 단일의 반도체 소자로 분리하기 위한 브레이킹 공정이 수행될 수 있다.
이 때, 스크라이빙 라인(SL) 하부에 브레이킹 부재(미도시됨)를 배치하고 스크라이빙 라인(SL)을 기준으로 반도체 소자 웨이퍼(W)의 상면에 힘을 가하면 각각의 반도체 소자(상술한 실시예에 따른 반도체 소자)로 분리될 수 있다. 다만, 이러한 반도체 소자 분리방식뿐만 아니라 다른 방법도 적용될 수 있다.
반도체 소자는 다양한 종류의 광원 장치에 적용될 수 있다. 예시적으로 광원장치는 살균 장치, 경화 장치, 조명 장치, 및 표시 장치 및 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.
살균 장치는 실시 예에 따른 반도체 소자를 구비하여 원하는 영역을 살균할 수 있다. 살균 장치는 정수기, 에어컨, 냉장고 등의 생활 가전에 적용될 수 있으나 반드시 이에 한정하지 않는다. 즉, 살균 장치는 살균이 필요한 다양한 제품(예: 의료 기기)에 모두 적용될 수 있다.
예시적으로 정수기는 순환하는 물을 살균하기 위해 실시 예에 따른 살균 장치를 구비할 수 있다. 살균 장치는 물이 순환하는 노즐 또는 토출구에 배치되어 자외선을 조사할 수 있다. 이때, 살균 장치는 방수 구조를 포함할 수 있다.
경화 장치는 실시 예에 따른 반도체 소자를 구비하여 다양한 종류의 액체를 경화시킬 수 있다. 액체는 자외선이 조사되면 경화되는 다양한 물질을 모두 포함하는 최광의 개념일 수 있다. 예시적으로 경화장치는 다양한 종류의 레진을 경화시킬 수 있다. 또는 경화장치는 매니큐어와 같은 미용 제품을 경화시키는 데 적용될 수도 있다.
조명 장치는 기판과 실시 예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출할 수 있다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치될 수 있다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치될 수 있다.
반도체 소자는 표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있다.
반도체 소자는 상술한 발광 다이오드 외에 레이저 다이오드일 수도 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.

Claims (10)

  1. 제1 면 및 상기 제1 면과 마주보는 제2 면을 포함하는 기판;
    상기 기판 상에 배치되고 상기 제2 면과 접하는 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치되는 활성층, 상기 활성층 상에 배치되는 제2 도전형 반도체층; 및 상기 제2 도전형 반도체층, 상기 활성층 및 제1 도전형 반도체층의 적어도 일부 영역을 관통하는 리세스;를 포함하는 반도체 구조물;
    상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및
    상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;을 포함하고,
    상기 제1 면은 상기 제2 면에서 상기 제1 면을 향해 연장되는 돌기부; 및 상기 돌기부를 둘러싸도록 상기 돌기부의 외곽에 배치되는 평탄부;를 포함하고,
    상기 평탄부의 수평 방향으로 최소폭은 상기 돌기부의 수평 방향으로 최소폭과 비가 1:8.4 내지 1:12.6인 반도체 소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 평탄부는 상기 제1 면의 가장자리를 따라 연속하여 배치되고,
    돌기부는 상기 제1 면의 가장자리로부터 이격 배치되는 반도체 소자.
  4. 제1항에 있어서,
    상기 평탄부의 수평 방향으로 최소 폭과 상기 기판의 수직 방향으로 두께 간의 길이 비는 1:4.8 내지 1:7.2인 반도체 소자.
  5. 제1항에 있어서,
    상기 평탄부의 면적과 상기 제1 면의 면적 간의 비는 1:7 내지 1:10인 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 면 상에 배치되는 투광층을 더 포함하고,
    상기 투광층의 굴절률은 상기 기판의 굴절률보다 작고 에어의 굴절률보다 큰 반도체 소자.
  7. 제6항에 있어서,
    상기 기판은 상기 제1 면과 상기 제2 면 사이에 배치되는 측면을 더 포함하고,
    상기 투광층은 상기 기판의 측면을 따라 반도체 구조물의 측면을 향해 연장되는 반도체 소자.
  8. 제6항에 있어서,
    상기 투광층의 두께는 25nm 내지 105nm인 반도체 소자.
  9. 제6항에 있어서,
    상기 투광층은 MgF2, SiO2　및 TiO2　중 적어도 하나를 포함하는 반도체 소자.
  10. 제1항에 있어서,
    상기 제1 전극 상에 배치되고 상기 제1 전극과 전기적으로 연결되는 제1 패드; 및
    상기 제2 전극 상에 배치되고 상기 제2 전극과 전기적으로 연결되는 제2 패드;를 더 포함하고,
    상기 제1 패드와 상기 제2 패드는 수평 방향으로 이격 배치되는 반도체 소자.
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