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KR102707331B1 - Electroabsorption modulator comprising graphene based waveguide with additional slot - Google Patents

Electroabsorption modulator comprising graphene based waveguide with additional slot Download PDF

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KR102707331B1
KR102707331B1 KR1020210063290A KR20210063290A KR102707331B1 KR 102707331 B1 KR102707331 B1 KR 102707331B1 KR 1020210063290 A KR1020210063290 A KR 1020210063290A KR 20210063290 A KR20210063290 A KR 20210063290A KR 102707331 B1 KR102707331 B1 KR 102707331B1
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graphene
width
electrode
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modulator
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권민석
서지훈
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울산과학기술원
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Abstract

슬롯으로 강화된 광-그래핀 상호 작용이 강하고, 광학 리소그래피를 사용하여 구현할 수 있고, 실리콘 도파관에 효율적으로 연결할 수 있는 도파관 개발을 목적으로 그래핀 기반의 도파관에 관한 것이다. 그래핀 기반의 도파관에서 슬롯이 다른 그래핀 기반의 도파관보다 더 넓다. 좁은 슬롯이 강한 광-그래핀 상호 작용을 위해 선호되는 일반적인 믿음과 모순되며, 좁은 슬롯을 제작하는 부담을 줄일 수 있다. 그래핀 기반의 도파관을 포함하는 다른 EAM에 비하여 좋은 성능을 가진 EAM에 관한 것이다. EAM은 실리콘 도파관 제조 공정, 그래핀 전사 공정, 리프트 오프 공정을 사용하여 구현할 수 있다. EAM은 소형 저손실 변조기로 실리콘 포토닉 집적 회로에 잘 내장될 수 있다.The present invention relates to a graphene-based waveguide, which has a strong light-graphene interaction enhanced by a slot, can be implemented using optical lithography, and can be efficiently coupled to a silicon waveguide. The slot in the graphene-based waveguide is wider than that in other graphene-based waveguides. This contradicts the general belief that a narrow slot is preferred for strong light-graphene interaction, and can reduce the burden of fabricating a narrow slot. The present invention relates to an EAM with better performance than other EAMs including graphene-based waveguides. The EAM can be implemented using a silicon waveguide fabrication process, a graphene transfer process, and a lift-off process. The EAM can be well-embedded in a silicon photonic integrated circuit as a compact low-loss modulator.

Description

추가 슬롯을 가지는 그래핀 기반의 도파관을 포함하는 저손실 전계 흡수 변조기{ELECTROABSORPTION MODULATOR COMPRISING GRAPHENE BASED WAVEGUIDE WITH ADDITIONAL SLOT}{ELECTROABSORPTION MODULATOR COMPRISING GRAPHENE BASED WAVEGUIDE WITH ADDITIONAL SLOT}

본 발명은 두 그래핀 레이어를 활용하여 전기 신호에 따라 광흡수량을 조절하는 전계 흡수 변조기(Electroabsorption modulator)에 관한 것이다.The present invention relates to an electroabsorption modulator that controls the amount of light absorption according to an electric signal by utilizing two graphene layers.

전기적으로 조정 가능한 광전도도와 같은 그래핀의 탁월한 광학적 특성을 이용하여, 그래핀을 이용한 다양한 광자 및 플라즈몬 장치의 개발이 이루어진다. 빠른 속도로 작동하고 컴팩트한 그래핀 기반의 도파관을 포함하는 변조기를 개발하기 위하여 많은 노력이 이루어진다. 강한 광-그래핀 상호 작용을 갖는 도파관의 구조를 고안하는 것이 필요하고, 그래핀이 도파관 모드의 면내 전계 성분(in-plane electric field)이 고도로 강화된 위치에 위치할 때 강한 광-그래핀 상호 작용이 달성될 수 있다.Taking advantage of the excellent optical properties of graphene, such as electrically tunable photoconductivity, various photonic and plasmonic devices using graphene have been developed. Much effort has been made to develop modulators that include high-speed, compact graphene-based waveguides. It is necessary to design a waveguide structure with strong light-graphene interaction, and strong light-graphene interaction can be achieved when graphene is positioned at a position where the in-plane electric field of the waveguide mode is highly enhanced.

다양한 그래핀 기반의 도파관 중에서 그래핀으로 덮인 슬롯 도파관은, 슬롯의 크기가 작을수록 슬롯 내에 한정되는 전기장이 강하기 때문에 바람직한 구조일 수 있다. 슬롯이 추가된 그래핀 기반의 도파관의 강력한 광-그래핀 상호 작용은 전자 빔 리소그래피를 기반으로 한 정밀한 제조 공정을 요구할 수 있다. 또한, 슬롯 도파관은 크기가 감소할수록 손실이 증가할 수 있다. 슬롯이 추가된 그래핀 기반의 도파관과 다른 실리콘 포토닉 도파관 사이의 결합은 효율적이지 않을 수 있다. 따라서 강한 광-그래핀 상호 작용을 갖고, 딥 UV 리소그래피로 구현 가능하며, 실리콘 포토닉 도파관에 효율적으로 결합 가능한 슬롯이 추가된 그래핀 기반의 도파관에 대한 개발이 요구될 수 있다.Among various graphene-based waveguides, a graphene-covered slot waveguide may be a desirable structure because the smaller the slot size, the stronger the electric field confined within the slot. The strong light-graphene interaction of the slot-added graphene-based waveguide may require a precise manufacturing process based on electron beam lithography. In addition, the loss of the slot waveguide may increase as the size decreases. The coupling between the slot-added graphene-based waveguide and other silicon photonic waveguides may not be efficient. Therefore, the development of a slot-added graphene-based waveguide that has strong light-graphene interaction, can be implemented by deep UV lithography, and can be efficiently coupled to silicon photonic waveguides may be required.

일 실시예에 따른 그래핀 기반의 도파관은, 실리콘층; 상기 실리콘층의 일면 상에 위치되는 제1 그래핀 레이어; 상기 제1 그래핀 레이어의 일부 및 상기 실리콘층의 일부를 커버하는 절연층; 상기 절연층에 의해 상기 제1 그래핀 레이어로부터 이격되어, 상기 절연층 상에 위치되는 제2 그래핀 레이어; 상기 제1 그래핀 레이어에 연결되는 제1 전극; 상기 제2 그래핀 레이어에 연결되는 제2 전극, 및 상기 제2 그래핀 레이어 상에서 상기 제1 전극과 상기 제2 전극 사이에 위치되는 금속 레일을 포함할 수 있다.In one embodiment, a graphene-based waveguide may include: a silicon layer; a first graphene layer positioned on one surface of the silicon layer; an insulating layer covering a portion of the first graphene layer and a portion of the silicon layer; a second graphene layer positioned on the insulating layer and spaced from the first graphene layer by the insulating layer; a first electrode connected to the first graphene layer; a second electrode connected to the second graphene layer, and a metal rail positioned between the first electrode and the second electrode on the second graphene layer.

상기 실리콘층은, 상기 제1 그래핀 레이어와 접촉하는 일면 및 실리콘 산화물에 의해 커버되는 나머지 면을 가지는 실리콘 스트립을 포함할 수 있다.The silicon layer may include a silicon strip having one side in contact with the first graphene layer and the remaining side covered by silicon oxide.

상기 실리콘 스트립의 너비는, 상기 제2 전극 및 상기 금속 레일 사이에 정의되는 슬롯의 너비 이상일 수 있다.The width of the above silicon strip may be greater than the width of the slot defined between the second electrode and the metal rail.

상기 실리콘 스트립, 상기 금속 레일, 및 상기 제2 전극은, 상기 실리콘층의 상기 일면에 대응하는 평면에 대해 수직한 방향으로 볼 때 서로 중첩되지 않을 수 있다.The above silicon strip, the metal rail, and the second electrode may not overlap each other when viewed in a direction perpendicular to a plane corresponding to the one surface of the silicon layer.

상기 절연층은 산화 알루미늄을 포함할 수 있다.The above insulating layer may include aluminum oxide.

상기 제1 그래핀 레이어의 전위와 상기 제2 그래핀 레이어의 전위가 상이할 때, 상기 제1 그래핀 레이어와 상기 제2 그래핀 레이어 사이에 용량성 결합이 형성될 수 있다.When the potential of the first graphene layer and the potential of the second graphene layer are different, capacitive coupling can be formed between the first graphene layer and the second graphene layer.

상기 제1 그래핀 레이어와 상기 제2 그래핀 레이어가,The above first graphene layer and the above second graphene layer,

상기 실리콘층의 상기 일면에 대응하는 평면에 대해 수직한 방향으로 볼 때, 상기 평면에서 제1 그래핀 레이어가 차지하는 영역과 제2 그래핀 레이어가 차지하는 영역이 중첩될 수 있다.When viewed in a direction perpendicular to a plane corresponding to the one surface of the silicon layer, an area occupied by the first graphene layer and an area occupied by the second graphene layer in the plane can overlap.

상기 실리콘층의 상기 일면에 대응하는 평면에 대해 수직한 방향으로 볼 때 상기 제1 그래핀 레이어가 차지하는 영역과 상기 제2 그래핀 레이어가 차지하는 영역이 중첩되는 영역의 너비는, 제1 임계 너비 이상일 수 있다.When viewed in a direction perpendicular to a plane corresponding to the one surface of the silicon layer, the width of the area where the area occupied by the first graphene layer and the area occupied by the second graphene layer overlap may be equal to or greater than the first critical width.

상기 제1 그래핀 레이어의 화학적 포텐셜은 상기 제2 그래핀 레이어의 화학적 포텐셜과 상이할 수 있다.The chemical potential of the first graphene layer may be different from the chemical potential of the second graphene layer.

상기 제2 전극 및 상기 금속 레일 사이에 정의되는 슬롯을 통하여, 상기 제1 그래핀 레이어 및 상기 제2 그래핀 레이어 사이에 한정되는 전기장을 강화할 수 있다.An electric field limited between the first graphene layer and the second graphene layer can be strengthened through a slot defined between the second electrode and the metal rail.

상기 금속 레일의 너비는 제2 임계 너비 이상일 수 있다.The width of the above metal rail may be greater than or equal to the second critical width.

상기 금속 레일의 높이는 상기 제2 전극의 높이와 동일할 수 있다.The height of the above metal rail may be the same as the height of the second electrode.

상기 제2 전극 및 상기 금속 레일 사이에 정의되는 슬롯의 높이는 제1 임계 높이 이상일 수 있다.The height of the slot defined between the second electrode and the metal rail may be equal to or greater than a first threshold height.

상기 금속 레일의 일측과 상기 제1 전극이 이격된 거리가 일정할 수 있다.The distance between one side of the above metal rail and the first electrode may be constant.

상기 금속 레일의 타측과 상기 제2 전극이 이격된 거리가 일정할 수 있다.The distance between the other side of the above metal rail and the second electrode may be constant.

상기 금속 레일의 일측과 상기 제1 전극이 이격된 거리는 제3 임계 너비 이상일 수 있다.The distance between one side of the metal rail and the first electrode may be greater than or equal to a third critical width.

그래핀 기반의 도파관을 이용하는 변조기는,A modulator using graphene-based waveguides,

실리콘층; 상기 실리콘층의 일면 상에 위치되는 제1 그래핀 레이어; 상기 제1 그래핀 레이어의 일부 및 상기 실리콘층의 일부를 커버하는 절연층; 상기 절연층에 의해 상기 제1 그래핀 레이어로부터 이격되어, 상기 절연층 상에 위치되는 제2 그래핀 레이어; 상기 제1 그래핀 레이어에 연결되는 제1 전극; 상기 제2 그래핀 레이어에 연결되는 제2 전극; 및 상기 제2 그래핀 레이어 상에서 상기 제1 전극과 상기 제2 전극 사이에 위치되는 금속 레일을 포함하는 그래핀 기반의 도파관;A graphene-based waveguide comprising: a silicon layer; a first graphene layer positioned on one surface of the silicon layer; an insulating layer covering a portion of the first graphene layer and a portion of the silicon layer; a second graphene layer positioned on the insulating layer and spaced from the first graphene layer by the insulating layer; a first electrode connected to the first graphene layer; a second electrode connected to the second graphene layer; and a metal rail positioned between the first electrode and the second electrode on the second graphene layer.

입력 커플러; 및input coupler; and

출력 커플러를 포함할 수 있다.May include an output coupler.

도 1는 일 실시예에 따른 그래핀 기반의 도파관을 이용하는 변조기(100)에 대한 사시도(perspective view), 도 2는 해당 그래핀 기반의 도파관을 이용하는 변조기에 대한 상면도(top view), 및 도 3은 해당 그래핀 기반의 도파관을 이용하는 변조기의 AA' 단면도를 도시한다.
도 4는 일 실시예에 따른 그래핀 기반의 도파관 모드의 전기장 분포의 프로파일(profile)을 나타낸다.
도 5는 일 실시예에 따른 실리콘 스트립의 너비(ws)가 150nm인 경우에, 단위 길이 당 전기장의 면내 성분의 한정(confinement) 팩터의 곡선을 나타낸다.
도 6은 일 실시예에 따른 실리콘 스트립의 너비(ws)가 320nm인 경우에, 단위 길이 당 전기장의 면내 성분의 한정(confinement) 팩터의 곡선을 나타낸다.
도 7은 일 실시예에 따른 실리콘 스트립의 너비(ws)가 450nm인 경우에, 단위 길이 당 전기장의 면내 성분의 한정(confinement) 팩터의 곡선을 나타낸다.
도 8은 일 실시예에 따른 그래핀 기반의 도파관의 삽입 손실(ILG)과 슬롯의 높이(hm) 간의 관계를 나타낸다.
도 9는 일 실시예에 따른 실리콘 스트립의 너비(ws)에 따른 그래핀 기반의 도파관의 변조 깊이를 최대로 할 수 있는 슬롯의 너비(wm,opt) 및 그래핀 기반의 도파관의 최대 변조 깊이(MDG)를 나타낸다.
도 10은 일 실시예에 따른 실리콘 스트립의 너비(ws)에 따른 그래핀 기반의 도파관의 삽입 손실(ILG) 및 그래핀 기반의 도파관의 성능 지수(FoMG, figure of merit)를 나타낸다.
도 11은 일 실시예에 따른 실리콘 스트립의 너비(ws)에 따른 커플러 손실을 최소로 할 수 있는 커플러 길이(lc,opt)를 나타낸다.
도 12는 일 실시예에 따른 실리콘 스트립의 너비(ws)에 따른 커플러 손실(Coupler loss)을 나타낸다.
도 13은 일 실시예에 따른 실리콘 스트립의 너비(ws)에 따른 변조기의 길이(lM) 및 변조기의 삽입 손실(ILM)을 나타낸다.
도 14는 일 실시예에 따른 실리콘 스트립의 너비(ws)에 따른 변조기의 성능 지수(FoMM)를 나타낸다.
도 15는 일 실시예에 따라 설계된 변조기가 오프 상태인 경우에 실리콘 스트립의 중심을 지나고 높이 방향에 수직한 평면의 전기장 분포를 나타낸다.
도 16은 일 실시예에 따라 설계된 변조기가 온 상태인 경우에 실리콘 스트립의 중심을 지나고 높이 방향에 수직한 평면의 전기장 분포를 나타낸다.
도 17은 일 실시예에 따른 슬롯이 이상적인 위치로부터 너비 방향으로 벗어난 거리(d)에 따른 변조기의 삽입 손실(ILM) 및 소광비를 나타낸다.
FIG. 1 is a perspective view of a modulator (100) using a graphene-based waveguide according to one embodiment, FIG. 2 is a top view of the modulator using the graphene-based waveguide, and FIG. 3 is a cross-sectional view taken along line AA' of the modulator using the graphene-based waveguide.
Figure 4 shows a profile of the electric field distribution of a graphene-based waveguide mode according to one embodiment.
FIG. 5 shows a curve of the confinement factor of the in-plane component of the electric field per unit length when the width (w s ) of the silicon strip is 150 nm according to one embodiment.
FIG. 6 shows a curve of the confinement factor of the in-plane component of the electric field per unit length when the width (w s ) of the silicon strip is 320 nm according to one embodiment.
Figure 7 shows a curve of the confinement factor of the in-plane component of the electric field per unit length when the width (w s ) of the silicon strip is 450 nm according to one embodiment.
Figure 8 shows the relationship between the insertion loss (IL G ) and the slot height (h m ) of a graphene-based waveguide according to one embodiment.
FIG. 9 shows the width of a slot (w m,opt ) that can maximize the modulation depth of a graphene-based waveguide according to the width (w s ) of a silicon strip according to one embodiment, and the maximum modulation depth (MD G ) of the graphene-based waveguide.
FIG. 10 shows the insertion loss (IL G ) and figure of merit (FoM G ) of the graphene-based waveguide according to the width (w s ) of the silicon strip according to one embodiment.
Figure 11 shows the coupler length (l c,opt ) that can minimize coupler loss according to the width (w s ) of the silicon strip according to one embodiment.
Figure 12 shows coupler loss according to the width (w s ) of a silicon strip according to one embodiment.
Figure 13 shows the length (l M ) of the modulator and the insertion loss (IL M ) of the modulator according to the width (w s ) of the silicon strip according to one embodiment.
Figure 14 shows the figure of merit (FoM M ) of the modulator according to the width (w s ) of the silicon strip according to one embodiment.
FIG. 15 shows the electric field distribution in a plane passing through the center of the silicon strip and perpendicular to the height direction when the modulator designed according to one embodiment is in the off state.
FIG. 16 shows the electric field distribution in a plane passing through the center of the silicon strip and perpendicular to the height direction when the modulator designed according to one embodiment is in the on state.
Figure 17 shows the insertion loss (IL M ) and extinction ratio of the modulator according to the distance (d) that the slot deviates from the ideal position in the width direction according to one embodiment.

실시예들에 대한 특정한 구조적 또는 기능적 설명들은 단지 예시를 위한 목적으로 개시된 것으로서, 다양한 형태로 변경되어 구현될 수 있다. 따라서, 실제 구현되는 형태는 개시된 특정 실시예로만 한정되는 것이 아니며, 본 명세서의 범위는 실시예들로 설명한 기술적 사상에 포함되는 변경, 균등물, 또는 대체물을 포함한다.Specific structural or functional descriptions of the embodiments are disclosed for illustrative purposes only and may be implemented in various forms. Therefore, the actual implemented form is not limited to the specific embodiments disclosed, and the scope of the present disclosure includes modifications, equivalents, or alternatives included in the technical idea described in the embodiments.

제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이런 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 해석되어야 한다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.Although the terms first or second may be used to describe various components, such terms should be construed only for the purpose of distinguishing one component from another. For example, a first component may be referred to as a second component, and similarly, a second component may also be referred to as a first component.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.When it is said that a component is "connected" to another component, it should be understood that it may be directly connected or connected to that other component, but there may also be other components in between.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.Singular expressions include plural expressions unless the context clearly indicates otherwise. In this specification, the terms "comprises" or "has" and the like are intended to specify the presence of a described feature, number, step, operation, component, part, or combination thereof, but should be understood to not preclude the presence or addition of one or more other features, numbers, steps, operations, components, parts, or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 해당 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms defined in commonly used dictionaries should be interpreted as having a meaning consistent with the meaning they have in the context of the relevant art, and will not be interpreted in an idealized or overly formal sense unless explicitly defined herein.

이하, 실시예들을 첨부된 도면들을 참조하여 상세하게 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, embodiments will be described in detail with reference to the attached drawings. When describing with reference to the attached drawings, identical components are given the same reference numerals regardless of the drawing numbers, and redundant descriptions thereof will be omitted.

도 1 내지 도 3은 일 실시예에 따른 그래핀 기반의 도파관을 이용하는 변조기의 예시적인 형상을 도시한다.Figures 1 to 3 illustrate exemplary geometries of a modulator using a graphene-based waveguide according to one embodiment.

도 1는 일 실시예에 따른 그래핀 기반의 도파관을 이용하는 변조기(100)에 대한 사시도(perspective view), 도 2는 해당 그래핀 기반의 도파관을 이용하는 변조기에 대한 상면도(top view), 및 도 3은 해당 그래핀 기반의 도파관을 이용하는 변조기의 AA' 단면도를 도시한다. 도 1 내지 도 3에서, x축 방향을 길이 방향으로, y축 방향을 너비 방향으로, z축 방향을 높이 방향으로 하여 아래에서 서술한다.FIG. 1 is a perspective view of a modulator (100) using a graphene-based waveguide according to one embodiment, FIG. 2 is a top view of the modulator using the graphene-based waveguide, and FIG. 3 is a cross-sectional view taken along line AA' of the modulator using the graphene-based waveguide. In FIGS. 1 to 3, the x-axis direction is described as the length direction, the y-axis direction is described as the width direction, and the z-axis direction is described as the height direction.

일 실시예에 따른 그래핀 기반의 도파관을 이용하는 변조기(100)는 그래핀 기반의 도파관(110), 입력 커플러(120), 및 출력 커플러(130)를 포함할 수 있다.A modulator (100) using a graphene-based waveguide according to one embodiment may include a graphene-based waveguide (110), an input coupler (120), and an output coupler (130).

그래핀 기반의 도파관(110)은 실리콘층(111), 제1 그래핀 레이어(112), 절연층(113), 제2 그래핀 레이어(114), 제1 전극(115), 제2 전극(116), 및 금속 레일(117)을 포함할 수 있다.A graphene-based waveguide (110) may include a silicon layer (111), a first graphene layer (112), an insulating layer (113), a second graphene layer (114), a first electrode (115), a second electrode (116), and a metal rail (117).

실리콘층(111)은 실리콘 스트립(111a) 및 산화 실리콘(111b)을 포함할 수 있다. 실리콘 스트립(111a)은 제1 그래핀 레이어(112)와 접촉하는 일면 및 실리콘 산화물(111b)에 의해 커버되는 나머지 면을 가질 수 있다. 예를 들어, 실리콘 스트립(111a)의 높이는 250nm일 수 있다.The silicon layer (111) may include a silicon strip (111a) and silicon oxide (111b). The silicon strip (111a) may have one side in contact with the first graphene layer (112) and the remaining side covered by silicon oxide (111b). For example, the height of the silicon strip (111a) may be 250 nm.

제1 그래핀 레이어(112)는 실리콘층(111)의 일면 상에 위치될 수 있다. 절연층(113)은 제1 그래핀 레이어(112)의 일부 및 실리콘층(111)의 일부를 커버할 수 있다. 제2 그래핀 레이어(114)는 절연층(113)에 의해 제1 그래핀 레이어(112)로부터 이격되어, 절연층(113) 상에 위치될 수 있다. 예를 들어, 절연층(113)은 산화 알루미늄(Al2O3)을 포함할 수 있다. 예를 들어, 절연층(113)의 높이는 10nm일 수 있다.The first graphene layer (112) may be positioned on one side of the silicon layer (111). The insulating layer (113) may cover a portion of the first graphene layer (112) and a portion of the silicon layer (111). The second graphene layer (114) may be positioned on the insulating layer (113) and separated from the first graphene layer (112) by the insulating layer (113). For example, the insulating layer (113) may include aluminum oxide (Al 2 O 3 ). For example, the height of the insulating layer (113) may be 10 nm.

제1 그래핀 레이어(112)의 전위와 제2 그래핀 레이어(114)의 전위가 상이할 때, 제1 그래핀 레이어(112)와 제2 그래핀 레이어(114) 사이에 용량성 결합이 형성될 수 있다. 제1 그래핀 레이어(112)와 제2 그래핀 레이어(114)는 제1 그래핀 레이어(112)가 위치되는 실리콘층(111)의 일면에 대응하는 평면에 대해 수직한 방향으로 볼 때, 해당 평면에서 제1 그래핀 레이어(112)가 차지하는 영역과 제2 그래핀 레이어(114)가 차지하는 영역이 중첩될 수 있다. 아래에서 더 상세히 설명될 바와 같이, 그래핀 기반의 도파관(110) 내 대부분의 전기장은 제2 전극(116) 및 금속 레일(117) 사이에서 정의되는 슬롯에 한정(confine)되기 때문에, 제1 그래핀 레이어(112)가 차지하는 영역과 제2 그래핀 레이어(114)가 차지하는 영역이 중첩되는 영역의 너비(wo)는 제1 임계 너비 이상일 수 있다. 제1 임계 너비는 500nm일 수 있다.When the potential of the first graphene layer (112) and the potential of the second graphene layer (114) are different, a capacitive coupling can be formed between the first graphene layer (112) and the second graphene layer (114). When the first graphene layer (112) and the second graphene layer (114) are viewed in a direction perpendicular to a plane corresponding to one side of the silicon layer (111) on which the first graphene layer (112) is positioned, an area occupied by the first graphene layer (112) and an area occupied by the second graphene layer (114) in the plane can overlap. As will be described in more detail below, since most of the electric field within the graphene-based waveguide (110) is confined to the slot defined between the second electrode (116) and the metal rail (117), the width (w o ) of the region where the region occupied by the first graphene layer (112) and the region occupied by the second graphene layer ( 114 ) overlap may be equal to or greater than a first critical width. The first critical width may be 500 nm.

제1 전극(115)은 제1 그래핀 레이어(112)에 연결될 수 있다. 제2 전극(116)은 제2 그래핀 레이어(114)에 연결될 수 있다. 제1 그래핀 레이어(112)의 화학적 포텐셜(μC1)과 제2 그래핀 레이어(114)의 화학적 포텐셜(μC2)은 상이할 수 있다.The first electrode (115) may be connected to the first graphene layer (112). The second electrode (116) may be connected to the second graphene layer (114). The chemical potential (μ C1 ) of the first graphene layer (112) and the chemical potential (μ C2 ) of the second graphene layer (114) may be different.

금속 레일(117)은 제2 그래핀 레이어(114) 상에서 제1 전극(115)과 제2 전극(116) 사이에 위치될 수 있다. 슬롯은 제2 전극(116) 및 금속 레일(117) 사이로 정의될 수 있다. 슬롯을 통하여, 제1 그래핀 레이어(112) 및 제2 그래핀 레이어(114) 사이에 한정되는 전기장이 강화될 수 있다. 아래에서 더 상세히 설명될 바와 같이, 금속 레일(117)의 너비(wr)가 제2 임계 너비 이상일 때 그래핀 기반의 도파관(110)의 성능에 거의 영향을 주지 않을 수 있기 때문에, 금속 레일(117)의 너비(wr)는 제2 임계 너비 이상일 수 있다. 제2 임계 너비는 300nm일 수 있다. 금속 레일(117)의 높이(hm)는 제2 전극(116)의 높이와 동일할 수 있다. 아래에서 더 상세히 설명될 바와 같이, 금속 레일(117)의 높이(hm)가 제1 임계 높이 이상일 때 그래핀 기반의 도파관(110)의 성능에 거의 영향을 주지 않기 때문에, 금속 레일(117)의 높이(hm)는 제1 임계 높이 이상일 수 있다. 제1 임계 높이는 150nm일 수 있다.The metal rail (117) may be positioned between the first electrode (115) and the second electrode (116) on the second graphene layer (114). A slot may be defined between the second electrode (116) and the metal rail (117). Through the slot, an electric field defined between the first graphene layer (112) and the second graphene layer (114) may be strengthened. As will be described in more detail below, the width (w r ) of the metal rail (117) may be equal to or greater than the second critical width because it may have little effect on the performance of the graphene-based waveguide (110). The second critical width may be 300 nm. The height (h m ) of the metal rail (117) may be equal to the height of the second electrode (116). As will be described in more detail below, the height (h m ) of the metal rail (117) may be equal to or greater than the first critical height, since it has little effect on the performance of the graphene-based waveguide (110) when the height (h m ) of the metal rail (117) is equal to or greater than the first critical height. The first critical height may be 150 nm.

실리콘 스트립(111a)의 너비(ws)는 슬롯의 너비(wm) 이상일 수 있다. 제1 그래핀 레이어(112)가 위치되는 실리콘층(111)의 일면에 대응하는 평면에 대해 수직한 방향으로 볼 때, 실리콘 스트립(111a), 금속 레일(117), 및 제2 전극(116)은 서로 중첩되지 않을 수 있다.The width (w s ) of the silicon strip (111a) may be greater than or equal to the width (w m ) of the slot. When viewed in a direction perpendicular to a plane corresponding to one side of the silicon layer (111) on which the first graphene layer (112) is positioned, the silicon strip (111a), the metal rail (117), and the second electrode (116) may not overlap each other.

금속 레일(117)의 일측과 제1 전극(115)이 이격된 거리(wg)가 일정할 수 있다. 예를 들어, 금속 레일(117)의 일면 상 위치 각각으로부터 제1 전극(115)까지 거리가 일정할 수 있다. 금속 레일(117)의 타측과 제2 전극(116)이 이격된 거리, 예를 들어, 슬롯의 너비(wm)가 일정할 수 있다. 예를 들어, 금속 레일(117)의 타면 상 위치 각각으로부터 제2 전극(116)까지 거리가 일정할 수 있다. 아래에서 더 상세히 설명될 바와 같이, 금속 레일(117)의 일측과 제1 전극(115)이 이격된 거리(wg)가 제3 임계 너비 이상일 때 기생 커패시턴스가 무시할 수 있을 만큼 작기 때문에, 금속 레일(117)의 일측과 제1 전극(115)이 이격된 거리(wg)는 제3 임계 너비 이상일 수 있다. 제3 임계 너비는 400nm일 수 있다.The distance (w g ) between one side of the metal rail (117) and the first electrode (115) may be constant. For example, the distance from each position on one surface of the metal rail (117) to the first electrode (115) may be constant. The distance between the other side of the metal rail (117) and the second electrode (116), for example, the width (w m ) of the slot, may be constant. For example, the distance from each position on the other surface of the metal rail (117) to the second electrode (116) may be constant. As will be described in more detail below, when the distance (w g ) between one side of the metal rail (117) and the first electrode (115) is equal to or greater than a third critical width, the parasitic capacitance is small enough to be ignored, so that the distance (w g ) between one side of the metal rail (117) and the first electrode (115) may be equal to or greater than the third critical width. The third critical width can be 400 nm.

그래핀 기반의 도파관을 이용하는 변조기(100)는 그래핀 기반의 도파관(110), 그래핀 기반의 도파관(110)과 실리콘 포토닉 도파관(140)을 연결하는 입력 커플러(120), 및 출력 커플러(130)를 포함할 수 있다.A modulator (100) utilizing a graphene-based waveguide may include a graphene-based waveguide (110), an input coupler (120) connecting the graphene-based waveguide (110) and a silicon photonic waveguide (140), and an output coupler (130).

입력 커플러는, 광 신호의 모드를 실리콘 포토닉 도파관의 기본 TE(Transverse Electric) 모드에서 그래핀 기반 도파관 모드로 변환할 수 있다. 모드 전력은 그래핀 기반의 도파관에 존재하는 강한 광-그래핀 상호작용에 의하여 변조될 수 있다. 출력 커플러는, 광 신호의 모드를 그래핀 기반 도파관 모드에서 실리콘 포토닉 도파관의 기본 TE 모드로 다시 변환할 수 있다.The input coupler can convert the mode of the optical signal from the fundamental TE (Transverse Electric) mode of the silicon photonic waveguide to the graphene-based waveguide mode. The mode power can be modulated by the strong light-graphene interaction existing in the graphene-based waveguide. The output coupler can convert the mode of the optical signal from the graphene-based waveguide mode back to the fundamental TE mode of the silicon photonic waveguide.

입력 커플러(120)는, 절연층(113)으로부터 일측으로 연장되는 절연층 연장 부분(123), 제1 전극(115)으로부터 일측으로 연장되는 제1 전극 연장 부분(125), 제2 전극(116)으로부터 일측으로 연장되는 제2 전극 연장 부분(126), 및 금속 레일(117)로부터 일측으로 연장되는 금속 레일 연장 부분(127)을 포함할 수 있다. 출력 커플러(130)는, 절연층(113)으로부터 타측으로 연장되는 절연층 연장 부분(133), 제1 전극(115)으로부터 타측으로 연장되는 제1 전극 연장 부분(135), 제2 전극(116)으로부터 타측으로 연장되는 제2 전극 연장 부분(136), 및 금속 레일(117)로부터 타측으로 연장되는 금속 레일 연장 부분(137)을 포함할 수 있다.The input coupler (120) may include an insulating layer extension portion (123) extending from the insulating layer (113) to one side, a first electrode extension portion (125) extending from the first electrode (115) to one side, a second electrode extension portion (126) extending from the second electrode (116) to one side, and a metal rail extension portion (127) extending from the metal rail (117) to one side. The output coupler (130) may include an insulating layer extension portion (133) extending from the insulating layer (113) to the other side, a first electrode extension portion (135) extending from the first electrode (115) to the other side, a second electrode extension portion (136) extending from the second electrode (116) to the other side, and a metal rail extension portion (137) extending from the metal rail (117) to the other side.

입력 커플러(120)는, 제2 전극 연장 부분(126) 및 금속 레일 연장 부분(127)이 이격된 거리가 도파관으로부터 길이방향 축을 따라 멀어질수록 증가하는 형상을 가질 수 있다. 예를 들어, 제2 지점은 길이 방향 축을 따라 그래핀 기반의 도파관(110)으로부터 제1 지점보다 먼 지점일 수 있다. 제2 지점에서 제2 전극 연장 부분(126) 및 금속 레일 연장 부분(127)이 이격된 거리는 제1 지점에서 제2 전극 연장 부분(126) 및 금속 레일 연장 부분(127)이 이격된 거리보다 클 수 있다.The input coupler (120) may have a shape in which the distance between the second electrode extension portion (126) and the metal rail extension portion (127) increases as it gets farther away from the waveguide along the longitudinal axis. For example, the second point may be a point further from the graphene-based waveguide (110) along the longitudinal axis than the first point. The distance between the second electrode extension portion (126) and the metal rail extension portion (127) at the second point may be greater than the distance between the second electrode extension portion (126) and the metal rail extension portion (127) at the first point.

출력 커플러(130)는, 제2 전극 연장 부분(136) 및 금속 레일 연장 부분(137)이 이격된 거리가 도파관으로부터 길이방향 축을 따라 멀어질수록 증가하는 형상을 가질 수 있다. 예를 들어, 제4 지점은 길이 방향 축을 따라 그래핀 기반의 도파관(110)으로부터 제3 지점보다 먼 지점일 수 있다. 제4 지점에서 제2 전극 연장 부분(136) 및 금속 레일 연장 부분(137)이 이격된 거리는 제3 지점에서 제2 전극 연장 부분(136) 및 금속 레일 연장 부분(137)이 이격된 거리보다 클 수 있다.The output coupler (130) may have a shape in which the distance between the second electrode extension portion (136) and the metal rail extension portion (137) increases as it gets farther away from the waveguide along the longitudinal axis. For example, the fourth point may be a point further away from the graphene-based waveguide (110) along the longitudinal axis than the third point. The distance between the second electrode extension portion (136) and the metal rail extension portion (137) at the fourth point may be greater than the distance between the second electrode extension portion (136) and the metal rail extension portion (137) at the third point.

입력 커플러(120)는, 실리콘 스트립(111a)으로부터 일측으로 연장되는 실리콘 스트립 연장부분을 포함할 수 있다. 출력 커플러(130)는, 실리콘 스트립(111a)으로부터 타측으로 연장되는 실리콘 스트립 연장부분을 포함할 수 있다.The input coupler (120) may include a silicon strip extension portion extending from the silicon strip (111a) to one side. The output coupler (130) may include a silicon strip extension portion extending from the silicon strip (111a) to the other side.

입력 커플러(120)의 실리콘 스트립의 연장부분의 너비는, 길이 방향 축을 따라 그래핀 기반의 도파관(110)으로부터 위치가 멀어질수록, 실리콘 스트립(111a)의 너비(ws)로부터 실리콘 포토닉 도파관의 실리콘 스트립 너비(예를 들어, 450nm일 수 있음)까지, 선형적으로 증가할 수 있다. 출력 커플러(130)의 실리콘 스트립의 연장부분의 너비는, 길이 방향 축을 따라 그래핀 기반의 도파관(110)으로부터 위치가 멀어질수록, 실리콘 스트립(111a)의 너비(ws)로부터 실리콘 포토닉 도파관의 실리콘 스트립 너비(예를 들어, 450nm)까지 선형적으로 증가할 수 있다. The width of the extended portion of the silicon strip of the input coupler (120) may linearly increase from the width (w s ) of the silicon strip (111a) to the silicon strip width (e.g., 450 nm) of the silicon photonic waveguide as the position gets farther away from the graphene-based waveguide (110) along the longitudinal axis. The width of the extended portion of the silicon strip of the output coupler (130) may linearly increase from the width (w s ) of the silicon strip (111a) to the silicon strip width (e.g., 450 nm) of the silicon photonic waveguide as the position gets farther away from the graphene-based waveguide (110) along the longitudinal axis.

입력 커플러(120)의 제2 전극 연장 부분(126) 및 금속 레일 연장 부분(127)이 이격된 거리는, 길이 방향 축을 따라 그래핀 기반의 도파관(110)으로부터 위치가 멀어질수록, 슬롯의 너비(wm)로부터 선형적으로 증가할 수 있다. 출력 커플러(130)의 제2 전극 연장 부분(136) 및 금속 레일 연장 부분(137)이 이격된 거리는, 길이 방향 축을 따라 그래핀 기반의 도파관(110)으로부터 위치가 멀어질수록, 슬롯의 너비(wm)에서부터 선형적으로 증가할 수 있다.The distance at which the second electrode extension portion (126) and the metal rail extension portion (127) of the input coupler (120) are spaced apart may linearly increase from the width (w m ) of the slot as the position gets farther away from the graphene-based waveguide (110) along the longitudinal axis. The distance at which the second electrode extension portion (136) and the metal rail extension portion (137) of the output coupler (130) are spaced apart may linearly increase from the width (w m ) of the slot as the position gets farther away from the graphene-based waveguide (110) along the longitudinal axis.

변조기(100)에 포함된 그래핀 기반의 도파관(110)에 있어서, 제1 그래핀 레이어(112)의 전위와 제2 그래핀 레이어(114)의 전위가 상이할 때, 제1 그래핀 레이어(112)와 제2 그래핀 레이어(114) 사이에 용량성 결합이 형성될 수 있다.In a graphene-based waveguide (110) included in a modulator (100), when the potential of the first graphene layer (112) and the potential of the second graphene layer (114) are different, capacitive coupling can be formed between the first graphene layer (112) and the second graphene layer (114).

변조기(100)에 포함된 그래핀 기반의 도파관(110)은, 제2 전극(116) 및 금속 레일(117) 사이에 정의되는 슬롯을 통하여, 제1 그래핀 레이어(112) 및 제2 그래핀 레이어(114) 사이에 한정되는 전기장을 강화할 수 있다.The graphene-based waveguide (110) included in the modulator (100) can strengthen the electric field limited between the first graphene layer (112) and the second graphene layer (114) through a slot defined between the second electrode (116) and the metal rail (117).

그래핀 기반의 도파관을 분석하기 위하여 Lumerical Inc.의 유한차분법에 기반한 아이겐모드 솔버(eigenmode solver)가 사용될 수 있다. 실리콘(Si), 산화 실리콘(SiO2), 산화 알루미늄(Al2O3) 및 금의 굴절률은 1550nm의 파장에서 각각 3.45, 1.44, 1.74, 0.559+i9.81일 수 있다. 그래핀은 광학 전도도(σg)를 갖는 전도 경계(conducting boundary)로 처리(treat)될 수 있다. 그래핀의 이완 시간(relaxation time)이 0.1ps로 설정되는 것으로 가정 하에, Kubo 공식에서 파생된 분석식은 광학 전도도(σg)에 대하여 사용될 수 있다. To analyze the graphene-based waveguide, the eigenmode solver based on the finite difference method of Lumerical Inc. can be used. The refractive indices of silicon (Si), silicon oxide (SiO 2 ), aluminum oxide (Al 2 O 3 ), and gold can be 3.45, 1.44, 1.74, and 0.559+i9.81 at a wavelength of 1550 nm, respectively. Graphene can be treated as a conducting boundary with optical conductivity (σ g ). Assuming that the relaxation time of graphene is set to 0.1 ps, the analytical expression derived from the Kubo formula can be used for the optical conductivity (σ g ).

다양한 슬롯의 너비(wm) 및 실리콘 스트립의 너비(ws) 값에 대해 제1 그래핀이 차지하는 영역과 제2 그래핀이 차지하는 영역이 중첩되는 영역의 너비(wo)와 금속 레일의 너비(wr)가 무한하고 슬롯의 높이(hm)가 150nm라는 가정 하에서, 주로 너비 방향(y 방향)으로 편광되는 그래핀 기반의 도파관 모드가 결정될 수 있다. 모드 전력이 1mW가 되도록 모드의 전기장과 자기장이 정규화될 수 있다. 그래핀 층은 전기장(E)의 면내 성분(Ey)과 상호 작용하므로, 그래핀 층의 위치에 전기장의 면내 성분(Ey)이 얼마나 많이 존재하는 지 확인할 필요가 있을 수 있다. 이를 위해 단위 길이 당 전기장의 면내 성분(Ey)의 한정(confinement) 팩터(Г(z))를 하기의 수학식 1과 같이 정의할 수 있다.Under the assumption that the width (w o ) of the overlapping region occupied by the first graphene and the area occupied by the second graphene and the width (w r ) of the metal rail are infinite and the height (h m ) of the slot is 150 nm for various values of the width (w m ) of the slot and the width (w s ) of the silicon strip, the graphene-based waveguide mode polarized mainly in the width direction (y direction) can be determined. The electric and magnetic fields of the mode can be normalized so that the mode power becomes 1 mW. Since the graphene layer interacts with the in-plane component (E y ) of the electric field (E), it may be necessary to determine how much of the in-plane component (E y ) of the electric field exists at the location of the graphene layer. To this end, the confinement factor (Г(z)) of the in-plane component (E y ) of the electric field per unit length can be defined as shown in the following mathematical expression 1.

여기서 LZ는 높이가 z인 수평 직선을 나타내고, A는 도파관의 무한 단면을 나타낼 수 있다. 슬롯의 너비(wm) 및 실리콘 스트립의 너비(ws)의 다양한 값에 대해 전기장의 면내 성분의 한정 팩터(Г(z))가 계산될 수 있다.Here, L Z represents a horizontal straight line with height z, and A can represent an infinite cross-section of the waveguide. The limiting factor (G(z)) of the in-plane component of the electric field can be calculated for various values of the slot width (w m ) and the silicon strip width (w s ).

도 4는, 모드 전기장(mode electric field)의 프로파일(profile)을 나타낸다. 프로파일(411)은, 실리콘 스트립의 너비(ws)가 150nm이고, 슬롯의 너비(wm)는 150nm인 경우에 모드 전기장의 프로파일이다. 프로파일(412)은 실리콘 스트립의 너비(ws)가 150nm이고, 슬롯의 너비(wm)는 200nm인 경우에 모드 전기장의 프로파일이다. 프로파일(413)은 실리콘 스트립의 너비(ws)가 150nm이고, 슬롯의 너비(wm)는 250nm인 경우에 모드 전기장의 프로파일이다. 프로파일(421)은 실리콘 스트립의 너비(ws)가 320nm이고, 슬롯의 너비(wm)는 250nm인 경우에 모드 전기장의 프로파일이다. 프로파일(422)은 실리콘 스트립의 너비(ws)가 320nm이고, 슬롯의 너비(wm)는 320nm인 경우에 모드 전기장의 프로파일이다. 프로파일(423)은 실리콘 스트립의 너비(ws)가 320nm이고, 슬롯의 너비(wm)는 450nm인 경우에 모드 전기장의 프로파일이다. 프로파일(431)은 실리콘 스트립의 너비(ws)가 450nm이고, 슬롯의 너비(wm)는 250nm인 경우에 모드 전기장의 프로파일이다. 프로파일(432)은 실리콘 스트립의 너비(ws)가 450nm이고, 슬롯의 너비(wm)는 320nm인 경우에 모드 전기장의 프로파일이다. 프로파일(433)은 실리콘 스트립의 너비(ws)가 450nm이고, 슬롯의 너비(wm)는 450nm인 경우에 모드 전기장의 프로파일이다.FIG. 4 shows profiles of mode electric fields. Profile (411) is a profile of a mode electric field when the width (w s ) of a silicon strip is 150 nm and the width (w m ) of a slot is 150 nm. Profile (412) is a profile of a mode electric field when the width (w s ) of a silicon strip is 150 nm and the width (w m ) of a slot is 200 nm. Profile (413) is a profile of a mode electric field when the width (w s ) of a silicon strip is 150 nm and the width (w m ) of a slot is 250 nm. Profile (421) is a profile of a mode electric field when the width (w s ) of a silicon strip is 320 nm and the width (w m ) of a slot is 250 nm. Profile (422) is a profile of a mode electric field when the width (w s ) of the silicon strip is 320 nm and the width (w m ) of the slot is 320 nm. Profile (423) is a profile of a mode electric field when the width (w s ) of the silicon strip is 320 nm and the width (w m ) of the slot is 450 nm. Profile (431) is a profile of a mode electric field when the width (w s ) of the silicon strip is 450 nm and the width (w m ) of the slot is 250 nm. Profile (432) is a profile of a mode electric field when the width (w s ) of the silicon strip is 450 nm and the width (w m ) of the slot is 320 nm. Profile (433) is a profile of a mode electric field when the width (w s ) of the silicon strip is 450 nm and the width (w m ) of the slot is 450 nm.

도 5 내지 도 7은 단위 길이 당 전기장의 면내 성분의 한정 팩터 Г(z)의 곡선을 나타낸다. 도 5는 실리콘 스트립의 너비(ws)가 150nm일 때, 슬롯의 너비(wm)가 150nm인 경우에 한정 팩터 Г(z)의 곡선(501), 슬롯의 너비(wm)가 200nm인 경우에 한정 팩터 Г(z)의 곡선(502), 및 슬롯의 너비(wm)가 250nm인 경우에 한정 팩터 Г(z)의 곡선(503)을 나타낸다. 도 6은 실리콘 스트립의 너비(ws)가 320nm일 때, 슬롯의 너비(wm)가 250nm인 경우에 한정 팩터 Г(z)의 곡선(601), 슬롯의 너비(wm)가 320nm인 곡선(602), 및 슬롯의 너비(wm)가 450nm인 경우에 한정 팩터 Г(z)의 곡선(603)을 나타낸다. 도 7은 실리콘 스트립의 너비(ws)가 450nm일 때, 슬롯의 너비(wm)가 250nm인 경우에 한정 팩터 Г(z)의 곡선(701), 슬롯의 너비(wm)가 320nm인 한정 팩터 Г(z)의 곡선(702), 및 슬롯의 너비(wm)가 450nm인 경우에 한정 팩터 Г(z)의 곡선(703)을 나타낸다. 도 5 내지 도 7에서 수직 점선들은 두 그래핀 레이어의 위치를 나타낸다.Figures 5 to 7 show curves of the confinement factor G(z) of the in-plane component of the electric field per unit length. Figure 5 shows a curve (501) of the confinement factor G(z) when the width (w s ) of the silicon strip is 150 nm and the width (w m ) of the slot is 150 nm, a curve (502) of the confinement factor G(z) when the width (w m ) of the slot is 200 nm, and a curve (503) of the confinement factor G(z) when the width (w m ) of the slot is 250 nm. FIG. 6 shows a curve (601) of the confinement factor G(z) when the width (w s ) of the silicon strip is 320 nm and the width (w m ) of the slot is 250 nm, a curve (602) of the confinement factor G( z ) when the width (w m ) of the slot is 320 nm, and a curve (603) of the confinement factor G(z) when the width (w m ) of the slot is 450 nm. FIG. 7 shows a curve (701) of the confinement factor G(z) when the width (w m ) of the silicon strip is 450 nm and the width (w m ) of the slot is 250 nm, a curve (702) of the confinement factor G(z) when the width (w m ) of the slot is 320 nm, and a curve (703) of the confinement factor G(z) when the width (w m ) of the slot is 450 nm. In Figures 5 to 7, vertical dotted lines indicate the positions of the two graphene layers.

슬롯의 너비(wm) 또는 실리콘 스트립의 너비(ws)가 임계 너비 이하일 때 대부분의 전기장은 주로 슬롯에 한정될 수 있으며, 특히 슬롯의 코너와 실리콘 스트립의 코너 사이 영역에서 강하게 한정될 수 있다. 그래핀 레이어의 위치에서 한정 팩터(Г(z))의 피크가 나타나는 것이 확인될 수 있으며, 그래핀 기반의 도파관이 강한 광-그래핀 상호작용을 가질 수 있다. 산화 실리콘을 포함하는 실리콘 스트립의 경우, 기본 TE 모드는 실리콘 스트립 너비가 210nm보다 클 때 1550nm의 파장에서 서포트될 수 있다.When the width of the slot (w m ) or the width of the silicon strip (w s ) is less than the critical width, most of the electric field can be mainly confined in the slot, especially strongly confined in the region between the corner of the slot and the corner of the silicon strip. It can be confirmed that the peak of the confinement factor (G(z)) appears at the position of the graphene layer, indicating that the graphene-based waveguide can have strong light-graphene interaction. For the silicon strip including silicon oxide, the fundamental TE mode can be supported at a wavelength of 1550 nm when the silicon strip width is larger than 210 nm.

실리콘 스트립의 너비(ws)가 150nm인 경우에 모드 전기장의 프로파일(411, 412, 및 413)에 나타난 바와 같이, 슬롯이 그래핀 기반의 도파관 모드를 서포트할 수 있다.As shown in the profiles of the mode electric fields (411, 412, and 413) when the width (w s ) of the silicon strip is 150 nm, the slot can support the graphene-based waveguide mode.

도 5에 나타난 바와 같이, 슬롯의 너비(wm)가 증가함에 따라 슬롯에 한정되는 전기장이 약해지고 한정 팩터(Г(z))가 감소할 수 있다. 실리콘 스트립의 너비(ws)가 320nm인 경우에 모드 전기장의 프로파일(421, 422, 및 423)에 나타난 바와 같이, 슬롯의 너비(wm)가 증가함에 따라, 실리콘 스트립에 한정되는 전기장이 증가할 수 있다. As shown in Fig. 5, as the width (w m ) of the slot increases, the electric field confined to the slot may weaken and the confinement factor (G(z)) may decrease. As shown in the profiles of the mode electric fields (421, 422, and 423) when the width (w s ) of the silicon strip is 320 nm, as the width (w m ) of the slot increases, the electric field confined to the silicon strip may increase.

도 6에서 실리콘 스트립이 존재하는 높이의 범위(예를 들어, z가 -0.125μm이상 및 0.125μm이하인 범위)에서, 슬롯의 너비(wm)가 증가함에 따라 한정 팩터(Г(z))가 증가할 수 있다. 슬롯의 너비(wm)가 실리콘 스트립의 너비(ws) 이하일 때, 그래핀 레이어의 위치에서 한정 팩터(Г(z))는 실리콘 스트립이 존재하는 높이의 범위의 한정 팩터(Г(z))보다 더 클 수 있다. 실리콘 스트립의 너비(ws)가 450nm인 경우에 모드 전기장의 프로파일(431, 432, 및 433)에 나타난 바와 같이, 슬롯의 너비(wm)가 임계 너비(예를 들어, 220nm) 초과하면, 실리콘 스트립이 그래핀 기반의 도파관 모드를 주로 서포트할 수 있다. As the width of the slot (w m ) increases in the range of heights in which the silicon strips exist in FIG. 6 (e.g., the range where z is equal to or greater than -0.125 μm and equal to or less than 0.125 μm), the confinement factor (G(z)) may increase. When the width of the slot (w m ) is equal to or less than the width of the silicon strip (w s ), the confinement factor (G(z)) at the position of the graphene layer may be larger than the confinement factor (G(z)) in the range of heights in which the silicon strips exist. As shown in the profiles of the mode electric fields (431, 432, and 433) when the width of the silicon strip (w s ) is 450 nm, when the width of the slot (w m ) exceeds a critical width (e.g., 220 nm), the silicon strips may mainly support the graphene-based waveguide mode.

도 7에 나타난 바와 같이, 슬롯의 너비(wm)와 실리콘 스트립의 너비(ws)가 같을 때, 실리콘 스트립이 존재하는 높이의 범위의 한정 팩터(Г(z))는 그래핀 레이어의 위치에서 한정 팩터(Г(z))와 비슷한 수준일 수 있다. 실리콘 스트립의 너비(ws)와 관계없이, 슬롯의 너비(wm)와 실리콘 스트립의 너비(ws)가 같을 때, 한정 팩터(Г(z))가 두 개의 피크를 가질 수 있다. 실리콘 스트립의 너비(ws)가 150nm 또는 320nm일 때, 한정 팩터(Г(z))는 그래핀 레이어의 위치에서 매우 클 수 있다. 실리콘 스트립의 너비(ws)가 450nm일 때, 한정 팩터(Г(z))의 두 피크는 실리콘 스트립이 존재하는 높이의 범위에서 한정 팩터(Г(z)) 값과 비슷할 수 있다. As shown in Fig. 7, when the width of the slot (w m ) and the width of the silicon strip (w s ) are the same, the confinement factor (G(z)) in the range of heights where the silicon strip exists can be at a similar level to the confinement factor (G(z)) at the position of the graphene layer. Regardless of the width of the silicon strip (w s ), when the width of the slot (w m ) and the width of the silicon strip (w s ) are the same, the confinement factor (G(z)) can have two peaks. When the width of the silicon strip (w s ) is 150 nm or 320 nm, the confinement factor (G(z)) can be very large at the position of the graphene layer. When the width of the silicon strip (w s ) is 450 nm, the two peaks of the confinement factor (G(z)) can be similar to the value of the confinement factor (G(z)) in the range of heights where the silicon strip exists.

결과적으로, 실리콘 스트립의 너비(ws)가 150nm 또는 320nm일 때 슬롯의 너비(wm)와 실리콘 스트립의 너비(ws)가 같을 때 광-그래핀 상호 작용이 매우 강할 수 있다. 대조적으로, 실리콘 스트립의 너비(ws)가 450nm일 때 슬롯의 너비(wm)가220nm일 때 광-그래핀 상호 작용이 가장 강할 수 있다. 실리콘 스트립의 너비(ws)가 150nm 또는 320nm일 때 슬롯의 너비(wm)와 실리콘 스트립의 너비(ws)가 같도록 슬롯의 너비(wm)를 선택하는 방법 및 실리콘 스트립의 너비(ws)가 450nm일 때 슬롯의 너비(wm)를 선택하는 방법이 있을 수 있다. 슬롯의 너비(wm)를 선택하는 상이한 두 방법이 있을 수 있다.As a result, the light-graphene interaction can be very strong when the width of the slot (w m ) is equal to the width of the silicon strip (w s ) when the width of the silicon strip (w s ) is 150 nm or 320 nm. In contrast, the light-graphene interaction can be strongest when the width of the slot (w m ) is 220 nm when the width of the silicon strip (w s ) is 450 nm. There may be a method of selecting the width of the slot (w m ) such that the width of the slot (w m ) is equal to the width of the silicon strip (w s ) when the width of the silicon strip (w s ) is 150 nm or 320 nm, and a method of selecting the width of the slot (w m ) when the width of the silicon strip (w s ) is 450 nm. There may be two different methods of selecting the width of the slot (w m ).

변조기의 출력 전력은, 제1 전극 및 제2 전극 사이에 인가되는 전압을 조절함으로써 제어될 수 있다. 변조기가 제1 그래핀 레이어의 화학적 포텐셜(μC1)이 0.6eV이고 제2 그래핀 레이어의 화학적 포텐셜(μC2)이 -0.6eV로 정의될 수 있는 온 상태일 때, 변조기의 출력 전력이 높을 수 있다. 변조기가 제1 그래핀 레이어의 화학적 포텐셜(μC1)이 0.2eV이고 제2 그래핀 레이어의 화학적 포텐셜(μC2)이 -0.2eV로 정의될 수 있는 오프 상태일 때, 변조기의 출력 전력이 낮을 수 있다. The output power of the modulator can be controlled by adjusting the voltage applied between the first electrode and the second electrode. When the modulator is in an on state where the chemical potential (μ C1 ) of the first graphene layer can be defined as 0.6 eV and the chemical potential (μ C2 ) of the second graphene layer can be defined as -0.6 eV, the output power of the modulator can be high. When the modulator is in an off state where the chemical potential (μ C1 ) of the first graphene layer can be defined as 0.2 eV and the chemical potential (μ C2 ) of the second graphene layer can be defined as -0.2 eV, the output power of the modulator can be low.

그래핀 기반의 도파관의 변조 깊이(MDG)는 오프 상태와 온 상태 간 전파 손실 차이(예를 들어, 단위가 dB/μm임)로 정의될 수 있다. 그래핀 기반의 도파관의 삽입 손실(ILG)은 온 상태 전파 손실로 정의될 수 있다. 그래핀 기반의 도파관의 설계에서, 전술한 실리콘 스트립의 너비(ws), 슬롯의 너비(wm), 슬롯의 높이(hm)의 값은, 변조 깊이(MDG)를 임계 깊이 이상이고 그래핀 기반의 도파관의 삽입 손실(ILG)을 임계 손실 이하이도록 하는 수치 값으로 결정될 수 있다. 실리콘 스트립의 너비(ws), 슬롯의 너비(wm), 슬롯의 높이(hm)의 값이 변경되면서, 변조 깊이(MDG)와 그래핀 기반의 도파관의 삽입 손실(ILG)이 계산될 수 있다.The modulation depth (MD G ) of a graphene-based waveguide can be defined as the difference in propagation loss between the off-state and the on-state (e.g., the unit is dB/μm). The insertion loss (IL G ) of the graphene-based waveguide can be defined as the on-state propagation loss. In the design of the graphene-based waveguide, the values of the width of the silicon strip (w s ), the width of the slot (w m ), and the height of the slot (h m ) mentioned above can be determined as numerical values that make the modulation depth (MD G ) equal to or greater than a critical depth and the insertion loss (IL G ) of the graphene-based waveguide equal to or less than a critical loss. By changing the values of the width of the silicon strip (w s ), the width of the slot (w m ), and the height of the slot (h m ), the modulation depth (MD G ) and the insertion loss (IL G ) of the graphene-based waveguide can be calculated.

도 8은 그래핀 기반의 도파관의 삽입 손실(ILG)과 슬롯의 높이(hm) 간의 관계를 나타낸다. 곡선(801)은 실리콘 스트립의 너비(ws)가 150nm이고 슬롯의 너비(wm)가 150nm인 경우에 그래핀 기반의 도파관의 삽입 손실(ILG)의 곡선(801)이다. 곡선(802)은 실리콘 스트립의 너비(ws)가 300nm이고 슬롯의 너비(wm)가 300nm인 경우에 그래핀 기반의 도파관의 삽입 손실(ILG)의 곡선(802)이다. 곡선(803)은 실리콘 스트립의 너비(ws)가 450nm이고 슬롯의 너비(wm)가 220nm인 경우에 그래핀 기반의 도파관의 삽입 손실(ILG)의 곡선(803)이다. FIG. 8 shows the relationship between the insertion loss (IL G ) of a graphene-based waveguide and the height of a slot (h m ). Curve (801) is a curve (801) of the insertion loss (IL G ) of the graphene-based waveguide when the width (w s ) of the silicon strip is 150 nm and the width (w m ) of the slot is 150 nm. Curve (802) is a curve (802) of the insertion loss (IL G ) of the graphene-based waveguide when the width (w s ) of the silicon strip is 300 nm and the width (w m ) of the slot is 300 nm. Curve (803) is a curve (803) of the insertion loss (IL G ) of the graphene-based waveguide when the width (w s ) of the silicon strip is 450 nm and the width (w m ) of the slot is 220 nm.

도 8에 나타난 바와 같이, 슬롯의 높이(hm)가 증가함에 따라 그래핀 기반의 도파관의 삽입 손실(ILG)이 감소하며, 슬롯의 높이(hm)가 제1 임계 높이 이상일 때 그래핀 기반의 도파관의 삽입 손실(ILG)이 일정한 값에 접근할 수 있다. 슬롯의 높이(hm)가 제1 임계 높이 미만이면, 그래핀 기반의 도파관 모드의 전기장이 슬롯의 상단 표면으로 유출될 수 있어 슬롯의 하단 모서리뿐만 아니라 상단 모서리도 모드에 영향을 줄 수 있고, 그래핀 기반의 도파관의 삽입 손실(ILG)이 임계 삽입 손실 이상일 수 있다. 슬롯의 높이(hm)가 제1 임계 높이 이상이면, 전기장은 슬롯의 아래쪽 영역에 잘 한정되고, 그래핀 기반의 도파관의 삽입 손실(ILG)은 슬롯의 높이(hm)와 독립적일 수 있다. 그래핀 기반의 도파관의 삽입 손실(ILG)이 임계 손실 미만이도록, 슬롯의 높이(hm)가 제1 임계 높이로 결정될 수 있다. 제1 임계 높이는 150nm일 수 있다.As shown in Fig. 8, as the height of the slot (h m ) increases, the insertion loss (IL G ) of the graphene-based waveguide decreases, and when the height of the slot (h m ) is equal to or greater than a first critical height, the insertion loss (IL G ) of the graphene-based waveguide can approach a constant value. When the height of the slot (h m ) is less than the first critical height, the electric field of the graphene-based waveguide mode can leak to the top surface of the slot, so that not only the bottom edge but also the top edge of the slot can affect the mode, and the insertion loss (IL G ) of the graphene-based waveguide can be equal to or greater than the critical insertion loss. When the height of the slot (h m ) is equal to or greater than the first critical height, the electric field is well confined to the lower region of the slot, and the insertion loss (IL G ) of the graphene-based waveguide can be independent of the height of the slot (h m ). The height of the slot (h m ) can be determined as a first critical height so that the insertion loss (IL G ) of the graphene-based waveguide is less than the critical loss. The first critical height can be 150 nm.

도 9는 실리콘 스트립의 너비(ws)에 따른 그래핀 기반의 도파관의 변조 깊이를 최대로 할 수 있는 슬롯의 너비(wm,opt) 및 최대 그래핀 기반의 도파관의 변조 깊이(MDG)를 나타낸다. 실리콘 스트립의 너비(ws)를 일정하게 유지하며 슬롯의 너비(wm)를 변경하면서 변조 깊이(MDG)를 계산하고, 변조 깊이(MDG)를 최대로 만드는 최적 슬롯의 너비(wm,opt)를 결정할 수 있다. 도 9에 나타난 바와 같이, 최적 슬롯의 너비(wm,opt)는 실리콘 스트립의 너비(ws)의 함수로 나타날 수 있다. Fig. 9 shows the slot width (w m,opt ) that can maximize the modulation depth of a graphene-based waveguide according to the width (w s ) of a silicon strip, and the maximum modulation depth (MD G ) of the graphene-based waveguide. By keeping the width (w s ) of the silicon strip constant and changing the slot width (w m ), the modulation depth (MD G ) can be calculated, and the optimal slot width (w m,opt ) that maximizes the modulation depth (MD G ) can be determined. As shown in Fig. 9, the optimal slot width (w m,opt ) can be expressed as a function of the width (w s ) of the silicon strip.

도 9에서 나타난 바와 같이, 실리콘 스트립의 너비(ws)가 300nm이하인 경우, 최적 슬롯의 너비(wm,opt)는 실리콘 스트립의 너비(ws)일 수 있다. 실리콘 스트립의 너비(ws)가 300nm이상 및 340nm이하인 경우, 최적 슬롯의 너비(wm,opt)는 실리콘 스트립의 너비(ws)보다 약간 작을 수 있다. 실리콘 스트립의 너비(ws)가 340nm로부터 380nm까지 증가함에 따라 최적 슬롯의 너비(wm,opt)는 급격하게 감소할 수 있고, 실리콘 스트립의 너비(ws)가 380nm초과인 경우, 최적 슬롯의 너비(wm,opt)는 거의 변하지 않는다. 도 5 내지 도 7에서 나타난 바와 같이, 실리콘 스트립의 너비(ws)가 340nm이하고 실리콘 스트립의 너비(ws)와 슬롯의 너비(wm)가 비슷할 때, Г(z)가 그래핀 레이어의 위치에서 두 피크를 가지므로, 변조 깊이(MDG)가 최대일 수 있다.As shown in Fig. 9, when the width (w s ) of the silicon strip is 300 nm or less, the width of the optimal slot (w m,opt ) may be the width of the silicon strip (w s ). When the width (w s ) of the silicon strip is 300 nm or more and 340 nm or less, the width of the optimal slot (w m ,opt ) may be slightly smaller than the width (w s ) of the silicon strip. As the width (w s ) of the silicon strip increases from 340 nm to 380 nm, the width of the optimal slot (w m,opt ) may decrease rapidly, and when the width (w s ) of the silicon strip exceeds 380 nm, the width of the optimal slot (w m,opt ) hardly changes. As shown in FIGS. 5 to 7, when the width of the silicon strip (w s ) is less than 340 nm and the width of the silicon strip (w s ) and the width of the slot (w m ) are similar, G(z) has two peaks at the position of the graphene layer, so the modulation depth (MD G ) can be maximum.

최적 슬롯의 너비(wm,opt)와 실리콘 스트립의 너비(ws)의 관계를 통해, 실리콘 스트립의 너비(ws)의 범위에 따라 슬롯의 너비(wm)가 다르게 선택될 수 있다. 실리콘 스트립의 너비(ws)가 340nm이하인 경우, 슬롯의 너비(wm)는 실리콘 스트립의 너비(ws)와 비슷하게 선택될 수 있고, 실리콘 스트립의 너비(ws)가 340nm초과인 경우, 슬롯의 너비(wm)는 220nm와 비슷하게 선택될 수 있다. 도 9에 따르면, 실리콘 스트립의 너비(ws)가 340nm까지 증가함에 따라, 슬롯의 너비의 최적 값(wm,opt)이 증가하고, 그래핀 레이어의 위치에서 전기장의 면내 성분의 한정 팩터(Г(z))의 두 피크가 감소할 수 있고, 최대 변조 깊이(MDG)가 감소할 수 있다. 실리콘 스트립의 너비(ws)가 340nm로부터 증가하면 실리콘 스트립에 한정되는 전기장이 상당해지고, 제2 그래핀 레이어 위치의 한정 팩터(Г(z)) 피크가 감소할 수 있고, 최대 변조 깊이(MDG)는 계속하여 감소할 수 있다.Through the relationship between the optimal slot width (w m,opt ) and the silicon strip width (w s ), the slot width (w m ) can be selected differently depending on the range of the silicon strip width (w s ). When the silicon strip width (w s ) is 340 nm or less, the slot width (w m ) can be selected to be similar to the silicon strip width (w s ), and when the silicon strip width (w s ) exceeds 340 nm, the slot width (w m ) can be selected to be similar to 220 nm. According to Fig. 9, as the silicon strip width (w s ) increases to 340 nm, the optimal value of the slot width (w m,opt ) increases, the two peaks of the confinement factor (G(z)) of the in-plane component of the electric field at the position of the graphene layer can decrease, and the maximum modulation depth (MD G ) can decrease. As the width (w s ) of the silicon strip increases from 340 nm, the electric field confined to the silicon strip becomes significant, the confinement factor (G(z)) peak at the position of the second graphene layer can decrease, and the maximum modulation depth (MD G ) can continue to decrease.

도 10은 슬롯의 너비(wm)가 최적 슬롯의 너비(wm,opt)로 설정되어 계산된 그래핀 기반의 도파관의 삽입 손실(ILG)을 실리콘 스트립의 너비(ws)에 따라 나타낸다. Figure 10 shows the insertion loss (IL G ) of the graphene-based waveguide calculated with the slot width (w m ) set to the optimal slot width (w m,opt ) as a function of the width of the silicon strip (w s ).

변조 깊이(MDG)와 유사하게, 그래핀 기반의 도파관의 삽입 손실(ILG)은, 실리콘 스트립의 너비(ws)가 330nm까지 증가함에 따라 감소한다. 실리콘 스트립의 너비(ws)가 330nm로부터 증가함에 따라, 그래핀 기반의 도파관의 삽입 손실(ILG)은 빠르게 증가하여 포화될 수 있다. 두 그래핀 레이어의 화학적 포텐셜이 각각 +0.6eV, -0.6eV일 때, 그래핀 레이어에 의한 1550nm의 빛 흡수는 매우 작을 수 있다. 따라서 슬롯에 의한 흡수에 따라 그래핀 기반의 도파관의 삽입 손실(ILG)이 주로 결정될 수 있다. 슬롯의 너비(wm)가 임계 너비 이상일 때, 그래핀 기반의 도파관의 삽입 손실(ILG)이 임계 값 이하일 수 있다. 실리콘 스트립의 너비(ws)가 340nm로부터 증가함에 따라, 최적 슬롯의 너비(wm,opt)가 220nm로 빠르게 감소하고 그래핀 기반의 도파관의 삽입 손실(ILG)이 증가할 수 있다.Similar to the modulation depth (MD G ), the insertion loss (IL G ) of the graphene-based waveguide decreases as the width of the silicon strip (w s ) increases up to 330 nm. As the width of the silicon strip (w s ) increases from 330 nm, the insertion loss (IL G ) of the graphene-based waveguide increases rapidly and can be saturated. When the chemical potentials of the two graphene layers are +0.6 eV and -0.6 eV, respectively, the light absorption at 1550 nm by the graphene layers can be very small. Therefore, the insertion loss (IL G ) of the graphene-based waveguide can be mainly determined by the absorption by the slot. When the slot width (w m ) is larger than the critical width, the insertion loss (IL G ) of the graphene-based waveguide can be below the critical value. As the width of the silicon strip (w s ) increases from 340 nm, the width of the optimal slot (w m,opt ) rapidly decreases to 220 nm, which may increase the insertion loss (IL G ) of the graphene-based waveguide.

그래핀 기반의 도파관의 성능 지수(FoMG)는, 그래핀 기반의 도파관의 삽입 손실(ILG)에 대한 변조 깊이(MDG)의 비율로 정의될 수 있다. 실리콘 스트립의 너비(ws)의 값은, 그래핀 기반의 도파관의 성능 지수(FoMG)에 기초하여 선택될 수 있다. 도 10은 실리콘 스트립의 너비(ws)에 따른 그래핀 기반의 도파관의 삽입 손실(ILG) 및 그래핀 기반의 도파관의 성능 지수(FoMG)를 나타낸다. 그래핀 기반의 도파관의 성능 지수(FoMG)가 실리콘 스트립의 너비(ws)의 함수로 나타날 수 있다. 실리콘 스트립의 너비(ws)가 330nm이고 슬롯의 너비(wm)가 324nm일 때, 그래핀 기반의 도파관의 성능 지수(FoMG)가 3.90의 최댓값을 가질 수 있다. 이 때 변조 깊이(MDG)가 0.682dB/μm일 수 있고, 그래핀 기반의 도파관의 삽입 손실(ILG)이 0.175/μm일 수 있다. The figure of merit (FoM G ) of a graphene-based waveguide can be defined as the ratio of the modulation depth (MD G ) to the insertion loss (IL G ) of the graphene-based waveguide. The value of the width (w s ) of the silicon strip can be selected based on the figure of merit (FoM G ) of the graphene-based waveguide. Fig. 10 shows the insertion loss (IL G ) of the graphene-based waveguide and the figure of merit (FoM G ) of the graphene-based waveguide according to the width (w s ) of the silicon strip. The figure of merit (FoM G ) of the graphene-based waveguide can be expressed as a function of the width (w s ) of the silicon strip. When the width (w s ) of the silicon strip is 330 nm and the width (w m ) of the slot is 324 nm, the figure of merit (FoM G ) of the graphene-based waveguide can have a maximum value of 3.90. At this time, the modulation depth (MD G ) can be 0.682 dB/μm, and the insertion loss (IL G ) of the graphene-based waveguide can be 0.175/μm.

그래핀 기반의 도파관(110)과 구조적으로 유사한 다른 도파관은, 슬롯의 너비가 200nm이고, 실리콘 스트립의 너비는 150nm이며, 변조 깊이는 0.316dB/μm이고, 삽입 손실이 0.087dB/μm이며 및 성능 지수가 3.63일 수 있다. 본원 발명의 그래핀 기반의 도파관(110)의 성능 지수보다 다른 도파관의 성능 지수가 더 작을 수 있다. 또한 아래에서 설명될 바와 같이, 그래핀 기반의 도파관의 너비가 좁을수록 더 긴 커플러가 요구될 수 있고, 다른 도파관은 커플러 손실이 더 클 수 있다.Another waveguide structurally similar to the graphene-based waveguide (110) may have a slot width of 200 nm, a silicon strip width of 150 nm, a modulation depth of 0.316 dB/μm, an insertion loss of 0.087 dB/μm, and a figure of merit of 3.63. The figure of merit of the other waveguide may be smaller than that of the graphene-based waveguide (110) of the present invention. In addition, as will be described below, a narrower graphene-based waveguide may require a longer coupler, and the other waveguide may have higher coupler loss.

전계 흡수 변조기(Electro-absorption Modulator; EAM)는 임계 크기 이하의 크기 및 임계 손실 이하의 손실을 가질 수 있다. 커플러의 슬롯의 너비(wc)는, 커플러의 길이(lc)와 그래핀 기반의 도파관으로부터 가장 멀리 떨어진 지점의 제2 전극 연장 부분(126) 및 금속 레일 연장 부분(127) 간에 이격된 거리로 정의될 수 있다. EAM가 임계 크기 이하의 크기 및 임계 손실 이하의 손실을 가질 수 있도록, 커플러의 슬롯의 너비(wc)가 결정되어야 하며, 요구되면 그래핀 기반의 도파관이 미세 조정될 수 있다. Lumerical Inc.의 유한차분 시간 도메인 방법(finite difference time domain; FDTD)을 사용하여 변조기가 시뮬레이션됨으로써 커플러 손실이 계산될 수 있다. 그래핀 기반의 도파관 모드의 필드 프로파일(field profile)이 그래핀 레이어에 영향을 거의 받지 않을 수 있기 때문에, 단순성을 위하여 그래핀 레이어가 없는 그래핀 기반의 도파관이 고려될 수 있다. An electro-absorption modulator (EAM) can have a subcritical size and a subcritical loss. The width of the slot (w c ) of the coupler can be defined as the distance between the second electrode extension (126) and the metal rail extension (127) at the farthest point from the coupler length (l c ) and the graphene-based waveguide. The width of the slot (w c ) of the coupler should be determined so that the EAM can have a subcritical size and a subcritical loss, and the graphene-based waveguide can be fine-tuned if required. The modulator can be simulated using the finite difference time domain (FDTD) method of Lumerical Inc., and the coupler loss can be calculated. For simplicity, a graphene-based waveguide without a graphene layer can be considered because the field profile of a graphene-based waveguide mode can be little affected by the graphene layer.

커플러 손실은, 입력 실리콘 포토닉 도파관 및 출력 실리콘 포토닉 도파관 간의 전력 손실(dB)에서 그래핀 기반의 도파관의 손실(dB)을 빼고 2로 나눈 값으로 정의될 수 있다. 주어진 실리콘 스트립의 너비(ws)에 대해, 최적의 슬롯의 너비(wm,opt)로 슬롯의 너비(wm)가 설정되고, 커플러 손실이 최소인 최적 커플러의 길이(lc,opt)가 결정될 수 있다. The coupler loss can be defined as the power loss (dB) between the input silicon photonic waveguide and the output silicon photonic waveguide minus the loss (dB) of the graphene-based waveguide divided by 2. For a given silicon strip width (w s ), the width of the slot (w m,opt ) can be set as the optimal slot width, and the length (l c,opt ) of the optimal coupler with the minimum coupler loss can be determined.

도 11은 실리콘 스트립의 너비(ws)에 따른 커플러 손실을 최소로 할 수 있는 커플러 길이(lc,opt)를 나타낸다. 도 12는 실리콘 스트립의 너비(ws)에 따른 커플러 손실(Coupler loss)을 나타낸다. 실리콘 스트립의 너비(ws)가 340nm까지 증가함에 따라, 슬롯의 너비(wm)가 증가할 수 있고, 최적 커플러의 길이(lc,opt) 및 커플러 손실이 모두 감소할 수 있다. 실리콘 스트립의 너비(ws)가 340nm으로부터 증가함에 따라 슬롯의 너비(wm)가 감소할 수 있고, 최적 커플러의 길이(lc,opt) 및 커플러 손실이 모두 증가할 수 있다. 따라서 그래핀 기반의 도파관의 성능 지수(FoMG)가 최대인 실리콘 스트립의 너비(ws)가 340nm일 때, 커플러 손실이 최소가 될 수 있다. 최적 커플러의 길이(lc,opt)는, 커플러의 슬롯의 너비(wc)가 증가함에 따라 증가하지만, 커플러의 슬롯의 너비(wc)가 500nm일 때 커플러 손실은, 커플러의 슬롯의 너비(wc)가 450nm 및 550nm일 때의 커플러 손실보다 작을 수 있다.Fig. 11 shows the coupler length (l c,opt ) that can minimize the coupler loss according to the width (w s ) of the silicon strip. Fig. 12 shows the coupler loss according to the width (w s ) of the silicon strip. As the width (w s ) of the silicon strip increases to 340 nm, the width of the slot (w m ) may increase, and both the optimal coupler length (l c,opt ) and the coupler loss may decrease. As the width (w s ) of the silicon strip increases from 340 nm, the width (w m ) of the slot may decrease, and both the optimal coupler length (l c,opt ) and the coupler loss may increase. Therefore, when the width (w s ) of the silicon strip at which the figure of merit (FoM G ) of the graphene-based waveguide is maximum is 340 nm, the coupler loss can be minimized. The length (l c,opt ) of the optimal coupler increases as the width (w c ) of the coupler slot increases, but the coupler loss when the width (w c ) of the coupler slot is 500 nm can be smaller than the coupler loss when the width (w c ) of the coupler slot is 450 nm and 550 nm.

실리콘 스트립의 너비(ws)와 커플러의 슬롯의 너비(wc)의 최적 값은 다음과 같이 결정될 수 있다. 일반적으로 근거리 데이터 통신에 사용되는 강도 변조기(intensity modulator)의 소광비(extinction ratio)는 몇 dB이다. 따라서 그래핀 기반의 도파관의 길이(lG)에서 얻은 소광비는 3dB(즉, 그래핀 기반의 도파관의 길이(lG)=3/변조 깊이(MDG))로 결정될 수 있다. The optimal values of the width of the silicon strip (w s ) and the width of the slot of the coupler (w c ) can be determined as follows. The extinction ratio of an intensity modulator typically used for short-range data communications is several dB. Therefore, the extinction ratio obtained from the length of the graphene-based waveguide (l G ) can be determined as 3 dB (i.e., the length of the graphene-based waveguide (l G ) = 3/modulation depth (MD G )).

변조기의 길이(lM)는 그래핀 기반의 도파관의 길이(lG)에 최적 커플러의 길이(lc,opt)의 두 배를 합한 값으로 주어질 수 있다. 변조기의 삽입 손실(ILM)은, 커플러 손실의 두 배에 그래핀 기반의 도파관의 길이(lG)와 그래핀 기반의 도파관의 삽입 손실(ILG)의 곱을 더한 값으로 계산될 수 있다. 도 13는, 계산된 변조기의 길이(lM)와 실리콘 스트립의 너비(ws)의 관계 및 변조기의 삽입 손실(ILM)과 실리콘 스트립의 너비(ws)의 관계를 나타낸다. The length of the modulator (l M ) can be given by the length of the graphene-based waveguide (l G ) plus twice the length of the optimal coupler (l c,opt ). The insertion loss of the modulator (IL M ) can be calculated by the product of twice the coupler loss plus the length of the graphene-based waveguide (l G ) plus the insertion loss of the graphene-based waveguide (IL G ). Figure 13 shows the relationship between the calculated length of the modulator (l M ) and the width of the silicon strip (w s ), and the relationship between the insertion loss of the modulator (IL M ) and the width of the silicon strip (w s ).

계산된 변조기의 길이(lM)와 실리콘 스트립의 너비(ws)의 관계는, 커플러의 슬롯의 너비(wc)가 450nm인 경우에 계산된 변조기의 길이(lM)의 곡선(1301a), 커플러의 슬롯의 너비(wc)가 500nm인 경우에 계산된 변조기의 길이(lM)의 곡선(1302a), 커플러의 슬롯의 너비(wc)가 550nm인 경우에 계산된 변조기의 길이(lM)의 곡선(1303a)을 통해 나타난다. 또한, 변조기의 삽입 손실(ILM)과 실리콘 스트립의 너비(ws)의 관계는, 커플러의 슬롯의 너비(wc)가 450nm인 경우에 변조기의 삽입 손실(ILM)의 곡선(1301b), 커플러의 슬롯의 너비(wc)가 500nm인 경우에 변조기의 삽입 손실(ILM)의 곡선(1302b), 커플러의 슬롯의 너비(wc)가 550nm인 경우에 변조기의 삽입 손실(ILM)의 곡선(1303b)을 통하여 나타난다.The relationship between the calculated modulator length (l M ) and the silicon strip width (w s ) is shown by the curve (1301a) of the calculated modulator length (l M ) when the slot width (w c ) of the coupler is 450 nm, the curve (1302a) of the calculated modulator length (l M ) when the slot width (w c ) of the coupler is 500 nm, and the curve (1303a) of the calculated modulator length (l M ) when the slot width (w c ) of the coupler is 550 nm. In addition, the relationship between the insertion loss (IL M ) of the modulator and the width (w s ) of the silicon strip is expressed by the curve (1301b) of the insertion loss (IL M ) of the modulator when the width (w c ) of the slot of the coupler is 450 nm, the curve (1302b) of the insertion loss (IL M ) of the modulator when the width (w c ) of the slot of the coupler is 500 nm, and the curve (1303b) of the insertion loss (IL M ) of the modulator when the width (w c ) of the slot of the coupler is 550 nm.

실리콘 스트립의 너비(ws)가 340nm까지 증가함에 따라 그래핀 기반의 도파관의 길이(lG)는 증가할 수 있지만 최적 커플러의 길이(lc,opt)는 감소할 수 있다. 실리콘 스트립의 너비(ws)가 340nm로부터 증가함에 따라, 그래핀 기반의 도파관의 길이(lG) 및 최적 커플러의 길이(lc,opt)가 모두 증가할 수 있고, 변조기의 길이(lM)가 빠르게 증가할 수 있다. 변조기의 삽입 손실(ILM)의 곡선은 그래핀 기반의 도파관의 삽입 손실(ILG) 및 커플러 손실의 곡선과 유사할 수 있다. 변조기의 성능 지수(FoMM)가 변조기의 길이(lM)와 변조기의 삽입 손실(ILM)의 곱의 역수로 정의될 수 있다. As the width of the silicon strip (w s ) increases to 340 nm, the length of the graphene-based waveguide (l G ) can increase, but the length of the optimal coupler (l c,opt ) can decrease. As the width of the silicon strip (w s ) increases from 340 nm, both the length of the graphene-based waveguide (l G ) and the length of the optimal coupler (l c,opt ) can increase, and the length of the modulator (l M ) can increase rapidly. The curve of the insertion loss (IL M ) of the modulator can be similar to the curves of the insertion loss (IL G ) and coupler loss of the graphene-based waveguide. The figure of merit (FoM M ) of the modulator can be defined as the inverse of the product of the length of the modulator (l M ) and the insertion loss of the modulator (IL M ).

도 14는 변조기의 성능 지수(FoMM)와 실리콘 스트립의 너비(ws)의 관계를 나타낸다. 곡선(1401)은 커플러의 슬롯의 너비(wc)가 450nm인 경우에 변조기의 성능 지수(FoMM)의 곡선이다. 곡선(1402)은, 커플러의 슬롯의 너비(wc)가 500nm인 경우에 변조기의 성능 지수(FoMM)의 곡선이다. 곡선(1403)은, 커플러의 슬롯의 너비(wc)가 550nm인 경우에 변조기의 성능 지수(FoMM)의 곡선이다. 변조기의 성능 지수(FoMM)는 실리콘 스트립의 너비(ws)가 320nm이고 커플러의 슬롯의 너비(wc)가 500nm일 때 최대일 수 있다. Fig. 14 shows the relationship between the figure of merit (FoM M ) of the modulator and the width (w s ) of the silicon strip. Curve (1401) is a curve of the figure of merit (FoM M ) of the modulator when the width (w c ) of the slot of the coupler is 450 nm. Curve (1402) is a curve of the figure of merit (FoM M ) of the modulator when the width (w c ) of the slot of the coupler is 500 nm. Curve (1403) is a curve of the figure of merit (FoM M ) of the modulator when the width (w c ) of the slot of the coupler is 550 nm. The figure of merit (FoM M ) of the modulator can be at its maximum when the width (w s ) of the silicon strip is 320 nm and the width (w c ) of the slot of the coupler is 500 nm.

실리콘 스트립의 너비(ws)가 320nm이고, 슬롯의 너비(wm)가 316nm이며, 커플러의 슬롯의 너비(wc)가 500nm이고, 커플러의 길이(lc)가 1.05μm이며, 그래핀 기반의 도파관의 길이(lG)가 4.13μm인 변조기가 설계될 수 있고, 이 때 설계된 변조기는 변조 깊이(MDG)가 0.729dB/μm이고 그래핀 기반의 도파관의 삽입 손실(ILG)은 0.187dB/μm일 수 있다. 최대 변조기의 성능 지수(FoMM)를 갖는 실리콘 스트립의 너비(ws)는, 최대 그래핀 기반의 도파관의 성능 지수(FoMG)를 갖는 실리콘 스트립의 너비(ws)와 다를 수 있다. 설계된 변조기의 길이(lM)는 6.23μm일 수 있고, 변조기의 삽입 손실(ILM)은 1.01dB일 수 있다. A modulator can be designed in which the width of the silicon strip (w s ) is 320 nm, the width of the slot (w m ) is 316 nm, the width of the coupler slot (w c ) is 500 nm, the length of the coupler (l c ) is 1.05 μm, and the length of the graphene-based waveguide (l G ) is 4.13 μm, and the designed modulator can have a modulation depth (MD G ) of 0.729 dB/μm and an insertion loss (IL G ) of the graphene-based waveguide of 0.187 dB/μm. The width (w s ) of the silicon strip having the maximum figure of merit (FoM M ) of the modulator may be different from the width (w s ) of the silicon strip having the maximum figure of merit (FoM G ) of the graphene-based waveguide. The length (l M ) of the designed modulator can be 6.23 μm, and the insertion loss (IL M ) of the modulator can be 1.01 dB.

도 15 및 도 16은 설계된 변조기가 오프 상태 및 온 상태일 때 실리콘 스트립의 중심을 지나고 높이 방향에 수직한 평면에서의 전기장 분포를 나타낸다. FDTD 방법을 사용하여 설계된 변조기를 시뮬레이션할 수 있다. 도 15에 나타난 바와 같이, 그래핀 레이어의 화학적 포텐셜이 0.2eV(예를 들어, 제1 그래핀 레이어의 화학적 포텐셜(μC1)이 0.2eV이고, 제2 그래핀 레이어의 화학적 포텐셜(μC2)이 -0.2eV임)이면 변조기를 통과하는 동안 전기장이 약해질 수 있고, 실리콘 스트립의 출력에서 전기장이 약할 수 있다. 반면, 도 16에 나타난 바와 같이, 그래핀 레이어의 화학적 포텐셜이 0.6eV(예를 들어, 제1 그래핀 레이어의 화학적 포텐셜(μC1)이 0.6eV이고, 제2 그래핀 레이어의 화학적 포텐셜(μC2)이 -0.6eV임)이면, 변조기를 통과하는 동안 전기장이 그래핀 레이어의 화학적 포텐셜이 0.2eV일 때보다 덜 약해질 수 있고, 실리콘 스트립의 출력에서 전기장이 그래핀 레이어의 화학적 포텐셜이 0.2eV일 때보다 강할 수 있다.Figures 15 and 16 show the electric field distribution in a plane perpendicular to the height direction and passing through the center of the silicon strip when the designed modulator is in the off-state and on-state. The designed modulator can be simulated using the FDTD method. As shown in Figure 15, when the chemical potential of the graphene layer is 0.2 eV (for example, the chemical potential (μ C1 ) of the first graphene layer is 0.2 eV and the chemical potential (μ C2 ) of the second graphene layer is -0.2 eV), the electric field may be weakened while passing through the modulator, and the electric field may be weak at the output of the silicon strip. On the other hand, as shown in Fig. 16, when the chemical potential of the graphene layer is 0.6 eV (for example, the chemical potential of the first graphene layer (μ C1 ) is 0.6 eV and the chemical potential of the second graphene layer (μ C2 ) is -0.6 eV), the electric field passing through the modulator may be less weak than when the chemical potential of the graphene layer is 0.2 eV, and the electric field at the output of the silicon strip may be stronger than when the chemical potential of the graphene layer is 0.2 eV.

앞에 서술된 설계 과정들에서, 제1 그래핀 레이어 및 제2 그래핀 레이어가 중첩되는 너비(wo) 및 금속 레일의 너비(wr)는 무한으로 가정할 수 있다. 실리콘 스트립의 너비(ws)가 320nm이고, 슬롯의 너비(wm)가 316nm이며, 금속 레일의 너비(wr)가 무한한 그래핀 기반의 도파관에서, 그래핀 레이어의 중첩 너비(wo)에 따른 변조 깊이(MDG) 및 그래핀 기반의 도파관의 삽입 손실(ILG)을 계산할 수 있다. 변조 깊이(MDG) 및 그래핀 기반의 도파관의 삽입 손실(ILG)은, 그래핀 기반의 도파관의 대부분의 전기장이 슬롯에 한정되기 때문에 그래핀 레이어의 중첩 너비(wo)가 제1 임계 너비 이상일 때 거의 일정할 수 있다. 그래핀 레이어의 중첩 너비(wo)가 제1 임계 너비 이상으로 설정될 수 있다. 제1 임계 너비는 500nm일 수 있다. In the design processes described above, the overlap width (w o ) of the first graphene layer and the second graphene layer and the width (w r ) of the metal rail can be assumed to be infinite. In a graphene-based waveguide with a silicon strip width (w s ) of 320 nm, a slot width (w m ) of 316 nm, and an infinite metal rail width (w r ), the modulation depth (MD G ) and the insertion loss (IL G ) of the graphene-based waveguide can be calculated according to the overlap width (w o ) of the graphene layers. The modulation depth (MD G ) and the insertion loss (IL G ) of the graphene-based waveguide can be almost constant when the overlap width (w o ) of the graphene layers is greater than or equal to a first critical width because most of the electric field in the graphene-based waveguide is confined to the slot. The overlap width (w o ) of the graphene layers can be set to be greater than or equal to the first critical width. The first critical width can be 500 nm.

금속 레일(117)의 일측과 제1 전극(115)이 이격된 거리(wg)가 무한이라는 가정하에, 금속 레일의 너비(wr)에 대하여 변조 깊이(MDG) 및 그래핀 기반의 도파관의 삽입 손실(ILG)이 계산될 수 있다. 금속 레일의 너비(wr)가 제2 임계 너비 이상일 때 변조 깊이(MDG) 및 그래핀 기반의 도파관의 삽입 손실(ILG)은 금속 레일의 너비(wr)와 거의 무관할 수 있다. 금속 레일의 너비(wr)는 제2 임계 너비 이상일 수 있다. 제2 임계 너비는 300nm일 수 있다.Assuming that the distance (w g ) between one side of the metal rail (117) and the first electrode (115) is infinite, the modulation depth (MD G ) and the insertion loss (IL G ) of the graphene-based waveguide can be calculated with respect to the width (w r ) of the metal rail. When the width (w r ) of the metal rail is equal to or greater than a second critical width, the modulation depth (MD G ) and the insertion loss (IL G ) of the graphene-based waveguide can be almost independent of the width (w r ) of the metal rail. The width (w r ) of the metal rail can be equal to or greater than the second critical width. The second critical width can be 300 nm.

도 17은 슬롯이 이상적인 위치로부터 너비 방향으로 벗어난 거리(d)에 따른 변조기의 삽입 손실(ILM) 및 소광비를 나타낸다. EAM가 제조(fabrication)되는 동안, 슬롯이 실리콘 스트립에 완벽하게 정렬되지 않을 수 있다. 이러한 제조 오차(fabrication error)의 영향을 확인하기 위하여 FDTD 방법이 사용될 수 있다. 슬롯이 이상적인 위치에서 너비 방향(y 방향)으로 이동된 EAM이 시뮬레이션될 수 있다. 입력 실리콘 포토닉 도파관 및 출력 실리콘 포토닉 도파관에 의하여 전달되는 광 전력(dB)에 대한 온 상태 및 오프 상태 간의 차이가 계산될 수 있다. 해당 차이로부터, 슬롯이 이상적인 위치로부터 너비 방향으로 벗어난 거리(d)에 대한 EAM의 소광비와 변조기의 삽입 손실(ILM)이 결정될 수 있다. Fig. 17 shows the insertion loss (IL M ) and extinction ratio of the modulator according to the distance (d) that the slot is displaced in the width direction from the ideal position. During the fabrication of the EAM, the slot may not be perfectly aligned with the silicon strip. The FDTD method can be used to identify the effect of this fabrication error. The EAM can be simulated in which the slot is displaced in the width direction (y direction) from the ideal position. The difference between the on-state and off-state for the optical power (dB) transmitted by the input silicon photonic waveguide and the output silicon photonic waveguide can be calculated. From the difference, the extinction ratio of the EAM and the insertion loss (IL M ) of the modulator can be determined according to the distance (d) that the slot is displaced in the width direction from the ideal position.

도 17에 나타난 바와 같이, 슬롯이 이상적인 위치로부터 너비 방향으로 벗어난 거리(d)가 70nm까지 증가하는 동안 슬롯이 이상적인 위치로부터 너비 방향으로 벗어난 거리(d)가 40nm인 경우를 제외하면, 소광비와 변조기의 삽입 손실(ILM)은 이상적인 값에서 크게 벗어나지 않을 수 있다. 슬롯이 이상적인 위치로부터 너비 방향으로 벗어난 거리(d)가 40nm일 때, 그래핀 기반의 도파관 모드가 출력 커플러에 의하여 실리콘 도파관 모드로 잘 변환되지 않고 커플러에서 반사될 수 있다. 슬롯이 이상적인 위치로부터 너비 방향으로 벗어난 거리(d)가 40nm일 때, 그래핀 기반의 도파관 모드는, 거의 반대칭(antisymmetric)이고 대칭적인 실리콘 도파관 모드로 매칭하지 않기 때문일 수 있다. 정렬 공정의 허용 오차는 30nm일 수 있지만, 70nm의 정렬 오차는 허용될 수 있다.As shown in Fig. 17, the extinction ratio and the insertion loss (IL M ) of the modulator may not deviate significantly from the ideal values, except for the case where the slot is deviated from the ideal position in the width direction (d) by 40 nm while the distance ( d ) that the slot deviates from the ideal position in the width direction increases up to 70 nm. When the slot is deviated from the ideal position in the width direction by 40 nm, the graphene-based waveguide mode may not be well converted into the silicon waveguide mode by the output coupler and may be reflected at the coupler. This may be because when the slot is deviated from the ideal position in the width direction by 40 nm, the graphene-based waveguide mode is almost antisymmetric and does not match with the symmetric silicon waveguide mode. The tolerance of the alignment process may be 30 nm, but an alignment error of 70 nm can be tolerated.

마지막으로, EAM의 3 dB 대역폭 및 에너지 소비가 분석될 수 있다. 이를 위하여, EAM의 장치 커패시턴스 및 저항이 결정될 수 있다. EAM의 장치 커패시턴스 및 저항은, 금속 레일(117)의 일측과 제1 전극(115)이 이격된 거리(wg)에 영향을 받을 수 있다. 금속 레일(117)의 일측과 제1 전극(115)이 이격된 거리(wg)가 제3 임계 너비 미만이면, 제1 전극과 금속 레일 사이에 기생 커패시턴스는 무시할 수 없으며, 장치의 커패시턴스에 영향을 줄 수 있다. 금속 레일(117)의 일측과 제1 전극(115)이 이격된 거리(wg)가 제3 임계 너비 이상이면, 장치 저항이 커질 수 있다. Lumerical Inc.사의 상용 소프트웨어 Device를 사용하여 기생 커패시턴스를 계산한 결과, 금속 레일(117)의 일측과 제1 전극(115)이 이격된 거리(wg)이 제3 임계 너비 이상인 경우의 장치 커패시턴스에 비해 무시할 수 있을 수 있다. 제3 임계 너비는 400nm일 수 있다. Finally, the 3 dB bandwidth and energy consumption of the EAM can be analyzed. For this purpose, the device capacitance and resistance of the EAM can be determined. The device capacitance and resistance of the EAM can be affected by the distance (w g ) between one side of the metal rail (117) and the first electrode (115). If the distance (w g ) between one side of the metal rail (117) and the first electrode (115) is less than the third critical width, the parasitic capacitance between the first electrode and the metal rail cannot be ignored and can affect the capacitance of the device. If the distance (w g ) between one side of the metal rail (117) and the first electrode (115) is greater than the third critical width, the device resistance can increase. As a result of calculating the parasitic capacitance using commercial software Device of Lumerical Inc., it can be ignored compared to the device capacitance when the distance (w g ) between one side of the metal rail (117) and the first electrode (115) is equal to or greater than the third critical width. The third critical width can be 400 nm.

장치 커패시턴스(Cd)는 두 그래핀 레이어 사이의 평행판 커패시턴스(parallel-plate capacitance)(Cg) 및 그래핀 레이어의 퀀텀 커패시턴스(quantum capacitance of graphene)(Cq)에 의하여 결정될 수 있다. ε0가 진공 유전율이고, εa가 절연층의 유전 상수, ta는 절연층의 두께일 때, 두 그래핀 레이어 사이의 평행판 커패시턴스(Cg)는 하기의 수학식 2을 통해 계산될 수 있다. 절연층은 산화 알루미늄일 수 있으며, 절연층(εa)의 유전 상수는 10.3일 수 있다. The device capacitance (C d ) can be determined by the parallel-plate capacitance (C g ) between the two graphene layers and the quantum capacitance of graphene (C q ). When ε 0 is the vacuum permittivity, ε a is the dielectric constant of the insulating layer, and t a is the thickness of the insulating layer, the parallel-plate capacitance (C g ) between the two graphene layers can be calculated using the following mathematical expression 2. The insulating layer can be aluminum oxide, and the dielectric constant of the insulating layer (ε a ) can be 10.3.

e가 전자 전하이고, 는 리듀스드 플랑크 상수(reduced Planck constant)이며, vF는 그래핀의 페르미 속도이고, w1는 금속 레일의 너비(wr), 그래핀 레이어의 중첩 너비 (wo)를 2로 나눈 값, 및 슬롯의 너비(wm)를 2로 나눈 값의 합이며, w2는 그래핀 레이어의 중첩 너비 (wo)일 때, 제1 그래핀 레이어의 퀀텀 커패시턴스(Cq1) 및 제2 그래핀 레이어의 퀀텀 커패시턴스(Cq2)는 하기의 수학식 3을 통해 계산될 수 있다. e is the electronic charge, is the reduced Planck constant, v F is the Fermi velocity of graphene, w 1 is the sum of the width of the metal rail (w r ), the overlap width of the graphene layers (w o ) divided by 2, and the width of the slot (w m ) divided by 2, and w 2 is the overlap width of the graphene layers (w o ), then the quantum capacitance of the first graphene layer (C q1 ) and the quantum capacitance of the second graphene layer (C q2 ) can be calculated using the following mathematical equation 3.

그래핀 레이어들 사이의 평행판 커패시턴스(Cg)는 26.6fF, 제1 그래핀 레이어의 퀀텀 커패시턴스(Cq1)는 0.275pF, 및 제2 그래핀 레이어의 퀀텀 커패시턴스(Cq2)는 0.194pF일 수 있다. 장치 커패시턴스(Cd)는 하기의 수학식 4를 통해 계산될 수 있다. Cd는 21.6fF일 수 있다.The parallel plate capacitance (C g ) between the graphene layers can be 26.6 fF, the quantum capacitance (C q1 ) of the first graphene layer can be 0.275 pF, and the quantum capacitance (C q2 ) of the second graphene layer can be 0.194 pF. The device capacitance (C d ) can be calculated through the following mathematical expression 4. C d can be 21.6 fF.

금속 레일의 너비(wr), 그래핀 레이어의 중첩 너비(wo), 슬롯의 너비(wm), 금속 레일(117)의 일측과 제1 전극(115)이 이격된 거리(wg), 그래핀 레이어의 접촉 레지스턴스(contact resistance)(rc), 그래핀 레이어의 표면 레지스턴스(sheet resistance)(rs)에 대하여, 장치 레지스턴스(Rd)는 하기의 수학식 5를 통해 계산될 수 있다. 그래핀 레이어의 접촉 레지스턴스(rc)가 100Ωμm이고 그래핀 레이어의 표면 레지스턴스(rs)가 125Ω/sq일 때, 장치 레지스턴스(Rd)는 94.5Ω으로 계산될 수 있다. 3dB 대역폭(f3dB)은 1/(2πRdCd)로 주어질 수 있고, 3dB 대역폭(f3dB)은 78.1GHz로 계산될 수 있다.With respect to the width of the metal rail (w r ), the overlapping width of the graphene layer (w o ), the width of the slot (w m ), the distance (w g ) between one side of the metal rail (117) and the first electrode (115), the contact resistance (r c ) of the graphene layer, and the surface resistance (sheet resistance) (r s ) of the graphene layer, the device resistance (R d ) can be calculated using the following mathematical expression 5. When the contact resistance (r c ) of the graphene layer is 100Ωμm and the surface resistance (r s ) of the graphene layer is 125Ω/sq, the device resistance (R d ) can be calculated as 94.5Ω. The 3dB bandwidth (f 3dB ) can be given by 1/(2πR d C d ), and the 3dB bandwidth (f 3dB ) can be calculated as 78.1GHz.

비 제로 복귀 변조 형식(non-return-to-zero modulation format)이면, ΔVd가 제1 그래핀 레이어의 화학적 포텐셜(μC1)을 0.2eV 및 0.6eV로 만드는 데 요구되는 구동 전압(driving voltage) 간의 차이일 때, 에너지 소비(Eb)는 Eb=Cb(ΔVd)2로 주어질 수 있다. 구동 전압의 변화량(ΔVd)은 구동 전압(Vd)에 대한 수학식을 사용함으로써 계산될 수 있다. 구동 전압의 변화량(ΔVd)은 4.93V이고, 에너지 소비(Eb)는 131fJ/bit일 수 있다.If the non-return-to-zero modulation format is used, where ΔV d is the difference between the driving voltages required to make the chemical potential of the first graphene layer (μ C1 ) 0.2 eV and 0.6 eV, the energy consumption (E b ) can be given by E b = C b (ΔV d ) 2 . The change in driving voltage (ΔV d ) can be calculated by using the mathematical expression for the driving voltage (V d ). The change in driving voltage (ΔV d ) is 4.93 V, and the energy consumption (E b ) can be 131 fJ/bit.

기존의 많은 연구들에서 실리콘 포토닉스 플랫폼으로의 통합이 고려되지 않고, 그래핀 기반의 나노플라즈모닉 도파관(graphene-based nanoplasmonic waveguide)이 고려되었다. 그래핀 기반의 도파관이 보다 더 나은 성능을 가지더라도, 그래핀 기반의 도파관이 실리콘 포토닉 도파관에 연결되기 위하여 요구되는 커플러가 큰 손실을 가질 수 있다. 본원 발명의 EAM은, 다른 그래핀 기반의 도파관을 이용한 EAM보다 더 좋은 성능을 가질 수 있다. 본원 발명의 EAM는, 변조기의 길이(lM), 변조기의 삽입 손실(ILM), 변조기의 성능 지수(FoMM), 3dB 대역폭, 및 EAM 구현에 필요한 최소 기능 크기(feature size)에 대하여 다른 그래핀 기반의 도파관을 이용한 EAM과 비교될 수 있다. 여러 그래핀 기반의 도파관을 이용한 EAM중에서 본원 발명의 EAM은, 최소 변조기의 길이(lM), 중간 변조기의 삽입 손실(ILM), 최대 변조기의 성능 지수(FoMM), 및 최대의 최소 기능 크기를 가질 수 있다. 본원 발명의 EAM은, 비교적 쉽게 구현될 수 있고, 실리콘 포토닉 직접 회로에 잘 내장될 수 있는 소형 변조기로서 유망할 수 있다.In many previous studies, graphene-based nanoplasmonic waveguides were considered without considering integration into a silicon photonics platform. Even if the graphene-based waveguide has better performance, the coupler required to connect the graphene-based waveguide to the silicon photonic waveguide may have large loss. The EAM of the present invention can have better performance than EAMs using other graphene-based waveguides. The EAM of the present invention can be compared with EAMs using other graphene-based waveguides in terms of modulator length (l M ), modulator insertion loss (IL M ), modulator figure of merit (FoM M ), 3 dB bandwidth, and minimum feature size required for EAM implementation. Among various graphene-based waveguide-using EAMs, the EAM of the present invention can have a minimum modulator length (l M ), intermediate modulator insertion loss (IL M ), maximum modulator figure of merit (FoM M ), and maximum minimum feature size. The EAM of the present invention can be promising as a compact modulator that can be implemented relatively easily and can be well embedded in a silicon photonic direct circuit.

이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 이를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.Although the embodiments have been described with limited drawings as described above, those skilled in the art can apply various technical modifications and variations based on the described embodiments. For example, even if the described techniques are performed in a different order than the described method, and/or the components of the described system, structure, device, circuit, etc. are combined or combined in a different form than the described method, or are replaced or substituted by other components or equivalents, appropriate results can be achieved.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents to the claims are also included in the scope of the claims described below.

100: 변조기
110: 그래핀 기반의 도파관
111: 실리콘층
111a: 실리콘 스트립
111b: 산화 실리콘
112: 제1 그래핀 레이어
113: 절연층
114: 제2 그래핀 레이어
115: 제1 전극
116: 제2 전극
117: 금속 레일
120: 입력 커플러
123: 절연층 연장부분
125: 제1 전극 연장부분
126: 제2 전극 연장부분
127: 금속 레일 연장부분
130: 출력 커플러
133: 절연층 연장부분
135: 제1 전극 연장부분
136: 제2 전극 연장부분
137: 금속 레일 연장부분
140: 실리콘 포토닉 도파관
100: Modulator
110: Graphene-based waveguide
111: Silicon layer
111a: Silicone strip
111b: Silicon oxide
112: First graphene layer
113: Insulating layer
114: Second graphene layer
115: First electrode
116: Second electrode
117: Metal Rail
120: Input Coupler
123: Insulation layer extension
125: First electrode extension
126: Second electrode extension part
127: Metal rail extension
130: Output Coupler
133: Insulation layer extension
135: First electrode extension part
136: Second electrode extension part
137: Metal rail extension
140: Silicon photonic waveguide

Claims (21)

실리콘층, 상기 실리콘층의 일면 상에 위치되는 제1 그래핀 레이어, 상기 제1 그래핀 레이어의 일부 및 상기 실리콘층의 일부를 커버하는 절연층, 상기 절연층에 의해 상기 제1 그래핀 레이어로부터 이격되어 상기 절연층 상에 위치되는 제2 그래핀 레이어, 상기 제1 그래핀 레이어에 연결되는 제1 전극, 상기 제2 그래핀 레이어에 연결되는 제2 전극, 및 상기 제2 그래핀 레이어 상에서 상기 제1 전극과 상기 제2 전극 사이에 위치되는 금속 레일을 포함하는 그래핀 기반의 도파관;
상기 절연층으로부터 일측으로 연장되는 절연층 연장 부분, 상기 제1 전극으로부터 일측으로 연장되는 제1 전극 연장 부분, 상기 제2 전극으로부터 일측으로 연장되는 제2 전극 연장 부분, 및 상기 금속 레일로부터 일측으로 연장되는 금속 레일 연장 부분을 포함하는 입력 커플러; 및
상기 절연층으로부터 타측으로 연장되는 절연층 연장 부분, 상기 제1 전극으로부터 타측으로 연장되는 제1 전극 연장 부분, 상기 제2 전극으로부터 타측으로 연장되는 제2 전극 연장 부분, 및 상기 금속 레일로부터 타측으로 연장되는 금속 레일 연장 부분을 포함하는 출력 커플러
를 포함하는 그래핀 기반의 도파관을 이용하는 변조기.
A graphene-based waveguide comprising: a silicon layer, a first graphene layer positioned on one surface of the silicon layer, an insulating layer covering a portion of the first graphene layer and a portion of the silicon layer, a second graphene layer positioned on the insulating layer and spaced apart from the first graphene layer by the insulating layer, a first electrode connected to the first graphene layer, a second electrode connected to the second graphene layer, and a metal rail positioned between the first electrode and the second electrode on the second graphene layer;
An input coupler including an insulating layer extension portion extending to one side from the insulating layer, a first electrode extension portion extending to one side from the first electrode, a second electrode extension portion extending to one side from the second electrode, and a metal rail extension portion extending to one side from the metal rail; and
An output coupler including an insulating layer extension portion extending from the insulating layer to the other side, a first electrode extension portion extending from the first electrode to the other side, a second electrode extension portion extending from the second electrode to the other side, and a metal rail extension portion extending from the metal rail to the other side.
A modulator using a graphene-based waveguide including:
제1항에 있어서,
상기 실리콘층은,
상기 제1 그래핀 레이어와 접촉하는 일면 및 실리콘 산화물에 의해 커버되는 나머지 면을 가지는 실리콘 스트립을 포함하는,
그래핀 기반의 도파관을 이용하는 변조기.
In the first paragraph,
The above silicon layer,
A silicon strip comprising one side in contact with the first graphene layer and the other side covered by silicon oxide;
Modulator using graphene-based waveguides.
제2항에 있어서,
상기 실리콘 스트립의 너비는,
상기 제2 전극 및 상기 금속 레일 사이에 정의되는 슬롯의 너비 이상인,
그래핀 기반의 도파관을 이용하는 변조기.
In the second paragraph,
The width of the above silicone strip is,
The width of the slot defined between the second electrode and the metal rail is greater than or equal to that of the second electrode.
Modulator using graphene-based waveguides.
제2항에 있어서,
상기 실리콘 스트립, 상기 금속 레일, 및 상기 제2 전극은,
상기 실리콘층의 상기 일면에 대응하는 평면에 대해 수직한 방향으로 볼 때 서로 중첩되지 않는,
그래핀 기반의 도파관을 이용하는 변조기.
In the second paragraph,
The above silicon strip, the metal rail, and the second electrode,
When viewed in a direction perpendicular to the plane corresponding to the one surface of the above silicon layer, they do not overlap each other,
Modulator using graphene-based waveguides.
제1항에 있어서,
상기 절연층은 산화 알루미늄을 포함하는,
그래핀 기반의 도파관을 이용하는 변조기.
In the first paragraph,
The above insulating layer comprises aluminum oxide.
Modulator using graphene-based waveguides.
제1항에 있어서,
상기 제1 그래핀 레이어의 전위와 상기 제2 그래핀 레이어의 전위가 상이할 때, 상기 제1 그래핀 레이어와 상기 제2 그래핀 레이어 사이에 용량성 결합이 형성되는,
그래핀 기반의 도파관을 이용하는 변조기.
In the first paragraph,
When the potential of the first graphene layer and the potential of the second graphene layer are different, capacitive coupling is formed between the first graphene layer and the second graphene layer.
Modulator using graphene-based waveguides.
제1항에 있어서,
상기 제1 그래핀 레이어와 상기 제2 그래핀 레이어가,
상기 실리콘층의 상기 일면에 대응하는 평면에 대해 수직한 방향으로 볼 때, 상기 평면에서 제1 그래핀 레이어가 차지하는 영역과 제2 그래핀 레이어가 차지하는 영역이 중첩되는,
그래핀 기반의 도파관을 이용하는 변조기.
In the first paragraph,
The above first graphene layer and the above second graphene layer,
When viewed in a direction perpendicular to a plane corresponding to the one side of the silicon layer, the area occupied by the first graphene layer and the area occupied by the second graphene layer in the plane overlap,
Modulator using graphene-based waveguides.
제1항에 있어서,
상기 실리콘층의 상기 일면에 대응하는 평면에 대해 수직한 방향으로 볼 때 상기 제1 그래핀 레이어가 차지하는 영역과 상기 제2 그래핀 레이어가 차지하는 영역이 중첩되는 영역의 너비는,
제1 임계 너비 이상인,
그래핀 기반의 도파관을 이용하는 변조기.
In the first paragraph,
The width of the area where the area occupied by the first graphene layer and the area occupied by the second graphene layer overlap when viewed in a direction perpendicular to the plane corresponding to the one side of the silicon layer is
greater than or equal to the first critical width,
Modulator using graphene-based waveguides.
제1항에 있어서,
상기 제1 그래핀 레이어의 화학적 포텐셜은 상기 제2 그래핀 레이어의 화학적 포텐셜과 상이한,
그래핀 기반의 도파관을 이용하는 변조기.
In the first paragraph,
The chemical potential of the first graphene layer is different from the chemical potential of the second graphene layer.
Modulator using graphene-based waveguides.
제1항에 있어서,
상기 제2 전극 및 상기 금속 레일 사이에 정의되는 슬롯을 통하여, 상기 제1 그래핀 레이어 및 상기 제2 그래핀 레이어 사이에 한정되는 전기장이 강화되는,
그래핀 기반의 도파관을 이용하는 변조기.
In the first paragraph,
Through the slot defined between the second electrode and the metal rail, the electric field limited between the first graphene layer and the second graphene layer is strengthened.
Modulator using graphene-based waveguides.
제1항에 있어서,
상기 금속 레일의 너비는 제2 임계 너비 이상인,
그래핀 기반의 도파관을 이용하는 변조기.
In the first paragraph,
The width of the above metal rail is greater than or equal to the second critical width,
Modulator using graphene-based waveguides.
제1항에 있어서,
상기 금속 레일의 높이는 상기 제2 전극의 높이와 동일한,
그래핀 기반의 도파관을 이용하는 변조기.
In the first paragraph,
The height of the above metal rail is the same as the height of the second electrode.
Modulator using graphene-based waveguides.
제1항에 있어서,
상기 제2 전극 및 상기 금속 레일 사이에 정의되는 슬롯의 높이는 제1 임계 높이 이상인,
그래핀 기반의 도파관을 이용하는 변조기.
In the first paragraph,
The height of the slot defined between the second electrode and the metal rail is equal to or greater than the first threshold height.
Modulator using graphene-based waveguides.
제1항에 있어서,
상기 금속 레일의 일측과 상기 제1 전극이 이격된 거리가 일정한,
그래핀 기반의 도파관을 이용하는 변조기.
In the first paragraph,
The distance between one side of the metal rail and the first electrode is constant.
Modulator using graphene-based waveguides.
제7항에 있어서,
상기 금속 레일의 타측과 상기 제2 전극이 이격된 거리가 일정한,
그래핀 기반의 도파관을 이용하는 변조기.
In Article 7,
The distance between the other side of the metal rail and the second electrode is constant.
Modulator using graphene-based waveguides.
제1항에 있어서,
상기 금속 레일의 일측과 상기 제1 전극이 이격된 거리는 제3 임계 너비 이상인,
그래핀 기반의 도파관을 이용하는 변조기.
In the first paragraph,
The distance between one side of the metal rail and the first electrode is greater than or equal to a third critical width.
Modulator using graphene-based waveguides.
삭제delete 삭제delete 제1항에 있어서,
상기 입력 커플러 및 상기 출력 커플러는,
상기 제2 전극 연장 부분 및 상기 금속 레일 연장 부분이 이격된 거리가 상기 도파관으로부터 길이방향 축을 따라 멀어질수록 증가하는 형상을 가지는,
그래핀 기반의 도파관을 이용하는 변조기.
In the first paragraph,
The above input coupler and the above output coupler,
The second electrode extension portion and the metal rail extension portion have a shape in which the distance between them increases as they get farther away from the waveguide along the longitudinal axis.
Modulator using graphene-based waveguides.
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