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KR102601877B1 - 디지털 클럭 데이터 복원 장치 및 방법 - Google Patents

디지털 클럭 데이터 복원 장치 및 방법 Download PDF

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KR102601877B1
KR102601877B1 KR1020230067335A KR20230067335A KR102601877B1 KR 102601877 B1 KR102601877 B1 KR 102601877B1 KR 1020230067335 A KR1020230067335 A KR 1020230067335A KR 20230067335 A KR20230067335 A KR 20230067335A KR 102601877 B1 KR102601877 B1 KR 102601877B1
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frequency
clock
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signals
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이원영
이현빈
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서울과학기술대학교 산학협력단
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Abstract

본 발명은 디지털 클럭 데이터 복원(CDR: Clock and Data Recovery) 장치에 있어서, 입력 데이터의 데이터 레이트(data rate)보다 클럭 주파수(clock frequency)가 빠른지 여부를 판단하여, FH(High Frequency), FL(Low Frequency), FUH(Utra-high Frequency) 신호를 검출하고, 상기 FH, FL 및 FUH 신호를 기반으로 CFUP(Continuous Frequency Up) 및 CFDN(Continuous Frequency Down) 신호를 생성하는 주파수 검출기와, 상기 CFUP 및 CFDN 신호를 이용하여 코스(coarse) 단계의 클럭 주파수를 조정하고, 상기 FH 및 FL 신호를 이용하여 파인(fine) 단계의 클럭 주파수를 조정하도록 제어하는 디지털 루프 필터(DLF: Digital Loop Filter)를 포함한다.

Description

디지털 클럭 데이터 복원 장치 및 방법{APPARATUS AND METHOD OF DIGITAL CLOCK AND DATA RECOVERY}
본 발명은 디지털 클럭 데이터 복원(CDR: Clock and Data Recovery) 장치 및 방법에 대한 것이다.
시스템들의 집적화 및 고속화 등의 이유로 송신장치는 기존의 병렬 전송방식보다 고속의 직렬 통신방식을 요구한다. 일반적으로 고속 직렬 통신방식에 사용되는 표준들은 수백 내지 수천 기가(Giga) bps(bit per second)의 데이터 레이트(data rate)를 가지고 있으며, 별도의 클럭 신호를 전송하지 않고 데이터만이 전송되거나 데이터에 클럭 신호에 대한 정보를 포함시켜 전송하게 된다. 이에 따라 수신 장치는 송신 장치에서 전송된 데이터로부터 클럭 정보를 추출하고 이를 데이터와 동기화 시키는 CDR 회로를 필요로 한다.
CDR 회로란 데이터 레이트에 적합한 클럭을 생성하여 수신된 데이터를 복구하는 회로를 의미하며, 고속 인터페이스 시스템의 수신단에서 중요한 역할을 담당한다. CDR에 관한 중요한 성능 지표로는 빠른 주파수 획득 시간(fast frequency acquisition time), 넓은 캡쳐 범위(wide capture range), 록 시간(lock time) 등이 있다.
CDR 회로에서 록 시간이 길어질수록 데이터 손실이 발생할 가능성이 높아지며, 캡쳐 범위가 제한적이어서 복원 가능한 데이터 레이트가 좁아지는 문제가 있다.
한국 등록특허공보 제10-1252190호
본 발명은 상기와 같은 문제를 해결하기 위해 안출된 것으로, 본 발명의 목적은 CDR 장치 및 방법에 관한 것이다.
본 발명의 또 다른 목적은 입력 데이터 레이트와 클록 주파수의 관계를 검출하고 검출한 신호를 이용하여 클록 주파수를 입력 데이터에 적합하게 조정하여 수신된 데이터를 복원하는 CDR 장치 및 방법에 관한 것이다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 디지털 클럭 데이터 복원(CDR: Clock and Data Recovery) 장치에 있어서, 입력 데이터 레이트(data rate) 대비 클럭 주파수(clock frequency)가 빠른지 느린지 여부를 판단하여, FH(High Frequency), FL(Low Frequency), FUH(Utra-high Frequency) 신호를 검출하고, 상기 FH, FL 및 FUH 신호를 기반으로 CFUP(Continuous Frequency Up) 및 CFDN(Continuous Frequency Down) 신호를 생성하는 주파수 검출기와, 상기 CFUP 및 CFDN 신호를 이용하여 코스(coarse) 단계의 클럭 주파수를 조정하고, 상기 FH 및 FL 신호를 이용하여 파인(fine) 단계의 클럭 주파수를 조정하도록 제어하는 디지털 루프 필터(DLF: Digital Loop Filter)를 포함한다.
상술한 본 발명의 일 측면에 따르면, 본 발명은 주파수 획득 시간과 록 시간을 감소시킴으로써 빠른 클럭 신호 복원을 가능하게 하여 데이터 손실을 최소화하는 효과가 있다. 뿐만 아니라 고조파 록(harmonic lock) 방지를 보장하여 CDR 회로가 올바르게 동작하고 더욱 높은 성능과 안전성을 제공하도록 하는 이점이 있다.
도 1은 본 발명의 실시예에 따른 CDR 회로의 내부 블록을 도시한 장치도,
도 2는 CDR 회로의 PFD 부에 포함되는 BBPD의 내부 블록을 도시한 장치도,
도 3은 입력 데이터 신호와 클럭 신호의 위상 차를 검출하는 BBPD의 원리를 설명하기 위한 예를 나타낸 도면,
도 4는 본 발명의 실시예에 따른 FD의 내부 블록을 도시한 장치도,
도 5a 및 도 5b는 FD에서 FH 신호가 출력되는 과정을 설명하기 위한 예를 나타낸 도면,
도 6a 및 도 6b는 FD에서 FL 신호가 출력되는 과정을 설명하기 위한 예를 나타낸 도면,
도 7a 및 7b는 FD에서 FUH 신호가 출력되는 과정을 설명하기 위한 예를 나타낸 도면,
도 8은 FD에 포함되는 FH/FL 검출기의 내부 블록을 도시한 장치도,
도 9는 FD에 포함되는 블록 신호 발생기의 내부 블록을 도시한 장치도,
도 10a 및 도 10b는 FD에서 CFDN 신호와 CFUP 신호를 출력하는 구성부와 그 시뮬레이션 결과를 도시한 도면,
도 11은 CDR 회로의 DLF부에 포함되는 구성부들의 상세 블록을 도시한 장치도,
그리고 도 12는 본 발명의 실시예에 따른 CDR 회로의 시뮬레이션 결과를 나타낸 그래프.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예와 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
본 발명에 따른 구성요소들은 물리적인 구분이 아니라 기능적인 구분에 의해서 정의되는 구성요소들로써 각각이 수행하는 기능들에 의해서 정의될 수 있다. 각각의 구성요소들은 하드웨어 또는 각각의 기능을 수행하는 프로그램 코드 및 프로세싱 유닛으로 구현될 수 있을 것이며, 두 개 이상의 구성요소의 기능이 하나의 구성요소에 포함되어 구현될 수도 있을 것이다. 따라서 이하의 실시예에서 구성요소에 부여되는 명칭은 각각의 구성요소를 물리적으로 구분하기 위한 것이 아니라 각각의 구성요소가 수행되는 대표적인 기능을 암시하기 위해서 부여된 것이며, 구성요소의 명칭에 의해서 본 발명의 기술적 사상이 한정되지 않는 것임에 유의하여야 한다.
이하에서는 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 CDR 회로의 내부 블록을 도시한 장치도이다.
도 1을 참조하면, 도시된 CDR 회로(100)는 뱅뱅 위상 검출기(BBPD: Bang-Bang Phase Detector)(112), 주파수 검출기(FD: Frequency Detector)(114), 다중화기(MUX: Multiplexer)(122,124), 디지털 루프 필터(DLF: Digital Loop Filter)(126), 주파수 록 검출기(130), 클럭 분주기(CLKDIV: Clock Divider)(140) 및 디지털 제어 오실레이터(DCO: Digital Controlled Oscillator)(150)를 포함한다.
본 발명의 실시예에서는 CDR 회로(100)에 포함되는 BBPD(112)와 FD(114)를 위상 주파수 검출(PFD: Phase Frequency Detector)부(110)라 정의하고, 두 개의 MUX(122,124)와 DLF(126)를 DLF부(120)라 정의한다.
도 2는 CDR 회로의 PFD 부에 포함되는 BBPD의 내부 블록을 도시한 장치도이다.
도 2를 참조하면, 도시된 BBPD(112)는 서로 다른 위상의 클럭 신호가 입력되는 4개의 센스 증폭기(sense amplifier)(202,204,206,208), 리타이머(retimer)(210) 및 4개의 배타적 논리합(XOR: Exclusive OR) 게이트(212,214,216,218)를 포함한다. 여기서는 상기 센스 증폭기(202,204,206,208)와 리타이머(210)를 샘플러(sampler)라 정의하도록 한다.
BBPD(112)는 샘플러를 통해 도 1에 도시된 DCO(150)의 출력인 클럭 신호 CLK0의 0°, 90°, 180°, 270°, 360°, 450° 위상에서 입력 데이터를 샘플링한다.
XOR 게이트(212)는 샘플링된 데이터 D0°, D180°를 입력하여 DN0를 출력하고, XOR 게이트(214)는 샘플링된 데이터 D180°, D360°를 입력하여 UP0를 출력한다. XOR 게이트(216)는 샘플링된 데이터 D450°, D270°를 입력하여 UP90을 출력하고, XOR 게이트(218)는 샘플링된 데이터 D270°, D90°를 입력하여 DN90을 출력한다.
도 3은 입력 데이터 신호와 클럭 신호의 위상 차를 검출하는 일반적인 BBPD의 원리를 설명하기 위한 예를 나타낸 도면이다. 도 3에서는 클럭 주파수와 입력 데이터 레이트가 동일함을 가정한다.
도 3을 참조하면, S0은 클럭의 0°위상에서 샘플링된 데이터이고, S180는 클럭의 180°위상에서 샘플링된 데이터이고, S360는 클럭의 360°위상에서 샘플링된 데이터이다. BBPD는 XOR 게이트를 이용하여 S0과 S180, S180와 S360를 비교하고 그 비교 결과에 따라 클럭 신호와 입력 데이터 사이의 위상 차를 결정한다. 뿐만 아니라 본 발명의 실시예에서는 상기 비교 결과에 따라 클럭 신호의 에지(edge)가 위치한 영역(래그/리드)을 결정한다.
보다 상세하게, 도 3(a)는 위상 오류가 0 일 경우를 나타낸 것으로 S0 S180 = S180 S360 와 같다. 이 경우 입력 데이터 신호(Din)의 전환점(transition point)과 클럭 신호(Clk)의 상승 에지(rising edge)가 일치하므로 클럭 신호의 주파수를 조정하지 않는다.
도 3(b)는 클럭 신호의 상승 에지가 데이터 입력 신호의 전환점보다 앞선 경우를 나타낸 것으로 S0 S180 = 1, S180 S360 = 0 과 같다. 이 경우 클럭 신호의 제 1 상승 에지가 리드(LEAD) 영역에 위치함을 의미하며 위상 검출 단계에서 클럭 신호의 주파수를 조정하여, 즉 클럭 신호의 주파수를 감소시키는 방향으로 제어하여 입력 데이터 신호의 전환점과 클럭 신호의 상승 에지를 맞춘다.
도 3(c)는 클럭 신호의 상승 에지가 데이터 입력 신호의 전환점보다 뒤에 위치한 경우를 나타낸 것으로, S0 S180 = 0, S180 S360 = 1 과 같다. 이 경우 클럭 신호의 제 1 상승 에지가 래그(LAG) 영역에 위치함을 의미하며 위상 검출 구간에서 클럭 신호의 주파수를 조정하여, 즉 클럭 신호의 주파수를 증가시키는 방향으로 제어하여 입력 데이터 신호의 전환점과 클럭 신호의 상승 에지를 맞춘다.
이렇게 BBPD는 샘플링된 데이터들의 조합으로 DN0, UP0, DN90, UP90과 같은 신호를 생성하여 FD로 출력한다.
도 4는 본 발명의 실시예에 따른 FD의 내부 블록을 도시한 장치도이다.
도 4를 참조하면, 도시된 FD(114)는 지연기(delay)(402,404,406,408), 디 플립플롭(DFF: D Flip Flop)(410,412,414,416,418,420,422), OR 게이트(424,426), AND 게이트(428), NOT 게이트(430,432,434,436), MUX(438), 블록 신호 발생기(BLOCK Generator)(440), FH(High Frequency)/FL(Low Frequency) 검출기(442)를 포함한다.
FD(114)는 도 2에서 설명한 BBPD(112)의 출력신호 DN0, UP0, DN90, UP90이 입력되면, 클럭 주파수가 입력 데이터의 데이터 레이트보다 빠른지 느린지를 판단하여 FUH(Utra-high Frequency), FH, FL 신호를 출력한다. FD(114)가 FUH, FH, FL 신호를 출력하는 동작에 대해서는 도 5 내지 도 7을 통해 보다 상세히 설명하도록 한다.
도 5a 및 도 5b는 FD에서 FH 신호가 출력되는 과정을 설명하기 위한 예를 나타낸 도면이다.
도 5a를 참조하면, 데이터 레이트보다 클럭 주파수가 빠르기 때문에 클럭 신호가 앞으로 이동하게 된다. 도면부호 502는 클럭 신호 CLK0의 타이밍 다이어그램(timimg diagram)을 나타낸 것으로, CLK0 → CLK90 순으로 상승 에지가 래그 영역에 진입함을 알 수 있다. 즉 CLK0의 상승 에지(514)가 제1 래그 영역(510)에 진입하고 CLK90의 상승 에지(516)가 제2 래그 영역(512)에 진입하게 된다. 이때 CLK0의 상승 에지(514)가 제1 래그 영역(510)에 진입했다는 것은 UP0(S180 S360)의 발생으로 판단할 수 있으며, CLK90의 상승 에지(516)가 제2 래그 영역(512)에 진입했다는 것은 UP90(S270 S450)의 발생으로 판단할 수 있다. 여기서 S180은 클럭 180°위상에서 샘플링된 데이터를 의미하고, S360은 클럭 360°위상에서 샘플링된 데이터를 의미하고, S270은 클럭 270°위상에서 샘플링된 데이터를 의미하고, S450은 클럭 450°위상에서 샘플링된 데이터를 의미한다.
도면부호 504는 도 4의 DFF(412)에 입력되는 UP0 신호(데이터 신호)의 타이밍 다이어그램을 나타낸 것으로, 상기 UP0 신호는 지연기(404)를 통과한 신호로써 일정 지연 시간(delay time) 후에 출력됨을 알 수 있다.
도면부호 506은 DFF(412)에 입력되는 UP90 신호(클럭 신호)의 타이밍 다이어그램을 나타낸 것이고, 도면부호 508은 DFF(412) 출력 신호, 즉 FH 신호의 타이밍 다이어그램을 나타낸 것이다.
도 5b를 참조하면, 데이터 레이트보다 클럭 주파수가 빠르기 때문에 클럭 신호가 앞으로 이동하게 된다. 도면부호 520은 클럭 신호 CLK0의 타이밍 다이어그램을 나타낸 것으로, CLK0 → CLK90 순으로 하강 에지가 래그 영역에 진입함을 알 수 있다. 즉 CLK0의 하강 에지(532)가 제1 래그 영역(528)에 진입하고 CLK90의 하강 에지(534)가 제2 래그 영역(530)에 진입하게 된다. 여기서 CLK0 → CLK90 순으로 하강 에지가 래그 영역에 진입하는 것은 CLK180 → CLK270 순으로 상승 에지가 래그 영역에 진입하는 것과 동일하다.
또한 CLK0의 하강 에지(532)가 제1 래그 영역(528)에 진입했다는 것은 DN0(S0 S180)의 발생으로 판단할 수 있으며, CLK90의 하강 에지(534)가 제2 래그 영역(530)에 진입했다는 것은 DN90(S90 S270)의 발생으로 판단할 수 있다. 여기서 S0은 클럭 0°위상에서 샘플링된 데이터를 의미하고, S180은 클럭 180°위상에서 샘플링된 데이터를 의미하고, S90은 클럭 90°위상에서 샘플링된 데이터를 의미하고, S270은 클럭 270°위상에서 샘플링된 데이터를 의미한다.
도면부호 522는 도 4의 DFF(410)에 입력되는 DN0 신호(데이터 신호)의 타이밍 다이어그램을 나타낸 것으로, 상기 DN0 신호는 지연기(402)를 통과한 신호로써 일정 지연 시간 후에 출력됨을 알 수 있다.
도면부호 524는 DFF(410)에 입력되는 DN90 신호(클럭 신호)의 타이밍 다이어그램을 나타낸 것이고, 도면부호 526은 DFF(410) 출력 신호, 즉 FH 신호의 타이밍 다이어그램을 나타낸 것이다.
도 6a 및 도 6b는 FD에서 FL 신호가 출력되는 과정을 설명하기 위한 예를 나타낸 도면이다.
도 6a를 참조하면, 데이터 레이트보다 클럭 주파수가 느리기 때문에 클럭 신호가 뒤로 이동하게 된다. 도면부호 602는 클럭 신호 CLK0의 타이밍 다이어그램을 나타낸 것으로, CLK90 → CLK0 순으로 상승 에지가 리드 영역에 진입함을 알 수 있다. 즉 CLK90의 상승 에지(614)가 제1 리드 영역(610)에 진입하고 CLK0의 상승 에지(616)가 제2 리드 영역(612)에 진입하게 된다. 이때 CLK90의 상승 에지(614)가 제1 리드 영역(610)에 진입했다는 것은 DN90(S90 S270)의 발생으로 판단할 수 있으며, CLK0의 상승 에지(616)가 제2 리드 영역(612)에 진입했다는 것은 DN0(S0 S180)의 발생으로 판단할 수 있다. 여기서 S90은 클럭 90°위상에서 샘플링된 데이터를 의미하고, S270은 클럭 270°위상에서 샘플링된 데이터를 의미하고, S0은 클럭 0°위상에서 샘플링된 데이터를 의미하고, S180은 클럭 180°위상에서 샘플링된 데이터를 의미한다.
도면부호 604는 도 4의 DFF(416)에 입력되는 DN90 신호(데이터 신호)의 타이밍 다이어그램을 나타낸 것으로, 상기 DN90 신호는 지연기(408)를 통과한 신호로써 일정 지연 시간 후에 출력됨을 알 수 있다.
도면부호 606은 DFF(416)에 입력되는 DN0 신호(클럭 신호)의 타이밍 다이어그램을 나타낸 것이고, 도면부호 608은 DFF(416) 출력 신호, 즉 FL 신호의 타이밍 다이어그램을 나타낸 것이다.
도 6b를 참조하면, 데이터 레이트보다 클럭 주파수가 느리기 때문에 클럭 신호가 뒤로 이동하게 된다. 도면부호 620은 클럭 신호 CLK0의 타이밍 다이어그램을 나타낸 것으로, CLK90 → CLK0 순으로 하강 에지가 리드 영역에 진입함을 알 수 있다. 즉 CLK90의 하강 에지(632)가 제1 리드 영역(628)에 진입하고 CLK0의 하강 에지(634)가 제2 리드 영역(630)에 진입하게 된다. 여기서 CLK90 → CLK0 순으로 하강 에지가 리드 영역에 진입하는 것은 CLK270 → CLK180 순으로 상승 에지가 리드 영역에 진입하는 것과 동일하다.
또한 CLK90의 하강 에지(632)가 제1 리드 영역(628)에 진입했다는 것은 UP90(S270 S450)의 발생으로 판단할 수 있으며, CLK0의 하강 에지(634)가 제2 리드 영역(60)에 진입했다는 것은 UP0(S180 S360)의 발생으로 판단할 수 있다. 여기서 S270은 클럭 270°위상에서 샘플링된 데이터를 의미하고, S450은 클럭 450°위상에서 샘플링된 데이터를 의미하고, S180은 클럭 180°위상에서 샘플링된 데이터를 의미하고, S360은 클럭 360°위상에서 샘플링된 데이터를 의미한다.
도면부호 622는 도 4의 DFF(414)에 입력되는 UP90 신호(데이터 신호)의 타이밍 다이어그램을 나타낸 것으로, 상기 UP90 신호는 지연기(406)를 통과한 신호로써 일정 지연 시간 후에 출력됨을 알 수 있다.
도면부호 624는 DFF(414)에 입력되는 UP0 신호(클럭 신호)의 타이밍 다이어그램을 나타낸 것이고, 도면부호 626은 DFF(414) 출력 신호, 즉 FL 신호의 의 타이밍 다이어그램을 나타낸 것이다.
도 7a 및 7b는 FD에서 FUH 신호가 출력되는 과정을 설명하기 위한 예를 나타낸 도면이다.
도 7a 및 7b를 참조하면, 도 7a에서와 같이 데이터 레이트의 1.75배보다 클럭 주파수가 빠를 때 래그 영역의 감소로 인해 도면부호 702에 나타낸 바와 같이 주파수 정보가 감지되지 않는다. 이에 따라 본 발명의 실시예에서는 도 7b에서와 같이 래그 영역의 반대(opposite) 영역인 반대 래그 영역(704)을 이용하고 이를 통해 도면부호 710에 나타낸 바와 같이 FUH 신호를 출력한다.
도면부호 706은 도 4의 DFF(418)에 입력되며 NOT 게이트(430)를 통과한 UP0 신호(데이터 신호)의 타이밍 다이어그램을 나타낸 것이고, 도면부호 708은 DFF(418)에 입력되며 NOT 게이트(432)를 통과한 UP90 신호(클럭 신호)의 타이밍 다이어그램을 나타낸 것이다.
표 1은 클럭 주파수와 데이터 레이트의 관계에 따른 FUH, FH, FL, CFUP(Continuous Frequency Up), CFDN(Continuous Frequency Down) 신호의 발생 가능성을 나타낸 표이다.
클럭 주파수와 데이터 레이트의 관계 해당 신호의 발생 가능성
FUH FH FL CFUP CFDN
fc > 1.75fD ○ X X X ○
fD < fc < 1.75fD ○ ○ X X ○
0.875fD < fc < fD ○ X ○ ○ X
fc < 0.875fD ○ ○ ○ ○ X
한편, 주파수 트래킹(tracking)이라 함은 타겟 주파수(target frequency)에 따라 회로의 동작 주파수를 자동으로 조정하여 일정한 주파수를 유지하는 기술을 의미하는 것으로, 본 발명의 실시예에서는 FUH, FH, FL, CFUP, CFDN 신호를 이용하여 주파수 트래킹이 수행된다.
이러한 주파수 트래킹을 통한 클럭 주파수를 조정하는 동작은 코스(coarse) 단계에서의 주파수 조정과 파인(fine) 단계에서의 주파수 조정으로 구분하여 진행된다. 여기서 코스 단계의 주파수 조정은 현재 주파수보다 높은 주파수 또는 낮은 주파수로 일정 간격으로 이동하여 주파수 오차를 줄이는 방식이고, 파인 단계의 주파수 조정은 상기 코스 주파수 검출 이후 보다 미세한 조정을 수행하는 방식이다.
FUH, FH, FL 신호에 의해 생성되는 CFUP, CFDN 신호는 코스 단계의 주파수 조정에 사용되어 타겟 주파수와 클럭 주파수 사이의 큰 차이를 빠르게 트래킹하여 오프셋을 줄이고, 데이터 레이트가 클럭 주파수보다 느리고 상기 클럭 주파수가 상기 데이터 레이트의 1.75배보다 느릴 경우와, 클럭 주파수가 데이터 레이트보다 느리고 상기 데이터 레이트의 0.875배가 상기 클럭 주파수보다 느릴 경우의 FH, FL 신호는 파인 단계의 세밀한 주파수 조정에 사용된다.
도 8은 FD에 포함되는 FH/FL 검출기의 내부 블록을 도시한 장치도이다.
도 8을 참조하면, 도시된 FH/FL 검출기(442)는 직병렬 변환기(DSER: deserializer)(804)와 카운터(counter)(806)를 포함한다.
FUH 신호는 클럭 주파수가 데이터 레이트의 1.75배보다 빠를 경우에 사용되며 이 값이 디폴트로 이용된다. 그러나 만약 FUH 신호만을 사용하여 주파수 검출을 진행하면 반대 상황인 클럭 주파수가 데이터 레이트보다 느릴 경우에는 주파수 트래킹을 방해하게 된다. 따라서 FH 또는 FL 신호가 감지되면 FUH에서 FH 신호가 주파수 정보로 사용되기 때문에 상기 FH 신호를 MUX로 출력한다.
즉 DSER(804)은 클럭의 16주기마다 FH 신호와 FL 신호(802)를 모니터링하여 FH 신호 및/또는 FL 신호를 감지하고, 카운터(806)는 16주기마다 검출된 FH 신호 및/또는 FL 신호가 연속으로 두 번 이상 감지되면 FUH 신호를 FH 신호로 변환시켜주는 HIGH_SEL 신호(808)를 출력한다.
도 9는 FD에 포함되는 블록 신호 발생기의 내부 블록을 도시한 장치도이다.
도 9를 참조하면, 도시된 블록 신호 발생기(440)는 카운터(904)와 DFF(906)을 포함한다.
클럭 주파수가 데이터 레이트의 0.85배보다 느릴 경우에 발생하는 FH 신호는 주파수 트래킹을 방해하게 되며, 따라서 블록 신호 발생기는 블록 신호를 출력하여 원치 않는 신호인 FH 신호를 막아준다.
즉 카운터(904)는 클럭의 124 사이클(cycles)동안 FL 신호(902)를 모니터링하여 FL 신호를 감지하고, FL 신호가 감지되지 않으면 클럭 주파수가 느린 범위를 벗어났다고 판단하여 블록 신호를 리셋한다. 이를 통해 DFF(906)는 FH 신호를 막아주는 블록 신호(908)을 출력한다.
도 10a 및 도 10b는 FD에서 CFDN 신호와 CFUP 신호를 출력하는 구성부와 그 시뮬레이션 결과를 도시한 도면이다.
도 10a 및 도 10b를 참조하면, 도 10a에 도시한 바와 같이 제1 DFF(1002)는 블록 신호 발생기(440)로부터 출력되는 BLOCK 신호(908)에 의해 블로킹된 HIGH 신호(1006)과 NOT 게이트를 통과한 FL 신호(1008)가 입력되면 CFDN 신호(1010)를 출력하고, 제2 DFF(1004)는 FL 신호(1008)와 NOT 게이트를 통과한 블로킹된 HIGH 신호(1006)가 입력되면 CFUP 신호(1012)를 출력한다. 이때 제1 DFF(1002)와 제2 DFF(1004)는 상보적으로 동작한다.
이 경우 시뮬레이션 결과를 도 10b를 통해 살펴보면, 블로킹된 HIGH 신호의 발생으로 인해 CFDN 신호가 생성되었고, FL 신호의 발생과 동시에 CFDN 신호는 1→0으로 리셋되고 CFUN 신호는 0→1로 생성되었음을 알 수 있다.
도 11은 CDR 회로의 DLF부에 포함되는 구성부들의 상세 블록을 도시한 장치도이다.
도 11을 참조하면, 8분주된 클럭에 맞춰 DCO 코드가 업데이트되며, 코스 록이 되면 주파수 검출에 사용되는 주파수 신호가 CFDN/CFUP 신호에서 FH/FL 신호로 전환된다. 여기서 코스 록이라 함은 코스 단계의 클럭 주파수가 조정되어 주파수가 고정된 상태를 의미한다. 이후 주파수 록 검출기에 의해 파인 록 신호가 발생되면, 위상 검출 단계로 진행하고 PUP/PDN 신호를 출력하여 DCO 코드에 영향을 미친다.
즉 제1 및 제3 MUX(1102,1106) 각각에는 코스 록 신호가 입력되고, 제2 및 제4 MUX(1104,1108) 각각에는 파인 록 신호가 입력된다. 또한 상기 제1 MUX(1102)에는 FH 신호와 CFDN 신호가 입력되고 상기 제2 MUX(1104)는 DN 신호를 출력한다. 상기 제3 다중화기(1106)에는 FL 신호와 CFUP 신호가 입력되고 상기 제4 MUX(1108)는 UP 신호를 출력한다.
상기 DN 신호와 UP 신호는 직병렬 변환기(deserializer)(1110), 합산기(1112), 10비트 레지스터(register)(1114)를 통과하고 최종적으로 DCO 코드가 출력된다.
한편, 주파수 록 검출기는 FUH 신호를 FH 신호로 변환시켜주는 HIGH_SEL 신호가 출력된 이후에 FH가 발생하면 코스 단계의 클럭 주파수를 고정하도록 코스 록 신호를 출력하고, 코스 록 신호가 출력된 이후에 124 클럭 사이클(cycles)동안 UP0 또는 DN0 신호가 LOW로 유지되거나 FL 신호가 검출되면 파인 단계의 클럭 주파수를 고정하도록 파인 록 신호를 출력한다.
도 12는 본 발명의 실시예에 따른 CDR 회로의 시뮬레이션 결과를 나타낸 그래프이다.
도 12를 참조하면, 도시된 그래프의 시뮬레이션 결과는 입력 데이터 레이트가 6Gbps이고, 초기(initial) 클럭 주파수가 9GHz인 경우를 가정하였다. 코스 단계(1202)에서는 도면부호 1206에 해당하는 CFSDN, CFUP 신호를 이용하여 클럭 주파수를 빠르게 감소시키고, 파인 단계(1204)에서는 도면부호 1208에 해당하는 FH, FL 신호를 이용하여 클럭 주파수를 점차적으로 세밀하게 조정함을 알 수 있다.
이와 같은 본 발명에서 제안하는 클럭 데이터 복원 방법은 다양한 컴퓨터 구성요소를 통하여 수행될 수 있는 프로그램 명령어의 형태로 구현되어 컴퓨터 판독 가능한 기록 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능한 기록 매체는 프로그램 명령어, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다.
상기 컴퓨터 판독 가능한 기록 매체에 기록되는 프로그램 명령어는 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 분야의 당업자에게 공지되어 사용 가능한 것일 수도 있다.
컴퓨터 판독 가능한 기록 매체의 예에는, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체, CD-ROM, DVD 와 같은 광기록 매체, 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 ROM, RAM, 플래시 메모리 등과 같은 프로그램 명령어를 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다.
프로그램 명령어의 예에는, 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드도 포함된다. 상기 하드웨어 장치는 본 발명에 따른 처리를 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상에서는 본 발명의 다양한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
100: CDR 회로
112: BBPD
114: FD202,204,206,208: 센스 증폭기
212,214,216,218: XOR 게이트
410,412,414,416,418,420,422: DFF
424,426: OR 게이트
428: AND 게이트
430,432,434,436: NOT 게이트
438: MUX
906: DFF
1114: 10bit Register

Claims (5)

  1. 디지털 클럭 데이터 복원(CDR: Clock and Data Recovery) 장치에 있어서,
    입력 데이터의 데이터 레이트(data rate)와 클럭 주파수(clock frequency)를 비교하여, 상기 데이터 레이트보다 상기 클럭 주파수가 빠를 경우 FH(High Frequency) 신호를 검출하고, 상기 데이터 레이트보다 상기 클럭 주파수가 느릴 경우 FL(Low Frequency) 신호를 검출하고, 상기 데이터 레이트의 소정 배수보다 상기 클럭 주파수가 빠를 경우 FUH(Utra-high Frequency) 신호를 검출하고, 상기 FH, FL 및 FUH 신호를 기반으로 CFUP(Continuous Frequency Up) 및 CFDN(Continuous Frequency Down) 신호를 생성하는 주파수 검출기와,
    상기 CFUP 및 CFDN 신호를 이용하여 코스(coarse) 단계의 클럭 주파수를 조정하고, 상기 FH 및 FL 신호를 이용하여 파인(fine) 단계의 클럭 주파수를 조정하도록 제어하는 디지털 루프 필터(DLF: Digital Loop Filter)를 포함하며,
    상기 주파수 검출기는 상기 FH 신호 및 상기 FL 신호 중 적어도 하나의 신호가 두 세트 이상 연속으로 검출되면, 상기 FUH 신호를 상기 FH 신호로 변환시켜주는 HIGH_SEL 신호를 출력하는 FH/FL 검출기를 포함함을 특징으로 하는 CDR 장치.
  2. 제1항에 있어서,
    상기 주파수 검출기는 블록 신호에 의해 블로킹된 HIGH 신호와 NOT 게이트를 통과한 FL 신호를 기반으로 상기 CFDN 신호를 생성하고, 상기 FL 신호와 NOT 게이트를 통과한 상기 블로킹된 HIGH 신호를 기반으로 상기 CFUP 신호를 생성함을 특징으로 하는 CDR 장치.
  3. 제1항에 있어서,
    상기 각 세트는 클럭의 16주기를 의미함을 특징으로 하는 CDR 장치.
  4. 제2항에 있어서,
    상기 주파수 검출기는 상기 HIGH 신호를 막아주는 블록 신호를 출력하고 미리 정해진 클럭 사이클(cycles) 동안 상기 FL 신호가 검출되지 않으면 비활성화 되는 블록 신호 발생기를 포함함을 특징으로 하는 CDR 장치.
  5. 제1항에 있어서,
    상기 HIGH_SEL 신호가 출력된 이후에 상기 FH 신호가 발생하면 상기 코스 단계의 클럭 주파수를 고정하고, 미리 정해진 클럭 사이클(cycles) 동안 UP0 또는 DN0 신호가 0(LOW)로 유지되거나 FL 신호가 검출되면 상기 파인 단계의 클럭 주파수를 고정하도록 제어하는 주파수 록(lock) 검출기를 더 포함하는 CDR 장치.
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