[go: up one dir, main page]

KR102600003B1 - 반도체 공정 챔버 및 반도체 소자의 제조 방법 - Google Patents

반도체 공정 챔버 및 반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR102600003B1
KR102600003B1 KR1020180130882A KR20180130882A KR102600003B1 KR 102600003 B1 KR102600003 B1 KR 102600003B1 KR 1020180130882 A KR1020180130882 A KR 1020180130882A KR 20180130882 A KR20180130882 A KR 20180130882A KR 102600003 B1 KR102600003 B1 KR 102600003B1
Authority
KR
South Korea
Prior art keywords
ring
voltage
bias power
time
electrostatic chuck
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020180130882A
Other languages
English (en)
Other versions
KR20200049989A (ko
Inventor
성정모
선종우
한제우
박찬훈
송승윤
명슬하
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180130882A priority Critical patent/KR102600003B1/ko
Priority to US16/401,792 priority patent/US10964578B2/en
Priority to CN201910825086.4A priority patent/CN111128666B/zh
Publication of KR20200049989A publication Critical patent/KR20200049989A/ko
Priority to US17/182,613 priority patent/US11437264B2/en
Application granted granted Critical
Publication of KR102600003B1 publication Critical patent/KR102600003B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32137—Radio frequency generated discharge controlling of the discharge by modulation of energy
    • H10P72/722—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32137—Radio frequency generated discharge controlling of the discharge by modulation of energy
    • H01J37/32146—Amplitude modulation, includes pulsing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32174—Circuits specially adapted for controlling the RF discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32623—Mechanical discharge control means
    • H01J37/32642—Focus rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32697—Electrostatic control
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68721—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by edge clamping, e.g. clamping ring
    • H10P50/242—
    • H10P72/0421—
    • H10P72/0471—
    • H10P72/72—
    • H10P72/7606—
    • H10P72/7611—
    • H10P72/7614—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching
    • H01J2237/3343—Problems associated with etching
    • H01J2237/3348—Problems associated with etching control of ion bombardment energy

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma Technology (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

본 발명의 일 실시예에 따른 반도체 공정 챔버는, 챔버 하우징, 상기 챔버 하우징 내에서 반도체 웨이퍼가 안착되는 정전 척, 상기 정전 척의 측면에 인접하도록 배치되며, 내부에 배치되는 링 전극을 갖는 에지 링, 및 소정의 주기에 따르는 링 전압을 상기 링 전극에 입력하며, 상기 링 전압은 상기 주기의 제1 시간 동안 양의 전압을 갖고, 상기 주기에서 상기 제1 시간이 아닌 제2 시간 동안 시간에 따라 감소하는 음의 전압을 갖는 링 전압 공급부를 포함한다.

Description

반도체 공정 챔버 및 반도체 소자의 제조 방법{CHMABER FOR SEMICONDUCTOR MANUFACTURING PROCESS AND MANUFACTURING METHOD FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 공정 챔버 및 반도체 소자의 제조 방법에 관한 것이다.
반도체 장치는 다양한 반도체 공정들에 의해 제조될 수 있다. 반도체 공정을 진행하기 위한 챔버들 중에서는, 그 내부에서 강제로 플라즈마를 발생시키는 챔버가 포함될 수 있다. 일례로 챔버 내에서 발생하는 플라즈마를 이용하여 웨이퍼의 일부 또는 웨이퍼 상에 형성된 레이어들 중 일부를 제거하는 식각 공정을 진행할 수 있다. 플라즈마를 이용하는 반도체 공정이 진행될 때, 챔버 내에는 라디칼 및 이온들이 형성될 수 있으며, 상기 라디칼 및 이온들은, 챔버에 공급되는 바이어스 전력에 의해 형성될 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 플라즈마를 이용하는 반도체 공정이 진행되는 반도체 공정 챔버에서, 웨이퍼 외곽의 플라즈마 쉬쓰(Sheath)를 제어함으로써 반도체 공정을 효과적으로 진행할 수 있는 반도체 공정 챔버 및 반도체 소자의 제조 방법을 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 반도체 공정 챔버는, 챔버 하우징, 상기 챔버 하우징 내에서 반도체 웨이퍼가 안착되는 정전 척, 상기 정전 척의 측면에 인접하도록 배치되며, 내부에 배치되는 링 전극을 갖는 에지 링, 및 소정의 주기에 따르는 링 전압을 상기 링 전극에 입력하며, 상기 링 전압은 상기 주기의 제1 시간 동안 양의 전압을 갖고, 상기 주기에서 상기 제1 시간이 아닌 제2 시간 동안 시간에 따라 감소하는 음의 전압을 갖는 링 전압 공급부를 포함한다.
본 발명의 일 실시예에 따른 반도체 공정 챔버는, 반도체 웨이퍼가 안착되는 정전 척의 하부에 연결되며, 펄스 신호로 생성되는 제1 바이어스 전력을 입력받는 제1 바이어스 전극, 상기 정전 척 및 상기 반도체 웨이퍼의 상부에 배치되며, 제2 바이어스 전력을 입력받는 제2 바이어스 전극, 및 상기 정전 척의 측면에 인접하여 상기 정전 척을 둘러싸도록 배치되고, 제1 시간, 제2 시간, 및 제3 시간으로 구분되는 주기를 갖고 상기 제1 바이어스 전력 및 상기 제2 바이어스 전력 중 적어도 하나와 동기화되는 링 전압을 입력받으며, 상기 링 전압은 상기 제1 시간 동안 일정한 양의 전압을 갖고 상기 제2 시간 동안 감소 추세를 갖는 음의 전압을 갖는 에지 링을 포함한다.
본 발명의 일 실시예에 따른 반도체 공정 챔버는, 반도체 공정 챔버에 바이어스 전력을 공급하는 바이어스 전력 공급부, 상기 반도체 공정 챔버의 정전 척에, 반도체 웨이퍼를 고정하기 위한 정전 척 전압을 공급하는 정전 척 공급부, 및 상기 정전 척의 주변에 배치되는 에지 링에 링 전압을 공급하여 플라즈마 쉬스(Plasme Sheath)를 제어하며, 상기 링 전압은 주기의 제1 시간 동안 일정한 양의 전압을 갖고, 상기 주기의 제2 시간 동안 음의 슬로프 전압을 갖는 링 전압 공급부를 포함한다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 정전 척에 반도체 웨이퍼를 안착시키는 단계, 상기 정전 척의 상부에 위치하는 제1 바이어스 전극에, 펄스 신호로 제1 바이어스 전력을 입력하는 단계, 및 상기 정전 척의 하부에 연결되는 제2 바이어스 전극에 제2 바이어스 전력을 입력하여 상기 반도체 웨이퍼로 플라즈마 입자들을 가속시키는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 플라즈마를 이용한 반도체 공정이 진행되는 반도체 공정 챔버의 에지 링에, 주기의 제1 시간 동안 양의 전압을 입력하고 주기의 제2 시간 동안 음의 슬로프 전압을 입력한다. 제2 시간 동안 입력되는 슬로프 전압은 점점 증가하는 절대값을 가질 수 있다. 따라서, 에지 링이 충전되는 경우에도 웨이퍼를 향해 이온 등을 효과적으로 가속시킴으로써 반도체 공정을 효과적으로 진행할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 반도체 공정 챔버를 간단하게 나타낸 도면들이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 반도체 공정 챔버에 포함될 수 있는 에지 링을 간단하게 도시한 도면들이다.
도 5는 도 2의 A 영역을 확대 도시한 도면이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 반도체 공정 챔버의 동작을 설명하기 위해 제공되는 도면들이다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 반도체 공정 챔버의 동작을 설명하기 위해 제공되는 그래프들이다.
도 10은 본 발명의 일 실시예에 따른 반도체 공정 챔버를 간단하게 나타낸 도면이다.
도 11 및 도 12는 반도체 공정 챔버에 입력되는 바이어스 전력과 링 전압을 간단하게 나타낸 그래프들이다.
도 13 내지 도 15는 본 발명의 일 실시예에 따른 반도체 공정 챔버의 동작을 설명하기 위해 제공되는 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 반도체 공정 챔버를 간단하게 나타낸 도면들이다.
먼저 도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 공정 챔버(10)는 챔버 하우징(11), 가스 공급부(12), 바이어스 전력 공급부(13), 척 전압 공급부(14), 링 전압 공급부(15) 및 제어 장치(16) 등을 포함할 수 있다. 챔버 하우징(11)은 반도체 공정이 진행되는 공간을 제공할 수 있으며, 챔버 하우징(11)에 가스 공급부(12), 바이어스 전력 공급부(13), 척 전압 공급부(14) 및 링 전압 공급부(15) 등이 장착될 수 있다.
가스 공급부(12)는 챔버 하우징(11) 내에서 반도체 공정을 진행하는 데에 필요한 가스를 공급할 수 있으며, 가스의 종류는 반도체 공정의 종류에 따라 달라질 수 있다. 바이어스 전력 공급부(13)는 반도체 공정을 진행하는 데에 필요한 바이어스 전력을 공급하는 회로로서, 일례로 챔버 하우징(11)의 상부와 하부에 각각 설치될 수 있다. 반도체 공정이 플라즈마를 이용하는 경우, 가스 공급부(12)는 챔버 하우징 내에 수소 등을 공급할 수 있으며, 바이어스 전력 공급부(13)가 공급하는 바이어스 전력에 의해 수소 이온, 라디칼 등이 형성될 수 있다.
척 전압 공급부(14)는 반도체 공정의 대상인 반도체 웨이퍼 또는 디스플레이용 모기판(mother substrate) 등이 안착되는 정전 척(Electrostatic Chuck, ESC)에 척 전압을 입력할 수 있다. 상기 척 전압에 의해 발생하는 쿨롱력이 발생하며, 상기 쿨롱력에 의해 반도체 웨이퍼 또는 디스플레이용 모기판 등이 정전 척에 고정될 수 있다.
본 발명의 일 실시예에 따른 반도체 공정 챔버(10)에서는, 정전 척의 주변에 에지 링(Edge Ring)이 배치될 수 있다. 에지 링은 정전 척과 소정의 간격만큼 분리되어 정전 척의 측면을 둘러싸는 형태로 형성될 수 있다. 링 전압 공급부(15)는 에지 링 내부에 형성된 전극에 소정의 링 전압을 공급할 수 있다. 상기 링 전압에 의해 에지 링 상부의 쉬스(sheath) 영역의 두께가 조절될 수 있다.
제어 장치(16)는 가스 공급부(12), 바이어스 전력 공급부(13), 척 전압 공급부(14), 링 전압 공급부(15) 등을 제어하여 챔버 하우징(11) 내에서 반도체 공정을 진행할 수 있다. 일례로, 제어 장치(16)는 가스 공급부(12)가 공급하는 가스의 유량, 챔버 하우징(11) 내에 인가되는 바이어스 전력, 정전 척에 입력되는 척 전압, 및 에지 링에 입력되는 링 전압 등을 결정할 수 있다. 일 실시예에서 제어 장치(16)는, 에지 링의 소모에 따라 변하는 필드 분포 및 에지 링에 전하가 충전됨으로써 발생하는 공정 효율 저하 등을 방지하기 위해, 에지 링에 단순한 구형파나 정현파, DC 전압이 아닌, 다양한 파형의 링 전압을 입력할 수 있다.
다음으로 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 공정 장비(100)는 플라즈마를 이용하여 반도체 공정을 진행하는 장비일 수 있다. 반도체 공정 장비(100)는 챔버(110), 링 전압 공급부(120), 척 전압 공급부(130), 제1 바이어스 전력 공급부(140), 제2 바이어스 전력 공급부(150), 및 가스 유입부(160) 등을 포함할 수 있다.
챔버(110)는 하우징(101)에 형성되는 에지 링(111), 정전 척(112), 제1 바이어스 전극(113), 제2 바이어스 전극(114), 및 가스 유로(115) 등을 포함할 수 잇다. 정전 척(112)에는 반도체 공정을 진행할 공정 대상이 안착될 수 있으며, 일례로 공정 대상은 반도체 웨이퍼(W)일 수 있다. 일례로 정전 척(112)의 상면에는 돌기 형상을 갖는 돌출부(112A)가 복수 개 형성될 수 있다. 반도체 웨이퍼(W)는 돌출부(112A) 상에 안착되며, 정전 척(112)의 상면과 반도체 웨이퍼(W) 사이에는 공간이 존재할 수 있다. 일례로 정전 척(112)의 상면과 반도체 웨이퍼(W)의 사이 공간에는, 반도체 웨이퍼(W)를 냉각하기 위한 목적으로 헬륨 가스 등이 채워질 수 있다.
일 실시예에서, 반도체 웨이퍼(W)는 척 전압 공급부(130)가 정전 척(112)에 공급하는 척 전압으로부터 생성되는 쿨롱력에 의해 정전 척(112) 상에 고정될 수 있다. 일례로 척 전압 공급부(130)는 척 전압은 정전압일 수 있으며, 상기 정전압은 수백 내지 수천 볼트의 크기를 가질 수 있다.
반도체 공정을 진행하기 위해 가스 유로(115)를 통해 반응 가스가 유입될 수 있다. 제1 바이어스 전력 공급부(140)는 정전 척(112)의 하부에 위치한 제1 바이어스 전극(113)에 제1 바이어스 전력을 공급하며, 제2 바이어스 전력 공급부(150)는 정전 척(112)의 상부에 위치한 제2 바이어스 전극(114)에 제2 바이어스 전력을 공급할 수 있다. 제1 바이어스 전력 공급부(140)와 제2 바이어스 전력 공급부(150) 각각은, 바이어스 전력을 공급하기 위한 고주파(RF) 파워 소스를 포함할 수 있다.
제1 바이어스 전력 및 제2 바이어스 전력에 의해 반응 가스의 이온(171)과 라디칼(172), 및 전자(173) 등을 포함하는 플라즈마(170)가 반도체 웨이퍼(W) 상에 생성될 수 있으며, 플라즈마(170)에 의해 반응 가스가 활성화되어 반응성이 높아질 수 있다. 일례로, 반도체 공정 장비(100)가 식각 장비인 경우, 제1 바이어스 전력 공급부(140)가 제1 바이어스 전극(113)에 공급하는 제1 바이어스 전력에 의해, 반응 가스의 이온(171)과 라디칼(172) 및 전자(173) 등이 반도체 웨이퍼(W)로 가속할 수 있다. 반도체 웨이퍼(W)에 포함되는 반도체 기판 또는 레이어들 중 적어도 일부는 반응 가스의 이온(171)과 라디칼(172) 및 전자(173) 등에 의해 건식으로 식각될 수 있다.
제1 바이어스 전극(114)과 제2 바이어스 전극(115) 각각에 공급되는 제1 바이어스 전력 및 제2 바이어스 전력에 의해 반도체 웨이퍼(W)의 상부에는 셀프-바이어스 전압이 발생할 수 있다. 일 실시예에서, 상기 셀프-바이어스 전압에 반도체 웨이퍼(W)의 상부에는 플라즈마(170)가 형성될 수 있으며, 플라즈마(170)와 반도체 웨이퍼(W) 사이에는 플라즈마 쉬스 영역이 형성될 수 있다.
플라즈마(170)에 포함되는 이온(171), 라디칼(172), 전자(173) 등은 플라즈마 쉬스 영역을 통과하여 반도체 웨이퍼(W)로 입사할 수 있다. 이온(171)과 라디칼(172), 전자(173) 등이 반도체 웨이퍼(W)로 입사하는 각도는 플라즈마 쉬스 영역의 두께 등에 따라 달라질 수 있다. 일례로, 플라즈마 쉬스 영역의 두께는 반도체 웨이퍼(W)의 중심으로부터 에지 링(111)에 가까워지면서 증가 또는 감소할 수 있다.
일례로, 에지 링(111) 상부에서 플라즈마 쉬스 영역의 두께가 반도체 웨이퍼(W) 상부에서 플라즈마 쉬스 영역의 두께보다 작으면, 반도체 웨이퍼(W)의 경계에서 이온(171), 라디칼(172), 전자(173) 등이 반도체 웨이퍼(W)로 입사하는 각도가 틀어질 수 있다. 즉, 반도체 웨이퍼(W)로 이온(171), 라디칼(172), 전자(173) 등이 입사하는 각도가, 반도체 웨이퍼(W)의 상면에 수직한 90도 방향이 아닐 수 있다. 따라서, 반도체 웨이퍼(W)의 경계에 인접한 영역에서 반도체 공정이 효과적으로 진행되지 않을 수 있다.
이러한 문제를 해결하기 위해, 에지 링(111) 상부에서 플라즈마 쉬스 영역의 두께를 증가시키고자 에지 링(111)에 입력되는 링 전압을 증가시킬 수 있다. 그러나 링 전압이 증가함에 따라 에지 링(111)에 전하가 충전될 수 있으며, 에지 링(111)이 충전되어 에지 링(111) 상부에서 이온(171), 라디칼(172) 등이 반도체 웨이퍼(W) 쪽으로 가속하지 못하는 문제가 발생할 수 있다.
한편 반도체 공정이 식각 공정인 경우, 공정이 진행됨에 따라 에지 링(111) 역시 상부로부터 함께 식각되므로, 에지 링(111)의 두께가 감소할 수 있다. 이 경우, 에지 링(111) 상부에서 플라즈마 쉬스 영역의 두께 역시 함께 감소할 수 있으며, 반도체 웨이퍼(W)의 경계에 인접한 영역에서 이온(171)과 라디칼(172), 전자(173) 등이 입사하는 각도가 틀어지고 반도체 공정의 정확하게 진행되지 못할 수 있다. 에지 링(111)의 식각에 의한 플라즈마 쉬스 영역의 두께 감소를 보상하고자 에지 링(111)에 입력되는 전압의 크기를 증가시킬 경우, 상술한 바와 같은 문제가 발생할 수 있다.
본 발명의 일 실시예에서는, 에지 링(111)에 입력되는 전압을 다양하게 변형하여 상기와 같은 문제를 해결할 수 있다. 링 전압 공급부(120)는, 에지 링(111)에 포함되는 전극에 다양한 파형의 전압을 입력할 수 있는 전압 생성기를 포함할 수 있다. 일례로 링 전압 공급부(120)는 소정의 주기를 갖는 링 전압을 공급할 수 있으며, 링 전압은 상기 주기의 제1 시간 동안 양의 전압을, 상기 주기에서 제1 시간을 제외한 제2 시간 동안에는 음의 전압을 가질 수 있다. 일 실시예에서, 링 전압 공급부(120)는 상기 제2 시간 동안 점점 감소하는 음의 전압, 즉 점점 증가하는 절대값, 및 음의 부호를 갖는 슬로프 전압을 상기 링 전압으로 생성함으로써, 에지 링(111) 상부에서 플라즈마 쉬스 영역의 두께를 조절함과 동시에, 에지 링(111)의 충전에 따른 공정의 효율 저하 등을 해결할 수 있다.
에지 링(111)이 충전되는 차지 업의 정도는, 플라즈마(170)를 발생시키기 위한 제1 바이어스 전력과 제2 바이어스 전력의 크기에 따라 결정될 수 있다. 본 발명의 일 실시예에서는, 링 전압의 주기에 포함되는 제2 시간의 길이, 및 제2 시간 동안 링 전압의 크기 변화 등을 제1 바이어스 전력과 제2 바이어스 전력 중 적어도 하나를 고려하여 결정할 수 있다. 따라서, 에지 링(111)이 충전되는 차지 업 현상을 효율적으로 상쇄시키고 이온(171) 등을 지속적으로 가속시켜 공정의 효율을 개선할 수 있다.
또한, 본 발명의 일 실시예에서는, 제1 바이어스 전력과 제2 바이어스 전력 각각이 펄스 형태로 생성될 수 있다. 일례로, 제1 바이어스 전력과 제2 바이어스 전력은 서로 동기화되어 제1 바이어스 전극(113)과 제2 바이어스 전극(114)에 입력될 수 있다. 즉, 제1 바이어스 전력이 제1 바이어스 전극(113)에 입력되는 동안 제2 바이어스 전력도 제2 바이어스 전극(114)에 입력되고, 제1 바이어스 전력이 제1 바이어스 전극(113)에 입력되지 않으면 제2 바이어스 전력도 제2 바이어스 전극(114)에 입력되지 않을 수 있다.
펄스 형태를 갖는 제1 바이어스 전력 및 제2 바이어스 전력과 관계없이 에지 링(111)에 링 전압이 입력되면, 제1 바이어스 전력과 제2 바이어스 전력이 입력되지 않는 동안 에지 링(111)으로 이온(171)이 집중될 수 있다. 에지 링(111)으로 집중된 이온(171)은 에지 링(111) 상부에서 방전을 일으킬 수 있으며, 결과적으로 에지 링(111) 또는 에지 링(111)에 인접한 반도체 웨이퍼(W)의 일부 영역에 손상을 일으키거나, 또는 에지 링(111)의 마모를 가속시킬 수 있다.
본 발명의 일 실시예에서는 상기 문제를 해결하기 위해, 제1 바이어스 전력 및 제2 바이어스 전력 중 적어도 하나와 링 전압이 동기화될 수 있다. 즉, 제1 바이어스 전력 및 제2 바이어스 전력 중 적어도 하나가 입력되지 않는 동안, 이온(171)이 에지 링(111)에 입력되지 않도록 링 전압을 생성할 수 있다. 따라서, 에지 링(111)의 과도한 마모 및 반도체 웨이퍼(W)의 손상을 방지함으로써 공정 효율 및 안정성을 개선할 수 있다.
도 3은 도 2의 A 영역을 확대 도시한 도면이다.
도 3을 참조하면, 반도체 웨이퍼(W)는 정전 척(112)의 상면에 형성된 돌출부(112A) 위에 안착될 수 있다. 따라서, 반도체 웨이퍼(W)의 하면과 정전 척(112)의 상면 사이에는 공간이 존재할 수 있으며, 상기 공간에는 반도체 웨이퍼(W)의 냉각 목적으로 헬륨(He)이 주입될 수 있다. 도 3에 도시한 일 실시예에서는 플라즈마와 반도체 웨이퍼(W) 사이의 플라즈마 쉬스 영역이 생략되어 있을 수 있다.
정전 척(112)은 제1 바이어스 전극(113) 상부에 위치하며, 정전 척(112)의 내부에는 정전 척 전압이 입력되는 전극(112E)이 마련될 수 있다. 일례로 정전 척 전압은 DC 전압 또는 구형파 전압일 수 있다. 정전 척(112)의 주변에는 에지 링(111)이 마련되며, 에지 링(111)의 내부에는 링 전극(111E)이 매립될 수 있다. 앞서 설명한 바와 같이, 에지 링(111)은 유전체 물질로 형성될 수 있다.
반도체 공정을 진행하기 위해 플라즈마(170)가 반도체 웨이퍼(W) 상부에 형성되며, 플라즈마(170)에 포함되는 이온(171), 라디칼(172), 전하(173) 등이 반도체 웨이퍼(W)로 가속하여 반도체 공정이 진행될 수 있다. 에지 링(111)의 상부에는 양의 포텐셜이 형성되며, 에지 링(111) 내부의 링 전극(111E)에 음의 전압이 입력되는 동안 이온(171)이 에지 링(111)으로 가속할 수 있다. 이때, 에지 링(111)으로 이온(171)이 입사함에 따라 에지 링(111)이 양전하로 충전될 수 있다. 따라서 링 전극(111E)에 음의 전압이 입력되는 동안에도 이온(171)이 에지 링(111)으로 가속하지 않을 수 있다.
본 발명의 일 실시예에서는 에지 링(111)이 양전하로 충전되는 경우에도 이온(171)이 에지 링(111)으로 가속할 수 있도록, 링 전압 공급부(120)가 링 전극(111E)에 다양한 파형의 링 전압을 입력할 수 있다. 일례로 링 전압 공급부(120)가 링 전극(111E)에 입력하는 링 전압이 음의 전압을 갖는 구간에서, 링 전압은 그 절대값이 점점 증가하는 슬로프 전압의 파형을 가질 수 있다. 따라서 에지 링(111)이 양전하로 충전되어 있는 경우에도, 음의 구간에서 링 전압의 절대값이 점점 증가함에 따라 이온(171)이 에지 링(111)을 향해 입사할 수 있다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 반도체 공정 챔버에 포함될 수 있는 에지 링을 간단하게 도시한 도면들이다.
먼저 도 4를 참조하면, 본 발명의 일 실시예에 따른 에지 링(111)은 반도체 웨이퍼(W)의 주변을 둘러싸도록 반도체 공정 챔버 내에 설치될 수 있다. 일례로 에지 링(111)은 반도체 웨이퍼(W)가 안착되는 정전 척 주변에 배치되며, 도 3에 도시한 바와 같이 정전 척에 안착된 반도체 웨이퍼(W)의 주변을 둘러쌀 수 있다.
에지 링(111)은 유전체 물질로 형성될 수 있으며, 에지 링(111) 내부에는 하나 이상의 전극들이 매립될 수 있다. 반도체 공정 챔버의 링 전압 공급부는, 에지 링(111) 내부의 전극에 소정의 링 전압을 입력할 수 있다. 일반적으로는 DC 전압, 정현파, 구형파 등 미리 정해진 파형의 링 전압이 에지 링(111)에 입력되나, 본 발명의 일 실시예에서는 링 전압 공급부가 다양한 파형의 링 전압을 생성하여 에지 링(111) 내부의 전극에 입력할 수 있다. 한편, 에지 링(111) 내부에 복수의 전극들이 매립될 경우, 복수의 전극들은 링 전압 공급부로부터 같은 링 전압을 입력받을 수 있다.
다음으로 도 5를 참조하면, 에지 링(111)은 서로 분리되는 복수의 단위 구조체들(111A-111D)을 포함할 수 있다. 도 5에 도시한 일 실시예에서는 에지 링(111)이 네 개의 단위 구조체들(111A-111D)을 포함하는 것으로 가정하였으나, 복수의 단위 구조체들(111A-111D)의 개수는 다양하게 변형될 수 있다.
복수의 단위 구조체들(111A-111D)은 유전체 물질로 형성되며, 그 내부에 전극을 포함할 수 있다. 복수의 단위 구조체들(111A-111D) 내부에 매립되는 전극은 링 전압 공급부로부터 같은 링 전압을 입력받을 수 있다. 따라서, 서로 분리된 복수의 단위 구조체들(111A-111D)에 같은 파형의 링 전압이 입력되며, 반도체 웨이퍼(W)에 반도체 공정이 고르게 진행될 수 있다.
반도체 공정이 진행되는 동안 반도체 웨이퍼(W) 상부에는 플라즈마가 형성되며, 반도체 웨이퍼(W)의 상부와 하부에 인가되는 전압 등에 의해 전하, 이온 등이 반도체 웨이퍼(W)로 가속하여 식각 공정 등이 진행될 수 있다. 다만, 반도체 웨이퍼(W)의 중심에서 멀리 떨어진 에지 링(111)의 상부에서는 플라즈마 포텐셜이 감소하는 쉬스 영역이 존재할 수 있다.
에지 링(111) 상부에는 양의 포텐셜이 생성되기 때문에, 에지 링(111) 내부의 전극에 음의 전압이 입력될 경우, 에지 링(111) 자체가 충전될 수 있다. 에지 링(111)이 충전되면, 에지 링(111) 내부의 전극에 음의 전압이 입력된다 해도 에지 링(111) 상부에서 이온 등이 효과적으로 가속할 수 없으며, 결과적으로 반도체 웨이퍼(W)의 에지 영역에서 반도체 공정이 효과적으로 진행되지 않을 수 있다.
본 발명에서는 상기와 같은 문제를 해결하고자, 소정의 시간 동안 에지 링(111)에 슬로프 전압을 입력할 수 있다. 상기 슬로프 전압은 음의 방향에서 절대값이 증가하는 전압일 수 있다. 따라서, 에지 링(111) 자체가 충전된 경우에도 양전하 특성을 갖는 이온이 상기 슬로프 전압에 의해 에지 링(111) 쪽으로 가속할 수 있으며, 반도체 웨이퍼(W)의 에지 영역에서도 반도체 공정을 효과적으로 진행할 수 있다. 일례로 에지 링(111)에는 소정의 주기를 갖는 링 전압이 입력되며, 링 전압은 상기 주기의 일부 시간 동안 상기 슬로프 전압의 파형을 가질 수 있다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 반도체 공정 챔버의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 6은 반도체 공정 챔버 내의 플라즈마 쉬스 영역의 두께 분포를 설명하기 위한 그래프이다. 도 6을 참조하면, 반도체 공정 챔버 내에서 플라즈마 쉬스 영역의 두께는 반도체 웨이퍼의 중심으로부터 소정의 거리 이상으로 멀어짐에 따라 점점 감소하는 구간을 가질 수 있다. 일례로, 쉬스 영역이 감소하기 시작하는 거리 R은 반도체 웨이퍼의 반지름에 대응할 수 있다. 다만, 에지 링의 두께 등에 따라서 반도체 웨이퍼의 반지름 R보다 먼 곳에서 쉬스 영역의 두께가 증가할 수도 있다. 또한 에지 링에 입력되는 링 전압의 크기가 증가할 경우, 반도체 웨이퍼의 반지름 R보다 먼 곳에서 쉬스 영역의 두께가 증가할 수 있다.
도 7을 참조하면, 반도체 공정 챔버(200) 내에서 반도체 웨이퍼(W)와 에지 링(211) 상부에 플라즈마 쉬스 영역(PS)이 형성될 수 있다. 반도체 웨이퍼(W)는 정전 척(212)의 상면에 형성된 복수의 돌기들(212A)에 안착되며, 반도체 웨이퍼(W)와 정전 척(212) 상면 사이의 공간에는 냉각을 위한 헬륨 등이 채워질 수 있다.
플라즈마 쉬스 영역(PS)은 반도체 웨이퍼(W) 상에서 제1 두께(D1)를 가지며, 에지 링(211) 상부에서 제2 두께(D2)를 가질 수 있다. 일례로, 제1 두께(D1)와 제2 두께(D2)는 서로 다를 수 있으며, 링 전압 공급부(220)가 링 전극(211E)에 입력하는 링 전압 또는 에지 링(211)의 두께, 높이 등에 따라 제2 두께(D2)가 달라질 수 있다. 도 7에 도시한 일 실시예에서는 제2 두께(D2)가 제1 두께(D1)보다 작을 수 있으며, 따라서 반도체 웨이퍼(W)의 중심(CW)으로부터 멀어짐에 따라 플라즈마 쉬스 영역(PS)의 두께가 감소하는 구간이 나타날 수 있다.
에지 링(211)에 입력되는 링 전압은 주기의 제1 시간과 제2 시간 각각에서 양의 전압과 음의 전압을 가질 수 있다. 링 전압을 증가시킬 경우 에지 링(211) 상부에서 플라즈마 쉬스 영역(PS)의 제2 두께(D2)를 증가시켜 반도체 웨이퍼(W)의 외곽에서의 공정 효율을 증가시킬 수 있다. 그러나 링 전압의 크기만을 증가시킬 경우 링 전압이 음의 전압을 갖는 제2 시간에서 에지 링이 양전하로 충전되는 차지 업 현상이 쉽게 발생할 수 있다. 따라서, 에지 링(211) 상부에서 플라즈마 쉬스 영역(PS)의 제2 두께(D2)를 조절할 수 없게 되거나, 또는 에지 링(211)에 입력되는 링 전압에 의해 이온이 가속하지 않게 되어 반도체 웨이퍼(W) 외곽에서의 공정 효율이 저하될 수 있다. 또는, 링 전압의 크기 증가에 따라 제2 두께(D2)가 지나치게 증가하여 오히려 반도체 웨이퍼(W) 외곽에서의 공정 효율이 나빠질 수도 있다.
본 발명에서는 상기와 같은 문제를 해결하기 위해, 링 전압의 크기를 단순히 증가시키는 대신, 다양한 파형을 갖는 링 전압을 에지 링(211)에 입력할 수 있다. 이를 위해, 링 전압 공급부(220)는 전력을 공급하는 전압 생성 회로 및 파형을 결정하기 위한 모듈레이터 등을 포함할 수 있다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 반도체 공정 챔버의 동작을 설명하기 위해 제공되는 그래프들이다.
먼저 도 8을 참조하면, 링 전압은 한 주기 동안 양의 전압인 제1 전압(VP)을과, 음의 전압인 제2 전압(VN)을 가질 수 있다. 링 전압이 제2 전압(VN)을 갖는 동안, 에지 링 상부에 형성된 양의 포텐셜에 의해 유전체 물질로 형성된 에지 링이 전하로 충전되어 에지 링의 전압이 증가할 수 있다. 따라서, 링 전압이 제2 전압(VN)을 갖는 동안에도 에지 링이 양의 전압을 갖게 되어 이온이 반도체 웨이퍼 쪽으로 가속하지 못할 수 있다. 이러한 문제를 해결하기 위해 에지 링에 더 큰 절대값을 갖는 전압을 입력할 수 있으나, 이는 반도체 웨이퍼와 에지 링이 인접한 영역에서 플라즈마 쉬스 영역의 경사를 증가시켜 공정 효율을 나쁘게 하는 문제를 일으킬 수 있다.
따라서 본 발명에서는, 에지 링에 단순히 더 큰 절대값을 갖는 전압을 입력하는 대신, 다양한 파형을 갖는 전압을 입력할 수 있다. 도 9를 참조하면, 본 발명의 일 실시예에서 링 전압은 소정의 주기(TP)를 가질 수 있으며, 주기(TP)는 제1 시간(T1)과 제2 시간(T2)으로 구분될 수 있다. 주기(TP) 내에서 제1 시간(T1)과 제2 시간(T2)의 비율은 실시예에 따라 다양하게 변형될 수 있다. 제1 시간(T1) 동안 링 전압은 양의 전압인 제1 전압(VP)을 가질 수 있다.
한편, 주기(TP)에서 제1 시간(T1)을 제외한 제2 시간(T2) 동안, 에지 링에는제1 음의 전압(VN1)에서 제2 음의 전압(VN2)까지 감소하는 슬로프 전압이 입력될 수 있다. 제2 시간(T2) 동안 링 전압은 시간에 따라 점점 감소하는 추세를 가질 수 있으며, 이는 음의 구간에서 링 전압이 점점 증가하는 절대값을 갖는다는 의미로도 이해될 수 있다.
제2 시간(T2) 동안 링 전압이 제1 음의 전압(VN1)으로부터 제2 음의 전압(VN2)까지 감소하므로, 에지 링이 충전되어 있는 경우에도 이온을 가속시킬 수 있다. 일례로 제1 음의 전압(VN1)과 제2 음의 전압(VN2)의 차이는, 에지 링에 충전된 전하에 대응하는 전압을 고려하여 결정될 수 있다. 도 9에 도시한 일 실시예에서는 각 주기(TP)의 제2 시간(T2)마다 제1 음의 전압(VN1)과 제2 음의 전압(VN2)의 차이가 같은 것으로 도시되었으나, 실시예에 따라 주기(TP) 마다 제1 음의 전압(VN1)과 제2 음의 전압(VN2)의 차이는 다를 수 있다. 또한, 주기(TP) 마다 제2 시간(T2) 동안 링 전압의 감소 추세 역시 다를 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 공정 챔버를 간단하게 나타낸 도면이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 반도체 공정 챔버(300)에서, 척 전압 공급부(330)는 정전 척(312)의 전극(312E)에 정전 척 전압을 입력할 수 있다. 정전 척 전압에 의해 정전 척(312)와 반도체 웨이퍼(W) 사이에서 쿨롱력이 발생하며, 상기 쿨롱 력에 의해 반도체 웨이퍼(W)가 정전 척(312)에 고정될 수 있다.
링 전압 공급부(320)는 정전 척(312)의 주변에 배치되는 에지 링(311) 내부의 전극(311E)에 링 전압을 입력할 수 있다. 링 전압은 소정의 주기를 갖는 전압으로서, 링 전압 공급부(320)는 필요에 따라 다양한 파형의 링 전압을 에지 링(311)의 전극(311E)에 입력할 수 있다.
한편, 정전 척(312)의 하부에는 제1 바이어스 전극(313)이 배치될 수 있다. 제1 바이어스 전극(313)은 서셉터일 수 있으며, 플라즈마를 생성하기 위한 하부 전극으로 이용될 수 있다. 제1 바이어스 전력 공급부(340)는 제1 바이어스 전극(313)에 제1 바이어스 전력을 입력할 수 있다. 일례로, 제1 바이어스 전력은 펄스 형태로 제1 바이어스 전극(313)에 입력될 수 있다. 즉, 제1 바이어스 전력 공급부(340)는 소정의 주기 내에서, 제1 바이어스 전력의 입력하고 차단하는 동작을 반복할 수 있다.
펄스 형태로 생성되는 제1 바이어스 전력이 차단되는 동안, 즉 제1 바이어스 전력이 제1 바이어스 전극(340)에 입력되지 않는 동안 에지 링(311)의 전극(311E)에 입력되는 링 전압에 의해 정전 척(312) 상부의 플라즈마에 포함된 이온이 에지 링(311)으로 집중되는 현상이 발생할 수 있다. 에지 링(311)으로 집중된 이온들은 에지 링(311) 상부에서 방전을 일으킬 수 있으며, 에지 링(311) 또는 에지 링(311)에 인접한 반도체 웨이퍼(W)의 일부 영역에 손상을 입힐 수 있다.
본 발명의 일 실시예에서는, 상기와 같은 문제를 해결하기 위해, 에지 링(311)의 전극(311E)에 입력되는 링 전압과, 제1 바이어스 전극(313)에 입력되는 제1 바이어스 전력을 동기화할 수 있다. 제1 바이어스 전력과 링 전압의 동기화는 다양한 방식으로 실행될 수 있는데, 이하, 도 11 및 도 12를 함께 참조하여 설명하기로 한다.
도 11 및 도 12는 반도체 공정 챔버에 입력되는 바이어스 전력과 링 전압을 간단하게 나타낸 그래프들이다.
먼저 도 11(a)을 참조하면, 제1 바이어스 전력은 펄스 형태로 제1 바이어스 전극(313)에 입력될 수 있다. 또한 도 11(b)를 참조하면 에지 링(311)의 전극(311E)에 입력되는 링 전압은 제1 바이어스 전력과 동기화될 수 있다. 도 11(b)에 도시한 바와 같이, 링 전압은 소정의 주기(TP)를 갖는 전압일 수 있으며, 링 전압의 주기(TP)는 바이어스 전력의 주기와 같을 수 있다.
링 전압의 주기(TP)는 제1 시간(T1)과 제2 시간(T2)으로 구분될 수 있다. 제1 시간(T1) 동안 링 전압은 양의 전압(VP)을 가질 수 있으며, 제2 시간(T2) 동안 제1 음의 전압(VN1)에서 제2 음의 전압(VN2)까지 감소하는 추세를 가질 수 있다. 다만, 링 전압의 파형은 도 11(b)에 도시한 바와 같이 한정되지 않으며, 다양하게 변형될 수 있다. 도 11에 도시한 일 실시예에서는 바이어스 전력이 입력되지 않는 동안 링 전압이 음의 전압을 갖도록 동기화될 수 있다. 반면, 실시예들에 따라 바이어스 전력이 입력되지 않는 동안 링 전압이 양의 전압을 갖도록 동기화될 수도 있다. 즉, 바이어스 전력과 링 전압이 다양한 위상차로 동기화될 수 있다.
다음으로 도 12(a)을 참조하면, 제1 바이어스 전력은 펄스 형태로 제1 바이어스 전극(313)에 입력될 수 있다. 또한 도 12(b)를 참조하면 에지 링(311)에 입력되는 링 전압의 주기(TP)는 제1 시간(T1), 제2 시간(T2), 및 제3 시간(T3)으로 구분될 수 있다. 제1 시간(T1) 동안 링 전압은 양의 전압(VP)을 가질 수 있으며, 제2 시간(T2) 동안 제1 음의 전압(VN1)에서 제2 음의 전압(VN2)까지 감소하는 추세를 가질 수 있다. 또한 도 12(b)에 도시한 일 실시예에서, 링 전압은 제3 시간(T3) 동안 에지 링(311)의 전극(311E)에 입력되지 않을 수 있다.
일례로 제3 시간(T3)은 제1 바이어스 전력이 제1 바이어스 전극(313)에 입력되지 않는 시간에 대응할 수 있다. 즉, 링 전압이 펄스 형태의 제1 바이어스 전력에 동기화될 수 있다. 제1 바이어스 전력이 입력되지 않는 동안 링 전압을 에지 링(311)에 입력하지 않음으로써, 이온과 라디칼 등이 에지 링(311)에 집중되는 것을 방지하여 에지 링(311) 상부에서 발생하는 의도치 않은 방전을 최소화할 수 있다.
한편, 제1 바이어스 전력은, 반도체 공정 챔버의 상부에 설치되는 제2 바이어스 전극에 입력되는 제2 바이어스 전력과 동기화될 수 있다. 즉, 제1 바이어스 전력이 입력되는 동안 제2 바이어스 전력이 입력되고, 제1 바이어스 전력이 입력되지 않는 동안에는 제2 바이어스 전력도 입력되지 않을 수 있다. 따라서, 본 발명의 일 실시예에서 링 전압은 펄스 형태로 생성되는 제1 바이어스 전력 및 제2 바이어스 전력에 동기화되는 것으로 이해될 수 있다.
도 13 내지 도 15는 본 발명의 일 실시예에 따른 반도체 공정 챔버의 동작을 설명하기 위해 제공되는 도면들이다.
도 13 내지 도 15를 참조하면, 본 발명의 일 실시예에 따른 반도체 공정 챔버(400)는 반도체 웨이퍼(W)가 안착되는 정전 척(412), 정전 척(412)의 주변에 배치되어 반도체 웨이퍼(W)를 둘러싸는 에지 링(411) 및 에지 링(411)의 전극(411E)에 링 전압을 입력하는 링 전압 공급부(420) 등을 포함할 수 있다. 일례로, 반도체 웨이퍼(W)는 정전 척(412)의 상면에 형성된 복수의 돌기들(412A)에 안착될 수 있다.
반도체 웨이퍼(W)와 에지 링(411)의 상면에는 플라즈마 쉬스 영역(PS)이 형성될 수 있다. 플라즈마 쉬스 영역(PS)의 두께는 반도체 웨이퍼(W) 상부와 에지 링(411) 상부에서 서로 다를 수 있다. 에지 링(411) 상부에서 플라즈마 쉬스 영역(PS)의 두께는, 링 전압 공급부(420)가 에지 링(411)에 입력하는 링 전압에 의해 달라질 수 있다. 일례로, 플라즈마 쉬스 영역(PS)이 반도체 웨이퍼(W) 상부에서 제1 두께(D1), 에지 링(411) 상부에서 제2 두께(D2)를 갖는 것으로 정의하면, 링 전압이 상대적으로 작을 때 제2 두께(D2)가 제1 두께(D1)보다 작을 수 있다. 따라서, 도 13에 도시한 바와 같이 이온과 라디칼 등의 입사 방향이 반도체 웨이퍼(W)의 외곽에서 수직 방향을 기준으로 틀어질 수 있다.
반면, 링 전압이 상대적으로 크면 도 14에 도시한 바와 같이 제2 두께(D2)가 제1 두께(D1)보다 클 수 있다. 링 전압을 상대적으로 크게 입력하고 반도체 웨이프(W)와 에지 링(411) 사이의 간격을 적절하게 결정함으로써 이온과 라디칼 등이 반도체 웨이퍼(W)의 외곽에서도 수직 방향으로 입사하도록 제어할 수 있다. 그러나 링 전압이 증가하는 경우, 에지 링(411)이 충전되어 더 이상 이온과 라디칼 등이 가속하지 않는 문제가 발생할 수 있다. 이를 해결하기 위해 링 전압을 감소시키면 도 13에 도시한 바와 같이 반도체 웨이퍼(W)의 외곽에서 이온과 라디칼의 가속 방향이 틀어질 수 있다.
따라서 본 발명에서는 링 전압 공급부(420)가 다양한 파형의 링 전압을 에지 링(411)에 입력할 수 있다. 링 전압 공급부(420)는 링 전압의 크기 뿐만 아니라 파형을 함께 조절할 수 있는 회로를 포함할 수 있다. 따라서 도 15에 도시한 바와 같이 플라즈마 쉬스 영역(PS)에서 제1 두께(D1)와 제2 두께(D2)의 차이를 최소화할 수 있으며, 반도체 웨이퍼(W)의 전체 영역에서 이온과 라디칼이 고르게 입사하도록 제어할 수 있다.
일례로 링 전압 공급부(420)는 소정의 주기를 갖는 링 전압을 에지 링(411)에 입력할 수 있으며, 링 전압은 주기의 제1 시간 동안 양의 전압, 제2 시간 동안 감소 추세를 갖는 음의 전압을 입력할 수 있다. 따라서, 링 전압의 절대적인 크기를 증가시키지 않음으로써 제2 두께(D2)와 제1 두께(D1)의 차이를 줄임과 동시에, 제2 시간 동안 감소 추세를 갖는 음의 전압을 입력하여 에지 링(411)의 충전에 의해 이온 등이 가속하지 않는 문제를 해결할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 본 발명의 기본적인 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10, 100: 반도체 공정 챔버
11, 101: 챔버 하우징
120, 220, 320, 420: 링 전압 공급부
111, 211, 311, 411: 에지 링
112, 312, 412: 정전 척
W: 반도체 웨이퍼
PS: 플라즈마 쉬스 영역

Claims (20)

  1. 챔버 하우징;
    상기 챔버 하우징 내에서 반도체 웨이퍼가 안착되는 정전 척;
    상기 정전 척의 하부에 설치되는 제1 바이어스 전극;
    상기 정전 척의 상부에 설치되는 제2 바이어스 전극;
    상기 정전 척의 측면에 인접하도록 배치되며, 내부에 배치되는 링 전극을 갖는 에지 링; 및
    소정의 주기에 따르는 링 전압을 상기 링 전극에 입력하며, 상기 링 전압은 상기 주기의 제1 시간 동안 양의 전압을 갖고, 상기 주기에서 상기 제1 시간이 아닌 제2 시간 동안 시간에 따라 감소하는 음의 전압을 갖는 링 전압 공급부; 를 포함하며,
    상기 링 전압 공급부는 상기 제1 바이어스 전극에 공급되는 제1 바이어스 전력과 상기 제2 바이어스 전극에 공급되는 제2 바이어스 전력 중 적어도 하나의 크기를 참조하여 상기 제2 시간 동안 상기 링 전압의 감소 추세를 결정하는 반도체 공정 챔버.
  2. 제1항에 있어서,
    상기 제1 바이어스 전극에 상기 제1 바이어스 전력을 공급하며, 상기 제1 바이어스 전력이 상기 링 전압과 동기화되도록 제어하는 제1 바이어스 전력 공급부; 를 더 포함하는 반도체 공정 챔버.
  3. 삭제
  4. 제1항에 있어서,
    상기 에지 링은 상기 링 전극이 매립되는 유전체 물질을 포함하는 반도체 공정 챔버.
  5. 제1항에 있어서,
    상기 에지 링은, 상기 정전 척을 둘러싸는 연속적인 단일 구조체로 제공되는 반도체 공정 챔버.
  6. 제1항에 있어서,
    상기 에지 링은, 상기 정전 척을 둘러싸며 서로 분리되는 복수의 단위 구조체들을 포함하는 반도체 공정 챔버.
  7. 제6항에 있어서,
    상기 링 전극은, 상기 복수의 단위 구조체들 각각에 포함되는 복수의 링 전극들을 갖는 반도체 공정 챔버.
  8. 제7항에 있어서,
    상기 복수의 링 전극들은 서로 전기적으로 연결되는 반도체 공정 챔버.
  9. 제1항에 있어서,
    상기 제2 바이어스 전극에 상기 제2 바이어스 전력을 공급하는 제2 바이어스 전력 공급부; 를 더 포함하는 반도체 공정 챔버.
  10. 제1항에 있어서,
    상기 링 전압 공급부는, 상기 반도체 웨이퍼에 적용되는 공정에 기초하여 상기 주기 내에서 상기 제1 시간과 상기 제2 시간 각각의 길이를 결정하는 반도체 공정 챔버.
  11. 제1항에 있어서,
    상기 에지 링은 소정의 간격만큼 상기 정전 척과 분리되어 상기 정전 척의 측면에 인접하는 반도체 공정 챔버.
  12. 반도체 웨이퍼가 안착되는 정전 척의 하부에 연결되며, 펄스 신호로 생성되는 제1 바이어스 전력을 입력받는 제1 바이어스 전극;
    상기 정전 척 및 상기 반도체 웨이퍼의 상부에 배치되며, 제2 바이어스 전력을 입력받는 제2 바이어스 전극; 및
    상기 정전 척의 측면에 인접하여 상기 정전 척을 둘러싸도록 배치되고, 제1 시간, 제2 시간, 및 제3 시간으로 구분되는 주기를 갖고 상기 제1 바이어스 전력 및 상기 제2 바이어스 전력 중 적어도 하나와 동기화되는 링 전압을 입력받으며, 상기 링 전압은 상기 제1 시간 동안 일정한 양의 전압을 갖고 상기 제2 시간 동안 감소 추세를 갖는 음의 전압을 갖는 에지 링; 을 포함하는 반도체 공정 챔버.
  13. 제12항에 있어서,
    상기 제3 시간 동안 상기 에지 링은 상기 링 전압을 입력받지 않는 반도체 공정 챔버.
  14. 제12항에 있어서,
    상기 제2 바이어스 전력은 상기 제1 바이어스 전력과 동기화된 펄스 신호로 생성되며,
    상기 링 전압은, 상기 제1 바이어스 전력 및 상기 제2 바이어스 전력에 동기화되는 반도체 공정 챔버.
  15. 제14항에 있어서,
    상기 제1 바이어스 전력 및 상기 제2 바이어스 전력은 상기 제1 시간 및 상기 제2 시간 동안 상기 제1 바이어스 전극 및 상기 제2 바이어스 전극에 입력되고, 상기 제3 시간 동안 상기 제1 바이어스 전극 및 상기 제2 바이어스 전극에 입력되지 않는 반도체 공정 챔버.
  16. 제12항에 있어서,
    상기 링 전압의 절대값은 상기 제2 시간 동안 증가하는 반도체 공정 챔버.
  17. 반도체 공정 챔버에 바이어스 전력을 공급하는 바이어스 전력 공급부;
    상기 반도체 공정 챔버의 정전 척에, 반도체 웨이퍼를 고정하기 위한 정전 척 전압을 공급하는 정전 척 공급부; 및
    상기 정전 척의 주변에 배치되는 에지 링에 링 전압을 공급하여 플라즈마 쉬스(Plasme Sheath) 영역의 두께를 제어하며, 상기 링 전압은 주기의 제1 시간 동안 일정한 양의 전압을 갖고, 상기 주기의 제2 시간 동안 음의 슬로프 전압을 갖는 링 전압 공급부; 를 포함하며,
    상기 링 전압 공급부는, 상기 바이어스 전력의 크기에 기초하여, 상기 제2 시간의 길이 및 상기 제2 시간 동안 상기 링 전압의 크기 변화 중 적어도 하나를 결정하는 반도체 공정 챔버.
  18. 정전 척에 반도체 웨이퍼를 안착시키는 단계;
    상기 정전 척의 상부에 위치하는 제1 바이어스 전극에, 펄스 신호로 제1 바이어스 전력을 입력하는 단계;
    상기 정전 척의 하부에 연결되는 제2 바이어스 전극에 제2 바이어스 전력을 입력하여 상기 반도체 웨이퍼로 플라즈마 입자들을 가속시키는 단계; 및
    상기 정전 척 주변의 에지 링에, 한 주기의 제1 시간 동안 양의 전압을 갖고 상기 한 주기의 제2 시간 동안 감소 추세의 음의 전압을 갖는 링 전압을 공급하는 단계; 를 포함하며,
    상기 제1 바이어스 전력과 상기 제2 바이어스 전력 중 적어도 하나의 크기에 기초하여, 상기 링 전압의 감소 추세를 결정하는 반도체 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 제2 바이어스 전력은 펄스 신호 형태로 상기 제2 바이어스 전극에 입력되는 반도체 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 링 전압은 상기 제2 바이어스 전력과 동기화되는 반도체 소자의 제조 방법.
KR1020180130882A 2018-10-30 2018-10-30 반도체 공정 챔버 및 반도체 소자의 제조 방법 Active KR102600003B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180130882A KR102600003B1 (ko) 2018-10-30 2018-10-30 반도체 공정 챔버 및 반도체 소자의 제조 방법
US16/401,792 US10964578B2 (en) 2018-10-30 2019-05-02 Apparatus for manufacturing semiconductor device and manufacturing method of semiconductor device
CN201910825086.4A CN111128666B (zh) 2018-10-30 2019-08-30 用于制造半导体器件的装置和半导体器件的制造方法
US17/182,613 US11437264B2 (en) 2018-10-30 2021-02-23 Apparatus for manufacturing semiconductor device and manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180130882A KR102600003B1 (ko) 2018-10-30 2018-10-30 반도체 공정 챔버 및 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20200049989A KR20200049989A (ko) 2020-05-11
KR102600003B1 true KR102600003B1 (ko) 2023-11-09

Family

ID=70325631

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180130882A Active KR102600003B1 (ko) 2018-10-30 2018-10-30 반도체 공정 챔버 및 반도체 소자의 제조 방법

Country Status (3)

Country Link
US (2) US10964578B2 (ko)
KR (1) KR102600003B1 (ko)
CN (1) CN111128666B (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7068140B2 (ja) * 2018-11-05 2022-05-16 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法
US11289310B2 (en) * 2018-11-21 2022-03-29 Applied Materials, Inc. Circuits for edge ring control in shaped DC pulsed plasma process device
US11562887B2 (en) * 2018-12-10 2023-01-24 Tokyo Electron Limited Plasma processing apparatus and etching method
US11361947B2 (en) * 2019-01-09 2022-06-14 Tokyo Electron Limited Apparatus for plasma processing and method of etching
JP7039688B2 (ja) * 2019-02-08 2022-03-22 株式会社日立ハイテク プラズマ処理装置
JP7278896B2 (ja) * 2019-07-16 2023-05-22 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP7474651B2 (ja) * 2019-09-09 2024-04-25 東京エレクトロン株式会社 プラズマ処理装置
JP7262375B2 (ja) * 2019-11-26 2023-04-21 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP7344821B2 (ja) * 2020-03-17 2023-09-14 東京エレクトロン株式会社 プラズマ処理装置
JP7450427B2 (ja) 2020-03-25 2024-03-15 東京エレクトロン株式会社 基板支持器及びプラズマ処理装置
US12125674B2 (en) * 2020-05-11 2024-10-22 Advanced Energy Industries, Inc. Surface charge and power feedback and control using a switch mode bias system
US20220367226A1 (en) * 2021-05-13 2022-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Device, Method and Tool of Manufacture
CN114023683B (zh) * 2021-09-15 2025-03-21 重庆康佳光电科技有限公司 静电吸盘装置、干蚀刻设备及干蚀刻方法
JP7648498B2 (ja) * 2021-10-07 2025-03-18 東京エレクトロン株式会社 制御プログラム、制御方法、及びプラズマ処理装置
TW202335030A (zh) * 2021-10-20 2023-09-01 美商蘭姆研究公司 藉由改變通向邊緣環之輸入電壓波形的極邊緣特徵部輪廓傾斜控制
US20230130986A1 (en) * 2021-10-21 2023-04-27 Applied Materials, Inc. Plasma processing chambers configured for tunable substrate and edge sheath control
CN114400174B (zh) * 2022-01-18 2023-10-20 长鑫存储技术有限公司 一种等离子体处理装置及其处理晶片的方法
CN118679555A (zh) 2022-02-15 2024-09-20 东京毅力科创株式会社 求出边缘环的消耗量的方法、等离子体处理装置及基板处理系统
WO2023240003A1 (en) * 2022-06-08 2023-12-14 Lam Research Corporation Rf and dc frequency and phase locked pulsed edge tilt control system
KR20250037552A (ko) * 2022-07-21 2025-03-17 램 리써치 코포레이션 플라즈마 에칭 프로세스를 위한 바이어스 전압 맞춤형 파형의 정밀한 피드백 제어
WO2024040520A1 (en) * 2022-08-25 2024-02-29 Beijing Naura Microelectronics Equipment Co., Ltd. Segmented focus ring for plasma semiconductor processing and processing tool configured to use the segmented focus ring
US20240145215A1 (en) * 2022-10-28 2024-05-02 Applied Materials, Inc. Pulsed voltage plasma processing apparatus and method
WO2024233232A1 (en) * 2023-05-05 2024-11-14 Lam Research Corporation Tunable edge sheath with nanosecond rf pulses
WO2024258636A1 (en) * 2023-06-15 2024-12-19 Lam Research Corporation Systems and methods for controlling main electrode and edge ring using non-sinusoidal pulses to achieve process rate uniformity
KR102857912B1 (ko) * 2023-12-13 2025-09-09 세메스 주식회사 지지 유닛 및 이를 포함하는 기판 처리 장치

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6475336B1 (en) 2000-10-06 2002-11-05 Lam Research Corporation Electrostatically clamped edge ring for plasma processing
US20040261946A1 (en) * 2003-04-24 2004-12-30 Tokyo Electron Limited Plasma processing apparatus, focus ring, and susceptor
US20050211546A1 (en) * 2004-03-26 2005-09-29 Applied Materials, Inc. Reactive sputter deposition plasma process using an ion shower grid
US7988816B2 (en) 2004-06-21 2011-08-02 Tokyo Electron Limited Plasma processing apparatus and method
KR100668956B1 (ko) * 2004-12-22 2007-01-12 동부일렉트로닉스 주식회사 반도체 제조 방법
US20090212213A1 (en) * 2005-03-03 2009-08-27 Ebara Corporation Projection electron beam apparatus and defect inspection system using the apparatus
KR20080046822A (ko) * 2006-11-23 2008-05-28 삼성전자주식회사 포커스 링 내부에 조절 전극을 갖는 플라즈마 처리 장치
KR20080060763A (ko) 2006-12-27 2008-07-02 세메스 주식회사 기판 지지 장치 및 기판 식각 장치
US9887069B2 (en) 2008-12-19 2018-02-06 Lam Research Corporation Controlling ion energy distribution in plasma processing systems
KR101986547B1 (ko) * 2012-12-17 2019-06-07 삼성전자주식회사 정전척 및 이를 포함하는 기판 처리 장치
KR20160101021A (ko) 2013-12-17 2016-08-24 도쿄엘렉트론가부시키가이샤 플라즈마 밀도를 제어하는 시스템 및 방법
JP2015176683A (ja) * 2014-03-14 2015-10-05 株式会社日立ハイテクノロジーズ 静電チャック機構、及び荷電粒子線装置
KR20160022458A (ko) * 2014-08-19 2016-03-02 삼성전자주식회사 플라즈마 장비 및 이의 동작 방법
JP6346855B2 (ja) * 2014-12-25 2018-06-20 東京エレクトロン株式会社 静電吸着方法及び基板処理装置
US10163610B2 (en) * 2015-07-13 2018-12-25 Lam Research Corporation Extreme edge sheath and wafer profile tuning through edge-localized ion trajectory control and plasma operation
KR102476353B1 (ko) * 2016-07-26 2022-12-09 삼성전자주식회사 반도체 설비의 설정 파형 발생기, 플라즈마 처리 장치, 플라즈마 처리 장치의 제어 방법 및 반도체 장치의 제조 방법
KR102581226B1 (ko) * 2016-12-23 2023-09-20 삼성전자주식회사 플라즈마 처리 장치
KR20180077392A (ko) 2016-12-28 2018-07-09 삼성전자주식회사 플라즈마 처리 장치 및 그를 이용한 반도체 소자의 제조 방법

Also Published As

Publication number Publication date
US11437264B2 (en) 2022-09-06
US20210175110A1 (en) 2021-06-10
US10964578B2 (en) 2021-03-30
US20200135527A1 (en) 2020-04-30
CN111128666B (zh) 2024-12-13
CN111128666A (zh) 2020-05-08
KR20200049989A (ko) 2020-05-11

Similar Documents

Publication Publication Date Title
KR102600003B1 (ko) 반도체 공정 챔버 및 반도체 소자의 제조 방법
KR102098698B1 (ko) 플라즈마 처리 장치
JP6204869B2 (ja) プラズマ処理装置及びプラズマ処理方法
KR20240012556A (ko) 플라즈마 챔버 및 챔버 컴포넌트 세정 방법들
KR20160102892A (ko) 플라즈마 처리 방법 및 플라즈마 처리 장치
KR20160072786A (ko) Rf 펄스 형상에 의한 이온 에너지 제어
KR20140094475A (ko) 탑재대 및 플라즈마 처리 장치
KR102550393B1 (ko) 플라즈마 처리 장치 및 이를 이용한 반도체 장치의 제조 방법
US20030150562A1 (en) Apparatus and method to control the uniformity of plasma by reducing radial loss
US11651966B2 (en) Methods and apparatus for processing a substrate
KR100844150B1 (ko) 플라즈마 처리 장치 및 방법
US20250112029A1 (en) Suppressing heating of a plasma processing chamber lid
KR102830202B1 (ko) 반도체 소자의 제조 장치 및 반도체 소자의 제조 방법
KR101091556B1 (ko) 대면적 플라즈마 소스장치
US12501535B2 (en) Plasma uniformity control system using multi-pulsing and control method thereof
JP2862088B2 (ja) プラズマ発生装置
KR20110027900A (ko) 플라즈마 발생장치 및 기판 처리장치
KR20250095884A (ko) 기판 처리 장치
KR20100121981A (ko) 주파수 변조를 이용한 플라즈마 도핑 방법
KR20000043924A (ko) 플라즈마 증착 장비 및 이를 이용한 반도체 소자의 절연막형성 방법
KR20070114949A (ko) 플라즈마 식각 장치
KR19980067112A (ko) 플라즈마 발생장치
KR19990039358U (ko) 반도체 웨이퍼 식각공정용 플라즈마 발생장치
KR20050008066A (ko) 반도체 소자 제조용 플라즈마 반응기
KR20020011761A (ko) 플라즈마를 이용한 반도체 제조장치

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

R15-X000 Change to inventor requested

St.27 status event code: A-3-3-R10-R15-oth-X000

R16-X000 Change to inventor recorded

St.27 status event code: A-3-3-R10-R16-oth-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

A201 Request for examination
PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000