KR102600004B1

KR102600004B1 - 반도체 패키지

Info

Publication number: KR102600004B1
Application number: KR1020180169578A
Authority: KR
Inventors: 박성찬; 권상현; 김형규; 김한; 이춘근; 강승온
Original assignee: 삼성전자주식회사
Priority date: 2018-12-26
Filing date: 2018-12-26
Publication date: 2023-11-08
Anticipated expiration: 2038-12-26
Also published as: US11901269B2; US20200211938A1; CN111384009A; KR20200079898A; US20220189860A1

Abstract

본 개시는 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체 칩, 상기 반도체 칩의 비활성면 상에 배치되며 그라파이트를 포함하는 방열부재, 상기 반도체 칩 및 상기 방열부재 각각의 적어도 일부를 덮는 봉합재, 및 상기 반도체 칩의 활성면 상에 배치되며, 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체를 포함하고, 상기 방열부재의 적어도 일 측면은 상기 반도체 칩의 측면과 공면을 이루는 반도체 패키지에 관한 것이다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}

본 개시는 반도체 패키지에 관한 것이다.

반도체 패키지는 형상적인 측면에서 경박단소를 지속적으로 추구하고 있으며, 기능적인 측면에서는 복합화 및 다기능화를 요구하는 SiP(System in Package) 패키지를 추구하고 있다. 이에 부합하기 위하여 제안된 패키지 기술 중의 하나가 팬-아웃 반도체 패키지이다. 팬-아웃 반도체 패키지는 접속단자를 반도체 칩이 배치된 영역 외측으로 재배선하여, 소형의 크기를 가지면서도 다수의 핀을 구현할 수 있게 한다.

특히, 최근 개발되는 AP(Application Processor) 패키지에서는, 패키지의 두께를 최소화하면서도, 동작 시 발생하는 열을 패키지 외부로 빠르게 방출시키는 방열 특성을 향상시킬 수 있는 구조와 재료가 요구된다.

본 개시의 여러 목적 중 하나는 방열 특성이 우수하면서도 반도체 칩과 열팽창 특성이 유사한 방열부재를 갖는 반도체 패키지를 제공하는 것이다.

본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 반도체 패키지에 있어서, 반도체 칩의 비활성면에 열분해 그라파이트(pyrolytic graphite)를 포함한 방열부재를 배치하고 봉합재가 반도체 칩 및 방열부재를 덮도록 배치되는 것이다.

예를 들면, 본 개시에서 제안하는 일례에 따른 반도체 패키지는, 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체 칩, 상기 반도체 칩의 비활성면 상에 배치되며 그라파이트를 포함하는 방열부재, 상기 반도체 칩 및 상기 방열부재 각각의 적어도 일부를 덮는 봉합재, 및 상기 반도체 칩의 활성면 상에 배치되며 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체를 포함하고, 상기 방열부재의 적어도 일 측면은 상기 반도체 칩의 측면과 공면을 이룬다.

본 개시의 여러 효과 중 일 효과로서 방열 특성이 우수하면서도 반도체 칩과 열팽창 특성이 유사한 방열부재를 갖는 반도체 패키지를 제공할 수 있다.

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 7은 팬-아웃 반도체 패키지의 개략적인 모습을 나타낸 단면도이다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도이다.
도 10은 도 9의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도이다.
도 11은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 12는 도 11의 반도체 패키지의 개략적인 Ⅱ-Ⅱ' 절단 평면도이다.
도 13은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 14는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 15는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 16은 일례에 따른 반도체 패키지의 신뢰성 평가 결과를 나타내는 표이다.
도 17은 일례에 따른 반도체 패키지의 신뢰성 평가 결과를 나타내는 표이다.
도 18은 일례에 따른 반도체 패키지의 방열 효과에 대한 시뮬레이션 결과를 개략적으로 나타내는 그래프이다.

이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.

전자기기

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.

도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.

칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.

네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.

기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.

전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.

전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.

도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.

도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 인쇄회로기판(1110)이 수용되어 있으며, 인쇄회로기판(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 인쇄회로기판(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.

반도체 패키지

일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.

반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.

이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.

이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.

(팬-인 반도체 패키지)

도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.

도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.

도면을 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.

이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결구조체(2240)를 형성한다. 연결구조체(2240)는 반도체 칩(2220) 상에 감광성 절연물질(PID)과 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결구조체(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.

이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.

다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.

도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.

도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.

도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.

이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.

(팬-아웃 반도체 패키지)

도 7은 팬-아웃 반도체 패키지의 개략적인 모습을 나타낸 단면도이다.

도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결구조체(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결구조체(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.

이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인쇄회로기판 없이도 실장될 수 있다.

도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.

도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장될 수 있다.

이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.

한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.

도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도이다.

도 10은 도 9의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도이다.

도면을 참조하면, 일례에 따른 반도체 패키지(100A)는, 관통홀(110H)을 갖는 프레임(110), 프레임(110)의 관통홀(110H)에 배치되며 접속패드(122)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 반도체 칩(120), 반도체 칩(120)의 상기 비활성면 상에 배치되고 열분해 그라파이트(pyrolytic graphite)를 포함하는 방열부재(170), 프레임(110), 반도체 칩(120), 및 방열부재(170)의 적어도 일부를 봉합하는 봉합재(130), 프레임(110) 및 반도체 칩(120)의 활성면 상에 배치된 제1 연결구조체(140), 봉합재(130) 상에 배치되며 백사이드 재배선층(182)을 포함하는 제2 연결구조체(180), 제1 연결구조체(140) 상에 배치된 제1 패시베이션층(150), 제1 패시베이션층(150)의 개구부 상에 배치된 언더범프금속층(160), 제1 패시베이션층(150) 상에 배치되며 언더범프금속층(160)과 연결된 전기연결금속(165), 제2 연결구조체(180) 상에 배치된 제2 패시베이션층(190), 및 제1 패시베이션층(150) 상에 배치되는 수동부품(125)을 포함한다.

한편, AP와 같은 시스템온칩(Systerm on Chip, SoC)의 경우, 반도체 칩 내부의 연산을 수행하는 위치에서 국부적으로 열이 발생하게 되므로, 이와 같은 발열 위치에 가깝게 방열부재가 배치되는 것이 방열에 효과적일 수 있다. 일례에 따른 반도체 패키지(100A)의 경우 AP 칩과 같은 반도체 칩(120) 상에 열분해 그라파이트를 포함하는 방열부재(170)를 배치함으로써 방열 특성을 확보할 수 있다. 방열부재(170)는 방열 효과가 우수한 열분해 그라파이트를 포함할 수 있다. 열분해 그라파이트는 폴리이미드(polyimid)와 같은 원재료를 고온에서 열분해하여 탄화 및 흑연화한 후 시트 형태로 제조된 것일 수 있으며, 특히, 반도체 칩(120)의 상면이 연장되는 방향인 평면 방향(x-y 방향)에서 높은 열전도도를 가질 수 있다. 본 명세서에서, "열분해 그라파이트"는, 서멀 열분해 그라파이트(thermal pyrolytic graphite, TPG), 고배향성 열분해 그라파이트(highly oriented pyrolytic graphite, HOPG), 압축 어닐링된 열분해 그라파이트(compression annealed thermal pyrolytic graphite, CAPG) 등과 같은 물질을 포함할 수 있다. 구체적으로, 방열부재(170)는 열분해 그라파이트를 90 wt% 이상 포함할 수 있다. 추가적으로, 방열부재(170)는 열접촉 저항을 낮추기 위한 첨가제, 예를 들어 카바이드 형성 첨가제(carbide forming additive)인 지르코늄(Zr), 크롬(Cr), 붕소(B) 등을 5 wt% 미만으로 포함할 수 있으며, 수직 방향(z 방향)에서의 열전도도를 높이기 위한 첨가제, 예를 들어 탄소 나노 튜브(CNT), 보론 질화물(boron nitride), 및 이의 조합을 5 wt% 미만으로 포함할 수 있

방열부재(170)는 반도체 칩(120)의 제1 두께(T1)보다 작은 제2 두께(T2)를 가질 수 있다. 예를 들어, 방열부재(170)의 두께(T2)는 반도체 칩(120)과 방열부재(170)의 전체 두께(T3)의 50 % 미만일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 반도체 칩(120)의 두께(T1)는 50 ㎛ 내지 180 ㎛의 범위를 갖고, 방열부재(170)의 두께(T2)는 20 ㎛ 이상, 예를 들어, 20 ㎛ 내지 100 ㎛의 범위를 가질 수 있다. 방열부재(170)는 탄소계 물질 중에서도 특히 열분해 그라파이트를 포함함으로써, 이와 같은 범위의 두께로 제조될 수 있다. 예를 들어, 다른 탄소계 물질들 중에서, 그래핀(graphene)은 두께가 너무 얇은 문제가 있으며, 실리콘 카바이드(SiC)의 경우 박형화 가공이 어려운 문제가 있다. 이에 비하여 열분해 그라파이트는 상대적으로 두께 조절 및 공정이 용이한 장점이 있다.

방열부재(170)는 열전도도가 실리콘의 약 150 W/mK보다 높을 수 있다. 특히, 방열부재(170)는 수평 방향에서 약 500 W/mK 이상의 열전도도, 예를 들어, 1000 W/mK 내지 2000 W/mK 범위의 열전도도를 가질 수 있다. 또한, 방열부재(170)는 열팽창계수(Coefficient of Thermal Expansion, CTE)가 약 2.7 ppm/K인 실리콘(Si)과 열팽창계수의 차이가 10 ppm/K를 넘지 않을 수 있다. 구체적으로, 방열부재(170)는 약 1 ppm/K 내지 8 ppm/K의 범위의 열팽창계수(Coefficient of Thermal Expansion, CTE)를 가질 수 있다. 방열부재(170)는 이와 같이 높은 열전도도를 가지면서도, 주로 실리콘으로 이루어진 반도체 칩(120)과의 열팽창계수 차이를 최소화함으로써, 휨(warpage), 계면 박리 등의 발생을 방지할 수 있다.

이하, 일례에 따른 팬-아웃 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.

프레임(110)은 구체적인 재료에 따라 반도체 패키지(100A)의 강성을 보다 개선시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 또한, 프레임(110)에 의하여 일례에 따른 반도체 패키지(10A)가 POP(Package on Package)의 일부로 사용될 수 있다. 프레임(110)은 관통홀(110H)을 가진다. 관통홀(110H) 내에는 반도체 칩(120) 및 방열부재(170)가 프레임(110)과 소정거리 이격 되도록 배치된다. 반도체 칩(120)의 측면 주위는 프레임(110)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있음은 물론이다. 필요에 따라서는 프레임(110)을 생략할 수 있으나, 프레임(110)을 가지는 경우가 본 개시에서 의도하는 보드레벨 신뢰성 확보에 보다 유리할 수 있다.

프레임(110)은 구체적인 재료에 따라 반도체 패키지(100A)의 강성을 보다 개선시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 프레임(110)은 적어도 프레임 절연층(111)을 관통하는 관통홀(110H)을 가진다. 관통홀(110H)에는 반도체 칩(120)이 배치되며, 필요에 따라서는 수동부품이 함께 배치될 수도 있다. 도 10에 도시된 것과 같이, 관통홀(110H)은 벽면이 반도체 칩(120)을 둘러싸는 형태일 수 있으나, 반드시 이에 한정되는 것은 아니다. 프레임(110)은 프레임 절연층(111) 외에, 배선층(112) 및 접속비아(113)를 더 포함하여 전기연결부재로 기능할 수 있다.

프레임 절연층(111)의 재료로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 절연물질, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 이러한 프레임(110)은 지지부재로 역할할 수 있다.

배선층(112)은 접속비아(113)와 함께 패키지의 상/하 전기적 연결 경로를 제공할 수 있으며, 접속패드(122)를 재배선하는 역할을 수행할 수 있다. 배선층(112)은 프레임 절연층(111)의 상면 및 하면 상에 배치될 수 있다. 배선층(112)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 배선층(112)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 전기연결금속 패드 등을 포함할 수 있다. 배선층(112)은 도금공정으로 형성될 수 있으며, 각각 시드층 및 도체층으로 구성될 수 있다.

접속비아(113)는 프레임 절연층(111)의 상하면을 관통할 수 있다. 접속비아(113)는 프레임 절연층(111)의 상하면의 배선층(112)을 전기적으로 연결시키며, 그 결과 프레임(110) 내에 전기적 경로를 형성시킨다. 접속비아(113)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 접속비아(113)는 각각 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 접속비아(113)는 실질적으로 일정한 폭을 갖는 원통형의 형상을 가질 수 있다. 또는, 각각 테이퍼 형상을 가질 수 있다. 접속비아(113)도 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.

반도체 칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC)일 수 있다. 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니며, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩이나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM 및 플래시 메모리) 등의 메모리 칩일 수도 있으나, 이에 한정되는 것은 아니다. 또한, 이들이 서로 조합되어 배치될 수도 있음은 물론이다.

반도체 칩(120)은 접속패드(122)가 배치된 면이 활성면이 되고, 반대측 면이 비활성면이 된다. 반도체 칩(120)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체 칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디(121) 상에는 접속패드(122)를 노출시키는 패시베이션막(123)이 더 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다.

한편, 도면에는 도시하지 않았으나, 필요에 따라서는 관통홀(110H)의 벽면에 방열 및/또는 전자파 차폐 목적으로 금속박막을 형성할 수 있다. 또한, 필요에 따라서는 관통홀(110H) 내에 서로 동일하거나 상이한 기능을 수행하는 복수의 반도체 칩을 배치할 수도 있다. 또한, 필요에 따라서는 관통홀(110H) 내에 별도의 수동부품, 예컨대 인덕터나 커패시터 등을 배치할 수도 있다.

방열부재(170)는 반도체 칩(120)의 비활성면 전체 상에 배치되며, 반도체 칩(120)과 함께 프레임(110)의 관통홀(110H) 내에 배치된다. 방열부재(170)는 평면 상에서 반도체 칩(120)과 실질적으로 동일한 크기를 가질 수 있다. 방열부재(170)의 적어도 일 측면은 반도체 칩(120)의 측면과 실질적으로 공면(coplanar)일 수 있다.

방열부재(170)는 시트의 형태로 제공되어, 반도체 칩(120)의 비활성면 상에 접착층(175)에 의해 접합될 수 있다. 이 경우, 접착층(175)은 저점도의 열경화형 접착제를 포함할 수 있으며, 2 ㎛ 이하의 두께를 가질 수 있으며, 도포 방식 또는 개시제를 이용한 화학 기상 증착법(initiated chemical vapor deposition, iCVD) 방식에 의해 적용될 수 있다. 또는, 접착층(175)은 2 ㎛ 이상의 두께를 갖는 고열전도성 접착제를 포함할 수 있으며, 이 경우 접착제의 열전도도는 0.5 W/mK 이상일 수 있으며, 레진(resin) 및 레진에 분산된 고열전도율의 금속 및/또는 세라믹 필러들을 포함할 수 있다. 다만, 실시예에 따라, 방열부재(170)는 반도체 칩(120)의 비활성면 상에 접착층의 개재없이 직접 접합(direct bonding)될 수도 있으며, 이 경우, 접합되는 반도체 칩(120) 및 방열부재(170)의 표면을 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정 등을 이용하여 기계적 및 화학적으로 개질(modification)하고, 가압 및/또는 가열하여 접합할 수 있다.

봉합재(130)는 관통홀(110H)의 적어도 일부를 채우며, 반도체 칩(120) 및 방열부재(170)를 봉합한다. 봉합형태는 특별히 제한되지 않으며, 반도체 칩(120) 및 방열부재(170) 각각의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 반도체 칩(120)의 네 측면들 및 방열부재(170)의 상면 및 네 측면들을 덮을 수 있으며, 관통홀(110H)의 벽면과, 반도체 칩(120)의 측면 및 방열부재(170)의 측면 사이의 공간의 적어도 일부를 채울 수 있다. 한편, 봉합재(130)가 관통홀(110H)을 채움으로써, 구체적인 물질에 따라 반도체 칩(120)을 고정하기 위한 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다. 봉합재(130)는 절연물질을 포함하며, 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, EMC와 같은 몰딩 물질을 사용할 수 있으며, 필요에 따라 감광성 재료, 즉 PIE(Photo Imagable Encapsulant)를 사용할 수도 있다. 필요에 따라 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다.

특히, 봉합재(130)에 의해 방열부재(170)가 밀봉(encapsulation)되므로, 방열부재(170)의 응집 파괴(cohesive fracture) 특성이 향상될 수 있다. 방열부재(170)는 원자층이 반 데르 발스 결합(van der Waals interaction)으로 결합된 열분해 그라파이트를 포함하므로, 반도체 칩(120)의 상면에 수직한 방향(z 방향)에서의 응집 파괴 특성이 상대적으로 취약할 수 있다. 하지만, 봉합재(130)가 방열부재(170)의 상면 및 측면들을 덮도록 형성됨으로써, 이와 같은 응집 파괴 특성이 개선될 수 있다.

제1 연결구조체(140)는 반도체 칩(120)의 접속패드(122)를 재배선할 수 있다. 제1 연결구조체(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체 칩(120)의 접속패드(122)가 재배선 될 수 있으며, 전기연결금속(165)을 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 제1 연결구조체(140)는 프레임(110) 및 반도체 칩(120)의 활성면 상에 배치된 제1 절연층(141a), 제1 절연층(141a) 상에 배치된 제1 재배선층(142a), 제1 재배선층(142a) 및 반도체 칩(120)의 접속패드(122)를 연결하는 제1 비아(143a), 제1 절연층(141a) 상에 배치된 제2 절연층(141b), 제2 절연층(141b) 상에 배치된 제2 재배선층(142b), 제2 절연층(141b)을 관통하며 제1 및 제2 재배선층(142a, 142b, 142c)을 연결하는 제2 비아(143b), 제2 절연층(141b) 상에 배치된 제3 절연층(141c), 제3 절연층(141c) 상에 배치된 제3 재배선층(142c), 제3 절연층(141c)을 관통하며 제2 및 제3 재배선층(142b, 142c)을 연결하는 제3 비아(143c)를 포함한다. 제1 연결구조체(140)는 도면에 도시한 것 보다 많은 수의 절연층, 재배선층, 및 비아를 포함할 수 있다.

절연층(141a, 141b, 141c)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 감광성 절연물질(PID)을 사용할 수 있다. 이 경우, 포토 비아를 통한 파인 피치의 도입도 가능해지므로, 미세회로 및 고밀도 설계에 유리하여, 반도체 칩(120)의 수십 내지 수백만의 접속패드(122)를 효과적으로 재배선할 수 있다. 절연층(141a, 141b, 141c)은 서로 경계가 구분될 수도 있고, 경계가 불분명할 수도 있다.

재배선층(142a, 142b, 142c)은 반도체 칩(120)의 접속패드(122)를 재배선하여 전기연결금속(165)과 전기적으로 연결시킬 수 있다. 재배선층(142a, 142b, 142c)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142a, 142b, 142c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴층(142G)을 포함할 수 있으며, 그 밖에, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 신호, 파워(PWR) 신호 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 재배선층(142a, 142b, 142c)은 비아패드 패턴, 전기연결금속 패드 패턴 등을 포함할 수 있다.

비아(143a, 143b, 143c)는 서로 다른 층에 형성된 재배선층(142a, 142b, 142c)을 전기적으로 연결하며, 또한 반도체 칩(120)의 접속패드(122)와 제1 재배선층(142a)을 전기적으로 연결한다. 비아(143a, 143b, 143c)는 반도체 칩(120)이 베어 다이인 경우 접속패드(122)와 물리적으로 접할 수 있다. 비아(143a, 143b, 143c) 각각의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(143a, 143b, 143c)는 각각 도전성 물질로 완전히 충전되거나, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.

봉합재(130) 상에는, 백사이드 재배선층(182) 및 백사이드 비아(183)를 포함하는 제2 연결구조체(180)가 배치될 수 있다. 백사이드 재배선층(182)은 봉합재(130) 상에 배치되며, 봉합재(130)를 관통하는 백사이드 비아(183)에 의해 프레임(110)의 배선층(112)과 연결될 수 있다. 제2 연결구조체(180)는 반도체 칩(120)의 접속패드(122) 및/또는 제1 연결구조체(140)와 전기적으로 연결될 수 있다. 또한, 제2 연결구조체(180)는 패키지의 상부에 실장되는 반도체 칩 또는 반도체 패키지를 하부의 제1 연결구조체(140)와 전기적으로 연결할 수 있다. 백사이드 재배선층(182)은 적어도 일부가 상부의 구성과의 연결을 위하여 제2 패시베이션층(190)을 통하여 상부로 노출될 수 있다. 실시예에 따라, 백사이드 재배선층(182)은 반도체 칩(120)의 상부에서 플레이트 형상을 갖고, 백사이드 비아(183)는 소정의 길이를 갖는 트렌치(trench) 비아 또는 라인 비아 형태일 수 있다. 이 경우 실질적으로 전자파의 이동 경로가 모두 막히게 되어, 전자파 차폐의 효과가 보다 우수할 수 있다. 백사이드 재배선층(182) 및 백사이드 비아(183) 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다.

제1 패시베이션층(150)은 제1 연결구조체(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제1 패시베이션층(150)은 제1 연결구조체(140)의 제3 재배선층(142c)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 제1 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다. 제1 패시베이션층(150)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 또는, 솔더레지스트(Solder Resist)가 사용될 수도 있다. 제2 연결구조체(180) 상에도 제2 패시베이션층(190)이 형성되어 제2 연결구조체(180)를 보호할 수 있다. 제1 패시베이션층(150) 및 제2 패시베이션층(190)은 서로 동일한 물질을 포함함으로써, 대칭의 효과로 열팽창계수(CTE)를 제어하는 역할을 수행할 수도 있다.

언더범프금속층(160)은 전기연결금속(165)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(100A)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속층(160)은 제1 패시베이션층(150)의 개구부를 통하여 노출된 제1 연결구조체(140)의 제3 재배선층(142c)과 연결된다. 언더범프금속층(160)은 제1 패시베이션층(150)의 개구부에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.

전기연결금속(165)은 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 반도체 패키지(100A)는 전기연결금속(165)을 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결금속(165)은 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결금속(165)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결금속(165)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결금속(165)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결금속(165)의 수는 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.

전기연결금속(165) 중 적어도 하나는 반도체 칩(120)의 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체 칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.

수동부품(125)은 제1 패시베이션층(150)의 하면 상에 배치될 수 있으며, 전기연결금속(165) 사이에 배치될 수 있다. 수동부품(125)은 제3 재배선층(142c)과 전기적으로 연결될 수 있다. 수동부품(125)은 예컨대 인덕터나 커패시터 등을 포함하는 표면실장(SMT) 부품을 포함할 수 있다. 다만, 실시예들에 따라, 수동부품(125)의 배치는 생략되는 것도 가능하다.

도 11은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.

도 12는 도 11의 반도체 패키지의 개략적인 Ⅱ-Ⅱ' 절단 평면도이다.

도면을 참조하면, 다른 일례에 따른 반도체 패키지(100B)는, 방열부재(170)가 복수의 홀(170H)을 갖는다. 방열부재(170)의 홀(170H)은 도 12에 도시된 것과 같이, 평면 상에서 열과 행을 이루어 배치되며, 방열부재(170)의 전체를 관통한다. 다만, 실시예들에 따라, 홀(170H)은 방열부재(170)의 상면으로부터 소정 깊이로 방열부재(170)의 일부만 관통하는 것도 가능하다. 평면 상에서, 홀(170H)은 방열부재(170)의 전체 면적의 일부, 예를 들어, 약 5 % 이하의 총 면적을 갖도록 배치될 수 있다. 홀(170H)은 봉합재(130)에 의해 채워질 수 있으며, 이 경우, 방열부재(170)의 응집 파괴 특성이 더욱 개선될 수 있다. 그 외에 다른 구성에 대한 설명은 상술한 반도체 패키지(100A) 등에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다.

도 13은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.

도면을 참조하면, 다른 일례에 따른 반도체 패키지(100C)는 도 11 및 도 12의 실시예에서와 유사하게 방열부재(170)가 복수의 홀(170H)을 갖고, 반도체 패키지(100C)는 홀(170H)을 채우는 충전 금속층(177)을 더 포함한다. 충전 금속층(177)은 방열부재(170)와 함께 방열 기능을 수행할 수 있으며, 방열 구조물을 이룰 수 있다. 충전 금속층(177)의 상면은 봉합재(130)에 의해 덮일 수 있다. 충전 금속층(177)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 충전 금속층(177)은 역펄스(pulse-reverse) 전기도금에 의해 홀(170H) 내에 충전될 수 있다. 충전 금속층(177)에 의해 방열부재(170)는 반도체 칩(120)의 상면에 수직한 방향(z 방향)에서의 열전도율이 향상될 수 있다. 그 외에 다른 구성에 대한 설명은 상술한 반도체 패키지(100A, 100B) 등에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다.

도 14는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.

도면을 참조하면, 다른 일례에 따른 반도체 패키지(100D)는 도 11 및 도 12의 실시예에서와 유사하게 방열부재(170)가 봉합재(130)에 의해 채워진 복수의 홀(170H)을 갖고, 반도체 패키지(100C)는 방열부재(170)를 둘러싸는 캡핑 금속층(179)을 더 포함한다. 캡핑 금속층(179)은 방열부재(170)와 봉합재(130)의 사이에 개재될 수 있다. 캡핑 금속층(179)은 방열부재(170)의 모든 면을 둘러쌀 수 있으며 홀(170H)의 내측벽에도 배치될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 실시예들에 따라, 캡핑 금속층(179)은 방열부재(170)가 접착층(175)과 접촉하는 하면을 제외하고, 방열부재(170)의 상면 및 측면만을 덮도록 배치되는 것도 가능하다. 캡핑 금속층(179)은 방열부재(170)와 함께 방열 기능을 수행할 수 있으며, 방열 구조물을 이룰 수 있다. 캡핑 금속층(179)의 상면 및 측면은 방열부재(170)와 함께 봉합재(130)에 의해 덮일 수 있다.

캡핑 금속층(179)은 하나 이상의 금속층을 포함할 수 있다. 예를 들어, 캡핑 금속층(179)은 확대도에 도시된 것과 같이, 방열부재(170)와 접촉하는 제1 층(179a) 및 제1 층(179a) 상에 배치되며 봉합재(130) 또는 접착층(175)과 접촉하는 제2 층(179b)을 포함할 수 있다. 제1 층(179a)은 제2 층(179b)에 비하여 상대적으로 방열부재(170)와의 접착력 및 밀착력이 우수한 층일 수 있다. 제1 층(179a)은 제2 층(179b)에 비하여 두께가 얇을 수 있으나, 이에 한정되지는 않는다. 캡핑 금속층(179)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 예를 들어, 제1 층(179a)은 티타늄(Ti)이고, 제2 층(179b)은 구리(Cu)일 수 있다. 캡핑 금속층(179)은 스퍼터링(sputtering)과 같은 증착 공정을 이용하여, 반도체 칩(120) 상에 방열부재(170)가 배치되기 전 또는 후에 형성될 수 있다. 캡핑 금속층(179)에 의해, 제조 공정 중에 방열부재(170)의 취급이 용이할 수 있으며, 방열부재(170) 내의 그라파이트로 인한 파티클 발생과 같은 오염 발생을 방지할 수 있다. 또한, 캡핑 금속층(179)에 의해 방열부재(170)는 반도체 칩(120)의 상면에 수직한 방향(z 방향)에서의 응집 파괴 특성 및 열전도율이 더욱 향상될 수 있다. 그 외에 다른 구성에 대한 설명은 상술한 반도체 패키지(100A, 100B) 등에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다.

도 15는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.

도면을 참조하면, 다른 일례에 따른 반도체 패키지(100E)는 방열부재(170)를 둘러싸는 캡핑 금속층(179)을 더 포함하며, 제2 연결구조체(180)는 캡핑 금속층(179)과 연결되는 방열 비아(183B)를 더 포함한다. 캡핑 금속층(179)은 방열부재(170) 전체를 하나라 둘러쌀 수 있다. 캡핑 금속층(179)에 대한 그외의 설명은 상술한 반도체 패키지(100D)에서 설명한 바와 실질적으로 동일하다.

방열 비아(183B)는 방열부재(170)의 상부에서 봉합재(130)를 관통하여 배면 재배선층(182)과 캡핑 금속층(179)을 연결할 수 있다. 방열 비아(183B)에 의해, 반도체 칩(120)의 열이 더욱 효과적으로 상부로 방출될 수 있다. 방열 비아(183B)에는 전기적 신호가 인가되거나 인가되지 않을 수 있다. 방열 비아(183B)에 전기적 신호가 인가되지 않는 경우, 방열 비아(183B)와 연결되는 배면 재배선층(182)은 방열 패턴층으로 기능할 수 있다. 방열 비아(183B)에 전기적 신호가 인가되는 경우, 예를 들어, 그라운드 신호가 인가될 수 있으며, 방열 비아(183B)에 의해 방열부재(170)는 배면 재배선층(182)과 전기적으로 연결될 수 있다. 방열 비아(183B)의 형성물질은 백사이드 비아(183)와 동일할 수 있으며, 방열부재(170)와 상이할 수 있다. 방열 비아(183B)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 일례에 따른 반도체 패키지(100A, 100D)에서 설명한 바와 실질적으로 동일한바 생략한다.

도 16은 일례에 따른 반도체 패키지의 신뢰성 평가 결과를 나타내는 표이다.

도면을 참조하면, 도 9의 반도체 패키지(100A)에서와 유사한 구조의 샘플에 대하여 신뢰성 평가를 수행한 결과를 나타낸다. 신뢰성 평가용 샘플은, 125 ㎛ 두께의 평가용 실리콘 칩 상에, 방열부재(170)로서 25 ㎛ 두께의 열분해 그라파이트층을 접착층을 이용하여 배치하고, 봉합재(130)에 대응되도록 22 ㎛ 두께의 ABF층을 형성하여 준비하였다. 평가용 칩은, 125 ℃에서 2시간, 85 ℃ 및 85 %의 습도에서 12시간, 260 ℃에서 3회의 리플로우(reflow)의 시험 전후에 SAT(Scanning Acoustic Tomography, 초음파 탐상 검사 시스템)에 의해 검사되었다. 시험 전후의 사진은 각각 ABF가 없는 경우와 ABF가 있는 경우를 포함한다. 3개의 샘플에 대한 시험 결과에 따르면, 3개 모두 신뢰성 평가 전후에 표면의 변화가 없음을 확인하였으며 보이드(void)가 발생하지 않음이 확인되었다. 층들 사이의 접합이 잘 이루어진 경우 내부에 기포가 발생하지 않으므로, 보이드가 발생하지 않는다. 또한, 실리콘 칩과 그라파이트층의 계면에서는 1.5 ㎛ 내지 2 ㎛ 두께의 접착층이 확인되었다. 따라서, 실시예에 따른 반도체 패키지는 접합 및 계면 신뢰성이 확보될 수 있음을 확인하였다.

도 17은 일례에 따른 반도체 패키지의 신뢰성 평가 결과를 나타내는 표이다.

도면을 참조하면, 도 11의 반도체 패키지(100B)에서와 유사한 구조의 샘플에 대하여 신뢰성 평가를 수행한 결과를 나타낸다. 신뢰성 평가용 샘플은, 도 16을 참조하여 상술한 것과 비교하여 그라파이트층에 홀이 있는 점만 상이하게 준비되었다. 검사 조건도 상술한 것과 동일하다. 시험 결과에 따르면, 모든 샘플들이 신뢰성 시험 전후에 표면의 변화가 없음을 확인하였으며 보이드가 발생하지 않음이 확인되었다. 따라서, 실시예에 따른 반도체 패키지는 접합 및 계면 신뢰성이 확보될 수 있음을 확인하였다.

도 18은 일례에 따른 반도체 패키지의 방열 효과에 대한 시뮬레이션 결과를 개략적으로 나타내는 그래프이다.

도면을 참조하면, 패키지의 구조가 서로 다른 비교예 1 내지 3 및 실시예에서의 열저항을 시뮬레이션한 결과를 나타낸다. 비교예 1은 LDP(laser dril process)-PoP 구조에서 하부 패키지가 100 ㎛ 두께의 반도체 칩을 포함하는 경우에 대한 것이고, 비교예 2는 도 9의 반도체 패키지(100A)에서 방열부재(170)가 생략되고 100 ㎛ 두께의 반도체 칩(120)을 포함하는 경우에 대한 것이고, 비교예 3은 도 9의 반도체 패키지(100A)에서 방열부재(170) 대신 3 ㎛ 두께의 스퍼터링에 의한 그라파이트층을 포함하고 147 ㎛ 두께의 반도체 칩(120)을 포함하는 경우에 대한 것이다. 실시예는, 도 9의 반도체 패키지(100A)에서 방열부재(170)로서 50 ㎛ 두께의 열분해 그라파이트층을 포함하고 100 ㎛ 두께의 반도체 칩(120) 및 1 ㎛ 두께의 접착층(175)을 포함하는 경우에 대한 것이다.

시뮬레이션 결과에 따르면, 비교예 2의 경우 비교예 1보다 3.2 % 저감된 열저항을 나타내었으며, 비교예 3의 경우 비교예 1보다 11.9 % 저감된 열저항을, 실시예의 경우 비교예 1보다 21.1 % 저감된 가장 낮은 열저항을 나타내었다. 특히, 비교예 3과 실시예를 비교하면, 반도체 칩(120)과 그라파이트층를 포함하는 전체 두께가 150 ㎛으로 동일함에도, 스퍼터링에 의해 형성한 그라파이트층을 포함하는 비교예 3의 경우 공정 및 비용 상 두껍게 만드는 데에 한계가 있어, 상대적으로 높은 열저항을 나타내었다. 실시예의 경우, 열분해 그라파이트 시트를 이용함으로써, 비교예 3에 비하여 방열부재(170)를 두껍게 형성할 수 있으며 방열 효과도 뛰어남을 알 수 있다.

본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.

본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.

본 개시에서 사용된 일례라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.

본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체 칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결부재 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체 칩
2121: 바디 2122: 접속패드
2140: 연결부재 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 100A~100E: 반도체 패키지
110: 프레임 111: 프레임 절연층
112: 배선층 113: 접속비아
120: 반도체 칩 121: 바디
122: 접속패드 123: 패시베이션막
125: 수동부품 130: 봉합재
140: 제1 연결구조체 141a, 141b, 141c: 절연층
142a, 142b, 142c: 재배선층 143a, 143b, 143c: 비아
150, 190: 패시베이션층 160: 언더범프금속층
165: 전기연결금속 170: 방열부재
175: 접착층 177: 충전 금속층
179: 캡핑 금속층 180: 제2 연결구조체
182: 백사이드 재배선층 183: 백사이드 비아

Claims

접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체 칩;
상기 반도체 칩의 비활성면 상에 배치되며, 그라파이트를 포함하는 방열부재;
상기 반도체 칩 및 상기 방열부재 각각의 적어도 일부를 덮는 봉합재;
상기 반도체 칩의 활성면 상에 배치되며, 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체; 및
상기 방열부재와 상기 봉합재의 사이에 배치되는 캡핑 금속층을 포함하고,
상기 방열부재의 적어도 일 측면은 상기 반도체 칩의 측면과 공면을 이루는 반도체 패키지.
제1 항에 있어서,
상기 봉합재는 상기 방열부재의 상면 전체를 덮는 반도체 패키지.
제1 항에 있어서,
상기 방열부재는 상기 방열부재의 적어도 일부를 관통하는 홀들을 포함하는 반도체 패키지.
제3 항에 있어서,
상기 봉합재는 상기 홀들을 채우는 반도체 패키지.
접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체 칩;
상기 반도체 칩의 비활성면 상에 배치되며, 그라파이트를 포함하는 방열부재;
상기 반도체 칩 및 상기 방열부재 각각의 적어도 일부를 덮는 봉합재; 및
상기 반도체 칩의 활성면 상에 배치되며, 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체를 포함하고,
상기 방열부재의 적어도 일 측면은 상기 반도체 칩의 측면과 공면을 이루고,
상기 방열부재는 상기 방열부재의 적어도 일부를 관통하는 홀들을 포함하고,
상기 홀들을 채우는 충전 금속층을 더 포함하는 반도체 패키지.
삭제
제1 항에 있어서,
상기 캡핑 금속층은 상기 반도체 칩과 마주하는 상기 방열부재의 하면을 덮는 반도체 패키지.
제4 항에 있어서,
상기 캡핑 금속층은 상기 홀들의 내측벽 상으로 연장되는 반도체 패키지.
관통홀을 갖는 프레임;
상기 관통홀 내에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체 칩;
상기 관통홀 내에서 상기 반도체 칩의 비활성면 상에 배치되며, 그라파이트를 포함하는 방열부재;
상기 반도체 칩의 적어도 일부 및 상기 방열부재의 상면을 포함하는 적어도 일부를 덮는 봉합재;
상기 반도체 칩의 활성면 상에 배치되며, 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체; 및
상기 방열부재와 상기 봉합재의 사이에 배치되는 캡핑 금속층을 포함하는 반도체 패키지.
제9 항에 있어서,
상기 봉합재는 상기 방열부재의 상면 및 네 개의 측면들을 덮는 반도체 패키지.
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