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KR102582668B1 - 집적회로 소자의 제조 방법 - Google Patents

집적회로 소자의 제조 방법 Download PDF

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KR102582668B1
KR102582668B1 KR1020180117108A KR20180117108A KR102582668B1 KR 102582668 B1 KR102582668 B1 KR 102582668B1 KR 1020180117108 A KR1020180117108 A KR 1020180117108A KR 20180117108 A KR20180117108 A KR 20180117108A KR 102582668 B1 KR102582668 B1 KR 102582668B1
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박석한
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Abstract

집적회로 소자를 제조하기 위하여, 기판의 주면 위에 몰드층을 형성하고, 상기 몰드층에 제1 경사각을 가지는 제1 내벽을 가지는 제1 홀을 형성하고, 상기 제1 홀 내에 제1 도전 패턴을 형성하고, 상기 몰드층 및 상기 제1 도전 패턴 위에 블록 코폴리머층을 형성하고, 상기 블록 코폴리머층을 상분리하여 상기 제1 도전 패턴을 덮는 제1 도메인과, 상기 몰드층을 덮는 제2 도메인을 가지는 자기조립층을 형성하고, 상기 제1 도메인을 제거하여 제2 경사각을 가지는 제2 내벽을 가지는 제2 홀을 형성하고, 상기 제2 홀 내에 제2 도전 패턴을 형성한다.

Description

집적회로 소자의 제조 방법 {Method of manufacturing integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자의 제조 방법에 관한 것으로, 특히 커패시터를 구비한 집적회로 소자의 제조 방법에 관한 것이다.
DRAM(dynamic random access memory)과 같은 집적회로 소자에서 디자인룰 (design rule)이 축소됨에 따라, 커패시터가 형성되는 영역의 제한된 면적으로 인해 3 차원 구조의 스토리지 노드를 채용하는 데 한계가 있다. 이에 따라, 제한된 면적 내에서 충분한 셀 정전 용량을 확보할 수 있도록 큰 표면적을 가지는 스토리지 노드를 제공하면서 공정 기술의 한계를 극복할 수 있는 집적회로 소자의 제조 방법이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 매우 작은 디자인룰을 가지는 미세화된 집적회로 소자에서 제한된 면적 내에서 충분한 셀 정전 용량을 확보할 수 있도록 큰 표면적을 가지는 스토리지 노드를 제공하면서 공정 기술의 한계를 극복할 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 기판의 주면 위에 몰드층을 형성한다. 상기 몰드층의 일부를 식각하여 상기 몰드층에 상기 주면과 평행한 평면에 대하여 제1 경사각을 가지는 제1 내벽을 가지는 제1 홀을 형성한다. 상기 제1 홀 내에 제1 도전 패턴을 형성한다. 상기 몰드층 및 상기 제1 도전 패턴 위에 블록 코폴리머층을 형성한다. 상기 블록 코폴리머층을 상분리하여 상기 제1 도전 패턴을 덮는 제1 도메인과, 상기 몰드층을 덮는 제2 도메인을 가지는 자기조립층을 형성한다. 상기 자기조립층으로부터 상기 제1 도메인을 제거하여 상기 제1 홀과 연통되고 상기 주면과 평행한 평면에 대하여 상기 제1 경사각과 다른 제2 경사각을 가지는 제2 내벽을 가지는 제2 홀을 형성한다. 상기 제2 홀 내에 상기 제1 도전 패턴에 접하는 제2 도전 패턴을 형성한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서는 기판 위에 몰드층을 형성한다. 상기 몰드층의 일부를 식각하여 상기 몰드층에 복수의 제1 홀을 형성한다. 상기 복수의 제1 홀 내에 복수의 제1 도전 패턴을 형성한다. 상기 복수의 제1 도전 패턴 위에 상기 복수의 제1 도전 패턴에 연결되는 적어도 하나의 상부 도전 패턴을 형성한다. 상기 적어도 하나의 상부 도전 패턴을 형성하는 단계에서는 블록 공중합체를 이용하여, 상기 복수의 제1 도전 패턴을 덮는 복수의 제1 도메인과 상기 복수의 제1 도메인을 포위하며 상기 몰드층을 덮는 제2 도메인을 가지는 자기조립층을 형성하는 단계와, 상기 복수의 제1 도메인을 제거하여 상기 복수의 제1 홀과 연통되는 복수의 제2 홀을 형성하는 단계와, 상기 복수의 제2 홀 각각의 내부에 도전 물질을 채우는 단계를 적어도 1 회 수행한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자의 제조 방법에서는 기판 위에 몰드층을 형성한다. 상기 몰드층의 일부를 식각하여 상기 몰드층에 복수의 제1 홀을 형성한다. 상기 복수의 제1 홀 내에 복수의 제1 도전 패턴을 형성한다. 블록 공중합체를 이용하여, 상기 복수의 제1 도전 패턴 위에 자기조립된 복수의 제1 도메인과 상기 몰드층 위에 자기조립된 제2 도메인을 포함하는 자기조립층을 형성한다. 상기 복수의 제1 도메인을 제거하여 상기 복수의 제1 도전 패턴을 노출시키는 복수의 제2 홀을 형성한다. 상기 제2 도메인을 무기 산화물층으로 변환한다. 상기 복수의 제2 홀 내에 상기 복수의 제1 도전 패턴에 연결되는 복수의 제2 도전 패턴을 형성한다. 상기 무기 산화물층 및 상기 몰드층을 제거한다.
본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에 따르면, 커패시터의 커패시턴스를 향상시키기 위하여 자기조립 공정을 이용하여 복수의 하부 전극의 수직 방향 높이를 증가시킬 수 있으며, 복수의 하부 전극 각각의 아스펙트비(aspect ratio)가 비교적 큰 경우에도 복수의 하부 전극 각각의 상부에서 서로 이웃하는 하부 전극들 사이에 충분한 이격 거리를 확보하여 인접한 하부 전극들 사이에 절연 마진을 확보할 수 있다. 따라서, 기판 상의 비교적 좁은 셀 면적 내에서 커패시터의 커패시턴스를 효과적으로 향상시켜 전기적 특성을 향상시킬 수 있으며, 집적회로 소자의 신뢰성을 향상시킬 수 있다.
도 1 내지 도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 1 내지 도 10에서 각각 (a)는 집적회로 소자의 제조 공정 순서에 따라 도시한 부분 사시도이고, (b)는 (a)의 B - B' 선 단면도이고, 도 11 및 도 12는 각각 도 1 내지 도 10의 (a)의 B - B' 선 단면에 대응하는 부분의 단면도이다.
도 13 내지 도 16은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 13 내지 도 15에서 각각 (a)는 집적회로 소자의 제조 공정 순서에 따라 도시한 부분 사시도이고, (b)는 (a)의 B - B' 선 단면도이고, 도 16은 도 13 내지 도 15의 (a)의 B - B' 선 단면에 대응하는 부분의 단면도이다.
도 17은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에 따라 구현 가능한 집적회로 소자의 셀 어레이 영역의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 18a 내지 도 18k는 도 17에 예시한 집적회로 소자를 형성하는 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 19a 내지 도 19c는 도 17에 예시한 집적회로 소자를 형성하는 다른 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 20a 내지 도 20e는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1 내지 도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 1 내지 도 10에서 각각 (a)는 집적회로 소자의 제조 공정 순서에 따라 도시한 부분 사시도이고, (b)는 (a)의 B - B' 선 단면도이고, 도 11 및 도 12는 각각 도 1 내지 도 10의 (a)의 B - B' 선 단면에 대응하는 부분의 단면도이다.
도 1을 참조하면, 기판(102)의 주면(102M) 위에 몰드층(110)을 형성한다.
기판(102)은 반도체 기판으로 이루어질 수 있다. 일부 실시예들에서, 기판(102)은 Si 또는 Ge과 같은 반도체로 이루어질 수 있다. 다른 일부 실시예들에서, 기판(102)은 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(102)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 기판(102)은 STI(shallow trench isolation) 구조와 같은 소자분리 구조를 가질 수 있다. 일부 실시예들에서, 기판(102)은 DRAM(dynamic random access memory)의 셀 어레이 영역을 포함할 수 있다.
몰드층(110)은 실리콘 산화물로 이루어질 수 있다.
도 2를 참조하면, 몰드층(110)의 일부를 식각하여 몰드층(110)에 복수의 제1 홀(110H)을 형성한다.
복수의 제1 홀(110H)을 형성하기 위하여 몰드층(110) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 몰드층(110)을 이방성 식각할 수 있다. 상기 마스크 패턴은 산화막, 질화막, 폴리실리콘막, 포토레지스트막, 또는 이들의 조합으로 이루어질 수 있다. 복수의 제1 홀(110H)이 형성된 후, 몰드층(110) 상에 남아 있는 상기 마스크 패턴을 제거하여 몰드층(110)의 상면을 노출시킬 수 있다.
복수의 제1 홀(110H)은 일정한 피치(pitch)로 규칙적으로 배열되는 헥사고날 어레이(hexagonal array)를 이룰 수 있다. 복수의 제1 홀(110H)은 기판(102)의 주면(102M)과 평행한 평면에 대하여 제1 경사각(θ1)을 가지는 제1 내벽(110S)을 가지도록 형성될 수 있다. 일부 실시예들에서, 제1 경사각(θ1)은 약 80° ∼ 85°일 수 있으나, 이에 한정되는 것은 아니다. 복수의 제1 홀(110H) 각각의 제1 내벽(110S)이 제1 경사각(θ1)을 가짐에 따라 복수의 제1 홀(110H) 각각의 바닥부의 폭(W1)은 복수의 제1 홀(110H) 각각의 입구의 폭(W2)보다 더 작을 수 있다. 예를 들면, 복수의 제1 홀(110H) 각각의 바닥부의 폭(W1)은 복수의 제1 홀(110H) 각각의 입구의 폭(W2)의 약 85 % 수준일 수 있으나, 이에 한정되는 것은 아니다.
도 3을 참조하면, 복수의 제1 홀(110H) 내에 복수의 제1 도전 패턴(120)을 형성한다.
일부 실시예들에서, 복수의 제1 도전 패턴(120)을 형성하기 위하여, 복수의 제1 홀(110H)이 형성된 도 2의 결과물 상에 복수의 제1 홀(110H)을 채우기에 충분한 두께로 도전 물질을 증착하여 제1 도전층을 형성할 수 있다. 그 후, 몰드층(110)의 상면이 노출되도록 상기 제1 도전층의 일부를 제거하여 상기 제1 도전층 중 복수의 제1 홀(110H) 내에 있는 부분들만 남도록 할 수 있다. 상기 제1 도전층을 형성하기 위하여, CVD(chemical vapor deposition), MOCVD(metal organic CVD), 또는 ALD(atomic layer deposition) 공정을 이용할 수 있다.
일부 실시예들에서, 복수의 제1 도전 패턴(120)은 각각 금속, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 복수의 제1 도전 패턴(120)은 각각 TiN, TiAlN, TaN, TaAlN, W, WN, Ru, RuO2, SrRuO3, Ir, IrO2, Pt, PtO, SRO (SrRuO3), BSRO (Ba,Sr)RuO3), CRO (CaRuO3), LSCo ((La,Sr)CoO3), 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
복수의 제1 도전 패턴(120)이 형성된 후, 몰드층(110)의 표면에 잔류하는 자연산화막을 산소 플라즈마를 이용하여 제거하고 세정할 수 있다. 그 결과, 몰드층(110)의 표면에는 -OH 기가 노출되어 있을 수 있다. 반면, 복수의 제1 도전 패턴(120)의 노출 표면은 -OH 기를 포함하지 않을 수 있다.
도 4를 참조하면, 기판(102) 상에 노출된 몰드층(110)의 표면 및 복수의 제1 도전 패턴(120) 각각의 표면 중 몰드층(110)의 표면에만 선택적으로 브러쉬 라이너(132)를 형성한다.
브러쉬 라이너(132)는 무기물 또는 유기물로 이루어질 수 있다.
일부 실시예들에서, 브러쉬 라이너(132)는 실리콘을 포함하는 모노머, 실리콘을 포함하는 올리고머, 또는 실리콘을 포함하는 폴리머로 이루어질 수 있다. 예를 들면, 브러쉬 라이너(132)는 PDMS(polydimethylsiloxane)를 주성분으로 하는 폴리머층으로 이루어질 수 있다. PDMS로 이루어지는 브러쉬 라이너(132)를 형성하기 위하여, 몰드층(110)의 표면에 정착용 폴리머로서 히드록실기(hydroxyl group) 말단 PDMS를 공급할 수 있다. 그 결과, PDMS로 이루어지는 브러쉬 라이너(132)가 산소 원자를 매개로 하여 몰드층(110)의 표면에 선택적으로 공유 결합될 수 있다. 이 때, 복수의 제1 도전 패턴(120)의 표면에는 브러쉬 라이너(132)가 형성되지 않는다.
다른 일부 실시예들에서, 브러쉬 라이너(132)는 유기 모노머, 유기 올리고머, 또는 유기 폴리머로 이루어질 수 있다. 예를 들면, 브러쉬 라이너(132)는 PS(polystyrene)로 이루어질 수 있다. PS로 이루어지는 브러쉬 라이너(132)를 형성하기 위하여, 몰드층(110)의 표면에 정착용 폴리머로서 히드록실기 말단 PS를 공급할 수 있다. 그 결과, PS로 이루어지는 브러쉬 라이너(132)가 산소 원자를 매개로 하여 몰드층(110)의 표면에 공유 결합될 수 있다.
브러쉬 라이너(132)를 형성하기 위한 예시적인 방법에서 스핀 코팅 공정을 이용할 수 있다. 예를 들면, 톨루엔(toluene), PGMEA(propylene glycol methyl ether acetate), THF(tetrahydrofuran)과 같은 유기 용매에 용해된 PDMS-OH를 포함하는 PDMS 용액, 또는 상기 유기 용매에 용해된 PS-OH를 포함하는 PS 용액을 몰드층(110) 및 복수의 제1 도전 패턴(120) 위에 스핀 코팅한 후, 진공 분위기 또는 질소 분위기 하에서 약 180 ∼ 250 ℃의 온도로 약 5 분 내지 약 24 시간 동안 열처리하여 몰드층(110) 위에만 선택적으로 브러쉬 라이너(132)를 형성할 수 있다. 그 후, 상기 PDMS 용액 또는 PS 용액 중 미반응 부분을 제거할 수 있다. 상기 미반응 부분을 제거하기 위하여 유기 용매를 이용할 수 있다. 상기 유기 용매로서 PGMEA, PGME(propylene glycol monomethyl ester), EEP(ethyl-3-ethoxy propionate), EL(ethyl lactate), HBM (methyl 2-hydroxybutyate), GBL(gamma-butyro lactone) 등을 사용할 수 있으나, 상기 예시된 물질들에만 한정되는 것은 아니다.
일부 실시예들에서, 브러쉬 라이너(132)는 몰드층(110)의 표면 위에 약 2 ∼ 15 nm의 두께로 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 4를 참조하여 설명한 브러쉬 라이너(132)는 생략 가능하다.
도 5를 참조하면, 브러쉬 라이너(132) 및 복수의 제1 도전 패턴(120) 위에 블록 코폴리머층(134)을 형성한다. 브러쉬 라이너(132)의 형성 공정을 생략한 경우, 블록 코폴리머층(134)은 몰드층(110) 및 복수의 제1 도전 패턴(120)의 바로 위에 형성될 수 있다.
일부 실시예들에서, 블록 코폴리머층(134)은 유기 폴리머와 무기 폴리머와의 공중합체를 포함할 수 있다. 다른 일부 실시예들에서, 블록 코폴리머층(134)은 서로 다른 2 개의 유기 폴리머의 공중합체를 포함할 수 있다.
일부 실시예들에서, 블록 코폴리머층(134)은 제1 반복 단위를 가지는 제1 폴리머 블록과 제2 반복 단위를 가지는 제2 폴리머 블록이 공유 결합에 의해 연결된 디블록 코폴리머(diblock copolymer)로 이루어질 수 있다. 일부 실시예들에서, 상기 디블록 코폴리머는 약 3,000 ∼ 2,000,000 g/mol의 분자량을 가지는 선형 또는 분기형 고분자로 이루어질 수 있다.
다른 일부 실시예들에서, 블록 코폴리머층(134)은 상기 디블록 코폴리머 외에 다른 종류의 블록 코폴리머, 예를 들면 트리블록(triblock) 코폴리머 또는 멀티블록(multiblock) 코폴리머를 포함할 수도 있다. 다른 일부 실시예들에서, 블록 코폴리머층(134)은 적어도 한 종류의 호모폴리머를 더 포함할 수도 있다.
블록 코폴리머층(134)이 유기 폴리머와 무기 폴리머와의 공중합체를 포함하는 경우, 상기 디블록 코폴리머에서, 상기 제1 폴리머 블록은 PS(polystyrene)이고, 상기 제2 폴리머 블록은 PDMS(polydimethylsiloxane)일 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 디블록 코폴리머는 폴리부타디엔-b-폴리디메틸실록산(polybutadiene-b-polydimethylsiloxane), 폴리이소부틸렌-b-폴리디메틸실록산(polyisobtylene-b-polydimethylsiloxane), 폴리스티렌-b-폴리페로세닐디메틸실란(polystyrene-b-polyferrocenyldimethylsilane), 또는 폴리스티렌-b-폴리페로세닐에틸메틸실란(polystyrene-block-polyferrocenylethylmethylsilane)으로 이루어질 수도 있다.
블록 코폴리머층(134)이 서로 다른 2 개의 유기 폴리머의 공중합체를 포함하는 경우, 상기 디블록 코폴리머에서, 상기 제1 폴리머 블록은 PMMA(poly(methyl methacrylate)), PEO(poly(ethylene oxide)), PLA(Poly(lactic acid)), 또는 PI(polyisoprene)이고, 상기 제2 폴리머 블록은 PS(polystyrene)일 수 있으나, 이에 한정되는 것은 아니다.
블록 코폴리머층(134)에서, 상기 제1 폴리머 블록이 마이너(minor) 블록을 구성하고, 상기 제2 폴리머 블록이 메이저(major) 블록을 구성할 수 있다. 일부 실시예들에서, 상기 디블록 코폴리머에서 상기 제1 폴리머 블록과 상기 제2 폴리머 블록의 부피비는 약 20:80 내지 약 40:60의 범위 내에서 다양하게 선택될 수 있다.
일부 실시예들에서, 블록 코폴리머층(134)을 형성하기 위하여, 위에서 예시한 다양한 코폴리머들 중에서 선택되는 블록 코폴리머를 유기 용매에 녹인 후, 얻어진 용액을 딥 코팅 (dip coating), 용액 캐스팅 (solution casting), 또는 스핀 코팅 (spin-coating) 공정을 이용하여 브러쉬 라이너(132) 및 복수의 제1 도전 패턴(120) 위에 코팅할 수 있다. 상기 유기 용매는 PGMEA, PGME(propylene glycol monomethyl ether), EEP(ethyl-3-ethoxy propionate), EL(ethyl lactate), HBM(2-hydroxyisobutyric acid methylester), GBL(gamma-butyro lactone), 톨루엔, 또는 THF로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 4를 참조하여 설명한 브러쉬 라이너(132)를 형성한 경우, 블록 코폴리머층(134)은 브러쉬 라이너(132) 및 복수의 제1 도전 패턴(120)의 바로 위에 코팅될 수 있다. 일부 실시예들에서, 블록 코폴리머층(134)이 유기 폴리머와 무기 폴리머와의 공중합체를 포함하는 경우, 브러쉬 라이너(132)는 상기 무기 폴리머와 동일 또는 유사한 구조를 가질 수 있다. 예를 들면, 브러쉬 라이너(132)는 PDMS를 포함하고, 블록 코폴리머층(134)은 PS-b-PDMS를 포함할 수 있다. 다른 일부 실시예들에서, 블록 코폴리머층(134)이 서로 다른 2 개의 유기 폴리머의 공중합체를 포함하는 경우, 브러쉬 라이너(132)는 유기 폴리머로 이루어질 수 있다. 예를 들면, 브러쉬 라이너(132)는 PS를 포함하고, 블록 코폴리머층(134)은 PS-b-PMMA를 포함할 수 있다.
블록 코폴리머층(134)은 약 50 ∼ 100 nm의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
도 6을 참조하면, 도 5의 결과물에서 블록 코폴리머층(134)을 상분리하여, 복수의 제1 도전 패턴(120)을 덮는 복수의 제1 도메인(134D1)과, 복수의 제1 도메인(134D1)을 포위하며 몰드층(110)을 덮는 제2 도메인(134D2)을 가지는 자기조립층(134A)을 형성한다.
자기조립층(134A) 중 제2 도메인(134D2)은 브러쉬 라이너(132)에 대한 친화력이 더 큰 폴리머 블록을 포함할 수 있다. 일부 실시예들에서, 브러쉬 라이너(132)가 PDMS를 포함하고 블록 코폴리머층(134)이 PS-b-PDMS를 포함하는 경우, 복수의 제1 도메인(134D1)은 PS 블록으로 이루어지고 제2 도메인(134D2)은 PDMS 블록으로 이루어질 수 있다. 다른 일부 실시예들에서, 브러쉬 라이너(132)가 PS를 포함하고 블록 코폴리머층(134)이 PS-b-PMMA를 포함하는 경우, 복수의 제1 도메인(134D1)은 PMMA 블록으로 이루어지고 제2 도메인(134D2)은 PS 블록으로 이루어질 수 있다.
블록 코폴리머층(134)의 상분리를 위하여, 블록 코폴리머층(134) 내의 블록 공중합체의 유리전이온도(Tg)보다 더 높은 온도하에서 블록 코폴리머층(134)을 어닐링할 수 있다. 예를 들면, 블록 코폴리머층(134)을 상분리하기 위하여 약 130 ∼ 190 ℃의 범위 내에서 선택되는 온도하에서 약 1 ∼ 24 시간 동안 블록 코폴리머층(134)을 어닐링할 수 있다.
복수의 제1 도메인(134D1)은 복수의 제1 홀(110H)의 배열과 동일하게 일정한 피치로 규칙적으로 배열되는 헥사고날 어레이를 이룰 수 있다.
도 7을 참조하면, 도 6의 결과물에서 자기조립층(134A) 중 복수의 제1 도메인(134D1)을 제거한다.
일부 실시예들에서, 복수의 제1 도메인(134D1)을 제거하기 위하여, 자기조립층(134A)에 고분자 분해 수단(polymer decomposer)을 인가하여 복수의 제1 도메인(134D1) 및 제2 도메인(134D2) 중 복수의 제1 도메인(134D1)만 선택적으로 분해한 후, 상기 분해된 복수의 제1 도메인(134D1)을 세정액, 예를 들면 IPA(isopropyl alcohol)를 이용하여 스트립하는 공정을 수행할 수 있다. 일부 실시예들에서, 상기 고분자 분해 수단으로서 복사선 또는 플라즈마를 이용할 수 있다. 상기 복사선은 산소 분위기 하에서 제공될 수 있으며, DUV(deep ultraviolet), 소프트 X-선, 또는 E-빔일 수 있다. 상기 플라즈마는 산소 플라즈마일 수 있다.
복수의 제1 도메인(134D1)이 제거된 후, 기판(102) 상에는 제2 도메인(134D2)을 관통하는 복수의 제2 홀(134H)이 형성될 수 있다. 복수의 제2 홀(134H)은 복수의 제1 홀(110H)과 연통될 수 있다. 복수의 제2 홀(134H)을 통해 복수의 제1 도전 패턴(120) 각각의 상면이 노출될 수 있다.
복수의 제2 홀(134H)은 각각 주면(102M)과 평행한 평면에 대하여 제1 경사각(θ1)(도 1 참조)과 다른 제2 경사각(θ2)을 가지는 제2 내벽(134S)을 가질 수 있다. 제2 경사각(θ2)은 제1 경사각(θ1)보다 더 클 수 있으며, 제1 경사각(θ1)보다 수직 방향(Z 방향)에 더 가까울 수 있다. 일부 실시예들에서, 제2 내벽(134S)은 주면(102M)과 평행한 평면에 대하여 대략 수직을 이룰 수 있다.
복수의 제2 홀(134H) 각각의 입구의 폭(W3)은 복수의 제2 홀(134H) 각각의 바닥부의 폭과 대략 동일할 수 있다. 복수의 제2 홀(134H) 각각의 바닥부의 폭은 도 2를 참조하여 설명한 복수의 제1 홀(110H) 각각의 입구의 폭(W2)과 대략 동일 또는 유사할 수 있다. 복수의 제2 홀(134H)은 복수의 제1 홀(110H)의 배열과 동일하게 일정한 피치로 규칙적으로 배열되는 헥사고날 어레이를 이룰 수 있다.
도 8을 참조하면, 도 6의 결과물에서 제2 도메인(134D2)을 산화시켜 무기 산화물층(134B)으로 변환한다.
일부 실시예들에서, 제2 도메인(134D2)을 산화시켜 무기 산화물층(134B)으로 변환하기 위하여, 제2 도메인(134D2)을 산소 플라즈마 처리할 수 있다. 제2 도메인(134D2)이 PDMS 블록으로 이루어지는 경우, 제2 도메인(134D2)을 산소 플라즈마 처리한 결과 PDMS 블록이 실리콘 산화막으로 변환될 수 있다. 이 때, 브러쉬 라이너(132)가 PDMS를 포함하는 경우, 브러쉬 라이너(132)도 함께 무기 산화물 라이너(132B)로 변환될 수 있다. 무기 산화물 라이너(132B) 및 무기 산화물층(134B)은 각각 SiOx (x는 1 내지 4의 정수)로 이루어질 수 있다.
다른 일부 실시예들에서, 브러쉬 라이너(132)가 PS를 포함하고 제2 도메인(134D2)이 PS 블록으로 이루어지는 경우, 도 8을 참조하여 설명한 제2 도메인(134D2)의 산화 공정은 생략 가능하다.
도 9를 참조하면, 복수의 제2 홀(134H) 내에 복수의 제2 도전 패턴(140)을 형성한다. 복수의 제2 도전 패턴(140)은 복수의 제1 도전 패턴(120)의 상면에 접할 수 있다. 복수의 제1 도전 패턴(120) 및 복수의 제2 도전 패턴(140)은 복수의 하부 전극(LE1)을 구성할 수 있다.
복수의 제2 도전 패턴(140)을 형성하기 위하여, 복수의 제2 홀(134H)이 형성된 도 8의 결과물 상에 복수의 제2 홀(134H)을 채우기에 충분한 두께로 도전 물질을 증착하여 제2 도전층을 형성한 후, 무기 산화물층(134B)의 상면이 노출되도록 상기 제2 도전층의 일부를 제거하여 상기 제2 도전층 중 복수의 제2 홀(134H) 내에 있는 부분들만 남도록 할 수 있다. 일부 실시예들에서, 복수의 제2 도전 패턴(140)은 각각 금속, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 복수의 제2 도전 패턴(140)은 각각 TiN, TiAlN, TaN, TaAlN, W, WN, Ru, RuO2, SrRuO3, Ir, IrO2, Pt, PtO, SRO (SrRuO3), BSRO (Ba,Sr)RuO3), CRO (CaRuO3), LSCo ((La,Sr)CoO3), 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 일부 실시예들에서, 복수의 제2 도전 패턴(140)의 구성 물질은 복수의 제1 도전 패턴(120)의 구성 물질과 동일할 수 있다.
일부 실시예들에서, 복수의 제2 도전 패턴(140)을 형성하는 데 필요한 상기 제2 도전층을 형성하기 위하여, CVD, MOCVD, 또는 ALD 공정을 이용할 수 있다. 예를 들면, 상기 제2 도전층을 형성하기 위하여 약 100 ∼ 600 ℃의 비교적 저온에서 수행되는 ALD 공정을 수행할 수 있다.
도 8을 참조하여 설명한 제2 도메인(134D2)의 산화 공정이 생략된 경우, 복수의 제2 도전 패턴(140)은 도 7의 결과물에서 복수의 제2 홀(134H)을 채우도록 형성될 수 있다. 이를 위하여, 복수의 제2 홀(134H)이 형성된 도 7의 결과물 상에 복수의 제2 홀(134H)을 채우기에 충분한 두께로 도전 물질을 증착하여 제2 도전층을 형성한 후, 제2 도메인(134D2)의 상면이 노출되도록 상기 제2 도전층의 일부를 제거하여 상기 제2 도전층 중 복수의 제2 홀(134H) 내에 있는 부분들만 남도록 할 수 있다. 이 때, 상기 제2 도전층을 비교적 저온 분위기에서 형성함으로써, 제2 도메인(134D2)이 비교적 고온의 증착 분위기에 의해 열화되는 것을 방지할 수 있다.
도 10을 참조하면, 도 9의 결과물로부터 무기 산화물층(134B), 무기 산화물 라이너(132B), 및 몰드층(110)을 제거하여 복수의 제1 도전 패턴(120) 및 복수의 제2 도전 패턴(140) 각각의 외측벽을 노출시킨다.
일부 실시예들에서, 무기 산화물층(134B), 무기 산화물 라이너(132B), 및 몰드층(110)은 각각 실리콘 산화물 계열의 물질로 이루어질 수 있으며, 이 경우 무기 산화물층(134B), 무기 산화물 라이너(132B), 및 몰드층(110)은 동일한 식각액을 사용하여 동시에 제거될 수 있다. 일부 실시예들에서, 무기 산화물층(134B), 무기 산화물 라이너(132B), 및 몰드층(110)을 제거하기 위하여, 불화암모늄(NH4F), 불산(HF) 및 물을 포함하는 LAL 세정액을 이용하는 리프트-오프 공정을 이용할 수 있다.
다른 일부 실시예들에서, 도 8을 참조하여 설명한 제2 도메인(134D2)의 산화 공정이 생략된 경우, 복수의 제2 도전 패턴(140)은 도 7의 결과물에서 복수의 제2 홀(134H)을 채우도록 형성될 수 있으며, 복수의 제2 도전 패턴(140) 각각의 외측벽은 제2 도메인(134D2) 및 브러쉬 라이너(132)로 덮여 있을 수 있다. 이 경우, 복수의 제1 도전 패턴(120) 및 복수의 제2 도전 패턴(140) 각각의 외측벽을 노출시키기 위하여 제2 도메인(134D2), 브러쉬 라이너(132), 및 몰드층(110)을 순차적으로 제거할 수 있다. 즉, 제2 도메인(134D2) 및 브러쉬 라이너(132)를 먼저 제거하여 복수의 제2 도전 패턴(140)의 외측벽과 몰드층(110)의 상면을 노출시킨 후, 몰드층(110)을 제거하여 복수의 제1 도전 패턴(120)의 외측벽을 노출시킬 수 있다.
복수의 하부 전극(LE1)은 각각 기판(102) 상에서 수직 방향(Z 방향)을 따라 차례로 적층된 제1 도전 패턴(120) 및 제2 도전 패턴(140)의 적층 구조로 이루어질 수 있다. 하부 전극(LE1)을 구성하는 제1 도전 패턴(120) 및 제2 도전 패턴(140) 중 기판(102)에 더 가까운 제1 도전 패턴(120)은 주면(102M)과 평행한 평면에 대하여 제1 경사각(θ1)을 가지는 제1 외측벽(120W)을 가지고, 제1 도전 패턴(120) 및 제2 도전 패턴(140) 중 기판(102)으로부터의 거리가 더 먼 제2 도전 패턴(140)은 주면(102M)과 평행한 평면에 대하여 제1 경사각(θ1)보다 더 큰 제2 경사각(θ2)을 가지는 제2 외측벽(140W)을 가질 수 있다. 따라서, 기판(102) 상의 비교적 좁은 셀 면적 위에 비교적 높은 밀도로 배치되는 복수의 하부 전극(LE1)을 형성하는 경우, 복수의 하부 전극(LE1) 각각의 아스펙트비(aspect ratio)가 비교적 큰 경우에도 복수의 하부 전극(LE1) 각각의 상부에서 서로 이웃하는 하부 전극(LE1)들 사이에 충분한 이격 거리를 확보할 수 있으며, 하부 전극(LE1)의 수직 방향(Z 방향) 길이가 제1 도전 패턴(120)의 수직 방향(Z 방향) 길이보다 제2 도전 패턴(140)의 수직 방향(Z 방향) 길이 만큼 증가될 수 있어 커패시턴스 증가에 기여할 수 있다.
도 11을 참조하면, 복수의 하부 전극(LE1) 위에 유전막(150)을 형성한다.
유전막(150)은 복수의 하부 전극(LE1)의 표면들과 기판(102) 상의 표면들을 컨포멀하게 덮도록 형성될 수 있다.
유전막(150)은 질화물, 산화물, 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 유전막(150)은 실리콘 질화물, 실리콘 산화물, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2 등과 같은 금속 산화물, STO (SrTiO3), BST ((Ba,Sr)TiO3), BaTiO3, PZT, PLZT 등과 같은 페브로스카이트(perovskite) 구조의 유전 물질, 또는 이들의 조합으로 이루어지는 단일막, 또는 다중막 구조를 가질 수 있다. 일부 실시예들에서, 유전막(150)은 약 50 ∼ 150 Å의 두께를 가질 수 있으나, 예시한 바에 한정되는 것은 아니다. 유전막(150)은 CVD, PVD, 또는 ALD 공정에 의해 형성될 수 있다.
도 12를 참조하면, 유전막(150) 상에 상부 전극(UE)을 형성한다. 그 결과, 하부 전극(LE1), 유전막(150), 및 상부 전극(UE)으로 이루어지는 커패시터(C1)를 포함하는 집적회로 소자(100)가 얻어질 수 있다.
상부 전극(UE)은 유전막(150)을 사이에 두고 복수의 제1 도전 패턴(120) 및 복수의 제2 도전 패턴(140)에 대면하도록 형성될 수 있다.
상부 전극(UE)은 도핑된 반도체, 도전성 금속 질화물, 금속, 금속 실리사이드, 도전성 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상부 전극(UE)은 TiN, TiAlN, TaN, TaAlN, W, WN, Ru, RuO2, SrRuO3, Ir, IrO2, Pt, PtO, SRO (SrRuO3), BSRO (Ba,Sr)RuO3), CRO (CaRuO3), LSCo ((La,Sr)CoO3), 또는 이들의 조합으로 이루어질 수 있으나, 상부 전극(UE)의 구성 물질이 상기 예시한 바에 한정되는 것은 아니다. 상부 전극(UE)을 형성하기 위하여, CVD, MOCVD, PVD, 또는 ALD 공정을 이용할 수 있다.
이상, 도 1 내지 도 12를 참조하여 필라(pillar)형 하부 전극(LE1)을 포함하는 커패시터(C1)를 구비한 집적회로 소자(100)의 제조 방법에 대하여 설명하였으나, 도 1 내지 도 12를 참조하여 설명한 바로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여 다양한 구조의 집적회로 소자를 제조할 수 있다. 예를 들면, 필라형 하부 전극(LE1) 대신 내부에 빈 공간을 가지는 실린더형 하부 전극을 형성할 수도 있다. 상기 실린더형 하부 전극을 형성하기 위하여, 도 5를 참조하여 설명한 공정에서 필라형 제1 도전 패턴(120) 대신 실린더형 제1 도전 패턴을 형성할 수 있다. 그리고, 도 9를 참조하여 설명한 공정에서 필라형 제2 도전 패턴(140) 대신, 상기 실린더형 제1 도전 패턴의 상면에 접하는 일단을 가지는 원통형 제2 도전 패턴을 형성할 수 있다.
도 1 내지 도 12를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 제조 방법에 따르면, 커패시터(C1)의 커패시턴스를 향상시키기 위하여 자기조립 공정을 이용하여 하부 전극(LE1)의 수직 방향 높이를 증가시킬 수 있다. 이 때, 하부 전극(LE1)의 수직 방향 높이를 증가시키기 위하여 자기조립 공정을 이용하므로, 복수의 하부 전극(LE1) 각각의 아스펙트비가 비교적 큰 경우에도 복수의 하부 전극(LE1) 각각의 상부에서 서로 이웃하는 하부 전극(LE1)들 사이에 충분한 이격 거리를 확보하여 인접한 하부 전극들 사이에 절연 마진을 확보할 수 있다. 따라서, 기판(102) 상의 비교적 좁은 셀 면적 내에서 커패시터(C1)의 커패시턴스를 효과적으로 향상시켜 커패시터(C1)의 전기적 특성을 향상시킬 수 있으며, 집적회로 소자(100)의 신뢰성을 향상시킬 수 있다.
도 13 내지 도 16은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 13 내지 도 15에서 각각 (a)는 집적회로 소자의 제조 공정 순서에 따라 도시한 부분 사시도이고, (b)는 (a)의 B - B' 선 단면도이고, 도 16은 도 13 내지 도 15의 (a)의 B - B' 선 단면에 대응하는 부분의 단면도이다.
도 13을 참조하면, 도 7을 참조하여 설명한 바와 같이 도 6의 결과물에서 자기조립층(134A) 중 복수의 제1 도메인(134D1)을 제거한 후, 복수의 제2 홀(134H)의 제2 내벽(134S)을 덮는 복수의 보호 스페이서(236)를 형성한다.
일부 실시예들에서, 복수의 보호 스페이서(236)는 몰드층(110)의 구성 물질과 동일한 물질로 이루어질 수 있다. 예를 들면, 복수의 보호 스페이서(236)는 실리콘 산화막으로 이루어질 수 있다.
복수의 보호 스페이서(236)를 형성하기 위한 예시적인 방법에서, 복수의 제1 도메인(134D1)이 제거된 도 7의 결과물에서 제2 도메인(134D2)의 노출 표면들을 균일한 두께로 컨포멀하게 덮는 보호 절연막을 형성한 후, 상기 보호 절연막을 에치백하여 상기 보호 절연막 중 복수의 제2 홀(134H)의 내에서 제2 도메인(134D2)의 측벽들을 덮는 부분들로 이루어지는 복수의 보호 스페이서(236)를 형성할 수 있다. 복수의 보호 스페이서(236)가 형성된 후, 복수의 보호 스페이서(236)로 한정되는 복수의 제2 홀(134H)을 통해 복수의 제1 도전 패턴(120) 각각의 상면이 노출될 수 있다.
일부 실시예들에서, 복수의 보호 스페이서(236)는 각각 제2 홀(134H)의 제2 내벽(134S)을 약 2 ∼ 15 nm의 두께로 덮도록 형성될 수 있으나, 이에 한정되는 것은 아니다.
보호 스페이서(236) 중 복수의 제2 홀(134H)에서 노출되는 측벽은 기판(102)의 주면(102M)과 평행한 평면에 대하여 제2 경사각(θ22)을 가질 수 있다. 제2 경사각(θ22)은 제1 경사각(θ1)(도 1 참조)보다 더 클 수 있으며, 제1 경사각(θ1)보다 수직 방향(Z 방향)에 더 가까울 수 있다. 일부 실시예들에서, 보호 스페이서(236) 중 복수의 제2 홀(134H)에서 노출되는 측벽은 주면(102M)과 평행한 평면에 대하여 대략 수직을 이룰 수 있다.
복수의 제2 홀(134H) 내에 복수의 보호 스페이서(236)가 형성된 후, 복수의 제2 홀(134H) 각각의 입구는 보호 스페이서(236)에 의해 한정되는 폭(W23)을 가질 수 있다. 보호 스페이서(236)에 의해 한정되는 복수의 제2 홀(134H) 각각의 입구의 폭(W23)은 도 2를 참조하여 설명한 복수의 제1 홀(110H) 각각의 입구의 폭(W2)보다 더 작을 수 있다.
도 14를 참조하면, 보호 스페이서(236)에 의해 한정되는 복수의 제2 홀(134H) 내에 복수의 제2 도전 패턴(240)을 형성한다.
복수의 제1 도전 패턴(120) 및 복수의 제2 도전 패턴(240)은 복수의 하부 전극(LE2)을 구성할 수 있다.
복수의 제2 도전 패턴(240)은 복수의 제1 도전 패턴(120)의 상면에 접할 수 있다. 수평 방향, 예를 들면 X 방향 또는 Y 방향에서, 복수의 제2 도전 패턴(240) 각각의 폭은 복수의 제1 도전 패턴(120) 각각의 최대 폭보다 더 작을 수 있다.
복수의 제2 도전 패턴(240)의 형성 방법 및 구성 물질에 대한 보다 상세한 설명은 도 9를 참조하여 복수의 제2 도전 패턴(140)에 대하여 설명한 바를 참조한다.
도 15를 참조하면, 도 14의 결과물로부터 제2 도메인(134D2), 브러쉬 라이너(132), 보호 스페이서(236), 및 몰드층(110)을 제거한다.
일부 실시예들에서, 도 14의 결과물로부터 제2 도메인(134D2) 및 브러쉬 라이너(132)를 먼저 제거하여 보호 스페이서(236) 및 몰드층(110)을 노출시킨 후, 보호 스페이서(236) 및 몰드층(110)을 동시에 제거할 수 있다.
제2 도메인(134D2), 브러쉬 라이너(132), 보호 스페이서(236), 및 몰드층(110)이 제거된 후 복수의 제1 도전 패턴(120) 및 복수의 제2 도전 패턴(240) 각각의 외측벽이 노출될 수 있다.
복수의 하부 전극(LE2)은 각각 기판(102) 상에서 수직 방향(Z 방향)을 따라 차례로 적층된 제1 도전 패턴(120) 및 제2 도전 패턴(240)의 적층 구조로 이루어질 수 있다. 하부 전극(LE2)을 구성하는 제1 도전 패턴(120) 및 제2 도전 패턴(240) 중 기판(102)에 더 가까운 제1 도전 패턴(120)은 주면(102M)과 평행한 평면에 대하여 제1 경사각(θ1)을 가지는 제1 외측벽(120W)을 가지고, 제1 도전 패턴(120) 및 제2 도전 패턴(240) 중 기판(102)으로부터의 거리가 더 먼 제2 도전 패턴(240)은 주면(102M)과 평행한 평면에 대하여 제1 경사각(θ1)보다 더 큰 제2 경사각(θ22)을 가지는 제2 외측벽(240W)을 가질 수 있다. 따라서, 기판(102) 상의 비교적 좁은 셀 면적 위에 비교적 높은 밀도로 배치되는 복수의 하부 전극(LE2)을 형성하는 경우, 복수의 하부 전극(LE2) 각각의 아스펙트비가 비교적 큰 경우에도 복수의 하부 전극(LE2) 각각의 상부에서 서로 이웃하는 하부 전극(LE2)들 사이에 충분한 이격 거리를 확보할 수 있으며, 하부 전극(LE2)의 수직 방향(Z 방향) 길이가 제1 도전 패턴(120)의 수직 방향(Z 방향) 길이보다 제2 도전 패턴(240)의 수직 방향(Z 방향) 길이 만큼 증가될 수 있어 커패시턴스 증가에 기여할 수 있다.
도 16을 참조하면, 도 11 및 도 12를 참조하여 설명한 바와 유사한 방법으로 복수의 하부 전극(LE2) 위에 유전막(250) 및 상부 전극(UE2)을 형성한다. 그 결과, 하부 전극(LE2), 유전막(250), 및 상부 전극(UE2)으로 이루어지는 커패시터(C2)를 포함하는 집적회로 소자(200)가 얻어질 수 있다.
유전막(250) 및 상부 전극(UE2)에 대한 보다 상세한 설명은 도 11 및 도 12를 참조하여 유전막(150) 및 상부 전극(UE)에 대하여 설명한 바를 참조한다.
이상, 도 13 내지 도 16을 참조하여 필라형 하부 전극(LE2)을 포함하는 커패시터(C2)를 구비한 집적회로 소자(200)의 제조 방법에 대하여 설명하였으나, 도 13 내지 도 16을 참조하여 설명한 바로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여 다양한 구조의 집적회로 소자를 제조할 수 있다. 예를 들면, 필라형 하부 전극(LE2) 대신 내부에 빈 공간을 가지는 실린더형 하부 전극을 형성할 수도 있다.
도 13 내지 도 16을 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(200)의 제조 방법에 따르면, 커패시터(C2)의 커패시턴스를 향상시키기 위하여 자기조립 공정을 이용하여 하부 전극(LE2)의 수직 방향 높이를 증가시킬 수 있다. 이 때, 하부 전극(LE2)의 수직 방향 높이를 증가시키기 위하여 자기조립 공정을 이용하므로, 복수의 하부 전극(LE2) 각각의 아스펙트비가 비교적 큰 경우에도 복수의 하부 전극(LE2) 각각의 상부에서 서로 이웃하는 하부 전극(LE2)들 사이에 충분한 이격 거리를 확보하여 인접한 하부 전극들 사이에 절연 마진을 확보할 수 있다. 따라서, 기판(102) 상의 비교적 좁은 셀 면적 내에서 커패시터(C2)의 커패시턴스를 효과적으로 향상시켜 커패시터(C2)의 전기적 특성을 향상시킬 수 있으며, 집적회로 소자(200)의 신뢰성을 향상시킬 수 있다.
도 17은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에 따라 구현 가능한 집적회로 소자(400)의 셀 어레이 영역의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 17을 참조하면, 집적회로 소자(400)는 복수의 활성 영역(ACT)을 포함할 수 있다. 복수의 활성 영역(ACT)은 X 방향 및 Y 방향에 대하여 사선 방향으로 배치될 수 있다.
복수의 워드 라인(WL)이 복수의 활성 영역(ACT)을 가로질러 X 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 Y 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 복수의 활성 영역(ACT)에 연결될 수 있다.
복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에 복수의 베리드 콘택(BC)이 형성될 수 있다. 복수의 베리드 콘택(BC)은 X 방향 및 Y 방향을 따라 일렬로 배열될 수 있다.
복수의 베리드 콘택(BC) 위에는 복수의 하부 전극(LE4)이 형성될 수 있다. 복수의 하부 전극(LE4)은 복수의 베리드 콘택(BC)을 통해 활성 영역(ACT)에 연결될 수 있다.
도 18a 내지 도 18k는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에 따라 도 17에 예시한 집적회로 소자(400)를 형성하는 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 18a 내지 도 18k에 있어서, 도 1 내지 도 16에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 18a를 참조하면, 기판(102) 상에 식각 정지층(404), 몰드층(410), 제1 지지층(412), 및 희생층(413)을 차례로 형성한 후, 희생층(413) 위에 복수의 홀(M4H)을 가지는 마스크 패턴(M4)을 형성한다.
기판(102)에는 복수의 활성 영역(ACT)(도 17 참조) 및 복수의 도전 영역이 형성되어 있을 수 있다.
일부 실시예들에서, 식각 정지층(404)은 실리콘 질화물, 실리콘 산화질화물, 또는 이들의 조합으로 이루어질 수 있다. 몰드층(410)은 실리콘 산화물로 이루어질 수 있다. 제1 지지층(412)은 실리콘 질화물, 실리콘 탄화질화물, 탄탈륨 산화물, 티타늄 산화물, 또는 이들의 조합으로 이루어질 수 있다. 희생층(413)은 BPSG(boro phospho silicate glass), PSG(phospho silicate glass), USG(undoped silicate glass), SOD(spin on dielectric), 또는 HDP(high density plasma) CVD 공정에 의해 형성된 산화물을 포함할 수 있다. 그러나, 상기 구성 물질들은 단지 예시를 위한 것으로서, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다. 또한, 본 예에서는 몰드층(410) 상에 1 개의 제1 지지층(412)을 포함하는 구성을 예시하였으나, 몰드층(410)은 복수의 부분 몰드층으로 이루어지고, 상기 복수의 부분 몰드층 각각의 사이에 개재되는 적어도 하나의 중간 지지층을 더 구비할 수도 있다.
마스크 패턴(M4)에 형성된 복수의 홀(M4H)을 통해 희생층(413)의 상면이 노출될 수 있다. 복수의 홀(M4H)은 일정한 피치로 규칙적으로 배열되는 헥사고날 어레이를 이룰 수 있다. 마스크 패턴(M4)은 식각 정지층(404), 제1 지지층(412), 몰드층(410), 및 희생층(413)을 패터닝하는 데 있어서 식각 마스크로 사용 가능한 적어도 하나의 층으로 이루어질 수 있다. 예를 들면, 마스크 패턴(M4)은 폴리실리콘 막, 실리콘 산화막, SiCN 막, SOH(spin-on hardmask) 재료로 이루어지는 탄소 함유막, 또는 이들의 조합으로 이루어질 수 있다. 상기 SOH 재료로 이루어지는 탄소 함유막은 그 총 중량을 기준으로 약 85 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 유기 화합물로 이루어질 수 있다. 상기 유기 화합물은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어질 수 있다.
도 18b를 참조하면, 도 18a의 결과물에서 마스크 패턴(M4)을 식각 마스크로 이용하고 식각 정지층(404)을 식각 종료점으로 이용하여 희생층(413), 제1 지지층(412), 및 몰드층(410)을 차례로 식각하고, 과도 식각에 의해 식각 정지층(404)까지 연속적으로 식각하여, 기판(102)에 있는 복수의 도전 영역(도시 생략)을 노출시키는 복수의 하부 전극 홀(LH)을 형성한다. 복수의 하부 전극 홀(LH)이 형성된 후, 마스크 패턴(M4)을 제거하여 희생층(413)의 상면을 노출시킬 수 있다.
도 18c를 참조하면, 도 18b의 결과물에서 복수의 하부 전극 홀(LH) 각각의 내부를 채우면서 희생층(413)의 상면을 덮는 하부 전극 형성용 도전막을 형성한 후, 제1 지지층(412)의 상면이 노출될 때까지 에치백(etchback) 또는 CMP(chemical mechanical polishing) 공정을 이용하여 상기 하부 전극 형성용 도전막의 상측 일부와 희생층(413)을 제거하여, 복수의 하부 전극 홀(LH) 각각의 내부를 채우는 복수의 제1 도전 패턴(420)을 형성한다. 복수의 제1 도전 패턴(420)에 대한 보다 상세한 설명은 도 3을 참조하여 복수의 제1 도전 패턴(120)에 대하여 설명한 바와 대체로 동일하다.
그 후, 복수의 제1 도전 패턴(420)이 형성된 결과물에서 제1 지지층(412)의 표면에 잔류하는 자연산화막을 산소 플라즈마를 이용하여 제거하고 세정할 수 있다. 그 결과, 제1 지지층(412)의 표면에는 -OH 기가 노출되어 있을 수 있다. 반면, 복수의 제1 도전 패턴(420)의 노출 표면은 -OH 기를 포함하지 않을 수 있다.
도 18d를 참조하면, 도 18c의 결과물 상에 도 4 내지 도 9를 참조하여 설명한 바와 같은 공정들을 수행하여, 제1 지지층(412)을 차례로 덮는 무기 산화물 라이너(132B) 및 무기 산화물층(134B)과, 복수의 제1 도전 패턴(420)을 덮는 복수의 제2 도전 패턴(140)을 형성한다.
복수의 제1 도전 패턴(420) 및 복수의 제2 도전 패턴(140)은 복수의 하부 전극(LE4)을 구성할 수 있다.
도 18e를 참조하면, 무기 산화물층(134B)의 상부로부터 무기 산화물층(134B)을 일부 제거하여 복수의 제2 도전 패턴(140) 각각의 상부 외측벽을 노출시키는 지지 공간(S41)을 형성한다.
일부 실시예들에서, 지지 공간(S41)을 형성하기 위하여 무기 산화물층(134B)의 일부를 이방성 건식 식각할 수 있다.
도 18f를 참조하면, 도 18e의 결과물에서 지지 공간(S41)을 채우는 제2 지지층(414)을 형성한다.
제2 지지층(414)은 실리콘 질화물, 실리콘 탄화질화물, 탄탈륨 산화물, 티타늄 산화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 제1 지지층(412) 및 제2 지지층(414)은 동일한 물질로 이루어질 수 있다.
도 18g를 참조하면, 도 18f의 결과물에서 제2 지지층(414)의 일부 영역을 제거하여 복수의 개구(414H)를 가지는 제2 지지 패턴(414P)을 형성한다. 제2 지지 패턴(414P)에 형성된 복수의 개구(414H)를 통해 무기 산화물층(134B)의 상면 중 일부가 노출될 수 있다.
도 18h를 참조하면, 제2 지지 패턴(414P)에 형성된 복수의 개구(414H)를 통해 무기 산화물층(134B) 및 무기 산화물 라이너(132B)를 제거하여 복수의 제2 도전 패턴(140) 각각의 외측벽과 제1 지지층(412)의 상면을 노출시킨다.
도 18i를 참조하면, 도 18h의 결과물에서 제1 지지층(412)의 일부 영역을 제거하여 복수의 개구(412H)를 가지는 제1 지지 패턴(412P)을 형성한다. 제1 지지 패턴(412P)에 형성된 복수의 개구(412H)를 통해 몰드층(410)의 상면 중 일부가 노출될 수 있다.
도 18j를 참조하면, 제1 지지 패턴(412P)에 형성된 복수의 개구(412H)를 통해 몰드층(410)을 제거하여 복수의 제1 도전 패턴(420) 각각의 외측벽과 식각 정지층(404)의 상면을 노출시킨다.
본 예에서는 몰드층(410) 상에 1 개의 제1 지지층(412)을 포함하는 구성을 예시하였으나, 몰드층(410)이 복수의 부분 몰드층으로 이루어지고, 상기 복수의 부분 몰드층 각각의 사이에 개재되는 적어도 하나의 중간 지지층을 더 구비하는 경우, 식각 정지층(404)의 상면이 노출될 때까지 몰드층(410)을 구성하는 상기 부분 몰드층의 제거 공정과 상기 중간 지지층의 패터닝 공정을 상부로부터 순차적으로 수행할 수 있다.
도 18k를 참조하면, 복수의 제1 도전 패턴(420) 및 복수의 제2 도전 패턴(140)을 포함하는 복수의 하부 전극(LE4) 위에 도 11 및 도 12를 참조하여 유전막(150) 및 상부 전극(UE)의 형성에 대하여 설명한 바와 유사한 방법으로 유전막(450) 및 상부 전극(UE4)을 형성한다. 그 결과, 하부 전극(LE4), 유전막(450), 및 상부 전극(UE4)으로 이루어지는 커패시터(C4)를 포함하는 집적회로 소자(400)가 얻어질 수 있다.
유전막(450)은 복수의 제1 도전 패턴(420) 각각의 외측벽과, 복수의 제2 도전 패턴(140) 각각의 외측벽과, 식각 정지층(404)의 상면과, 제1 지지 패턴(412P)의 표면과, 제2 지지 패턴(414P)의 표면을 균일한 두께로 컨포멀하게 덮도록 형성될 수 있다. 유전막(450) 및 상부 전극(UE4)에 대한 보다 상세한 설명은 도 11 및 도 12를 참조하여 유전막(150) 및 상부 전극(UE)에 대하여 설명한 바를 참조한다.
도 19a 내지 도 19c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에 따라 도 17에 예시한 집적회로 소자(400)를 형성하는 다른 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 19a 내지 도 19c에 있어서, 도 1 내지 도 18k에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 19a를 참조하면, 도 18a 내지 도 18c를 참조하여 설명한 바와 같은 방법으로 기판(102) 상에 식각 정지층(404), 몰드층(410), 및 제1 지지층(412)과, 이들을 관통하는 복수의 제1 도전 패턴(420)을 형성한다. 그 후, 도 4 내지 도 7을 참조하여 설명한 바와 같은 공정들을 수행하여, 제1 지지층(412)을 차례로 덮는 브러쉬 라이너(132) 및 제2 도메인(134D2)과, 제2 도메인(134D2)을 관통하는 복수의 제2 홀(134H)을 형성하고, 도 9를 참조하여 설명한 바와 유사한 방법으로 복수의 제2 홀(134H) 내에 복수의 제2 도전 패턴(140)을 형성한다. 여기서, 도 8을 참조하여 설명한 제2 도메인(134D2)의 산화 공정은 생략될 수 있다.
도 19b를 참조하면, 도 18e를 참조하여 지지 공간(S41)의 형성 방법에 대하여 설명한 바와 유사한 방법으로, 도 19a의 결과물에서 제2 도메인(134D2)의 상부로부터 제2 도메인(134D2)을 일부 제거하여 복수의 제2 도전 패턴(140) 각각의 상부 외측벽을 노출시키는 지지 공간(S51)을 형성하고, 도 18f를 참조하여 제2 지지층(414)의 형성 방법에 대하여 설명한 바와 유사한 방법으로 지지 공간(S51)을 채우는 제2 지지층(514)을 형성한다. 제2 지지층(514)에 대한 상세한 구성은 도 18f를 참조하여 제2 지지층(414)에 대하여 설명한 바와 대체로 동일하다.
도 19c를 참조하면, 도 18g를 참조하여 설명한 바와 유사한 방법으로, 제2 지지층(514)의 일부 영역을 제거하여 복수의 개구(514H)를 가지는 제2 지지 패턴(514P)을 형성한다. 제2 지지 패턴(514P)에 형성된 복수의 개구(514H)를 통해 제2 도메인(134D2)의 상면 중 일부가 노출될 수 있다.
그 후, 제2 지지 패턴(514P)에 형성된 복수의 개구(514H)를 통해 제2 도메인(134D2) 및 브러쉬 라이너(132)를 제거하여 복수의 제2 도전 패턴(140) 각각의 외측벽과 제1 지지층(412)의 상면을 노출시킬 수 있다.
그 후, 도 18i 내지 도18k를 참조하여 설명한 바와 같은 공정들을 수행하여 복수의 개구(412H)를 가지는 제1 지지 패턴(412P)을 형성하고, 제1 지지 패턴(412P)에 형성된 복수의 개구(412H)를 통해 몰드층(410)을 제거하고, 복수의 제1 도전 패턴(420) 및 복수의 제2 도전 패턴(140)을 포함하는 복수의 하부 전극(LE4) 위에 유전막(450) 및 상부 전극(UE4)을 형성하여, 하부 전극(LE4), 유전막(450), 및 상부 전극(UE4)으로 이루어지는 커패시터(C4)를 포함하는 집적회로 소자(400)를 제조할 수 있다.
도 20a 내지 도 20e는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 20a 내지 도 20e에 있어서, 도 1 내지 도 19c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 20a를 참조하면, 도 18a 내지 도 18c를 참조하여 설명한 바와 같은 방법으로 기판(102) 상에 식각 정지층(404), 몰드층(410), 및 제1 지지층(412)과, 이들을 관통하는 복수의 제1 도전 패턴(420)을 형성한다.
그 후, 도 4 내지 도 7을 참조하여 설명한 바와 같은 자기조립 공정을 이용하는 공정들을 적어도 1 회 수행하여 상부 도전 패턴(640A, 640B, 640C)을 형성한다. 본 예에서는 상부 도전 패턴(640A, 640B, 640C)이 복수의 제2 도전 패턴(640A), 복수의 제3 도전 패턴(640B), 및 복수의 제4 도전 패턴(640C)을 포함하는 3 층 구조를 가지는 경우를 예로 들어 설명한다.
먼저, 도 18c에 예시한 바와 같이 복수의 제1 도전 패턴(420)이 형성된 결과물 상에 도 4 내지 도 7을 참조하여 설명한 바와 같은 자기조립 공정을 이용하여 제1 지지층(412)을 차례로 덮는 브러쉬 라이너(132) 및 제2 도메인(134D2)과, 제2 도메인(134D2)을 관통하는 복수의 제2 홀(134H)을 형성하고, 도 9를 참조하여 복수의 제2 도전 패턴(140) 형성 방법에 대하여 설명한 바와 유사한 방법으로 복수의 제2 홀(134H) 내에 복수의 제2 도전 패턴(640A)을 형성한다. 복수의 제2 도전 패턴(640A)에 대한 상세한 구성은 도 9를 참조하여 복수의 제2 도전 패턴(140)에 대하여 설명한 바와 같다.
그 후, 복수의 제2 도전 패턴(640A)과 복수의 제2 도전 패턴(640A)을 포위하는 제2 도메인(134D2)이 형성된 결과물 상에 도 5 내지 도 7을 참조하여 설명한 바와 같은 자기조립 공정을 이용하는 방법으로 복수의 제2 홀(134H)이 형성된 제2 도메인(134D2)을 더 형성하고, 도 9를 참조하여 복수의 제2 도전 패턴(140) 형성 방법에 대하여 설명한 바와 유사한 방법으로 복수의 제2 홀(134H) 내에 복수의 제3 도전 패턴(640B)을 형성한다. 복수의 제3 도전 패턴(640B)에 대한 상세한 구성은 도 9를 참조하여 복수의 제2 도전 패턴(140)에 대하여 설명한 바와 같다.
그 후, 복수의 제3 도전 패턴(640B)과 복수의 제3 도전 패턴(640B)을 포위하는 제2 도메인(134D2)이 형성된 결과물 상에 도 5 내지 도 7을 참조하여 설명한 바와 같은 자기조립 공정을 이용하는 방법으로 복수의 제2 홀(134H)이 형성된 제2 도메인(134D2)을 더 형성하고, 도 9를 참조하여 복수의 제2 도전 패턴(140) 형성 방법에 대하여 설명한 바와 유사한 방법으로 복수의 제2 홀(134H) 내에 복수의 제4 도전 패턴(640C)을 형성한다. 복수의 제4 도전 패턴(640C)에 대한 상세한 구성은 도 9를 참조하여 복수의 제2 도전 패턴(140)에 대하여 설명한 바와 같다.
복수의 제1 도전 패턴(420), 복수의 제2 도전 패턴(640A), 복수의 제3 도전 패턴(640B), 및 복수의 제4 도전 패턴(640C)을 포함하는 상부 도전 패턴(640A, 640B, 640C)은 복수의 하부 전극(LE6)을 구성할 수 있다. 본 예에서는 복수의 하부 전극(LE6)을 형성하는 데 있어서, 복수의 제1 도전 패턴(420) 위에 3 회의 자기조립 공정을 수행하여 수직 방향으로 차례로 적층되는 복수의 제2 도전 패턴(640A), 복수의 제3 도전 패턴(640B), 및 복수의 제4 도전 패턴(640C)을 포함하는 상부 도전 패턴(640A, 640B, 640C)을 형성하는 공정을 예로 들어 설명하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 본 발명의 기술적 사상에 의하면, 복수의 제1 도전 패턴(420) 위에 도 5 내지 도 7을 참조하여 설명한 바와 같은 자기조립 공정을 적어도 1 회 수행하여 적어도 하나의 도전 패턴을 포함하는 상부 도전 패턴을 형성함으로써 복수의 제1 도전 패턴(420)으로부터 상기 적어도 하나의 도전 패턴의 수직 높이만큼 하부 전극의 수직 방향 높이를 증가시킬 수 있다. 증가된 수직 방향 높이를 가지는 복수의 하부 전극을 형성하는 데 있어서, 상술한 자기조립 공정의 적용 횟수는 필요에 따라 다양하게 선택될 수 있다.
일부 실시예들에서, 도 20a를 참조하여 상술한 바와 달리, 도 5 내지 도 7을 참조하여 설명한 바와 같은 방법으로 제1 지지층(412) 위에 복수의 제2 홀(134H)이 형성된 제2 도메인(134D2)을 형성하는 공정을 적어도 1 회 수행하여 복수의 제2 홀(134H)이 형성된 제2 도메인(134D2)을 적어도 1 개 포함하는 적층 구조를 형성하는 동안, 복수의 제1 도전 패턴(420), 복수의 제2 도전 패턴(640A), 복수의 제3 도전 패턴(640B), 및 복수의 제4 도전 패턴(640C) 각각의 형성 공정을 생략할 수 있다. 이 경우, 복수의 제1 도전 패턴(420), 복수의 제2 도전 패턴(640A), 복수의 제3 도전 패턴(640B), 및 복수의 제4 도전 패턴(640C) 대신 이들이 형성될 전극 공간들을 채우는 희생막들을 형성하거나 상기 전극 공간들이 빈 상태로 후속 공정들을 수행할 수 있다. 그 후, 상기 희생막들을 형성한 경우에 복수의 제2 홀(134H)이 형성된 제2 도메인(134D2)을 적어도 1 개 포함하는 적층 구조가 형성된 결과물에서 상기 희생막들을 제거하여 상기 전극 공간들, 즉 복수의 하부 전극 홀(LH)(도 18b 참조)과, 수직 방향으로 적층된 적어도 하나의 제2 도메인(134D2)에 포함되고 복수의 하부 전극 홀(LH)에 연통되는 복수의 제2 홀(134H) 내부를 비울 수 있다. 그 후, 복수의 하부 전극 홀(LH) 및 복수의 제2 홀(134H) 내부를 도전 물질로 채워 일체형 하부 전극을 형성할 수 있다. 이 경우, 상술한 바와 같이 복수의 제1 도전 패턴(420), 복수의 제2 도전 패턴(640A), 복수의 제3 도전 패턴(640B), 및 복수의 제4 도전 패턴(640C)을 포함하는 하부 전극(LE6)을 형성하기 위하여 도전층 형성 공정을 복수 회 수행하는 것과 달리, 상기 일체형 하부 전극 형성을 위한 도전층 형성 공정을 1 회만 수행할 수 있다.
도 20b를 참조하면, 도 19b를 참조하여 설명한 바와 유사한 방법으로 복수의 제4 도전 패턴(640C)을 포위하는 제2 도메인(134D2)을 일부 제거하여 복수의 제4 도전 패턴(640C) 각각의 상부 외측벽을 노출시키는 지지 공간(S51)을 형성하고, 지지 공간(S51)을 채우는 제2 지지층(514)을 형성한다.
도 20c를 참조하면, 도 19c를 참조하여 설명한 바와 같은 방법으로 제2 지지층(514)의 일부 영역을 제거하여 복수의 개구(514H)를 가지는 제2 지지 패턴(514P)을 형성한다. 제2 지지 패턴(514P)에 형성된 복수의 개구(514H)를 통해 복수의 제4 도전 패턴(640C)을 포위하는 제2 도메인(134D2)의 상면 중 일부가 노출될 수 있다.
도 20d를 참조하면, 제2 지지 패턴(514P)에 형성된 복수의 개구(514H)를 통해 복수의 제2 도메인(134D2) 및 브러쉬 라이너(132)를 제거하여 복수의 제2 도전 패턴(640A), 복수의 제3 도전 패턴(640B), 및 복수의 제4 도전 패턴(640C) 각각의 외측벽과 제1 지지층(412)의 상면을 노출시킨다.
도 20e를 참조하면, 도 18i 및 도 18j를 참조하여 설명한 바와 같은 방법으로 제1 지지층(412)의 일부 영역을 제거하여 복수의 개구(412H)를 가지는 제1 지지 패턴(412P)을 형성하고 몰드층(410)을 제거하여 복수의 제1 도전 패턴(420) 각각의 외측벽과 식각 정지층(404)의 상면을 노출시킨다.
그 후, 복수의 제1 도전 패턴(420), 복수의 제2 도전 패턴(640A), 복수의 제3 도전 패턴(640B), 및 복수의 제4 도전 패턴(640C)을 포함하는 복수의 하부 전극(LE6) 위에 유전막(650) 및 상부 전극(UE6)을 형성하여, 하부 전극(LE6), 유전막(650), 및 상부 전극(UE6)으로 이루어지는 커패시터(C6)를 포함하는 집적회로 소자(600)를 제조할 수 있다.
유전막(650)은 복수의 제1 도전 패턴(420), 복수의 제2 도전 패턴(640A), 복수의 제3 도전 패턴(640B), 및 복수의 제4 도전 패턴(640C) 각각의 외측벽과, 식각 정지층(404)의 상면과, 제1 지지 패턴(412P)의 표면과, 제2 지지 패턴(514P)의 표면을 균일한 두께로 컨포멀하게 덮도록 형성될 수 있다. 유전막(650) 및 상부 전극(UE6)에 대한 보다 상세한 설명은 도 11 및 도 12를 참조하여 유전막(150) 및 상부 전극(UE)에 대하여 설명한 바를 참조한다.
이상, 도 17 내지 도 20e를 참조하여 필라형 하부 전극(LE4, LE6)을 포함하는 커패시터(C4, C6)를 구비한 집적회로 소자(400, 600)의 제조 방법에 대하여 설명하였으나, 도 17 내지 도 20e를 참조하여 설명한 바로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여 다양한 구조의 집적회로 소자를 제조할 수 있다. 예를 들면, 필라형 하부 전극(LE4, LE6) 대신 내부에 빈 공간을 가지는 실린더형 하부 전극을 형성할 수도 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에 따르면, 커패시터의 커패시턴스를 향상시키기 위하여 자기조립 공정을 이용하여 하부 전극의 수직 방향 높이를 증가시킬 수 있다. 이 때, 하부 전극의 수직 방향 높이를 증가시키기 위하여 자기조립 공정을 이용하므로, 복수의 하부 전극 각각의 아스펙트비가 비교적 큰 경우에도 복수의 하부 전극 각각의 상부에서 서로 이웃하는 하부 전극들 사이에 충분한 이격 거리를 확보하여 인접한 하부 전극들 사이에 절연 마진을 확보할 수 있다. 따라서, 기판 상의 비교적 좁은 셀 면적 내에서 커패시터의 커패시턴스를 효과적으로 향상시켜 커패시터의 전기적 특성을 향상시킬 수 있으며, 집적회로 소자의 신뢰성을 향상시킬 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
102: 기판, 110; 몰드층, 120: 제1 도전 패턴, 132: 브러쉬 라이너, 132B: 무기 산화물 라이너, 134: 블록 코폴리머층, 134A: 자기조립층, 134B: 무기 산화물층, 134D1: 제1 도메인, 134D2: 제2 도메인, 140: 제2 도전 패턴, 150: 유전막, C1: 커패시터, LE1: 하부 전극, UE: 상부 전극.

Claims (10)

  1. 기판의 주면 위에 몰드층을 형성하는 단계와,
    상기 몰드층의 일부를 식각하여 상기 몰드층에 상기 주면과 평행한 평면에 대하여 제1 경사각을 가지는 제1 내벽을 가지는 제1 홀을 형성하는 단계와,
    상기 제1 홀 내에 제1 도전 패턴을 형성하는 단계와,
    상기 몰드층 및 상기 제1 도전 패턴 중 상기 몰드층의 표면에만 선택적으로 브러쉬 라이너를 형성하는 단계와,
    상기 몰드층 및 상기 제1 도전 패턴 위에 블록 코폴리머층을 형성하는 단계와,
    상기 블록 코폴리머층을 상분리하여 상기 제1 도전 패턴을 덮는 제1 도메인과, 상기 몰드층을 덮는 제2 도메인을 가지는 자기조립층을 형성하는 단계와,
    상기 자기조립층으로부터 상기 제1 도메인을 제거하여 상기 제1 홀과 연통되고 상기 주면과 평행한 평면에 대하여 상기 제1 경사각과 다른 제2 경사각을 가지는 제2 내벽을 가지는 제2 홀을 형성하는 단계와,
    상기 제2 홀 내에 상기 제1 도전 패턴에 접하는 제2 도전 패턴을 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 블록 코폴리머층은 유기 폴리머와 무기 폴리머와의 공중합체를 포함하는 집적회로 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 제2 홀을 형성하는 단계 후, 상기 제2 도전 패턴을 형성하는 단계 전에, 상기 제2 도메인을 무기 산화물층으로 변환하는 단계와,
    상기 제2 도전 패턴을 형성하는 단계 후, 상기 몰드층 및 상기 제2 도메인을 동시에 제거하여 상기 제1 도전 패턴의 외측벽 및 상기 제2 도전 패턴의 외측벽을 노출시키는 단계를 더 포함하는 집적회로 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제2 도전 패턴을 형성하기 전에, 상기 제2 홀의 상기 제2 내벽을 덮는 보호 스페이서를 형성하는 단계를 더 포함하고,
    상기 제2 도전 패턴을 형성하는 단계에서 상기 제2 도전 패턴은 수평 방향에서 상기 제1 도전 패턴의 최대 폭보다 더 작은 폭을 가지도록 형성되는 집적회로 소자의 제조 방법.
  5. 삭제
  6. 기판 위에 몰드층을 형성하는 단계와,
    상기 몰드층의 일부를 식각하여 상기 몰드층에 복수의 제1 홀을 형성하는 단계와,
    상기 복수의 제1 홀 내에 복수의 제1 도전 패턴을 형성하는 단계와,
    상기 복수의 제1 도전 패턴 위에 상기 복수의 제1 도전 패턴에 연결되는 적어도 하나의 상부 도전 패턴을 형성하는 단계를 포함하고,
    상기 적어도 하나의 상부 도전 패턴을 형성하는 단계는
    유기 폴리머와 무기 폴리머의 공중합체를 포함하는 블록 공중합체를 이용하여, 상기 복수의 제1 도전 패턴을 덮으며 상기 유기 폴리머를 포함하는 복수의 제1 도메인과, 상기 복수의 제1 도메인을 포위하며 상기 몰드층을 덮고 상기 무기 폴리머를 포함하는 제2 도메인을 가지는 자기조립층을 형성하는 단계와,
    상기 복수의 제1 도메인을 제거하여 상기 복수의 제1 홀과 연통되는 복수의 제2 홀을 형성하는 단계와,
    상기 제2 도메인을 무기 산화물층으로 변환하는 단계와,
    상기 복수의 제2 홀 각각의 내부에 도전 물질을 채우는 단계와,
    상기 몰드층 및 상기 무기 산화물층을 동시에 제거하는 단계를 적어도 1 회 수행하는 단계를 포함하는 집적회로 소자의 제조 방법.
  7. 삭제
  8. 삭제
  9. 기판 위에 몰드층을 형성하는 단계와,
    상기 몰드층의 일부를 식각하여 상기 몰드층에 복수의 제1 홀을 형성하는 단계와,
    상기 복수의 제1 홀 내에 복수의 제1 도전 패턴을 형성하는 단계와,
    블록 공중합체를 이용하여, 상기 복수의 제1 도전 패턴 위에 자기조립된 복수의 제1 도메인과 상기 몰드층 위에 자기조립된 제2 도메인을 포함하는 자기조립층을 형성하는 단계와,
    상기 복수의 제1 도메인을 제거하여 상기 복수의 제1 도전 패턴을 노출시키는 복수의 제2 홀을 형성하는 단계와,
    상기 제2 도메인을 무기 산화물층으로 변환하는 단계와,
    상기 복수의 제2 홀 내에 상기 복수의 제1 도전 패턴에 연결되는 복수의 제2 도전 패턴을 형성하는 단계와,
    상기 무기 산화물층 및 상기 몰드층을 제거하는 단계를 포함하는 집적회로 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 복수의 제2 도전 패턴을 형성하는 단계 후, 상기 무기 산화물층을 일부 제거하여 상기 복수의 제2 도전 패턴의 외측벽을 노출시키는 지지 공간을 형성하는 단계와,
    상기 지지 공간에 복수의 개구를 가지는 지지 패턴을 형성하는 단계를 더 포함하고,
    상기 무기 산화물층 및 상기 몰드층을 제거하는 단계는 상기 복수의 개구를 통해 상기 무기 산화물층 및 상기 몰드층을 제거하는 단계를 포함하는 집적회로 소자의 제조 방법.
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