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KR102578816B1 - 강유전성 메모리 장치 - Google Patents

강유전성 메모리 장치 Download PDF

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KR102578816B1
KR102578816B1 KR1020180031165A KR20180031165A KR102578816B1 KR 102578816 B1 KR102578816 B1 KR 102578816B1 KR 1020180031165 A KR1020180031165 A KR 1020180031165A KR 20180031165 A KR20180031165 A KR 20180031165A KR 102578816 B1 KR102578816 B1 KR 102578816B1
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KR
South Korea
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ferroelectric memory
ferroelectric
memory cell
layer
memory device
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유향근
최용수
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에스케이하이닉스 주식회사
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Abstract

일 실시 예에 있어서, 강유전성 메모리 장치는 반도체 기판, 상기 반도체 기판의 제1 영역에 배치되는 NMOS 형태의 제1 강유전성 메모리 셀 트랜지스터, 및 상기 제1 영역과 인접한 제2 영역에 배치되는 PMOS 형태의 제2 강유전성 메모리 셀 트랜지스터를 포함한다. 상기 제1 및 제2 강유전성 메모리 셀 트랜지스터의 제1 및 제2 게이트 전극층은 서로 전기적으로 연결된다.

Description

강유전성 메모리 장치{Ferroelectric Memory Device}
본 개시(disclosure)는 강유전성 메모리 장치에 관한 것이다.
일반적으로, 강유전성 물질은 외부 전계가 인가되지 않은 상태에서, 자발적인 전기적 분극을 가지는 물질을 의미한다. 구체적으로, 강유전성 물질은 두 개의 안정된 잔류 분극 상태 중 어느 하나를 유지할 수 있다. 이러한 특징은 "0" 또는 "1"의 정보를 비휘발적으로 저장하는데 이용될 수 있다.
한편, 상기 잔류 분극은 외부 전계를 인가하여 스위칭할 수 있기 때문에, 상기 강유전성 물질을 비휘발성 메모리 장치에 적용하려는 연구가 활발하게 진행되고 있다. 일 적용예로서, 트랜지스터 형태의 셀 구조에서, 상기 트랜지스터의 게이트 유전층으로서 강유전층을 적용하는 비휘발성 메모리 소자를 들 수 있다. 상기 비휘발성 메모리 소자에 있어서, 게이트 전극층을 통해 상기 강유전층에 바이어스를 인가하여, 상기 강유전층 내부의 분극 방향을 스위칭함으로써, 서로 다른 신호 정보를 기록할 수 있다.
본 개시의 일 실시 예는, 분극 스위칭 동작의 신뢰성 저하를 방지할 수 있는 강유전성 메모리 셀 트랜지스터의 배치 구조를 가지는 강유전성 메모리 장치를 제공한다.
본 개시의 일 측면에 따르는 강유전성 메모리 장치가 개시된다. 상기 강유전성 메모리 장치는 반도체 기판, 상기 반도체 기판의 제1 영역에 배치되는 NMOS 형태의 제1 강유전성 메모리 셀 트랜지스터, 및 상기 제1 영역과 인접한 제2 영역에 배치되는 PMOS 형태의 제2 강유전성 메모리 셀 트랜지스터를 포함한다. 상기 제1 및 제2 강유전성 메모리 셀 트랜지스터의 제1 및 제2 게이트 전극층은 서로 전기적으로 연결된다.
본 개시의 다른 측면에 따르는 강유전성 메모리 장치가 개시된다. 상기 강유전성 메모리 장치는 제1 비트라인 및 제1 소스 라인에 각각 연결되는 NMOS 형태의 제1 강유전성 메모리 셀 트랜지스터, 및 제2 비트 라인 및 제2 소스 라인에 각각 연결되는 PMOS 형태의 제2 강유전성 메모리 셀 트랜지스터를 포함한다. 상기 제1 및 제2 강유전성 메모리 셀 트랜지스터는 소정의 워드 라인을 공유하며, 상기 워드 라인을 따라 서로 번갈아 배치된다.
상술한 바와 같이, 본 개시의 실시 예에 따르는 강유전성 메모리 장치에서, NMOS 형태의 제1 강유전성 메모리 셀 트랜지스터와 PMOS 형태의 제2 강유전성 메모리 셀 트랜지스터를 인접하게 배치하고, 워드 라인을 통해 상기 제1 및 제2 강유전성 메모리 셀 트랜지스터의 게이트 전극층을 전기적으로 서로 연결시킬 수 있다.
한편, 상기 제1 및 제2 강유전성 메모리 셀 트랜지스터는, 동일한 신호 정보에 대응하여, 서로 다른 분극 배향을 가지는 잔류 분극을 강유전층 내에 각각 저장할 수 있다. 상기 서로 다른 분극 배향에 근거하여, 상기 강유전층과 접하는 채널층 및 게이트 전극층에는 서로 다른 타입의 전하가 유도될 수 있다. 상기 서로 다른 타입의 전하는 상기 워드 라인을 통해 이동하여 상쇄됨으로써, 각각의 강유전층 내에 전하가 고정(pinning)되는 것이 방지될 수 있다. 이를 통해, 상기 전하의 고정에 의해, 상기 강유전층에 대한 분극 스위칭 동작의 신뢰성이 저하되는 것이 방지될 수 있다.
도 1a 및 도 1b는 본 개시의 일 실시 예에 따르는 강유전성 메모리 셀 트랜지스터의 동작을 개략적으로 설명하는 단면도이다.
도 2a 및 도 2b는 일 실시 예에 있어서 강유전성 메모리 셀 트랜지스터의 전하 고정(charge pinning)을 개략적으로 설명하는 도면이다.
도 3은 일 실시 예에 있어서 강유전성 메모리 셀 트랜지스터의 읽기 동작 시의 문턱 전압 변화를 설명하는 도면이다.
도 4는 본 개시의 일 비교 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 도면이다.
도 5는 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 도면이다.
도 6은 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 회로도이다.
도 7a는 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 레이아웃 도면이다.
도 7b는 도 7a의 강유전성 메모리 장치 내에서 NMOS 형태의 강유전성 메모리 셀 트랜지스터의 단위셀을 나타내는 레이아웃 도면이며,
도 7c는 도 7a의 강유전성 메모리 장치 내에서 PMOS 형태의 강유전성 메모리 셀 트랜지스터의 단위셀을 나타내는 레이아웃 도면이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 명세서에서, 강유전성 메모리 장치의 프로그래밍 동작 또는 소거 동작은, 강유전층의 잔류 분극 배향을 변경시키는 동작을 의미할 수 있다. 상기 잔류 분극의 배향이 변경됨으로써, 상기 강유전성 메모리 장치의 읽기 동작 시에, 소스 영역과 드레인 영역 사이의 채널 영역에서 측정되는 전기 저항이 변화할 수 있다. 상기 전기 저항의 변화를 이용하여, 상기 프로그래밍 동작 또는 소거 동작에 의해 상기 강유전층에 저장된 신호 정보를 읽을 수 있다.
본 명세서에서, NMOS 형태의 트랜지스터란, 트랜지스터가 턴온될 때, 상기 트랜지스터의 채널층을 통해 전자가 전도되도록 구성되는 소자를 의미한다. 반면에 PMOS 형태의 트랜지스터란, 트랜지스터가 턴온될 때, 상기 트랜지스터의 채널층을 통해 홀이 전도되도록 구성되는 소자를 의미한다.
도 1a 및 도 1b는 본 개시의 일 실시 예에 따르는 강유전성 메모리 셀 트랜지스터의 동작을 개략적으로 설명하는 단면도이다. 도 1a 및 도 1b를 참조하면, 강유전성 메모리 셀 트랜지스터(10)는 반도체 기판(101), 강유전층(120) 및 게이트 전극층(130)을 포함한다. 게이트 전극층(130)의 양단의 반도체 기판(101)에는 소스 영역(140) 및 드레인 영역(150)이 배치될 수 있다. 반도체 기판(101)과 강유전층(120) 사이에는 계면 절연층(110)이 배치될 수 있다. 강유전성 메모리 셀 트랜지스터(10)는 NMOS 형태 또는 PMOS 형태를 가질 수 있다. 이하에서는 설명의 편의를 위해, NMOS 형태의 트랜지스터를 이용하여 설명하지만, 반드시 이에 한정되지 않고 PMOS 형태의 트랜지스터도 실질적으로 동일한 동작 방식이 적용될 수 있다. 다만, PMOS 형태의 트랜지스터의 경우 채널층을 전도하는 캐리어가 홀인 반면, NMOS 형태의 트랜지스터의 경우 채널층을 전도하는 캐리어가 전자인 차이점이 있다. 또한, 기판(101)의 도핑 유형, 및 소스 및 드레인 영역(140, 150)의 도핑 유형이, PMOS 형태의 트랜지스터와 NMOS 형태의 트랜지스터는 서로 반대일 수 있다.
도 1a 및 도 1b를 참조하면, 반도체 기판(101)은 일 예로서, 실리콘, 게르마늄, 실리콘게르마늄, 갈륨비소 등과 같은 반도체 물질을 포함할 수 있다. 반도체 기판(101)은 일 예로서, p형으로 도핑된 실리콘 기판일 수 있다. 소스 영역(140) 및 드레인 영역(150)은 일 예로서, n형으로 도핑된 실리콘 기판의 영역일 수 있다.
계면 절연층(110)은 반도체 기판(101) 상에 배치될 수 있다. 계면 절연층(110)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다. 강유전층(120)이 계면 절연층(110) 상에 배치될 수 있다. 강유전층(120)은 강유전성 물질을 포함할 수 있다. 상기 강유전성 물질은 일 예로서, 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 및 하프늄지르코늄산화물(Hf0.5Zr0.5O2), 또는 이들의 둘 이상의 조합을 포함할 수 있다. 강유전층(120)은 상기 강유전성 물질에 분포하는 도펀트를 포함할 수 있다. 상기 도펀트는 탄소, 실리콘, 마그네슘, 알루미늄, 이트륨, 질소, 게르마늄, 주석, 스트론튬, 납, 칼슘, 바륨, 티타늄, 가돌리늄, 란타넘 또는 이들의 조합을 포함할 수 있다.
계면 절연층(110)은 반도체 기판(101)과 강유전층(120)이 직접 접하는 것을 방지하는 역할을 수행할 수 있다. 계면 절연층(110)은 반도체 기판(101)과 강유전층(120)이 직접 접하는 경우, 반도체 기판(101)과 강유전층(120)의 계면에서 생성되는 결정 결함을 방지할 수 있다. 계면 절연층(110)은 비정질의 절연 물질을 포함할 수 있다. 상기 절연 물질은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산진화물 또는 이들의 조합을 포함할 수 있다.
게이트 전극층(130)은 강유전층(120) 상에 배치될 수 있다. 게이트 전극층(130)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
한편, 소스 영역(140)과 드레인 영역(150) 사이에 채널 영역(105)이 위치할 수 있다. 채널 영역(105)은 강유전층(120)의 하부에 위치하는 반도체 기판(101)의 영역일 수 있다. 채널 영역(105)에 유도되는 전하의 밀도가 소정의 문턱값 이상으로 증가할 때, 채널 영역(105)에는 전도성 채널층이 형성될 수 있다. 상기 전하의 밀도는, 강유전층(120)의 잔류 분극 배향, 잔류 분극의 크기, 게이트 전극층(130)에 인가되는 전압의 극성, 전압의 크기 등에 의해, 결정될 수 있다. 도 1a 및 도 1b에서는, 채널 영역(105)에 유도되는 양의 전하 및 음의 전하를 각각 h1 및 e1으로 표기하고 있다. 또한, 강유전층(120)에 형성되는 양의 전하 및 음의 전하를 각각 h2 및 e2로 표기하고 있으며, 게이트 전극층(130)에 유도되는 양의 전하 및 음의 전하를 각각 h3 및 e3로 표기하고 있다.
도 1a를 참조하면, 게이트 전극층(130)에 제1 쓰기 전압을 인가하여, 제1 분극 배향(Pdn)을 가지는 제1 잔류 분극을 강유전층(120)에 기록할 수 있다. 일 예로서, 상기 제1 쓰기 전압을 인가하는 방법은, 반도체 기판(101), 소스 영역(140) 및 드레인 영역(150)의 전위(potential)와 대비하여, 상대적으로 높은 전위를 가지는 바이어스를 게이트 전극층(130)에 인가하는 방법을 적용할 수 있다.
상기 제1 잔류 분극에 의해, 게이트 전극층(130)과 접하는 강유전층(120)의 내부 영역에 음의 전하(e2)가 분포하고, 계면 절연층(110)과 접하는 강유전층(120)의 내부 영역에 양의 전하(h2)가 분포할 수 있다. 또한, 상기 제1 잔류 분극은, 계면 절연층(110)과 접하는 채널 영역(105)에 음의 전하(e1)를 유도할 수 있으며, 강유전층(120)과 접하는 게이트 전극층(130)의 내부 영역에 양의 전하(h3)를 유도할 수 있다.
도 1b를 참조하면, 게이트 전극층(130)에 제2 쓰기 전압을 인가하여, 제2 분극 배향(Pup)을 가지는 제2 잔류 분극을 강유전층(120)에 기록할 수 있다. 일 예로서, 상기 제2 쓰기 전압을 인가하는 방법은, 반도체 기판(101), 소스 영역(140) 및 드레인 영역(150)의 전위(potential)와 대비하여, 상대적으로 낮은 전위를 가지는 바이어스를 게이트 전극층(130)에 인가하는 방법을 적용할 수 있다.
상기 제2 잔류 분극에 의해, 게이트 전극층(130)과 접하는 강유전층(120)의 내부 영역에 양의 전하(h2)가 분포하고, 계면 절연층(110)과 접하는 강유전층(120)의 내부 영역에 음의 전하(e2)가 분포할 수 있다. 또한, 상기 제2 잔류 분극은, 계면 절연층(110)과 접하는 채널 영역(105)에 양의 전하(h1)를 유도할 수 있으며, 강유전층(120)과 접하는 게이트 전극층(130)의 내부 영역에 음의 전하(e3)를 유도할 수 있다.
한편, 도 1a와 같이, 강유전층(120)에 제1 분극 배향(Pdn)을 가지는 제1 잔류 분극이 저장된 상태를 '1'의 신호 정보로서, 도 1b와 같이, 강유전층(120)에 제2 분극 배향(Pup)을 가지는 제2 잔류 분극이 저장된 상태를 '0'의 신호 정보로서 지정할 수 있다. 다르게는, 강유전층(120)에 상기 제2 잔류 분극이 저장된 상태를 '1'의 신호 정보로서, 강유전층(120)에 상기 제1 잔류 분극이 저장된 상태를 '0'의 신호 정보로서 지정할 수 있다. 또한, 상기 제1 및 제2 쓰기 전압을 게이트 전극층(130)에 교대로 인가함으로써, 강유전층(120)의 잔류 분극을 상기 제1 및 제2 잔류 분극 사이에서 스위칭시킬 수 있다.
도 2a 및 도 2b는 일 실시 예에 있어서 강유전성 메모리 셀 트랜지스터의 전하 고정(charge pinning)을 개략적으로 설명하는 도면이다. 도 3은 일 실시 예에 있어서 강유전성 메모리 셀 트랜지스터의 읽기 동작 시의 문턱 전압 변화를 설명하는 도면이다. 도 2a 및 도 2b의 강유전성 메모리 셀 트랜지스터(20, 30)의 구성은 도 1a에 도시되는 NMOS 형태의 강유전성 메모리 셀 트랜지스터(10)의 구성과 실질적으로 동일하다.
강유전성 메모리 셀 트랜지스터(20, 30)에서, 상기 제1 및 제2 쓰기 동작이 반복적으로 수행되는 경우, 강유전층(120) 내부에서는 제1 분극 배향(Pdn)과 제2 분극 배향(Pup)이 서로 스위칭되는 동작이 반복될 수 있다. 이러한 스위칭 동작 이 반복되는 중에, 강유전층(120) 내부의 일부 전하가 인가 전압의 극성을 따라 분극 스위칭되지 못하고, 고정되는 현상이 발생할 수 있다.
일 실시 예에서, 도 2a의 S1 영역을 참조하면, 상기 분극 스위칭 과정에서, 계면 절연층(110)과 접하는 강유전층(120)의 내부 영역에 음의 고정 전하(e2p)가 형성되고, 게이트 전극층(130)과 접하는 강유전층(120)의 내부 영역에 양의 고정 전하(h2p)가 형성될 수 있다. 또한, 강유전층(120)에 형성된 고정 전하(h2p, e2p)에 대응하여 채널 영역(105) 및 게이트 전극층(130)에 고정 전하(h1p, e3p)가 각각 형성될 수 있다. 한편, 채널 영역(105)에 양의 전하를 가지는 고정 전하(h1p)가 형성되는 경우, NMOS 형태의 트랜지스터에서, 상기 읽기 동작을 수행하기 위해 게이트 전극층(130)에 인가되는 읽기 전압의 크기가 증가할 수 있다.
도 3을 참조하면, 제1 그래프(301)은 강유전성 메모리 셀 트랜지스터(20)의 채널 영역(105)에 고정 전하가 형성되지 않은 경우에 있어서, 게이트 전압에 따르는 소스-드레인 간 전류를 나타낸다. 상기 게이트 전압이 소정의 문턱 전압(Vt1) 이상 증가할 때, 채널 영역(105)에 유도된 전자가 채널층을 형성하며, 이에 따라 소스 영역 및 드레인 영역 사이에 소스-드레인 전류가 흐를 수 있다. 한편, 제2 그래프(302)는 강유전성 메모리 셀 트랜지스터(20)의 채널 영역(105)에 양의 고정 전하(h1p)가 형성된 경우에 있어서, 게이트 전압에 따르는 소스-드레인간 전류를 나타낸다. 도 2a에서와 같이, 채널 영역(105)에 양의 고정 전하(h1p)가 형성된 경우, 채널 영역(105)에 전자의 채널층을 형성하기 위해서는, 상기 양의 고정 전하(h1p)를 극복하여 채널 영역(105)으로 전자를 유도할 필요성이 있다. 즉, 게이트 전극층(130)에 인가하는 읽기 전압의 크기를 증가시켜, 채널 영역(105)에 유도되는 전자의 밀도를 상대적으로 증가시킬 필요가 있다. 이에 따라, 도 3의 제2 그래프(302)에서 상기 채널층을 형성하기 위한 게이트 전압의 문턱 전압(Vt2)은, 제1 그래프(301)에서 상기 채널층을 형성하기 위한 게이트 전압의 문턱 전압(Vt1)보다 증가할 수 있다.
다른 실시 예에서, 도 2b의 S2 영역을 참조하면, 상기 분극 스위칭 과정에서, 계면 절연층(110)과 접하는 강유전층(120)의 내부 영역에 양의 고정 전하(h2p)가 형성되고, 게이트 전극층(130)과 접하는 강유전층(120)의 내부 영역에 음의 고정 전하(e2p)가 형성될 수 있다. 또한, 강유전층(120)에 형성된 고정 전하(h2p, e2p)에 대응하여 채널 영역(105) 및 게이트 전극층(130)에 고정 전하(e1p, h3p)가 각각 형성될 수 있다. 한편, 채널 영역(105)에 음의 전하를 가지는 고정 전하(e1p)가 형성되는 경우, NMOS 형태의 트랜지스터에서 상기 읽기 동작을 수행하기 위해 게이트 전극층에 인가되는 읽기 전압의 크기가 감소할 수 있다.
도 3을 참조하면, 제3 그래프(303)는 강유전성 메모리 셀 트랜지스터(20)의 채널 영역(105)에 음의 고정 전하(e1p)가 형성된 경우에 있어서, 게이트 전압에 따르는 소스-드레인간 전류를 나타낸다. 도 2b에서와 같이, 채널 영역(105)에 음의 고정 전하(e1p)가 형성된 경우, 채널 영역(105)에 전자의 채널층을 형성하기 위해, 채널 영역(105)으로 유도해야 할 전자의 밀도가 감소할 수 있다. 즉, 상기 채널층을 형성하기 위해, 게이트 전극층(130)에 인가하는 읽기 전압이 감소할 수 있다. 이에 따라, 도 3의 제3 그래프(303)에서 상기 채널층을 형성하기 위한 게이트 전압의 문턱 전압(Vt3)은, 제1 그래프(301)에서 상기 채널층을 형성하기 위한 게이트 전압의 문턱 전압(Vt1)보다 감소할 수 있다.
상술한 바와 같이, 강유전층(120) 내에 형성되는 고정 전하의 형태에 따라, 읽기 전압의 문턱 전압은 변화할 수 있다. 강유전성 메모리 장치가 복수의 메모리 셀 트랜지스터를 구비하는 경우, 상기 고정 전하는 복수의 메모리 셀 트랜지스터 사이에서 상기 문턱 전압의 편차를 발생시켜, 읽기 동작의 신뢰성을 저하시킬 수 있다. 마찬가지 방식으로, 상기 고정 전하는 메모리 셀 트랜지스터 사이에 쓰기 전압의 문턱 전압 편차를 발생시켜, 쓰기 동작의 신뢰성을 저하시킬 수 있다.
도 4는 본 개시의 일 비교 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 도면이다. 도 4를 참조하면, 강유전성 메모리 장치(1)는 제1 및 제2 강유전성 메모리 셀 트랜지스터(10a, 10b)를 구비한다. 제1 및 제2 강유전성 메모리 셀 트랜지스터(10a, 10b)는 동일한 유형의 트랜지스터일 수 있다. 일 예로서, 제1 및 제2 강유전성 메모리 셀 트랜지스터(10a, 10b)는 각각 NMOS 형태를 가질 수 있다. 다른 예로서, 제1 및 제2 강유전성 메모리 셀 트랜지스터(10a, 10b)는 각각 PMOS 형태를 가질 수 있다. 일 실시 예로서, 도 4에서는 제1 및 제2 강유전성 메모리 셀 트랜지스터(10a, 10b)가 각각 NMOS 형태인 경우를 도시하고 있지만, 반드시 이에 한정되지는 않고, 제1 및 제2 강유전성 메모리 셀 트랜지스터(10a, 10b)가 각각 PMOS 형태를 가지는 경우에도, 실질적으로 동일한 구성이 적용될 수 있다.
제1 및 제2 강유전성 메모리 셀 트랜지스터(10a, 10b)는 p형 도핑된 반도체 기판(101), 각각 n형 도핑된 제1 및 제2 소스 영역(140a, 140b) 및 각각 n형 도핑된 제1 및 제2 드레인 영역(150a, 150b)을 구비할 수 있다. 제1 및 제2 강유전성 메모리 셀 트랜지스터(10a, 10b)는 반도체 기판(101) 상에 각각 순차적으로 배치되는 제1 및 제2 계면 절연층(110a, 110b), 제1 및 제2 강유전층(120a, 120b) 및 제1 및 제2 게이트 전극층(130a, 130b)을 포함할 수 있다. 제1 및 제2 소스 영역(140a, 140b) 및 제1 및 제2 드레인 영역(150a, 150b) 사이의 반도체 기판(101)에는 제1 및 제2 채널 영역(105a, 105b)이 각각 배치될 수 있다.
제1 및 제2 소스 영역(140a, 140b), 제1 및 제2 드레인 영역(150a, 150b), 제1 및 제2 채널 영역(105a, 105b), 제1 및 제2 계면 절연층(110a, 110b), 제1 및 제2 강유전층(120a, 120b) 및 제1 및 제2 게이트 전극층(130a, 130b)의 구성은 도 1a 및 도 1b와 관련하여 상술한 강유전성 메모리 셀 트랜지스터(10)의 소스 영역(140), 드레인 영역(150), 채널 영역(105), 계면 절연층(110), 강유전층(120) 및 게이트 전극층(130)의 구성과 실질적으로 동일하다.
제1 및 제2 강유전성 메모리 셀 트랜지스터(10a, 10b)는 전도 라인(160)을 통해, 제1 및 제2 게이트 전극층(130a, 130b)이 서로 전기적으로 연결될 수 있다. 또한, 제1 및 제2 강유전성 메모리 셀 트랜지스터(10a, 10b)의 제1 및 제2 강유전층(120a, 120b)은 서로 다른 분극 배향을 가지는 잔류 분극을 각각 저장하도록 제어될 수 있다. 도 4를 참조하면, 일 예로서, 제1 강유전성 메모리 셀 트랜지스터(10a)의 제1 강유전층(120a)은 제1 분극 배향(Pdn)의 잔류 분극을 가지며, 제2 강유전성 메모리 셀 트랜지스터(10b)의 제2 강유전층(120b)은 제2 분극 배향(Pup)의 잔류 분극을 가질 수 있다. 이때, 제1 게이트 전극층(130a)에 유도되는 양의 전하(h1)와 제2 게이트 전극층(130b)에 유도되는 음의 전하(e1)가 전도 라인(160)을 통해 서로 상쇄(compensation)될 수 있다. 그 결과, 제1 및 제2 강유전성 메모리 셀 트랜지스터(10a, 10b)에서 분극 스위칭 동작이 반복될 때, 제1 및 제2 강유전층(120a, 120b) 내부에 전하가 고정되는 것이 억제될 수 있다. 이를 통해, 제1 및 제2 강유전성 메모리 셀 트랜지스터(10a, 10b)에서 상기 고정 전하에 의해 상기 문턱 전압이 변동되는 것이 억제되어 읽기 동작 및 쓰기 동작의 신뢰성 저하가 방지될 수 있다.
다만, 상술한 것과 같이, 제1 및 제2 강유전성 메모리 셀 트랜지스터(10a, 10b)가 동일한 유형의 트랜지스터인 경우, 서로 다른 분극 배향을 가지는 잔류 분극은 서로 다른 신호 정보에 대응될 수 있다. 즉, 도 4를 참조하면, 제1 강유전층(120a) 내에 저장되는 제1 분극 배향(Pdn)의 제1 잔류 분극은 '1'의 신호 정보에 대응되며, 제2 강유전층(120b) 내에 저장되는 제2 분극 배향(Pup)의 제2 잔류 분극은'0'의 신호 정보에 대응될 수 있다. 다르게는, 제1 강유전층(120a) 내에 저장되는 제1 분극 배향(Pdn)의 제1 잔류 분극은'0'의 신호 정보에 대응되며, 제2 강유전층(120b) 내에 저장되는 제2 분극 배향(Pup)의 제2 잔류 분극은'1'의 신호 정보에 대응될 수 있다.
즉, 강유전성 메모리 장치가 n개의 강유전성 메모리 셀 트랜지스터를 구비하는 실시 예에서, 상술한 고정 전하의 발생을 막기 위해서, n/2 개의 강유전성 메모리 셀 트랜지스터는 '1'의 신호를 저장하며, 나머지 n/2 개의 강유전성 메모리 셀 트랜지스터는 '0'의 신호를 저장하도록 제어되어야 한다. 이 경우, n개의 강유전성 메모리 셀 트랜지스터가 모두'1'의 신호를 저장하는 경우를 구현하지 못하고, 또한 마찬가지로, n개의 강유전성 메모리 셀 트랜지스터가 모두'0'의 신호를 저장하는 경우를 구현할 수 없다. 이러한 강유전성 메모리 장치의 구동 방법은 복수의 강유전성 메모리 셀 트랜지스터의 저장 능력을 저하시킬 수 있다.
도 5는 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 도면이다. 도 5를 참조하면, 강유전성 메모리 장치(2)는 반도체 기판(501) 상에 배치되는 제1 및 제2 강유전성 메모리 셀 트랜지스터(50, 60)를 구비한다. 제1 및 제2 강유전성 메모리 셀 트랜지스터(50, 60)는 서로 다른 유형의 트랜지스터일 수 있다. 일 예로서, 제1 강유전성 메모리 셀 트랜지스터(50)가 NMOS 형태를 가질 때, 제2 강유전성 메모리 셀 트랜지스터(60)는 PMOS 형태를 가질 수 있다. 다른 예로서, 제1 강유전성 메모리 셀 트랜지스터(50)가 PMOS 형태를 가질 때, 제2 강유전성 메모리 셀 트랜지스터(60)는 NMOS 형태를 가질 수 있다. 일 실시 예로서, 도 5를 이용하여, 제1 강유전성 메모리 셀 트랜지스터(50)가 NMOS 형태를 가지고, 제2 강유전성 메모리 셀 트랜지스터(60)는 PMOS 형태를 가지는 경우를 설명하지만, 본 개시된 사상은 반드시 이에 한정되지는 않는다.
도 5를 참조하면, 반도체 기판(501)은 일 예로서, 실리콘, 게르마늄, 실리콘게르마늄, 갈륨비소 등과 같은 반도체 물질을 포함할 수 있다. 반도체 기판(501)은 일 예로서, 실리콘 기판일 수 있다. 반도체 기판(501)의 제1 영역(50A)에는 NMOS 형태의 제1 강유전성 메모리 셀 트랜지스터(50)가 배치될 수 있다. 반도체 기판(501)의 제2 영역(60A)에는 PMOS 형태의 제2 강유전성 메모리 셀 트랜지스터(60)가 배치될 수 있다. 일 실시 예에 있어서, 제1 및 제2 강유전성 메모리 셀 트랜지스터(50, 60)은 서로 인접하여 배치될 수 있다. 제1 및 제2 강유전성 메모리 셀 트랜지스터(50, 60)은 전도 라인(660)을 통해 서로 전기적으로 연결될 수 있다. 몇몇 실시 예들에 있어서, 전도 라인(660)은 강유전성 메모리 장치(2) 내에서 제1 및 제2 강유전성 메모리 셀 트랜지스터(50, 60)가 공유하는 워드 라인일 수 있다.
일 실시 예에 있어서, 반도체 기판(501)은 p형으로 도핑된 기판일 수 있다. 즉, 반도체 기판(501)은 p형으로 도핑된 제1 웰(501)로서 기능할 수 있다. 반도체 기판(501)의 제1 영역(50A)은 제1 웰(501), 및 제1 웰(501) 내부에서 서로 이격하여 배치되는 제1 소스 영역(540) 및 제1 드레인 영역(550)을 포함할 수 있다. 제1 소스 영역(540) 및 제1 드레인 영역(550)은 각각 n형으로 도핑될 수 있다. 몇몇 실시예에 있어서, 제1 웰(501)의 도핑 농도를 효과적으로 제어하기 위해, 제1 웰(501)은 반도체 기판의 일부 영역에 별도로 형성될 수 있다. 이때, 상기 반도체 기판은 반드시 p형으로 도핑될 필요는 없다. 제1 웰(501)은 상기 반도체 기판 내에 p형 도펀트를 주입함으로써 형성될 수 있다. 상기 도펀트를 주입하는 방법은 일 예로서, 이온 주입법 또는 확산법이 적용될 수 있다.
제1 강유전성 메모리 셀 트랜지스터(50)는 제1 웰(501) 상에 순차적으로 배치되는 제1 계면 절연층(510), 제1 강유전층(520) 및 제1 게이트 전극층(530)을 각각 포함할 수 있다. 제1 소스 영역(540) 및 제1 드레인 영역(550) 사이의 제1 웰(501)에는 제1 채널 영역(505)이 배치될 수 있다. 제1 소스 영역(540), 제1 드레인 영역(550), 제1 채널 영역(505), 제1 계면 절연층(510), 제1 강유전층(520) 및 제1 게이트 전극층(530)의 구성은 도 1a 및 도 1b와 관련하여 상술한 강유전성 메모리 셀 트랜지스터(10)의 소스 영역(140), 드레인 영역(150), 채널 영역(105), 계면 절연층(110), 강유전층(120) 및 게이트 전극층(130)의 구성과 실질적으로 동일하다. 도면에 구체적으로 개시되지는 않았지만, 제1 소스 영역(540) 및 제1 드레인 영역(550)은 강유전성 메모리 장치(2)의 제1 소스 라인 및 제1 비트 라인과 각각 연결될 수 있다.
반도체 기판(501)의 제2 영역(60A)은 n형으로 도핑된 제2 웰(601), 및 제2 웰(601) 내부에서 서로 이격하여 배치되는 제2 소스 영역(640) 및 제2 드레인 영역(650)을 포함할 수 있다. 제2 소스 영역(640) 및 제2 드레인 영역(650)은 각각 p형으로 도핑될 수 있다. 일 실시 예에서, 제2 웰(601)은 제1 웰(501)에 의해 둘러싸이도록 배치될 수 있다. 제2 웰(601)은 제1 웰(501) 내에 n형 도펀트를 주입함으로써 형성될 수 있다. 상기 도펀트를 주입하는 방법은 일 예로서, 이온 주입법 또는 확산법이 적용될 수 있다.
제2 강유전성 메모리 셀 트랜지스터(60)는 제2 웰(601) 상에 순차적으로 배치되는 제2 계면 절연층(610), 제2 강유전층(620) 및 제2 게이트 전극층(630)을 각각 포함할 수 있다. 제2 소스 영역(640) 및 제2 드레인 영역(650) 사이의 제2 웰(601)에는 제2 채널 영역(605)이 배치될 수 있다. 제2 계면 절연층(610), 제2 강유전층(620) 및 제2 게이트 전극층(630)의 구성은 상술한 강유전성 메모리 셀 트랜지스터(50)의 계면 절연층(510), 강유전층(520) 및 게이트 전극층(530)의 구성과 실질적으로 동일하다. 도면에 구체적으로 개시되지는 않았지만, 제2 소스 영역(640) 및 제2 드레인 영역(650)은 강유전성 메모리 장치(2)의 제2 소스 라인 및 제2 비트 라인과 각각 연결될 수 있다.
도 5를 다시 참조하면, 제1 및 제2 강유전성 메모리 셀 트랜지스터(50, 60)는 전도 라인(660)을 통해, 제1 및 제2 게이트 전극층(530, 630)이 서로 전기적으로 연결될 수 있다. 또한, 제1 및 제2 강유전성 메모리 셀 트랜지스터(50, 60)의 제1 및 제2 강유전층(520, 620)은 서로 다른 분극 배향을 가지는 잔류 분극을 각각 저장하도록 제어될 수 있다. 도 5를 참조하면, 일 예로서, 제1 강유전성 메모리 셀 트랜지스터(50)의 제1 강유전층(520)이 제1 분극 배향(Pdn)의 잔류 분극을 가지며, 제2 강유전성 메모리 셀 트랜지스터(60)의 제2 강유전층(620)이 제2 분극 배향(Pup)의 잔류 분극을 가질 수 있다. 이때, 제1 게이트 전극층(530)에 유도되는 양의 전하(h3)와 제2 게이트 전극층(630)에 유도되는 음의 전하(e3)가 전도 라인(660)을 통해 서로 상쇄(compensation)될 수 있다. 그 결과, 제1 및 제2 강유전성 메모리 셀 트랜지스터(50, 60)에서 분극 스위칭 동작이 반복될 때, 제1 및 제2 강유전층(520, 620) 내부에 전하가 고정되는 것이 억제될 수 있다. 이를 통해, 제1 및 제2 강유전성 메모리 셀 트랜지스터(50, 60)에서 상기 고정 전하에 의해 상기 문턱 전압이 변동되는 것이 억제되어 읽기 동작 및 쓰기 동작의 신뢰성 저하가 방지될 수 있다.
한편, 제1 및 제2 강유전성 메모리 셀 트랜지스터(50, 60)가 서로 다른 유형의 트랜지스터인 경우, 서로 다른 분극 배향을 가지는 잔류 분극은 동일한 신호 정보에 대응될 수 있다. 도 5를 다시 참조하면, 제1 강유전성 메모리 셀 트랜지스터(50)에서, 제1 분극 배향(Pdn)의 제1 잔류 분극은 채널 영역(505)으로 전자를 유도하여 채널층의 형성을 도울 수 있다. 제2 강유전성 메모리 셀 트랜지스터(60)에서, 제2 분극 배향(Pup)의 제2 잔류 분극은 채널 영역(605)으로 홀을 유도하여 채널층의 형성을 도울 수 있다. 다른 실시 예에 있어서, 제1 강유전성 메모리 셀 트랜지스터(50)에서, 제2 분극 배향(Pup)의 제2 잔류 분극은 채널 영역(505)으로부터 전자를 축출하여 채널층의 형성을 방해할 수 있다. 제2 강유전성 메모리 셀 트랜지스터(60)에서, 제1 분극 배향(Pdn)의 제1 잔류 분극은 채널 영역(605)으로부터 홀을 축출하여 채널층의 형성을 방해할 수 있다.
이와 같이, 제1 분극 배향(Pdn)의 제1 잔류 분극을 가지는 제1 강유전층(520)은 '1'의 신호 정보를 저장하며, 제2 분극 배향(Pup)의 제2 잔류 분극을 가지는 제2 강유전층(620)도 '1'의 신호 정보를 저장할 수 있다. 다르게는, 제2 분극 배향(Pup)의 제2 잔류 분극을 가지는 제1 강유전층(520)은 '0'의 신호 정보를 저장하며, 제1 분극 배향(Pdn)의 제1 잔류 분극을 가지는 제2 강유전층(620)도 '0'의 신호 정보를 저장할 수 있다. 이와 같이, 상술한 고정 전하의 발생을 막기 위해서, 서로 인접하는 제1 및 제2 강유전성 메모리 셀 트랜지스터(50, 60)에 대해 서로 다른 분극 배향을 가지는 잔류 분극을 저장하도록 제어할 수 있다.
즉, 강유전성 메모리 장치가 n개의 강유전성 메모리 셀 트랜지스터를 구비하는 예에서, 상술한 고정 전하의 발생을 막기 위해서, n/2 개의 NMOS 형태의 강유전성 메모리 셀 트랜지스터와 n/2 개의 PMOS 형태의 강유전성 메모리 셀 트랜지스터가 제공되며, 인접하는 한 쌍의 NMOS 형태 및 PMOS 형태의 강유전성 메모리 셀 트랜지스터가 동일한 신호 정보를 저장하도록 제어할 수 있다. 즉, 한 쌍의 NMOS 형태 및 PMOS 형태의 강유전성 메모리 셀 트랜지스터는 '1'의 신호를 저장하거나, 또는 또는'0'의 신호를 저장하도록 제어될 수 있다. 이 경우, n개의 강유전성 메모리 셀 트랜지스터가 모두'1'의 신호를 저장할 수 있고, 또한 모두'0'의 신호를 저장할 수 있다. 상술한 강유전성 메모리 장치의 구동 방법은 도 4에 도시되는 강유전성 메모리 장치와 대비하여, 복수의 강유전성 메모리 셀 트랜지스터의 저장 능력을 향상시킬 수 있다.
도 6은 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 회로도이다. 도 6을 참조하면, 강유전성 메모리 장치(3)은 제1 방향으로 연장되는 제1 및 제2 소스 라인(SL1, SL2) 및 제1 및 제2 비트 라인(BL1, BL2), 제2 방향으로 연장되는 제1 내지 제5 워드 라인(WL1, WL2, WL3, WL4, WL5)을 포함한다. 일 예로서, 제1 방향과 제2 방향은 서로 수직일 수 있다.
비록, 도 6에서는 2개의 소스 라인(SL1, SL2), 2개의 비트 라인(BL1, BL2), 및 5개의 워드 라인(WL1, WL2, WL3, WL4, WL5))을 도시하고 있지만, 본 개시의 실시 예는 반드시 이에 한정되지 않고, 다양한 다른 개수의 소스 라인, 비트 라인 및 워드 라인이 적용될 수 있다.
도 6에서, 제1 내지 제10 강유전성 메모리 셀 트랜지스터(MC1, MC2, MC3,??, MC8, MC9, MC10)가 개시된다. 제1 강유전성 메모리 셀 트랜지스터(MC1)는 제1 소스 영역(S1)을 통해 제1 소스 라인(SL1)과 연결될 수 있으며, 제1 드레인 영역(D1)을 통해 제1 비트 라인(BL1)과 연결될 수 있다. 제1 강유전성 메모리 셀 트랜지스터(MC1)는 제1 게이트 전극층(G1)을 통해, 제1 워드 라인(WL1)과 연결될 수 있다. 제1 강유전성 메모리 셀 트랜지스터(MC1)는 신호 정보를 저장하는 제1 강유전층(FD1)을 포함할 수 있다. 마찬가지로, 제3, 제5, 제7 및 제9 강유전성 메모리 셀 트랜지스터(MC3, MC5, MC7, MC9)도 제3, 제5, 제7 및 제9 소스 영역(S3, S5, S7, S9)을 통해 제1 소스 라인(SL1)에 각각 연결될 수 있으며, 제3, 제5, 제7 및 제9 드레인 영역(D3, D5, D7, D9)을 통해 제1 드레인 라인(DL1)에 각각 연결될 수 있다. 제3, 제5, 제7 및 제9 강유전성 메모리 셀 트랜지스터(MC3, MC5, MC7, MC9)는 제3, 제5, 제7 및 제9 게이트 전극층(G3. G5, G7, G7)을 통해, 제2 내지 제5 워드 라인(WL2, WL3, WL4, WL5)에 각각 연결될 수 있다.
제2 강유전성 메모리 셀 트랜지스터(MC2)는 제2 소스 영역(S2)을 통해 제2 소스 라인(SL2)과 연결될 수 있으며, 제2 드레인 영역(D2)을 통해 제2 비트 라인(BL2)과 연결될 수 있다. 제2 강유전성 메모리 셀 트랜지스터(MC2)는 제2 게이트 전극층(G2)을 통해, 제1 워드 라인(WL1)과 연결될 수 있다. 제2 강유전성 메모리 셀 트랜지스터(MC2)는 신호 정보를 저장하는 제2 강유전층(FD2)을 포함할 수 있다. 마찬가지로, 제4, 제6, 제8 및 제10 강유전성 메모리 셀 트랜지스터(MC4, MC6, MC8, MC10)도 제4, 제6, 제8 및 제10 소스 영역(S4, S6, S8, S10)을 통해 제2 소스 라인(SL2)에 각각 연결될 수 있으며, 제4, 제6, 제8 및 제10 드레인 영역(D4, D6, D8, D10)을 통해 제2 드레인 라인(DL2)에 각각 연결될 수 있다. 제4, 제6, 제8 및 제10 강유전성 메모리 셀 트랜지스터(MC4, MC6, MC8, MC10)는 제4, 제6, 제8 및 제10 게이트 전극층(G4. G6, G8, G10)을 통해, 제2 내지 제5 워드 라인(WL2, WL3, WL4, WL5)에 각각 연결될 수 있다.
일 실시 예에 따르면, 강유전성 메모리 장치(3)는 제1 소스 라인(SL1) 및 제1 비트 라인(BL1)에 각각 연결되는 NMOS 형태의 트랜지스터 어레이(1100)와 제2 소스 라인(SL2) 및 제2 비트 라인(BL2)에 각각 연결되는 PMOS 형태의 트랜지스터 어레이(1200)을 포함할 수 있다. 구체적으로, 제1, 제3, 제5, 제7 및 제9 강유전성 메모리 셀 트랜지스터(MC1, MC3, MC5, MC7, MC9)는 NMOS 형태의 트랜지스터일 수 있다. 반면에, 제2, 제4, 제6, 제8 및 제10 강유전성 메모리 셀 트랜지스터(MC2, MC4, MC6, MC8, MC10)는 PMOS 형태의 트랜지스터일 수 있다. 한편, NMOS 형태의 트랜지스터로서, 제1, 제3, 제5, 제7 및 제9 강유전성 메모리 셀 트랜지스터(MC1, MC3, MC5, MC7, MC9)는 도 5의 제1 강유전성 메모리 셀 트랜지스터(50)와 그 구성이 동일할 수 있다. PMOS 형태의 트랜지스터로서, 제2, 제4, 제6, 제8 및 제10 강유전성 메모리 셀 트랜지스터(MC2, MC4, MC6, MC8, MC10)는 도 5의 제2 강유전성 메모리 셀 트랜지스터(60)와 그 구성이 동일할 수 있다.
제1 및 제2 강유전성 메모리 셀 트랜지스터(MC1, MC2)의 제1 및 제2 게이트 전극층(G1, G2)는 제1 워드 라인(WL1)을 통해 서로 연결될 수 있다. 제1 및 제2 강유전성 메모리 셀 트랜지스터(MC1, MC2)에 서로 반대의 분극 배향을 가지는 잔류 분극이 각각 저장될 때, 제1 및 제2 게이트 전극층(G1, G2)에 각각 유도되는 전자와 홀이 제1 워드 라인(WL1)을 통해 상쇄될 수 있다. 이 때, 서로 반대의 분극 배향을 가지는 잔류 분극은, 제1 및 제2 강유전성 메모리 트랜지스터(MC1, MC2)에서 동일한 신호 정보로서, 기록된다.
마찬가지로, 제3 및 제4 강유전성 메모리 셀 트랜지스터(MC3, MC4)의 제1 및 제2 게이트 전극층(G1, G2)는 제2 워드 라인(WL2)을 통해 서로 연결될 수 있다. 제3 및 제4 강유전성 메모리 셀 트랜지스터(MC3, MC4)에 서로 반대의 분극 배향을 가지는 잔류 분극이 각각 저장될 때, 제3 및 제4 게이트 전극층(G3, G4)에 각각 유도되는 전자와 홀이 제2 워드 라인(WL1)을 통해 상쇄될 수 있다. 이 때, 서로 반대의 분극 배향을 가지는 잔류 분극은, 제1 및 제2 강유전성 메모리 트랜지스터(MC1, MC2)에서 동일한 신호 정보로서, 기록된다.
동일한 방법으로, 제5 및 제6 강유전성 메모리 셀 트랜지스터(MC5, MC6), 제7 및 제8 강유전성 메모리 셀 트랜지스터(MC7, MC8), 제9 및 제10 강유전성 메모리 셀 트랜지스터(MC9, MC10)의 게이트 전극*j은, 각각 제3, 제4, 및 제5 워드 라인을 통해 서로 연결될 수 있다. 이를 통해, 각각의 게이트 전극층에 유도되는 전자와 홀을 워드 라인을 통해 상쇄시킬 수 있다.
이하에서는, 일 실시 예로서, 도 6 및 표 1을 참조하여, NMOS 형태의 제1 강유전성 메모리 셀 트랜지스터(MC1)에 각각 '1' 및 '0'의 신호 정보를 기록하는 방법을 설명한다. 이때, 신호 정보 '1'은 채널 영역에 전자를 유도하는 잔류 분극에 대응하며, 신호 정보 '0'은 채널 영역으로부터 전자를 축출하는 잔류 분극에 대응할 수 있다.
신호 1의 기록 (MC1) 신호 0의 기록 (MC1)
신호 라인 인가 전압 신호 라인 인가 전압
SL1 접지 SL1 Vh-3
BL1 접지 BL1 Vh-3
제1 웰 접지 제1 웰 Vh-3
SL2 Vh-1 SL2 접지
BL2 Vh-1 BL2 접지
제2 웰 Vh-1 제2 웰 접지
WL1 Vpg-1 WL1 Vpg-2
WL2 ~ WL5 Vh-2 WL2 ~ WL5 Vh-4
도 6 및 표 1을 참조하면, 신호 정보 '1'의 기록동작은 다음과 같은 전압 인가에 의해 수행될 수 있다. 제1 소스 라인(SL1), 제1 비트 라인(BL1), 상기 제1 웰을 접지시키고, 제2 소스 라인(SL2), 제2 비트 라인(BL2), 상기 제2 웰에 양의 극성을 가지는 제1 유지 전압(Vh-1)을 인가시킨다. 이어서, 양의 극성을 가지는 제1 프로그램 전압(Vpg-1)을 제1 워드 라인(WL1)을 통해 인가한다. 제2 내지 제5 워드 라인(WL2~WL5)에는 상기 제1 유지 전압(Vh-1)의 1/2 크기의 제2 유지 전압(Vh-2)이 인가될 수 있다. 이때, 상기 제1 프로그램 전압(Vpg-1)은 상기 제1 유지 전압(Vh-1)과 크기가 동일할 수 있다. 이에 따라, 상기 양의 극성을 가지는 제1 프로그램 전압(Vpg-1)이, 제1 강유전성 메모리 셀 트랜지스터(MC1)의 강유전층에 제1 분극 배향(Pdn)의 잔류 분극을 형성할 수 있다. 제2 내지 제5 워드 라인(WL2~WL5)에 인가되는 제2 유지 전압(Vh-2)의 크기는 제3 내지 제10 강유전성 메모리 셀 트랜지스터(MC3, MC4, MC5, ??, MC8, MC9, MC10)의 강유전층에 분극 스위칭을 발생시킬 만큼 충분히 크지 않다.
한편, 신호 정보 '0'의 기록동작은 다음과 같은 전압 인가에 의해 수행될 수 있다. 제1 소스 라인(SL1), 제1 비트 라인(BL1), 상기 제1 웰에 제1 프로그램 전압(Vpg-1)과 동일한 제3 유지 전압(Vh-3)을 인가시키고, 제2 소스 라인(SL2), 제2 비트 라인(BL2), 상기 제2 웰을 접지시킨다. 이어서, 0 V의 제2 프로그램 전압(Vpg-2)을 제1 워드 라인(WL1)을 통해 인가한다. 제2 내지 제5 워드 라인(WL2, WL3, WL4, WL5)에는 상기 제3 유지 전압(Vh-3)의 1/2 크기의 제4 유지 전압(Vh-4)을 인가할 수 있다. 이에 따라, 상기 제2 프로그램 전압(Vpg-2)이 제1 강유전성 메모리 셀 트랜지스터(MC1)의 강유전층에 제2 분극 배향(Pup)의 잔류 분극을 형성할 수 있다. 한편, 제2 내지 제5 워드 라인(WL2, WL3, WL4, WL5)에 인가되는 제4 유지 전압(Vh-4)의 크기는 제3 내지 제10 강유전성 메모리 셀 트랜지스터(MC3, MC4, MC5, ??, MC8, MC9, MC10)의 강유전층에 분극 스위칭을 발생시킬 만큼 충분히 크지 않다.
다른 실시 예로서, 도 6 및 표 2를 참조하여, PMOS 형태의 제2 강유전성 메모리 셀 트랜지스터(MC2)에 각각 '1' 및 '0'의 신호 정보를 기록하는 방법을 설명한다. 이때, 신호 정보 '1'은 채널 영역에 홀을 유도하는 잔류 분극에 대응하며, 신호 정보 '0'은 채널 영역으로부터 홀을 축출하는 잔류 분극에 대응할 수 있다.
신호 1의 기록 (MC2) 신호 0의 기록 (MC2)
신호 라인 인가 전압 신호 라인 인가 전압
SL1 접지 SL1 Vh-7
BL1 접지 BL1 Vh-7
제1 웰 접지 제1 웰 Vh-7
SL2 Vh-5 SL2 접지
BL2 Vh-5 BL2 접지
제2 웰 Vh-5 제2 웰 접지
WL1 Vpg-3 WL1 Vpg-4
WL2 ~ WL5 Vh-6 WL2 ~ WL5 Vh-8
도 6 및 표 2를 참조하면, 신호 정보 '1'의 기록동작은 다음과 같은 전압 인가에 의해 수행될 수 있다. 제1 소스 라인(SL1), 제1 비트 라인(BL1), 상기 제1 웰을 접지시키고, 제2 소스 라인(SL2), 제2 비트 라인(BL2), 상기 제2 웰에 상기 제1 유지 전압(Vh-1)과 동일한 제5 유지 전압(Vh-5)을 인가시킨다. 이어서, 0 V의 제3 프로그램 전압(Vpg-3)을 제1 워드 라인(WL1)을 통해 인가한다. 제2 내지 제5 워드 라인(WL2, WL3, WL4, WL5)에는 상기 제2 유지 전압(Vh-2)와 동일한 제6 유지 전압(Vh-6)을 인가한다. 이에 따라, 상기 제3 프로그램 전압(Vpg-3)이 제2 강유전성 메모리 셀 트랜지스터(MC1)의 강유전층에 제2 분극 배향(Pup)의 잔류 분극을 형성할 수 있다. 한편, 제2 내지 제5 워드 라인(WL2, WL3, WL4, WL5)에 인가되는 제6 유지 전압(Vh-6)의 크기는 제3 내지 제10 강유전성 메모리 셀 트랜지스터(MC3, MC4, MC5, ??, MC8, MC9, MC10)의 강유전층에 분극 스위칭을 발생시킬 만큼 충분히 크지 않다.
한편, 신호 정보 '0'의 기록동작은 다음과 같은 전압 인가에 의해 수행될 수 있다. 제1 소스 라인(SL1), 제1 비트 라인(BL1), 상기 제1 웰에 상기 제3 유지 전압(Vh-3)과 동일한 제7 유지 전압(Vh-7)을 인가하고, 제2 소스 라인(SL2), 제2 비트 라인(BL2), 상기 제2 웰을 접지시킨다. 이어서, 제2 프로그램 전압(Vpg-2)과 동일한 제4 프로그램 전압(Vpg-4)을 제1 워드 라인(WL1)을 통해 인가한다. 제2 내지 제5 워드 라인(WL2, WL3, WL4, WL5)에는 제4 유지 전압(Vh-4)와 동일한 제8 유지 전압(Vh-8)을 인가한다. 이에 따라, 양의 극성을 가지는 제4 프로그램 전압(Vpg-4)이, 제1 강유전성 메모리 셀 트랜지스터(MC1)의 강유전층에 제1 분극 배향(Pdn)의 잔류 분극을 형성할 수 있다. 이에 따라, 상기 제3 프로그램 전압(Vpg-4)이 제2 강유전성 메모리 셀 트랜지스터(MC1)의 강유전층에 제1 분극 배향(Pdn)의 잔류 분극을 형성할 수 있다. 한편, 제2 내지 제5 워드 라인(WL2, WL3, WL4, WL5)에 인가되는 제8 유지 전압(Vh-8)의 크기는 제3 내지 제10 강유전성 메모리 셀 트랜지스터(MC3, MC4, MC5, ??, MC8, MC9, MC10)의 강유전층에 분극 스위칭을 발생시킬 만큼 충분히 크지 않다.
상술한 바와 동작 방법은 본 개시의 강유전성 메모리 장치의 일 구동 방식을 설명한 것이다. 따라서, 제1 내지 제4 프로그램 전압(Vpg-1, Vpg-2, Vpg-3, Vpg-4), 제1 내지 제9 유지 전압(Vh-1, Vh-2, Vh-3, ?? , Vh-6, Vh-7, Vh-8)의 크기 및 극성과 관련하여서는 다양한 변형례가 존재할 수 있다.
도 7은 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 레이아웃 도면이다. 도 8a는 도 7의 강유전성 메모리 장치 내에서 NMOS 형태의 강유전성 메모리 셀 트랜지스터의 단위셀(MC1)을 나타내는 레이아웃 도면이며, 도 8b는 도 7의 강유전성 메모리 장치 내에서 PMOS 형태의 강유전성 메모리 셀 트랜지스터의 단위셀(MC2)을 나타내는 레이아웃 도면이다. 도 9a는 도 8a의 단위셀(MC1)을 I-I'로 절취하여 나타내는 단면도이며, eh 9b는 도 8b의 단위셀(MC2)을 Ⅱ-Ⅱ'로 절취하여 나타내는 단면도이다.
일 실시 예에 있어서, 도 7, 도 8a 및 도 8b의 레이아웃 도면은 도 6의 강유전성 메모리 장치(3)의 레이아웃 도면일 수 있다. 도 7, 도 8a 및 도 8b를 참조하면, 제1 및 제2 소스 라인(SL1, SL2) 및 제1 및 제2 비트 라인(BL1, BL2)이 제1 방향, 일 예로서, y 방향을 따라 연장될 수 있다. 제1 내지 제5 워드 라인(WL1, WL2, WL3, WL4, WL5)이 제2 방향, 일 예로서, x 방향을 따라 연장될 수 있다. 이때, 제1 소스 라인(SL1) 및 제1 비트 라인(BL1)에 연결되는 강유전성 메모리 셀 트랜지스터(1100)는 NMOS 형태를 가지는 트랜지스터일 수 있다. 또한, 제2 소스 라인(SL2) 및 제2 비트 라인(BL2)에 연결되는 강유전성 메모리 셀 트랜지스터(1200)는 PMOS 형태를 가지는 트랜지스터일 수 있다. 도 8a 및 도 9a에서는 NMOS 형태를 가지는 트랜지스터(1100)의 일 예로서, 제1 강유전성 메모리 셀 트랜지스터(MC1)을 도시하고 있다. 도 8b 및 도 9b에서는 PMOS 형태를 가지는 트랜지스터(1200)의 일 예로서, 제2 강유전성 메모리 셀 트랜지스터(MC2)를 도시하고 있다.
도 8a 및 도 9a를 참조하면, 제1 강유전성 메모리 셀 트랜지스터(MC1)는 p형 도핑된 제1 웰(701)을 구비하는 기판 내에서 n형 도핑된 제1 소스 영역(S1) 및 n형 도핑된 제1 드레인 영역(D1)을 구비할 수 있다. 제1 소스 영역(S1)은 제1 소스 라인(SL1)의 일부분이 제2 방향으로 연장되어 형성되는 제1 소스 라인 접속부(SL1-e)와 연결될 수 있다. 제1 드레인 영역(D1)은 제1 비트 라인 컨택(BLC1)에 의해 제1 비트 라인(BL1)과 연결될 수 있다. 제1 소스 영역(S1)과 제1 드레인 영역(D1) 사이에는 제2 방향으로 연장되는 제1 워드 라인(WL1)이 배치될 수 있다. 제1 워드 라인(WL1)은 제1 웰(701) 상에 순차적으로 배치되는 계면 절연층(710), 강유전층(720), 및 게이트 전극층(730)을 포함할 수 있다. 계면 절연층(710), 강유전층(720) 및 게이트 전극층(730)의 구성은 도 5와 관련하여 상술한 제1 강유전성 메모리 셀 트랜지스터(50)의 계면 절연층(510), 강유전층(520) 및 게이트 전극층(530)의 구성과 실질적으로 동일할 수 있다.
도 8b 및 도 9b를 참조하면, 제2 강유전성 메모리 셀 트랜지스터(MC2)는 n형 도핑된 제2 웰(702) 상에서 p형 도핑된 제2 소스 영역(S2) 및 p형 도핑된 제2 드레인 영역(D2)을 구비할 수 있다. 일 실시 예에 있어서, 제2 웰(702)은 p형으로 도핑된 반도체 기판(701), 즉 제1 웰(701) 내에 배치될 수 있다. 제2 소스 영역(S2)은 제2 소스 라인(SL2-e)의 일부분이 제2 방향으로 연장되어 형성되는 제2 소스 라인 접속부(SL2-e)와 연결될 수 있다. 제2 드레인 영역(D2)은 제2 비트 라인 컨택(BLC2)에 의해 제2 비트 라인(BL2)과 연결될 수 있다. 제2 소스 영역(S2)과 제2 드레인 영역(D2) 사이에는 제2 방향으로 연장되는 제1 워드 라인(WL1)이 배치될 수 있다. 도 7에 도시되는 바와 같이, 제1 및 제2 강유전성 메모리 셀 트랜지스터(MC1, MC2)는 제1 워드 라인(WL1)을 공유할 수 있다. 도 9b를 참조하면, 제1 워드 라인(WL1)은 제2 웰(702) 상에 순차적으로 배치되는 계면 절연층(710), 강유전층(720), 및 게이트 전극층(730)을 포함할 수 있다.
상술한 바와 같이, 본 개시의 실시 예들에 따르는 강유전성 메모리 장치에서, NMOS 형태의 제1 강유전성 메모리 셀 트랜지스터와 PMOS 형태의 제2 강유전성 메모리 셀 트랜지스터를 인접하게 배치하고, 워드 라인을 통해 상기 제1 및 제2 강유전성 메모리 셀 트랜지스터의 게이트 전극층을 전기적으로 서로 연결시킬 수 있다.
한편, 상기 제1 및 제2 강유전성 메모리 셀 트랜지스터는, 동일한 신호 정보에 대응하여, 서로 다른 분극 배향을 가지는 잔류 분극을 강유전층 내에 각각 저장할 수 있다. 상기 서로 다른 분극 배향에 근거하여, 상기 강유전층과 접하는 채널층 및 게이트 전극층에는 서로 다른 타입의 전하가 유도될 수 있다. 상기 서로 다른 타입의 전하는 상기 워드 라인을 통해 이동하여 상쇄됨으로써, 각각의 강유전층 내에 전하가 고정(pinning)되는 것이 방지될 수 있다. 이를 통해, 상기 전하의 고정에 의해, 상기 강유전층에 대한 분극 스위칭 동작의 신뢰성이 저하되는 것이 방지될 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 10a 10b 20 30 50 60: 강유전성 메모리 장치,
101: 반도체 기판,
105 105a 105b 505 605: 채널 영역,
110 110a 110b 510 610 710: 계면 절연층,
120 120a 120b 520 620 720: 강유전층,
130 130a 130b 530 630 730: 게이트 전극층,
140 140a 140b 540 640 S1 S2: 소스 영역,
150 150a 150b 550 650 D1 D2: 드레인 영역,
160 660: 전도 라인,
501 701: 제1 웰, 601 702: 제2 웰.

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판의 제1 영역에 배치되는 NMOS 형태의 제1 강유전성 메모리 셀 트랜지스터, 상기 제1 강유전성 메모리 셀 트랜지스터는 제1 강유전층 및 제1 게이트 전극층을 포함함;
    상기 제1 영역과 인접한 제2 영역에 배치되는 PMOS 형태의 제2 강유전성 메모리 셀 트랜지스터, 상기 제2 강유전성 메모리 셀 트랜지스터는 제2 강유전층 및 제2 게이트 전극층을 포함함; 및
    상기 제1 게이트 전극층과 상기 제2 게이트 전극층을 전기적으로 연결하는 전도 라인을 포함하고,
    상기 제1 강유전층은 제1 분극 배향을 가지는 잔류 분극을 저장하고, 상기 제2 강유전층은 상기 제1 분극 배향과 반대 방향인 제2 분극 배향을 가지는 제2 잔류 분극을 저장하도록 제어되는
    강유전성 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 및 제2 강유전성 메모리 셀 트랜지스터에 동일한 신호 정보가 저장되도록 제어되는
    강유전성 메모리 장치.
  3. 삭제
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 영역은
    p형으로 도핑된 제1 웰(well); 및
    상기 제1 웰 내부에 서로 이격하여 배치되며 각각 n형으로 도핑된 제1 소스 영역 및 제1 드레인 영역을 포함하며,
    상기 제2 영역은
    n형으로 도핑된 제2 웰; 및
    상기 제2 웰 내부에 서로 이격하여 배치되며 각각 p형으로 도핑된 제2 소스 영역 및 제2 드레인 영역을 포함하는
    강유전성 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4 항에 있어서,
    상기 제1 소스 영역과 전기적으로 연결되는 제1 소스 라인;
    상기 제1 드레인 영역과 전기적으로 연결되는 제1 비트 라인;
    상기 제2 소스 영역과 전기적으로 연결되는 제2 소스 라인; 및
    상기 제2 드레인 영역과 전기적으로 연결되는 제2 비트 라인을 더 포함하고,
    상기 제1 및 제2 게이트 전극층은 워드 라인을 통해 서로 연결되는
    강유전성 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 강유전성 메모리 셀 트랜지스터는 p형 도핑된 제1 웰 상에 배치되는 제1 강유전층을 포함하며,
    상기 제2 강유전성 메모리 셀 트랜지스터는 n형 도핑된 제2 웰 상에 배치되는 제2 강유전층을 포함하며,
    상기 제1 게이트 전극층은 상기 제1 강유전층 상에 배치되며, 상기 제2 게이트 전극층은 상기 제2 강유전층 상에 배치되는
    강유전성 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6 항에 있어서,
    상기 제1 웰과 상기 제1 강유전층 사이에 배치되는 제1 계면 절연층; 및
    상기 제2 웰과 상기 제2 강유전층 사이에 배치되는 제2 계면 절연층을 더 포함하는
    강유전성 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제6 항에 있어서,
    상기 제1 및 제2 강유전층은
    하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 및 하프늄지르코늄산화물(Hf0.5Zr0.5O2) 중 적어도 하나를 포함하는
    강유전성 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제6 항에 있어서,
    상기 제1 및 제2 강유전층은
    탄소, 실리콘, 마그네슘, 알루미늄, 이트륨, 질소, 게르마늄, 주석, 스트론튬, 납, 칼슘, 바륨, 티타늄, 가돌리늄 및 란타넘 중에서 선택된 적어도 하나를 도펀트로서 포함하는
    강유전성 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제6 항에 있어서,
    상기 제1 및 제2 게이트 전극층은
    텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 및 루테늄산화물 중에서 선택되는 적어도 하나를 포함하는
    강유전성 메모리 장치.
  11. 제1 비트라인 및 제1 소스 라인에 각각 연결되는 NMOS 형태의 제1 강유전성 메모리 셀 트랜지스터; 및
    제2 비트 라인 및 제2 소스 라인에 각각 연결되는 PMOS 형태의 제2 강유전성 메모리 셀 트랜지스터를 포함하고,
    상기 제1 및 제2 강유전성 메모리 셀 트랜지스터는 소정의 워드 라인을 공유하며, 상기 워드 라인을 따라 서로 번갈아 배치되는
    강유전성 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서,
    상기 제1 및 제2 강유전성 메모리 셀 트랜지스터에 동일한 신호 정보가 저장되도록 제어되는
    강유전성 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서,
    상기 제1 및 제2 강유전층에 서로 반대 방향의 잔류 분극 배향이 저장되도록 가지도록 제어되는
    강유전성 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서,
    상기 제1 및 제2 소스 라인, 상기 제1 및 제2 비트 라인은 제1 방향으로 연장되며,
    상기 워드 라인은 상기 제1 방향과 수직인 제2 방향으로 연장되는
    강유전성 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서,
    상기 제1 강유전성 메모리 셀 트랜지스터는
    p형 도핑된 제1 웰(well)을 구비하는 반도체 기판;
    상기 제1 웰 상부에 순차적으로 배치되는 제1 강유전층 및 제1 게이트 전극층; 및
    상기 제1 게이트 전극층의 양단에 위치하는 상기 반도체 기판의 영역에 각각 배치되는 n형 도핑된 제1 소스 영역 및 제1 드레인 영역을 포함하고,
    상기 제2 강유전성 메모리 셀 트랜지스터는
    상기 제1 웰과 인접하여 배치되는 n형 도핑된 제2 웰(well);
    상기 제2 웰 상부에 순차적으로 배치되는 제2 강유전층 및 제2 게이트 전극층; 및
    상기 제2 게이트 전극층의 양단에 위치하는 상기 반도체 기판의 영역에 각각 배치되는 p형 도핑된 제2 소스 영역 및 제2 드레인 영역을 포함하는
    강유전성 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항에 있어서,
    상기 제1 및 제2 강유전층은
    하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 및 하프늄지르코늄산화물(Hf0.5Zr0.5O2) 중 적어도 하나를 포함하는
    강유전성 메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16 항에 있어서,
    상기 제1 및 제2 강유전층은
    탄소, 실리콘, 마그네슘, 알루미늄, 이트륨, 질소, 게르마늄, 주석, 스트론튬, 납, 칼슘, 바륨, 티타늄, 가돌리늄 및 란타넘 중에서 선택된 적어도 하나를 도펀트로서 포함하는
    강유전성 메모리 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항에 있어서,
    상기 제1 및 제2 게이트 전극층은
    텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 및 루테늄산화물 중에서 선택되는 적어도 하나를 포함하는
    강유전성 메모리 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항에 있어서,
    상기 제1 웰과 상기 제1 강유전층 사이에 배치되는 제1 계면 절연층; 및
    상기 제2 웰과 상기 제2 강유전층 사이에 배치되는 제2 계면 절연층을 더 포함하는
    강유전성 메모리 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19 항에 있어서,
    상기 반도체 기판은 실리콘 기판이며,
    상기 제1 및 제2 계면 절연층은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함하는
    강유전성 메모리 장치.
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