KR102568163B1

KR102568163B1 - 발광신호 발생회로부 및 이를 포함하는 발광표시장치

Info

Publication number: KR102568163B1
Application number: KR1020180167931A
Authority: KR
Inventors: 김준기; 김대규
Original assignee: 엘지디스플레이 주식회사
Priority date: 2018-12-21
Filing date: 2018-12-21
Publication date: 2023-08-18
Anticipated expiration: 2038-12-21
Also published as: KR20200078233A

Abstract

본 발명은 QB노드의 전위에 대응하여 제1전압의 발광신호를 출력하는 제1신호 출력 회로부, Q노드의 전위에 대응하여 제2전압의 발광신호를 출력하는 제2신호 출력 회로부, 스타트신호, 제1클록신호 및 제2클록신호를 기반으로 동작하며 QB노드를 제어하는 Q'노드와 Q노드를 제어하는 Q2노드를 갖는 노드 제어 회로부, 및 QB노드, Q노드, Q2노드, Q'노드 중 적어도 하나에 대한 전위를 제어함과 더불어 제1클록신호에 의한 전압 강하를 방지하기 위해 제1측과 제2측 간의 전기적인 커플링을 차단하거나 허용하는 노드 보상 회로부를 포함하는 발광신호 발생회로부를 제공한다.

Description

발광신호 발생회로부 및 이를 포함하는 발광표시장치{Emitting Signal Generator and Light Emitting Display Device including the Emitting Signal Generator}

본 발명은 발광신호 발생회로부 및 이를 포함하는 발광표시장치에 관한 것이다.

정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 발광표시장치(Light Emitting Display: LED), 양자점표시장치(Quantum Dot Display; QDD), 액정표시장치(Liquid Crystal Display: LCD) 등과 같은 표시장치의 사용이 증가하고 있다.

앞서 설명한 표시장치들은 서브 픽셀들을 포함하는 표시패널, 표시패널을 구동하는 구동 신호를 출력하는 구동부 및 표시패널 또는 구동부에 공급할 전원을 생성하는 전원 공급부 등이 포함된다.

위와 같은 표시장치들은 표시패널에 형성된 서브 픽셀들에 구동 신호 예컨대, 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 빛을 투과시키거나 빛을 직접 발광을 하게 됨으로써 영상을 표시할 수 있게 된다.

한편, 앞서 설명한 표시장치들 중 발광표시장치는 빠른 응답속도, 고휘도 및 시야각이 넓은 전기적 그리고 광학적 특성과 더불어 유연한 형태로 구현할 수 있는 기구적 특성 등과 같이 많은 장점이 있다. 그러나 발광표시장치는 표시패널의 구성 및 구동방법 측면에서 개선점이 남아 있는바 이와 관련된 지속적인 연구가 필요하다.

상술한 배경기술의 문제점을 해결하기 위한 본 발명은 신호 발생 장치의 동작 시 노드의 전압 강하 발생을 차단하여 안정적인 출력을 유지하고 소자들이나 특정 노드로부터 발생하는 스트레스 성분을 저감하여 회로의 구동 안정성, 신뢰성, 문턱전압 마진율 및 수명을 향상하는 것이다.

상술한 과제 해결 수단으로 본 발명은 QB노드의 전위에 대응하여 제1전압의 발광신호를 출력하는 제1신호 출력 회로부, Q노드의 전위에 대응하여 제2전압의 발광신호를 출력하는 제2신호 출력 회로부, 스타트신호, 제1클록신호 및 제2클록신호를 기반으로 동작하며 QB노드를 제어하는 Q'노드와 Q노드를 제어하는 Q2노드를 갖는 노드 제어 회로부, 및 QB노드, Q노드, Q2노드, Q'노드 중 적어도 하나에 대한 전위를 제어함과 더불어 제1클록신호에 의한 전압 강하를 방지하기 위해 제1측과 제2측 간의 전기적인 커플링을 차단하거나 허용하는 노드 보상 회로부를 포함하는 발광신호 발생회로부를 제공한다.

노드 보상 회로부는 스타트신호에 대응하여 제1클록신호를 전달하는 제1클록신호라인과 Q노드 간의 커플링을 차단 또는 허용하는 동작을 수행하는 보상 트랜지스터를 포함할 수 있다.

노드 보상 회로부는 Q2노드의 전위가 하이일 때, 제1클록신호를 전달하는 제1클록신호라인과 Q노드 간의 커플링을 차단하고, Q2노드의 전위가 로우일 때, 제1클록신호를 전달하는 제1클록신호라인과 Q노드 간의 커플링을 허용하는 보상 트랜지스터를 포함할 수 있다.

노드 보상 회로부는 제2전압을 기반으로 Q노드와 Q2노드 사이의 전위를 제어하는 동작을 수행하는 제1보상 트랜지스터와, 제2전압을 기반으로 Q'노드의 전위를 제어하는 동작을 수행하는 제2보상 트랜지스터와, 스타트신호에 대응하여 제1클록신호를 전달하는 제1클록신호라인과 Q노드 간의 커플링을 차단 또는 허용하는 동작을 수행하는 제3보상 트랜지스터를 포함할 수 있다.

노드 제어 회로부는 제2클록신호를 전달하는 제2클록신호라인에 게이트전극이 연결되고 스타트신호를 전달하는 스타트신호라인에 제1전극이 연결되고 Q2노드에 제2전극이 연결된 제1트랜지스터와, 제1클록신호를 전달하는 제1클록신호라인에 게이트전극이 연결되고 제1트랜지스터의 제2전극과 Q2노드에 제1전극이 연결된 제2트랜지스터와, 제2트랜지스터의 제2전극에 제1전극이 연결되고 제1전압을 전달하는 제1전압라인에 제2전극이 연결된 제3트랜지스터와, 제2클록신호라인에 게이트전극이 연결되고 제2전압을 전달하는 제2전압라인에 제1전극이 연결되고 제3트랜지스터의 게이트전극에 제2전극이 연결된 제4트랜지스터와, Q2노드에 게이트전극이 연결되고 QB노드에 제1전극이 연결되고 제1전압라인에 제2전극이 연결된 제5트랜지스터와, Q'노드에 게이트전극이 연결되고 제1클록신호라인에 제1전극이 연결된 제8트랜지스터와, 제8트랜지스터의 제2전극에 게이트전극과 제1전극이 연결되고 제5트랜지스터의 제1전극과 QB노드에 제2전극이 연결된 제9트랜지스터와, Q2노드에 게이트전극이 연결되고 제2클록신호라인에 제1전극이 연결되고 제4트랜지스터의 제2전극에 제2전극이 연결된 제10트랜지스터를 포함할 수 있다.

제1신호 출력 회로부는 QB노드에 게이트전극이 연결되고 발광신호를 출력하는 출력단자에 제1전극이 연결되고 제1전압을 전달하는 제1전압라인에 제2전극이 연결된 제7트랜지스터를 포함하고, 제2신호 출력 회로부는 Q노드에 게이트전극이 연결되고 제2전압을 전달하는 제2전압라인에 제1전극이 연결되고 발광신호를 출력하는 출력단자에 제2전극이 연결된 제6트랜지스터를 포함할 수 있다.

노드 제어 회로부는 Q노드에 일단이 연결된 제1커패시터와, QB노드에 일단이 연결되고 제1전압라인에 타단이 연결된 제2커패시터와, Q'노드에 일단이 연결되고 제8트랜지스터의 제2전극과 제9트랜지스터의 게이트전극 및 제1전극에 타단이 연결된 제3커패시터를 포함할 수 있다.

노드 보상 회로부는 제1전압라인에 게이트전극이 연결되고 Q2노드에 제1전극이 연결되고 Q노드에 제2전극이 연결된 제1보상 트랜지스터와, 제1전압라인에 게이트전극이 연결되고 제10트랜지스터의 제2전극과 제4트랜지스터의 제2전극에 제1전극이 연결되고 Q'노드에 제2전극이 연결된 제2보상 트랜지스터와, 스타트신호라인에 게이트전극이 연결되고 제1클록신호라인에 제1전극이 연결된 제3보상 트랜지스터를 포함할 수 있다.

제1트랜지스터 내지 제5트랜지스터 그리고 제8트랜지스터 내지 제10트랜지스터 중 적어도 하나는 두 개의 게이트전극이 공통 연결됨과 더불어 소스전극과 드레인전극이 상호 연결된 듀얼 트랜지스터로 이루어질 수 있다.

다른 측면에서 본 발명은 영상을 표시하는 표시패널, 표시패널에 스캔신호를 공급하는 스캔신호 발생회로부, 및 표시패널에 발광신호를 공급하는 발광신호 발생회로부를 포함한다. 발광신호 발생회로부는 QB노드의 전위에 대응하여 제1전압의 발광신호를 출력하는 제1신호 출력 회로부, Q노드의 전위에 대응하여 제2전압의 발광신호를 출력하는 제2신호 출력 회로부, 스타트신호, 제1클록신호 및 제2클록신호를 기반으로 동작하며 QB노드를 제어하는 Q'노드와 Q노드를 제어하는 Q2노드를 갖는 노드 제어 회로부, 및 QB노드, Q노드, Q2노드, Q'노드 중 적어도 하나에 대한 전위를 제어함과 더불어 제1클록신호에 의한 전압 강하를 방지하기 위해 제1측과 제2측 간의 전기적인 커플링을 차단하거나 허용하는 노드 보상 회로부를 포함한다.

제3보상 트랜지스터는 제1클록신호라인과 제1커패시터의 타단 간의 전기적인 커플링을 차단하거나 허용하는 동작을 통해 Q노드의 전압 강하를 방지할 수 있다.

발광신호 발생회로부는 리셋신호라인에 게이트전극이 연결되고 발광신호를 출력하는 출력단자에 제1전극이 연결되고 제1전압라인에 제2전극이 연결된 리셋 트랜지스터를 포함할 수 있다.

본 발명은 신호 발생 장치의 동작 시 노드의 전압 강하 발생을 차단할 수 있는 보상 회로를 추가하여 안정적인 출력을 유지할 수 있는 효과가 있다. 또한, 본 발명은 신호 발생 장치에 포함된 소자들이나 특정 노드로부터 발생하는 스트레스 성분을 저감하여 회로의 구동 안정성과 신뢰성 모두 향상할 수 있는 효과가 있다. 또한, 본 발명은 신호 발생 장치에 포함된 소자들이나 특정 노드로부터 발생하는 스트레스 성분을 저감하여 문턱전압 마진율과 수명을 향상할 수 있는 효과가 있다. 또한, 본 발명은 강건한 신호 발생 장치를 구현할 수 있는 효과가 있다.

도 1은 본 발명의 실시예에 따른 유기전계발광표시장치를 개략적으로 나타낸 블록도이다.
도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이다.
도 3은 본 발명의 실시예에 따른 보상회로를 포함하는 서브 픽셀을 나타낸 등가 회로도이다.
도 4 및 도 5는 도 3의 서브 픽셀을 기반으로 구현될 수 있는 픽셀의 예시도이다.
도 6은 본 발명의 실시예에 따른 게이트인패널 방식 스캔 구동부의 배치예를 나타낸 도면이다.
도 7은 게이트인패널 방식 스캔 구동부와 관련된 장치의 제1 구성 예시도이다.
도 8은 게이트인패널 방식 스캔 구동부와 관련된 장치의 제2 구성예시도이ㄷ다.
도 9는 시프트 레지스터의 제1 구성 예시도이다.
도 10은 시프트 레지스터의 제2 구성 예시도이다.
도 11은 본 발명의 제1실시예에 따라 도 10의 시프트 레지스터를 상세히 나타낸 도면이다.
도 12는 본 발명의 제1실시예에 따라 발광신호 발생회로부들을 상세히 나타낸 블록도이다.
도 13은 본 발명의 제1실시예에 따라 제1스테이지의 발광신호 발생회로부를 상세히 나타낸 제1회로 구성도이다.
도 14는 본 발명의 제1실시예에 따라 제1스테이지의 발광신호 발생회로부를 상세히 나타낸 제2회로 구성도이다.
도 15는 제1스테이지의 발광신호 발생회로부의 동작 설명을 위한 파형 예시도이다.
도 16 내지 도 19는 제3보상 트랜지스터의 유무에 따른 차이점을 설명하기 위한 도면들이다.
도 20은 본 발명의 제2실시예에 따라 제1스테이지의 발광신호 발생회로부를 상세히 나타낸 회로 구성도이다.

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.

본 발명에 따른 표시장치는 텔레비전, 영상 플레이어, 개인용 컴퓨터(PC), 홈시어터, 자동차 전기장치, 스마트폰 등으로 구현될 수 있으며, 이에 한정되는 것은 아니다. 본 발명에 따른 표시장치는 발광표시장치(Light Emitting Display Apparatus: LED), 양자점표시장치(Quantum Dot Display Apparatus; QDD), 액정표시장치(Liquid Crystal Display Apparatus: LCD) 등으로 구현될 수 있다. 이하에서는 설명의 편의를 위해 빛을 직접 발광하는 방식으로 영상을 표현하는 발광표시장치를 일례로 한다. 발광표시장치는 무기 발광다이오드를 기반으로 구현되거나 유기 발광다이오드를 기반으로 구현될 수 있다. 이하에서는 설명의 편의를 위해 유기 발광다이오드를 기반으로 구현된 것을 일례로 설명한다.

아울러, 이하에서 설명되는 장치는 p 타입 박막 트랜지스터를 포함하는 것을 일례로 설명하지만 이는 n 타입 박막 트랜지스터 또는 n 타입과 p 타입이 함께 존재하는 형태로 구현될 수도 있다. 박막 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 박막 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 박막 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, 박막 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다.

n 타입 박막 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 박막 트랜지스터에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. 이와 달리, p 타입 박막 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 박막 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 그러나 박막 트랜지스터의 소스와 드레인은 인가된 전압에 따라 변경될 수 있다. 이를 반영하여, 이하의 설명에서는 소스와 드레인 중 어느 하나를 제1전극, 소스와 드레인 중 나머지 하나를 제2전극으로 설명한다.

도 1은 본 발명의 실시예에 따른 유기전계발광표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이다.

도 1 및 도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 유기전계발광표시장치에는 영상 공급부(110), 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140), 표시패널(150) 및 전원 공급부(180) 등이 포함된다.

영상 공급부(110)(또는 호스트시스템)는 외부로부터 공급된 영상 데이터신호 또는 내부 메모리에 저장된 영상 데이터신호와 더불어 각종 구동신호를 출력한다. 영상 공급부(110)는 데이터신호와 각종 구동신호를 타이밍 제어부(120)에 공급할 수 있다.

타이밍 제어부(120)는 스캔 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC), 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC) 및 각종 동기신호(수직 동기신호인 Vsync, 수평 동기신호인 Hsync) 등을 출력한다.

타이밍 제어부(120)는 데이터 타이밍 제어신호(DDC)와 함께 영상 공급부(110)로부터 공급된 데이터신호(DATA)를 데이터 구동부(140)에 공급한다. 타이밍 제어부(120)는 IC(Integrated Circuit) 형태로 형성되어 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.

스캔 구동부(130)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC) 등에 응답하여 스캔신호(또는 스캔전압)를 출력한다. 스캔 구동부(130)는 스캔라인들(GL1~GLm)을 통해 표시패널(150)에 포함된 서브 픽셀들에 스캔신호를 공급한다. 스캔 구동부(130)는 IC 형태로 형성되거나 게이트인패널(Gate In Panel) 방식으로 표시패널(150) 상에 직접 형성될 수 있으나 이에 한정되지 않는다.

데이터 구동부(140)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC) 등에 응답하여 데이터신호(DATA)를 샘플링 및 래치하고 감마 기준전압을 기반으로 디지털 형태의 데이터신호를 아날로그 형태의 데이터전압으로 변환하여 출력한다.

데이터 구동부(140)는 데이터라인들(DL1~DLn)을 통해 표시패널(150)에 포함된 서브 픽셀들에 데이터전압을 공급한다. 데이터 구동부(140)는 IC 형태로 형성되어 표시패널(150) 상에 실장되거나 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.

전원 공급부(180)는 외부로부터 공급되는 외부 입력전압을 기반으로 고전위의 제1패널전원(EVDD)과 저전위의 제2패널전원(EVSS)을 생성 및 출력한다. 전원 공급부(180)는 제1패널전원 및 제2패널전원(EVDD, EVSS)뿐만아니라 스캔 구동부(130)의 구동에 필요한 전압(예: 스캔하이전압, 스캔로우전압)이나 데이터 구동부(140)의 구동에 필요한 전압(드레인전압, 하프드레인전압) 등을 생성 및 출력할 수 있다.

표시패널(150)은 스캔 구동부(130)와 데이터 구동부(140)를 포함하는 구동부로부터 출력된 스캔신호와 데이터전압을 포함하는 구동신호 그리고 전원 공급부(180)로부터 출력된 제1패널전원 및 제2패널전원(EVDD, EVSS)에 대응하여 영상을 표시한다. 표시패널(150)의 서브 픽셀들은 직접 빛을 발광한다.

표시패널(150)은 유리, 실리콘, 폴리이미드 등 강성 또는 연성을 갖는 기판을 기반으로 제작될 수 있다. 그리고 빛을 발광하는 서브 픽셀들은 적색, 녹색 및 청색을 포함하는 픽셀 또는 적색, 녹색, 청색 및 백색을 포함하는 픽셀로 이루어질 수 있다.

예컨대, 하나의 서브 픽셀(SP)에는 스위칭 트랜지스터(SW)와 구동 트랜지스터, 스토리지 커패시터, 유기 발광다이오드 등을 포함하는 픽셀회로(PC)가 포함된다. 유기전계발광표시장치에서 사용되는 서브 픽셀(SP)은 빛을 직접 발광하는바 회로의 구성이 복잡하다. 또한, 빛을 발광하는 유기 발광다이오드는 물론이고 유기 발광다이오드에 구동전류를 공급하는 구동 트랜지스터 등의 열화를 보상하는 보상회로 등이 다양하다. 따라서, 서브 픽셀(SP)에 포함된 픽셀회로(PC)를 블록형태로 도시하였음을 참조한다.

한편, 위의 설명에서는 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140) 등을 각각 개별적인 구성인 것처럼 설명하였다. 그러나 발광표시장치의 구현 방식에 따라 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140) 중 하나 이상은 하나의 IC 내에 통합될 수 있다.

도 3은 본 발명의 실시예에 따른 보상회로를 포함하는 서브 픽셀을 나타낸 등가 회로도이고, 도 4 및 도 5는 도 3의 서브 픽셀을 기반으로 구현될 수 있는 픽셀의 예시도이다.

도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 보상회로를 포함하는 서브 픽셀은 스위칭 트랜지스터(SW), 센싱 트랜지스터(ST), 구동 트랜지스터(DT), 커패시터(CST), 및 유기 발광다이오드(OLED)를 포함한다.

스위칭 트랜지스터(SW)는 제1A스캔라인(GL1a)에 게이트전극이 연결되고 제1데이터라인(DL1)에 제1전극이 연결되고 구동 트랜지스터(DT)의 게이트전극에 제2전극이 연결된다. 구동 트랜지스터(DT)는 커패시터(CST)에 게이트전극이 연결되고 제1전원라인(EVDD)에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다.

커패시터(CST)는 구동 트랜지스터(DT)의 게이트전극에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 유기 발광다이오드(OLED)는 구동 트랜지스터(DT)의 제2전극에 애노드전극이 연결되고 제2전원라인(EVSS)에 캐소드전극이 연결된다. 센싱 트랜지스터(ST)는 제1B스캔라인(GL1b)에 게이트전극이 연결되고 센싱라인(VREF)에 제1전극이 연결되고 센싱노드인 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다.

센싱 트랜지스터(ST)는 구동 트랜지스터(DT)와 유기 발광다이오드(OLED)의 열화나 문턱전압 등을 보상하기 위해 추가된 보상회로이다. 센싱 트랜지스터(ST)는 구동 트랜지스터(DT)와 유기 발광다이오드(OLED) 사이에 정의된 센싱노드를 통해 센싱값을 취득한다. 센싱 트랜지스터(ST)로부터 취득된 센싱값은 센싱라인(VREF)을 통해 서브 픽셀의 외부에 마련된 외부 보상 회로로 전달된다.

스위칭 트랜지스터(SW)의 게이트전극에 연결된 제1A스캔라인(GL1a)과 센싱 트랜지스터(ST)의 게이트전극에 연결된 제1B스캔라인(GL1b)은 도시된 바와 같이 분리된 구조를 취하거나 공통으로 연결된 구조를 취할 수 있다. 게이트전극 공통 접속 구조는 스캔라인의 개수를 줄일 수 있고 그 결과 보상 회로의 추가에 따른 개구율 감소를 방지할 수 있다.

도 4 및 도 5에 도시된 바와 같이, 본 발명의 실시예에 따른 보상회로를 포함하는 제1 내지 제4서브 픽셀(SP1 ~ SP4)은 하나의 픽셀을 구성하도록 정의될 수 있다. 이때, 제1 내지 제4서브 픽셀(SP1 ~ SP4)은 각각 적색, 녹색, 청색 및 백색을 발광하는 순으로 배치될 수 있으나 이에 한정되지 않는다.

도 4의 제1예시와 같이, 보상회로를 포함하는 제1 내지 제4서브 픽셀(SP1 ~ SP4)은 하나의 센싱라인(VREF)을 공유하도록 접속되고, 제1 내지 제4데이터라인들(DL1 ~ DL4)에 각각 구분되어 접속된 구조를 가질 수 있다.

도 5의 제2예시와 같이, 보상회로를 포함하는 제1 내지 제4서브 픽셀(SP1 ~ SP4)은 하나의 센싱라인(VREF)을 공유하도록 접속되고, 두 개의 서브 픽셀씩 하나의 데이터라인에 공유 접속된 구조를 가질 수 있다. 예컨대, 제1 및 제2서브 픽셀(SP1, SP2)은 제1데이터라인(DL1)을 공유하고 제3 및 제4서브 픽셀(SP3, SP4)은 제2데이터라인(DL2)을 공유할 수 있다.

그러나 도 4 및 도 5는 2가지의 예를 보여준 것일 뿐, 본 발명은 앞서 도시 및 설명되지 않은 다른 구조의 서브 픽셀들을 갖는 표시패널에도 적용 가능하다. 또한, 본 발명은 서브 픽셀 내에 보상회로가 있는 구조 또는 서브 픽셀 내에 보상회로가 없는 구조에도 적용 가능하다.

도 6은 본 발명의 실시예에 따른 게이트인패널 방식 스캔 구동부의 배치예를 나타낸 도면이고, 도 7은 게이트인패널 방식 스캔 구동부와 관련된 장치의 제1 구성 예시도이고, 도 8은 게이트인패널 방식 스캔 구동부와 관련된 장치의 제2 구성예시도이고, 도 9는 시프트 레지스터의 제1 구성 예시도이고, 도 10은 시프트 레지스터의 제2 구성 예시도이다.

도 6에 도시된 바와 같이, 게이트인패널 방식 스캔 구동부(130a, 130b)는 표시패널(150)의 비표시영역(NA)에 배치된다. 스캔 구동부(130a, 130b)는 도 6(a)와 같이 표시패널(150)의 좌우측 비표시영역(NA)에 배치될 수 있다. 또한, 스캔 구동부(130a, 130b)는 도 6(b)와 같이, 표시패널(150)의 상하측 비표시영역(NA)에 배치될 수도 있다.

스캔 구동부(130a, 130b)는 표시영역(AA)의 좌우측 또는 상하측에 위치하는 비표시영역(NA)에 쌍을 이루며 배치된 것을 일례로 도시 및 설명하였으나 좌측, 우측, 상측 또는 하측에 하나만 배치될 수도 있으며, 이에 한정되지 않는다.

도 7에 도시된 바와 같이, 게이트인패널 방식 스캔 구동부(130)는 시프트 레지스터(131)와 레벨 시프터부(135)를 포함할 수 있다. 레벨 시프터부(135)는 타이밍 제어부(120)로부터 출력된 신호들을 기반으로 다수의 클록신호들(Gclk, Eclk)과 스타트신호들(Gvst, Evst) 등을 생성 및 출력한다. 다수의 클록신호들(Gclk, Eclk)은 2상, 4상, 8상 등 위상이 다른 K(K는 2 이상 정수)상의 형태로 생성 및 출력될 수 있다.

시프트 레지스터(131)는 레벨 시프터부(135)로부터 출력된 신호들(Gclk, Eclk, Gvst, Evst) 등을 기반으로 동작하며 표시패널에 형성된 트랜지스터를 턴온 또는 턴오프할 수 있는 스캔신호들(Scan[1] ~ Scan[m])과 발광신호들(Em[1] ~ Em[m])을 출력한다. 시프트 레지스터(131)는 게이트인패널 방식에 의해 표시패널 상에 박막 형태로 형성된다. 따라서, 스캔 구동부(130)에서 표시패널 상에 형성되는 부분은 시프트 레지스터(131)(즉, 도 6에서 130a와 130b는 131에 해당함)일 수 있다.

시프트 레지스터(131)와 달리 레벨 시프터부(135)는 IC 형태로 형성된다. 레벨 시프터부(135)는 도 7과 같이 별도의 IC 형태로 구성될 수 있으며, 도 8과 같이 전원 공급부(180)의 내부나 다른 장치의 내부에 포함될 수도 있다.

도 9 및 도 10에 도시된 바와 같이, 시프트 레지스터(131)는 다수의 스테이지들(STG1 ~ STGm)로 구성된다. 다수의 스테이지들(STG1 ~ STGm)은 종속적으로 접속된 구조를 가지며 적어도 하나의 전단이나 후단의 출력 신호를 입력 신호로 받는다.

도 9에 도시된 제1예시와 같이, 시프트 레지스터(131)의 스테이지들(STG1 ~ STGm)은 스캔신호 발생회로부들(SCAN[1] ~ SCAN[m])과 발광신호 발생회로부들(EM[1] ~ EM[m])을 각각 포함할 수 있다. 일례로, 제1스테이지(STG1)는 제1스캔신호(Scan[1])를 출력하는 제1스캔신호 발생회로부(SCAN[1])와 발광신호(Em[1])를 출력하는 발광신호 발생회로부(EM[1])를 갖는다.

스캔신호 발생회로부들(SCAN[1] ~ SCAN[m])은 표시패널의 스캔라인들을 통해 스캔신호들(Scan[1] ~ Scan[m])을 출력한다. 발광신호 발생회로부들(EM[1] ~ EM[m])은 표시패널의 발광신호라인들을 통해 발광신호들(Em[1] ~ Em[m])을 출력한다.

도 10에 도시된 제2예시와 같이, 시프트 레지스터(131)의 스테이지들(STG1 ~ STGm)은 제1스캔신호 발생회로부들(SCAN1[1] ~ SCAN1[m]), 발광신호 발생회로부들(EM[1] ~ EM[m]), 및 제2스캔신호 발생회로부들(SCAN2[1] ~ SCAN2[m])을 각각 포함할 수 있다. 일례로, 제1스테이지(STG1)는 제1스캔신호(Scan1[1])를 출력하는 제1스캔신호 발생회로부(SCAN1[1]), 발광신호(Em[1])를 출력하는 발광신호 발생회로부(EM[1]), 및 제2스캔신호(Scan2[1])를 출력하는 제2스캔신호 발생회로부(SCAN2[1])를 갖는다.

제1스캔신호 발생회로부들(SCAN1[1] ~ SCAN1[m])은 표시패널의 제1스캔라인들을 통해 제1스캔신호들(Scan1[1] ~ Scan1[m])을 출력한다. 발광신호 발생회로부들(EM[1] ~ EM[m])은 표시패널의 발광신호라인들을 통해 발광신호들(Em[1] ~ Em[m])을 출력한다. 제2스캔신호 발생회로부들(SCAN2[1] ~ SCAN2[m])은 표시패널의 제2스캔라인들을 통해 제2스캔신호들(Scan2[1] ~ Scan2[m])을 출력한다.

제1스캔신호들(Scan1[1] ~ Scan1[m])은 서브 픽셀들 내에 포함된 제A트랜지스터(예: 스위칭 트랜지스터 등)를 구동하기 위한 신호로 사용될 수 있다. 제2스캔신호들(Scan2[1] ~ Scan2[m])은 서브 픽셀들 내에 포함된 제B트랜지스터(예: 센싱 트랜지스터 등)를 구동하기 위한 신호로 사용될 수 있다.

발광신호들(Em[1] ~ Em[m])은 서브 픽셀들 내에 포함된 제C트랜지스터(예: 발광제어 트랜지스터 등)를 구동하기 위한 신호로 사용될 수 있다. 예를 들어, 발광신호들(Em[1] ~ Em[m])을 이용하여 서브 픽셀들의 발광제어 트랜지스터를 제어하면 유기 발광다이오드의 발광시간은 가변된다.

하지만, 도 9 및 도 10의 예시들은 시프트 레지스터(131)의 이해를 돕기 위한 예시이며, 본 발명은 이에 한정되지 않고, 더 다양하고 더 많은 신호를 출력하는 형태로 구현될 수도 있다.

도 11은 본 발명의 제1실시예에 따라 도 10의 시프트 레지스터를 상세히 나타낸 도면이고, 도 12는 본 발명의 제1실시예에 따라 발광신호 발생회로부들을 상세히 나타낸 블록도이고, 도 13은 본 발명의 제1실시예에 따라 제1스테이지의 발광신호 발생회로부를 상세히 나타낸 제1회로 구성도이고, 도 14는 본 발명의 제1실시예에 따라 제1스테이지의 발광신호 발생회로부를 상세히 나타낸 제2회로 구성도이고, 도 15는 제1스테이지의 발광신호 발생회로부의 동작 설명을 위한 파형 예시도이다.

도 11에 도시된 바와 같이, 본 발명의 제1실시예에 따른 시프트 레지스터(131)는 앞서 도 10을 참조하여 설명한 회로부들을 포함한다. 회로부들은 각기 구분된 신호라인들에 연결되는데 이를 상세히 설명하면 다음과 같다.

제1스캔신호들(Scan1[1], Scan1[2])을 출력하는 제1스캔신호 발생회로부들(SCAN1[1], SCAN1[2])은 제1스캔용 스타트신호라인(G1VST), 제1스캔용 하이전압라인(G1VGH), 제1스캔용 리셋신호라인(G1QRST), 제1스캔용 로우전압라인(G1VGL), 및 제1스캔용 클록신호라인들(G1CLK1 ~ G1CLK4)에 각각 연결될 수 있다. 이에 따라, 제1스캔신호 발생회로부들(SCAN1[1], SCAN1[2])은 제1스캔용 스타트신호라인(G1VST), 제1스캔용 하이전압라인(G1VGH), 제1스캔용 리셋신호라인(G1QRST), 제1스캔용 로우전압라인(G1VGL), 및 제1스캔용 클록신호라인들(G1CLK1 ~ G1CLK4)을 통해 전달된 신호들 및 전압들을 기반으로 동작할 수 있다.

발광신호들(Em[1], Em[2])을 출력하는 발광신호 발생회로부들(EM[1], EM[2])은 스타트신호라인(EVST), 리셋신호라인(EQRST), 제1전압라인(또는 하이전압라인)(EVGH), 제2전압라인(또는 로우전압라인)(EVGL), 및 클록신호라인들(ECLK1 ~ ECLK2)에 각각 연결될 수 있다. 이에 따라, 발광신호 발생회로부들(EM[1], EM[2])은 스타트신호라인(EVST), 리셋신호라인(EQRST), 제1전압라인(EVGH), 제2전압라인(EVGL), 및 클록신호라인들(ECLK1 ~ ECLK2)을 통해 전달된 신호들 및 전압들을 기반으로 동작할 수 있다.

제2스캔신호들(Scan2[1], Scan2[2])을 출력하는 제2스캔신호 발생회로부들(SCAN2[1], SCAN2[2])은 제2스캔용 스타트신호라인(G2VST), 제2스캔용 리셋신호라인(G2QRST), 및 제2스캔용 클록신호라인들(G2CLK1 ~ G2CLK4)에 각각 연결될 수 있다. 이에 따라, 제2스캔신호 발생회로부들(SCAN2[1], SCAN2[2])은 제2스캔용 스타트신호라인(G2VST), 제2스캔용 리셋신호라인(G2QRST), 및 제2스캔용 클록신호라인들(G2CLK1 ~ G2CLK4)을 통해 전달된 신호들 및 전압들을 기반으로 동작할 수 있다.

도 12에 도시된 바와 같이, 본 발명의 제1실시예에 따른 발광신호 발생회로부들(EM[1] ~ EM[m])은 종속적으로 접속된 스테이지들(STG1 ~ STGm-1)을 갖는다. 그리고 발광신호 발생회로부들(EM[1] ~ EM[m-1])은 전단의 출력단자를 통해 출력된 신호를 후단의 스타트신호로 입력받는다.

제1스테이지(STG1)의 발광신호 발생회로부(EM[1])의 출력단자(EMO[1])로부터 출력된 발광신호는 제1픽셀 그룹(Pixel[1])에 인가되고, 또한 제2스테이지(STG2)의 발광신호 발생회로부(EM[1])의 스타트신호의 입력단자에도 인가된다. 그러므로 제1스테이지(STG1)의 발광신호 발생회로부(EM[1])는 발광용 스타트신호라인(EVST)에 연결되지만 제2스테이지(STG2)의 발광신호 발생회로부(EM[2])부터는 전단에 위치하는 제1스테이지(STG1)의 발광신호 발생회로부(EM[1])의 출력단자(EMO[1])로부터 출력된 발광신호를 스타트신호로 이용한다.

도 12에서 제1스테이지(STG1)의 발광신호 발생회로부(EM[1])의 출력단자(EMO[1])로부터 출력된 발광신호를 "Start[1]"으로 표현한 것은 제1스테이지(STG1)의 출력 신호가 다음 단의 스타트신호로 이용된다는 것을 보여주기 위함이다. 아울러, 이와 같은 접속 관계와 신호 전달 체계는 제M-2스테이지(STGm-2)와 제M-1스테이지(STGm-1) 간의 관계에서 볼 수 있듯이, 모든 스테이지들(STG1 ~ STGm-1)에 동일하게 적용된다.

도 13에 도시된 바와 같이, 본 발명의 제1실시예에 따른 제1스테이지의 발광신호 발생회로부(EM[1])는 제1A 및 제1B트랜지스터(T1a, T1b) 내지 제10A 및 제10B트랜지스터(T10a, T10b), 제1 내지 제3커패시터(CQ, CQB, CQ'), 제1 내지 제3보상 트랜지스터(Tb1 ~ Tb3)를 포함할 수 있다.

제1A 및 제1B트랜지스터(T1a, T1b) 내지 제10A 및 제10B트랜지스터(T10a, T10b) 내에서, 제6 및 제7트랜지스터(T6, T7)는 신호 출력 회로부에 포함될 수 있다. 그리고 제1A 및 제1B트랜지스터(T1a, T1b) 내지 제5A 및 제5B트랜지스터(T5a, T5b)와 제8A 및 제8B트랜지스터(T8a, T8b) 내지 제10A 및 제10B트랜지스터(T10a, T10b)는 노드 제어 회로부에 포함될 수 있다. 그리고 제1 내지 제3보상 트랜지스터(Tb1 ~ Tb3)는 노드 보상 회로부에 포함될 수 있다.

제1A 및 제1B트랜지스터(T1a, T1b) 내지 제10A 및 제10B트랜지스터(T10a, T10b)와 제1 내지 제3보상 트랜지스터(Tb1 ~ Tb3)는 p 타입 박막 트랜지스터로 구현된 것을 일례로 한다. p 타입 박막 트랜지스터로 구현된 제1트랜지스터(T1a, T1b) 내지 제10트랜지스터(T10a, T10b)와 제1 내지 제3보상 트랜지스터(Tb1 ~ Tb3)는 로우전압이 인가되는 조건에서 턴온되고 하이전압이 인가되는 조건에서 턴오프된다.

제1A트랜지스터(T1a)는 제2클록신호라인(ECLK2)에 게이트전극이 연결되고 스타트신호라인(EVST)에 제1전극이 연결되고 제1B트랜지스터(T1b)의 제1전극에 제2전극이 연결된다. 제1B트랜지스터(T1b)는 제2클록신호라인(ECLK2)에 게이트전극이 연결되고 제1A트랜지스터(T1a)의 제2전극에 제1전극이 연결되고 제2A트랜지스터(T2a)의 제1전극과 Q2노드(Q2N)에 제2전극이 연결된다. 제1A트랜지스터(T1a)와 제1B트랜지스터(T1b)는 제2클록신호라인(ECLK2)을 통해 인가된 제2클록신호에 대응하여 동시에 턴온 또는 턴오프된다.

제2A트랜지스터(T2a)는 제1클록신호라인(ECLK1)에 게이트전극이 연결되고 제1B트랜지스터(T1b)의 제2전극과 Q2노드(Q2N)에 제1전극이 연결되고 제2B트랜지스터(T2B)의 제1전극에 제2전극이 연결된다. 제2B트랜지스터(T2B)는 제1클록신호라인(ECLK1)에 게이트전극이 연결되고 제2A트랜지스터(T2a)의 제2전극에 제1전극이 연결되고 제3A트랜지스터(T3a)의 제1전극에 제2전극이 연결된다. 제2A트랜지스터(T2a)와 제2B트랜지스터(T2b)는 제1클록신호라인(ECLK1)을 통해 인가된 제1클록신호에 대응하여 동시에 턴온 또는 턴오프된다.

제3A트랜지스터(T3a)는 제4B트랜지스터(T4b)의 제2전극과 제2보상 트랜지스터(Tb2)의 제1전극에 게이트전극이 연결되고 제2B트랜지스터(T2b)의 제2전극에 제1전극이 연결되고 제3B트랜지스터(T3b)의 제1전극에 제2전극이 연결된다. 제3B트랜지스터(T3b)는 제4B트랜지스터(T4b)의 제2전극과 제2보상 트랜지스터(Tb2)의 제1전극에 게이트전극이 연결되고 제3A트랜지스터(T3a)의 제2전극에 제1전극이 연결되고 제1전압라인(EVGH)에 제2전극이 연결된다. 제3A트랜지스터(T3a)와 제3B트랜지스터(T3b)는 제4A 및 제4B트랜지스터(T4a, T4b)가 턴온될 경우, 제2전압라인(EVGL)을 통해 인가된 제2전압에 대응하여 동시에 턴온된다.

제4A트랜지스터(T4a)는 제2클록신호라인(ECLK2)에 게이트전극이 연결되고 제2전압라인(EVGL)에 제1전극이 연결되고 제4B트랜지스터(T4b)의 제1전극에 제2전극이 연결된다. 제4B트랜지스터(T4b)는 제2클록신호라인(ECLK2)에 게이트전극이 연결되고 제4A트랜지스터(T4a)의 제2전극에 제1전극이 연결되고 제2보상 트랜지스터(Tb2)의 제1전극과 제3A 및 제3B트랜지스터(T3a, T3b)의 게이트전극에 제2전극이 연결된다. 제4A트랜지스터(T4a)와 제4B트랜지스터(T4b)는 제2클록신호라인(ECLK2)을 통해 인가된 제2클록신호에 대응하여 동시에 턴온 또는 턴오프된다. 제4A 및 제4B트랜지스터(T4a, T4b)는 제1A 및 제1B트랜지스터(T1a, T1b)와 함께 동시에 턴온 또는 턴오프된다.

제5A트랜지스터(T5a)는 Q2노드(Q2N)에 게이트전극이 연결되고 QB노드(QBN)와 제9B트랜지스터(T9b)의 제2전극에 제1전극이 연결되고 제5B트랜지스터(T5b)의 제1전극에 제2전극이 연결된다. 제5B트랜지스터(T5b)는 Q2노드(Q2N)에 게이트전극이 연결되고 제5A트랜지스터(T5a)의 제2전극에 제1전극이 연결되고 제1전압라인(EVGH)에 제2전극이 연결된다. 제5A트랜지스터(T5a)와 제5B트랜지스터(T5b)는 Q2노드(Q2N)의 전위에 대응하여 동시에 턴온 또는 턴오프된다.

제6트랜지스터(T6)는 Q노드(Q)와 제1커패시터(CQ)의 일단에 게이트전극이 연결되고 제2전압라인(EVGL)에 제1전극이 연결되고 제1스테이지의 발광신호 발생회로부(EM[1])의 출력단자(EMO[1])에 제2전극이 연결된다. 제6트랜지스터(T6)는 Q노드(Q)의 전위에 대응하여 턴온 또는 턴오프된다. 제6트랜지스터(T6)는 제2신호 출력 회로부로 정의될 수 있다.

제7트랜지스터(T7)는 QB노드(QBN)에 게이트전극이 연결되고 제1스테이지의 발광신호 발생회로부(EM[1])의 출력단자(EMO[1])에 제1전극이 연결되고 제1전압라인(EVGH)에 제2전극이 연결된다. 제7트랜지스터(T7)는 QB노드(QBN)의 전위에 대응하여 턴온 또는 턴오프된다. 제7트랜지스터(T7)는 제1신호 출력 회로부로 정의될 수 있다.

제8A트랜지스터(T8a)는 제2보상 트랜지스터(Tb2)의 제2전극과 Q'노드(Q'N)에 게이트전극이 연결되고 제1클록신호라인(ECLK1)에 제1전극이 연결되고 제8B트랜지스터(T8b)의 제1전극에 제2전극이 연결된다. 제8B트랜지스터(T8b)는 제2보상 트랜지스터(Tb2)의 제2전극과 Q'노드(Q'N)에 게이트전극이 연결되고 제8A트랜지스터(T8a)의 제2전극에 제1전극이 연결되고 제9A트랜지스터(T9a)의 제1전극에 제2전극이 연결된다. 제8A트랜지스터(T8a)와 제8B트랜지스터(T8b)는 Q'노드(Q'N)의 전위에 대응하여 동시에 턴온 또는 턴오프된다.

제9A트랜지스터(T9a)는 제8B트랜지스터(T8b)의 제2전극에 게이트전극과 제1전극이 연결되고 제9B트랜지스터(T9b)의 제1전극에 제2전극이 연결된다. 제9B트랜지스터(T9b)는 제8B트랜지스터(T8b)의 제2전극에 게이트전극이 연결되고 제9A트랜지스터(T9a)의 제2전극에 제1전극이 연결되고 제5A트랜지스터(T5a)의 제1전극과 QB노드(QBN)에 제2전극이 연결된다. 제9A트랜지스터(T9a)와 제9B트랜지스터(T9b)는 제8A 및 제8B트랜지스터(T8a, T8b)의 전위에 대응하여 동시에 턴온 또는 턴오프된다.

제10A트랜지스터(T10a)는 Q2노드(Q2N)에 게이트전극이 연결되고 제2클록신호라인(ECLK2)에 제1전극이 연결되고 제10B트랜지스터(T10b)의 제1전극에 제2전극이 연결된다. 제10B트랜지스터(T10b)는 Q2노드(Q2N)에 게이트전극이 연결되고 제10A트랜지스터(T10a)의 제2전극에 제1전극이 연결되고 제2보상 트랜지스터(Tb2)의 제1전극에 제2전극이 연결된다. 제10A트랜지스터(T10a)와 제10B트랜지스터(T10b)는 Q2노드(Q2N)의 전위에 대응하여 동시에 턴온 또는 턴오프된다.

제1커패시터(CQ)는 Q노드(QN)에 일단이 연결되고 제3보상 트랜지스터(Tb3)의 제2전극에 타단이 연결된다. 제2커패시터(CQB)는 QB노드(QBN)에 일단이 연결되고 제1전압라인(EVGH)에 타단이 연결된다. 제3커패시터(CQ')는 Q'노드(Q'N)에 일단이 연결되고 제8B트랜지스터(T8b)의 제2전극, 제9A트랜지스터(T9a)의 게이트전극 및 제1전극에 타단이 연결된다.

제1보상 트랜지스터(Tb1)는 제2전압라인(EVGL)에 게이트전극이 연결되고 Q2노드(Q2N), 제1B트랜지스터(T1b)의 제2전극, 제2A트랜지스터(T2a)의 제1전극, 제10A 및 제10B트랜지스터(T10a, T10b)의 게이트전극에 제1전극이 연결되고 Q노드(QN)에 제2전극이 연결된다. 제1보상 트랜지스터(Tb1)는 장치의 동작 이후 제2전압에 의해 턴온 상태를 유지한다. 제1보상 트랜지스터(Tb1)는 제1측의 전극에 연결된 노드와 제2측의 전극에 연결된 노드 간의 전위를 제어하거나 유지하는 제1노드 보상 회로부로 정의될 수 있다.

제2보상 트랜지스터(Tb2)는 제2전압라인(EVGL)에 게이트전극이 연결되고 제4B트랜지스터(T4b)의 제2전극과 제10B트랜지스터(T10b)의 제2전극에 제1전극이 연결되고 Q'노드(Q'N), 제8A 및 제8B트랜지스터(T8a, T8b)의 게이트전극에 제2전극이 연결된다. 제2보상 트랜지스터(Tb2)는 제1보상 트랜지스터(Tb1)와 함께 제2전압라인(EVGL)을 통해 인가된 제2전압에 의해 동시에 턴온 또는 턴오프된다. 제2보상 트랜지스터(Tb2)는 장치의 동작 이후 제2전압에 의해 턴온 상태를 유지한다. 제2보상 트랜지스터(Tb2)는 제1측의 전극에 연결된 노드와 제2측의 전극에 연결된 노드 간의 전위를 제어하거나 유지하는 제2노드 보상 회로부로 정의될 수 있다.

제3보상 트랜지스터(Tb3)는 스타트신호라인(EVST)에 게이트전극이 연결되고 제1클록신호라인(ECLK1)에 제1전극이 연결되고 제1커패시터(CQ)에 제2전극이 연결된다. 제3보상 트랜지스터(Tb3)는 스타트신호라인(EVST)을 통해 인가된 스타트신호에 응답하여 턴온 또는 턴오프되며 제1클록신호라인(ECLK1)을 통해 인가된 제1클록신호를 기반으로 제1커패시터(CQ)를 제어한다. 제3보상 트랜지스터(Tb3)는 제1측의 전극에 연결된 노드와 제2측의 전극에 연결된 노드 간의 전기적인 커플링을 차단하거나 허용하는 제3노드 보상 회로부로 정의될 수 있다.

도 14에 도시된 바와 같이, 본 발명의 제1실시예에 따른 제1스테이지의 발광신호 발생회로부(EM[1])는 제1A 및 제1B트랜지스터(T1a, T1b) 내지 제10A 및 제10B트랜지스터(T10a, T10b), 제1 내지 제3커패시터(CQ, CQB, CQ'), 제1 내지 제3보상 트랜지스터(Tb1 ~ Tb3), 제1A 및 제1B리셋 트랜지스터(TRa, TRb)를 포함할 수 있다.

제1A리셋 트랜지스터(TRa)는 리셋신호라인(EQRST)에 게이트전극이 연결되고 제1스테이지의 발광신호 발생회로부(EM[1])의 출력단자(EMO[1])에 제1전극이 연결되고 제1B리셋 트랜지스터(TRb)의 제1전극에 제2전극이 연결된다. 제1B리셋 트랜지스터(TRb)는 리셋신호라인(EQRST)에 게이트전극이 연결되고 제1A리셋 트랜지스터(TRa)의 제2전극에 제1전극이 연결되고 제1전압라인(EVGH)에 제2전극이 연결된다.

제1A리셋 트랜지스터(TRa)와 제1B리셋 트랜지스터(TRb)는 리셋신호라인(EQRST)을 통해 인가된 리셋신호에 대응하여 턴온 또는 턴오프된다. 제1A 및 제1B리셋 트랜지스터(TRa, TRb)가 턴온될 경우, 제1스테이지의 발광신호 발생회로부(EM[1])의 출력단자(EMO[1])는 제1전압라인(EVGH)을 통해 인가된 제1전압을 기반으로 하이전압의 발광신호를 출력한다.

도 13 내지 도 15에 도시된 바와 같이, 스타트신호라인(EVST)을 통해 인가되는 스타트신호(Evst)는 3수평시간(3H) 동안 하이전압을 발생하는 형태를 가질 수 있다. 제2클록신호라인(ECLK2)을 통해 인가되는 제2클록신호(Eclk2)는 스타트신호의 하이전압 시점에 동기하여 로우전압과 하이전압이 1수평시간(1H)의 주기로 교번 발생하는 형태를 가질 수 있다. 제1클록신호라인(ECLK1)을 통해 인가되는 제1클록신호(Eclk1)는 스타트신호의 하이전압 시점에 동기하여 하이전압과 로우전압이 1수평시간(1H)의 주기로 교번 발생하는 형태를 가질 수 있다. 즉, 제2클록신호(Eclk2)와 제1클록신호(Eclk1)는 하이전압과 로우전압이 역상으로 발생될 수 있다.

제1스테이지의 발광신호 발생회로부(EM[1])에 포함된 소자들은 스타트신호(Evst), 제1클록신호(Eclk1), 제2클록신호(Eclk2), 제1전압(Vgh) 및 제2전압(Vgl)에 대응하여 동작한다.

제1스테이지의 발광신호 발생회로부(EM[1])에 포함된 소자들의 동작에 의해, Q노드(QN)는 하이전압으로 충전되는 기간을 갖고, Q'노드(Q'N) 및 QB노드(QBN)는 로우전압으로 방전되는 기간을 갖는다. 이때, QB노드(QBN)는 스타트신호(Evst) 대비 1수평시간(1H) 지연된 역상 형태의 로우전압을 3수평시간(3H) 동안 유지할 수 있다.

제6트랜지스터(T6)는 Q노드(QN)의 전위에 대응하여 턴온 또는 턴오프되고, 제7트랜지스터(T7)는 QB노드(QBN)의 전위에 대응하여 턴온 또는 턴오프된다. Q노드(QN)의 전위가 하이전압을 유지할 경우, QB노드(QBN)의 전위는 로우전압을 유지할 수 있다.

제7트랜지스터(T7)는 QB노드(QBN)의 로우전압에 대응하여 턴온되므로, 제1전압라인(EVGH)을 통해 인가된 제1전압(Vgh)은 제1스테이지의 발광신호 발생회로부(EM[1])의 출력단자(EMO[1])를 통해 출력된다. 그 결과, 제1스테이지의 발광신호 발생회로부(EM[1])의 출력단자(EMO[1])는 제1전압라인(EVGH)을 통해 인가된 제1전압(Vgh)을 기반으로 적어도 3수평시간(3H) 동안 하이전압의 발광신호(Em[1])를 출력한 후 로우전압의 발광신호(Em[1])로 전환된다.

제1스테이지의 발광신호 발생회로부(EM[1])에 포함된 소자들은 위와 같이 동작하게 됨에 따라 바이어스 스트레스(Bias Stress)를 받을 수 있다. 바이어스 스트레스는 소자들의 문턱전압과 더불어 수명에 관계한다.

제1스테이지의 발광신호 발생회로부(EM[1])에 포함된 소자들은 소스-드레인 전극을 통한 하이전압의 전달 동작으로 인하여 HJTS(High Junction Temperature Stress)를 받는 소자, 게이트전극을 통한 하이전압의 인가로 인하여 PBTS (Positive Bias Temperature Stress)를 받는 소자, 게이트전극을 통한 로우전압의 인가로 인하여 NBTS (Negative Bias Temperature Stress)를 받는 소자로 구분될 수 있다.

그런데 제1스테이지의 발광신호 발생회로부(EM[1])에 포함된 소자들은 발광신호(Em[1])의 듀티(Duty)를 낮추는 듀티 가변 동작 시 제3A 및 제3B트랜지스터(T3a, T3b)를 제외한 다른 트랜지스터들이 받는 스트레스의 양상이 다음과 같이 변하게 된다.

제1A 및 제1B트랜지스터(T1a, T1b)는 높은 듀티에서 PBTS를 받지만 낮은 듀티에서 NBTS를 받는 트랜지스터에 해당한다. 제2A 및 제2B트랜지스터(T1a, T1b)는 높은 듀티에서 HJTS를 받지만 낮은 듀티에서 NBTS를 받는 트랜지스터에 해당한다. 제4A 및 제4B트랜지스터(T4a, T4b)는 높은 듀티에서 HJTS를 받지만 낮은 듀티에서 PBTS를 받는 트랜지스터에 해당한다. 제5A 및 제5B트랜지스터(T5a, T5b)는 높은 듀티에서 NBTS를 받지만 낮은 듀티에서 HJTS를 받는 트랜지스터에 해당한다. 제6A 및 제6B트랜지스터(T6a, T6b)는 높은 듀티에서 NBTS를 받지만 낮은 듀티에서 HJTS를 받는 트랜지스터에 해당한다. 제7트랜지스터(T7)는 높은 듀티에서 HJTS를 받지만 낮은 듀티에서 NBTS를 받는 트랜지스터에 해당한다. 제8A 및 제8B트랜지스터(T8a, T8b)는 높은 듀티에서 HJTS를 받지만 낮은 듀티에서 NBTS를 받는 트랜지스터에 해당한다. 제9A 및 제9B트랜지스터(T9a, T9b)는 높은 듀티에서 NBTS를 받지만 낮은 듀티에서 HJTS를 받는 트랜지스터에 해당한다.

제1보상 트랜지스터(Tb1)와 제2보상 트랜지스터(Tb2)는 제1스테이지의 발광신호 발생회로부(EM[1])에 포함된 소자들의 바이어스 스트레스 저감을 위해 노드 사이에 추가된 소자이다. 제1보상 트랜지스터(Tb1)와 제2보상 트랜지스터(Tb2)는 양단의 노드 제어(양단의 전압 제어)를 통해 앞서 언급된 소자들이 직접적으로 받는 바이어스 스트레스를 저감할 수 있다.

앞서 언급한 소자들과 달리, 제10A 및 제10B트랜지스터(T10a, T10)는 높은 듀티에서 NBTS를 받지만 낮은 듀티에서 PBTS와 HJTS를 받는 트랜지스터에 해당한다. 제3보상 트랜지스터(Tb3)는 제1스테이지의 발광신호 발생회로부(EM[1])의 듀티(Duty)를 낮추는 듀티 가변 동작 시, 제10A 및 제10B트랜지스터(T10a, T10)가 동시에 받을 수 있는 PBTS와 HJTS로 인한 Q노드(QN)의 전압 강하를 방지하여 하이전압의 발광신호(Em[1])의 출력을 유지하도록 한다. 제3보상 트랜지스터(Tb3)는 제1클록신호라인(ECLK1)과 제1커패시터(CQ)의 타단 간의 전기적인 커플링을 차단하거나 허용하는 동작을 통해 Q노드(QN)의 전압 강하를 방지할 수 있다.

제1보상 트랜지스터(Tb1) 내지 제3보상 트랜지스터(Tb3)는 소자들이나 특정 노드로부터 발생하는 스트레스 성분을 저감하여 문턱전압 마진율과 수명을 향상할 수 있음은 물론이고 회로의 구동 안정성과 신뢰성을 모두 향상할 수 있도록 동작할 수 있다.

도 16 내지 도 19는 제3보상 트랜지스터의 유무에 따른 차이점을 설명하기 위한 도면들이다.

도 16에 도시된 바와 같이, 제3보상 트랜지스터(Tb3)는 스타트신호라인(EVST)을 통해 인가된 스타트신호에 응답하여 턴온 또는 턴오프된다. 제3보상 트랜지스터(Tb3)는 로직하이의 스타트신호가 인가되면 턴오프되고, 로직로우의 스타트신호가 인가되면 턴온된다.

제3보상 트랜지스터(Tb3)는 Q2노드(Q2N)의 전위가 로직하이일 때, 제1클록신호라인(ECLK1)을 통해 인가되는 클록신호에 의한 Q노드(QN)의 커플링(Coupling)을 차단하는 동작을 할 수 있다. 또한, 제3보상 트랜지스터(Tb3)는 Q2노드(Q2N)의 전위가 로직로우일 때, 제1클록신호라인(ECLK1)을 통해 인가되는 클록신호에 의한 Q노드(QN)의 커플링(Coupling)을 허용(적용)하는 동작을 할 수 있다.

이와 같은 동작 의해, Q2노드(Q2N)의 전위가 로직하이일 때, 로직하이의 스타트신호가 인가되더라도 제3보상 트랜지스터(Tb3)가 턴오프되고, 제1클록신호라인(ECLK1)과 Q노드(QN) 간의 커플링은 차단될 수 있다. 그 결과, 본 발명의 제1실시예에 따른 제1스테이지의 발광신호 발생회로부(EM[1])는 하이전압의 발광신호(Em[1])를 정상적으로 유지할 수 있다.

그러나 도 17 및 도 18에 도시된 바와 같이, 제3보상 트랜지스터를 삭제하면, Q2노드(Q2N)의 전위가 로직하이일 때도 제1클록신호라인(ECLK1)과 Q노드(QN) 간의 커플링을 허용하게 된다. 이 경우, Q노드(QN)의 전위는 강하하게 되고, 제10A 및 제10B트랜지스터(T10a, T10)가 받는 PBTS로 인하여 Q'노드(Q'N)의 전위가 상승하게 된다. 이에 따라, 제7트랜지스터(T7), 제8A 및 제8B트랜지스터(T7, T8a, T8b)는 턴온에 필요한 전위를 공급받지 못하게 되는 전압 부족 현상을 겪을 수 있다. 그 결과, 제1스테이지의 발광신호 발생회로부(EM[1])는 하이전압의 발광신호(Em[1])를 정상적으로 유지할 수 없게 되거나 비정상적인 이상 출력을 할 수 있다.

위의 설명을 통해 알 수 있듯이, 제3보상 트랜지스터(Tb3)는 제1스테이지의 발광신호 발생회로부(EM[1])가 하이전압의 발광신호(Em[1])를 정상적으로 출력할 수 있도록 한다. 이를 위해, 제3보상 트랜지스터(Tb3)는 제10A 및 제10B트랜지스터(T10a, T10)가 받는 PBTS와 제1클록신호라인(ECLK1)을 통해 인가되는 제1클록신호의 트랜지션(transition)에 의해 Q노드(QN)의 전위가 강하하는 것을 방지하는 역할을 한다.

도 19(a)는 제3보상 트랜지스터와 같은 노드 보상 회로부가 미존재하는 제1스테이지의 발광신호 발생회로부의 출력 파형도이고, 도 19(b)는 제3보상 트랜지스터와 같은 노드 보상 회로부가 존재하는 제1스테이지의 발광신호 발생회로부의 출력 파형도이다.

양자의 비교를 통해 알 수 있듯이, 제3보상 트랜지스터와 같은 노드 보상 회로부가 존재하지 않을 경우(도 19a), 특정 조건에서 노드의 전압 강하가 발생하여 정상적인 출력을 기대할 수 없음을 알 수 있다. 이와 달리, 제3보상 트랜지스터와 같은 노드 보상 회로부가 존재할 경우(도 19b), 특정 조건에서 노드의 전압 강하가 발생할 수 있는 여지를 차단하여 정상적인 출력을 기대할 수 있음을 알 수 있다.

도 20은 본 발명의 제2실시예에 따라 제1스테이지의 발광신호 발생회로부를 상세히 나타낸 회로 구성도이다.

도 20에 도시된 바와 같이, 본 발명의 제2실시예에 따른 제1스테이지의 발광신호 발생회로부(EM[1])는 제1트랜지스터(T1) 내지 제10트랜지스터(T10), 제1 내지 제3커패시터(CQ, CQB, CQ'), 제1 내지 제3보상 트랜지스터(Tb1 ~ Tb3) 및 리셋 트랜지스터(TR)를 포함할 수 있다.

앞서, 제1실시예에서는 제1 내지 제3보상 트랜지스터(Tb1 ~ Tb3), 제6트랜지스터(T6) 및 제7트랜지스터(T7)를 제외한 제1트랜지스터(T1) 내지 제5트랜지스터(T5), 제8트랜지스터(T8) 내지 제10트랜지스터(T10)가 한 쌍의 트랜지스터들로 구현된 것을 일례로 하였다. 제1실시예에서 도시 및 설명한 바와 같은 트랜지스터 구조는 전류 누설(Current Leakage)을 방지하고 구동 신뢰성을 향상하기 위해 사용된다. 제1트랜지스터(T1) 내지 제5트랜지스터(T5), 제8트랜지스터(T8) 내지 제10트랜지스터(T10)와 같이 두 개의 게이트전극이 공통연결됨과 더불어 소스전극과 드레인전극이 연결된 구조는 듀얼 트랜지스터 등으로 명명될 수 있다.

그러나 본 발명의 제2실시예의 도면을 통해 알 수 있듯이, 제1스테이지의 발광신호 발생회로부(EM[1])는 제1트랜지스터(T1) 내지 제5트랜지스터(T5), 제8트랜지스터(T8) 내지 제10트랜지스터(T10)가 한 쌍이 아닌 하나로 이루어진 싱글 트랜지스터로 구현될 수도 있다.

하지만, 이 또한 하나의 예시일 뿐, 전류 누설을 방지하고 구동 신뢰성을 향상하기 위해 제1실시예와 제2실시예를 결합하여 일부 트랜지스터는 듀얼 트랜지스터로 다른 일부 트랜지스터는 싱글 트랜지스터로 구성할 수도 있다. 그러므로 본 발명의 제1스테이지의 발광신호 발생회로부(EM[1])는 싱글 트랜지스터, 듀얼 트랜지스터 또는 싱글 트랜지스터와 듀얼 트랜지스터를 결합한 형태로 구현될 수 있다.

이상 본 발명은 신호 발생 장치의 동작 시 노드의 전압 강하 발생을 차단할 수 있는 보상 회로를 추가하여 안정적인 출력을 유지할 수 있는 효과가 있다. 또한, 본 발명은 신호 발생 장치에 포함된 소자들이나 특정 노드로부터 발생하는 스트레스 성분을 저감하여 회로의 구동 안정성과 신뢰성 모두 향상할 수 있는 효과가 있다. 또한, 본 발명은 신호 발생 장치에 포함된 소자들이나 특정 노드로부터 발생하는 스트레스 성분을 저감하여 문턱전압 마진율과 수명을 향상할 수 있는 효과가 있다. 또한, 본 발명은 강건한 신호 발생 장치를 구현할 수 있는 효과가 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

130: 스캔 구동부 150: 표시패널
131: 시프트 레지스터 135: 레벨 시프터부
T1: 제1트랜지스터 T10: 제10트랜지스터
Tb1: 제1보상 트랜지스터 Tb2: 제2보상 트랜지스터
Tb3: 제3보상 트랜지스터
SCAN[1] ~ SCAN[m]: 스캔신호 발생회로부들
EM[1] ~ EM[m]: 발광신호 발생회로부들

Claims

QB노드의 전위에 대응하여 제1전압의 발광신호를 출력하는 제1신호 출력 회로부;
Q노드의 전위에 대응하여 제2전압의 발광신호를 출력하는 제2신호 출력 회로부;
스타트신호, 제1클록신호 및 제2클록신호를 기반으로 동작하며 상기 QB노드를 제어하는 Q'노드와 상기 Q노드를 제어하는 Q2노드를 갖는 노드 제어 회로부; 및
상기 QB노드, 상기 Q노드, 상기 Q2노드, 상기 Q'노드 중 적어도 하나에 대한 전위를 제어함과 더불어 상기 제1클록신호에 의한 전압 강하를 방지하는 노드 보상 회로부를 포함하는 발광신호 발생회로부.
제1항에 있어서,
상기 노드 보상 회로부는
상기 스타트신호에 대응하여 상기 제1클록신호를 전달하는 제1클록신호라인과 상기 Q노드 간의 커플링을 차단 또는 허용하는 동작을 수행하는 보상 트랜지스터를 포함하는 발광신호 발생회로부.
제1항에 있어서,
상기 노드 보상 회로부는
상기 Q2노드의 전위가 하이일 때, 상기 제1클록신호를 전달하는 제1클록신호라인과 상기 Q노드 간의 커플링을 차단하고,
상기 Q2노드의 전위가 로우일 때, 상기 제1클록신호를 전달하는 제1클록신호라인과 상기 Q노드 간의 커플링을 허용하는 보상 트랜지스터를 포함하는 발광신호 발생회로부.
제1항에 있어서,
상기 노드 보상 회로부는
상기 제2전압을 기반으로 상기 Q노드와 상기 Q2노드 사이의 전위를 제어하는 동작을 수행하는 제1보상 트랜지스터와,
상기 제2전압을 기반으로 상기 Q'노드의 전위를 제어하는 동작을 수행하는 제2보상 트랜지스터와,
상기 스타트신호에 대응하여 상기 제1클록신호를 전달하는 제1클록신호라인과 상기 Q노드 간의 커플링을 차단 또는 허용하는 동작을 수행하는 제3보상 트랜지스터를 포함하는 발광신호 발생회로부.
제1항에 있어서,
상기 노드 제어 회로부는
상기 제2클록신호를 전달하는 제2클록신호라인에 게이트전극이 연결되고 상기 스타트신호를 전달하는 스타트신호라인에 제1전극이 연결되고 상기 Q2노드에 제2전극이 연결된 제1트랜지스터와,
상기 제1클록신호를 전달하는 제1클록신호라인에 게이트전극이 연결되고 상기 제1트랜지스터의 제2전극과 상기 Q2노드에 제1전극이 연결된 제2트랜지스터와,
상기 제2트랜지스터의 제2전극에 제1전극이 연결되고 상기 제1전압을 전달하는 제1전압라인에 제2전극이 연결된 제3트랜지스터와,
상기 제2클록신호라인에 게이트전극이 연결되고 상기 제2전압을 전달하는 제2전압라인에 제1전극이 연결되고 상기 제3트랜지스터의 게이트전극에 제2전극이 연결된 제4트랜지스터와,
상기 Q2노드에 게이트전극이 연결되고 상기 QB노드에 제1전극이 연결되고 상기 제1전압라인에 제2전극이 연결된 제5트랜지스터와,
상기 Q'노드에 게이트전극이 연결되고 상기 제1클록신호라인에 제1전극이 연결된 제8트랜지스터와,
상기 제8트랜지스터의 제2전극에 게이트전극과 제1전극이 연결되고 상기 제5트랜지스터의 제1전극과 상기 QB노드에 제2전극이 연결된 제9트랜지스터와,
상기 Q2노드에 게이트전극이 연결되고 상기 제2클록신호라인에 제1전극이 연결되고 상기 제4트랜지스터의 제2전극에 제2전극이 연결된 제10트랜지스터를 포함하는 발광신호 발생회로부.
제5항에 있어서,
상기 제1신호 출력 회로부는
상기 QB노드에 게이트전극이 연결되고 발광신호를 출력하는 출력단자에 제1전극이 연결되고 상기 제1전압을 전달하는 제1전압라인에 제2전극이 연결된 제7트랜지스터를 포함하고,
상기 제2신호 출력 회로부는
상기 Q노드에 게이트전극이 연결되고 상기 제2전압을 전달하는 제2전압라인에 제1전극이 연결되고 상기 발광신호를 출력하는 출력단자에 제2전극이 연결된 제6트랜지스터를 포함하는 발광신호 발생회로부.
제5항에 있어서,
상기 노드 제어 회로부는
상기 Q노드에 일단이 연결된 제1커패시터와,
상기 QB노드에 일단이 연결되고 상기 제1전압라인에 타단이 연결된 제2커패시터와,
상기 Q'노드에 일단이 연결되고 상기 제8트랜지스터의 제2전극과 상기 제9트랜지스터의 게이트전극 및 제1전극에 타단이 연결된 제3커패시터를 포함하는 발광신호 발생회로부.
제7항에 있어서,
상기 노드 보상 회로부는
상기 제1전압라인에 게이트전극이 연결되고 상기 Q2노드에 제1전극이 연결되고 상기 Q노드에 제2전극이 연결된 제1보상 트랜지스터와,
상기 제1전압라인에 게이트전극이 연결되고 상기 제10트랜지스터의 제2전극과 상기 제4트랜지스터의 제2전극에 제1전극이 연결되고 상기 Q'노드에 제2전극이 연결된 제2보상 트랜지스터와,
상기 스타트신호라인에 게이트전극이 연결되고 상기 제1클록신호라인에 제1전극이 연결된 제3보상 트랜지스터를 포함하는 발광신호 발생회로부.
제5항에 있어서,
상기 제1트랜지스터 내지 상기 제5트랜지스터 그리고 상기 제8트랜지스터 내지 상기 제10트랜지스터 중 적어도 하나는
두 개의 게이트전극이 공통 연결됨과 더불어 소스전극과 드레인전극이 상호 연결된 듀얼 트랜지스터로 이루어진 발광신호 발생회로부.
영상을 표시하는 표시패널;
상기 표시패널에 스캔신호를 공급하는 스캔신호 발생회로부; 및
상기 표시패널에 발광신호를 공급하는 발광신호 발생회로부를 포함하고,
상기 발광신호 발생회로부는
QB노드의 전위에 대응하여 제1전압의 발광신호를 출력하는 제1신호 출력 회로부, Q노드의 전위에 대응하여 제2전압의 발광신호를 출력하는 제2신호 출력 회로부, 스타트신호, 제1클록신호 및 제2클록신호를 기반으로 동작하며 상기 QB노드를 제어하는 Q'노드와 상기 Q노드를 제어하는 Q2노드를 갖는 노드 제어 회로부, 및
상기 QB노드, 상기 Q노드, 상기 Q2노드, 상기 Q'노드 중 적어도 하나에 대한 전위를 제어함과 더불어 상기 제1클록신호에 의한 전압 강하를 방지하는 노드 보상 회로부를 포함하는 발광표시장치.
제10항에 있어서,
상기 노드 보상 회로부는
상기 스타트신호에 대응하여 상기 제1클록신호를 전달하는 제1클록신호라인과 상기 Q노드 간의 커플링을 차단 또는 허용하는 동작을 수행하는 보상 트랜지스터를 포함하는 발광표시장치.
제10항에 있어서,
상기 노드 보상 회로부는
상기 Q2노드의 전위가 하이일 때, 상기 제1클록신호를 전달하는 제1클록신호라인과 상기 Q노드 간의 커플링을 차단하고,
상기 Q2노드의 전위가 로우일 때, 상기 제1클록신호를 전달하는 제1클록신호라인과 상기 Q노드 간의 커플링을 허용하는 보상 트랜지스터를 포함하는 발광표시장치.
제10항에 있어서,
상기 노드 제어 회로부는
상기 제2클록신호를 전달하는 제2클록신호라인에 게이트전극이 연결되고 상기 스타트신호를 전달하는 스타트신호라인에 제1전극이 연결되고 상기 Q2노드에 제2전극이 연결된 제1트랜지스터와,
상기 제1클록신호를 전달하는 제1클록신호라인에 게이트전극이 연결되고 상기 제1트랜지스터의 제2전극과 상기 Q2노드에 제1전극이 연결된 제2트랜지스터와,
상기 제2트랜지스터의 제2전극에 제1전극이 연결되고 상기 제1전압을 전달하는 제1전압라인에 제2전극이 연결된 제3트랜지스터와,
상기 제2클록신호라인에 게이트전극이 연결되고 상기 제2전압을 전달하는 제2전압라인에 제1전극이 연결되고 상기 제3트랜지스터의 게이트전극에 제2전극이 연결된 제4트랜지스터와,
상기 Q2노드에 게이트전극이 연결되고 상기 QB노드에 제1전극이 연결되고 상기 제1전압라인에 제2전극이 연결된 제5트랜지스터와,
상기 Q'노드에 게이트전극이 연결되고 상기 제1클록신호라인에 제1전극이 연결된 제8트랜지스터와,
상기 제8트랜지스터의 제2전극에 게이트전극과 제1전극이 연결되고 상기 제5트랜지스터의 제1전극과 상기 QB노드에 제2전극이 연결된 제9트랜지스터와,
상기 Q2노드에 게이트전극이 연결되고 상기 제2클록신호라인에 제1전극이 연결되고 상기 제4트랜지스터의 제2전극에 제2전극이 연결된 제10트랜지스터를 포함하는 발광표시장치.
제13항에 있어서,
상기 제1신호 출력 회로부는
상기 QB노드에 게이트전극이 연결되고 발광신호를 출력하는 출력단자에 제1전극이 연결되고 상기 제1전압을 전달하는 제1전압라인에 제2전극이 연결된 제7트랜지스터를 포함하고,
상기 제2신호 출력 회로부는
상기 Q노드에 게이트전극이 연결되고 상기 제2전압을 전달하는 제2전압라인에 제1전극이 연결되고 상기 발광신호를 출력하는 출력단자에 제2전극이 연결된 제6트랜지스터를 포함하는 발광표시장치.
제13항에 있어서,
상기 노드 제어 회로부는
상기 Q노드에 일단이 연결된 제1커패시터와,
상기 QB노드에 일단이 연결되고 상기 제1전압라인에 타단이 연결된 제2커패시터와,
상기 Q'노드에 일단이 연결되고 상기 제8트랜지스터의 제2전극과 상기 제9트랜지스터의 게이트전극 및 제1전극에 타단이 연결된 제3커패시터를 포함하는 발광표시장치.
제15항에 있어서,
상기 노드 보상 회로부는
상기 제1전압라인에 게이트전극이 연결되고 상기 Q2노드에 제1전극이 연결되고 상기 Q노드에 제2전극이 연결된 제1보상 트랜지스터와,
상기 제1전압라인에 게이트전극이 연결되고 상기 제10트랜지스터의 제2전극과 상기 제4트랜지스터의 제2전극에 제1전극이 연결되고 상기 Q'노드에 제2전극이 연결된 제2보상 트랜지스터와,
상기 스타트신호라인에 게이트전극이 연결되고 상기 제1클록신호라인에 제1전극이 연결된 제3보상 트랜지스터를 포함하는 발광표시장치.
제16항에 있어서,
상기 제3보상 트랜지스터는
상기 제1클록신호라인과 상기 제1커패시터의 타단 간의 전기적인 커플링을 차단하거나 허용하는 동작을 통해 상기 Q노드의 전압 강하를 방지하는 발광표시장치.
제13항에 있어서,
상기 발광신호 발생회로부는
리셋신호라인에 게이트전극이 연결되고 발광신호를 출력하는 출력단자에 제1전극이 연결되고 상기 제1전압라인에 제2전극이 연결된 리셋 트랜지스터를 포함하는 발광표시장치.