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KR102518803B1 - 반도체 패키지 - Google Patents

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KR102518803B1
KR102518803B1 KR1020180127736A KR20180127736A KR102518803B1 KR 102518803 B1 KR102518803 B1 KR 102518803B1 KR 1020180127736 A KR1020180127736 A KR 1020180127736A KR 20180127736 A KR20180127736 A KR 20180127736A KR 102518803 B1 KR102518803 B1 KR 102518803B1
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semiconductor chip
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chip
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김태훈
홍지석
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삼성전자주식회사
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Abstract

반도체 패키지를 제공한다. 이 반도체 패키지는 상부 절연 층 및 상부 패드를 포함하는 하부 구조물; 및 상기 상부 절연 층과 접촉하며 결합되는 하부 절연 층 및 상기 상부 패드와 접촉하며 결합되는 하부 패드를 포함하는 반도체 칩을 포함한다. 상기 반도체 칩은 서로 대향하는 전면 및 후면, 상기 전면의 가장자리로부터 상기 후면의 가장자리로 연장되는 측면을 포함한다. 상기 반도체 칩의 상기 측면은 상기 측면의 일부분으로부터 리세스된 부분을 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명의 기술적 사상은 반도체 패키지에 관한 것이다.
전자 제품의 고용량, 박형화 및 소형화에 대한 수요가 많아짐에 따라 다양한 형태의 반도체 패키지가 개발되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 두께를 감소시킬 수 있는 반도체 패키지를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 불량 없이 반도체 칩을 실장할 수 있는 반도체 패키지를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 패키지를 제공한다. 이 반도체 패키지는 상부 절연 층 및 상부 패드를 포함하는 하부 구조물; 및 상기 상부 절연 층과 접촉하며 결합되는 하부 절연 층 및 상기 상부 패드와 접촉하며 결합되는 하부 패드를 포함하는 반도체 칩을 포함한다. 상기 반도체 칩은 서로 대향하는 전면 및 후면, 상기 전면의 가장자리로부터 상기 후면의 가장자리로 연장되는 측면을 포함한다. 상기 반도체 칩의 상기 측면은 상기 측면의 일부분으로부터 리세스된 부분을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 패키지를 제공한다. 이 반도체 패키지는 하부 구조물; 및 서로 대향하는 전면 및 후면을 갖는 반도체 칩을 포함한다. 상기 하부 구조물은 하부 패드 및 하부 절연 층을 포함하고, 상기 반도체 칩은 상기 반도체 칩의 상기 전면에 배치되는 상부 패드 및 상부 절연 층을 포함하고, 상기 하부 패드는 상기 상부 패드와 접촉하며 결합되고, 상기 하부 절연 층은 상기 상부 절연 층과 접촉하며 결합되고, 상기 반도체 칩의 상기 전면은 상기 반도체 칩의 상기 후면 보다 작은 폭을 갖는다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 패키지를 제공한다. 이 반도체 패키지는 하부 구조물; 및 상기 하부 구조물 상의 복수의 반도체 칩들을 포함한다. 상기 복수의 반도체 칩들은 직접적으로 접촉하는 제1 및 제2 반도체 칩들을 포함하고, 상기 제1 반도체 칩은 서로 대향하는 전면 및 후면을 포함하고, 상기 제2 반도체 칩은 서로 대향하는 전면 및 후면을 포함하고, 상기 제2 반도체 칩은 상기 제1 반도체 칩 상에 배치되고, 상기 제1 반도체 칩은 상기 제1 반도체 칩의 상기 후면에 형성되는 상부 절연 층 및 상부 패드를 포함하고, 상기 제2 반도체 칩은 상기 제2 반도체 칩의 상기 전면에 형성되는 하부 절연 층 및 하부 패드를 포함하고, 상기 하부 절연 층 및 상기 상부 절연 층은 서로 접촉하며 결합되고, 상기 하부 패드 및 상기 상부 패드는 서로 접촉하며 결합되고, 상기 제2 반도체 칩의 상기 전면은 상기 제2 반도체 칩의 상기 후면 보다 작은 폭을 갖는다.
본 발명의 기술적 사상의 실시예 들에 따르면, 서로 직접적으로 접촉하면서 결합되는 패드들 및 서로 직접적으로 접촉하면서 결합되는 절연 층들을 포함하는 반도체 패키지를 제공할 수 있다. 따라서, 상기 패드들 및 상기 절연 층들은 칩들을 결합시키거나, 또는 반도체 칩과 인터포저를 결합시킬 수 있다. 칩들 또는 칩과 인터포저가 이와 같은 패드들 및 절연 층들을 이용하여 결합됨으로써, 반도체 패키지의 두께를 감소시킬 수 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 직접적으로 결합되는 칩들 사이에서, 상대적으로 상부에 위치하는 상부 칩은 리세스된 측면 부분을 포함할 수 있다. 이와 같은 리세스된 측면 부분을 갖는 상부 칩은 서로 직접적으로 접촉하는 하부 칩 및 상부 칩을 포함하는 반도체 패키지를 형성하는 과정에서 발생하는 불량을 최소화 또는 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 예시적인 예를 나타내는 단면도이다.
도 2 내지 도 5는 도 1의 'A'로 표시된 부분의 다양한 예들을 나타내는 부분 확대도들이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 나타내는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 나타내는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 나타내는 단면도이다.
도 9는 도 8의 'B'로 표시된 부분을 확대한 부분 확대도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 나타내는 단면도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 패키지를 형성하는 방법의 예시적인 예를 나타낸 공정 흐름도이다.
도 12a 내지 도 12d는 본 발명의 일 실시예에 따른 반도체 패키지를 형성하는 방법의 예시적인 예를 나타내는 단면도들이다.
도 1을 참조하여 본 발명의 일 실시예에 따른 반도체 패키지의 예시적인 예를 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 예시적인 예를 나타내는 단면도이다.
도 1을 참조하면, 반도체 패키지(1a)는 하부 구조물(100) 및 상기 하부 구조물(100) 상의 반도체 칩(200)을 포함할 수 있다. 상기 반도체 칩(200)은 메모리 반도체 칩 또는 로직 반도체 칩일 수 있다. 예를 들어, 상기 메모리 반도체 칩은, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있고, 상기 로직 반도체 칩은 마이크로 프로세서, 아날로그 소자 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다.
예시적인 예에서, 상기 하부 구조물(100)은 상기 반도체 칩(200)과 다른 하부 반도체 칩일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 하부 구조물(100)은 인터포저일 수도 있다.
상기 하부 구조물(100)은 상부 절연 층(190) 및 상부 패드(195)를 포함할 수 있다. 상기 반도체 칩(200)은 상기 상부 절연 층(190)과 접촉하며 결합되는 반도체 하부 절연 층(250) 및 상기 상부 패드(195)와 접촉하며 결합되는 반도체 하부 패드(255)를 포함할 수 있다. 상기 반도체 칩(200)은 제1 부분(201s1) 및 상기 제1 부분(201s1) 보다 리세스되어 형성된 언더 컷 모양의 제2 부분(201s2)을 갖는 측면(201s)을 포함할 수 있다.
상기 상부 패드(195) 및 상기 반도체 하부 패드(255)는 서로 접촉하면서 결합될 수 있는 도전성 물질, 예를 들어 구리 등으로 형성될 수 있다.
상기 상부 절연 층(190) 및 상기 반도체 하부 절연 층(250)은 서로 접촉하면서 결합될 수 있는 절연성 물질, 예를 들어 실리콘 산화물로 형성될 수 있다. 상기 상부 절연 층(190) 및 상기 반도체 하부 절연 층(250)은 실리콘 산화물에 한정되지 않고, SiCN 등으로 형성될 수도 있다.
상기 반도체 패키지(1a)는 상기 하부 구조물(100) 상에 배치되며 상기 반도체 칩(200)을 덮는 몰드 층(310)을 더 포함할 수 있다.
상기 반도체 패키지(1a)는 상기 하부 구조물(100) 아래의 베이스(10) 및 상기 베이스(10)와 상기 하부 구조물(100)을 물리적으로 연결하는 연결 구조물(50)을 더 포함할 수 있다. 상기 베이스(10)는 인쇄회로 기판, 인터포저 또는 반도체 칩일 수 있다. 상기 연결 구조물(50)은 솔더 볼 또는 범프일 수 있다.
다음으로, 도 2 내지 도 5를 각각 참조하여 상기 하부 구조물(100) 및 상기 반도체 칩(200)의 다양한 예들을 설명하기로 한다. 도 2 내지 도 5는 도 1의 'A'로 표시된 부분의 다양한 예들을 나타내는 부분 확대도들이다.
일 예에서, 도 1 및 도 2를 참조하면, 앞에서 상술한 상기 반도체 칩(200)은 상기 하부 구조물(100)과 접촉하는 전면(201f) 및 상기 전면(201f)과 대향하는 후면(201b)을 가질 수 있다.
상기 반도체 칩(200)은 반도체 몸체(210), 상기 반도체 몸체(210) 아래의 반도체 내부 회로 영역(235) 및 상기 반도체 내부 회로 영역(235) 아래의 상기 반도체 하부 절연 층(250) 및 상기 반도체 하부 패드(255)을 포함할 수 있다.
상기 반도체 몸체(210)는 반도체 기판일 수 있고, 상기 반도체 내부 회로 영역(235)은 반도체 기판일 수 있는 상기 반도체 몸체(210)의 전면(front side, 210f)에 배치될 수 있다.
상기 반도체 내부 회로 영역(235)은 반도체 내부 회로(215) 및 상기 반도체 내부 회로(215)와 상기 반도체 하부 패드(255)을 전기적으로 연결하는 반도체 내부 배선(240)을 포함할 수 있다. 상기 반도체 내부 회로(215) 및 상기 반도체 내부 배선(240)은 반도체 내부 절연 층(245) 내에 배치될 수 있다.
상기 반도체 칩(200)은 서로 대향하는 전면(201f) 및 후면(201b)을 가질 수 있다. 상기 반도체 칩(200)의 상기 전면(201f)은 상기 하부 구조물(100)과 접촉하며 결합될 수 있다. 상기 반도체 칩(200)에서, 상기 전면(201f)은 상기 후면(201b) 보다 작은 폭을 가질 수 있다. 상기 반도체 내부 회로 영역(235)은 상기 반도체 칩(200)의 상기 후면(201b)의 폭 보다 작은 폭을 가질 수 있다.
상기 반도체 칩(200)의 상기 측면(201s)은 상기 후면(201b)의 가장자리로부터 상기 후면(201b)과 실질적으로 수직한 방향으로 연장되는 제1 부분(201s1) 및 상기 전면(201f)의 가장자리로부터 상기 제1 부분(201s1)까지 연장되는 제2 부분(201s2)을 포함할 수 있다. 상기 제2 부분(201s2)은 상기 전면(201f)의 가장자리로부터 상기 전면(201f)과 실질적으로 수직한 방향으로 연장되는 수직 부분(201s2a) 및 상기 수직 부분(201s2a)으로부터 상기 제1 부분(201s1) 까지 연장되는 곡선 부분(201s2b)을 포함할 수 있다.
도 1에서 설명한 상기 하부 구조물(100)은 하부 몸체(110) 및 상기 하부 몸체(110) 아래의 하부 보호 절연 층(165a) 및 하부 연결 패드(170a), 상기 하부 몸체(110) 상의 하부 내부 회로 영역(135a), 및 상기 하부 내부 회로 영역(135a) 상의 상기 상부 절연 층(190) 및 상기 상부 패드(195)를 포함하는 하부 구조물(100a)일 수 있다. 상기 하부 몸체(110)은 실리콘 기판 등과 같은 반도체 기판일 수 있다. 상기 하부 내부 회로 영역(135a)은 상기 하부 몸체(110)의 전면(110f)에 배치될 수 있고, 상기 하부 보호 절연 층(165a) 및 상기 하부 연결 패드(170a)는 상기 하부 몸체(110)의 후면(110b)에 배치될 수 있다.
상기 하부 구조물(100a)은 상기 하부 몸체(110)를 관통하며 상기 하부 연결 패드(170a)와 상기 상부 패드(195)를 전기적으로 연결하는 관통 전극 구조물(120)을 포함할 수 있다. 상기 관통 전극 구조물(120)은 구리 등과 같은 도전성 물질로 형성되는 관통 전극(130) 및 상기 관통 전극(130)의 측면을 둘러싸는 절연성 스페이서(125)를 포함할 수 있다.
상기 하부 내부 회로 영역(135a)은 하부 내부 회로(115) 및 상기 하부 내부 회로(115)와 상기 상부 패드(195)를 전기적으로 연결하는 하부 내부 배선(140a)을 포함할 수 있다. 상기 하부 내부 회로(115) 및 상기 하부 내부 배선(140a)은 하부 내부 절연 층(145a) 내에 배치될 수 있다.
따라서, 상기 하부 구조물(100a)은 상기 반도체 칩(200)과 마주보는 상기 하부 내부 회로 영역(135a)을 포함하는 반도체 칩일 수 있다.
변형 예에서, 도 1 및 도 3을 참조하면, 도 1에서 설명한 상기 하부 구조물(100)은 하부 몸체(110), 상기 하부 몸체(110)의 후면(110b)에 배치되는 재배선 영역(160b), 상기 하부 몸체(110)의 전면(110f)에 형성되는 하부 내부 회로 영역(135b), 상기 재배선 영역(160b) 상에 배치되는 상기 상부 절연 층(190) 및 상기 상부 패드(195)를 포함하는 하부 구조물(100b)일 수 있다.
상기 하부 내부 회로 영역(135b)은 하부 내부 회로(115), 상기 하부 내부 회로(115)와 전기적으로 연결되는 하부 내부 배선(140b) 및 상기 하부 내부 배선(140b)과 전기적으로 연결되는 하부 연결 패드(150)를 포함할 수 있다. 상기 하부 내부 회로(115) 및 상기 하부 내부 배선(140b)은 하부 내부 절연 층(145b) 내에 배치될 수 있다. 상기 하부 연결 패드(150)는 앞에서 설명한 상기 연결 구조물(50)과 연결될 수 있다.
상기 재배선 영역(160b)은 재배선(175), 상기 재배선(175)과 상기 하부 몸체(110) 사이의 제1 재배선 절연 층(167), 상기 제1 재배선 절연 층(167)과 상기 상부 절연 층(190) 사이의 제2 재배선 절연 층(180)을 포함할 수 있다.
상기 하부 구조물(100b)은 상기 하부 몸체(110)를 관통하며 상기 하부 내부 배선(140b)과 상기 재배선(175)을 전기적으로 연결하는 관통 전극 구조물(120)을 포함할 수 있다. 따라서, 상기 하부 구조물(100b)의 상기 상부 패드(195) 및 상기 하부 연결 패드(150)는 상기 관통 전극 구조물(120)을 통하여 전기적으로 연결될 수 있다.
따라서, 상기 하부 구조물(100b)은 상기 하부 몸체(110)의 상기 전면(110f)에 형성되는 상기 하부 내부 회로 영역(135b)을 포함하고, 상기 하부 몸체(110)의 후면(110b)이 상기 반도체 칩(200)과 마주보고, 상기 하부 내부 회로 영역(135b)가 상기 베이스(10)와 마주보는 반도체 칩일 수 있다.
변형 예에서, 도 1 및 도 4를 참조하면, 도 1에서 설명한 상기 하부 구조물(100)은 하부 몸체(110), 상기 하부 몸체(110)의 후면(110b)에 배치되는 재배선 영역(160c), 상기 하부 몸체(110)의 전면(110f)에 형성되는 하부 보호 절연 층(105) 및 하부 연결 패드(107), 및 상기 재배선 영역(106b) 상에 배치되는 상기 상부 절연 층(190) 및 상기 상부 패드(195)를 포함하는 하부 구조물(100c)일 수 있다.
상기 재배선 영역(160c)은 도 3에서 설명한 상기 재배선 영역(160b)과 동일한 상기 재배선(175), 상기 제1 재배선 절연 층(167), 및 상기 제2 재배선 절연 층(180)을 포함할 수 있다. 상기 하부 구조물(100c)는 상기 하부 몸체(110)를 관통하며 상기 재배선(175)과 상기 하부 연결 패드(107)을 전기적으로 연결하는 관통 전극 구조물(120)을 포함할 수 있다.
따라서, 상기 하부 구조물(100c)은 상기 반도체 칩(200)과 마주보는 상기 재배선 영역(160c)을 포함하는 인터포저일 수 있다.
변형 예에서, 도 1 및 도 5를 참조하면, 상기 반도체 칩(200)의 상기 측면(201s)은 도 1 및 도 2를 참조하여 상술한 상기 제1 부분(201s1)과 함께, 변형된 제2 부분(201s2')을 포함할 수 있다. 여기서, 상기 측면(201s)의 상기 제2 부분(201s2')을 제외한 나머지 구성요소들은 도 1 및 도 2를 참조하여 설명한 부분에서 직접적으로 인용하거나, 또는 도 1 및 도 2를 참조하여 설명한 부분에 개시되어 있으므로 자세한 설명은 생략하기로 한다.
상기 반도체 칩(200)의 상기 제2 부분(201s2)은 상기 반도체 칩(200)의 상기 전면(201f)의 가장자리로부터 상기 전면(201f)과 실질적으로 수직한 방향으로 연장되는 수직 부분(201s2a) 및 상기 수직 부분(201s2a)으로부터 연장되는 제1 곡선 부분(201s2ba), 및 상기 제1 곡선 부분(201s2ba)으로부터 상기 제1 부분(201s1)까지 연장되며 상기 제1 곡선 부분(201s2ba)과 구별되는 제2 곡선 부분(201s2bb)을 포함할 수 있다.
다음으로, 도 6을 참조하여 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 설명하기로 한다. 도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 나타내는 단면도이다.
변형 예에서, 도 6을 참조하면, 반도체 패키지(1b)는 도 1을 참조하여 설명한 것과 같은 상기 베이스(10), 상기 베이스(10) 상의 상기 하부 구조물(100) 및 상기 하부 구조물(100) 상의 반도체 칩(200)을 포함할 수 있다. 상기 반도체 패키지(1b)는 상기 하부 구조물(100) 상에 상기 반도체 칩(200)의 측면(201s)을 덮는 몰드 층(310')을 포함할 수 있다.
상기 반도체 패키지(1b)는 상기 반도체 칩(200) 및 상기 몰드 층(310')을 덮는 방열 구조물(320)을 포함할 수 있다. 상기 방열 구조물(320)은 상기 반도체 칩(200) 내부에서 발생하는 열을 외부로 방출할 수 있는 금속성 물질로 형성되는 방열 판(330), 및 상기 방열 판(330)과 상기 반도체 칩(200)을 결합시키는 절연성의 열 전도층(325)을 포함할 수 있다.
다음으로, 도 7을 참조하여 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 설명하기로 한다. 도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 나타내는 단면도이다.
도 6을 참조하면, 반도체 패키지(1c)는 베이스(10') 상의 하부 구조물(100'), 및 상기 하부 구조물(100) 상의 반도체 칩(200)을 포함할 수 있다.
상기 베이스(10')은 베이스 절연 층(15) 및 베이스 패드(20)를 포함할 수 있다.
상기 하부 구조물(100')은 상기 베이스 절연 층(15)과 접촉하며 결합되는 하부 절연 층(197) 및 상기 베이스 패드(20)와 접촉하며 결합되는 하부 패드(199)를 포함할 수 있다.
상기 반도체 칩(200)은 앞에서 상술한 반도체 칩과 동일할 수 있다. 예를 들어, 상기 반도체 칩(200)은 앞에서 상술한 것과 같은 상기 반도체 하부 절연 층(250) 및 상기 반도체 하부 패드(255)를 포함할 수 있고, 앞에서 상술한 것과 같은 상기 제1 및 제2 부분들(201s1, 201s2)을 갖는 상기 측면(201s)을 포함할 수 있다. 상기 하부 구조물(100')은 상기 반도체 칩(200)의 상기 반도체 하부 절연 층(250)과 접촉하며 결합되는 상부 절연 층(190) 및 상기 반도체 칩(200)의 상기 반도체 하부 패드(255)와 접촉하며 결합되는 상부 패드(195)를 포함할 수 있다. 상기 하부 구조물(100')의 측면(101s)은 제1 부분(101s1) 및 상기 제1 부분(101s1) 보다 리세스된 제2 부분(101s2)을 포함할 수 있다. 상기 하부 구조물(100')의 상기 제2 부분(101s2)은 상기 베이스(10')와 접촉하며 결합되는 면의 가장자리로부터 연장되고, 상기 하부 구조물(100')의 상기 제1 부분(101s1)은 상기 반도체 칩(200)과 접촉하며 결합되는 면의 가장자리로부터 연장될 수 있다.
다음으로, 도 8 및 도 9를 참조하여 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 설명하기로 한다. 도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 나타내는 단면도이고, 도 9는 도 8의 'B'로 표시된 부분을 확대한 부분 확대도이다.
도 8 및 도 9를 참조하면, 반도체 패키지(1d)는 베이스(10), 상기 베이스(10) 상에서 상기 베이스(10)와 연결 구조물(50)에 의해 결합되는 하부 구조물(100), 상기 하부 구조물(100) 상의 복수의 반도체 칩들(500) 및 상기 하부 구조물(100) 상에서 상기 복수의 반도체 칩들(500)을 덮는 몰드 층(610)을 포함할 수 있다.
예시적인 예에서, 상기 베이스(10)는 인쇄회로 기판 또는 반도체 칩일 수 있다.
예시적인 예에서, 상기 하부 구조물(100)은 도 1에서 설명한 하부 구조물과 동일할 수 있다.
예시적인 예에서, 상기 복수의 반도체 칩들(500)은 하나 또는 복수의 하부 반도체 칩들(500a, 500b, 500c) 및 상기 하나 또는 복수의 하부 반도체 칩들(500a, 500b, 500c) 상의 상부 반도체 칩(500d)을 포함할 수 있다.
예시적인 예에서, 상기 복수의 하부 반도체 칩들(500a, 500b, 500c)인 경우에, 상기 복수의 하부 반도체 칩들(500a, 500b, 500c)은 서로 동일한 모양 또는 서로 동일한 구조일 수 있다.
상기 복수의 반도체 칩들(500)의 각각은 제1 부분(501s1) 및 상기 제1 부분(501s1)으로부터 연장되며 상기 제1 부분(501s1) 보다 리세스된 제2 부분(501s2)을 포함하는 측면(501s)을 가질 수 있다. 상기 측면(501s)의 상기 제1 부분(501s1) 및 상기 제2 부분(501s2)은 도 1 및 도 2를 참조하여 앞에서 상술한 상기 측면(201s)의 상기 제1 부분(201s1) 및 상기 제2 부분(201s2)과 동일한 모양 또는 동일한 구조일 수 있다. 예를 들어, 상기 제2 부분(501s2)는 도 2에서 설명한 상기 수직 부분(201s2a) 및 상기 곡선 부분(201s2b)에 각각 대응하는 모양의 수직 부분(501s2a) 및 곡선 부분(501s2b)을 포함할 수 있다. 따라서, 상기 측면(501s)의 상기 제1 부분(501s1) 및 상기 제2 부분(501s2)에 대한 자세한 설명은 생략하기로 한다.
상기 복수의 반도체 칩들(500)의 각각은 반도체 몸체(510), 상기 반도체 몸체(510) 아래의 반도체 내부 회로 영역(535), 상기 반도체 내부 회로 영역(535) 아래의 반도체 하부 절연 층(550) 및 반도체 하부 패드(555)를 포함할 수 있다. 상기 반도체 몸체(510)는 실리콘 기판 등과 같은 반도체 기판일 수 있다. 상기 반도체 내부 회로 영역(535)은 반도체 내부 회로(515) 및 상기 반도체 내부 회로(515)와 상기 반도체 하부 패드(555)를 전기적으로 연결하는 반도체 내부 배선(540)을 포함할 수 있다.
상기 복수의 반도체 칩들(500) 중에서 상기 하부 반도체 칩들(500a, 500b, 500c)의 각각은 상기 반도체 몸체(110) 상의 반도체 상부 절연 층(590) 및 반도체 상부 패드(595)를 더 포함할 수 있다. 상기 복수의 반도체 칩들(500) 중에서 상기 하부 반도체 칩들(500a, 500b, 500c)의 각각은 상기 반도체 몸체(510)와 반도체 상부 절연 층(590) 사이의 반도체 보호 절연 층(570)을 더 포함할 수 있다.
상기 하부 반도체 칩들(500a, 500b, 500c)의 각각은 상기 반도체 몸체(510)를 관통하며 상기 반도체 하부 패드(555)와 상기 반도체 상부 패드(595)를 전기적으로 연결하는 반도체 관통 전극 구조물(520)을 더 포함할 수 있다. 상기 관통 전극 구조물(520)은 구리 등과 같은 도전성 물질로 형성되는 관통 전극(530) 및 상기 관통 전극(530)의 측면을 둘러싸는 절연성 스페이서(525)를 포함할 수 있다.
상기 반도체 칩들(500) 중에서, 상대적으로 하부에 위치하는 반도체 칩의 상기 반도체 상부 절연 층(590)과 상대적으로 상부에 위치하는 반도체 칩의 상기 반도체 하부 절연 층(550)이 서로 접촉하면서 결합되고 상대적으로 하부에 위치하는 반도체 칩의 상기 반도체 상부 패드(595)와 상대적으로 상부에 위치하는 반도체 칩의 상기 반도체 하부 패드(555)가 서로 접촉하면서 결합될 수 있다. 따라서, 상기 반도체 칩들(500)은 상기 반도체 상부 절연 층(590)과 상기 반도체 하부 절연 층(550)이 서로 접촉하면서 결합되고 상기 반도체 상부 패드(595)와 상기 반도체 하부 패드(555)가 서로 접촉하면서 결합되면서 차례로 적층될 수 있다.
상기 하부 반도체 칩들(500a, 500b, 500c) 중 최하위 반도체 칩(500a)은 상기 하부 구조물(100)과 접촉하면서 결합될 수 있다. 예를 들어, 상기 최하위 반도체 칩(500a)의 상기 반도체 하부 절연 층(550)은 상기 하부 구조물(100)의 상기 상부 절연 층(190)과 접촉하면서 결합될 수 있고, 상기 최하위 반도체 칩(500a)의 상기 반도체 하부 패드(555)는 상기 하부 구조물(100)의 상기 상부 패드(195)와 접촉하면서 결합될 수 있다.
다음으로, 도 10을 참조하여 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 설명하기로 한다. 도 10은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 나타내는 단면도이다.
변형 예에서, 도 10을 참조하면, 반도체 패키지(1e)는 도 8 및 도 9를 참조하여 설명한 것과 같은 상기 베이스(10), 상기 베이스(10) 상의 상기 하부 구조물(100) 및 상기 하부 구조물(100) 상의 상기 복수의 반도체 칩들(500)을 포함할 수 있다.
상기 반도체 패키지(1e)는 상기 복수의 반도체 칩들(500)의 측면들(501s)을 덮는 몰드 층(610) 및 상기 복수의 반도체 칩들(500) 중 상부 반도체 칩(500d)의 상부 및 상기 몰드 층(610)을 덮는 방열 구조물(620)을 더 포함할 수 있다. 상기 방열 구조물(620)은 방열 판(630) 및 상기 방열 판과 상기 상부 반도체 칩(500d)을 접착시키는 절연성의 열 전도층(625)을 포함할 수 있다.
다음으로, 도 11, 도 12a 내지 도 12d를 참조하여 본 발명의 일 실시예에 따른 반도체 패키지를 형성하는 방법의 예시적인 예를 설명하기로 한다. 도 11은 본 발명의 일 실시예에 따른 반도체 패키지를 형성하는 방법의 예시적인 예를 나타낸 공정 흐름도이고, 도 12a 내지 도 12d는 본 발명의 일 실시예에 따른 반도체 패키지를 형성하는 방법의 예시적인 예를 나타내는 단면도들이다.
도 11 및 도 12a를 참조하면, 칩 영역들(CA)을 갖는 반도체 웨이퍼(Wa)를 형성할 수 있다 (S10). 상기 반도체 웨이퍼(Wa)의 상기 칩 영역들(CA)은 하부 절연 층(250) 및 하부 패드(255)를 포함할 수 있다. 상기 반도체 웨이퍼(Wa) 상에 상기 하부 절연 층(250) 및 상기 하부 패드(255)를 덮는 보호 층(1100)을 형성할 수 있다.
상기 반도체 웨이퍼(Wa)는 상기 캐리어 기판(1000) 상의 접착 층(1010)에 의해 상기 캐리어 기판(1000) 상에 부착될 수 있다.
도 11 및 도 12b를 참조하면, 상기 칩 영역들(CA) 사이의 반도체 웨이퍼(Wa)에 그루브(1200)를 형성할 수 있다 (S20). 상기 그루브(1200)는 상기 하부 절연 층(190)을 관통하며 상기 반도체 웨이퍼(Wa) 내부로 연장될 수 있다. 상기 그루브(1200)를 형성하는 것은 레이저를 이용하거나, 또는 폭이 큰 블레이드(blade)를 이용하여 진행할 수 있다.
도 11, 도 12c 및 도 12d를 참조하면, 상기 그루브(1200)의 가운데 부분을 따라 상기 반도체 웨이퍼(Wa)를 절단하여 반도체 칩들(200)을 형성할 수 있다 (S30). 상기 반도체 웨이퍼(Wa)를 절단하는 것은 쏘잉 공정(1300)을 진행하는 것을 포함할 수 있다.
상기 반도체 칩들(200) 상에 잔존하는 상기 보호 층(1100)을 제거할 수 있다. 상기 반도체 칩들(200)을 상기 캐리어(1000)의 상기 접착 층(1010)으로부터 분리할 수 있다. 이어서, 분리된 반도체 칩들(200)을 베이스 웨이퍼(Wb)에 본딩할 수 있다 (S40).
상기 베이스 웨이퍼(Wb)는 상부 절연 층(190) 및 상부 패드(195)를 포함할 수 있다. 상기 반도체 칩들(200)의 상기 하부 절연 층(250)은 상기 상부 절연 층(190)과 접촉하면서 결합될 수 있고, 상기 반도체 칩들(200)의 상기 하부 패드(255)는 상기 상부 패드(195)와 접촉하면서 결합될 수 있다.
상기 반도체 칩들(200)을 상기 베이스 웨이퍼(Wb)에 본딩시키는 것은 상기 반도체 칩들(200)을 상기 베이스 웨이퍼(Wb) 상에 위치시키고, 상온 보다 높은 온도 분위기, 예를 들어 약200℃ 내지 약300℃의 열 분위기에서 상기 반도체 칩들(200)에 압력을 가하면서 상기 베이스 웨이퍼(Wb)의 상기 상부 패드들(195) 및 상기 반도체 칩들(200)의 상기 하부 패드들(255)을 접합 및 결합시키면서 상기 베이스 웨이퍼(Wb)의 상기 상부 절연 층(190) 및 상기 반도체 칩들(200)의 상기 하부 절연 층(190)을 접합 및 결합시킬 수 있다. 여기서, 열 분위기의 온도는 약200℃ 내지 약300℃에 한정되지 않고 다양하게 변화될 수 있다.
도 11 및 도 1을 참조하면, 이어서, 상기 반도체 칩들(200) 사이를 따라 상기 베이스 웨이퍼(Wb)를 절단할 수 있다 (S50). 상기 베이스 웨이퍼(Wb)를 절단하기 전에, 상기 반도체 칩들(200)을 덮는 몰딩 층(310)을 형성하는 것을 더 포함할 수 있다. 따라서, 상기 베이스 웨이퍼(Wb)를 절단하면서 상기 몰딩 층(310)도 같이 절단될 수 있다. 하부 구조물(100) 상에 절단된 상기 베이스 웨이퍼(Wb)의 부분들을 실장할 수 있다 (S60). 따라서, 도 1에서 설명한 것과 같은 반도체 패키지(1a)를 형성할 수 있다.
본 발명의 기술적 사상의 실시예 들에 따르면, 상기 하부 구조물(100)은 상대적으로 아래에 위치하는 하부 칩으로 볼 수 있고, 상기 반도체 칩(200)은 상대적으로 상부에 위치하는 상부 칩으로 볼 수 있다. 서로 직접적으로 접촉하면서 결합되는 패드들(195, 255) 및 서로 직접적으로 접촉하면서 결합되는 절연 층들(190, 250)에 의해 결합되는 상기 하부 및 상부 칩들(100, 200)을 포함하는 반도체 패키지를 제공할 수 있다.
본 발명의 기술적 사상의 실시 예들에 따른 반도체 패키지는 상술한 하부 및 상부 칩들(100, 200)을 포함함으로써, 두께를 감소시킬 수 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 직접적으로 결합되는 칩들 사이에서, 상대적으로 상부에 위치하는 상부 칩(200)은 리세스된 측면 부분(201s2)을 포함할 수 있다. 예를 들어, 반도체 웨이퍼(Wa)를 형성하고, 상기 반도체 웨이퍼(Wa)의 전면에 상기 그루브(1200)를 형성하고, 상기 그루브(1200)의 가운데 부분을 절단하는 쏘잉 공정(1300)을 진행하여 반도체 칩, 즉 상부 칩(200)을 형성할 수 있다. 상기 그루브(1200)의 일부는 잔존하여 상기 상부 칩(200)의 리세스된 측면(201s2)을 형성할 수 있다. 상기 상부 칩(200)의 상기 리세스된 측면(201s2)은 상기 쏘잉 공정(1300)을 진행하면서 발생되는 파티클에 의해 상기 상부 칩(200)의 전면이 오염되는 것을 최소화 또는 방지할 수 있다. 따라서, 리세스된 측면을 갖는 상기 상부 칩(200)을 상대적으로 하부에 위치하는 하부 구조물, 즉 하부 칩(100)과 직접적으로 접촉시키면서 결합시키는 공정에서 발생하는 불량을 최소화 또는 방지할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1을 참조하여 본 발명의 일 실시예에 따른 반도체 패키지의 예시적인 예를 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 예시적인 예를 나타내는 단면도이다.
도 1을 참조하면, 반도체 패키지(1a)는 하부 구조물(100) 및 상기 하부 구조물(100) 상의 반도체 칩(200)을 포함할 수 있다. 상기 반도체 칩(200)은 메모리 반도체 칩 또는 로직 반도체 칩일 수 있다. 예를 들어, 상기 메모리 반도체 칩은, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있고, 상기 로직 반도체 칩은 마이크로 프로세서, 아날로그 소자 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다.
예시적인 예에서, 상기 하부 구조물(100)은 상기 반도체 칩(200)과 다른 하부 반도체 칩일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 하부 구조물(100)은 인터포저일 수도 있다.
상기 하부 구조물(100)은 상부 절연 층(190) 및 상부 패드(195)를 포함할 수 있다. 상기 반도체 칩(200)은 상기 상부 절연 층(190)과 접촉하며 결합되는 반도체 하부 절연 층(250) 및 상기 상부 패드(195)와 접촉하며 결합되는 반도체 하부 패드(255)를 포함할 수 있다. 상기 반도체 칩(200)은 제1 부분(201s1) 및 상기 제1 부분(201s1) 보다 리세스되어 형성된 언더 컷 모양의 제2 부분(201s2)을 갖는 측면(201s)을 포함할 수 있다.
상기 상부 패드(195) 및 상기 반도체 하부 패드(255)는 서로 접촉하면서 결합될 수 있는 도전성 물질, 예를 들어 구리 등으로 형성될 수 있다.
상기 상부 절연 층(190) 및 상기 반도체 하부 절연 층(250)은 서로 접촉하면서 결합될 수 있는 절연성 물질, 예를 들어 실리콘 산화물로 형성될 수 있다. 상기 상부 절연 층(190) 및 상기 반도체 하부 절연 층(250)은 실리콘 산화물에 한정되지 않고, SiCN 등으로 형성될 수도 있다.
상기 반도체 패키지(1a)는 상기 하부 구조물(100) 상에 배치되며 상기 반도체 칩(200)을 덮는 몰드 층(310)을 더 포함할 수 있다.
상기 반도체 패키지(1a)는 상기 하부 구조물(100) 아래의 베이스(10) 및 상기 베이스(10)와 상기 하부 구조물(100)을 물리적으로 연결하는 연결 구조물(50)을 더 포함할 수 있다. 상기 베이스(10)는 인쇄회로 기판, 인터포저 또는 반도체 칩일 수 있다. 상기 연결 구조물(50)은 솔더 볼 또는 범프일 수 있다.
다음으로, 도 2 내지 도 5를 각각 참조하여 상기 하부 구조물(100) 및 상기 반도체 칩(200)의 다양한 예들을 설명하기로 한다. 도 2 내지 도 5는 도 1의 'A'로 표시된 부분의 다양한 예들을 나타내는 부분 확대도들이다.
일 예에서, 도 1 및 도 2를 참조하면, 앞에서 상술한 상기 반도체 칩(200)은 상기 하부 구조물(100)과 접촉하는 전면(201f) 및 상기 전면(201f)과 대향하는 후면(201b)을 가질 수 있다.
상기 반도체 칩(200)은 반도체 몸체(210), 상기 반도체 몸체(210) 아래의 반도체 내부 회로 영역(235) 및 상기 반도체 내부 회로 영역(235) 아래의 상기 반도체 하부 절연 층(250) 및 상기 반도체 하부 패드(255)을 포함할 수 있다.
상기 반도체 몸체(210)는 반도체 기판일 수 있고, 상기 반도체 내부 회로 영역(235)은 반도체 기판일 수 있는 상기 반도체 몸체(210)의 전면(front side, 210f)에 배치될 수 있다.
상기 반도체 내부 회로 영역(235)은 반도체 내부 회로(215) 및 상기 반도체 내부 회로(215)와 상기 반도체 하부 패드(255)을 전기적으로 연결하는 반도체 내부 배선(240)을 포함할 수 있다. 상기 반도체 내부 회로(215) 및 상기 반도체 내부 배선(240)은 반도체 내부 절연 층(245) 내에 배치될 수 있다.
상기 반도체 칩(200)은 서로 대향하는 전면(201f) 및 후면(201b)을 가질 수 있다. 상기 반도체 칩(200)의 상기 전면(201f)은 상기 하부 구조물(100)과 접촉하며 결합될 수 있다. 상기 반도체 칩(200)에서, 상기 전면(201f)은 상기 후면(201b) 보다 작은 폭을 가질 수 있다. 상기 반도체 내부 회로 영역(235)은 상기 반도체 칩(200)의 상기 후면(201b)의 폭 보다 작은 폭을 가질 수 있다.
상기 반도체 칩(200)의 상기 측면(201s)은 상기 후면(201b)의 가장자리로부터 상기 후면(201b)과 실질적으로 수직한 방향으로 연장되는 제1 부분(201s1) 및 상기 전면(201f)의 가장자리로부터 상기 제1 부분(201s1)까지 연장되는 제2 부분(201s2)을 포함할 수 있다. 상기 제2 부분(201s2)은 상기 전면(201f)의 가장자리로부터 상기 전면(201f)과 실질적으로 수직한 방향으로 연장되는 수직 부분(201s2a) 및 상기 수직 부분(201s2a)으로부터 상기 제1 부분(201s1) 까지 연장되는 곡선 부분(201s2b)을 포함할 수 있다.
도 1에서 설명한 상기 하부 구조물(100)은 하부 몸체(110) 및 상기 하부 몸체(110) 아래의 하부 보호 절연 층(165a) 및 하부 연결 패드(170a), 상기 하부 몸체(110) 상의 하부 내부 회로 영역(135a), 및 상기 하부 내부 회로 영역(135a) 상의 상기 상부 절연 층(190) 및 상기 상부 패드(195)를 포함하는 하부 구조물(100a)일 수 있다. 상기 하부 몸체(110)은 실리콘 기판 등과 같은 반도체 기판일 수 있다. 상기 하부 내부 회로 영역(135a)은 상기 하부 몸체(110)의 전면(110f)에 배치될 수 있고, 상기 하부 보호 절연 층(165a) 및 상기 하부 연결 패드(170a)는 상기 하부 몸체(110)의 후면(110b)에 배치될 수 있다.
상기 하부 구조물(100a)은 상기 하부 몸체(110)를 관통하며 상기 하부 연결 패드(170a)와 상기 상부 패드(195)를 전기적으로 연결하는 관통 전극 구조물(120)을 포함할 수 있다. 상기 관통 전극 구조물(120)은 구리 등과 같은 도전성 물질로 형성되는 관통 전극(130) 및 상기 관통 전극(130)의 측면을 둘러싸는 절연성 스페이서(125)를 포함할 수 있다.
상기 하부 내부 회로 영역(135a)은 하부 내부 회로(115) 및 상기 하부 내부 회로(115)와 상기 상부 패드(195)를 전기적으로 연결하는 하부 내부 배선(145a)을 포함할 수 있다. 상기 하부 내부 회로(215) 및 상기 하부 내부 배선(140a)은 하부 내부 절연 층(145a) 내에 배치될 수 있다.
따라서, 상기 하부 구조물(100a)은 상기 반도체 칩(200)과 마주보는 상기 하부 내부 회로 영역(135a)을 포함하는 반도체 칩일 수 있다.
변형 예에서, 도 1 및 도 3을 참조하면, 도 1에서 설명한 상기 하부 구조물(100)은 하부 몸체(110), 상기 하부 몸체(110)의 후면(110b)에 배치되는 재배선 영역(160b), 상기 하부 몸체(110)의 전면(100f)에 형성되는 하부 내부 회로 영역(135b), 상기 재배선 영역(160b) 상에 배치되는 상기 상부 절연 층(190) 및 상기 상부 패드(195)를 포함하는 하부 구조물(100b)일 수 있다.
상기 하부 내부 회로 영역(135b)은 하부 내부 회로(115), 상기 하부 내부 회로(115)와 전기적으로 연결되는 하부 내부 배선(145b) 및 상기 하부 내부 배선(145b)과 전기적으로 연결되는 하부 연결 패드(150)를 포함할 수 있다. 상기 하부 내부 회로(215) 및 상기 하부 내부 배선(140b)은 하부 내부 절연 층(145b) 내에 배치될 수 있다. 상기 하부 연결 패드(150)는 앞에서 설명한 상기 연결 구조물(50)과 연결될 수 있다.
상기 재배선 영역(160b)은 재배선(175), 상기 재배선(175)과 상기 하부 몸체(110) 사이의 제1 재배선 절연 층(167), 상기 제1 재배선 절연 층(167)과 상기 상부 절연 층(190) 사이의 제2 재배선 절연 층(180)을 포함할 수 있다.
상기 하부 구조물(100b)은 상기 하부 몸체(110)를 관통하며 상기 하부 내부 배선(140b)과 상기 재배선(175)을 전기적으로 연결하는 관통 전극 구조물(120)을 포함할 수 있다. 따라서, 상기 하부 구조물(100b)의 상기 상부 패드(195) 및 상기 하부 연결 패드(150)는 상기 관통 전극 구조물(120)을 통하여 전기적으로 연결될 수 있다.
따라서, 상기 하부 구조물(100b)은 상기 하부 몸체(110)의 상기 전면(100f)에 형성되는 상기 하부 내부 회로 영역(135b)을 포함하고, 상기 하부 몸체(110)의 후면(110b)이 상기 반도체 칩(200)과 마주보고, 상기 하부 내부 회로 영역(135b)가 상기 베이스(10)와 마주보는 반도체 칩일 수 있다.
변형 예에서, 도 1 및 도 4를 참조하면, 도 1에서 설명한 상기 하부 구조물(100)은 하부 몸체(110), 상기 하부 몸체(110)의 후면(110b)에 배치되는 재배선 영역(160c), 상기 하부 몸체(110)의 전면(100f)에 형성되는 하부 보호 절연 층(105) 및 하부 연결 패드(107), 및 상기 재배선 영역(106b) 상에 배치되는 상기 상부 절연 층(190) 및 상기 상부 패드(195)를 포함하는 하부 구조물(100c)일 수 있다.
상기 재배선 영역(160c)은 도 3에서 설명한 상기 재배선 영역(160b)과 동일한 상기 재배선(175), 상기 제1 재배선 절연 층(167), 및 상기 제2 재배선 절연 층(180)을 포함할 수 있다. 상기 하부 구조물(100c)는 상기 하부 몸체(110)를 관통하며 상기 재배선(175)과 상기 하부 연결 패드(107)을 전기적으로 연결하는 관통 전극 구조물(120)을 포함할 수 있다.
따라서, 상기 하부 구조물(100c)은 상기 반도체 칩(200)과 마주보는 상기 재배선 영역(160c)을 포함하는 인터포저일 수 있다.
변형 예에서, 도 1 및 도 5를 참조하면, 상기 반도체 칩(200)의 상기 측면(201s)은 도 1 및 도 2를 참조하여 상술한 상기 제1 부분(201s1)과 함께, 변형된 제2 부분(201s2')을 포함할 수 있다. 여기서, 상기 측면(201s)의 상기 제2 부분(201s2')을 제외한 나머지 구성요소들은 도 1 및 도 2를 참조하여 설명한 부분에서 직접적으로 인용하거나, 또는 도 1 및 도 2를 참조하여 설명한 부분에 개시되어 있으므로 자세한 설명은 생략하기로 한다.
상기 반도체 칩(200)의 상기 제2 부분(201s2)은 상기 반도체 칩(200)의 상기 전면(201f)의 가장자리로부터 상기 전면(201f)과 실질적으로 수직한 방향으로 연장되는 수직 부분(201s2a) 및 상기 수직 부분(201s2a)으로부터 연장되는 제1 곡선 부분(201s2ba), 및 상기 제1 곡선 부분(201s2ba)으로부터 상기 제1 부분(201s1)까지 연장되며 상기 제1 곡선 부분(201s2ba)과 구별되는 제2 곡선 부분(201s2bb)을 포함할 수 있다.
다음으로, 도 6을 참조하여 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 설명하기로 한다. 도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 나타내는 단면도이다.
변형 예에서, 도 6을 참조하면, 반도체 패키지(1b)는 도 1을 참조하여 설명한 것과 같은 상기 베이스(10), 상기 베이스(10) 상의 상기 하부 구조물(100) 및 상기 하부 구조물(100) 상의 반도체 칩(200)을 포함할 수 있다. 상기 반도체 패키지(1b)는 상기 하부 구조물(100) 상에 상기 반도체 칩(200)의 측면(201s)을 덮는 몰드 층(310')을 포함할 수 있다.
상기 반도체 패키지(1b)는 상기 반도체 칩(200) 및 상기 몰드 층(310')을 덮는 방열 구조물(320)을 포함할 수 있다. 상기 방열 구조물(320)은 상기 반도체 칩(200) 내부에서 발생하는 열을 외부로 방출할 수 있는 금속성 물질로 형성되는 방열 판(330), 및 상기 방열 판(330)과 상기 반도체 칩(200)을 결합시키는 절연성의 열 전도층(325)을 포함할 수 있다.
다음으로, 도 7을 참조하여 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 설명하기로 한다. 도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 나타내는 단면도이다.
도 6을 참조하면, 반도체 패키지(1c)는 베이스(10') 상의 하부 구조물(100'), 및 상기 하부 구조물(100) 상의 반도체 칩(200)을 포함할 수 있다.
상기 베이스(10')은 베이스 절연 층(15) 및 베이스 패드(20)를 포함할 수 있다.
상기 하부 구조물(100')은 상기 베이스 절연 층(15)과 접촉하며 결합되는 하부 절연 층(197) 및 상기 베이스 패드(20)와 접촉하며 결합되는 하부 패드(199)를 포함할 수 있다.
상기 반도체 칩(200)은 앞에서 상술한 반도체 칩과 동일할 수 있다. 예를 들어, 상기 반도체 칩(200)은 앞에서 상술한 것과 같은 상기 반도체 하부 절연 층(250) 및 상기 반도체 하부 패드(255)를 포함할 수 있고, 앞에서 상술한 것과 같은 상기 제1 및 제2 부분들(201s1, 201s2)을 갖는 상기 측면(201s)을 포함할 수 있다. 상기 하부 구조물(100')은 상기 반도체 칩(200)의 상기 반도체 하부 절연 층(250)과 접촉하며 결합되는 상부 절연 층(190) 및 상기 반도체 칩(200)의 상기 반도체 하부 패드(255)와 접촉하며 결합되는 상부 패드(195)를 포함할 수 있다. 상기 하부 구조물(100')의 측면(101s)은 제1 부분(101s1) 및 상기 제1 부분(101s1) 보다 리세스된 제2 부분(101s2)을 포함할 수 있다. 상기 하부 구조물(100')의 상기 제2 부분(101s2)은 상기 베이스(10')와 접촉하며 결합되는 면의 가장자리로부터 연장되고, 상기 하부 구조물(100')의 상기 제1 부분(101s1)은 상기 반도체 칩(200)과 접촉하며 결합되는 면의 가장자리로부터 연장될 수 있다.
다음으로, 도 8 및 도 9를 참조하여 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 설명하기로 한다. 도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 나타내는 단면도이고, 도 9는 도 8의 'B'로 표시된 부분을 확대한 부분 확대도이다.
도 8 및 도 9를 참조하면, 반도체 패키지(1d)는 베이스(10), 상기 베이스(10) 상에서 상기 베이스(10)와 연결 구조물(50)에 의해 결합되는 하부 구조물(100), 및 상기 하부 구조물(100) 상의 복수의 반도체 칩들(500)을 포함할 수 있다.
예시적인 예에서, 상기 베이스(10)는 인쇄회로 기판 또는 반도체 칩일 수 있다.
예시적인 예에서, 상기 하부 구조물(100)은 도 1에서 설명한 하부 구조물과 동일할 수 있다.
예시적인 예에서, 상기 복수의 반도체 칩들(500)은 하나 또는 복수의 하부 반도체 칩들(500a, 500b, 500c) 및 상기 하나 또는 복수의 하부 반도체 칩들(500a, 500b, 500c) 상의 상부 반도체 칩(500d)을 포함할 수 있다.
예시적인 예에서, 상기 복수의 하부 반도체 칩들(500a, 500b, 500c)인 경우에, 상기 복수의 하부 반도체 칩들(500a, 500b, 500c)은 서로 동일한 모양 또는 서로 동일한 구조일 수 있다.
상기 복수의 반도체 칩들(500)의 각각은 제1 부분(501s1) 및 상기 제1 부분(501s1)으로부터 연장되며 상기 제1 부분(501s1) 보다 리세스된 제2 부분(501s2)을 포함하는 측면(501s)을 가질 수 있다. 상기 측면(501s)의 상기 제1 부분(501s1) 및 상기 제2 부분(501s2)은 도 1 및 도 2를 참조하여 앞에서 상술한 상기 측면(201s)의 상기 제1 부분(201s1) 및 상기 제2 부분(201s2)과 동일한 모양 또는 동일한 구조일 수 있다. 따라서, 상기 측면(501s)의 상기 제1 부분(501s1) 및 상기 제2 부분(501s2)에 대한 자세한 설명은 생략하기로 한다.
상기 복수의 반도체 칩들(500)의 각각은 반도체 몸체(510), 상기 반도체 몸체(510) 아래의 반도체 내부 회로 영역(535), 상기 반도체 내부 회로 영역(535) 아래의 반도체 하부 절연 층(550) 및 반도체 하부 패드(555)를 포함할 수 있다. 상기 반도체 몸체(510)는 실리콘 기판 등과 같은 반도체 기판일 수 있다. 상기 반도체 내부 회로 영역(535)은 반도체 내부 회로(515) 및 상기 반도체 내부 회로(515)와 상기 반도체 하부 패드(555)를 전기적으로 연결하는 반도체 내부 배선(540)을 포함할 수 있다.
상기 복수의 반도체 칩들(500) 중에서 상기 하부 반도체 층들(500a, 500b, 500c)의 각각은 상기 반도체 몸체(110) 상의 반도체 상부 절연 층(590) 및 반도체 상부 패드(595)를 더 포함할 수 있다. 상기 복수의 반도체 칩들(500) 중에서 상기 하부 반도체 층들(500a, 500b, 500c)의 각각은 상기 반도체 몸체(510)와 반도체 상부 절연 층(590) 사이의 반도체 보호 절연 층(570)을 더 포함할 수 있다.
상기 하부 반도체 층들(500a, 500b, 500c)의 각각은 상기 반도체 몸체(510)를 관통하며 상기 반도체 하부 패드(555)와 상기 반도체 상부 패드(595)를 전기적으로 연결하는 반도체 관통 전극 구조물(520)을 더 포함할 수 있다. 상기 관통 전극 구조물(520)은 구리 등과 같은 도전성 물질로 형성되는 관통 전극(530) 및 상기 관통 전극(530)의 측면을 둘러싸는 절연성 스페이서(525)를 포함할 수 있다.
상기 반도체 칩들(500) 중에서, 상대적으로 하부에 위치하는 반도체 칩의 상기 반도체 상부 절연 층(590)과 상대적으로 상부에 위치하는 반도체 칩의 상기 반도체 하부 절연 층(550)이 서로 접촉하면서 결합되고 상대적으로 하부에 위치하는 반도체 칩의 상기 반도체 상부 패드(595)와 상대적으로 상부에 위치하는 반도체 칩의 상기 반도체 하부 패드(555)가 서로 접촉하면서 결합될 수 있다. 따라서, 상기 반도체 칩들(500)은 상기 반도체 상부 절연 층(590)과 상기 반도체 하부 절연 층(550)이 서로 접촉하면서 결합되고 상기 반도체 상부 패드(595)와 상기 반도체 하부 패드(555)가 서로 접촉하면서 결합되면서 차례로 적층될 수 있다.
상기 하부 반도체 칩들(500a, 500b, 500c) 중 최하위 반도체 칩(500a)은 상기 하부 구조물(100)과 접촉하면서 결합될 수 있다. 예를 들어, 상기 최하위 반도체 칩(500a)의 상기 반도체 하부 절연 층(550)은 상기 하부 구조물(100)의 상기 상부 절연 층(190)과 접촉하면서 결합될 수 있고, 상기 최하위 반도체 칩(500a)의 상기 반도체 하부 패드(555)는 상기 하부 구조물(100)의 상기 상부 패드(195)와 접촉하면서 결합될 수 있다.
다음으로, 도 10을 참조하여 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 설명하기로 한다. 도 10은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 나타내는 단면도이다.
변형 예에서, 도 10을 참조하면, 반도체 패키지(1e)는 도 8 및 도 9를 참조하여 설명한 것과 같은 상기 베이스(10), 상기 베이스(10) 상의 상기 하부 구조물(100) 및 상기 하부 구조물(100) 상의 상기 복수의 반도체 칩들(500)을 포함할 수 있다.
상기 반도체 패키지(1e)는 상기 복수의 반도체 칩들(500)의 측면들(501s)을 덮는 몰드 층(610) 및 상기 복수의 반도체 칩들(500) 중 상부 반도체 칩(500d)의 상부 및 상기 몰드 층(610)을 덮는 방열 구조물(620)을 더 포함할 수 있다. 상기 방열 구조물(620)은 방열 판(630) 및 상기 방열 판과 상기 상부 반도체 칩(500d)을 접착시키는 절연성의 열 전도층(625)을 포함할 수 있다.
다음으로, 도 11, 도 12a 내지 도 12d를 참조하여 본 발명의 일 실시예에 따른 반도체 패키지를 형성하는 방법의 예시적인 예를 설명하기로 한다. 도 11은 본 발명의 일 실시예에 따른 반도체 패키지를 형성하는 방법의 예시적인 예를 나타낸 공정 흐름도이고, 도 12a 내지 도 12d는 본 발명의 일 실시예에 따른 반도체 패키지를 형성하는 방법의 예시적인 예를 나타내는 단면도들이다.
도 11 및 도 12a를 참조하면, 칩 영역들(CA)을 갖는 반도체 웨이퍼(Wa)를 형성할 수 있다 (S10). 상기 반도체 웨이퍼(Wa)의 상기 칩 영역들(CA)은 하부 절연 층(250) 및 하부 패드(255)를 포함할 수 있다. 상기 반도체 웨이퍼(Wa) 상에 상기 하부 절연 층(250) 및 상기 하부 패드(255)를 덮는 보호 층(1100)을 형성할 수 있다.
상기 반도체 웨이퍼(Wa)는 상기 캐리어 기판(1000) 상의 접착 층(1010)에 의해 상기 캐리어 기판(1000) 상에 부착될 수 있다.
도 11 및 도 12b를 참조하면, 상기 칩 영역들(CA) 사이의 반도체 웨이퍼(Wa)에 그루브(1200)를 형성할 수 있다 (S20). 상기 그루브(1200)는 상기 하부 절연 층(190)을 관통하며 상기 반도체 웨이퍼(Wa) 내부로 연장될 수 있다. 상기 그루브(1200)를 형성하는 것은 레이저를 이용하거나, 또는 폭이 큰 블레이드(blade)를 이용하여 진행할 수 있다.
도 11, 도 12c 및 도 12d를 참조하면, 상기 그루브(1200)의 가운데 부분을 따라 상기 반도체 웨이퍼(Wa)를 절단하여 반도체 칩들(200)을 형성할 수 있다 (S30). 상기 반도체 웨이퍼(Wa)를 절단하는 것은 쏘잉 공정(1300)을 진행하는 것을 포함할 수 있다.
상기 반도체 칩들(200) 상에 잔존하는 상기 보호 층(1100)을 제거할 수 있다. 상기 반도체 칩들(200)을 상기 캐리어(1000)의 상기 접착 층(1010)으로부터 분리할 수 있다. 이어서, 분리된 반도체 칩들(200)을 베이스 웨이퍼(Wb)에 본딩할 수 있다 (S40).
상기 베이스 웨이퍼(Wb)는 상부 절연 층(190) 및 상부 패드(195)를 포함할 수 있다. 상기 반도체 칩들(200)의 상기 하부 절연 층(250)은 상기 상부 절연 층(190)과 접촉하면서 결합될 수 있고, 상기 반도체 칩들(200)의 상기 하부 패드(255)는 상기 상부 패드(195)와 접촉하면서 결합될 수 있다.
상기 반도체 칩들(200)을 상기 베이스 웨이퍼(Wb)에 본딩시키는 것은 상기 반도체 칩들(200)을 상기 베이스 웨이퍼(Wb) 상에 위치시키고, 상온 보다 높은 온도 분위기, 예를 들어 약200℃ 내지 약300℃의 열 분위기에서 상기 반도체 칩들(200)에 압력을 가하면서 상기 베이스 웨이퍼(Wb)의 상기 상부 패드들(195) 및 상기 반도체 칩들(200)의 상기 하부 패드들(255)을 접합 및 결합시키면서 상기 베이스 웨이퍼(Wb)의 상기 상부 절연 층(190) 및 상기 반도체 칩들(200)의 상기 하부 절연 층(190)을 접합 및 결합시킬 수 있다. 여기서, 열 분위기의 온도는 약200℃ 내지 약300℃에 한정되지 않고 다양하게 변화될 수 있다.
도 11 및 도 1을 참조하면, 이어서, 상기 반도체 칩들(200) 사이를 따라 상기 베이스 웨이퍼(Wb)를 절단할 수 있다 (S50). 상기 베이스 웨이퍼(Wb)를 절단하기 전에, 상기 반도체 칩들(200)을 덮는 몰딩 층(310)을 형성하는 것을 더 포함할 수 있다. 따라서, 상기 베이스 웨이퍼(Wb)를 절단하면서 상기 몰딩 층(310)도 같이 절단될 수 있다. 하부 구조물(100) 상에 절단된 상기 베이스 웨이퍼(Wb)의 부분들을 실장할 수 있다 (S60). 따라서, 도 1에서 설명한 것과 같은 반도체 패키지(1a)를 형성할 수 있다.
본 발명의 기술적 사상의 실시예 들에 따르면, 상기 하부 구조물(100)은 상대적으로 아래에 위치하는 하부 칩으로 볼 수 있고, 상기 반도체 칩(200)은 상대적으로 상부에 위치하는 상부 칩으로 볼 수 있다. 서로 직접적으로 접촉하면서 결합되는 패드들(195, 255) 및 서로 직접적으로 접촉하면서 결합되는 절연 층들(190, 250)에 의해 결합되는 상기 하부 및 상부 칩들(100, 200)을 포함하는 반도체 패키지를 제공할 수 있다.
본 발명의 기술적 사상의 실시 예들에 따른 반도체 패키지는 상술한 하부 및 상부 칩들(100, 200)을 포함함으로써, 두께를 감소시킬 수 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 직접적으로 결합되는 칩들 사이에서, 상대적으로 상부에 위치하는 상부 칩(200)은 리세스된 측면 부분(201s2)을 포함할 수 있다. 예를 들어, 반도체 웨이퍼(Wa)를 형성하고, 상기 반도체 웨이퍼(Wa)의 전면에 상기 그루브(1200)를 형성하고, 상기 그루브(1200)의 가운데 부분을 절단하는 쏘잉 공정(1300)을 진행하여 반도체 칩, 즉 상부 칩(200)을 형성할 수 있다. 상기 그루브(1200)의 일부는 잔존하여 상기 상부 칩(200)의 리세스된 측면(201s2)을 형성할 수 있다. 상기 상부 칩(200)의 상기 리세스된 측면(201s2)은 상기 쏘잉 공정(1300)을 진행하면서 발생되는 파티클에 의해 상기 상부 칩(200)의 전면이 오염되는 것을 최소화 또는 방지할 수 있다. 따라서, 리세스된 측면(200)을 갖는 상기 상부 칩(200)을 상대적으로 하부에 위치하는 하부 구조물, 즉 하부 칩(100)과 직접적으로 접촉시키면서 결합시키는 공정에서 발생하는 불량을 최소화 또는 방지할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 베이스;
    상기 베이스 상에 배치되는 제1 반도체 칩; 및
    상기 제1 반도체 칩 상에 배치되는 제2 반도체 칩을 포함하되,
    상기 제1 반도체 칩은,
    제1 반도체 몸체;
    상기 제1 반도체 몸체의 하부면을 덮는 제1 하부 절연 층;
    상기 제1 반도체 몸체의 상부면 상의 제1 반도체 내부 회로 영역; 및
    상기 제1 반도체 내부 회로 영역 상에 배치되는, 제1 패드 및 제1 상부 절연 층을 포함하고,
    상기 제2 반도체 칩은,
    제2 반도체 몸체;
    상기 제2 반도체 몸체의 하부면 아래에 배치되는 제2 반도체 내부 회로 영역; 및
    상기 제2 반도체 내부 회로 영역 아래에 배치되는 제2 패드 및 제2 하부 절연 층을 포함하고,
    상기 제1 패드는 상기 제2 패드와 직접 접촉하며 결합되고,
    상기 제1 상부 절연 층은 상기 제2 하부 절연 층과 직접 접촉하며 결합되고,
    상기 제2 반도체 칩의 측면은 상기 제2 반도체 칩의 하부면 및 상기 제2 반도체 칩의 상부면으로부터 연장되고,
    상기 제2 반도체 칩의 상기 측면은 상기 측면의 일부로부터 리세스된 부분을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제2 반도체 칩의 상기 측면은 상기 제2 반도체 칩의 상기 상부면의 가장자리로부터 상기 제2 반도체 칩의 상기 상부면과 수직한 방향으로 연장되는 제1 부분 및 상기 제2 반도체 칩의 상기 하부면의 가장자리로부터 상기 제1 부분까지 연장되는 제2 부분을 포함하고,
    상기 제2 부분은 상기 리세스된 부분인 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제2 부분은 상기 제2 반도체 칩의 상기 하부면의 가장자리로부터 상기 제2 반도체 칩의 상기 하부면과 수직한 방향으로 연장되는 수직 부분 및 상기 수직 부분으로부터 상기 제1 부분 까지 연장되는 곡선 부분을 포함하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제1 반도체 칩은 상기 제2 반도체 칩 보다 큰 폭을 갖는 반도체 패키지.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제2 반도체 내부 회로 영역은 상기 제2 반도체 칩의 상기 상부면의 폭 보다 작은 폭을 갖는 반도체 패키지.
  7. 삭제
  8. 삭제
  9. 제 1 항에 있어서,
    상기 제1 반도체 내부 회로 영역은 내부 배선을 포함하고,
    상기 제1 반도체 칩은 관통 전극 및 하부 패드를 더 포함하고,
    상기 하부 패드는 상기 제1 하부 절연 층 아래에 배치되고,
    상기 관통 전극은 상기 제1 반도체 몸체와 상기 제1 하부 절연 층을 관통하면서 상기 하부 패드와 상기 내부 배선을 전기적으로 연결하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 제1 반도체 몸체는 실리콘 기판인 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩과 접촉하는 몰드 층을 더 포함하되,
    상기 몰드 층은 상기 제2 반도체 칩의 상기 측면 및 상기 제1 상부 절연 층의 상부면의 일부와 접촉하는 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 몰드 층 및 상기 제2 반도체 칩 상의 방열 구조물을 더 포함하는 반도체 패키지.
  13. 하부 구조물; 및
    상기 하부 구조물 상에 배치되고, 서로 대향하는 하부면 및 상부면을 갖는 반도체 칩을 포함하되,
    상기 하부 구조물은 상부 패드 및 상부 절연 층을 포함하고,
    상기 반도체 칩은,
    반도체 몸체;
    상기 반도체 몸체의 하부면 아래에 배치되는 반도체 내부 회로 영역; 및
    상기 반도체 내부 회로 영역 아래에 배치되는 하부 패드 및 하부 절연 층을 포함하고,
    상기 하부 패드는 상기 상부 패드와 직접 접촉하며 결합되고,
    상기 하부 절연 층은 상기 상부 절연 층과 직접 접촉하며 결합되고,
    상기 하부 절연 층은 상기 상부 절연 층의 폭 보다 큰 폭을 갖고,
    상기 상부 절연 층은 상기 반도체 칩의 측면을 덮지 않고,
    상기 반도체 칩의 상기 하부면은 상기 반도체 칩의 상기 상부면 보다 작은 폭을 갖는 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 반도체 칩의 측면 상의 몰드 층을 더 포함하는 반도체 패키지.
  15. 제 14 항에 있어서,
    상기 상부 절연 층의 제1 부분의 상부면은 상기 하부 절연 층과 직접 접촉하고,
    상기 상부 절연 층의 제2 부분의 상부면은 상기 몰드 층과 직접 접촉하는 반도체 패키지.
  16. 제 13 항에 있어서,
    상기 하부 구조물은,
    실리콘 기판;
    상기 실리콘 기판과 상기 상부 절연 층 사이에 배치되고, 상기 상부 패드와 전기적으로 연결되는 재배선 패턴; 및
    상기 실리콘 기판을 관통하고, 상기 재배선 패턴과 전기적으로 연결되는 관통 전극을 더 포함하는 반도체 패키지.
  17. 삭제
  18. 하부 구조물; 및
    상기 하부 구조물 상의 복수의 반도체 칩들을 포함하되,
    상기 복수의 반도체 칩들은 직접적으로 접촉하는 제1 및 제2 반도체 칩들을 포함하고,
    상기 제1 반도체 칩은 서로 대향하는 제1 상부면 및 제1 하부면을 포함하고,
    상기 제2 반도체 칩은 서로 대향하는 제2 상부면 및 제2 하부면을 포함하고,
    상기 제1 반도체 칩은,
    제1 반도체 몸체;
    상기 제1 반도체 몸체의 상부면 상의 보호 절연 층;
    상기 보호 절연 층 상에 배치되는 상부 패드 및 상부 절연 층;
    상기 제1 반도체 몸체의 하부면 아래에 배치되는 제1 반도체 내부 회로 영역; 및
    상기 제1 반도체 몸체 및 상기 보호 절연 층을 관통하는 관통 전극을 포함하고,
    상기 제2 반도체 칩은,
    제2 반도체 몸체;
    상기 제2 반도체 몸체의 하부면 아래에 배치되는 제2 반도체 내부 회로 영역; 및
    상기 제2 반도체 내부 회로 영역 아래에 배치되는 하부 패드 및 하부 절연 층을 포함하고,
    상기 하부 절연 층 및 상기 상부 절연 층은 서로 직접 접촉하며 결합되고,
    상기 하부 패드 및 상기 상부 패드는 서로 직접 접촉하며 결합되고,
    상기 제2 반도체 칩의 상기 제2 하부면은 상기 제2 반도체 칩의 상기 상부면 보다 작은 폭을 갖는 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 제2 반도체 칩의 상기 제2 하부면은 상기 제1 반도체 칩의 상기 제1 상부면 보다 작은 폭을 갖는 반도체 패키지.
  20. 제 19 항에 있어서,
    상기 제1 반도체 칩의 상기 제1 하부면 및 상기 제2 반도체 칩의 상기 제2 하부면은 동일한 폭을 갖고,
    상기 제1 반도체 칩의 상기 제1 상부면 및 상기 제2 반도체 칩의 상기 제2 상부면은 동일한 폭을 갖는 반도체 패키지.

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