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KR102443819B1 - 광자 반도체 디바이스 및 제조 방법 - Google Patents

광자 반도체 디바이스 및 제조 방법 Download PDF

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KR102443819B1
KR102443819B1 KR1020200118856A KR20200118856A KR102443819B1 KR 102443819 B1 KR102443819 B1 KR 102443819B1 KR 1020200118856 A KR1020200118856 A KR 1020200118856A KR 20200118856 A KR20200118856 A KR 20200118856A KR 102443819 B1 KR102443819 B1 KR 102443819B1
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interconnect structure
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첸-후아 유
싱-쿠오 시아
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

패키지는, 인터포저 구조물 ― 인터포저 구조물은: 제1 비아; 도전성 라우팅을 포함하고 능동 디바이스들이 없는 제1 상호연결 디바이스; 제1 비아 및 제1 상호연결 디바이스를 둘러싸는 인캡슐런트; 및 인캡슐런트 위에 있고 제1 비아 및 제1 상호연결 디바이스에 연결되는 제1 상호연결 구조물을 포함함 ― ; 제1 상호연결 구조물에 본딩되고 제1 상호연결 디바이스에 전기적으로 연결되는 제1 반도체 다이; 및 제1 상호연결 구조물에 본딩되고 제1 상호연결 디바이스를 통해 제1 반도체 다이에 전기적으로 연결되는 제1 광자 패키지 ― 제1 광자 패키지는: 기판 상의 도파관을 포함하는 광자 라우팅 구조물; 광자 라우팅 구조물 위에 있고 도전성 피처들 및 유전체 층들을 포함하는 제2 상호연결 구조물; 및 제2 상호연결 구조물에 본딩되고 제2 상호연결 구조물에에 전기적으로 연결되는 전자 다이를 포함함 ― 를 포함한다.

Description

광자 반도체 디바이스 및 제조 방법{PHOTONIC SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE}
이 출원은 2019년 9월 19일자로 출원된 미국 가출원 제62/902,602호의 우선권을 청구하며, 이 가출원은 전체가 참조로서 본 명세서에 통합된다.
전기 시그널링 및 프로세싱은 신호 전송 및 프로세싱을 위한 하나의 기법이다. 광학 시그널링 및 프로세싱은 특히 신호 전송을 위한 광섬유 관련 애플리케이션들의 사용으로 인해, 최근 몇 년 동안 점점 더 많은 애플리케이션들에서 사용되었다.
광학 시그널링 및 프로세싱은 일반적으로 완전한 애플리케이션들을 제공하기 위해 전기 시그널링 및 프로세싱과 결합된다. 예를 들어, 광섬유들은 장거리 신호 전송에 사용될 수 있으며, 전기 신호들은 단거리 신호 전송 뿐 아니라 프로세싱 및 제어에도 사용될 수 있다. 따라서, 광학 신호들과와 전기 신호들의 프로세싱 뿐만 아니라 광학 신호들과 전기 신호들 간의 변환을 위해 광학 컴포넌트들과 전기 컴포넌트들을 통합하는 디바이스들이 형성된다. 따라서 패키지들은 광학 디바이스들을 포함하는 광학(광자) 다이들 및 전자 디바이스들을 포함하는 전자 다이들을 모두 포함할 수 있다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 몇몇 실시예들에 따른 상호연결 디바이스의 단면도를 도시한다.
도 2 내지 도 11은 몇몇 실시예들에 따른, 광자 패키지를 형성하기 위한 중간 단계들의 단면도들을 예시한다.
도 12 및 도 13은 몇몇 실시예들에 따른, 광자 패키지들의 단면도들을 예시한다.
도 14 내지 도 22는 몇몇 실시예들에 따른, 인터포저 구조물을 형성하기 위한 중간 단계들의 단면도들을 예시한다.
도 23 및 도 24는 몇몇 실시예들에 따른, 광자 시스템을 형성하기 위한 중간 단계들의 단면도들을 예시한다.
도 25는 몇몇 실시예들에 따른 광자 시스템의 단면도를 예시한다.
도 26은 몇몇 실시예들에 따른 광자 시스템의 평면도를 예시한다.
도 27은 몇몇 실시예들에 따른 광자 시스템의 단면도를 예시한다.
도 28은 몇몇 실시예들에 따른, 집적 수동 디바이스를 갖는 광자 시스템의 단면도를 예시한다.
아래의 개시내용은 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
이 개시물에서, 패키지 및 그 형성의 다양한 양상들이 설명된다. 몇몇 실시예들에 따라, 광학 디바이스들 및 전기 디바이스들을 모두 포함하는 3 차원(3D) 패키지들 및 이를 형성하는 방법이 제공된다. 특히, 프로세싱 디바이스로부터 전송 또는 수신된 전기 신호들과 광섬유 또는 광 도파관 네트워크에서 전송 또는 수신된 광학 신호들 사이의 인터페이스를 제공하는 전자 다이들이 도파관 구조물 위에 형성된다. 전자 다이들 및 프로세싱 디바이스는 전자 다이들과 프로세싱 디바이스 사이의 전기 신호들의 송신을 용이하게 하는 인터포저 구조물에 부착된다. 인터포저 구조물은 복합 재료 또는 몰딩 컴파운드로 형성될 수 있으며, 전기 신호들의 개선된 고속 송신을 허용하는 내장된 상호연결 디바이스들을 포함할 수 있다. 몇몇 실시예들에 따라, 패키지들을 형성하는 중간 단계들이 예시된다. 몇몇 실시예들의 몇몇 변형들이 논의된다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 이용된다.
도 1은 몇몇 실시예들에 따른 상호연결 디바이스(50)의 단면도를 예시한다. 상호연결 디바이스(50)는 광자 시스템(300)(도 24 참조)을 형성하기 위해 후속 프로세싱에서 인터포저 구조물(250)(도 22 참조)에 통합될 것이다. 상호연결 디바이스(50)는 광자 패키지(100)와 프로세싱 다이(324) 및/또는 메모리 다이(326)(도 24 참조) 사이와 같이, 광자 시스템(300)에서 인터포저 구조물(250)에 부착된 디바이스들 사이의 전기적 연결을 제공한다. 몇몇 실시예들에서, 상호연결 디바이스(50)는 상호연결 디바이스(50)의 양측 상의 도전성 피처들 사이에 전기적 연결을 하기 위해 기판 관통 비아(TSV)들(54)을 포함한다. 상호연결 디바이스(50)의 TSV들(54)은 옵션적이며, 몇몇 실시예들에서는 존재하지 않을 수 있다. 상호연결 디바이스(50)는 적용가능한 제조 프로세스들을 사용하여 형성될 수 있다. 상호연결 디바이스(50)에는 능동 디바이스들이 없고/없거나 수동 디바이스들이 없을 수 있다. 몇몇 실시예들에서, 상호연결 디바이스(50)는 약 100 μm 내지 약 500 μm의 두께를 가질 수 있다. 몇몇 실시예들에서, 상호연결 디바이스(50)는 약 2mm x 4mm 내지 약 12mm x 25mm, 예컨대 약 3mm x 20mm 의 측방향 치수들을 가질 수 있다.
여전히 도 1을 참조하면, 상호연결 디바이스(50)는 기판(52) 상에 형성된 제1 상호연결 구조물(60)을 포함할 수 있다. 기판(52)은 예를 들어 유리 기판, 세라믹 기판, 반도체 기판 등일 수 있다. 몇몇 실시예들에서, 기판(52)은 실리콘 웨이퍼 또는 SOI(semiconductor-on-insulator) 기판의 활성층 등일 수 있다. 기판(52)은 반도체 재료, 예컨대 도핑된 또는 비도핑된 실리콘을 포함할 수 있거나, 또는 다른 반도체 재료들, 예컨대 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합들을 포함할 수 있다. 다층 기판 또는 그래디언트 기판과 같은 다른 기판들이 또한 사용될 수 있다. 몇몇 실시예들에서, 복수의 상호연결 디바이스들(50)은 단일 기판(52) 상에 형성될 수 있고, 도 1에 도시된 개별 상호연결 디바이스(50)와 같은 개별 상호연결 디바이스들(50)을 형성하기 위해 싱귤레이팅될 수 있다. 기판(52)은 전면 또는 전방 표면(예를 들어, 도 1에서 위쪽을 향하는 면) 및 후면 또는 후방 표면(예를 들어, 도 1에서 아래쪽을 향하는 면)을 갖는 것으로 지칭될 수 있다.
몇몇 실시예들에서, 상호연결 디바이스(50)는 기판(52) 위에 형성된 제1 상호연결 구조물(60)에 하나 이상의 전기 라우팅 층(62)(예를 들어, 재배선 층(RDL, redistribution layer)들, 금속화 패턴들 또는 층들, 도전성 라인들, 및 비아들 등)을 포함한다. 전기 라우팅(62)은 도전성 재료의 층들을 상호연결하는 비아들을 갖는 유전체(예를 들어, 로우-k 유전체 재료) 및 도전성 재료(예를 들어, 구리)의 교번 층들로 형성될 수 있고, 임의의 적절한 프로세스(예컨대, 성막, 다마신, 듀얼 다마신 등)를 통해 형성될 수 있다.
몇몇 실시예들에서, 전기 라우팅(62)은 다마신 프로세스를 사용하여 형성되며, 이 다마신 프로세스에서 각각의 유전체 층은 금속화 층들 및/또는 비아들의 원하는 패턴에 대응하는 트렌치들을 형성하기 위해 포토리소그래피 기법들을 이용하여 패터닝되고 에칭된다. 옵션적인 확산 배리어 및/또는 옵션적인 접착 층이 성막될 수 있고, 트렌치들은 도전성 재료로 충전(fill)될 수 있다. 배리어 층에 적합한 재료들은 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 또는 다른 대안들을 포함하고, 도전성 재료에 적합한 재료들은 구리, 은, 금, 텅스텐, 알루미늄, 이들의 조합들 등을 포함한다. 실시예에서, 금속화 층들은 구리 또는 구리 합금의 시드 층을 성막하는 단계, 및 전기 도금에 의해 트렌치들을 충전하는 단계에 의해 형성될 수 있다. 화학 기계적 평탄화(CMP, chemical mechanical planarization) 프로세스 등은 각각의 유전체 층의 표면으로부터 과잉 도전성 재료를 제거하고 후속 프로세싱을 위해 표면을 평탄화하기 위해 사용될 수 있다.
몇몇 실시예들에서, 다마신 또는 듀얼 다마신 프로세스의 사용은 더 작은 피치를 갖는 전기 라우팅(62)(예를 들어, "미세-피치 라우팅")을 형성할 수 있으며, 이는 전기 라우팅(62)의 밀도를 증가시킬 수 있고 또한 상호연결 디바이스(50) 내의 향상된 도전 및 연결 신뢰성을 허용할 수 있다. 몇몇 경우에, 고속 동작(예를 들어, 약 2 Gbit/초 초과) 동안 도전성 컴포넌트들의 표면들 근처에서 전기 신호들이 전달될 수 있다. 미세-피치 라우팅은 다른 타입의 라우팅보다 표면 거칠기가 적을 수 있고, 따라서 고속 신호들에 의해 경험되는 저항을 감소시키고 고속 동작 동안의 신호 손실(예를 들어, 삽입 손실)을 감소시킬 수 있다. 이것은 예를 들어 시리얼라이저/디시리얼라이저("SerDes, Serializer/Deserializer") 회로들 또는 더 높은 속도로 동작할 수 있는 다른 회로들의 고속 동작의 성능을 향상시킬 수 있다.
몇몇 실시예들에서, 상호연결 디바이스(50)는 외부 연결들이 이루어지는 알루미늄 패드들과 같은 패드들(72)을 더 포함한다. 패드들(72)은 제1 상호연결 구조물(60) 상에 형성되고, 전기 라우팅(62)에 전기적으로 연결될 수 있다. 몇몇 실시예들에서, 하나 이상의 패시베이션 막(74)이 제1 상호연결 구조물(60) 및 패드들(72)의 부분들 상에 형성된다. 개구들은 패시베이션 막들(74)을 통해 패드들(72)로 연장되고, 도전성 커넥터들(76)은 패시베이션 막들(74)의 개구들을 통해 연장되어 패드들(72)과 접촉한다.
몇몇 실시예들에서, 도전성 커넥터들(76)은 금속 패드들 또는 금속 필라들(구리 필라들과 같은)을 포함한다. 도전성 커넥터들(76)은 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 재료를 포함할 수 있다. 몇몇 실시예들에서, 금속 필라들은 솔더 프리(solder free)일 수 있고 그리고/또는 실질적으로 수직한 측벽들을 가질 수 있다. 몇몇 실시예들에서, 금속 캡 층은 금속 필라들의 상단부 상에 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등 또는 이들의 조합을 포함할 수 있고, 도금 프로세스에 의해 형성될 수 있다. 몇몇 실시예들에서, 도전성 커넥터들(76)은 도금 프로세스를 사용하여 형성된다.
유전체 층(78)은 상호연결 디바이스(50) 상에, 예컨대 패시베이션 막들(74) 및 도전성 커넥터들(76) 상에 형성될 수 있다(또는 형성되지 않을 수 있다). 유전체 층(78)은 도전성 커넥터들(76)을 측방향으로 캡슐화할 수 있고, 유전체 층(78)은 상호연결 디바이스(50)와 측방향으로 접할 수 있다. 처음에, 유전체 층(78)은 도 1에 도시된 바와 같이 유전체 층(78)의 최상부면이 도전성 커넥터들(76)의 최상부면들 위에 있도록 도전성 커넥터들(76)을 매립할 수 있다. 솔더 재료가 도전성 커넥터들(76) 상에 배치되는 몇몇 실시예들에서, 유전체 층(78)은 또한 솔더 재료를 매립할 수 있다. 대안적으로, 솔더 재료는 유전체 층(78)을 형성하기 전에 제거될 수 있다.
유전체 층(78)은 PBO, 폴리이미드, BCB 등과 같은 폴리머; 실리콘 질화물 등과 같은 질화물; 실리콘 질화물, PSG, BSG, BPSG 등과 같은 산화물; 인캡슐런트, 몰딩 컴파운드 등; 유사한 것들, 또는 이들의 조합일 수 있다. 유전체 층(78)은 예를 들어, 스핀 코팅, 라미네이션, 화학 기상 증착(CVD, chemical vapor deposition) 등에 의해 형성될 수 있다. 몇몇 실시예들에서, 도전성 커넥터들(76)은 매립된 채로 남아 있고, 도 17에 대해 아래에서 설명되는 것과 같은 상호연결 디바이스(50)를 패키징하기 위한 후속 프로세스 동안 노출된다. 도전성 커넥터들(76)을 노출시키는 것은 도전성 커넥터들(76) 상에 존재할 수 있는 임의의 솔더 영역들을 제거할 수 있다.
여전히 도 1을 참조하면, 상호연결 디바이스(50)는 제1 상호연결 구조물(60)을 제1 상호연결 구조물(60) 반대편의 기판(52)의 면 상의 외부 컴포넌트들에 전기적으로 연결하기 위해 기판(52)을 통해 연장되는 기판 관통 비아(TSV)들(54)을 포함할 수 있다. 다른 실시예들에서, 상호연결 디바이스(50)는 TSV들(54)을 포함하지 않는다. 실시예에서, TSV들(54)은 제1 상호연결 구조물(60)을 형성하기 전에 기판(52) 내로 기판 관통 비아(TSV) 개구들을 처음에 형성함으로써 형성될 수 있다. TSV 개구들은 포토레지스트(미도시)를 도포하고 패터닝하여 기판(52)의 영역들을 노출시킨 다음, 기판(52)의 노출된 부분들을 원하는 깊이로 에칭함으로써 형성될 수 있다. TSV 개구들은 기판(52) 내로 부분적으로 연장되도록 형성될 수 있고, 기판(52)의 궁극적으로 원하는 높이보다 큰 깊이로 연장될 수 있다.
TSV 개구들이 기판 내에서 형성되면, TSV 개구들은 라이너(예시되지 않음)로 라이닝될 수 있다. 라이너는 예를 들어, TEOS(tetraethylorthosilicate) 또는 실리콘 질화물로 형성된 산화물일 수 있지만, 임의의 적합한 유전체 재료가 대안적으로 사용될 수 있다. 라이너는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD) 프로세스를 사용하여 형성될 수 있지만, 물리 기상 증착 또는 열 프로세스와 같은 다른 적합한 프로세스들이 대안적으로 사용될 수 있다. 라이너가 TSV 개구들의 측벽들 및 바닥부를 따라 형성되면, 배리어 층(또한 독립적으로 예시되어 있지 않음)이 형성될 수 있고 TSV 개구들의 나머지는 도전성 재료로 충전되어 TSV들(54)을 형성할 수 있다. 도전성 재료는 구리를 포함할 수 있지만, 알루미늄, 합금들, 도핑된 폴리실리콘, 이들의 조합들 등과 같은 다른 적합한 재료들이 대안적으로 이용될 수 있다. 도전성 재료는 시드층(미도시) 상에 구리를 전기도금하고, TSV 개구들을 충전 및 과충전시킴으로써 형성될 수 있다. TSV 개구들이 충전되면, TSV들(54)을 형성하기 위해 과잉 라이너, 배리어 층, 시드 층, 및 TSV 개구들 외부의 도전성 재료가 (예를 들어, CMP 프로세스, 연삭 프로세스 등을 사용하여) 제거될 수 있다. 기판(52)은 그 후 도 1에 도시된 바와 같이 TSV들(54)을 노출시키기 위해 (예를 들어, CMP 프로세스, 연삭 프로세스 등을 사용하여) 씨닝될 수 있다.
도 2 내지 도 13은 몇몇 실시예들에 따른, 광자 패키지(100)(도 12 내지 도 13 참조)를 형성하기 위한 중간 단계들의 단면도들을 도시한다. 몇몇 실시예들에서, 광자 패키지(100)는 광자 시스템(300)(도 24 참조)에서 광학 신호들과 전기 신호들 사이의 입력/출력(I/O) 인터페이스로서 작용한다. 먼저 도 2를 참조하면, 몇몇 실시예들에 따라 매립 산화물( "BOX") 기판(102)이 제공된다. BOX 기판(102)은 기판(102C) 위에 형성된 산화물 층(102B) 및 산화물 층(102B) 위에 형성된 실리콘 층(102A)을 포함한다. 기판(102C)은 예를 들어 유리, 세라믹, 유전체, 반도체 등, 또는 이들의 조합과 같은 재료일 수 있다. 몇몇 실시예들에서, 기판(102C)은 (예를 들어, p-타입 또는 n-타입 도펀트로) 도핑되거나 또는 도핑되지 않을 수 있는, 벌크 반도체 등과 같은 반도체 기판일 수 있다. 기판(102C)은 실리콘 웨이퍼(예를 들어, 12 인치 실리콘 웨이퍼)와 같은 웨이퍼일 수 있다. 다층 또는 그래디언트 기판과 같은 다른 기판들이 또한 사용될 수 있다. 몇몇 실시예들에서, 기판(102C)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합들을 포함할 수 있다. 산화물 층(102B)은 예를 들어, 실리콘 산화물 등일 수 있다. 몇몇 실시예들에서, 산화물 층(102B)은 약 0.5 μm 내지 약 4 μm의 두께를 가질 수 있다. 몇몇 실시예들에서, 실리콘 층(102A)은 약 0.1 μm 내지 약 1.5 μm의 두께를 가질 수 있다. BOX 기판(102)은 전면 또는 전방 표면(예를 들어, 도 2에서 위쪽을 향하는 면) 및 후면 또는 후방 표면(예를 들어, 도 2에서 아래쪽을 향하는 면)을 갖는 것으로 언급될 수 있다.
도 3에서, 실리콘 층(102A)은 몇몇 실시예들에 따라 도파관(104), 광자 컴포넌트들(106A-B), 및 결합기들(107)을 위한 실리콘 영역들을 형성하도록 패터닝된다. 실리콘 층(102A)은 적합한 포토리소그래피 및 에칭 기법들을 사용하여 패터닝될 수 있다. 예를 들어, 몇몇 실시예들에서, 하드마스크 층(예를 들어, 질화물 층 또는 다른 유전체 재료, 도 3에 미도시)이 실리콘 층(102A) 위에 형성되고 패터닝될 수 있다. 하드마스크 층의 패턴은 그 후 건식 에칭 및/또는 습식 에칭 기법들과 같은 하나 이상의 에칭 기법을 사용하여 실리콘 층(102A)에 전사될 수 있다. 예를 들어, 실리콘 층(102A)은 도파관들(104)을 정의하는 리세스들을 형성하기 위해 에칭될 수 있고, 나머지 리세스되지 않은 부분들의 측벽들은 도파관들(104)의 측벽들을 정의한다. 몇몇 실시예들에서, 실리콘 층(102A)을 패터닝하기 위하여 하나보다 많은 포토리소그래피 및 에칭 시퀀스가 사용될 수 있다. 하나의 도파관(104) 또는 다수의 도파관들(104)이 실리콘 층(102A)으로부터 패터닝될 수 있다. 다수의 도파관들(104)이 형성되는 경우, 다수의 도파관들(104)은 별도의 개별 도파관들(104)이거나, 또는 단일 연속 구조물로서 연결될 수 있다. 몇몇 실시예들에서, 하나 이상의 도파관(104)은 연속 루프를 형성한다. 예를 들어, 도 3에 예시된 단면도에서, 도시된 도파관들(104)의 부분들은 단일 도파관(104)을 포함하는 연속 루프의 일부일 수 있다. 도파관들(104), 광자 컴포넌트들(106A-B), 또는 결합기들(107)의 다른 구성들 또는 배열들이 가능하다. 몇몇 경우에, 도파관들(104), 광자 컴포넌트들(106A-B), 및 결합기들(107)은 집합적으로 "광자 층"으로 지칭될 수 있다.
광자 컴포넌트들(106A-B)은 도파관들(104)과 통합될 수 있고, 실리콘 도파관들(104)과 함께 형성될 수 있다. 광자 컴포넌트들(106A-B)은 도파관들(104) 내의 광학 신호들과 상호작용하기 위해 도파관들(104)에 광학적으로 커플링될 수 있다. 광자 컴포넌트들(106A-B)은 예를 들어, 광검출기들(106A) 및/또는 변조기들(106B)을 포함할 수 있다. 예를 들어, 광검출기들(106A)은 도파관들(104) 내의 광학 신호들을 검출하기 위해 도파관들(104)에 광학적으로 커플링될 수 있고, 변조기(106B)는 도파관들(104) 내의 광출력(optical power)을 변조함으로써 도파관들(104) 내의 광학 신호들을 생성하기 위해 도파관들(104)에 광학적으로 커플링될 수 있다. 이러한 방식으로, 광자 컴포넌트들(106A-B)은 도파관들(104)로의 및 도파관들(104)로부터의 광학 신호들의 입력/출력(I/O)을 용이하게 한다. 다른 실시예들에서, 광자 컴포넌트들은 레이저 다이오드들, 광학 신호 스플리터들, 또는 다른 타입의 광자 구조물들 또는 디바이스들과 같은 다른 능동 또는 수동 컴포넌트들을 포함할 수 있다. 광출력은 예를 들어, 외부 광원에 결합된 광섬유(150)(도 12 내지 도 13 참조)에 의해 도파관들(104)에 제공될 수 있거나, 또는 광출력은 레이저 다이오드와 같은 광자 패키지(100) 내의 광자 컴포넌트에 의해 생성될 수 있다.
몇몇 실시예들에서, 광검출기들(106A)은 예를 들어, 도파관들(104)의 영역들을 부분적으로 에칭하고 에칭된 영역들의 나머지 실리콘 상에 에피택셜 재료를 성장시킴으로써 형성될 수 있다. 도파관들(104)은 허용가능한 포토리소그래피 및 에칭 기법들을 사용하여 에칭될 수 있다. 에피택셜 재료는 예를 들어, 게르마늄(Ge)과 같은 반도체 재료를 포함할 수 있으며, 이는 도핑되거나 도핑되지 않을 수 있다. 몇몇 실시예들에서, 광검출기들(104A)의 형성의 일부로서 에칭된 영역들의 실리콘 내에 도펀트들을 도입하기 위해 주입(implantation) 프로세스가 수행될 수 있다. 에칭된 영역들의 실리콘은 p 타입 도펀트들, n 타입 도펀트들, 또는 그 조합으로 도핑될 수 있다.
몇몇 실시예들에서, 변조기들(106B)은 예를 들어, 도파관들(104)의 영역들을 부분적으로 에칭하고 에칭된 영역들의 나머지 실리콘 상에 적절한 도펀트들을 주입함으로써 형성될 수 있다. 도파관들(104)은 허용가능한 포토리소그래피 및 에칭 기법들을 사용하여 에칭될 수 있다. 몇몇 실시예들에서, 광검출기들(106A)에 대해 사용되는 에칭된 영역들 및 변조기들(106B)에 대해 사용되는 에칭된 영역들은 동일한 포토리소그래피 또는 에칭 단계들 중 하나 이상을 사용하여 형성될 수 있다. 에칭된 영역들의 실리콘은 p 타입 도펀트들, n 타입 도펀트들, 또는 그 조합으로 도핑될 수 있다. 몇몇 실시예들에서, 광검출기들(106A)에 대해 사용되는 에칭된 영역들 및 변조기들(106B)에 대해 사용되는 에칭된 영역들은 동일한 주입 단계들 중 하나 이상을 사용하여 주입될 수 있다.
몇몇 실시예들에서, 하나 이상의 결합기(107)는 도파관들(104)과 통합될 수 있고, 도파관들(104)과 함께 형성될 수 있다. 결합기들(107)은 격자 결합기들(107A) 및/또는 에지 결합기들(107B)을 포함할 수 있다(도 12 내지 도 13 참조). 결합기들(107)은 광학 신호들 및/또는 광출력이 광섬유(150)와 광자 패키지(100)의 도파관들(104) 사이에서 전달되도록 한다. 몇몇 실시예들에서, 결합기들(107)은 격자 결합기들(107A)을 포함하는데, 이는 도 12에 도시된 바와 같이, 광학 신호들 및/또는 광출력이 광자 패키지(100)와 광자 패키지(100) 위에 수직으로 장착된 광섬유(150) 사이에서 전달되도록 한다. 몇몇 실시예들에서, 결합기들(107)은 에지 결합기들(107B)을 포함하는데, 이는 도 13에 도시된 바와 같이, 광학 신호들 및/또는 광출력이 광자 패키지(100)와 광자 패키지(100)의 측벽 근처에 수평으로 장착된 광섬유(150) 사이에서 전달되도록 한다. 광자 패키지(100)는 몇몇 실시예들에서 단일 결합기(107), 다수의 결합기들(107), 또는 다수의 타입의 결합기들(107)을 포함할 수 있다. 결합기들(107)은 허용가능한 포토리소그래피 및 에칭 기법들을 사용하여 형성될 수 있다. 몇몇 실시예들에서, 결합기들(107)은 도파관들(104) 및/또는 광자 컴포넌트들(106A-B)과 동일한 포토리소그래피 또는 에칭 단계들을 사용하여 형성된다. 다른 실시예들에서, 결합기들(107)은 도파관들(104) 및/또는 광자 컴포넌트들(106A-B)이 형성된 후에 형성된다.
도 4에서, 몇몇 실시예들에 따라, 유전체 층(108)이 BOX 기판(102)의 전면 상에 형성되어 광자 라우팅 구조물(110)을 형성한다. 유전체 층(108)은 도파관들(104), 광자 컴포넌트들(106A-B), 결합기들(107), 및 산화물 층(102B) 위에 형성된다. 유전체 층(108)은 실리콘 산화물, 실리콘 질화물, 이들의 조합 등의 하나 이상의 층으로 형성될 수 있고, CVD, PVD, 원자 층 증착(ALD), 스핀-온-유전체 프로세스 등, 또는 이들의 조합에 의해 형성될 수 있다. 몇몇 실시예들에서, 유전체 층(108)은 고밀도 플라즈마 화학 기상 증착(HDP-CVD, high density plasma chemical vapor deposition), 유동성 CVD(FCVD, flowable CVD)(예를 들어, 원격 플라즈마 시스템에서의 CVD 기반 재료 증착, 및 산화물과 같은 다른 재료로 변환시키는 포스트(post) 경화) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 유전체 재료들이 사용될 수 있다. 몇몇 실시예들에서, 유전체 층(108)은 그 후 CMP 프로세스, 연삭 프로세스 등과 같은 평탄화 프로세스를 사용하여 평탄화된다. 유전체 층(108)은 몇몇 실시예들에서, 약 50 nm 내지 약 500 nm의 산화물 층(102B) 위의 두께를 갖도록 형성될 수 있거나, 또는 약 10 nm 내지 약 200 nm의 도파관들(104) 위의 두께를 갖도록 형성될 수 있다. 몇몇 경우에, 더 얇은 유전체 층(108)은 격자 결합기(107A)와 수직으로 장착된 광섬유(150)(도 12 참조) 사이의 보다 효율적인 광학 커플링을 허용할 수 있다.
도파관들(104)과 유전체 층(108)의 재료들의 굴절률들의 차이로 인해, 도파관들(104)은 광의 파장 및 각각의 재료들의 굴절률들에 따라, 광이 도파관들(104) 내에 실질적으로 한정되도록 높은 내부 반사를 갖는다. 실시예에서, 도파관들(104)의 재료의 굴절률은 유전체 층(108)의 재료의 굴절률보다 높다. 예를 들어, 도파관들(104)은 실리콘을 포함할 수 있고, 유전체 층(108)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.
도 5에서, 몇몇 실시예들에 따라 개구들(111)이 기판(102C)으로 연장되도록 형성된다. 개구들(111)은 유전체 층(108) 및 산화물 층(102B)을 통해 연장되도록 형성되고, 기판(102C) 내로 부분적으로 연장된다. 개구들(111)은 허용가능한 포토리소그래피 및 에칭 기법들에 의해, 예컨대 포토레지스트를 형성 및 패터닝하는 단계 및 그 후 에칭 마스크로서 패터닝된 포토레지스트를 사용하여 에칭 프로세스를 수행하는 단계에 의해 형성될 수 있다. 에칭 프로세스는 예를 들어, 건식 에칭 프로세스 및/또는 습식 에칭 프로세스를 포함할 수 있다.
도 6에서, 몇몇 실시예들에 따라, 도전성 재료가 개구들(111)에 형성되어, 비아들(112)을 형성한다. 몇몇 실시예들에서, 확산 배리어 층, 접착 층 등과 같은 라이너(미도시)는 TaN, Ta, TiN, Ti, CoW 등으로부터 개구들(111)에 형성될 수 있으며, ALD 등과 같은 적합한 성막 프로세스를 사용하여 형성될 수 있다. 몇몇 실시예들에서, 구리 또는 구리 합금을 포함할 수 있는 시드 층(미도시)이 그 후 개구들(111)에 성막될 수 있다. 비아들(112)의 도전성 재료는 예를 들어, ECP 또는 무전해 도금을 사용하여 개구들(111)에 형성된다. 도전성 재료는 예를 들어, 구리, 은, 금, 텅스텐, 코발트, 알루미늄, 또는 이들의 합금들과 같은 금속 또는 금속 합금을 포함할 수 있다. 평탄화 프로세스(예를 들어, CMP 프로세스 또는 연삭 프로세스)는 비아들(112) 및 유전체 층(108)의 상부면들이 평평하도록 유전체 층(108)의 상부면을 따라 초과 도전성 재료를 제거하기 위해 수행될 수 있다.
도 6은 또한 유전체 층(108)을 통해 연장되고 광자 컴포넌트들(106A-B)에 전기적으로 연결되는 콘택들(113)의 형성을 도시한다. 콘택들(113)은 전력 또는 전기 신호들이 광자 컴포넌트들(106A-B)로 송신되고 전기 신호들이 광자 컴포넌트들(106A-B)로부터 송신되도록 한다. 이러한 방식으로, 광자 컴포넌트들(106A-B)은 전기 신호들(예를 들어, 전자 다이(122)로부터의, 도 8 참조)을 도파관들(104)에 의해 송신된 광학 신호들로 변환하고 그리고/또는 도파관들(104)로부터의 광학 신호들을 (예를 들어, 전자 다이(122)에 의해 수신될 수 있는) 전기 신호들로 변환할 수 있다. 콘택들(113)은 비아들(112)의 형성 전 또는 후에 형성될 수 있고, 콘택들(113)의 형성 및 비아들(112)의 형성은 도전성 재료의 성막 및/또는 평탄화와 같은 일부 단계들을 공유할 수 있다. 몇몇 실시예들에서, 콘택은 다마신 프로세스, 예를 들어 단일 다마신, 듀얼 다마신 등에 의해 형성될 수 있다. 예를 들어, 몇몇 실시예들에서, 콘택들(113)을 위한 개구들(미도시)은 먼저 허용가능한 포토리소그래피 및 에칭 기법들을 사용하여 유전체 층(108)에 형성된다. 도전성 재료는 그 후 개구들 내에 형성되어 콘택들(113)을 형성할 수 있다. 과잉 도전성 재료는 CMP 프로세스 등을 사용하여 제거될 수 있다. 콘택들(113)의 도전성 재료는 비아들(112)의 것들과 동일할 수 있는 알루미늄, 구리, 텅스텐 등을 포함하는 금속 또는 금속 합금으로 형성될 수 있다. 콘택들(113)은 다른 실시예들에서 다른 기법들 또는 재료들을 사용하여 형성될 수 있다.
도 7에서, 몇몇 실시예들에 따라, 제2 상호연결 구조물(120)이 유전체 층(108) 위에 형성된다. 제2 상호연결 구조물(120)은 상호연결 및 전기 라우팅을 제공하는 유전체 층들(115) 및 유전체 층들(115)에 형성된 도전성 피처들(114)을 포함한다. 예를 들어, 제2 상호연결 구조물(120)은 비아들(112), 콘택들(113), 및/또는 전자 다이들(122)(도 8 참조)과 같은 위에 놓인 디바이스들을 연결할 수 있다. 유전체 층들(115)은 예를 들어, 절연 또는 패시베이팅 층들일 수 있고, 실리콘 산화물 또는 실리콘 질화물과 같은 유전체 층(108)에 대해 위에서 설명된 것과 유사한 하나 이상의 재료를 포함할 수 있거나, 또는 상이한 재료를 포함할 수 있다. 유전체 층들(115)은 유전체 층(108)과 거의 동일한 파장의 광에 대해 투명할 수 있다. 유전체 층들(115)은 유전체 층(108)에 대해 상기 설명된 것들과 유사한 기법을 사용하거나 다른 기법을 사용하여 형성될 수 있다. 도전성 피처들(114)은 도전성 라인들 및 비아들을 포함할 수 있고, 다마신 프로세스, 예를 들어, 단일 다마신, 듀얼 다마신 등에 의해 형성될 수 있다. 도 6에 도시된 바와 같이, 도전성 패드들(116)은 유전체 층들(115)의 최상부 층에 형성된다. 도전성 패드들(116) 및 최상부 유전체 층(115)의 표면들이 실질적으로 동일 평면이 되도록, 도전성 패드들(116)을 형성한 후에 평탄화 프로세스(예를 들어, CMP 프로세스 등)가 수행될 수 있다. 제2 상호연결 구조물(120)은 도 6에 도시된 것보다 더 많거나 더 적은 유전체 층들(115), 도전성 피처들(114), 또는 도전성 패드들(116)을 포함할 수 있다. 몇몇 실시예들에서, 제2 상호연결 구조물(120)은 약 4 μm 내지 약 7 μm의 두께를 갖도록 형성될 수 있다.
몇몇 실시예들에서, 유전체 층들(115)을 통한 광출력 또는 광학 신호들의 송신을 허용하기 위하여, 제2 상호연결 구조물(120)의 일부 영역들에는 도전성 피처들(114) 또는 도전성 패드들(116)이 실질적으로 없다. 예를 들어, 이러한 무금속 영역들은 격자 결합기(107A)와 수직으로 장착된 광섬유(150)(도 12 참조) 사이에서 연장되어, 광출력 또는 광학 신호들이 도파관들(104)로부터 수직으로 장착된 광섬유(150)로 커플링되고 그리고/또는 또는 수직으로 장착된 광섬유(150)로부터 도파관들(104)로 커플링되게 할 수 있다. 몇몇 경우에, 더 얇은 제2 상호연결 구조물(120)은 격자 결합기(107A)와 수직으로 장착된 광섬유(150) 사이의 보다 효율적인 광학 커플링을 허용할 수 있다.
도 8에서, 몇몇 실시예들에 따라, 전자 다이(122)가 제2 상호연결 구조물(120)에 본딩된다. 전자 다이들(122)은 예를 들어, 전기 신호들을 사용하여 광자 컴포넌트들(106A-B)과 통신하는 반도체 디바이스들, 다이들, 또는 칩들일 수 있다. 하나의 전자 다이(122)가 도 8에 도시되어 있지만, 광자 패키지(100)는 다른 실시예들에서 둘 이상의 전자 다이들(122)을 포함할 수 있다. 몇몇 경우에, 프로세싱 비용을 줄이기 위하여 다수의 전자 다이들(122)이 단일 광자 패키지(100)에 통합될 수 있다. 전자 다이(122)는 예를 들어, 도전성 패드들, 도전성 필라들 등일 수 있는 다이 커넥터들(124)을 포함한다. 몇몇 실시예들에서, 전자 다이(122)는 약 10 μm 내지 약 35 μm, 예컨대 약 25 μm의 두께를 가질 수 있다.
전자 다이(122)는 광자 컴포넌트들(106A-B)의 동작을 제어하기 위한 회로들과 같은, 광자 컴포넌트들(106A-B)과 인터페이싱하기 위한 집적 회로들을 포함할 수 있다. 예를 들어, 전자 다이(122)는 제어기들, 드라이버들, 트랜스임피던스 증폭기들 등, 또는 이들의 조합들을 포함할 수 있다. 전자 다이(122)는 또한 몇몇 실시예들에서 CPU를 포함할 수 있다. 몇몇 실시예들에서, 전자 다이(122)는 광자 컴포넌트들(106A-B)로부터 수신된 전기 신호들을 처리하기 위한, 예컨대 광검출기(106A)로부터 수신된 전기 신호들을 프로세싱하기 위한 회로들을 포함한다. 전자 다이(122)는 몇몇 실시예들에서, 프로세싱 다이(142)(도 24 참조)와 같은 다른 디바이스로부터 수신된 전기 신호들(디지털 또는 아날로그)에 따라 광자 컴포넌트들(106A-B)의 고주파 시그널링을 제어할 수 있다. 몇몇 실시예들에서, 전자 다이(122)는 시리얼라이저/디시리얼라이저(SerDes) 기능을 제공하는 전자 집적 회로(EIC, electronic integrated circuit) 등일 수 있다. 이러한 방식으로, 전자 다이(122)는 광자 시스템(300) 내의 광학 신호들과 전기 신호들 사이의 I/O 인터페이스의 일부로서 작용할 수 있다.
몇몇 실시예들에서, 전자 다이(122)는 유전체-유전체 본딩 및/또는 금속-금속 본딩(예를 들어, 직접 본딩, 융합 본딩, 산화물-산화물 본딩, 하이브리드 본딩 등)에 의해 제2 상호연결 구조물(120)에 본딩된다. 이러한 실시예들에서, 공유 결합들은 전자 다이(122)의 최상부 유전체 층들(115) 및 표면 유전체 층들(미도시)과 같은 산화물 층들 사이에 형성될 수 있다. 본딩 동안, 금속 본딩은 또한 전자 다이(122)의 다이 커넥터들(124)과 제2 상호연결 구조물(120)의 도전성 패드들(116) 사이에서 발생할 수 있다. 유전체-유전체 본딩의 사용은 관련 파장의 광에 대해 투명한 재료들이 인캡슐런트 또는 몰딩 컴파운드와 같은 불투명 재료들 대신에 제2 상호연결 구조물(120) 위에 및/또는 전자 다이(122) 주위에 성막되도록 할 수 있다. 예를 들어, 유전체 재료(126)는 몰딩 컴파운드와 같은 불투명 재료 대신 실리콘 산화물과 같은 적절하게 투명한 재료로 형성될 수 있다. 이러한 방식으로 유전체 재료(126)에 적합하게 투명한 재료를 사용하는 것은 격자 결합기(107A)와 유전체 재료(126) 위에 위치된 수직으로 장착된 광섬유(150) 사이에서 광학 신호들을 전송하는 것과 같이, 광학 신호들이 유전체 재료(126)를 통해 전송될 수 있게 한다. 부가적으로, 이러한 방식으로 전자 다이(122)를 제2 상호연결 구조물(120)에 본딩함으로써, 결과적인 광자 패키지(100)의 두께는 감소될 수 있고, 격자 결합기(107A)와 수직으로 장착된 광섬유(150) 사이의 광학 결합은 개선될 수 있다. 이러한 방식으로, 광자 시스템의 크기 또는 프로세싱 비용은 감소될 수 있고, 외부 컴포넌트들에 대한 광학 커플링은 개선될 수 있다. 몇몇 실시예들에서, 본 명세서에 설명된 광자 패키지(100)는 SoC(system-on-chip) 또는 SoIC(system-on-integrated-circuit) 디바이스들로 간주될 수 있다.
몇몇 실시예들에서, 본딩 프로세스를 수행하기 전에, 표면 처리가 전자 다이(122)에 수행된다. 몇몇 실시예들에서, 제2 상호연결 구조물(120) 및/또는 전자 다이(122)의 상부면들은 먼저 예를 들어, 건식 처리, 습식 처리, 플라즈마 처리, 불활성 가스에 대한 노출, H2에 대한 노출, N2에 대한 노출, O2에 대한 노출 등, 또는 이들의 조합을 이용하여 활성화될 수 있다. 그러나, 임의의 적합한 활성화 프로세스가 이용될 수 있다. 활성화 프로세스 후에, 제2 상호연결 구조물(120) 및/또는 전자 다이(122)는 예를 들어 화학적 린스를 사용하여 세정될 수 있다. 전자 다이(122)는 그 후 제2 상호연결 구조물(120)과 정렬되고, 제2 상호연결 구조물(120)과 물리적 접촉하여 배치된다. 전자 다이(122)는 예를 들어, 픽-앤-플레이스 프로세스를 사용하여 제2 상호연결 구조물(120) 상에 배치될 수 있다. 제2 상호연결 구조물(120) 및 전자 다이(122)는 그 후 열 처리되고 그리고/또는 (예를 들어, 접촉 압력을 가함으로써) 서로에 대고 가압되어, 제2 상호연결 구조물(120) 및 전자 다이(122)를 본딩할 수 있다. 예를 들어, 제2 상호연결 구조물(120) 및 전자 다이(122)는 약 200kPa 이하의 압력 및 약 200 ℃ 내지 약 400 ℃의 온도 처리될 수 있다. 제2 상호연결 구조물(120) 및 전자 다이(122)는 그 후 도전성 패드들(116) 및 다이 커넥터들(124)의 재료의 공융점 또는 그 이상의 온도(예를 들어, 약 150 ℃ 내지 약 650 ℃) 처리되어, 도전성 패드들(116) 및 다이 커넥터들(124)를 융합한다. 이러한 방식으로, 제2 상호연결 구조물(120) 및 전자 다이(122)의 유전체-유전체 본딩 및/또는 금속-금속 본딩은 본딩된 구조물을 형성한다. 몇몇 실시예들에서, 본딩된 구조물은 본드를 강화하거나 마무리하기 위해 베이킹, 어닐링, 압축, 또는 달리 처리된다.
도 9을 참조하면, 몇몇 실시예들에 따라, 유전체 재료(126)가 전자 다이들(122) 및 제1 상호연결 구조물(120) 위에 형성된다. 유전체 재료(126)는 실리콘 산화물, 실리콘 질화물, 폴리머 등, 또는 이들의 조합으로 형성될 수 있다. 유전체 재료(126)는 CVD, PVD, ALD, 스핀-온-유전체 프로세스 등, 또는 이들의 조합에 의해 형성될 수 있다. 몇몇 실시예들에서, 유전체 재료(126)는 HDP-CVD, FCVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 유전체 재료(126)는 몇몇 실시예들에서 갭-충전 재료일 수 있으며, 이는 위의 예시 재료들 중 하나 이상을 포함할 수 있다. 몇몇 실시예들에서, 유전체 재료(126)는 수직으로 장착된 광섬유(150)와 격자 결합기(107A) 사이에서 광학 신호들 또는 광출력을 송신하기에 적합한 파장의 광에 실질적으로 투명한 재료(예를 들어, 실리콘 산화물)일 수 있다. 격자 결합기(107A)가 존재하지 않는 몇몇 실시예들에서, 유전체 재료(126)는 인캡슐런트, 몰딩 컴파운드 등과 같은 상대적으로 불투명한 재료를 포함할 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 유전체 재료들이 사용될 수 있다.
여전히 도 9를 참조하면, 유전체 재료(126)는 CMP 프로세스, 연삭 프로세스 등과 같은 평탄화 프로세스를 사용하여 평탄화될 수 있다. 평탄화 프로세스는 전자 다이들(122)의 표면들과 유전체 재료(126)의 표면들이 동일 평면이 되도록 전자 다이들(122)을 노출시킬 수 있다. 평탄화 후, 유전체 재료(126)는 약 10 μm 내지 약 40 μm인 제2 상호연결 구조물(120) 위의 두께를 가질 수 있다. 몇몇 실시예들에서, 유전체 층(108), 유전체 층(115), 및 격자 결합기(107A) 위의 유전체 재료(126)의 결합된 두께(T1)는 약 14 μm 내지 약 50 μm일 수 있다. 몇몇 경우에, 더 작은 두께(T1)는 격자 결합기(107A)와 수직으로 장착된 광섬유(150)(도 12 참조) 사이의 보다 효율적인 광학 커플링을 허용할 수 있다. 예를 들어, 몇몇의 실시예들에서, 두께(T1)는 약 30 μm 보다 작을 수 있다.
도 10에서, 몇몇 실시예들에 따라, 구조물은 제1 캐리어(160) 위로 넘겨지고 거기 부착된다. 제1 캐리어(160)는 예를 들어, 웨이퍼(예를 들어, 실리콘 웨이퍼), 패널, 유리 기판, 세라믹 기판 등일 수 있다. 구조물은 예를 들어, 접착제 또는 릴리즈 층(미도시)을 사용하여 제1 캐리어(160)에 부착될 수 있다.
도 11에서, 몇몇 실시예들에 따라, 기판(102C)의 배면은 비아들(112)을 노출시키기 위해 씨닝되고, 도전성 패드들(128)이 형성된다. 기판(102C)은 CMP 프로세스, 기계적 연삭 등에 의해 씨닝될 수 있다. 도 11에서, 몇몇 실시예들에 따라, 도전성 패드들(128)은 노출된 비아들(112) 및 기판102C) 상에 형성된다. 도전성 패드들(128)은 제2 상호연결 구조물(120)에 전기적으로 연결되는 도전성 패드들 또는 도전성 필라들일 수 있다. 도전성 패드들(128)은 구리, 다른 금속 또는 금속 합금 등, 또는 이들의 조합들과 같은 도전성 재료로 형성될 수 있다. 도전성 패드들(128)의 재료는 도금과 같은 적합한 프로세스에 의해 형성될 수 있다. 예를 들어, 몇몇 실시예들에서, 도전성 패드들(128)은 스퍼터링, 프린팅, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필라들(예컨대, 구리 필라들)이다. 금속 필라들은 솔더 프리(solder free)일 수 있고, 실질적으로 수직한 측벽들을 가질 수 있다. 몇몇 실시예들에서, 금속 캡 층(미도시)은 도전성 패드들(128)의 상단부 상에 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등 또는 이들의 조합을 포함할 수 있고, 도금 프로세스에 의해 형성될 수 있다. 몇몇 실시예들에서, 언더범프 금속화(UBM, underbump metallization)(미도시)가 도전성 패드들(128) 위에 형성될 수 있다. 몇몇 실시예들에서, 실리콘 산화물 또는 실리콘 질화물과 같은 패시베이션 층(미도시)이 기판(102C) 위에 형성되어 도전성 패드들(128)을 둘러싸거나 부분적으로 커버할 수 있다. 몇몇 실시예들에서, 솔더 범프들과 같은 솔더 재료(미도시)가 도전성 패드들(128) 위에 형성될 수 있다.
도 12 내지 도 13은 몇몇 실시예들에 따라 광섬유들(150)에 광학적으로 커플링된 광자 패키지들(100)을 예시한다. 도 12 내지 도 13에 도시된 광자 패키지들(100)은 제1 캐리어(160)로부터 제거되었으며, 도 11에 대해 뒤집혀서 도시되어 있다. 도 12는 수직으로 장착된 광섬유(150)에 광학적으로 커플링되도록 구성된 격자 결합기(107A)를 포함하는 광자 패키지(100)를 예시하고, 도 13은 수평으로 장착된 광섬유(150)에 광학적으로 커플링되도록 구성된 에지 결합기(107B)를 포함하는 광자 패키지(100)를 예시한다. 광섬유(150)는 광학 접착제(152)(도 24 및 도 25 참조) 등을 사용하여 광자 패키지(100)에 장착될 수 있다. 광섬유(150)는 예시의 목적으로 도 12 내지 도 13에 도시되고, 몇몇 경우에 광자 패키지(100)가 광자 시스템(300)(도 24 참조) 내에 통합된 후에 광자 패키지(100)에 광섬유(150)가 부착된다.
도 12를 참조하면, 수직으로 장착된 광섬유(150)는 수직 축에 대해 일정 각도로 장착될 수 있거나 또는 격자 결합기(107A)로부터 측방향으로 오프셋될 수 있다. 격자 결합기(107A)는 광자 패키지(100)의 에지들 근처에 또는 광자 패키지(100)의 에지들로부터 멀리 위치될 수 있다. 수직으로 장착된 광섬유(150)와 격자 결합기(107A) 사이에서 송신되는 광학 신호들 및/또는 광출력은 격자 결합기(107A) 위에 형성된 유전체 층(108), 유전체 층(115), 및 유전체 재료(126)를 통해 송신된다. 예를 들어, 광학 신호들은 광섬유(150)로부터 격자 결합기(107A)로 그리고 도파관들(104)로 송신될 수 있으며, 여기서 광학 신호들은 광검출기(106A)에 의해 검출되고 전기 신호들로서 전자 다이(122)로 송신될 수 있다. 변조기(106B)에 의해 도파관들(104) 내에서 생성된 광학 신호들은 유사하게 격자 결합기(107A)로부터 수직으로 장착된 광섬유(150)로 송신될 수 있다. 수직 배향으로 광섬유(150)를 장착하는 것은 개선된 광학 커플링, 감소된 프로세싱 비용, 또는 광자 패키지(100) 또는 광자 시스템(300)의 더 큰 설계 유연성을 허용할 수 있다.
도 13을 참조하면, 수평으로 장착된 광섬유(150)는 수평 축에 대해 일정 각도로 장착될 수 있거나 또는 에지 결합기(107B)로부터 수직으로 오프셋될 수 있다. 에지 결합기(107B)는 광자 패키지(100)의 에지들 또는 측벽 근처에 위치될 수 있다. 수평으로 장착된 광섬유(150)와 에지 결합기(107B) 사이에서 송신되는 광학 신호들 및/또는 광출력은 유전체 층(108)을 통해 송신된다. 예를 들어, 광학 신호들은 수평으로 장착된 광섬유(150)로부터 에지 결합기(107B)로 그리고 도파관들(104)로 송신될 수 있으며, 여기서 광학 신호들은 광검출기(106A)에 의해 검출되고 전기 신호들로서 전자 다이(122)로 송신될 수 있다. 변조기(106B)에 의해 도파관들(104) 내에서 생성된 광학 신호들은 유사하게 에지 결합기(107B)로부터 수평으로 장착된 광섬유(150)로 송신될 수 있다. 이러한 방식으로, 본 명세서에 설명된 광자 패키지(100) 또는 광자 시스템(300)은 상이한 구성으로 광섬유들(150)에 커플링될 수 있으며, 이는 설계의 더 큰 유연성을 허용한다.
도 14 내지 도 22는 몇몇 실시예들에 따른, 상호연결 디바이스들(50)을 포함하는 인터포저 구조물(250)을 형성하기 위한 프로세스 동안의 중간 단계들의 단면도들을 예시한다. 도 14에서, 제1 캐리어 기판(202)이 제공되고, 제1 캐리어 기판(202) 상에 관통 비아들(206)이 형성된다. 제1 캐리어 기판(202)은 유리 캐리어 기판, 세라믹 캐리어 기판, 웨이퍼(예를 들어, 실리콘 웨이퍼) 등일 수 있다. 도 15에 도시된 바와 같이, 릴리즈 층(204)은 제1 캐리어 기판(202) 위에 형성될 수 있다. 릴리즈 층(204)은 후속 단계들에서 형성될 위에 놓이는 구조물들로부터 제1 캐리어 기판(202)과 함께 제거될 수 있는 폴리머계 재료로 형성될 수 있다. 몇몇 실시예들에서, 릴리즈 층(204)은 광-열 변환(LTHC, light-to-heat-conversion) 릴리즈(release) 코팅과 같은, 가열될 때 자신의 접착 특성을 상실하는 에폭시계 릴리즈 재료이다. 다른 실시예들에서, 릴리즈 층(204)은 자외선(UV) 광에 노출될 때 자신의 접착 특성을 상실하는 UV 접착제일 수 있다. 릴리즈 층(204)은 액체로서 공급되고 경화될 수 있거나, 제1 캐리어 기판(202) 상에 라미네이팅된 라미네이트 필름일 수 있거나, 이와 유사하게 처리될 수 있다. 릴리즈 층(204)의 상단면은 평평해질 수 있고, 고도의 평면성(planarity)을 가질 수 있다.
여전히 도 14를 참조하면, 관통 비아들(206)이 릴리즈 층(204) 위에 형성된다. 관통 비아들(206)을 형성하기 위한 예로서, 시드 층(미도시)이 릴리즈 층(204) 위에 형성된다. 몇몇 실시예들에서, 시드 층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속 층이다. 특정 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 포토레지스트가 시드 층 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 도전성 비아들에 대응한다. 패터닝은 포토레지스트를 통해 개구들을 형성하여 시드 층을 노출시킨다. 도전성 재료는 포토레지스트의 개구들에 그리고 시드 층의 노출된 부분들 상에 형성된다. 도전성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 도전성 재료가 형성되지 않은 시드 층의 부분들 및 포토레지스트는 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 허용가능한 에칭 프로세스를 사용함으로써, 예컨대 습식 또는 건식 에칭에 의해 시드 층의 노출된 부분들은 제거된다. 시드 층 및 도전성 재료의 나머지 부분들은 관통 비아들(206)을 형성한다.
도 15에서, 하나 이상의 상호연결 디바이스(50)가 릴리즈 층(204)에 부착된다. 몇몇 실시예들에서, 상호연결 디바이스들(50)은 접착제(미도시)에 의해 릴리즈 층(204)에 부착될 수 있다. 상호연결 디바이스들(50)은 예를 들어, 픽 앤 플레이스 프로세스를 사용하여 릴리스 층(204) 상에 배치될 수 있다. 도 15는 2개의 부착된 상호연결 디바이스들(50)을 예시하지만, 다른 실시예들에서, 하나의 상호연결 디바이스(50) 또는 2 개 초과의 상호연결 디바이스들(50)이 부착될 수도 있다. 다수의 상호연결 디바이스들(50)이 부착되는 실시예들에서, 상호연결 디바이스들(50)은 상이한 사이즈들(예를 들어, 상이한 높이들 및/또는 표면적들)을 가질 수 있거나, 동일한 사이즈(예를 들어, 동일한 높이들 및/또는 표면적들)를 가질 수 있다. 전기 라우팅(62)의 구성, 옵션적 TSV들(54), 또는 상호연결 디바이스들(50)의 다른 피처들은 유사하거나 상이할 수 있다. 상호연결 디바이스들(50)은 도 15에 도시된 바와 같이 기판(52)과 함께 제1 캐리어 기판(202)을 향해 배향될 수 있거나, 또는 도전성 커넥터들(76)과 함께 제1 캐리어 기판(202)을 향해 배향될 수 있다. 상이한 상호연결 디바이스들(50)은 상이한 배향들로 릴리즈 층(204)에 부착될 수 있다.
도 16에서, 몇몇 실시예들에 따라, 인캡슐런트(208)가 제1 캐리어 기판(202) 위에 형성된다. 형성 후, 인캡슐런트(208)는 관통 비아들(206) 및 상호연결 디바이스들(50)을 캡슐화한다. 인캡슐런트(208)는 몰딩 컴파운드, 에폭시 등일 수 있다. 인캡슐런트(208)는 압축 성형, 트랜스퍼 성형, 라미네이션 등에 의해 도포될 수 있고, 관통 비아들(206) 및/또는 상호연결 디바이스들(50)이 매립되거나 커버되도록 제1 캐리어 기판(202) 위에 형성될 수 있다. 인캡슐런트(208)는 관통 비아들(206) 및/또는 상호연결 디바이스들(50) 사이의 갭 영역들에 추가로 형성된다. 인캡슐런트(208)는 액체 또는 반 액체 형태로 도포되고, 그 후 경화될 수 있다.
도 17에서, 관통 비아들(206) 및 상호연결 디바이스들(50)의 도전성 커넥터들(76)을 노출시키기 위해 인캡슐런트(208)에 평탄화 프로세스가 수행된다. 평탄화 프로세스는 도전성 커넥터들(76) 및 관통 비아들(206)이 노출될 때까지, 관통 비아들(206)의 재료, 상호연결 디바이스들(50)의 유전체 층(78)의 재료, 및/또는 상호연결 디바이스들(50)의 도전성 커넥터들(76)의 재료를 또한 제거할 수 있다. 관통 비아들(206), 도전성 커넥터들(76), 유전체 층들(78), 또는 인캡슐런트(208)의 상부면들은 평탄화 프로세스 후에 동일 평면에 있을 수 있다. 평탄화 프로세스는 예를 들어, 화학-기계적 연마(CMP, chemical-mechanical polish), 그라인딩 프로세스 등일 수 있다. 몇몇 실시예들에서, 예를 들어 관통 비아들(206) 및/또는 도전성 커넥터들(76)이 이미 노출된 경우, 평탄화는 생략될 수 있다.
도 18에서, 제3 상호연결 구조물(210)은 인캡슐런트(208), 관통 비아들(206), 및 상호연결 디바이스들(50) 위에 형성된다. 도시된 실시예에서, 제3 상호연결 구조물(210)은 유전체 층(212), 금속화 패턴(214)(종종 재배선 층들 또는 재배선 라인들로 지칭됨), 및 유전체 층(216)을 포함한다. 제3 상호연결 구조물(210)은 옵션적이다. 몇몇 실시예들에서, 금속화 패턴들이 없는 유전체 층이 제3 상호연결 구조물(210) 대신 형성된다.
유전체 층(212)은 인캡슐런트(208), 관통 비아들(206), 및 상호연결 디바이스들(50) 상에 형성될 수 있다. 몇몇 실시예들에서, 유전체 층(212)은 폴리벤조옥사졸(PBO, polybenzoxazole), 폴리이미드, 벤조사이클로부텐(BCB, benzocyclobutene) 등과 같은 폴리머로 형성된다. 다른 실시예에서, 유전체 층(212)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, 포스포실리케이트 유리(PSG, phosphosilicate glass), 보로실리케이트 유리(BSG, borosilicate glass), 붕소 도핑된 포스포실리케이트 유리(BPSG, boron-doped phosphosilicate glass) 등과 같은 산화물; 등으로 형성된다. 유전체 층(212)은 스핀 코팅, CVD, 라미네이팅 등, 또는 이들의 조합과 같은 임의의 허용가능한 성막 프로세스에 의해 형성될 수 있다.
금속화 패턴(214)은 유전체 층(212) 상에 형성될 수 있다. 금속화 패턴(214)을 형성하기 위한 예로서, 시드 층이 유전체 층(212) 위에 형성된다. 몇몇 실시예들에서, 시드 층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속 층이다. 몇몇 실시예들에서, 시드 층은 티타늄 층 및이 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 물리 기상 증착(PVD) 등을 사용하여 형성될 수 있다. 포토레지스트가 그 후 형성되고 시드 층 상에 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 금속화 패턴(214)에 대응한다. 패터닝은 포토레지스트를 통해 개구들을 형성하여 시드 층을 노출시킨다. 도전성 재료는 포토레지스트의 개구들에 그리고 시드 층의 노출된 부분들 상에 형성된다. 도전성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그 후, 포토레지스트 및 도전성 재료가 형성되지 않은 시드 층의 부분들은 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 허용가능한 에칭 프로세스를 사용함으로써, 예컨대 습식 또는 건식 에칭에 의해 시드 층의 노출된 부분들은 제거된다. 시드 층 및 도전성 재료의 나머지 부분들은 금속화 패턴(214)을 형성한다.
유전체 층(216)은 금속화 패턴(214) 및 유전체 층(212) 상에 형성될 수 있다. 몇몇 실시예들에서, 유전체 층(216)은 리소그래피 마스크를 사용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 재료일 수 있는 폴리머로 형성된다. 다른 실시예에서, 유전체 층(216)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 등으로 형성된다. 유전체 층(216)은 스핀 코팅, 라미네이션, CVD 등 또는 이들의 조합에 의해 형성될 수 있다. 몇몇 실시예들에서, 유전체 층(216)은 유전체 층(212)의 재료와 유사한 재료로 형성될 수 있다.
제3 상호연결 구조물(210)은 임의의 수의 유전체 층들 및 금속화 패턴들을 포함할 수 있다는 것을 이해해야 한다. 더 많은 유전체 층들 및 금속화 패턴들이 형성되면, 상기 논의된 것들과 유사한 단계들 및 프로세스들이 반복될 수 있다. 금속화 패턴들은 도전성 라인들 및 도전성 비아들을 포함할 수 있다. 도전성 비아들은 시드 층 및 아래 놓인 유전체 층의 개구 내에 금속화 패턴의 도전성 재료를 형성함으로써, 금속화 패턴의 형성 동안 형성될 수 있다. 도전성 비아들은 따라서 다양한 도전성 라인들을 상호연결하고 전기적으로 커플링할 수 있다.
도 19에서, 몇몇 실시예들에 따라, 언더범프 금속화(UBM)(220) 및 도전성 커넥터들(222)이 제3 상호연결 구조물(210)에 대한 외부 연결을 위해 형성된다. UBM들(220)을 형성하는 예에서, 유전체 층(216)은 먼저 상호연결 디바이스들(50)의 도전성 커넥터들(76) 및 관통 비아들(206)의 부분들을 노출시키는 개구들을 형성하도록 패터닝된다. 패터닝은 허용가능한 프로세스에 의해, 예컨대 유전체 층(216)이 감광성 재료일 때 유전체 층(216)을 광에 노출시킴으로써, 또는 예를 들어 이방성 에칭을 사용하여 에칭함으로써 수행될 수 있다. 유전체 층(216)이 감광성 재료인 경우, 유전체 층(216)은 노출 후에 현상될 수 있다.
UBM들(220)은 유전체 층(216)의 주 표면 상에 있고 주 표면을 따라 연장되는 범프 부분들을 갖고, 금속화 패턴(214)을 물리적 및 전기적으로 커플링하기 위해 유전체 층(216)을 통해 연장되는 비아 부분들을 갖는다. 결과적으로, UBM들(220)은 관통 비아들(206) 및 상호연결 디바이스들(50)에 전기적으로 커플링된다. UBM들(220)은 금속화 패턴(214)과 동일한 재료로 형성될 수 있으며, 유사한 프로세스(예를 들어, 도금)를 사용하여 형성될 수 있다. 몇몇 실시예들에서, UBM들(220)은 금속화 패턴(214)과 상이한 사이즈(예를 들어, 폭, 두께 등)를 갖는다.
몇몇 실시예들에 따라, 도전성 커넥터들(222)은 그 후 UBM들(220) 상에 형성된다. 도전성 커넥터들(222)은 예를 들어, 볼 그리드 어레이(BGA, ball grid array) 커넥터들, 솔더 볼들, 금속 필라들, 제어된 붕괴 칩 연결(C4, controlled collapse chip connection) 범프들, 마이크로 범프들, 무전해 니켈-무전해 팔라듐-침지 금 기법(ENEPIG, electroless nickel-electroless palladium-immersion gold) 형성 범프들 등일 수 있다. 도전성 커넥터들(222)은 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 재료를 포함할 수 있다. 몇몇 실시예들에서, 도전성 커넥터들(222)은 증발, 전기 도금, 인쇄, 솔더 이송, 볼 배치 등을 통해 초기에 솔더 층을 형성함으로써 형성된다. 솔더 층이 구조물상에서 형성되면, 원하는 범프 형상으로 재료를 성형하기 위해 리플로우(reflow)가 수행될 수 있다. 다른 실시예에서, 도전성 커넥터들(222)은 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필라들(예컨대, 구리 필라)을 포함한다. 금속 필라들은 솔더 프리(solder free)일 수 있고, 실질적으로 수직한 측벽들을 가질 수 있다. 몇몇 실시예들에서, 금속 캡 층은 금속 필라들의 상단부 상에 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등 또는 이들의 조합을 포함할 수 있고, 도금 프로세스에 의해 형성될 수 있다.
도 20에서, 캐리어 기판 디본딩(de-bonding)은 제1 캐리어 기판(202)을 구조물로부터 분리(또는 디본딩)하도록 수행된다. 몇몇 실시예에 따르면, 디본딩은 릴리즈 층(204)이 광의 열 하에서 분해되어 제1 캐리어 기판(202)이 제거될 수 있도록, 레이저 광 또는 UV 광과 같은 광을 릴리즈 층(204)에 투영하는 것을 포함한다. 도 20에 도시된 바와 같이, 구조물은 그 후 뒤집히고, 제2 캐리어 기판(226)에 부착된다. 제2 캐리어 기판(226)은 유리 캐리어 기판, 세라믹 캐리어 기판, 웨이퍼(예를 들어, 실리콘 웨이퍼) 등일 수 있다. 접착제 층 또는 릴리즈 층(도 20에 미도시)이 구조물의 부착을 용이하게 하기 위해 제2 캐리어 기판(226) 상에 형성될 수 있다.
도 21에서, 제4 상호연결 구조물(230)은 인캡슐런트(208), 관통 비아들(206), 및 상호연결 디바이스들(50) 위에 형성된다. 제4 상호연결 구조물(230)은 유전체 층들(232, 236 및 240)을 포함하고, 금속화 패턴들(234 및 238)을 포함한다. 금속화 패턴들은 또한 재배선 층들 또는 재배선 라인들로도 지칭될 수 있다. 제4 상호연결 구조물(230)은 2 개의 금속화 패턴 층을 갖는 예로서 도시된다. 더 많거나 더 적은 유전체 층들 및 금속화 패턴들이 제4 상호연결 구조물(230)에 형성될 수 있다. 더 적은 유전체 층들 및 금속화 패턴들이 형성되면, 하기 논의되는 단계들 및 프로세스는 생략될 수 있다. 더 많은 유전체 층들 및 금속화 패턴들이 형성되면, 하기 논의되는 단계들 및 프로세스들은 반복될 수 있다.
유전체 층(232)은 먼저 인캡슐런트(208), 관통 비아들(206), 및 상호연결 디바이스들(50) 상에 성막된다. 몇몇 실시예들에서, 유전체 층(232)은 리소그래피 마스크를 사용하여 패터닝될 수 있는, PBO, 폴리이미드, BCB 등과 같은 감광성 재료로 형성된다. 유전체 층(232)은 스핀 코팅, 라미네이션, CVD 등 또는 이들의 조합에 의해 형성될 수 있다. 그 후 유전체 층(232)은 패터닝된다. 패터닝은 상호연결 디바이스들(50)의 TSV들(54) 및 관통 비아들(106)의 부분들을 노출시키는 개구들을 형성한다. 패터닝은 허용가능한 프로세스에 의해, 예컨대 유전체 층(232)이 감광성 재료일 때 유전체 층(232)을 광에 노출시킴으로써, 또는 예를 들어 이방성 에칭을 사용하여 에칭함으로써 이루어질 수 있다. 유전체 층(232)이 감광성 재료인 경우, 유전체 층(232)은 노출 후에 현상될 수 있다.
금속화 패턴(234)이 그 후 형성된다. 금속화 패턴(234)은 유전체 층(232)의 주 표면 상에 있고 주 표면을 따라 연장되는 라인 부분들(도전성 라인들로도 지칭됨)을 포함한다. 금속화 패턴(234)은 관통 비아들(206) 및 상호연결 디바이스들(50)을 물리적 및 전기적으로 커플링하기 위해 유전체 층(232)을 통해 연장되는 비아 부분들(도전성 비아들로도 지칭됨)을 더 포함한다. 금속화 패턴(234)은 도 18에 대해 이전에 설명된 제3 상호연결 구조물(210)의 금속화 패턴(214)과 유사한 방식 및 유사한 재료로 형성될 수 있다.
유전체 층(236)은 그 후 금속화 패턴(234) 및 유전체 층(232) 상에 형성될 수 있다. 유전체 층(236)은 유전체 층(232)과 유사한 방식으로 형성될 수 있고, 유전체 층(232)과 유사한 재료로 형성될 수 있다. 금속화 패턴(238)이 그 후 형성된다. 금속화 패턴(238)은 유전체 층(236)의 주 표면 상에 있고 주 표면을 따라 연장되는 라인 부분들을 포함한다. 금속화 패턴(238)은 금속화 패턴(234)을 물리적 및 전기적으로 커플링하기 위해 유전체 층(236)을 통해 연장되는 비아 부분들을 더 포함한다. 금속화 패턴(130)은 금속화 패턴(234)과 유사한 방식으로 유사한 재료로 형성될 수 있다. 금속화 패턴(238)은 제4 상호연결 구조물(230)의 최상부 금속화 패턴이다. 이로써, 제4 상호연결 구조물(230)의 모든 중간 금속화 패턴들(예를 들어, 금속화 패턴(234))은 금속화 패턴(238)과 상호연결 디바이스들(50) 사이에 배치된다. 몇몇 실시예들에서, 금속화 패턴(238)은 금속화 패턴(234)과 상이한 사이즈를 갖는다. 예를 들어, 금속화 패턴(238)의 도전성 라인들 및/또는 비아들은 금속화 패턴(234)의 도전성 라인들 및/또는 비아들보다 더 넓거나 더 두꺼울 수 있다. 또한, 금속화 패턴(238)은 금속화 패턴(234)보다 더 큰 피치로 형성될 수 있다.
유전체 층(240)은 금속화 패턴(238) 및 유전체 층(236) 상에 성막된다. 유전체 층(240)은 유전체 층(232)과 유사한 방식으로 형성될 수 있고, 유전체 층(232)과 동일한 재료로 형성될 수 있다. 유전체 층(240)은 제4 상호연결 구조물(230)의 최상부 유전체 층이다. 이로써, 제4 상호연결 구조물(230)의 모든 금속화 패턴들(예를 들어, 금속화 패턴들(234 및 238))은 유전체 층(240)과 상호연결 디바이스들(50) 사이에 배치된다. 뿐만 아니라, 제4 상호연결 구조물(230)의 모든 중간 유전체 층들(예를 들어, 유전체 층들(232 및 236))은 유전체 층(240)과 상호연결 디바이스들(50) 사이에 배치된다.
도 22에서, 몇몇 실시예들에 따라, UBM들(242) 및 도전성 커넥터들(244)이 제4 상호연결 구조물(230)에 대한 외부 연결을 위해 형성된다. 이러한 방식으로, 인터포저 구조물(250)이 형성될 수 있다. UBM들(242)은 유전체 층(240)의 주 표면 상에 있고 주 표면을 따라 연장되는 범프 부분들을 갖고, 금속화 패턴(238)을 물리적 및 전기적으로 커플링하기 위해 유전체 층(240)을 통해 연장되는 비아 부분들을 갖는다. UBM들은 금속화 패턴(238)과 동일한 재료로 형성될 수 있다. 몇몇 실시예들에서, UBM들(242)은 금속화 패턴들(234 또는 238)과 상이한 사이즈를 갖는다.
도전성 커넥터들(244)은 UBM들(242) 상에 형성될 수 있다. 도전성 커넥터들(244)은 도 19에 대하여 이전에 설명된 도전성 커넥터들(222)과 유사할 수 있다. 예를 들어, 도전성 커넥터들(244)은 볼 그리드 어레이(BGA) 커넥터들, 솔더 볼들, 금속 필라들, 제어된 붕괴 칩 연결(C4) 범프들, 마이크로 범프들, 무전해 니켈-무전해 팔라듐 침지 금 기법(ENEPIG) 형성 범프들 등일 수 있다. 도전성 커넥터들(244)은 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 재료를 포함할 수 있다. 몇몇 실시예들에서, 도전성 커넥터들(244)은 증발, 전기 도금, 인쇄, 솔더 이송, 볼 배치 등을 통해 초기에 솔더 층을 형성함으로써 형성된다. 솔더 층이 구조물상에서 형성되면, 원하는 범프 형상으로 재료를 성형하기 위해 리플로우(reflow)가 수행될 수 있다. 다른 실시예에서, 도전성 커넥터들(244)은 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필라들(예컨대, 구리 필라)을 포함한다. 금속 필라들은 솔더 프리(solder free)일 수 있고, 실질적으로 수직한 측벽들을 가질 수 있다. 몇몇 실시예들에서, 금속 캡 층은 금속 필라들의 상단부 상에 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등 또는 이들의 조합을 포함할 수 있고, 도금 프로세스에 의해 형성될 수 있다.
이러한 방식으로 인터포저 구조물(250)을 형성하면 이점들을 얻을 수 있다. 예를 들어, 본 명세서에 설명된 바와 같은 인터포저 구조물(250)은 약 70mm x 70mm 내지 약 150mm x 150mm 의 측방향 치수들을 갖는 것과 같이, 상대적으로 큰 치수들을 갖도록 형성될 수 있다. 이것은 대응하는 더 큰 사이즈의 광자 시스템(300)(도 24 참조)의 형성을 허용할 수 있고, 더 많은 컴포넌트들의 통합, 증가된 프로세싱 기능, 더 많은 설계 유연성, 및/또는 감소된 비용을 허용한다.
인터포저 구조물(250)은 상호연결 디바이스(50)의 통합이 광자 패키지들(100), 프로세싱 다이들(124) 및/또는 메모리 다이들(126) 사이와 같은, 광자 시스템(300)(도 24 참조)의 컴포넌트들 사이에서 전기 신호들의 개선된 고속 송신을 제공하도록 허용한다. 이와 같이, 인터포저 구조물(250)은 "복합 인터포저 구조물"로 간주될 수 있다. 상호연결 디바이스들(50)의 통합은 광자 시스템(300)의 고속 동작을 개선하고 전력 소비를 감소시킬 수 있다. 몇몇 실시예들에서, 능동 또는 수동 디바이스들과 같은 전자 디바이스들은 인터포저 구조물(250) 내에 통합될 수 있다. 몇몇 실시예들에서, 인터포저 구조물(250)에는 능동 디바이스들이 완전히 없을 수 있다. 인터포저 구조물(250) 내의 예시적인 전자 디바이스(402)가 도 28에서 아래에 설명된다.
도 23 및 도 24는 몇몇 실시예들에 따른 광지 시스템(300)의 형성을 예시한다. 도 23에서, 인터포저 구조물(250)은 몇몇 실시예들에 따라 제2 캐리어 기판(226)으로부터 제거되고 뒤집혀서 상호연결 기판(302)에 부착된다. 상호연결 기판(302)은 예를 들어, 유리 기판, 세라믹 기판, 유전체 기판, 유기 기판(예를 들어, 유기 코어), 반도체 기판(예를 들어, 반도체 웨이퍼) 등, 또는 이들의 조합일 수 있다. 몇몇 실시예들에서, 상호연결 기판(302)은 도전성 패드들(304) 및 도전성 라우팅(예를 들어, 도전성 라인들, 비아들, 재배선 구조물들 등)을 포함한다. 상호연결 기판(302)은 몇몇 실시예들에서 수동 또는 능동 디바이스들을 포함할 수 있다. 몇몇 실시예들에서, 상호연결 기판(302)은 통합된 팬-아웃 구조물, 재배선 구조물 등과 같은 다른 타입의 구조물일 수 있다.
인터포저 구조물(250)의 도전성 커넥터들(244)은 상호연결 기판(302)의 도전성 패드들(304)에 본딩되어 인터포저 구조물(250)과 상호연결 기판(302) 사이에 전기적 연결을 형성할 수 있다. 예를 들어, 인터포저 구조물(250)의 도전성 커넥터들(244)은 도전성 패드들(304)과 물리적으로 접촉하여 배치될 수 있고, 그 후 도전성 커넥터들(244)의 솔더 재료를 도전성 패드들(304)에 본딩하기 위해 리플로우 프로세스가 수행될 수 있다. 몇몇 실시예들에서, 언더필(306)은 인터포저 구조물(250)과 상호연결 기판(302) 사이에 형성될 수 있다.
도 24에서, 몇몇 실시예들에 따라, 하나 이상의 광자 패키지(100), 프로세싱 다이들(124) 및/또는 메모리 다이들(126)이 인터포저 구조물(250)에 부착되어 광자 시스템(300)을 형성한다. 단일 광자 패키지(100), 프로세싱 다이(324) 및 메모리 다이(326)가 도 24에 도시되어 있지만, 광자 시스템(300)은 임의의 적절한 구성으로 이들 컴포넌트들 중 하나 초과를 포함할 수 있다. 도 24에 도시된 광자 패키지(100)는 광자 패키지(100)가 격자 결합기(107A)를 포함하는, 도 12에 대해 설명된 광자 패키지(100)와 유사할 수 있다. 광자 패키지(100)는 수직으로 장착된 광섬유(150)에 광학적으로 커플링될 수 있으며, 따라서 광자 패키지(100)는 프로세싱 다이(324)와 외부 디바이스들, 광학 네트워크들 등 사이의 광 통신을 용이하게 할 수 있다. 이러한 방식으로, 광자 시스템(300)은 단일 인터포저 구조물(250) 상에 프로세싱 다이들(124) 및 광자 패키지들(100)을 결합할 수 있다. 몇몇 실시예들에서, 광자 시스템(300)은 수직으로 장착된 및/또는 에지 장착된 광섬유들(150)에 커플링되는 다수의 광자 패키지들(100)의 조합을 포함할 수 있다. 광섬유(150)는 예를 들어, 광학 접착제(152)를 사용하여 부착될 수 있다.
도 24에 도시된 광자 시스템(300)은 프로세싱 다이(324) 및 메모리 다이(326)를 포함하지만, 다른 실시예들에서 광자 시스템(300)은 이들보다 더 많거나 더 적은 디바이스들을 그리고/또는 이들과 다른 타입의 디바이스들을 포함할 수 있다. 프로세싱 다이(324)는 예를 들어, 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 주문형 집적 회로(ASIC), 고성능 컴퓨팅(HPC) 다이 등, 또는 이들의 조합을 포함할 수 있다. 메모리 다이(326)는 예를 들어, 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 다른 타입의 메모리 등과 같은 휘발성 메모리를 포함할 수 있다. 그러한 실시예들에서, 프로세싱 및 메모리 기능은 동일한 다이 내에 통합될 수 있다. 도시된 프로세싱 다이(324) 및 메모리 다이(326)는 예시적인 컴포넌트들이고, 광자 시스템(300)은 하나 이상의 반도체 디바이스, 칩들, 다이들, SoC(system-on-chip) 디바이스들, SoIC(system-on-integrated-circuit) 디바이스들 등, 또는 이들의 조합을 포함할 수 있다. 프로세싱 다이(324) 및 메모리 다이(326)는 다른 실시예들에서 도시된 것과 상이한 배열을 가질 수 있다. 예를 들어, 프로세싱 다이(324)는 메모리 다이(326)보다 광자 패키지(100)에 더 가까울 수 있다. 이들 및 다른 구성들은 본 개시물의 범위 내에서 고려된다.
광자 패키지(100), 프로세싱 다이(324) 및/또는 메모리 다이(326)는 인터포저 구조물(250)의 도전성 커넥터들(222)에 전기적으로 연결될 수 있다. 인터포저 구조물(250)은 광자 패키지(100), 프로세싱 다이(324) 및/또는 메모리 다이(326)를 전기적으로 연결하고, 광자 패키지(100), 프로세싱 다이(324) 및/또는 메모리 다이(326) 사이의 전기 신호들의 송신을 허용한다. 예를 들어, 광자 패키지(100), 프로세싱 다이(324) 및/또는 메모리 다이(326)는 상호연결 구조물들(210/230)에 의해 전기적으로 연결될 수 있다. 몇몇 실시예들에서, 광자 패키지(100), 프로세싱 다이(324) 및/또는 메모리 다이(326)는 상호연결 디바이스들(50)에 의해 인터포저 구조물(250)을 통해 전기적으로 연결된다. 예를 들어, 상호연결 디바이스(50)는 프로세싱 다이(324)와 메모리 다이(326) 사이에서 전기 신호들을 전달할 수 있거나, 상호연결 디바이스(50)는 프로세싱 다이(324)와 광자 패키지(100) 사이에서 전기 신호들을 전달할 수 있다. 이러한 방식의 상호연결 디바이스(50)의 사용은 광자 패키지(100), 프로세싱 다이(324) 및/또는 메모리 다이(326) 사이의 개선된 고속 통신을 허용한다. 예를 들어, 상호연결 디바이스들(50)은 상호연결 구조물들(210/230)의 또는 상호연결 기판(302)의 도전성 라우팅보다 더 미세한 피치의 도전성 라우팅을 가질 수 있으며, 이는 전기 신호들의 개선된 고속 송신을 허용한다. 상호연결 디바이스들(50)은 또한 예를 들어 상호연결 기판(302)보다 광자 패키지(100), 프로세싱 다이(324) 또는 메모리 다이(326)에 더 가깝게 위치될 수 있으며, 라우팅 거리들을 감소시키고, 감소된 노이즈, 향상된 고속 성능, 감소된 전력 소비를 허용한다. 다수의 상호연결 디바이스들(50)은 광자 시스템(300)의 인터포저 구조물(250) 내에서 임의의 적절한 구성으로 사용될 수 있으며, 이는 유연한 설계 및 더 큰 사이즈의 광자 시스템(300)의 형성을 허용한다.
몇몇 실시예들에서, 광자 시스템(300)의 광자 패키지(100)는 광자 패키지(100)의 광검출기(106A)를 사용하여 검출되는 광섬유(150)(예를 들어, 격자 결합기(107A)에서)로부터 광학 신호들을 수신한다. 광자 패키지(100) 내의 전자 다이(122)는 그 후 광학 신호에 기초하여 대응 전기 신호들을 생성할 수 있다. 이러한 전기 신호들은 그 후 인터포저 구조물(250)의 상호연결 디바이스(50)를 통해 프로세싱 다이(324)로 송신될 수 있다. 프로세싱 다이(324)는 그 후 전기 신호들을 프로세싱하거나 다른 적절한 컴퓨팅 기능을 제공할 수 있다. 몇몇 실시예들에서, 프로세싱 다이(324)는 인터포저 구조물(250)의 상호연결 디바이스(50)를 통해 광자 패키지(100)의 전자 다이(122)로 송신될 수 있는 전기 신호들을 생성한다. 전자 다이(122)는 그 후 변조기(106B)를 사용하여 광학 신호들을 생성하고 이들 광학 신호들을 (예를 들어, 격자 결합기(107A)를 사용하여) 광섬유(150)에 커플링할 수 있다. 몇몇 실시예들에서, 프로세싱 다이(324)는 광자 패키지(100)의 전자 다이(122)를 제어한다. 이러한 방식으로, 광자 패키지(100)는 광자 시스템(300)에 대한 "광학 입력/출력(I/O) 모듈"로 간주될 수 있다. 이러한 방식의 광자 패키지(100)의 사용은 외부 광학 컴포넌트들과의 고속 광 통신을 제공하면서 광자 시스템(300)의 사이즈 또는 비용을 감소시킬 수 있다.
도 25는 몇몇 실시예들에 따른 에지 장착된 광섬유들(150)에 커플링되는 광자 시스템(300)을 예시한다. 도 25에 도시된 광자 시스템(300)은 광자 패키지(100)가 에지 장착된 광섬유(150)에 광학적으로 커플링된다는 점을 제외하고는, 도 24 또는 본 명세서의 다른 곳에 도시된 광자 시스템(300)과 유사하다. 광섬유(150)는 예를 들어, 광학 접착제(152)를 사용하여 부착될 수 있다. 도 25에 도시된 광자 패키지(100)는 광자 패키지(100)가 에지 결합기(107B)를 포함하는, 도 13에 대해 설명된 광자 패키지(100)와 유사하다. 이러한 방식으로, 광자 시스템(300)은 에지 장착된 광섬유들(150), 수직 장착된 광섬유들(150), 또는 이들의 조합에 커플링되도록 구성된 광자 패키지(100)를 포함할 수 있다.
도 26은 몇몇 실시예들에 따른 광자 시스템(300)의 평면도를 도시한다. 광자 시스템(300)은 다수의 광자 패키지들(100) 및 다수의 메모리 다이들(126)이 인터포저 구조물(250)에 부착되는 것을 제외하고는, 도 24 또는 본 명세서의 다른 곳에 도시된 것과 유사하다. 광자 시스템(300)의 다수의 광자 패키지들(100)은 인터포저 구조물(250) 내의 상호연결 디바이스들(50)을 통해 프로세싱 다이(324) 및/또는 메모리 다이(126)에 전기적으로 연결될 수 있다. 광자 시스템(300)의 다수의 메모리 다이들(126)은 인터포저 구조물(250) 내의 상호연결 디바이스들(50)을 통해 프로세싱 다이(324)에 전기적으로 연결될 수 있다. 상호연결 디바이스(50)는 상호연결 디바이스(50)에 의해 연결된 컴포넌트들을 측방향으로 오버랩할 수 있다. 예를 들어, 상호연결 디바이스(50)는 광자 패키지(100) 및 프로세싱 다이(124)를 측방향으로 오버랩할 수 있고, 또한 그 광자 패키지와 그 프로세싱 다이(124)를 상호연결할 수 있다. 상호연결 디바이스(50)는 광자 패키지들(100), 프로세싱 다이들(124), 또는 메모리 다이들(126)과 같은 임의의 2 개 이상의 컴포넌트들을 오버랩 및/또는 상호연결할 수 있다. 상호연결 디바이스들(50)은 광자 시스템(300)의 컴포넌트들 사이의 고속 연결들을 제공하고, 따라서 광자 시스템(300)의 고속 성능을 향상시킬 수 있다.
본 명세서에 설명된 바와 같은 광자 시스템(300)은 다수의 광섬유들(150) 및 다수의 광자 패키지들(100)을 사용하여 통신하도록 구성될 수 있다. 광자 시스템(300)은 더 많거나 더 적은 광자 패키지들(100) 또는 메모리 다이들(124)을 포함할 수 있거나, 또는유사하거나 상이한 타입 또는 구성일 수 있는 다수의 프로세싱 다이들(124)을 포함할 수 있다. 광자 시스템(300)의 컴포넌트들은 또한 도 26에 도시된 것과 상이한 배열 또는 구성을 가질 수 있다.
도 27은 몇몇 실시예들에 따른 컴퓨팅 패키지(350)를 포함하는 광자 시스템(300)을 예시한다. 광자 시스템(300)은 프로세싱 다이(324) 및 메모리 다이(326)가 상호연결 구조물(352)에 연결되어 컴퓨팅 패키지(350)를 형성한다는 점을 제외하고는, 도 24 또는 본 명세서의 다른 곳에서 설명된 광자 시스템(300)과 유사하다. 동일한 참조 번호들은 동일한 프로세스들을 사용하여 형성될 수 있는 동일한 엘리먼트들을 나타낸다. 컴퓨팅 패키지(350)는 인터포저 구조물(250)에 부착된다. 상호연결 구조물(352)은 프로세싱 다이(324) 및 메모리 다이(326)를 전기적으로 연결하는 도전성 라우팅(예를 들어, 도전성 라인들, 비아들, 관통 비아들, 재배선 층들 등)을 포함할 수 있다. 상호연결 구조물(352)은 프로세싱 다이(324)와 메모리 다이(326) 사이에 추가적인 전기적 라우팅을 제공하고, 몇몇 경우에 인터포저로 간주될 수 있다. 컴퓨팅 패키지(350)는 SoC(system-on-chip) 디바이스, SoIC(system-on-integrated-circuit) 디바이스 등으로 간주될 수 있다. 다수의 프로세싱 다이들(124) 또는 다수의 메모리 다이들(126)이 상호연결 구조물(352)에 부착되어 컴퓨팅 패키지(350)를 형성할 수 있다. 컴퓨팅 패키지(350)의 이들 및 다른 구성들은 본 개시물의 범위 내에서 고려된다.
도 28은 몇몇 실시예들에 따른 전자 디바이스(402)를 포함하는 광자 시스템(400)을 예시한다. 광자 시스템(400)은 전자 디바이스(402)가 상호연결 디바이스(50)에 추가하여 인터포저 구조물(250) 내에 통합된다는 점을 제외하고는, 도 24 또는 본 명세서의 다른 곳에 도시된 광자 시스템(300)과 유사하다. 동일한 참조 번호들은 동일한 프로세스들을 사용하여 형성될 수 있는 동일한 엘리먼트들을 나타낸다. 상호연결 디바이스들(50)과 유사하게, 전자 디바이스(402)는 인터포저 구조물(250)의 상호연결 구조물들(210/230) 중 하나 또는 둘 모두에 전기적으로 연결될 수 있다. 전자 디바이스(402)는 상호연결 디바이스(50)와 유사하게 인터포저 구조물(250)에 통합될 수 있으며, 그에 따라 전자 디바이스(402)를 도 15에 대해 설명된 바와 같이 릴리즈 층(204) 상에 배치한 다음 유사하게 후속 프로세싱 단계들을 수행한다. 하나의 전자 디바이스(402)가 도 28에 도시되어 있지만, 다른 실시예들에서는 다수의 전자 디바이스들(402)이 존재할 수 있다. 다수의 전자 디바이스들은 유사한 전자 디바이스들(402) 및/또는 상이한 전자 디바이스들(402)을 포함할 수 있다.
전자 디바이스들(402)은 예를 들어, 다이(예를 들어, 집적 회로 다이, 전력 집적 회로 다이, 로직 다이 등), 칩, 반도체 디바이스, 메모리 디바이스(예를 들어, SRAM 등), 수동 디바이스(예를 들어, 집적 수동 디바이스(IPD, integrated passive device), 다층 세라믹 커패시터(MLCC, multi-layer ceramic capacitor), 집적 전압 조정기(IVR, integrated voltage regulator) 등) 등, 또는 이들의 조합일 수 있다. 전자 디바이스(402)는 트랜지스터들, 다이오드들 등과 같은 하나 이상의 능동 디바이스 및/또는 커패시터들, 레지스터들, 인덕터들 등과 같은 하나 이상의 수동 디바이스를 포함할 수 있다. 이러한 방식으로, 상이한 전자 디바이스들(402)이 인터포저 구조물(250)에서 구현되어 추가적인 기능 및 성능 이점을 제공할 수 있다. 예를 들어, 광자 시스템(400)의 전력 라우팅에 커플링되는 IPD들 또는 IVR들과 같은 전자 디바이스들(402)을 통합함으로써, 광자 패키지들(100), 프로세싱 다이들(124) 및/또는 메모리 다이들(126)에 공급되는 전력의 안정성은 향상될 수 있다. 몇몇 실시예들에서, 전자 디바이스들(402)은 또한 상호연결 디바이스들(50)에 의해 제공되는 것과 유사한, 광자 패키지들(100), 프로세싱 다이들(124) 및/또는 메모리 다이들(126) 사이의 추가 라우팅을 제공할 수 있다.
실시예들은 장점들을 달성할 수 있다. 본 명세서에 설명된 실시예들은 광자 시스템이 더 적은 비용, 더 큰 사이즈, 및 개선된 동작으로 형성되도록 허용한다. 예를 들어, 전자 다이들을 광자 라우팅 구조물에 본딩함으로써 광섬유는 수직으로 장착될 수 있다. 이것은 외부 광학 컴포넌트들과의 통신을 위해 광섬유에 대한 향상된 광학 커플링을 허용한다. 전자 다이들은 광 통신 컴포넌트들과 광자 시스템의 프로세싱 다이들 간의 "광학 I/O 인터페이스"로서 사용된다. 예를 들어, 전자 다이들은 MCM 패키지의 동일한 기판 상에 형성된 CoWoS HPC 시스템을 위한 광학 I/O 인터페이스의 역할을 할 수 있다. 몇몇 경우에, 고속 SerDes 디바이스들은 수직 또는 에지 광섬유 연결들 모두 포함하는, 유연하고 효율적인 광섬유 부착을 가지면서, 광자 디바이스와 통합될 수 있다. 대기에 노출된 광자 디바이스의 에지 표면들 또는 상부면들을 가지게 함으로써 광학 커플링으로 인한 신호 손실은 감소될 수 있다. 몇몇 경우에, 본 명세서에 설명된 실시예들은 프로세싱 비용을 감소시키고 광자 시스템의 사이즈를 감소시킬 수 있다. 몇몇 경우에, 컴퓨팅 사이트들을 광학적으로 연결하기 위한 단일 광자 라우팅 구조물의 사용은 예를 들어, 상호연결된 많은 컴퓨터 시스템들을 포함하는 HPC 애플리케이션들에서 증가된 디바이스 성능을 허용할 수 있다. 컴퓨팅 사이트들 간에 광학 신호들을 송신하는 것은 예를 들어, 도전성 라인들 등으로 전기 신호들을 송신하는 것보다 고주파수에서 신호 감쇠가 적고, 누화가 적으며, 스위칭 잡음이 적을 수 있다. 광 통신은 일부 사이트들 간에 낮은 레이턴시 및 더 높은 대역폭 통신을 허용할 수 있다.
실시예들은 장점들을 달성할 수 있다. 본 명세서에 설명된 실시예들은 광자 시스템에 대한 광학 커플링이 더 적은 비용 및 개선된 동작으로 형성되도록 허용한다. 예를 들어, 전자 다이들을 도파관 구조물에 본딩함으로써 광섬유는 수직으로 장착될 수 있다. 이것은 광섬유에 대한 향상된 광학적 커플링을 허용한다. 전자 다이들은 광 통신 컴포넌트들과 프로세싱 다이들 간의 "광학 I/O 인터페이스"로서 광자 패키지에서 사용된다. 예를 들어, 전자 다이들은 MCM 패키지의 동일한 기판 상에 형성된 CoWoS HPC 시스템을 위한 광학 I/O 인터페이스의 역할을 할 수 있다. 몇몇 경우에, 고속 SerDes 디바이스들은 수직 또는 에지 광섬유 연결들 모두 포함하는, 유연하고 효율적인 광섬유 부착을 가지면서, 광자 디바이스와 통합될 수 있다. 광자 패키지들 및 프로세싱 다이들은 이러한 컴포넌트들 사이에 전기적 연결들을 제공하는 인터포저 구조물에 연결된다. 인터포저 구조물은 또한 이들 컴포넌트들 사이에 개선된 고속 전기 연결들을 제공하는 상호연결 디바이스들을 포함할 수 있다. 광자 시스템을 형성할 때, 광자 패키지들, 전자 다이들, 프로세싱 다이들 등은 프로세스의 거의 끝에 인터포저 구조물에 연결되어, 이러한 컴포넌트들의 연결 전에 인터포저 구조물의 테스트를 허용한다. 이것은 수율을 향상시키고, 광자 시스템을 형성하는 비용을 감소시킬 수 있다.
실시예에 따라, 방법은, 광자 패키지를 형성하는 단계 ― 광자 패키지를 형성하는 단계는: 도파관을 형성하기 위하여 실리콘 층을 패터닝하는 단계; 도파관 위에 제1 상호연결 구조물을 형성하는 단계; 및 유전체-유전체 본딩 프로세스를 사용하여 제1 반도체 다이를 제1 상호연결 구조물에 본딩하는 단계를 포함함 ― ; 상호연결 디바이스를 형성하는 단계 ― 상호연결 디바이스에는 능동 디바이스들이 없고, 상호연결 디바이스를 형성하는 단계는: 기판의 제1 면 상에 라우팅 구조물을 형성하는 단계; 및 라우팅 구조물 상에 있고 라우팅 구조물에 전기적으로 연결되는 도전성 커넥터들을 형성하는 단계를 포함함 ― ; 인터포저 구조물을 형성하는 단계 ― 인터포저 구조물을 형성하는 단계는: 제1 캐리어 상에 제1 비아를 형성하는 단계; 제1 캐리어 상에 상호연결 디바이스를 배치하는 단계; 인캡슐런트로 제1 비아 및 상호연결 디바이스를 캡슐화하는 단계; 및 상호연결 디바이스 및 제1 비아 상에 제2 상호연결 구조물을 형성하는 단계를 포함하고, 제2 상호연결 구조물은 제1 비아에 그리고 상호연결 디바이스의 도전성 커넥터들에 전기적으로 연결됨 ― ; 및 광자 패키지 및 제2 반도체 다이를 제2 상호연결 구조물에 본딩하는 단계 ― 광자 패키지 및 제2 반도체 다이는 상호연결 디바이스를 통해 서로 전기적으로 연결됨 ― 를 포함한다. 실시예에서, 방법은 제2 상호연결 구조물에 메모리 다이를 본딩하는 단계를 더 포함한다. 실시예에서, 광자 패키지를 형성하는 단계는 도파관에 광학적으로 커플링되는 광검출기를 형성하는 단계를 더 포함하고, 광검출기는 상호연결 구조물에 전기적으로 연결된다. 실시예에서, 광자 패키지를 형성하는 단계는 격자 결합기를 형성하기 위하여 실리콘 층을 패터닝하는 단계를 더 포함한다. 실시예에서, 방법은 광자 패키지의 상호연결 구조물 위에서, 광자 패키지에 광섬유를 부착하는 단계를 더 포함하고, 광섬유는 격자 결합기에 광학적으로 커플링된다. 실시예에서, 광자 패키지를 형성하는 단계는 에지 결합기를 형성하기 위하여 실리콘 층을 패터닝하는 단계를 더 포함한다. 실시예에서, 방법은 상호연결 디바이스의 기판의 제2 면 상에 제3 상호연결 구조물을 형성하는 단계를 더 포함하고, 제2 면은 제1 면 반대편에 있고, 제3 상호연결 구조물은 상호연결 디바이스 및 제1 비아에 전기적으로 연결된다. 실시예에서, 상호연결 디바이스를 형성하는 단계는 기판을 통해 연장되는 관통 비아들을 형성하는 단계를 더 포함한다.
실시예에 따라, 방법은, 제1 캐리어 상에 복수의 비아들을 형성하는 단계; 제1 캐리어 상에 복수의 상호연결 디바이스들을 배치하는 단계 ― 각각의 상호연결 디바이스에는 능동 디바이스들이 없고, 각각의 상호연결 디바이스는 기판 상의 제1 상호연결 구조물, 및 기판을 통해 연장되는 기판 관통 비아(TSV)들을 포함함 ― ; 인캡슐런트로 복수의 비아들 및 복수의 상호연결 디바이스들을 캡슐화하는 단계; 복수의 비아들의 제1 면, 복수의 상호연결 디바이스들, 및 인캡슐런트 위에 제2 상호연결 구조물을 형성하는 단계 ― 제2 상호연결 구조물은 복수의 비아들에 그리고 복수의 상호연결 디바이스들의 각각의 제1 상호연결 구조물들에 전기적으로 연결됨 ― ; 제2 상호연결 구조물 상에 복수의 도전성 커넥터들을 형성하는 단계 ― 도전성 커넥터들은 제2 상호연결 구조물에 연결됨 ― ; 복수의 도전성 커넥터들 중 제1 도전성 커넥터들에 프로세싱 다이를 본딩하는 단계 ― 프로세싱 다이는 복수의 상호연결 디바이스들 중 제1 상호연결 디바이스에 전기적으로 연결됨 ― ; 및 복수의 도전성 커넥터들 중 제2 도전성 커넥터들에 광자 패키지를 본딩하는 단계 ― 광자 패키지는 복수의 상호연결 디바이스들 중 제1 상호연결 디바이스에 전기적으로 연결되고, 광자 패키지는 도파관, 도파관에 광학적으로 커플링된 광검출기, 및 광검출기에 전기적으로 연결된 반도체 다이를 포함함 ― 를 포함한다. 실시예에서, 방법은 광자 패키지의 측벽에 광섬유를 장착하는 단계를 더 포함하고, 광섬유는 도파관에 광학적으로 커플링된다. 실시예에서, 방법은 광자 패키지의 상부면에 광섬유를 장착하는 단계를 더 포함하고, 광섬유는 도파관에 광학적으로 커플링된다.
실시예에 따라, 패키지는, 인터포저 구조물 ― 인터포저 구조물은: 제1 비아; 도전성 라우팅을 포함하는 제1 상호연결 디바이스; 제1 비아 및 제1 상호연결 디바이스를 둘러싸는 인캡슐런트; 및 인캡슐런트 위의 제1 상호연결 구조물을 포함하고, 제1 상호연결 디바이스에는 능동 디바이스들이 없고, 제1 상호연결 구조물은 제1 비아 및 제1 상호연결 디바이스에 연결됨 ― ; 제1 상호연결 구조물에 본딩되는 제1 반도체 다이 ― 제1 반도체 다이는 제1 상호연결 디바이스에 전기적으로 연결됨 ― ; 및 제1 상호연결 구조물에 본딩되는 제1 광자 패키지 ― 제1 광자 패키지는 제1 상호연결 디바이스를 통해 제1 반도체 다이에 전기적으로 연결되고, 제1 광자 패키지는: 기판 상의 도파관을 포함하는 광자 라우팅 구조물; 광자 라우팅 구조물 위의 제2 상호연결 구조물; 및 제2 상호연결 구조물에 본딩되는 전자 다이를 포함하고, 제2 상호연결 구조물은 도전성 피처들 및 유전체 층들을 포함하며, 전자 다이는 제2 상호연결 구조물에 전기적으로 연결됨 ― 를 포함한다. 실시예에서, 제1 광자 패키지는: 기판 상의 격자 결합기; 및 제1 광자 패키지 위에 장착된 광섬유를 더 포함하며, 광섬유는 격자 결합기에 광학적으로 커플링된다. 실시예에서, 격자 결합기와 상기 광섬유 사이의 제2 상호연결 구조물의 영역에는 도전성 피처들이 없다. 실시예에서, 제2 상호연결 구조물의 유전체 층들은 격자 결합기와 광섬유 사이에 송신되는 광학 신호들에 대해 투명하다. 실시예에서, 인터포저 구조물은: 제2 상호연결 디바이스; 및 제1 상호연결 구조물에 본딩된 제2 광자 패키지를 포함하며, 제2 광자 패키지 및 제1 반도체 다이는 제2 상호연결 디바이스에 전기적으로 연결된다. 실시예에서, 제1 반도체 다이는 인터포저에 의해 제1 상호연결 구조물에 연결된다. 실시예에서, 인터포저 구조물은 제1 상호연결 구조물에 전기적으로 연결되는 집적 수동 디바이스(IPD, integrated passive device)를 포함하고, IPD는 인캡슐런트에 의해 둘러싸인다. 실시예에서, 제1 상호연결 디바이스는 제1 반도체 다이 및 제1 광자 패키지에 측방향으로 오버랩된다. 실시예에서, 광자 라우팅 구조물은 광자 디바이스를 포함하고, 전자 다이는 제2 상호연결 구조물을 통해 광자 디바이스에 전기적으로 연결된다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 방법에 있어서,
광자 패키지를 형성하는 단계 ― 상기 광자 패키지를 형성하는 단계는:
도파관을 형성하기 위하여 실리콘 층을 패터닝하는 단계;
상기 도파관 위에 제1 상호연결 구조물을 형성하는 단계; 및
유전체-유전체 본딩 프로세스를 사용하여 제1 반도체 다이를 상기 제1 상호연결 구조물에 본딩하는 단계
를 포함함 ― ;
상호연결 디바이스를 형성하는 단계 ― 상기 상호연결 디바이스에는 능동 디바이스들이 없고, 상기 상호연결 디바이스를 형성하는 단계는:
기판의 제1 면 상에 라우팅 구조물을 형성하는 단계; 및
상기 라우팅 구조물 상에 있고 상기 라우팅 구조물에 전기적으로 연결되는 도전성 커넥터들을 형성하는 단계
를 포함함 ― ;
인터포저 구조물을 형성하는 단계 ― 상기 인터포저 구조물을 형성하는 단계는:
제1 캐리어 상에 제1 비아를 형성하는 단계;
상기 제1 캐리어 상에 상기 상호연결 디바이스를 배치하는 단계;
인캡슐런트로 상기 제1 비아 및 상기 상호연결 디바이스를 캡슐화하는 단계; 및
상기 상호연결 디바이스 및 상기 제1 비아 상에 제2 상호연결 구조물을 형성하는 단계
를 포함하고, 상기 제2 상호연결 구조물은 상기 제1 비아에 그리고 상기 상호연결 디바이스의 상기 도전성 커넥터들에 전기적으로 연결됨 ― ; 및
상기 광자 패키지 및 제2 반도체 다이를 상기 제2 상호연결 구조물에 본딩하는 단계 ― 상기 광자 패키지 및 상기 제2 반도체 다이는 상기 상호연결 디바이스를 통해 서로 전기적으로 연결됨 ―
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 제2 상호연결 구조물에 메모리 다이를 본딩하는 단계를 더 포함하는, 방법.
실시예 3. 실시예 1에 있어서,
상기 광자 패키지를 형성하는 단계는 상기 도파관에 광학적으로 커플링되는 광검출기를 형성하는 단계를 더 포함하고, 상기 광검출기는 상기 상호연결 구조물에 전기적으로 연결되는 것인, 방법.
실시예 4. 실시예 1에 있어서,
상기 광자 패키지를 형성하는 단계는 격자 결합기를 형성하기 위하여 상기 실리콘 층을 패터닝하는 단계를 더 포함하는 것인, 방법.
실시예 5. 실시예 4에 있어서,
상기 광자 패키지의 상기 상호연결 구조물 위에서, 상기 광자 패키지에 광섬유를 부착하는 단계를 더 포함하고, 상기 광섬유는 상기 격자 결합기에 광학적으로 커플링되는 것인, 방법.
실시예 6. 실시예 1에 있어서,
상기 광자 패키지를 형성하는 단계는 에지 결합기를 형성하기 위하여 상기 실리콘 층을 패터닝하는 단계를 더 포함하는 것인, 방법.
실시예 7. 실시예 1에 있어서,
상기 상호연결 디바이스의 기판의 제2 면 상에 제3 상호연결 구조물을 형성하는 단계를 더 포함하고, 상기 제2 면은 상기 제1 면 반대편에 있고, 상기 제3 상호연결 구조물은 상기 상호연결 디바이스 및 상기 제1 비아에 전기적으로 연결되는 것인, 방법.
실시예 8. 실시예 1에 있어서,
상기 상호연결 디바이스를 형성하는 단계는 상기 기판을 통해 연장되는 관통 비아들을 형성하는 단계를 더 포함하는 것인, 방법.
실시예 9. 방법에 있어서,
제1 캐리어 상에 복수의 비아들을 형성하는 단계;
상기 제1 캐리어 상에 복수의 상호연결 디바이스들을 배치하는 단계 ― 각각의 상호연결 디바이스에는 능동 디바이스들이 없고, 각각의 상호연결 디바이스는 기판 상의 제1 상호연결 구조물, 및 상기 기판을 통해 연장되는 기판 관통 비아(TSV, through-substrate via)들을 포함함 ― ;
인캡슐런트로 상기 복수의 비아들 및 상기 복수의 상호연결 디바이스들을 캡슐화하는 단계;
상기 복수의 비아들의 제1 면, 상기 복수의 상호연결 디바이스들, 및 상기 인캡슐런트 위에 제2 상호연결 구조물을 형성하는 단계 ― 상기 제2 상호연결 구조물은 상기 복수의 비아들에 그리고 상기 복수의 상호연결 디바이스들의 각각의 제1 상호연결 구조물들에 전기적으로 연결됨 ― ;
상기 제2 상호연결 구조물 상에 복수의 도전성 커넥터들을 형성하는 단계 ― 상기 도전성 커넥터들은 상기 제2 상호연결 구조물에 연결됨 ― ;
상기 복수의 도전성 커넥터들 중 제1 도전성 커넥터들에 프로세싱 다이를 본딩하는 단계 ― 상기 프로세싱 다이는 상기 복수의 상호연결 디바이스들 중 제1 상호연결 디바이스에 전기적으로 연결됨 ― ; 및
상기 복수의 도전성 커넥터들 중 제2 도전성 커넥터들에 광자 패키지를 본딩하는 단계 ― 상기 광자 패키지는 상기 복수의 상호연결 디바이스들 중 상기 제1 상호연결 디바이스에 전기적으로 연결되고, 상기 광자 패키지는 도파관, 상기 도파관에 광학적으로 커플링된 광검출기, 및 상기 광검출기에 전기적으로 연결된 반도체 다이를 포함함 ―
를 포함하는, 방법.
실시예 10. 실시예 9에 있어서,
상기 광자 패키지의 측벽에 광섬유를 장착하는 단계를 더 포함하고, 상기 광섬유는 상기 도파관에 광학적으로 커플링되는 것인, 방법.
실시예 11. 실시예 9에 있어서,
상기 광자 패키지의 상부면에 광섬유를 장착하는 단계를 더 포함하고, 상기 광섬유는 상기 도파관에 광학적으로 커플링되는 것인, 방법.
실시예 12. 패키지에 있어서,
인터포저 구조물 ― 상기 인터포저 구조물은:
제1 비아;
도전성 라우팅을 포함하는 제1 상호연결 디바이스;
상기 제1 비아 및 상기 제1 상호연결 디바이스를 둘러싸는 인캡슐런트; 및
상기 인캡슐런트 위의 제1 상호연결 구조물
을 포함하고, 상기 제1 상호연결 디바이스에는 능동 디바이스들이 없고, 상기 제1 상호연결 구조물은 상기 제1 비아 및 상기 제1 상호연결 디바이스에 연결됨 ― ;
상기 제1 상호연결 구조물에 본딩되는 제1 반도체 다이 ― 상기 제1 반도체 다이는 상기 제1 상호연결 디바이스에 전기적으로 연결됨 ― ; 및
상기 제1 상호연결 구조물에 본딩되는 제1 광자 패키지 ― 상기 제1 광자 패키지는 상기 제1 상호연결 디바이스를 통해 상기 제1 반도체 다이에 전기적으로 연결되고, 상기 제1 광자 패키지는:
기판 상의 도파관을 포함하는 광자 라우팅 구조물;
상기 광자 라우팅 구조물 위의 제2 상호연결 구조물; 및
상기 제2 상호연결 구조물에 본딩되는 전자 다이
를 포함하고, 상기 제2 상호연결 구조물은 도전성 피처들 및 유전체 층들을 포함하며, 상기 전자 다이는 상기 제2 상호연결 구조물에 전기적으로 연결됨 ―
를 포함하는, 패키지.
실시예 13. 실시예 12에 있어서,
상기 제1 광자 패키지는:
상기 기판 상의 격자 결합기; 및
상기 제1 광자 패키지 위에 장착된 광섬유
를 더 포함하며, 상기 광섬유는 상기 격자 결합기에 광학적으로 커플링되는 것인, 패키지.
실시예 14. 실시예 13에 있어서,
상기 격자 결합기와 상기 광섬유 사이의 상기 제2 상호연결 구조물의 영역에는 도전성 피처들이 없는 것인, 패키지.
실시예 15. 실시예 13에 있어서,
상기 제2 상호연결 구조물의 상기 유전체 층들은 상기 격자 결합기와 상기 광섬유 사이에 송신되는 광학 신호들에 대해 투명한 것인, 패키지.
실시예 16. 실시예 12에 있어서,
상기 인터포저 구조물은:
제2 상호연결 디바이스; 및
상기 제1 상호연결 구조물에 본딩된 제2 광자 패키지
를 포함하며, 상기 제2 광자 패키지 및 상기 제1 반도체 다이는 상기 제2 상호연결 디바이스에 전기적으로 연결되는 것인, 패키지.
실시예 17. 실시예 12에 있어서,
상기 제1 반도체 다이는 인터포저에 의해 상기 제1 상호연결 구조물에 연결되는 것인, 패키지.
실시예 18. 실시예 12에 있어서,
상기 인터포저 구조물은 상기 제1 상호연결 구조물에 전기적으로 연결되는 집적 수동 디바이스(IPD, integrated passive device)를 포함하고, 상기 IPD는 상기 인캡슐런트에 의해 둘러싸이는 것인, 패키지.
실시예 19. 실시예 12에 있어서,
상기 제1 상호연결 디바이스는 상기 제1 반도체 다이 및 상기 제1 광자 패키지에 측방향으로 오버랩되는 것인, 패키지.
실시예 20. 실시예 12에 있어서,
상기 광자 라우팅 구조물은 광자 디바이스를 포함하고, 상기 전자 다이는 상기 제2 상호연결 구조물을 통해 상기 광자 디바이스에 전기적으로 연결되는 것인, 패키지.

Claims (10)

  1. 방법에 있어서,
    광자 패키지를 형성하는 단계 - 상기 광자 패키지를 형성하는 단계는,
    도파관을 형성하기 위해 실리콘 층을 패터닝하는 단계;
    격자 결합기를 형성하기 위해 상기 실리콘 층을 패터닝하는 단계;
    상기 도파관 위에 제1 상호연결 구조물을 형성하는 단계; 및
    유전체-유전체 본딩 프로세스를 사용하여 제1 반도체 다이를 상기 제1 상호연결 구조물에 본딩하는 단계
    를 포함함 - ;
    상호연결 디바이스를 형성하는 단계 - 상기 상호연결 디바이스에는 능동 디바이스들이 없고, 상기 상호연결 디바이스를 형성하는 단계는,
    기판의 제1 면 상에 라우팅 구조물을 형성하는 단계; 및
    상기 라우팅 구조물 상에 있고 상기 라우팅 구조물에 전기적으로 연결되는 도전성 커넥터들을 형성하는 단계
    를 포함함 - ;
    인터포저 구조물을 형성하는 단계 - 상기 인터포저 구조물을 형성하는 단계는,
    제1 캐리어 상에 제1 비아를 형성하는 단계;
    상기 제1 캐리어 상에 상기 상호연결 디바이스를 배치하는 단계;
    인캡슐런트로 상기 제1 비아 및 상기 상호연결 디바이스를 캡슐화하는 단계; 및
    상기 상호연결 디바이스 및 상기 제1 비아 상에 제2 상호연결 구조물을 형성하는 단계
    를 포함하고, 상기 제2 상호연결 구조물은 상기 제1 비아에 그리고 상기 상호연결 디바이스의 상기 도전성 커넥터들에 전기적으로 연결됨 - ;
    상기 광자 패키지 및 제2 반도체 다이를 상기 제2 상호연결 구조물에 본딩하는 단계 - 상기 광자 패키지 및 상기 제2 반도체 다이는 상기 상호연결 디바이스를 통해 서로 전기적으로 연결됨 - ; 및
    상기 광자 패키지의 상기 제1 상호연결 구조물 위에서, 상기 광자 패키지에 광섬유를 부착하는 단계 - 상기 광섬유는 상기 격자 결합기에 광학적으로 커플링됨 -
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 제2 상호연결 구조물에 메모리 다이를 본딩하는 단계를 더 포함하는, 방법.
  3. 제1항에 있어서,
    상기 광자 패키지를 형성하는 단계는 상기 도파관에 광학적으로 커플링되는 광검출기를 형성하는 단계를 더 포함하고, 상기 광검출기는 상기 제1 상호연결 구조물에 전기적으로 연결되는 것인, 방법.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 광자 패키지를 형성하는 단계는 에지 결합기를 형성하기 위해 상기 실리콘 층을 패터닝하는 단계를 더 포함하는 것인, 방법.
  7. 제1항에 있어서,
    상기 상호연결 디바이스의 기판의 제2 면 상에 제3 상호연결 구조물을 형성하는 단계를 더 포함하고, 상기 제2 면은 상기 제1 면 반대편에 있고, 상기 제3 상호연결 구조물은 상기 상호연결 디바이스 및 상기 제1 비아에 전기적으로 연결되는 것인, 방법.
  8. 제1항에 있어서,
    상기 상호연결 디바이스를 형성하는 단계는 상기 기판을 통해 연장되는 관통 비아들을 형성하는 단계를 더 포함하는 것인, 방법.
  9. 방법에 있어서,
    제1 캐리어 상에 복수의 비아들을 형성하는 단계;
    상기 제1 캐리어 상에 복수의 상호연결 디바이스들을 배치하는 단계 - 각각의 상호연결 디바이스에는 능동 디바이스들이 없고, 각각의 상호연결 디바이스는 기판 상의 제1 상호연결 구조물, 및 상기 기판을 통해 연장되는 기판 관통 비아(TSV, through-substrate via)들을 포함함 - ;
    인캡슐런트로 상기 복수의 비아들 및 상기 복수의 상호연결 디바이스들을 캡슐화하는 단계;
    상기 복수의 비아들의 제1 면, 상기 복수의 상호연결 디바이스들, 및 상기 인캡슐런트 위에 제2 상호연결 구조물을 형성하는 단계 - 상기 제2 상호연결 구조물은 상기 복수의 비아들에 그리고 상기 복수의 상호연결 디바이스들의 각각의 제1 상호연결 구조물들에 전기적으로 연결됨 - ;
    상기 제2 상호연결 구조물 상에 복수의 도전성 커넥터들을 형성하는 단계 - 상기 도전성 커넥터들은 상기 제2 상호연결 구조물에 연결됨 - ;
    상기 복수의 도전성 커넥터들 중 제1 도전성 커넥터들에 프로세싱 다이를 본딩하는 단계 - 상기 프로세싱 다이는 상기 복수의 상호연결 디바이스들 중 제1 상호연결 디바이스에 전기적으로 연결됨 - ;
    상기 복수의 도전성 커넥터들 중 제2 도전성 커넥터들에 광자 패키지를 본딩하는 단계 - 상기 광자 패키지는 상기 복수의 상호연결 디바이스들 중 상기 제1 상호연결 디바이스에 전기적으로 연결되고, 상기 광자 패키지는 도파관, 상기 도파관에 광학적으로 커플링된 광검출기, 및 상기 광검출기에 전기적으로 연결된 반도체 다이를 포함함 - ; 및
    상기 광자 패키지의 상부면에 광섬유를 장착하는 단계 - 상기 광섬유는 상기 도파관에 광학적으로 커플링됨 -
    를 포함하는, 방법.
  10. 패키지에 있어서,
    인터포저 구조물 - 상기 인터포저 구조물은:
    제1 비아;
    도전성 라우팅을 포함하는 제1 상호연결 디바이스;
    상기 제1 비아 및 상기 제1 상호연결 디바이스를 둘러싸는 인캡슐런트; 및
    상기 인캡슐런트 위의 제1 상호연결 구조물
    을 포함하고, 상기 제1 상호연결 디바이스에는 능동 디바이스들이 없고, 상기 제1 상호연결 구조물은 상기 제1 비아 및 상기 제1 상호연결 디바이스에 연결됨 - ;
    상기 제1 상호연결 구조물에 본딩되는 제1 반도체 다이 - 상기 제1 반도체 다이는 상기 제1 상호연결 디바이스에 전기적으로 연결됨 - ; 및
    상기 제1 상호연결 구조물에 본딩되는 제1 광자 패키지 - 상기 제1 광자 패키지는 상기 제1 상호연결 디바이스를 통해 상기 제1 반도체 다이에 전기적으로 연결되고, 상기 제1 광자 패키지는,
    기판 상의 도파관을 포함하는 광자 라우팅 구조물;
    상기 광자 라우팅 구조물 위의 제2 상호연결 구조물;
    상기 제2 상호연결 구조물에 본딩되는 전자 다이;
    상기 기판 상의 격자 결합기; 및
    상기 제1 광자 패키지 위에 장착된 광섬유
    를 포함하고, 상기 제2 상호연결 구조물은 도전성 피처들 및 유전체 층들을 포함하며, 상기 전자 다이는 상기 제2 상호연결 구조물에 전기적으로 연결되고, 상기 광섬유는 상기 격자 결합기에 광학적으로 커플링됨 -
    를 포함하는, 패키지.
KR1020200118856A 2019-09-19 2020-09-16 광자 반도체 디바이스 및 제조 방법 Active KR102443819B1 (ko)

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Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11215753B2 (en) 2020-02-27 2022-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Photonic semiconductor device and method
US11243350B2 (en) 2020-03-12 2022-02-08 Globalfoundries U.S. Inc. Photonic devices integrated with reflectors
KR102823977B1 (ko) * 2020-08-20 2025-06-24 삼성전자주식회사 반도체 패키지 및 그 제조방법
US11482496B2 (en) 2020-10-16 2022-10-25 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
CN113140525A (zh) * 2021-04-08 2021-07-20 浙江毫微米科技有限公司 半导体结构及封装方法
US11764171B2 (en) 2021-04-27 2023-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure and method
US11740415B2 (en) * 2021-05-14 2023-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Structures and process flow for integrated photonic-electric IC package by using polymer waveguide
US20220373734A1 (en) * 2021-05-18 2022-11-24 Intel Corporation Integrated circuit package interposers with photonic & electrical routing
US12078856B2 (en) * 2021-08-06 2024-09-03 Taiwan Semiconductor Manufacturing Company Ltd. Photonic structure and semiconductor structure and method for manufacturing the same having through and trench isolations
US12100698B2 (en) * 2021-08-19 2024-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US11715731B2 (en) * 2021-08-29 2023-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same
FR3127049B1 (fr) * 2021-09-14 2024-08-16 Commissariat Energie Atomique procede de fabrication d’un systeme optoélectronique en photonique sur silicium comportant un dispositif optique couplé à un circuit photonique integré
US12044892B2 (en) * 2021-11-22 2024-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure including photonic package and interposer having waveguide
US11415673B1 (en) 2021-11-24 2022-08-16 Aurora Operations, Inc. Silicon photonics device for LIDAR sensor and method for fabrication
US11513289B1 (en) 2021-11-24 2022-11-29 Aurora Operations, Inc. Silicon photonics device for LIDAR sensor and method for fabrication
KR20250040757A (ko) * 2021-11-24 2025-03-24 오로라 오퍼레이션스, 인크. Lidar 센서용 실리콘 포토닉스 장치 및 제조 방법
WO2023158687A1 (en) * 2022-02-15 2023-08-24 Avicenatech Corp. Packaging microled optical interconnects
US12546935B2 (en) * 2022-04-04 2026-02-10 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method of forming same
CN116931167A (zh) * 2022-04-08 2023-10-24 南京光智元科技有限公司 转接板、光芯片封装、计算加速器及其制造方法
US12422635B2 (en) 2022-05-27 2025-09-23 Taiwan Semiconductor Manufacturing Co., Ltd. Thermo-electric cooler for dissipating heat of optical engine
US12461312B2 (en) * 2022-06-06 2025-11-04 Globalfoundries U.S. Inc. Cladding structure in the back end of line of photonics chips
TWI819692B (zh) * 2022-07-08 2023-10-21 群創光電股份有限公司 電子裝置
US20240061194A1 (en) * 2022-08-19 2024-02-22 Intel Corporation Photonic quasi-monolithic die architectures
JPWO2024047981A1 (ko) * 2022-09-02 2024-03-07
US12411279B2 (en) 2022-09-07 2025-09-09 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method of forming same
CN115642092B (zh) * 2022-09-13 2023-11-17 盛合晶微半导体(江阴)有限公司 系统级扇出型封装结构及其制作方法
US20240085610A1 (en) * 2022-09-13 2024-03-14 Taiwan Semiconductor Manufacturing Co., Ltd. Photonic Package and Method of Manufacture
US20240103218A1 (en) * 2022-09-26 2024-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Optical Device and Method of Manufacture
US20240113056A1 (en) * 2022-10-03 2024-04-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and methods of manufacture
US12238898B2 (en) * 2022-10-06 2025-02-25 Ciena Corporation Method and apparatus for managing heat distribution in a semiconductor device
US20240194609A1 (en) * 2022-12-07 2024-06-13 Advanced Semiconductor Engineering, Inc. Electronic device
TW202450010A (zh) * 2023-02-17 2024-12-16 台灣積體電路製造股份有限公司 封裝裝置以及半導體製程方法
CN116344629B (zh) * 2023-02-24 2025-09-30 深南电路股份有限公司 一种基于玻璃波导的光电混合器件及其制作方法
TW202445189A (zh) * 2023-03-24 2024-11-16 美商高通公司 包括光學整合元件的封裝件
US20240369765A1 (en) * 2023-05-03 2024-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package structure and method of fabricating the same
US20240411084A1 (en) * 2023-06-09 2024-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Optical packaging
US20250015027A1 (en) * 2023-07-07 2025-01-09 Apple Inc. Bonding structures in semiconductor packages
US20250110291A1 (en) * 2023-10-02 2025-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same
US20250123440A1 (en) * 2023-10-11 2025-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. Photonic semiconductor package and method of forming the same
TW202536535A (zh) * 2023-11-21 2025-09-16 美商沛思量子公司 使光學性能與晶圓校正資料相關聯之光子裝置之前饋微影調整方法及使用該方法之設備
US20250192010A1 (en) * 2023-12-06 2025-06-12 Qualcomm Incorporated Interposer substrate including offset core layer
CN119581348B (zh) * 2024-11-29 2025-10-10 盛合晶微半导体(江阴)有限公司 一种三维光电集成封装结构及其制备方法
CN119581345B (zh) * 2024-11-29 2025-10-10 盛合晶微半导体(江阴)有限公司 一种3dic光电集成式半导体封装结构及其制备方法
CN119581346B (zh) * 2024-11-29 2025-10-10 盛合晶微半导体(江阴)有限公司 光电系统封装结构及其制备方法
KR20250083419A (ko) 2025-05-21 2025-06-10 윤종석 스마트폰 기반 무전 통신 어댑터 및 기존 전화번호 기반 인터페이스를 포함한 통신 시스템

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015216169A (ja) * 2014-05-08 2015-12-03 富士通株式会社 光デバイス及び光モジュール
KR101843241B1 (ko) * 2015-09-18 2018-03-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지 구조체 및 그 형성 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9507086B2 (en) 2011-12-30 2016-11-29 Intel Corporation Optical I/O system using planar light-wave integrated circuit
US20130330033A1 (en) 2012-06-12 2013-12-12 Futurewei Technologies, Inc. Tsv substrate with mirror and its application in high-speed optoelectronic packaging
FR3007589B1 (fr) * 2013-06-24 2015-07-24 St Microelectronics Crolles 2 Circuit integre photonique et procede de fabrication
CN104765102B (zh) * 2015-04-21 2018-03-13 四川飞阳科技有限公司 一种硅光子芯片的封装结构
US10001611B2 (en) 2016-03-04 2018-06-19 Inphi Corporation Optical transceiver by FOWLP and DoP multichip integration
US10529698B2 (en) * 2017-03-15 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
US10162139B1 (en) 2017-07-27 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semicondcutor package
US11177201B2 (en) * 2017-11-15 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages including routing dies and methods of forming same
US10867954B2 (en) 2017-11-15 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect chips
US11031342B2 (en) * 2017-11-15 2021-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
US10371893B2 (en) 2017-11-30 2019-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid interconnect device and method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015216169A (ja) * 2014-05-08 2015-12-03 富士通株式会社 光デバイス及び光モジュール
KR101843241B1 (ko) * 2015-09-18 2018-03-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지 구조체 및 그 형성 방법

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Publication number Publication date
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US20210091056A1 (en) 2021-03-25

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