[go: up one dir, main page]

KR102438167B1 - 타이밍 컨트롤러 리셋 회로 및 이를 포함하는 표시 장치 - Google Patents

타이밍 컨트롤러 리셋 회로 및 이를 포함하는 표시 장치 Download PDF

Info

Publication number
KR102438167B1
KR102438167B1 KR1020180018389A KR20180018389A KR102438167B1 KR 102438167 B1 KR102438167 B1 KR 102438167B1 KR 1020180018389 A KR1020180018389 A KR 1020180018389A KR 20180018389 A KR20180018389 A KR 20180018389A KR 102438167 B1 KR102438167 B1 KR 102438167B1
Authority
KR
South Korea
Prior art keywords
voltage
source
voltage level
input terminal
timing controller
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020180018389A
Other languages
English (en)
Other versions
KR20190098886A (ko
Inventor
김가나
박보윤
김홍규
김명수
박동원
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020180018389A priority Critical patent/KR102438167B1/ko
Priority to US16/260,346 priority patent/US10819333B2/en
Publication of KR20190098886A publication Critical patent/KR20190098886A/ko
Application granted granted Critical
Publication of KR102438167B1 publication Critical patent/KR102438167B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/18—Timing circuits for raster scan displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/061—Details of flat display driving waveforms for resetting or blanking
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/061—Details of flat display driving waveforms for resetting or blanking
    • G09G2310/063—Waveforms for resetting the whole screen at once
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/026—Arrangements or methods related to booting a display
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/027—Arrangements or methods related to powering off a display
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/08—Fault-tolerant or redundant circuits, or circuits in which repair of defects is prepared

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Multimedia (AREA)
  • Electronic Switches (AREA)
  • Electrophonic Musical Instruments (AREA)
  • Train Traffic Observation, Control, And Security (AREA)

Abstract

타이밍 컨트롤러 리셋 회로는 리셋 신호가 출력되는 출력 노드와 제1 전압을 공급하는 제1 전압 전원 사이에 연결되는 저항, 출력 노드와 제1 전압보다 낮은 전압 레벨을 갖는 제2 전압을 공급하는 제2 전압 전원 사이에 연결되는 커패시터, 제1 전압보다 낮은 전압 레벨을 갖고 제2 전압보다 높은 전압 레벨을 갖는 기준 전압을 생성하는 기준 전압 전원, 제1 전압을 인가받는 제1 입력 단자, 기준 전압을 기준 전압 전원으로부터 인가받는 제2 입력 단자 및 제1 전압과 기준 전압을 비교하여 생성된 비교 결과 신호를 출력하는 출력 단자를 포함하는 비교기, 및 출력 노드에 연결된 제1 단자, 제2 전압을 인가받는 제2 단자 및 비교기로부터 비교 결과 신호를 인가받는 게이트 단자를 포함하는 트랜지스터를 포함한다.

Description

타이밍 컨트롤러 리셋 회로 및 이를 포함하는 표시 장치{TIMING CONTROLLER RESETTING CIRCUIT AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 타이밍 컨트롤러에 리셋 신호를 제공하는 타이밍 컨트롤러 리셋 회로 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 화소 회소들을 포함하는 표시 패널, 화소 회로들에 스캔 신호를 제공하는 스캔 드라이버, 화소 회로들에 데이터 신호를 제공하는 데이터 드라이버, 스캔 드라이버와 데이터 드라이버를 제어하기 위한 제어 신호들을 생성하는 타이밍 컨트롤러 등을 포함한다. 일반적으로, 타이밍 컨트롤러는 리셋 신호에 기초하여 동작 여부를 결정하는데, 상기 리셋 신호는 타이밍 컨트롤러 리셋 회로에서 생성되어 타이밍 컨트롤러에 제공된다. 예를 들어, 타이밍 컨트롤러는, 소스 전원이 턴온되어 리셋 신호가 로우(low) 전압 레벨에서 하이(high) 전압 레벨로 전환되면 동작하고, 소스 전원이 턴오프되어 리셋 신호가 하이 전압 레벨에서 로우 전압 레벨로 전환되면 동작하지 않는다. 한편, 타이밍 컨트롤러 리셋 회로는 소스 전원에서 출력되는 소스 전압을 기초로 리셋 신호를 생성한다. 이를 위해, 타이밍 컨트롤러 리셋 회로는 소스 전압과 접지 전압 사이에 저항과 커패시터가 직렬 연결된 구조(즉, RC 회로)를 가질 수 있다. 이 경우, 상기 리셋 신호는 소스 전원에서 출력되는 소스 전압이 RC 딜레이(delay)되어 생성되므로, 소스 전원이 짧은 시간에 턴온과 턴오프를 반복하는 경우, 상기 리셋 신호는 로우 전압 레벨로 인지될 만큼 충분한 로우 전압 레벨을 갖기 이전에 하이 전압 레벨로 전환되기 시작하고, 하이 전압 레벨로 인지될 만큼 충분한 하이 전압 레벨을 갖기 이전에 로우 전압 레벨로 전환되기 시작한다. 따라서, 종래의 표시 장치에서는, 소스 전원이 짧은 시간 동안 턴온과 턴오프를 반복하는 경우, 타이밍 컨트롤러가 리셋 신호를 잘못 인지하는 불량(즉, 타이밍 컨트롤러의 리셋 신호 인지 불량으로 명명)이 발생하고, 그에 따라, 상기 표시 장치는 타이밍 컨트롤러의 리셋 신호 인지 불량에 기인한 오작동을 하게 되는 문제점이 있다.
본 발명의 일 목적은 소스 전원에서 출력되는 소스 전압을 기초로 리셋 신호를 생성하여 타이밍 컨트롤러에 제공함에 있어서 소스 전원이 짧은 시간 동안 턴온과 턴오프를 반복할 때 종래에 발생하던 타이밍 컨트롤러의 리셋 신호 인지 불량을 방지할 수 있는 타이밍 컨트롤러 리셋 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 타이밍 컨트롤러 리셋 회로를 포함함으로써 타이밍 컨트롤러의 리셋 신호 인지 불량에 기인한 오작동을 방지할 수 있는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 타이밍 컨트롤러 리셋 회로는 리셋 신호가 출력되는 출력 노드와 제1 전압을 공급하는 제1 전압 전원 사이에 연결되는 저항, 상기 출력 노드와 상기 제1 전압보다 낮은 전압 레벨을 갖는 제2 전압을 공급하는 제2 전압 전원 사이에 연결되는 커패시터, 상기 제1 전압보다 낮은 전압 레벨을 갖고 상기 제2 전압보다 높은 전압 레벨을 갖는 기준 전압을 생성하는 기준 전압 전원, 상기 제1 전압을 인가받는 제1 입력 단자, 상기 기준 전압을 상기 기준 전압 전원으로부터 인가받는 제2 입력 단자 및 상기 제1 전압과 상기 기준 전압을 비교하여 생성된 비교 결과 신호를 출력하는 출력 단자를 포함하는 비교기, 및 상기 출력 노드에 연결된 제1 단자, 상기 제2 전압을 인가받는 제2 단자 및 상기 비교 결과 신호를 상기 비교기로부터 인가받는 게이트 단자를 포함하는 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 전압 전원은 소스 전원이고, 상기 제1 전압은 상기 소스 전원에서 공급되는 소스 전압이며, 상기 제2 전압 전원은 접지 전원이고, 상기 제2 전압은 상기 접지 전원에서 공급되는 접지 전압일 수 있다.
일 실시예에 의하면, 상기 비교기의 상기 제1 입력 단자는 음의(negative) 입력 단자이고, 상기 비교기의 상기 제2 입력 단자는 양의(positive) 입력 단자이며, 상기 트랜지스터는 엔모스(n-type metal oxide semiconductor; NMOS) 트랜지스터일 수 있다.
일 실시예에 의하면, 상기 비교 결과 신호는 상기 제1 전압이 상기 기준 전압보다 높으면 로우 전압 레벨을 갖고, 상기 트랜지스터는 상기 로우 전압 레벨을 가진 상기 비교 결과 신호에 응답하여 턴오프될 수 있다.
일 실시예에 의하면, 상기 비교 결과 신호는 상기 제1 전압이 상기 기준 전압보다 낮으면 하이 전압 레벨을 갖고, 상기 트랜지스터는 상기 하이 전압 레벨을 가진 상기 비교 결과 신호에 응답하여 턴온될 수 있다.
일 실시예에 의하면, 상기 비교기의 상기 제1 입력 단자는 양의(positive) 입력 단자이고, 상기 비교기의 상기 제2 입력 단자는 음의(negative) 입력 단자이며, 상기 트랜지스터는 피모스(p-type metal oxide semiconductor; PMOS) 트랜지스터일 수 있다.
일 실시예에 의하면, 상기 비교 결과 신호는 상기 제1 전압이 상기 기준 전압보다 높으면 하이 전압 레벨을 갖고, 상기 트랜지스터는 상기 하이 전압 레벨을 가진 상기 비교 결과 신호에 응답하여 턴오프될 수 있다.
일 실시예에 의하면, 상기 비교 결과 신호는 상기 제1 전압이 상기 기준 전압보다 낮으면 로우 전압 레벨을 갖고, 상기 트랜지스터는 상기 로우 전압 레벨을 가진 상기 비교 결과 신호에 응답하여 턴온될 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 타이밍 컨트롤러 리셋 회로는 리셋 신호가 출력되는 출력 노드와 제1 전압을 공급하는 제1 전압 전원 사이에 연결되는 저항, 상기 출력 노드와 상기 제1 전압보다 낮은 전압 레벨을 갖는 제2 전압을 공급하는 제2 전압 전원 사이에 연결되는 커패시터, 상기 제1 전압을 인가받는 제1 입력 단자, 상기 제1 전압보다 낮은 전압 레벨을 갖고 상기 제2 전압보다 높은 전압 레벨을 갖는 기준 전압을 외부 전원으로부터 인가받는 제2 입력 단자 및 상기 제1 전압과 상기 기준 전압을 비교하여 생성된 비교 결과 신호를 출력하는 출력 단자를 포함하는 비교기, 및 상기 출력 노드에 연결된 제1 단자, 상기 제2 전압을 인가받는 제2 단자 및 상기 비교 결과 신호를 상기 비교기로부터 인가받는 게이트 단자를 포함하는 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 전압 전원은 소스 전원이고, 상기 제1 전압은 상기 소스 전원에서 공급되는 소스 전압이며, 상기 제2 전압 전원은 접지 전원이고, 상기 제2 전압은 상기 접지 전원에서 공급되는 접지 전압일 수 있다.
일 실시예에 의하면, 상기 비교기의 상기 제1 입력 단자는 음의 입력 단자이고, 상기 비교기의 상기 제2 입력 단자는 양의 입력 단자이며, 상기 트랜지스터는 엔모스 트랜지스터일 수 있다.
일 실시예에 의하면, 상기 비교 결과 신호는 상기 제1 전압이 상기 기준 전압보다 높으면 로우 전압 레벨을 갖고, 상기 트랜지스터는 상기 로우 전압 레벨을 가진 상기 비교 결과 신호에 응답하여 턴오프될 수 있다.
일 실시예에 의하면, 상기 비교 결과 신호는 상기 제1 전압이 상기 기준 전압보다 낮으면 하이 전압 레벨을 갖고, 상기 트랜지스터는 상기 하이 전압 레벨을 가진 상기 비교 결과 신호에 응답하여 턴온될 수 있다.
일 실시예에 의하면, 상기 비교기의 상기 제1 입력 단자는 양의 입력 단자이고, 상기 비교기의 상기 제2 입력 단자는 음의 입력 단자이며, 상기 트랜지스터는 피모스 트랜지스터일 수 있다.
일 실시예에 의하면, 상기 비교 결과 신호는 상기 제1 전압이 상기 기준 전압보다 높으면 하이 전압 레벨을 갖고, 상기 트랜지스터는 상기 하이 전압 레벨을 가진 상기 비교 결과 신호에 응답하여 턴오프될 수 있다.
일 실시예에 의하면, 상기 비교 결과 신호는 상기 제1 전압이 상기 기준 전압보다 낮으면 로우 전압 레벨을 갖고, 상기 트랜지스터는 상기 로우 전압 레벨을 가진 상기 비교 결과 신호에 응답하여 턴온될 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 복수의 화소 회로들을 포함하는 표시 패널, 상기 화소 회로들에 스캔 신호를 제공하는 스캔 드라이버, 상기 화소 회로들에 데이터 신호를 제공하는 데이터 드라이버, 상기 스캔 드라이버 및 상기 데이터 드라이버를 제어하고, 리셋 신호에 기초하여 동작 여부를 결정하는 타이밍 컨트롤러, 및 소스 전원에서 출력되는 소스 전압을 인가받고, 상기 소스 전압에 기초하여 상기 리셋 신호를 생성하는 타이밍 컨트롤러 리셋 회로를 포함할 수 있다. 이 때, 상기 타이밍 컨트롤러는, 상기 소스 전원이 턴온되어 상기 리셋 신호가 로우 전압 레벨에서 하이 전압 레벨로 전환되면 동작하고, 상기 소스 전원이 턴오프되어 상기 리셋 신호가 상기 하이 전압 레벨에서 상기 로우 전압 레벨로 전환되면 동작하지 않을 수 있다. 또한, 상기 타이밍 컨트롤러 리셋 회로는, 상기 소스 전원이 턴오프되어 상기 소스 전압이 기준 전압보다 낮아질 때 상기 리셋 신호를 상기 로우 전압 레벨로 풀-다운시키고, 상기 소스 전원이 턴온되어 상기 소스 전압이 높아질 때 상기 소스 전압이 상기 기준 전압보다 높아지기 전까지 상기 리셋 신호를 상기 로우 전압 레벨로 유지시킬 수 있다.
일 실시예에 의하면, 상기 타이밍 컨트롤러는 상기 소스 전압을 이용하여 상기 스캔 드라이버 및 상기 데이터 드라이버를 제어하기 위한 복수의 제어 신호들을 생성할 수 있다.
일 실시예에 의하면, 상기 타이밍 컨트롤러 리셋 회로는 상기 리셋 신호가 출력되는 출력 노드와 상기 소스 전원 사이에 연결되는 저항, 상기 출력 노드와 접지 전압을 공급하는 접지 전원 사이에 연결되는 커패시터, 상기 소스 전압보다 낮은 전압 레벨을 갖고 상기 접지 전압보다 높은 전압 레벨을 갖는 상기 기준 전압을 생성하는 기준 전압 전원, 상기 소스 전압을 인가받는 제1 입력 단자, 상기 기준 전압을 상기 기준 전압 전원으로부터 인가받는 제2 입력 단자 및 상기 소스 전압과 상기 기준 전압을 비교하여 생성된 비교 결과 신호를 출력하는 출력 단자를 포함하는 비교기, 및 상기 출력 노드에 연결된 제1 단자, 상기 접지 전압을 인가받는 제2 단자 및 상기 비교 결과 신호를 상기 비교기로부터 인가받는 게이트 단자를 포함하는 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 타이밍 컨트롤러 리셋 회로는 상기 리셋 신호가 출력되는 출력 노드와 상기 소스 전원 사이에 연결되는 저항, 상기 출력 노드와 접지 전압을 공급하는 접지 전원 사이에 연결되는 커패시터, 상기 소스 전압을 인가받는 제1 입력 단자, 상기 소스 전압보다 낮은 전압 레벨을 갖고 상기 접지 전압보다 높은 전압 레벨을 갖는 상기 기준 전압을 외부 전원으로부터 인가받는 제2 입력 단자 및 상기 소스 전압과 상기 기준 전압을 비교하여 생성된 비교 결과 신호를 출력하는 출력 단자를 포함하는 비교기, 및 상기 출력 노드에 연결된 제1 단자, 상기 접지 전압을 인가받는 제2 단자 및 상기 비교 결과 신호를 상기 비교기로부터 인가받는 게이트 단자를 포함하는 트랜지스터를 포함할 수 있다.
본 발명의 실시예들에 따른 타이밍 컨트롤러 리셋 회로는, 소스 전원에서 출력되는 소스 전압을 기초로 리셋 신호를 생성하여 타이밍 컨트롤러에 제공함에 있어서, 소스 전원이 턴오프됨에 따라 소스 전원에서 출력되는 소스 전압이 기준 전압보다 낮아지는 경우 리셋 신호를 로우 전압 레벨로 급격히 떨어뜨리고(즉, 풀-다운(pull-down)), 소스 전원이 턴온됨에 따라 소스 전원에서 출력되는 소스 전압이 높아지는 경우 상기 소스 전압이 기준 전압보다 높아지기 전까지는 리셋 신호를 로우 전압 레벨로 유지시킴으로써, 소스 전원이 짧은 시간 동안 턴온과 턴오프를 반복할 때 종래에 발생하던 타이밍 컨트롤러의 리셋 신호 인지 불량을 효과적으로 방지할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 상기 타이밍 컨트롤러 리셋 회로를 포함함으로써 타이밍 컨트롤러의 리셋 신호 인지 불량에 기인한 오작동을 효과적으로 방지할 수 있다.
다만, 본 발명의 효과는 상술한 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 타이밍 컨트롤러 리셋 회로를 나타내는 회로도이다.
도 2는 도 1의 타이밍 컨트롤러 리셋 회로가 타이밍 컨트롤러에 리셋 신호를 제공하는 일 예를 나타내는 블록도이다.
도 3은 도 1의 타이밍 컨트롤러 리셋 회로로부터 출력되는 리셋 신호를 나타내는 파형도이다.
도 4는 종래의 타이밍 컨트롤러 리셋 회로를 나타내는 회로도이다.
도 5는 종래의 타이밍 컨트롤러 리셋 회로로부터 출력되는 리셋 신호를 나타내는 파형도이다.
도 6은 소스 전원이 짧은 시간 동안 턴온과 턴오프를 반복할 때 종래의 타이밍 컨트롤러 리셋 회로로부터 출력되는 리셋 신호를 나타내는 파형도이다.
도 7은 본 발명의 실시예들에 따른 타이밍 컨트롤러 리셋 회로를 나타내는 회로도이다.
도 8은 본 발명의 실시예들에 따른 타이밍 컨트롤러 리셋 회로를 나타내는 회로도이다.
도 9는 본 발명의 실시예들에 따른 타이밍 컨트롤러 리셋 회로를 나타내는 회로도이다.
도 10은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 11은 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이다.
도 12a는 도 11의 전자 기기가 스마트폰으로 구현된 일 예를 나타내는 도면이다.
도 12b는 도 11의 전자 기기가 헤드 마운트 디스플레이로 구현된 일 예를 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대해서 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 실시예들에 따른 타이밍 컨트롤러 리셋 회로를 나타내는 회로도이고, 도 2는 도 1의 타이밍 컨트롤러 리셋 회로가 타이밍 컨트롤러에 리셋 신호를 제공하는 일 예를 나타내는 블록도이며, 도 3은 도 1의 타이밍 컨트롤러 리셋 회로로부터 출력되는 리셋 신호를 나타내는 파형도이고, 도 4는 종래의 타이밍 컨트롤러 리셋 회로를 나타내는 회로도이며, 도 5는 종래의 타이밍 컨트롤러 리셋 회로로부터 출력되는 리셋 신호를 나타내는 파형도이고, 도 6은 소스 전원이 짧은 시간 동안 턴온과 턴오프를 반복할 때 종래의 타이밍 컨트롤러 리셋 회로로부터 출력되는 리셋 신호를 나타내는 파형도이다.
도 1 내지 도 6을 참조하면, 타이밍 컨트롤러 리셋 회로(100)는 저항(R), 커패시터(C), 기준 전압 전원(RSC), 비교기(COMP) 및 트랜지스터(TR)를 포함할 수 있다. 이 때, 트랜지스터(TR)는 엔모스 트랜지스터일 수 있다.
저항(R)은 리셋 신호(VRST)가 출력되는 출력 노드(OUT)와 제1 전압(TVDD)을 공급하는 제1 전압 전원 사이에 연결될 수 있다. 일 실시예에서, 제1 전압 전원은 소스 전원이고, 제1 전압(TVDD)은 소스 전원에서 공급되는 소스 전압일 수 있다. 도 2에 도시된 바와 같이, 타이밍 컨트롤러 리셋 회로(100)는 소스 전원에서 출력되는 소스 전압(즉, 제1 전압(TVDD))을 기초로 리셋 신호(VRST)를 생성하여 타이밍 컨트롤러(150)에 제공할 수 있고, 타이밍 컨트롤러(150)는 리셋 신호(VRST)에 기초하여 동작 여부를 결정할 수 있다. 예를 들어, 타이밍 컨트롤러(150)는, 소스 전원이 턴온(즉, SON으로 표시)되어 리셋 신호(VRST)가 로우 전압 레벨에서 하이 전압 레벨로 전환되면 동작할 수 있고, 소스 전원이 턴오프(즉, SOFF로 표시)되어 리셋 신호(VRST)가 하이 전압 레벨에서 로우 전압 레벨로 전환되면 동작하지 않을 수 있다. 한편, 타이밍 컨트롤러(150)는 소스 전원에서 출력되는 소스 전압(즉, 제1 전압(TVDD))에 기초하여 다양한 제어 신호(CTL)들을 생성할 수 있다. 커패시터(C)는 리셋 신호(VRST)가 출력되는 출력 노드(OUT)와 제1 전압(TVDD)보다 낮은 전압 레벨을 갖는 제2 전압(GND)을 공급하는 제2 전압 전원 사이에 연결될 수 있다. 일 실시예에서, 제2 전압 전원은 접지 전원이고, 제2 전압(GND)은 접지 전원에서 공급되는 접지 전압일 수 있다. 이와 같이, 타이밍 컨트롤러 리셋 회로(100)는 저항(R)과 커패시터(C)가 소스 전압(즉, 제1 전압(TVDD))과 접지 전압(GND) 사이에 직렬 연결된 구조(즉, RC 회로)를 포함할 수 있다. 이에, 타이밍 컨트롤러 리셋 회로(100)는 소스 전원에서 출력되는 소스 전압(즉, 제1 전압(TVDD))을 RC 딜레이시켜 리셋 신호(VRST)를 생성하고, 리셋 신호(VRST)를 저항(R)과 커패시터(C) 사이의 출력 노드(OUT)에서 출력할 수 있다.
한편, 도 4에 도시된 바와 같이, 종래의 타이밍 컨트롤러 리셋 회로는 저항(R)과 커패시터(C)는 소스 전압(TVDD)과 접지 전압(GND) 사이에 직렬 연결된 구조를 가질 수 있다. 이에, 종래의 타이밍 컨트롤러 리셋 회로도 소스 전원에서 출력되는 소스 전압(TVDD)을 RC 딜레이시켜 리셋 신호(RESET)를 생성하고, 리셋 신호(RESET)를 저항(R)과 커패시터(C) 사이의 출력 노드(OUT)에서 출력할 수 있다. 구체적으로, 도 5에 도시된 바와 같이, 종래의 타이밍 컨트롤러 리셋 회로는, 턴온 상태의 소스 전원이 턴오프(즉, SOFF로 표시)되면, 전압 레벨이 점차 낮아지는 리셋 신호(RESET)를 출력하고, 턴오프 상태의 소스 전원이 턴온(즉, SON로 표시)되면, 전압 레벨이 점차 높아지는 리셋 신호(RESET)를 출력한다. 이에, 타이밍 컨트롤러는, 리셋 신호(RESET)의 전압 레벨이 기 설정된 로우 판정 전압 레벨(LM)에 도달하면, 리셋 신호(RESET)가 로우 전압 레벨을 갖는다고 판정(즉, LRC로 표시)하고, 리셋 신호(RESET)의 전압 레벨이 기 설정된 하이 판정 전압 레벨(HM)에 도달하면, 리셋 신호(RESET)가 하이 전압 레벨을 갖는다고 판정(즉, HRC로 표시)한다. 하지만, 도 6에 도시된 바와 같이, 종래의 타이밍 컨트롤러 리셋 회로에서는, 소스 전원이 짧은 시간에 턴오프(즉, SOFF로 표시)되었다가 턴온(즉, SON으로 표시)되는 경우, 리셋 신호(RESET)는 로우 전압 레벨로 인지될 만큼 충분한 로우 전압 레벨을 갖기 이전에(즉, 리셋 신호(RESET)의 전압 레벨이 기 설정된 로우 판정 전압 레벨(LM)에 도달하기 이전에) 하이 전압 레벨로 전환되기 시작(즉, DEF로 표시)한다. 마찬가지로, 종래의 타이밍 컨트롤러 리셋 회로에서는, 소스 전원이 짧은 시간에 턴온(즉, SON로 표시)되었다가 턴오프(즉, SOFF로 표시)되는 경우, 리셋 신호(RESET)가 하이 전압 레벨로 인지될 만큼 충분한 하이 전압 레벨을 갖기 이전에(즉, 리셋 신호(RESET)의 전압 레벨이 기 설정된 하이 판정 전압 레벨(HM)에 도달하기 이전에) 로우 전압 레벨로 전환되기 시작한다. 그 결과, 소스 전원이 짧은 시간 동안 턴온(즉, SON으로 표시)과 턴오프(즉, SOFF로 표시)를 반복하는 경우, 종래의 타이밍 컨트롤러 리셋 회로는 타이밍 컨트롤러의 리셋 신호 인지 불량을 야기하는 리셋 신호(RESET)을 생성할 수 있다.
이러한 문제점을 해결하기 위해, 타이밍 컨트롤러 리셋 회로(100)는 저항(R)과 커패시터(C) 외에 기준 전압 전원(RSC), 비교기(COMP) 및 트랜지스터(TR)를 더 포함할 수 있다. 구체적으로, 기준 전압 전원(RSC)은 제1 전압(TVDD)보다 낮은 전압 레벨을 갖고 제2 전압(GND)보다 높은 전압 레벨을 갖는 기준 전압(VREF)을 생성할 수 있다. 비교기(COMP)는 제1 전압(TVDD)을 인가받는 제1 입력 단자(즉, -로 표시), 기준 전압(VREF)을 기준 전압 전원(RSC)으로부터 인가받는 제2 입력 단자(즉, +로 표시) 및 제1 전압(TVDD)과 기준 전압(VREF)을 비교하여 생성된 비교 결과 신호(CRS)를 출력하는 출력 단자를 포함할 수 있다. 트랜지스터(TR)는 리셋 신호(VRST)가 출력되는 출력 노드(OUT)에 연결된 제1 단자, 제2 전압(GND)을 인가받는 제2 단자 및 비교 결과 신호(CRS)를 비교기(COMP)로부터 인가받는 게이트 단자를 포함할 수 있다. 이 때, 도 1에 도시된 바와 같이, 비교기(COMP)의 제1 입력 단자(즉, -로 표시)는 음의 입력 단자이고, 비교기(COMP)의 제2 입력 단자(즉, +로 표시)는 양의 입력 단자이며, 트랜지스터(TR)는 엔모스 트랜지스터일 수 있다. 따라서, 비교기(COMP)의 음의 입력 단자에 인가되는 제1 전압(TVDD)이 비교기(COMP)의 양의 입력 단자에 인가되는 기준 전압(VREF)보다 높으면, 비교기(COMP)의 출력 단자에서 출력되는 비교 결과 신호(CRS)는 로우 전압 레벨을 가질 수 있다. 그 결과, 트랜지스터(TR)는 로우 전압 레벨을 가진 비교 결과 신호(CRS)에 응답하여 턴오프(즉, TOFF로 표시)될 수 있다. 반면에, 비교기(COMP)의 음의 입력 단자에 인가되는 제1 전압(TVDD)이 비교기(COMP)의 양의 입력 단자에 인가되는 기준 전압(VREF)보다 낮으면, 비교기(COMP)의 출력 단자에서 출력되는 비교 결과 신호(CRS)는 하이 전압 레벨을 가질 수 있다. 그 결과, 트랜지스터(TR)는 하이 전압 레벨을 가진 비교 결과 신호(CRS)에 응답하여 턴온(즉, TON으로 표시)될 수 있다.
도 3에 도시된 바와 같이, 타이밍 컨트롤러 리셋 회로(100)는, 턴온 상태의 소스 전원이 턴오프(즉, SOFF로 표시)되면, 전압 레벨이 점차 낮아지는 리셋 신호(VRST)를 출력하고, 턴오프 상태의 소스 전원이 턴온(즉, SON로 표시)되면, 전압 레벨이 점차 높아지는 리셋 신호(VRST)를 출력한다. 이에, 타이밍 컨트롤러(150)는, 리셋 신호(VRST)의 전압 레벨이 기 설정된 로우 판정 전압 레벨(LM)에 도달하면, 리셋 신호(VRST)가 로우 전압 레벨을 갖는다고 판정(즉, LRC로 표시)하고, 리셋 신호(VRST)의 전압 레벨이 기 설정된 하이 판정 전압 레벨(HM)에 도달하면, 리셋 신호(VRST)가 하이 전압 레벨을 갖는다고 판정(즉, HRC로 표시)한다. 이 때, 타이밍 컨트롤러 리셋 회로(100)는 소스 전원이 턴오프(즉, VOFF로 표시)됨에 따라 제1 전압(TVDD)이 기준 전압(VREF)보다 낮아지는 경우 리셋 신호(VRST)를 로우 전압 레벨로 급격히 떨어뜨리고(즉, 풀-다운), 소스 전원이 턴온(즉, VON으로 표시)됨에 따라 제1 전압(TVDD)이 높아지는 경우 제1 전압(TVDD)이 기준 전압(VREF)보다 높아지기 전까지는 리셋 신호(VRST)를 로우 전압 레벨로 유지시킬 수 있다.
구체적으로, 도 1 및 도 3에 도시된 바와 같이, 소스 전원이 턴오프(즉, VOFF로 표시)됨에 따라 비교기(COMP)의 음의 입력 단자에 인가되는 제1 전압(TVDD)이 비교기(COMP)의 양의 입력 단자에 인가되는 기준 전압(VREF)보다 낮아지면, 비교기(COMP)의 출력 단자에서 출력되는 비교 결과 신호(CRS)가 하이 전압 레벨을 갖게 되고, 그에 따라, 트랜지스터(TR)가 턴온(즉, TON으로 표시)되어 출력 노드(OUT)와 접지 전압(GND)을 공급하는 접지 전원이 전기적으로 연결되므로, 출력 노드(OUT)에서 출력되는 리셋 신호(VRST)는 로우 전압 레벨로 급격히 떨어질 수 있다. 또한, 소스 전원이 턴온(즉, VON로 표시)되더라도 비교기(COMP)의 음의 입력 단자에 인가되는 제1 전압(TVDD)이 비교기(COMP)의 양의 입력 단자에 인가되는 기준 전압(VREF)보다 높아지기 전까지는, 비교기(COMP)의 출력 단자에서 출력되는 비교 결과 신호(CRS)가 여전히 하이 전압 레벨을 갖고, 그에 따라, 트랜지스터(TR)가 턴온되어 출력 노드(OUT)와 접지 전압(GND)을 공급하는 접지 전원이 전기적으로 연결되므로, 출력 노드(OUT)에서 출력되는 리셋 신호(VRST)는 로우 전압 레벨로 유지될 수 있다. 이후, 비교기(COMP)의 음의 입력 단자에 인가되는 제1 전압(TVDD)이 비교기(COMP)의 양의 입력 단자에 인가되는 기준 전압(VREF)보다 높아지면, 비교기(COMP)의 출력 단자에서 출력되는 비교 결과 신호(CRS)가 로우 전압 레벨을 갖게 되고, 그에 따라, 트랜지스터(TR)가 턴오프(즉, TOFF로 표시)되어 출력 노드(OUT)와 접지 전압(GND)이 전기적으로 분리되므로, 출력 노드(OUT)에서 출력되는 리셋 신호(VRST)는 제1 전압(TVDD)을 따라 급격히 상승할 수 있다.
이와 같이, 타이밍 컨트롤러 리셋 회로(100)는, 소스 전원에서 출력되는 소스 전압(즉, 제1 전압(TVDD))을 기초로 리셋 신호(VRST)를 생성하여 타이밍 컨트롤러(150)에 제공함에 있어서, 소스 전원이 턴오프(즉, SOFF로 표시)됨에 따라 소스 전원에서 출력되는 소스 전압(즉, 제1 전압(TVDD))이 기준 전압(VREF)보다 낮아지는 경우 리셋 신호(VRST)를 로우 전압 레벨로 급격히 떨어뜨리고, 소스 전원이 턴온(즉, SON으로 표시)됨에 따라 소스 전원에서 출력되는 소스 전압(즉, 제1 전압(TVDD))이 높아지는 경우 소스 전압(즉, 제1 전압(TVDD))이 기준 전압(VREF)보다 높아지기 전까지는 리셋 신호(VRST)를 로우 전압 레벨로 유지시킴으로써, 소스 전원이 짧은 시간 동안 턴온과 턴오프를 반복할 때 종래에 발생하던 타이밍 컨트롤러(150)의 리셋 신호 인지 불량을 효과적으로 방지할 수 있다. 따라서, 타이밍 컨트롤러 리셋 회로(100)를 포함하는 표시 장치는 타이밍 컨트롤러(150)의 리셋 신호 인지 불량에 기인한 오작동을 효과적으로 방지할 수 있다. 한편, 도 2에서는 타이밍 컨트롤러 리셋 회로(100)와 타이밍 컨트롤러(150)가 별개로 도시되어 있으나, 이것은 예시적인 것으로, 실시예에 따라, 타이밍 컨트롤러 리셋 회로(100)는 타이밍 컨트롤로(150) 내에 구현될 수도 있다.
도 7은 본 발명의 실시예들에 따른 타이밍 컨트롤러 리셋 회로를 나타내는 회로도이다.
도 7을 참조하면, 타이밍 컨트롤러 리셋 회로(200)는 저항(R), 커패시터(C), 비교기(COMP) 및 트랜지스터(TR)를 포함할 수 있다. 이 때, 트랜지스터(TR)는 엔모스 트랜지스터일 수 있다.
저항(R)은 리셋 신호(VRST)가 출력되는 출력 노드(OUT)와 제1 전압(TVDD)을 공급하는 제1 전압 전원 사이에 연결될 수 있다. 일 실시예에서, 제1 전압 전원은 소스 전원이고, 제1 전압(TVDD)은 소스 전원에서 공급되는 소스 전압일 수 있다. 커패시터(C)는 리셋 신호(VRST)가 출력되는 출력 노드(OUT)와 제1 전압(TVDD)보다 낮은 전압 레벨을 갖는 제2 전압(GND)을 공급하는 제2 전압 전원 사이에 연결될 수 있다. 일 실시예에서, 제2 전압 전원은 접지 전원이고, 제2 전압(GND)은 접지 전원에서 공급되는 접지 전압일 수 있다. 이와 같이, 타이밍 컨트롤러 리셋 회로(200)는 저항(R)과 커패시터(C)가 소스 전압(TVDD)과 접지 전압(GND) 사이에 직렬 연결된 구조를 포함할 수 있다. 이에, 타이밍 컨트롤러 리셋 회로(200)는 소스 전원에서 출력되는 소스 전압(TVDD)을 RC 딜레이시켜 리셋 신호(VRST)를 생성하고, 리셋 신호(VRST)를 저항(R)과 커패시터(C) 사이의 출력 노드(OUT)에서 출력할 수 있다. 비교기(COMP)는 제1 전압(TVDD)을 인가받는 제1 입력 단자(즉, -로 표시), 제1 전압(TVDD)보다 낮은 전압 레벨을 갖고 제2 전압(GND)보다 높은 전압 레벨을 갖는 기준 전압(VREF)을 외부 전원으로부터 인가받는 제2 입력 단자(즉, +로 표시) 및 제1 전압(TVDD)과 기준 전압(VREF)을 비교하여 생성된 비교 결과 신호(CRS)를 출력하는 출력 단자를 포함할 수 있다. 즉, 타이밍 컨트롤러 리셋 회로(200)는 도 1의 타이밍 컨트롤러 리셋 회로(100)와는 달리 기준 전압(VREF)을 생성하는 내부 전원을 포함하지 않는 것이다. 트랜지스터(TR)는 리셋 신호(VRST)가 출력되는 출력 노드(OUT)에 연결된 제1 단자, 제2 전압(GND)을 인가받는 제2 단자 및 비교 결과 신호(CRS)를 비교기(COMP)로부터 인가받는 게이트 단자를 포함할 수 있다. 이 때, 도 7에 도시된 바와 같이, 비교기(COMP)의 제1 입력 단자(즉, -로 표시)는 음의 입력 단자이고, 비교기(COMP)의 제2 입력 단자(즉, +로 표시)는 양의 입력 단자이며, 트랜지스터(TR)는 엔모스 트랜지스터일 수 있다. 따라서, 비교기(COMP)의 음의 입력 단자에 인가되는 제1 전압(TVDD)이 비교기(COMP)의 양의 입력 단자에 인가되는 기준 전압(VREF)보다 높으면, 비교기(COMP)의 출력 단자에서 출력되는 비교 결과 신호(CRS)는 로우 전압 레벨을 가질 수 있다. 그 결과, 트랜지스터(TR)는 로우 전압 레벨을 가진 비교 결과 신호(CRS)에 응답하여 턴오프될 수 있다. 반면에, 비교기(COMP)의 음의 입력 단자에 인가되는 제1 전압(TVDD)이 비교기(COMP)의 양의 입력 단자에 인가되는 기준 전압(VREF)보다 낮으면, 비교기(COMP)의 출력 단자에서 출력되는 비교 결과 신호(CRS)는 하이 전압 레벨을 가질 수 있다. 그 결과, 트랜지스터(TR)는 하이 전압 레벨을 가진 비교 결과 신호(CRS)에 응답하여 턴온될 수 있다.
상술한 바와 같이, 소스 전원이 턴오프됨에 따라 비교기(COMP)의 음의 입력 단자에 인가되는 제1 전압(TVDD)이 비교기(COMP)의 양의 입력 단자에 인가되는 기준 전압(VREF)보다 낮아지면, 비교기(COMP)의 출력 단자에서 출력되는 비교 결과 신호(CRS)가 하이 전압 레벨을 갖게 되고, 그에 따라, 트랜지스터(TR)가 턴온되어 출력 노드(OUT)와 접지 전압(GND)을 공급하는 접지 전원이 전기적으로 연결되므로, 출력 노드(OUT)에서 출력되는 리셋 신호(VRST)는 로우 전압 레벨로 급격히 떨어질 수 있다. 또한, 소스 전원이 턴온되더라도 비교기(COMP)의 음의 입력 단자에 인가되는 제1 전압(TVDD)이 비교기(COMP)의 양의 입력 단자에 인가되는 기준 전압(VREF)보다 높아지기 전까지는, 비교기(COMP)의 출력 단자에서 출력되는 비교 결과 신호(CRS)가 여전히 하이 전압 레벨을 갖고, 그에 따라, 트랜지스터(TR)가 턴온되어 출력 노드(OUT)와 접지 전압(GND)을 공급하는 접지 전원이 전기적으로 연결되므로, 출력 노드(OUT)에서 출력되는 리셋 신호(VRST)는 로우 전압 레벨로 유지될 수 있다. 이후, 비교기(COMP)의 음의 입력 단자에 인가되는 제1 전압(TVDD)이 비교기(COMP)의 양의 입력 단자에 인가되는 기준 전압(VREF)보다 높아지면, 비교기(COMP)의 출력 단자에서 출력되는 비교 결과 신호(CRS)가 로우 전압 레벨을 갖게 되고, 그에 따라, 트랜지스터(TR)가 턴오프되어 출력 노드(OUT)와 접지 전압(GND)이 전기적으로 분리되므로, 출력 노드(OUT)에서 출력되는 리셋 신호(VRST)는 제1 전압(TVDD)을 따라 급격히 상승할 수 있다. 이와 같이, 타이밍 컨트롤러 리셋 회로(200)는, 소스 전원에서 출력되는 소스 전압(즉, 제1 전압(TVDD))을 기초로 리셋 신호(VRST)를 생성하여 타이밍 컨트롤러에 제공함에 있어서, 소스 전원이 턴오프됨에 따라 소스 전원에서 출력되는 소스 전압(즉, 제1 전압(TVDD))이 기준 전압(VREF)보다 낮아지는 경우 리셋 신호(VRST)를 로우 전압 레벨로 급격히 떨어뜨리고, 소스 전원이 턴온됨에 따라 소스 전원에서 출력되는 소스 전압(즉, 제1 전압(TVDD))이 높아지는 경우 소스 전압(즉, 제1 전압(TVDD))이 기준 전압(VREF)보다 높아지기 전까지는 리셋 신호(VRST)를 로우 전압 레벨로 유지시킴으로써, 소스 전원이 짧은 시간 동안 턴온과 턴오프를 반복할 때 종래에 발생하던 타이밍 컨트롤러의 리셋 신호 인지 불량을 효과적으로 방지할 수 있다. 따라서, 타이밍 컨트롤러 리셋 회로(200)를 포함하는 표시 장치는 타이밍 컨트롤러의 리셋 신호 인지 불량에 기인한 오작동을 효과적으로 방지할 수 있다.
도 8은 본 발명의 실시예들에 따른 타이밍 컨트롤러 리셋 회로를 나타내는 회로도이다.
도 8을 참조하면, 타이밍 컨트롤러 리셋 회로(300)는 저항(R), 커패시터(C), 기준 전압 전원(RSC), 비교기(COMP) 및 트랜지스터(TR)를 포함할 수 있다. 다만, 타이밍 컨트롤러 리셋 회로(300)는 비교기(COMP)의 제1 입력 단자(즉, +로 표시)가 양의 입력 단자이고, 비교기(COMP)의 제2 입력 단자(즉, -로 표시)가 음의 입력 단자이며, 트랜지스터가 피모스 트랜지스터라는 점을 제외하고는 도 1의 타이밍 컨트롤러 리셋 회로(100)와 실질적으로 동일하므로, 비교기(COMP)와 트랜지스터(TR)에 포커스를 맞춰 설명하기로 한다.
구체적으로, 비교기(COMP)는 제1 전압(TVDD)을 인가받는 제1 입력 단자(즉, +로 표시), 기준 전압(VREF)을 기준 전압 전원(RSC)으로부터 인가받는 제2 입력 단자(즉, -로 표시) 및 제1 전압(TVDD)과 기준 전압(VREF)을 비교하여 생성된 비교 결과 신호(CRS)를 출력하는 출력 단자를 포함할 수 있다. 트랜지스터(TR)는 리셋 신호(VRST)가 출력되는 출력 노드(OUT)에 연결된 제1 단자, 제2 전압(GND)을 인가받는 제2 단자 및 비교 결과 신호(CRS)를 비교기(COMP)로부터 인가받는 게이트 단자를 포함할 수 있다. 이 때, 도 8에 도시된 바와 같이, 비교기(COMP)의 제1 입력 단자(즉, +로 표시)는 양의 입력 단자이고, 비교기(COMP)의 제2 입력 단자(즉, -로 표시)는 음의 입력 단자이며, 트랜지스터(TR)는 피모스 트랜지스터일 수 있다. 따라서, 비교기(COMP)의 양의 입력 단자에 인가되는 제1 전압(TVDD)이 비교기(COMP)의 음의 입력 단자에 인가되는 기준 전압(VREF)보다 높으면, 비교기(COMP)의 출력 단자에서 출력되는 비교 결과 신호(CRS)는 하이 전압 레벨을 가질 수 있다. 그 결과, 트랜지스터(TR)는 하이 전압 레벨을 가진 비교 결과 신호(CRS)에 응답하여 턴오프될 수 있다. 반면에, 비교기(COMP)의 양의 입력 단자에 인가되는 제1 전압(TVDD)이 비교기(COMP)의 음의 입력 단자에 인가되는 기준 전압(VREF)보다 낮으면, 비교기(COMP)의 출력 단자에서 출력되는 비교 결과 신호(CRS)는 로우 전압 레벨을 가질 수 있다. 그 결과, 트랜지스터(TR)는 로우 전압 레벨을 가진 비교 결과 신호(CRS)에 응답하여 턴온될 수 있다.
그러므로, 소스 전원이 턴오프됨에 따라 비교기(COMP)의 양의 입력 단자에 인가되는 제1 전압(TVDD)이 비교기(COMP)의 음의 입력 단자에 인가되는 기준 전압(VREF)보다 낮아지면, 비교기(COMP)의 출력 단자에서 출력되는 비교 결과 신호(CRS)가 로우 전압 레벨을 갖게 되고, 그에 따라, 트랜지스터(TR)가 턴온되어 출력 노드(OUT)와 접지 전압(GND)을 공급하는 접지 전원이 전기적으로 연결되므로, 출력 노드(OUT)에서 출력되는 리셋 신호(VRST)는 로우 전압 레벨로 급격히 떨어질 수 있다. 또한, 소스 전원이 턴온되더라도 비교기(COMP)의 양의 입력 단자에 인가되는 제1 전압(TVDD)이 비교기(COMP)의 음의 입력 단자에 인가되는 기준 전압(VREF)보다 높아지기 전까지는, 비교기(COMP)의 출력 단자에서 출력되는 비교 결과 신호(CRS)가 여전히 로우 전압 레벨을 갖고, 그에 따라, 트랜지스터(TR)가 턴온되어 출력 노드(OUT)와 접지 전압(GND)을 공급하는 접지 전원이 전기적으로 연결되므로, 출력 노드(OUT)에서 출력되는 리셋 신호(VRST)는 로우 전압 레벨로 유지될 수 있다. 이후, 비교기(COMP)의 양의 입력 단자에 인가되는 제1 전압(TVDD)이 비교기(COMP)의 음의 입력 단자에 인가되는 기준 전압(VREF)보다 높아지면, 비교기(COMP)의 출력 단자에서 출력되는 비교 결과 신호(CRS)가 하이 전압 레벨을 갖게 되고, 그에 따라, 트랜지스터(TR)가 턴오프되어 출력 노드(OUT)와 접지 전압(GND)이 전기적으로 분리되므로, 출력 노드(OUT)에서 출력되는 리셋 신호(VRST)는 제1 전압(TVDD)을 따라 급격히 상승할 수 있다.
이와 같이, 타이밍 컨트롤러 리셋 회로(300)는, 소스 전원에서 출력되는 소스 전압(즉, 제1 전압(TVDD))을 기초로 리셋 신호(VRST)를 생성하여 타이밍 컨트롤러에 제공함에 있어서, 소스 전원이 턴오프됨에 따라 소스 전원에서 출력되는 소스 전압(즉, 제1 전압(TVDD))이 기준 전압(VREF)보다 낮아지는 경우 리셋 신호(VRST)를 로우 전압 레벨로 급격히 떨어뜨리고, 소스 전원이 턴온됨에 따라 소스 전원에서 출력되는 소스 전압(즉, 제1 전압(TVDD))이 높아지는 경우 소스 전압(즉, 제1 전압(TVDD))이 기준 전압(VREF)보다 높아지기 전까지는 리셋 신호(VRST)를 로우 전압 레벨로 유지시킴으로써, 소스 전원이 짧은 시간 동안 턴온과 턴오프를 반복할 때 종래에 발생하던 타이밍 컨트롤러의 리셋 신호 인지 불량을 효과적으로 방지할 수 있다. 따라서, 타이밍 컨트롤러 리셋 회로(300)를 포함하는 표시 장치는 타이밍 컨트롤러의 리셋 신호 인지 불량에 기인한 오작동을 효과적으로 방지할 수 있다.
도 9는 본 발명의 실시예들에 따른 타이밍 컨트롤러 리셋 회로를 나타내는 회로도이다.
도 9를 참조하면, 타이밍 컨트롤러 리셋 회로(400)는 저항(R), 커패시터(C), 비교기(COMP) 및 트랜지스터(TR)를 포함할 수 있다. 다만, 타이밍 컨트롤러 리셋 회로(400)는 비교기(COMP)의 제1 입력 단자(즉, +로 표시)가 양의 입력 단자이고, 비교기(COMP)의 제2 입력 단자(즉, -로 표시)가 음의 입력 단자이며, 트랜지스터가 피모스 트랜지스터라는 점을 제외하고는 도 7의 타이밍 컨트롤러 리셋 회로(200)와 실질적으로 동일하므로, 비교기(COMP)와 트랜지스터(TR)에 포커스를 맞춰 설명하기로 한다.
구체적으로, 비교기(COMP)는 제1 전압(TVDD)을 인가받는 제1 입력 단자(즉, +로 표시), 제1 전압(TVDD)보다 낮은 전압 레벨을 갖고 제2 전압(GND)보다 높은 전압 레벨을 갖는 기준 전압(VREF)을 외부 전원으로부터 인가받는 제2 입력 단자(즉, -로 표시) 및 제1 전압(TVDD)과 기준 전압(VREF)을 비교하여 생성된 비교 결과 신호(CRS)를 출력하는 출력 단자를 포함할 수 있다. 트랜지스터(TR)는 리셋 신호(VRST)가 출력되는 출력 노드(OUT)에 연결된 제1 단자, 제2 전압(GND)을 인가받는 제2 단자 및 비교 결과 신호(CRS)를 비교기(COMP)로부터 인가받는 게이트 단자를 포함할 수 있다. 이 때, 도 9에 도시된 바와 같이, 비교기(COMP)의 제1 입력 단자(즉, +로 표시)는 양의 입력 단자이고, 비교기(COMP)의 제2 입력 단자(즉, -로 표시)는 음의 입력 단자이며, 트랜지스터(TR)는 피모스 트랜지스터일 수 있다. 따라서, 비교기(COMP)의 양의 입력 단자에 인가되는 제1 전압(TVDD)이 비교기(COMP)의 음의 입력 단자에 인가되는 기준 전압(VREF)보다 높으면, 비교기(COMP)의 출력 단자에서 출력되는 비교 결과 신호(CRS)는 하이 전압 레벨을 가질 수 있다. 그 결과, 트랜지스터(TR)는 하이 전압 레벨을 가진 비교 결과 신호(CRS)에 응답하여 턴오프될 수 있다. 반면에, 비교기(COMP)의 양의 입력 단자에 인가되는 제1 전압(TVDD)이 비교기(COMP)의 음의 입력 단자에 인가되는 기준 전압(VREF)보다 낮으면, 비교기(COMP)의 출력 단자에서 출력되는 비교 결과 신호(CRS)는 로우 전압 레벨을 가질 수 있다. 그 결과, 트랜지스터(TR)는 로우 전압 레벨을 가진 비교 결과 신호(CRS)에 응답하여 턴온될 수 있다.
그러므로, 소스 전원이 턴오프됨에 따라 비교기(COMP)의 양의 입력 단자에 인가되는 제1 전압(TVDD)이 비교기(COMP)의 음의 입력 단자에 인가되는 기준 전압(VREF)보다 낮아지면, 비교기(COMP)의 출력 단자에서 출력되는 비교 결과 신호(CRS)가 로우 전압 레벨을 갖게 되고, 그에 따라, 트랜지스터(TR)가 턴온되어 출력 노드(OUT)와 접지 전압(GND)을 공급하는 접지 전원이 전기적으로 연결되므로, 출력 노드(OUT)에서 출력되는 리셋 신호(VRST)는 로우 전압 레벨로 급격히 떨어질 수 있다. 또한, 소스 전원이 턴온되더라도 비교기(COMP)의 양의 입력 단자에 인가되는 제1 전압(TVDD)이 비교기(COMP)의 음의 입력 단자에 인가되는 기준 전압(VREF)보다 높아지기 전까지는, 비교기(COMP)의 출력 단자에서 출력되는 비교 결과 신호(CRS)가 여전히 로우 전압 레벨을 갖고, 그에 따라, 트랜지스터(TR)가 턴온되어 출력 노드(OUT)와 접지 전압(GND)을 공급하는 접지 전원이 전기적으로 연결되므로, 출력 노드(OUT)에서 출력되는 리셋 신호(VRST)는 로우 전압 레벨로 유지될 수 있다. 이후, 비교기(COMP)의 양의 입력 단자에 인가되는 제1 전압(TVDD)이 비교기(COMP)의 음의 입력 단자에 인가되는 기준 전압(VREF)보다 높아지면, 비교기(COMP)의 출력 단자에서 출력되는 비교 결과 신호(CRS)가 하이 전압 레벨을 갖게 되고, 그에 따라, 트랜지스터(TR)가 턴오프되어 출력 노드(OUT)와 접지 전압(GND)이 전기적으로 분리되므로, 출력 노드(OUT)에서 출력되는 리셋 신호(VRST)는 제1 전압(TVDD)을 따라 급격히 상승할 수 있다.
이와 같이, 타이밍 컨트롤러 리셋 회로(400)는, 소스 전원에서 출력되는 소스 전압(즉, 제1 전압(TVDD))을 기초로 리셋 신호(VRST)를 생성하여 타이밍 컨트롤러에 제공함에 있어서, 소스 전원이 턴오프됨에 따라 소스 전원에서 출력되는 소스 전압(즉, 제1 전압(TVDD))이 기준 전압(VREF)보다 낮아지는 경우 리셋 신호(VRST)를 로우 전압 레벨로 급격히 떨어뜨리고, 소스 전원이 턴온됨에 따라 소스 전원에서 출력되는 소스 전압(즉, 제1 전압(TVDD))이 높아지는 경우 소스 전압(즉, 제1 전압(TVDD))이 기준 전압(VREF)보다 높아지기 전까지는 리셋 신호(VRST)를 로우 전압 레벨로 유지시킴으로써, 소스 전원이 짧은 시간 동안 턴온과 턴오프를 반복할 때 종래에 발생하던 타이밍 컨트롤러의 리셋 신호 인지 불량을 효과적으로 방지할 수 있다. 따라서, 타이밍 컨트롤러 리셋 회로(400)를 포함하는 표시 장치는 타이밍 컨트롤러의 리셋 신호 인지 불량에 기인한 오작동을 효과적으로 방지할 수 있다.
도 10은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 10을 참조하면, 표시 장치(500)는 표시 패널(510), 스캔 드라이버(520), 데이터 드라이버(530), 타이밍 컨트롤러(540) 및 타이밍 컨트롤러 리셋 회로(550)를 포함할 수 있다. 이 때, 표시 장치(500)는 유기 발광 표시 장치 또는 액정 표시 장치일 수 있으나, 표시 장치(500)가 그에 한정되는 것은 아니다.
표시 패널(510)은 복수의 화소 회로(P)들을 포함할 수 있다. 표시 패널(510)은 스캔 라인들을 통해 스캔 드라이버(520)에 연결되고, 데이터 라인들을 통해 데이터 드라이버(530)에 연결될 수 있다. 이 때, 표시 패널(510) 내에서 화소 회로(P)들은 매트릭스 형태로 배치될 수 있다. 스캔 드라이버(520)는 스캔 라인들을 통해 스캔 신호(SS)를 표시 패널(510)의 화소 회로(P)들에 제공할 수 있다. 데이터 드라이버(530)는 타이밍 컨트롤러(540)로부터 제공된 이미지 데이터를 데이터 전압 즉, 데이터 신호(DS)로 변환한 후 데이터 신호(DS)를 표시 패널(510)의 화소 회로(P)들에 제공할 수 있다. 타이밍 컨트롤러(540)는 스캔 드라이버(520) 및 데이터 드라이버(530)을 제어할 수 있다. 이를 위해, 타이밍 컨트롤러(540)는 소스 전원에서 출력되는 소스 전압을 이용하여 스캔 드라이버(520) 및 데이터 드라이버(530)를 제어하기 위한 복수의 제어 신호들(CTL1, CTL2)을 생성할 수 있다. 실시예에 따라, 타이밍 컨트롤러(540)는 외부로부터 이미지 데이터를 입력받아 소정의 프로세싱(예를 들어, 데이터 보상 프로세싱 등)을 수행한 후 프로세싱된 이미지 데이터를 데이터 드라이버(530)에 제공할 수 있다. 한편, 타이밍 컨트롤러(540)는 타이밍 컨트롤러 리셋 회로(550)에서 제공되는 리셋 신호(VRST)에 기초하여 동작 여부를 결정할 수 있다. 구체적으로, 타이밍 컨트롤러(540)는, 소스 전원이 턴온되어 리셋 신호(VRST)가 로우 전압 레벨에서 하이 전압 레벨로 전환되면 동작하고, 소스 전원이 턴오프되어 리셋 신호(VRST)가 하이 전압 레벨에서 로우 전압 레벨로 전환되면 동작하지 않을 수 있다. 실시예에 따라, 표시 장치(500)는 발광 제어 드라이버를 더 포함할 수 있다. 이 경우, 발광 제어 드라이버는 발광 제어 라인들을 통해 표시 패널(510)에 연결될 수 있다. 발광 제어 드라이버는 발광 제어 라인들을 통해 발광 제어 신호를 표시 패널(510)의 화소 회로(P)들에 제공할 수 있다.
타이밍 컨트롤러 리셋 회로(550)는, 소스 전원이 턴오프되어 소스 전압이 기준 전압보다 낮아질 때 리셋 신호(VRST)를 로우 전압 레벨로 풀-다운시키고, 소스 전원이 턴온되어 소스 전압이 높아질 때 소스 전압이 기준 전압보다 높아지기 전까지 리셋 신호(VRST)를 로우 전압 레벨로 유지시킬 수 있다. 이에, 타이밍 컨트롤러 리셋 회로(550)는 소스 전원이 짧은 시간 동안 턴온과 턴오프를 반복할 때 종래에 발생하던 타이밍 컨트롤러(540)의 리셋 신호 인지 불량을 효과적으로 방지할 수 있고, 그에 따라, 표시 장치(500)는 타이밍 컨트롤러(540)의 리셋 신호 인지 불량에 기인한 오작동을 효과적으로 방지할 수 있다. 일 실시예에서, 타이밍 컨트롤러 리셋 회로(540)는 리셋 신호(VRST)가 출력되는 출력 노드와 소스 전압을 공급하는 소스 전원 사이에 연결되는 저항, 출력 노드와 접지 전압을 공급하는 접지 전원 사이에 연결되는 커패시터, 소스 전압보다 낮은 전압 레벨을 갖고 접지 전압보다 높은 전압 레벨을 갖는 기준 전압을 생성하는 기준 전압 전원, 소스 전압을 인가받는 제1 입력 단자, 기준 전압을 기준 전압 전원으로부터 인가받는 제2 입력 단자 및 소스 전압과 기준 전압을 비교하여 생성된 비교 결과 신호를 출력하는 출력 단자를 포함하는 비교기, 및 출력 노드에 연결된 제1 단자, 접지 전압을 인가받는 제2 단자 및 비교 결과 신호를 비교기로부터 인가받는 게이트 단자를 포함하는 트랜지스터를 포함할 수 있다. 다른 실시예에서, 타이밍 컨트롤러 리셋 회로(550)는 리셋 신호(VRST)가 출력되는 출력 노드와 소스 전압을 공급하는 소스 전원 사이에 연결되는 저항, 출력 노드와 접지 전압을 공급하는 접지 전원 사이에 연결되는 커패시터, 소스 전압을 인가받는 제1 입력 단자, 소스 전압보다 낮은 전압 레벨을 갖고 접지 전압보다 높은 전압 레벨을 갖는 기준 전압을 외부 전원으로부터 인가받는 제2 입력 단자 및 소스 전압과 기준 전압을 비교하여 생성된 비교 결과 신호를 출력하는 출력 단자를 포함하는 비교기, 및 출력 노드에 연결된 제1 단자, 접지 전압을 인가받는 제2 단자 및 비교 결과 신호를 비교기로부터 인가받는 게이트 단자를 포함하는 트랜지스터를 포함할 수 있다. 다만, 타이밍 컨트롤러 리셋 회로(550)의 다양한 실시예들 각각의 구체적인 구조 및 동작에 대해서는 도 1 내지 도 9를 참조하여 설명한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다. 한편, 상기에서는 표시 장치(500)가 표시 패널(510), 스캔 드라이버(520), 데이터 드라이버(530), 타이밍 컨트롤러(540), 타이밍 컨트롤러 리셋 회로(550), 발광 제어 드라이버를 포함하는 것으로 설명하였으나, 실시예에 따라, 표시 장치(500)는 다른 구성 요소들(예를 들어, 표시 패널(510)의 화소 회로(P)들에 대한 열화 보상을 수행하는 열화 보상 회로 등)을 더 포함할 수 있다.
도 11은 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이고, 도 12a는 도 11의 전자 기기가 스마트폰으로 구현된 일 예를 나타내는 도면이며, 도 12b는 도 11의 전자 기기가 헤드 마운트 디스플레이로 구현된 일 예를 나타내는 도면이다.
도 11 내지 도 12b를 참조하면, 전자 기기(1000)는 프로세서(1010), 메모리 장치(1020), 스토리지 장치(1030), 입출력 장치(1040), 파워 서플라이(1050) 및 표시 장치(1060)를 포함할 수 있다. 이 때, 표시 장치(1060)는 도 10의 표시 장치(500)에 상응할 수 있다. 전자 기기(1000)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다. 일 실시예에서, 도 12a에 도시된 바와 같이, 전자 기기(1000)는 스마트폰으로 구현될 수 있다. 다른 실시예에서, 도 12b에 도시된 바와 같이, 전자 기기(1000)는 헤드 마운트 디스플레이(head mounted display; HMD)로 구현될 수 있다. 다만, 이것은 예시적인 것으로서 전자 기기(1000)가 그에 한정되지는 않는다. 예를 들어, 전자 기기(1000)는 텔레비전, 휴대폰, 비디오폰, 스마트 패드(smart pad), 스마트 워치(smart watch), 태블릿(tablet) PC, 차량용 네비게이션 시스템, 컴퓨터 모니터, 노트북 등으로 구현될 수도 있다.
프로세서(1010)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1010)는 마이크로프로세서(micro processor), 중앙 처리 유닛(central processing unit; CPU), 어플리케이션 프로세서(application processor; AP) 등일 수 있다. 프로세서(1010)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통해 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 프로세서(1010)는 주변 구성 요소 상호 연결(peripheral component interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치(1020)는 전자 기기(1000)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(1020)는 이피롬(erasable programmable read-only memory; EPROM) 장치, 이이피롬(electrically erasable programmable read-only memory; EEPROM) 장치, 플래시 메모리 장치(flash memory device), 피램(phase change random access memory; PRAM) 장치, 알램(resistance random access memory; RRAM) 장치, 엔에프지엠(nano floating gate memory; NFGM) 장치, 폴리머램(polymer random access memory; PoRAM) 장치, 엠램(magnetic random access memory; MRAM), 에프램(ferroelectric random access memory; FRAM) 장치 등과 같은 비휘발성 메모리 장치 및/또는 디램(dynamic random access memory; DRAM) 장치, 에스램(static random access memory; SRAM) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치를 포함할 수 있다. 스토리지 장치(1030)는 솔리드 스테이트 드라이브(solid state drive; SSD), 하드 디스크 드라이브(hard disk drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력(input/output; I/O) 장치(1040)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 실시예에 따라, 표시 장치(1060)는 입출력 장치(1040)에 포함될 수도 있다. 파워 서플라이(1050)는 전자 기기(1000)의 동작에 필요한 파워를 공급할 수 있다.
표시 장치(1060)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다. 상술한 바와 같이, 표시 장치(1060)는 화소 회로들을 포함하는 표시 패널, 화소 회로들에 스캔 신호를 제공하는 스캔 드라이버, 화소 회로들에 데이터 신호를 제공하는 데이터 드라이버, 스캔 드라이버 및 데이터 드라이버를 제어하는 타이밍 컨트롤러 및 소스 전원에서 출력되는 소스 전압을 인가받아 소스 전압에 기초하여 리셋 신호를 생성하는 타이밍 컨트롤러 리셋 회로를 포함할 수 있다. 이 때, 타이밍 컨트롤러는 타이밍 컨트롤러 리셋 회로로부터 제공되는 리셋 신호에 기초하여 동작 여부를 결정하고, 소스 전원에서 출력되는 소스 전압을 이용하여 스캔 드라이버 및 데이터 드라이버를 제어하기 위한 제어 신호들을 생성할 수 있다. 구체적으로, 타이밍 컨트롤러는, 소스 전원이 턴온되어 리셋 신호가 로우 전압 레벨에서 하이 전압 레벨로 전환되면 동작하고, 소스 전원이 턴오프되어 리셋 신호가 하이 전압 레벨에서 로우 전압 레벨로 전환되면 동작하지 않을 수 있다. 또한, 타이밍 컨트롤러 리셋 회로는, 소스 전원이 턴오프되어 소스 전압이 기준 전압보다 낮아질 때 리셋 신호를 로우 전압 레벨로 풀-다운시키고, 소스 전원이 턴온되어 소스 전압이 높아질 때 소스 전압이 기준 전압보다 높아지기 전까지 리셋 신호를 로우 전압 레벨로 유지시킬 수 있다.
일 실시예에서, 타이밍 컨트롤러 리셋 회로는 리셋 신호가 출력되는 출력 노드와 소스 전압을 공급하는 소스 전원 사이에 연결되는 저항, 출력 노드와 접지 전압을 공급하는 접지 전원 사이에 연결되는 커패시터, 소스 전압보다 낮은 전압 레벨을 갖고 접지 전압보다 높은 전압 레벨을 갖는 기준 전압을 생성하는 기준 전압 전원, 소스 전압을 인가받는 제1 입력 단자, 기준 전압을 기준 전압 전원으로부터 인가받는 제2 입력 단자 및 소스 전압과 기준 전압을 비교하여 생성된 비교 결과 신호를 출력하는 출력 단자를 포함하는 비교기, 및 출력 노드에 연결된 제1 단자, 접지 전압을 인가받는 제2 단자 및 비교 결과 신호를 비교기로부터 인가받는 게이트 단자를 포함하는 트랜지스터를 포함할 수 있다. 다른 실시예에서, 타이밍 컨트롤러 리셋 회로는 리셋 신호가 출력되는 출력 노드와 소스 전압을 공급하는 소스 전원 사이에 연결되는 저항, 출력 노드와 접지 전압을 공급하는 접지 전원 사이에 연결되는 커패시터, 소스 전압을 인가받는 제1 입력 단자, 소스 전압보다 낮은 전압 레벨을 갖고 접지 전압보다 높은 전압 레벨을 갖는 기준 전압을 외부 전원으로부터 인가받는 제2 입력 단자 및 소스 전압과 기준 전압을 비교하여 생성된 비교 결과 신호를 출력하는 출력 단자를 포함하는 비교기, 및 출력 노드에 연결된 제1 단자, 접지 전압을 인가받는 제2 단자 및 비교 결과 신호를 비교기로부터 인가받는 게이트 단자를 포함하는 트랜지스터를 포함할 수 있다. 다만, 이에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.
본 발명은 표시 장치 및 이를 포함하는 모든 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰, 스마트폰, 비디오폰, 스마트패드, 스마트워치, 태블릿 PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북, 디지털 카메라, 헤드 마운트 디스플레이 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 300, 400: 타이밍 컨트롤러 리셋 회로
R: 저항 C: 커패시터
COMP: 비교기 RSC: 기준 전압 전원
150: 타이밍 컨트롤러 500: 표시 장치
510: 표시 패널 520: 스캔 드라이버
530: 데이터 드라이버 540: 타이밍 컨트롤러
550: 타이밍 컨트롤러 리셋 회로 1000: 전자 기기
1010: 프로세서 1020: 메모리 장치
1030: 스토리지 장치 1040: 입출력 장치
1050: 파워 서플라이 1060: 표시 장치

Claims (20)

  1. 리셋 신호가 출력되는 출력 노드와 제1 전압을 공급하는 제1 전압 전원 사이에 연결되는 저항;
    상기 출력 노드와 상기 제1 전압보다 낮은 전압 레벨을 갖는 제2 전압을 공급하는 제2 전압 전원 사이에 연결되는 커패시터;
    상기 제1 전압보다 낮은 전압 레벨을 갖고 상기 제2 전압보다 높은 전압 레벨을 갖는 기준 전압을 생성하는 기준 전압 전원;
    상기 제1 전압을 인가받는 제1 입력 단자, 상기 기준 전압을 상기 기준 전압 전원으로부터 인가받는 제2 입력 단자 및 상기 제1 전압과 상기 기준 전압을 비교하여 생성된 비교 결과 신호를 출력하는 출력 단자를 포함하는 비교기; 및
    상기 출력 노드에 연결된 제1 단자, 상기 제2 전압을 인가받는 제2 단자 및 상기 비교 결과 신호를 상기 비교기로부터 인가받는 게이트 단자를 포함하는 트랜지스터를 포함하는 타이밍 컨트롤러 리셋 회로.
  2. 제 1 항에 있어서, 상기 제1 전압 전원은 소스 전원이고, 상기 제1 전압은 상기 소스 전원에서 공급되는 소스 전압이며, 상기 제2 전압 전원은 접지 전원이고, 상기 제2 전압은 상기 접지 전원에서 공급되는 접지 전압인 것을 특징으로 하는 타이밍 컨트롤러 리셋 회로.
  3. 제 1 항에 있어서, 상기 비교기의 상기 제1 입력 단자는 음의(negative) 입력 단자이고, 상기 비교기의 상기 제2 입력 단자는 양의(positive) 입력 단자이며, 상기 트랜지스터는 엔모스(n-type metal oxide semiconductor; NMOS) 트랜지스터인 것을 특징으로 하는 타이밍 컨트롤러 리셋 회로.
  4. 제 3 항에 있어서, 상기 비교 결과 신호는 상기 제1 전압이 상기 기준 전압보다 높으면 로우 전압 레벨을 갖고,
    상기 트랜지스터는 상기 로우 전압 레벨을 가진 상기 비교 결과 신호에 응답하여 턴오프되는 것을 특징으로 하는 타이밍 컨트롤러 리셋 회로.
  5. 제 3 항에 있어서, 상기 비교 결과 신호는 상기 제1 전압이 상기 기준 전압보다 낮으면 하이 전압 레벨을 갖고,
    상기 트랜지스터는 상기 하이 전압 레벨을 가진 상기 비교 결과 신호에 응답하여 턴온되는 것을 특징으로 하는 타이밍 컨트롤러 리셋 회로.
  6. 제 1 항에 있어서, 상기 비교기의 상기 제1 입력 단자는 양의(positive) 입력 단자이고, 상기 비교기의 상기 제2 입력 단자는 음의(negative) 입력 단자이며, 상기 트랜지스터는 피모스(p-type metal oxide semiconductor; PMOS) 트랜지스터인 것을 특징으로 하는 타이밍 컨트롤러 리셋 회로.
  7. 제 6 항에 있어서, 상기 비교 결과 신호는 상기 제1 전압이 상기 기준 전압보다 높으면 하이 전압 레벨을 갖고,
    상기 트랜지스터는 상기 하이 전압 레벨을 가진 상기 비교 결과 신호에 응답하여 턴오프되는 것을 특징으로 하는 타이밍 컨트롤러 리셋 회로.
  8. 제 6 항에 있어서, 상기 비교 결과 신호는 상기 제1 전압이 상기 기준 전압보다 낮으면 로우 전압 레벨을 갖고,
    상기 트랜지스터는 상기 로우 전압 레벨을 가진 상기 비교 결과 신호에 응답하여 턴온되는 것을 특징으로 하는 타이밍 컨트롤러 리셋 회로.
  9. 리셋 신호가 출력되는 출력 노드와 제1 전압을 공급하는 제1 전압 전원 사이에 연결되는 저항;
    상기 출력 노드와 상기 제1 전압보다 낮은 전압 레벨을 갖는 제2 전압을 공급하는 제2 전압 전원 사이에 연결되는 커패시터;
    상기 제1 전압을 인가받는 제1 입력 단자, 상기 제1 전압보다 낮은 전압 레벨을 갖고 상기 제2 전압보다 높은 전압 레벨을 갖는 기준 전압을 외부 전원으로부터 인가받는 제2 입력 단자 및 상기 제1 전압과 상기 기준 전압을 비교하여 생성된 비교 결과 신호를 출력하는 출력 단자를 포함하는 비교기; 및
    상기 출력 노드에 연결된 제1 단자, 상기 제2 전압을 인가받는 제2 단자 및 상기 비교 결과 신호를 상기 비교기로부터 인가받는 게이트 단자를 포함하는 트랜지스터를 포함하는 타이밍 컨트롤러 리셋 회로.
  10. 제 9 항에 있어서, 상기 제1 전압 전원은 소스 전원이고, 상기 제1 전압은 상기 소스 전원에서 공급되는 소스 전압이며, 상기 제2 전압 전원은 접지 전원이고, 상기 제2 전압은 상기 접지 전원에서 공급되는 접지 전압인 것을 특징으로 하는 타이밍 컨트롤러 리셋 회로.
  11. 제 9 항에 있어서, 상기 비교기의 상기 제1 입력 단자는 음의 입력 단자이고, 상기 비교기의 상기 제2 입력 단자는 양의 입력 단자이며, 상기 트랜지스터는 엔모스 트랜지스터인 것을 특징으로 하는 타이밍 컨트롤러 리셋 회로.
  12. 제 11 항에 있어서, 상기 비교 결과 신호는 상기 제1 전압이 상기 기준 전압보다 높으면 로우 전압 레벨을 갖고,
    상기 트랜지스터는 상기 로우 전압 레벨을 가진 상기 비교 결과 신호에 응답하여 턴오프되는 것을 특징으로 하는 타이밍 컨트롤러 리셋 회로.
  13. 제 11 항에 있어서, 상기 비교 결과 신호는 상기 제1 전압이 상기 기준 전압보다 낮으면 하이 전압 레벨을 갖고,
    상기 트랜지스터는 상기 하이 전압 레벨을 가진 상기 비교 결과 신호에 응답하여 턴온되는 것을 특징으로 하는 타이밍 컨트롤러 리셋 회로.
  14. 제 9 항에 있어서, 상기 비교기의 상기 제1 입력 단자는 양의 입력 단자이고, 상기 비교기의 상기 제2 입력 단자는 음의 입력 단자이며, 상기 트랜지스터는 피모스 트랜지스터인 것을 특징으로 하는 타이밍 컨트롤러 리셋 회로.
  15. 제 14 항에 있어서, 상기 비교 결과 신호는 상기 제1 전압이 상기 기준 전압보다 높으면 하이 전압 레벨을 갖고,
    상기 트랜지스터는 상기 하이 전압 레벨을 가진 상기 비교 결과 신호에 응답하여 턴오프되는 것을 특징으로 하는 타이밍 컨트롤러 리셋 회로.
  16. 제 14 항에 있어서, 상기 비교 결과 신호는 상기 제1 전압이 상기 기준 전압보다 낮으면 로우 전압 레벨을 갖고,
    상기 트랜지스터는 상기 로우 전압 레벨을 가진 상기 비교 결과 신호에 응답하여 턴온되는 것을 특징으로 하는 타이밍 컨트롤러 리셋 회로.
  17. 복수의 화소 회로들을 포함하는 표시 패널;
    상기 화소 회로들에 스캔 신호를 제공하는 스캔 드라이버;
    상기 화소 회로들에 데이터 신호를 제공하는 데이터 드라이버;
    상기 스캔 드라이버 및 상기 데이터 드라이버를 제어하고, 리셋 신호에 기초하여 동작 여부를 결정하는 타이밍 컨트롤러; 및
    소스 전원에서 출력되는 소스 전압을 인가받고, 상기 소스 전압에 기초하여 상기 리셋 신호를 생성하는 타이밍 컨트롤러 리셋 회로를 포함하고,
    상기 타이밍 컨트롤러는, 상기 소스 전원이 턴온되어 상기 리셋 신호가 로우 전압 레벨에서 하이 전압 레벨로 전환되면 동작하고, 상기 소스 전원이 턴오프되어 상기 리셋 신호가 상기 하이 전압 레벨에서 상기 로우 전압 레벨로 전환되면 동작하지 않으며,
    상기 타이밍 컨트롤러 리셋 회로는, 상기 소스 전원이 턴오프되어 상기 소스 전압이 기준 전압보다 낮아질 때 상기 리셋 신호를 상기 로우 전압 레벨로 풀-다운시키고, 상기 소스 전원이 턴온되어 상기 소스 전압이 높아질 때 상기 소스 전압이 상기 기준 전압보다 높아지기 전까지 상기 리셋 신호를 상기 로우 전압 레벨로 유지시키고,
    상기 타이밍 컨트롤러 리셋 회로는
    상기 리셋 신호가 출력되는 출력 노드와 상기 소스 전원 사이에 연결되는 저항;
    상기 출력 노드와 접지 전압을 공급하는 접지 전원 사이에 연결되는 커패시터;
    상기 소스 전압보다 낮은 전압 레벨을 갖고 상기 접지 전압보다 높은 전압 레벨을 갖는 상기 기준 전압을 생성하는 기준 전압 전원;
    상기 소스 전압을 인가받는 제1 입력 단자, 상기 기준 전압을 상기 기준 전압 전원으로부터 인가받는 제2 입력 단자 및 상기 소스 전압과 상기 기준 전압을 비교하여 생성된 비교 결과 신호를 출력하는 출력 단자를 포함하는 비교기; 및
    상기 출력 노드에 연결된 제1 단자, 상기 접지 전압을 인가받는 제2 단자 및 상기 비교 결과 신호를 상기 비교기로부터 인가받는 게이트 단자를 포함하는 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  18. 제 17 항에 있어서, 상기 타이밍 컨트롤러는 상기 소스 전압을 이용하여 상기 스캔 드라이버 및 상기 데이터 드라이버를 제어하기 위한 복수의 제어 신호들을 생성하는 것을 특징으로 하는 표시 장치.
  19. 삭제
  20. 복수의 화소 회로들을 포함하는 표시 패널;
    상기 화소 회로들에 스캔 신호를 제공하는 스캔 드라이버;
    상기 화소 회로들에 데이터 신호를 제공하는 데이터 드라이버;
    상기 스캔 드라이버 및 상기 데이터 드라이버를 제어하고, 리셋 신호에 기초하여 동작 여부를 결정하는 타이밍 컨트롤러; 및
    소스 전원에서 출력되는 소스 전압을 인가받고, 상기 소스 전압에 기초하여 상기 리셋 신호를 생성하는 타이밍 컨트롤러 리셋 회로를 포함하고,
    상기 타이밍 컨트롤러는, 상기 소스 전원이 턴온되어 상기 리셋 신호가 로우 전압 레벨에서 하이 전압 레벨로 전환되면 동작하고, 상기 소스 전원이 턴오프되어 상기 리셋 신호가 상기 하이 전압 레벨에서 상기 로우 전압 레벨로 전환되면 동작하지 않으며,
    상기 타이밍 컨트롤러 리셋 회로는, 상기 소스 전원이 턴오프되어 상기 소스 전압이 기준 전압보다 낮아질 때 상기 리셋 신호를 상기 로우 전압 레벨로 풀-다운시키고, 상기 소스 전원이 턴온되어 상기 소스 전압이 높아질 때 상기 소스 전압이 상기 기준 전압보다 높아지기 전까지 상기 리셋 신호를 상기 로우 전압 레벨로 유지시키고,
    상기 타이밍 컨트롤러 리셋 회로는
    상기 리셋 신호가 출력되는 출력 노드와 상기 소스 전원 사이에 연결되는 저항;
    상기 출력 노드와 접지 전압을 공급하는 접지 전원 사이에 연결되는 커패시터;
    상기 소스 전압을 인가받는 제1 입력 단자, 상기 소스 전압보다 낮은 전압 레벨을 갖고 상기 접지 전압보다 높은 전압 레벨을 갖는 상기 기준 전압을 외부 전원으로부터 인가받는 제2 입력 단자 및 상기 소스 전압과 상기 기준 전압을 비교하여 생성된 비교 결과 신호를 출력하는 출력 단자를 포함하는 비교기; 및
    상기 출력 노드에 연결된 제1 단자, 상기 접지 전압을 인가받는 제2 단자 및 상기 비교 결과 신호를 상기 비교기로부터 인가받는 게이트 단자를 포함하는 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
KR1020180018389A 2018-02-14 2018-02-14 타이밍 컨트롤러 리셋 회로 및 이를 포함하는 표시 장치 Active KR102438167B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020180018389A KR102438167B1 (ko) 2018-02-14 2018-02-14 타이밍 컨트롤러 리셋 회로 및 이를 포함하는 표시 장치
US16/260,346 US10819333B2 (en) 2018-02-14 2019-01-29 Timing controller resetting circuit and a display device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180018389A KR102438167B1 (ko) 2018-02-14 2018-02-14 타이밍 컨트롤러 리셋 회로 및 이를 포함하는 표시 장치

Publications (2)

Publication Number Publication Date
KR20190098886A KR20190098886A (ko) 2019-08-23
KR102438167B1 true KR102438167B1 (ko) 2022-08-31

Family

ID=67541229

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180018389A Active KR102438167B1 (ko) 2018-02-14 2018-02-14 타이밍 컨트롤러 리셋 회로 및 이를 포함하는 표시 장치

Country Status (2)

Country Link
US (1) US10819333B2 (ko)
KR (1) KR102438167B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109036302B (zh) * 2018-07-20 2019-12-24 深圳市华星光电半导体显示技术有限公司 液晶显示器
KR102678024B1 (ko) * 2020-06-02 2024-06-26 엘지디스플레이 주식회사 표시 장치 및 이의 작동 방법
CN111816134B (zh) * 2020-07-31 2022-08-23 重庆惠科金渝光电科技有限公司 一种显示面板的驱动电路和显示面板

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100891122B1 (ko) * 2002-12-23 2009-04-06 엘지디스플레이 주식회사 전압유기 방지회로를 구비한 타이밍컨트롤러 리셋회로
TWI285356B (en) * 2004-07-05 2007-08-11 Himax Tech Ltd Reset device and method for a scan driver
KR20070013417A (ko) * 2005-07-26 2007-01-31 삼성전자주식회사 리셋 회로 및 이를 갖는 액정표시장치 및 그 구동방법
KR20090058359A (ko) 2007-12-04 2009-06-09 삼성전자주식회사 액정 판넬 디스플레이 장치 및 방법
KR101493487B1 (ko) * 2008-06-09 2015-03-06 삼성디스플레이 주식회사 구동 장치, 이를 포함하는 액정표시장치 및 이의 구동방법
KR101347165B1 (ko) * 2008-10-09 2014-01-07 엘지디스플레이 주식회사 액정표시장치
US8937621B2 (en) 2009-10-22 2015-01-20 Ati Technologies Ulc Method and system for display output stutter
KR101881853B1 (ko) * 2012-02-29 2018-07-26 삼성디스플레이 주식회사 에미션 구동 유닛, 에미션 구동부 및 이를 포함하는 유기 발광 표시 장치
US8766709B2 (en) * 2012-08-30 2014-07-01 Winbond Electronics Corp. Semiconductor integrated circuit

Also Published As

Publication number Publication date
KR20190098886A (ko) 2019-08-23
US10819333B2 (en) 2020-10-27
US20190253048A1 (en) 2019-08-15

Similar Documents

Publication Publication Date Title
KR102457757B1 (ko) 화소 회로 및 이를 포함하는 유기 발광 표시 장치
KR102508450B1 (ko) 스캔 드라이버 및 이를 포함하는 표시 장치
CN110718197B (zh) 显示装置
KR102290559B1 (ko) 표시 장치 및 이를 포함하는 전자 기기
KR102540096B1 (ko) 단락 검출 회로 및 이를 포함하는 표시 장치
KR102557894B1 (ko) 스캔 드라이버 및 이를 포함하는 표시 장치
US9454161B1 (en) Semiconductor device and electronic apparatus
KR102460558B1 (ko) 화소 회로 및 이를 포함하는 유기 발광 표시 장치
US12374254B2 (en) Power management circuit and display device including the same
KR102662910B1 (ko) 전력 관리 회로, 화소 전원 전압 생성 방법, 및 표시 장치
KR20180018888A (ko) 유기 발광 표시 장치 및 이를 포함하는 전자 기기
KR102471752B1 (ko) 연산 증폭 회로, 그것을 포함하는 데이터 구동 회로, 및 그것들의 동작 방법
KR102211133B1 (ko) 유기 발광 표시 장치의 발광 구동 유닛, 이를 포함하는 유기 발광 표시 장치 및 전자 기기
CN113808541A (zh) 有机发光显示装置的像素
KR20210092863A (ko) 정전기 방전 보호 회로 및 이를 포함하는 유기 발광 표시 장치
KR102438167B1 (ko) 타이밍 컨트롤러 리셋 회로 및 이를 포함하는 표시 장치
KR20170078891A (ko) 유기 발광 표시 장치의 화소 및 유기 발광 표시 장치
KR102237580B1 (ko) 파워 온/오프 리셋 회로 및 이를 포함하는 리셋 신호 발생 회로
KR102560302B1 (ko) 게이트 구동 장치 및 이를 포함하는 표시 장치
KR102557278B1 (ko) 화소 및 이를 포함하는 유기 발광 표시 장치
US20110110173A1 (en) Signal generating circuit and related storage apparatus
KR20170078911A (ko) 표시 장치 및 이를 포함하는 전자 기기
US11257548B2 (en) Memory system
US9520163B2 (en) Regulator circuit and semiconductor memory apparatus having the same
KR102232449B1 (ko) 전압 공급 회로 및 이를 포함하는 전계발광 디스플레이 장치

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20180214

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20201223

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20180214

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20220214

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20220621

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20220825

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20220826

End annual number: 3

Start annual number: 1

PG1601 Publication of registration