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KR102436836B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR102436836B1
KR102436836B1 KR1020170080370A KR20170080370A KR102436836B1 KR 102436836 B1 KR102436836 B1 KR 102436836B1 KR 1020170080370 A KR1020170080370 A KR 1020170080370A KR 20170080370 A KR20170080370 A KR 20170080370A KR 102436836 B1 KR102436836 B1 KR 102436836B1
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KR
South Korea
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conductive
signal distribution
distribution structure
electronic component
encapsulating material
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한이슬
이태용
유지연
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앰코 테크놀로지 인코포레이티드
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Abstract

본 발명은 반도체 장치 및 반도체 장치 제조 방법을 개시한다. 비제한적인 예로써, 본 발명의 다양한 양태는 다수의 인캡슐레이팅 층과 다수의 신호 분배 구조를 포함하는 반도체 장치 및 그의 제조 방법을 제공한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
현재의 반도체 장치 및 반도체 장치 제조 방법은 부적절하며, 예를 들어 너무 시간 소모적이고 및/또는 너무 비싼 제조 공정을 초래하고, 신뢰할 수 없는 연결 및/또는 차선(suboptimal)의 치수 등을 갖는 상호 연결 구조를 갖는 반도체 패키지를 야기한다. 도면을 참조하여 본 출원의 나머지 부분에서 제시된 바와 같은 본 발명과의 접근법의 비교를 통하여, 일반적인 그리고 전형적인 접근법의 다른 한계 및 단점은 본 기술 분야의 당업자에게 명백할 것이다.
본 발명의 다양한 양태는 반도체 장치 및 반도체 장치의 제조 방법을 제공한다. 비제한적인 예로써, 본 발명의 다양한 양태는 다수의 인캡슐레이팅 층 및 다수의 신호 분배 구조를 포함하는 반도체 장치 및 그의 제조 방법을 제공한다.
본 발명의 다양한 양태는 반도체 장치 및 그 제조 방법을 제공하며, 반도체 장치는 최상단 측, 최하부 측 및 다수의 측방향 측부를 가지며, 제1 유전체 층과 제2 전도층을 포함하는 제1 신호 분배 구조(SDS); 제1 신호 분배 구조의 최상단 측에 결합된 제1 전자 컴포넌트; 제1 신호 분배 구조의 최상단 측의 적어도 일 부분과 제1 전자 컴포넌트의 적어도 일 부분을 덮는 제1 인캡슐레이팅 재료; 제1 신호 분배 구조의 최하부 측에 결합되고 제1 전자 컴포넌트 바로 아래에 위치된 반도체 다이; 제1 신호 분배 구조의 최하부 측에 결합되고 반도체 다이 주변에 측방향적으로 위치된 다수의 전도성 필라; 및 제1 신호 분배 구조의 최하부 측의 적어도 일 부분, 반도체 다이의 적어도 일 부분 및 전도성 필라의 적어도 일 부분을 덮는 제2 인캡슐레이팅 재료를 포함한다.
다양한 예시적인 구현예에서, 각각의 전도성 필라의 최하부 측과 반도체 다이의 최하부 측은 제2 인캡슐레이팅 재료의 최하부 측에서 제2 인캡슐레이팅 재료로부터 노출될 수 있으며; 각각의 전도성 필라의 최하부 측, 반도체 다이의 최하부 측 그리고 제2 인캡슐레이팅 재료의 최하부 측은 동일 평면에 있을 수 있다. 다양한 예시적인 구현예에서, 반도체 장치는 제2 인캡슐레이팅 재료의 최하부 측 상에 하부 유전체 층을 포함할 수 있으며, 하부 유전체 층은 다수의 개구를 포함하고, 각각의 개구는 하부 유전체 층을 통하여 각각의 전도성 필라를 노출시키며; 그리고 반도체 장치는 다수의 전도성 볼을 더 포함할 수 있고, 각각의 전도성 볼은 각각의 개구를 통하여 각각의 전도성 필라에 전기적으로 연결된다. 다양한 예시적인 구현예에서, 제1 전자 컴포넌트의 최상단 측은 제1 인캡슐레이팅 재료로 덮여질 수 있으며, 반도체 다이의 최하부 측은 제2 인캡슐레이팅 재료로 덮여지지 않을 수 있다. 다양한 예시적인 구현예에서, 반도체 장치는 제2 인캡슐레이팅 재료의 최하부 측 상의 제2 신호 분배 구조(SDS); 및 제2 신호 분배 구조의 최하부 측에 결합되고 반도체 다이의 바로 아래에 위치된 다수의 전도성 볼을 포함할 수 있으며, 제2 신호 분배 구조는 다수의 전도성 볼 각각을 각각의 전도성 필라에 전기적으로 연결시킨다. 부가적으로, 다양한 예시적인 구현예에서, 제1 신호 분배 구조의 측방향 측부 중 하나는 제1 인캡슐레이팅 재료의 각각의 측방향 측부, 제2 인캡슐레이팅 재료의 각각의 측방향 측부 및 제2 신호 분배 구조의 각각의 측방향 측부와 동일 평면에 있을 수 있다.
본 발명의 다양한 양태는 반도체 장치 및 그 제조 방법을 제공하며, 반도체 장치는 최상단 측, 최하부 측 및 최상단 측과 최하부 측 사이에서 연장된 다수의 측방향 측부를 갖는 제1 신호 분배 구조; 제1 신호 분배 구조의 최상단 측에 결합된 제1 전자 컴포넌트; 제1 신호 분배 구조의 최상단 측의 적어도 일 부분과 제1 전자 컴포넌트의 적어도 일 부분을 덮는 제1 인캡슐레이팅 재료; 제1 신호 분배 구조의 최하부 측에 결합되고 제1 전자 컴포넌트 아래에 위치된 제2 전자 컴포넌트; 제1 신호 분배 구조의 최하부 측에 결합된 전도성 필라; 제1 신호 분배 구조의 최하부 측의 적어도 일 부분, 제2 전자 컴포넌트(예를 들면, 반도체 다이)의 적어도 일 부분 및 전도성 필라의 적어도 일 부분을 덮는 제2 인캡슐레이팅 재료; 및 최상단 측, 최하부 측 및 최상단 측과 최하부 측 사이에서 연장된 다수의 측방향 측부를 갖는 제2 신호 분배 구조를 포함한다.
다양한 예시적인 구현예에서, 각각의 전도성 필라의 최하부 측과 제2 전자 컴포넌트의 최하부 측은 제2 인캡슐레이팅 재료의 최하부 측에서 제2 인캡슐레이팅 재료로부터 노출될 수 있으며, 예를 들어 각각의 전도성 필라의 최하부 측, 제2 전자 컴포넌트의 최하부 측 그리고 제2 인캡슐레이팅 재료의 최하부 측은 동일 평면에 있다. 다양한 예시적인 구현예에서, 제1 전자 컴포넌트의 최상단 측은 제1 인캡슐레이팅 재료로 덮여질 수 있으며, 제2 전자 컴포넌트의 최하부 측은 제2 인캡슐레이팅 재료로부터 노출될 수 있을 것이다. 다양한 예시적인 구현예에서, 반도체 장치는 제2 신호 분배 구조의 최하부 측에 결합되고 제2 전자 컴포넌트의 바로 아래에 위치된 다수의 전도성 볼; 및 제2 신호 분배 구조의 최하부 측에 결합되고 제2 전자 컴포넌트의 풋프린트 밖에 측방향적으로 위치된 다수의 제2 전도성 볼을 포함할 수 있으며, 여기서 제2 신호 분배 구조는 다수의 전도성 볼 각각을 각각의 전도성 필라에 전기적으로 연결하며, 또한 제2 신호 분배 구조는 다수의 제2 전도성 볼 각각을 각각의 전도성 필라에 전기적으로 연결한다. 다양한 예시적인 구현예에서, 제1 신호 분배 구조의 측방향 측부 중 하나는 제1 인캡슐레이팅 재료의 각각의 측방향 측부, 제2 인캡슐레이팅 재료의 각각의 측방향 측부 그리고 제2 신호 분배 구조의 각각의 측방향 측부와 동일 평면에 있을 수 있으며; 및/또는 제1 신호 분배 구조와 제2 신호 분배 구조 각각은 다수의 전도층 및 다수의 유전체 층을 포함할 수 있다.
본 발명의 다양한 양태는 반도체 장치 및 그 제조 방법을 제공하며, 반도체 장치는 최상단 측, 최하부 측 및 다수의 측방향 측부를 가지며, 제1 유전체 층과 제2 전도층을 포함하는 제1 신호 분배 구조(SDS); 제1 신호 분배 구조의 최상단 측에 결합된 제1 전자 컴포넌트; 제1 신호 분배 구조의 최상단 측의 적어도 일 부분과 제1 전자 컴포넌트의 적어도 일 부분을 덮는 제1 인캡슐레이팅 재료; 제1 신호 분배 구조의 최하부 측에 결합되고 제1 전자 컴포넌트 바로 아래에 위치된 반도체 다이; 제1 신호 분배 구조의 최하부 측에 결합되고 반도체 다이 주변에 측방향적으로 위치된 다수의 전도성 필라; 및 제1 신호 분배 구조의 최하부 측의 적어도 일 부분, 반도체 다이의 적어도 일 부분 및 전도성 필라의 적어도 일 부분을 덮는 제2 인캡슐레이팅 재료를 포함한다.
다양한 예시적인 구현예에서, 각각의 전도성 필라의 최하부 측과 반도체 다이의 최하부 측은 제2 인캡슐레이팅 재료의 최하부 측에서 제2 인캡슐레이팅 재료로부터 노출될 수 있으며; 각각의 전도성 필라의 최하부 측, 반도체 다이의 최하부 측 그리고 제2 인캡슐레이팅 재료의 최하부 측은 동일 평면에 있을 수 있다. 다양한 예시적인 구현예에서, 반도체 장치는 제2 인캡슐레이팅 재료의 최하부 측 상에 하부 유전체 층을 포함할 수 있으며, 하부 유전체 층은 다수의 개구를 포함하고, 각각의 개구는 하부 유전체 층을 통하여 각각의 전도성 필라를 노출시키며; 그리고 반도체 장치는 다수의 전도성 볼을 더 포함할 수 있고, 각각의 전도성 볼은 각각의 개구를 통하여 각각의 전도성 필라에 전기적으로 연결된다. 다양한 예시적인 구현예에서, 제1 전자 컴포넌트의 최상단 측은 제1 인캡슐레이팅 재료로 덮여질 수 있으며, 반도체 다이의 최하부 측은 제2 인캡슐레이팅 재료로 덮여지지 않을 수 있다. 다양한 예시적인 구현예에서, 반도체 장치는 제2 인캡슐레이팅 재료의 최하부 측 상의 제2 신호 분배 구조(SDS); 및 제2 신호 분배 구조의 최하부 측에 결합되고 반도체 다이의 바로 아래에 위치된 다수의 전도성 볼을 포함할 수 있으며, 제2 신호 분배 구조는 다수의 전도성 볼 각각을 각각의 전도성 필라에 전기적으로 연결시킨다. 부가적으로, 다양한 예시적인 구현예에서, 제1 신호 분배 구조의 측방향 측부 중 하나는 제1 인캡슐레이팅 재료의 각각의 측방향 측부, 제2 인캡슐레이팅 재료의 각각의 측방향 측부 및 제2 신호 분배 구조의 각각의 측방향 측부와 동일 평면에 있을 수 있다.
본 발명의 다양한 양태는 반도체 장치 및 그 제조 방법을 제공하며, 반도체 장치는 최상단 측, 최하부 측 및 최상단 측과 최하부 측 사이에서 연장된 다수의 측방향 측부를 갖는 제1 신호 분배 구조; 제1 신호 분배 구조의 최상단 측에 결합된 제1 전자 컴포넌트; 제1 신호 분배 구조의 최상단 측의 적어도 일 부분과 제1 전자 컴포넌트의 적어도 일 부분을 덮는 제1 인캡슐레이팅 재료; 제1 신호 분배 구조의 최하부 측에 결합되고 제1 전자 컴포넌트 아래에 위치된 제2 전자 컴포넌트; 제1 신호 분배 구조의 최하부 측에 결합된 전도성 필라; 제1 신호 분배 구조의 최하부 측의 적어도 일 부분, 제2 전자 컴포넌트의 적어도 일 부분 및 전도성 필라의 적어도 일 부분을 덮는 제2 인캡슐레이팅 재료; 및 최상단 측, 최하부 측 및 최상단 측과 최하부 측 사이에서 연장된 다수의 측방향 측부를 갖는 제2 신호 분배 구조를 포함한다.
다양한 예시적인 구현예에서, 각각의 전도성 필라의 최하부 측과 반도체 다이의 최하부 측은 제2 인캡슐레이팅 재료의 최하부 측에서 제2 인캡슐레이팅 재료로부터 노출될 수 있으며, 예를 들어 각각의 전도성 필라의 최하부 측, 반도체 다이의 최하부 측 그리고 제2 인캡슐레이팅 재료의 최하부 측은 동일 평면에 있다. 다양한 예시적인 구현예에서, 제1 전자 컴포넌트의 최상단 측은 제1 인캡슐레이팅 재료로 덮여질 수 있으며, 반도체 다이의 최하부 측은 제2 인캡슐레이팅 재료로부터 노출될 수 있을 것이다. 다양한 예시적인 구현예에서, 반도체 장치는 제2 신호 분배 구조의 최하부 측에 결합되고 반도체 다이의 바로 아래에 위치된 다수의 전도성 볼; 및 제2 신호 분배 구조의 최하부 측에 결합되고 반도체 다이의 풋프린트 밖에 측방향적으로 위치된 다수의 제2 전도성 볼을 포함할 수 있으며, 여기서 제2 신호 분배 구조는 다수의 전도성 볼 각각을 각각의 전도성 필라에 전기적으로 연결하며, 또한 제2 신호 분배 구조는 다수의 제2 전도성 볼 각각을 각각의 전도성 필라에 전기적으로 연결한다. 다양한 예시적인 구현예에서, 제1 신호 분배 구조의 측방향 측부 중 하나는 제1 인캡슐레이팅 재료의 각각의 측방향 측부, 제2 인캡슐레이팅 재료의 각각의 측방향 측부 그리고 제2 신호 분배 구조의 각각의 측방향 측부와 동일 평면에 있을 수 있으며; 및/또는 제1 신호 분배 구조와 제2신호 분배 구조 각각은 다수의 전도층 및 다수의 유전체 층을 포함할 수 있다.
도 1은 본 발명의 다양한 양태에 따른 예시적인 반도체 장치 제조 방법의 플로우 차트.
도 2a 내지 도 2i는 본 발명의 다양한 양태에 따른 예시적인 반도체 장치 제조 방법의 다양한 단계를 도시한 횡단면도.
도 3a는 본 발명의 다양한 양태에 따른 예시적인 반도체 장치의 횡단면도.
도 3b는 본 발명의 다양한 양태에 따른 예시적인 반도체 장치의 저면도.
도 4a 및 도 4b는 본 발명의 다양한 양태에 따른 예시적인 반도체 장치 제조 방법의 다양한 단계를 도시한 횡단면도.
도 5a는 본 발명의 다양한 양태에 따른 예시적인 반도체 장치의 횡단면도.
도 5b는 본 발명의 다양한 양태에 따른 예시적인 반도체 장치의 저면도.
하기 설명은 본 발명의 다양한 예를 제공함으로써 본 발명의 다양한 양태를 제공한다. 이러한 예는 비제한적이며, 따라서 본 발명의 다양한 양태의 범위는 제공된 예의 임의의 특정 특성에 의하여 반드시 제한되어는 것은 아니다. 다음의 설명에서, 관용구 "예를 들어", "예" 및 "예시적인"은 비제한적이며 그리로 일반적으로 "예시적이지만 제한적이 아니며", "예를 들어, 그러나 제한적이 아니며" 등과 같은 것을 의미한다.
본 명세서에서 사용된 바와 같이, "및/또는"은 "및/또는"에 의해 연결된 목록 중 하나 이상의 항목들을 의미한다. 예를 들어, "x 및/또는 y"는 3개의 요소 세트{(x), (y), (x, y)} 중 임의의 요소를 의미한다. 즉, "x 및/또는 y"는 "x 및 y의 하나 또는 둘 다"를 의미한다. 다른 예로서, "x, y, 및/또는 z"는 7개의 요소 세트{(x),(y),(z),(x, y),(x, z),(y, z),(x, y, z)}중 임의의 요소를 의미한다. 즉, "x, y 및/또는 z"는 "x, y 및 z 중 하나 이상"을 의미한다.
본 명세서에서 사용된 용어는 단지 특정한 실시예를 설명하기 위한 것이며 본 발명을 제한하려는 의도가 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는, 문맥이 명백히 다르게 제시하지 않는 한, 복수의 형태를 포함하도록 의도된다. 본 명세서에서 사용할 때, 용어 "포함한다(comprises)", "이루어진다(includes)," "포함하는(comprising), "이루어진(including)", "갖는다(has)", "갖는다(have)", "갖는(having)" 등은 설명된 특징, 정수, 단계, 동작, 요소 및/또는 구성 요소를 특정하며, 다른 특징, 정수, 단계, 동작, 요소, 구성 요소 및/또는 이들의 그룹들 중 하나 이상의 존재 또는 추가를 배재하지 않는다는 것이 더 이해될 것이다.
비록 용어 "제1", "제2" 등이 다양한 요소를 설명하기 위하여 본 명세서에서 사용될 수 있으나, 이러한 요소는 이러한 용어로 한정되어서는 안된다는 점이 이해될 것이다. 이러한 용어는 한 요소를 다른 요소와 구별하기 위해서만 사용된다. 따라서, 예를 들어, 이하에서 설명될 제1요소, 제1구성 요소 또는 제1부분은 본 발명의 교시로부터 벗어나지 않고 제2 요소, 제2 구성 요소 또는 제2 부분으로 지칭될 수 있다. 유사하게, "상부(upper)", "위(above)", "하부(lower)", "아래(below)", "측부(side)", "측방향(lateral)", "수평적(horizontal)", "수직적(vertical)" 등과 같은 다양한 공간적 용어는 상대적인 방식으로 한 요소를 다른 요소와 구분하는데 사용될 수 있다. 그러나, 본 발명의 교시를 벗어나지 않고 구성 요소가 상이한 방식으로 배향될 수 있다는 점이 이해되어 한다. 예를 들어, 반도체 장치는 그 "상부" 표면이 수평으로 향하고 그 "측" 표면이 수직으로 향하도록 옆으로 회전될 수 있다.
"결합된", "연결된", "부착된" 등의 용어는 명시적으로 달리 지시되지 않는 한, 직접 및(예를 들어, 개재 요소로) 간접 결합, 연결, 부착 등을 모두 포함하는 것으로 또한 이해될 것이다. 예를 들어, 요소 A가 요소 B에 결합된다면, 요소 A는 중간 신호 분배 구조를 통해 요소 B에 간접적으로 결합될 수 있고, 요소 A는 요소 B에 직접 결합(예를 들어, 직접적으로 접착, 직접적으로 납땜, 직접 금속 대 금속 접합에 의하여 부착 등)될 수 있다.
도면에서, 명확함을 위하여 구조, 층, 영역 등의 치수(예를 들어, 절대 및/또는 상대 치수)는 과장될 수 있다. 이러한 치수는 일반적으로 예시적인 구현예를 나타내지만 제한적이지는 않다. 예를 들어, 구조 A가 구조 B보다 큰 것으로 도시된다면, 이것은 일반적으로 예시적인 구현예를 나타내지만, 다르게 지시되지 않는 한 구조 A는 일반적으로 구조 B보다 클 필요가 없다. 부가적으로, 도면에서 동일한 참조 번호는 설명 전체에서 동일한 요소를 지칭할 수 있다.
최근에, 휴대 전화 또는 휴대용 미디어 플레이어 (PMP)와 같은 휴대용 전자 제품이 우수한 기능성을 가지면서도 작고 가볍고 비용 면에서 효율적인 것이 되도록 지속적으로 요구받고 있다. 이러한 요구 사항을 충족시키기 위해 휴대용 전자 제품에 탑재된 반도체 패키지는 혁신적이고 비용 면에서 효율적인 3 차원(3D) 패키지로 개발되고 있다.
따라서, 다른 패키지 형태 중에서, 칩의 크기 또는 두께와 거의 동일한 크기 또는 두께를 갖도록 제조된 웨이퍼 레벨 칩 스케일 패키지, 칩 사이즈 패키지 및 칩 적층 패키지가 개발 중에 있으며, 이러한 스택형 패키지의 예는 시스템 인 패키지(SIP; system in package), 멀티-칩 패키지(MCP; multi-chip package), 패키지-온-패키지(POP; package-on-package) 등을 포함한다.
도 1은 본 발명의 다양한 양태에 따른 예시적인 반도체 장치 제조 방법의 플로우 챠트이다. 도 2a 내지 도 2i는 본 발명의 다양한 양태에 따른 예시적인 반도체 장치 제조 방법의 다양한 것을 도시한 횡단면도이다. 예를 들어, 도 2a 내지 도 2i는 도 1에 도시된 예시적인 방법(100)에 따른 제조 동안의 예시적인 반도체 장치의 횡단면도를 나타낼 수 있다. 다음의 설명은 일반적으로 도 1 및 도 2a 내지 도2i를 함께 참고할 것이다.
도 1을 참고하면, 예시적인 반도체 장치 제조 방법(100)은 (110) 캐리어 준비, (120) 제1 컴포넌트 부착, (130) 제1 인캡슐레이팅, (140) 캐리어 플립핑(flipping) 및 제거, (150) 제1 신호 분배 구조 형성, (160) 필라 형성 및 제2 컴포넌트 부착, (170) 제2 인캡슐레이팅, (180) 박화/평탄화, (190) 제2 신호 분배 구조와 상호 연결 구조 형성 및 (195) 개별화를 포함할 수 있다.
도 1에 도시된 예시적인 방법(100)의 다양한 블록(또는 단계, 스테이지, 공정 등)이 이제 도 2a 내지 도 2i를 참고하여 설명될 것이다.
도 1 및 도 2a의 예시적인 구조(200a)를 참고하면, 예시적인 방법(100)은 블록(110)에서 캐리어(61)를 준비(또는 제공, 받음 등)하는 것을 포함할 수 있다. 캐리어(61)는 다양한 특성 중 임의의 것을 포함할 수 있으며, 그의 비제한적인 예가 본 명세서 내에 제공된다. 캐리어(61)는, 예를 들어 단일 반도체 장치(또는 패키지)용 캐리어를 포함할 수 있거나 또는, 예를 들어 웨이퍼 또는 임의의 수의 반도체 장치(또는 패키지)가 형성될 수 있는 패널을 포함할 수 있다. 캐리어(61)는, 예를 들어, 반도체 웨이퍼 또는 패널을 포함할 수 있다. 캐리어(61)는 또한, 예를 들어 글라스 웨이퍼 또는 패널, 금속 웨이퍼 또는 패널, 세라믹 웨이퍼 또는 패널, 플라스틱 웨이퍼 또는 패널 등을 포함할 수 있다.
블록(110)은 또한, 예를 들어 캐리어 상에 접착제층(62)을 형성하는 것을 포함할 수 있다. 접착제층(62)은, 예를 들어 접착 페이스트의 층, 액체 접착제의 층, 예비 성형 양면 접착 테이프 또는 시트(예를 들어, 다이-어태치 테이프), 프린팅 접착제 등을 포함할 수 있다. 접착제층(62)은, 예를 들어 캐리어(61)의 최상단 측을 부분적으로 또는 완전하게 덮을 수 있다. 블록(110)은 다양한 방식 중에서 임의의 방식으로 접착제층(62)을 형성하는 것을 포함할 수 있다. 예를 들어, 블록(110)은 접착제 충(62)의 예비 성형된 시트 또는 필름을 캐리어(61)에 도포, 접착제층(62)을 캐리어(61) 상에 프린팅, 접착제층(62)을 캐리어(61) 상에 스핀-코팅, 캐리어(61)를 접착제에 딥핑(dipping), 또는 캐리어 상에 접착제층(62)을 분사시킴으로써 접착제층(62)을 형성하는 것을 포함할 수 있다.
이미 도포된 접착제층(62)을 갖는 캐리어(61)를 받은 예시적인 시나리오에서, 블록(110)은 접착제층(62)을 도포하는 것을 생략(skip)할 수 있다. 또한 예시적인 시나리오에서, 컴포넌트를 캐리어(61)에 적용하기 전에 캐리어(61)에 (예를 들어, 블록(120) 등에서) 결합된 컴포넌트가 접착제층(61)(또는 그의 일 부분)으로 코팅될 수 있다.
다음으로 도 1 및 도 2b의 예시적인 구조(200b)를 참고하면, 예시적인 방법(100)은 블록(120)에서 하나 이상의 제1 전자 컴포넌트(23)를 캐리어(61)에 결합(또는 부착 또는 형성)하는 것을 포함할 수 있다. 블록(120)은, 예를 들어 접착제층(62)의 최상단 측(예를 들어, 캐리어(61)와 마주하는 접착제층(62)의 최하부 측) 상에 제1 전자 컴포넌트(23)를 위치시키는 것을 포함할 수 있다.
하나 이상의 제1 전자 컴포넌트(23)(또는 본 명세서에서 설명된 임의의 전자 컴포넌트)는 다양한 형태의 전자 컴포넌트 중 임의의 것의 특정을 포함할 수 있다. 예를 들어, 제1 전자 컴포넌트(23)(또는 본 명세서에서 논의된 임의의 전자 컴포넌트) 중 임의의 컴포넌트 또는 모든 컴포넌트는 수동 전자 컴포넌트(예를 들어, 레지스터, 캐패시터, 인덕터, 안테나 요소 등), 집적 수동 소자(IPD) 등을 포함할 수 있다. 하나 이상의 제1 전자 컴포넌트(23)가 IPD를 포함하는 예시적인 시나리오에서, 이러한 제1 전자 컴포넌트(23) 각각은 비교적 작은 두께(예를 들어, 50미크론 이하 등)를 가질 수 있다.
또한, 예를 들어, 제1 전자 컴포넌트(23) 중 임의의 것 또는 모두는 능동 전자 컴포넌트(예를 들어, 반도체 다이, 트랜지스터 등)를 포함할 수 있다. 예를 들어, 제1 전자 컴포넌트(23) 중 임의의 것 또는 모두는 프로세서 다이, 마이크로프로세서, 마이크로 컨트롤러, 코-프로세서, 범용 프로세서, 주문형 집적 회로, 프로그램 가능한 및/또는 이산 논리 소자, 메모리 소자, 그들의 조합, 그들의 등가물 등을 포함할 수 있다.
예시적인 제1 전자 컴포넌트(23)는, 예를 들어 컴포넌트 터미널(28)을 포함할 수 있다. 예시적인 실행에서, 제1 전자 컴포넌트(23)의 컴포넌트 터미널(28)은 접착제층(62)과 접촉 상태로 위치될 수 있다. 다양한 예시적인 시나리오에서, 컴포넌트 터미널(28)(예를 들어, 그의 측방향 측부의 전부 또는 부분)은 접착제층(62) 내에 매립될 수 있다. 블록(120)은 다양한 방식 중 임의의 방식으로(예를 들어, 자동화된 선택-및-배치 시스템을 이용하여, 수동으로 위치시키고, 자동 및 수동 배치의 임의의 조합을 수행하여) 하나 이상의 제1 전자 컴포넌트(23)를 위치시키는 것을 포함할 수 있다.
다음으로 도 1 및 도 2c의 예시적인 구조(200c)를 참고하면, 예시적인 방법(100)은 블록(130)에서 제1 인캡슐레이팅 재료를 형성하는 것을 포함할 수 있다. 예를 들어, 블록(130)은 제1 인캡슐레이팅 재료(26)로 접착제층(62)의 최상단측 및 제1 전자 컴포넌트(23)의 임의의 또는 모든 측부(예를 들어, 최상단측, 컴포넌트와 접착제층(62) 사이에 갭이 있는 경우 접착제층(62)을 마주보는 최하부 측, 측방향 측부 등)를 덮는 것을 포함할 수 있다. 부가적으로, 제1 인캡슐레이팅 재료(26)는 이미 덮여지지 않는(즉, 접착제층(62), 제1 전자 컴포넌트(23)의 다른 부분 등으로 이미 덮여지지 않은) 전도성 터미널(28)의 임의의 부분을 덮을 수 있다. 하나 이상의 제1 전자 컴포넌트(들)(23)의 측면들 중 임의의 측면이 제1 인캡슐레이팅 재료(26)에 의해 덮여지지 않은 채로 남겨질 수 있다.
블록(130)은 다양한 방식 중 임의의 방식으로 제1 인캡슐레이팅 재료(26)를 형성하는 것을 포함할 수 있으며, 이 방식의 비제한적인 예가 본 명세서 내에 제공된다. 예를 들어, 블록(130)은 압축 성형, 트랜스퍼 성형, 액체 인캡슐런트 성형, 진공 적층, 페이스트 프린팅, 필름 보조 성형 등 중 하나 이상을 이용하여 제1 인캡슐레이팅 재료(26)를 형성하는 것을 포함할 수 있다. 또한, 예를 들어 블록(130)은 스핀 코팅, 스프레이 코팅, 프린팅, 소결, 열산화, 물리적 기상 증착(PVD), 화학 기상 증착(CVD), 금속 유기 화학 기상 증착(MOCVD), 원자층 증착(ALD), 저압 화학 기상 증착(LPCVD), 플라즈마 강화 화학 기상 증착(PECVD), 플라즈마 기상 증착(PVD), 시트 적층, 기화 중 하나 이상을 이용하여 제1 인캡슐레이팅 재료(26)를 형성하는 것을 포함할 수 있다.
제1 인캡슐레이팅 재료(26)는 다양한 인캡슐레이팅 재료 중 하나 이상을 포함할 수 있으며, 그 비제한적인 예가 본 명세서에 제공된다. 예를 들어, 제1 인캡슐레이팅 재료(26)는 다양한 인캡슐레이팅 또는 성형 재료(예를 들어, 수지, 폴리머, 폴리머 복합 재료, 충전제를 갖는 폴리머, 에폭시 수지, 충전제를 갖는 에폭시 수지, 충전제를 갖는 에폭시 아크릴레이트, 실리콘 수지, 이들의 조합, 이들의 등가물 등) 중 임의의 것을 포함할 수 있다. 또한, 예를 들어, 제1 인캡슐레이팅 재료(26)는 다양한 유전 재료, 예를 들어 무기 유전 재료(예를 들어, Si3N4, SiO2, SiON, SiN, 산화물, 질화물, 이들의 조합, 이들의 균등물 등) 및/또는 유기 유전 재료(예를 들어, 폴리머, 폴리이미드(PI), 벤조시클로부텐(BCB), 폴리벤즈옥사졸(PBO), 비스말레이미드 트리아진(BT), 성형 재료, 페놀 수지, 에폭시, 실리콘, 아크릴레이트 폴리머, 이들의 조합, 이들의 등가물 등) 중 임의의 유전 재료를 포함할 수 있다.
블록(170)에서 형성된 제2 인캡슐레이팅 재료와 관련하여 본 명세서에서 논의된 바와 같이, 제1 인캡슐레이팅 재료(26)는 원래 원하는 두께로 형성될 수 있으나, 또한 얇아질 수 있다(예를 들어, 제1 전자 컴포넌트(23)를 아직 덮는 중에 얇아질 수 있으며, 하나 이상의 전자 컴포넌트(26)의 최상단 표면을 노출시키기 위하여 얇아질 수 있다).
다음으로 도 1 및 도 2d의 예시적인 구조를 참고하면, 블록(140)에서 예시적인 방법(100)은 제1 인캡슐레이션된 구조(200c)를 젖히는(또는 뒤집는) 것과 캐리어(61) 및 접착제층(62)을 제거하는 것을 포함한다. 예시적인 구현예에서, 도 2에 도시되지 않을지라도, 제2 캐리어(또는 공구 구조(tooling structure))가 제1 인캡슐레이팅 재료(26)에(예를 들어, 캐리어(61)와 접착제층(62)의 반대 측에) 결합될 수 있으며, 그후 캐리어(61)와 접착제층(62)은 제거될 수 있다.
블록(140)은 다양한 방식 중 임의의 방식으로 캐리어(61)와 접착제층(62)을 제거하는 것을 포함할 수 있으며, 이 방식의 비제한적인 예가 본 명세서에서 제공된다. 예를 들어, 블록(140)은 접착제층(62) 및/또는 캐리어(61)에 에너지(예를 들어, 열 에너지, 레이저 에너지 등)를 가하여 접착제층(62)을 해제시킬 수 있다. 부가적으로, 예를 들어, 블록(40)은 인캡슐레이팅 재료(26)와 제1 전자 컴포넌트(23)로부터 캐리어(61)를 벗기고, 자르고 및/또는 당기는 것을 포함할 수 있다. 또한, 예를 들어, 블록(140)은 캐리어(61) 및/또는 접착제층(62)을 그라인딩(또는 연마) 및/또는 화학적으로 식각할 수 있다. 다양한 예시적인 시나리오에서, 전도성 터미널(28)의 일부분 및/또는 접착제층(62)에 바로 인접한 제1 인캡슐레이팅 재료(26)는 또한 제거(예를 들어, 평탄화 등)될 수 있다.
캐리어(61)와 접착제층(62)의 제거는 캐리어(61)와 접착제층(62)으로 이전에 덮여진 제1 인캡슐레이팅 재료(26)의 측부를 노출시킬 수 있으며, 또한 캐리어(61)와 접착제층(62)으로 이전에 덮여진 컴포넌트 터미널(28)의 측부(예를 들어, 캐리어(61)를 향하는 측부, 접착제층(62) 내에 매립될 수 있는 측방향 측부 등)를 노출시킬 수 있다. 제1 전자 컴포넌트(23) 및/또는 전도성 터미널(28)의 기하학적 구조에 따라, 캐리어(61)와 접착제층(62)의 제거는 또한 전도성 터미널(28)에 더하여 제1 전자 컴포넌트(26)의 부분을 노출시킬 수 있다.
다음으로 도 1 및 도 2e의 예시적인 구조를 참조하면, 블록(150)에서 예시적인 방법은 제1 인캡슐레이팅 재료(26) 상에 그리고 제1 전자 컴포넌트(23)(및/또는 그의 전도성 터미널(28) 상에 신호 분배 구조(21)를 형성하는 것을 포함한다. 블록(150)은 다양한 방식 중 임의의 방식으로 신호 분배 구조(21)를 형성하는 것을 포함할 수 있으며, 이 방식의 비제한적인 예가 본 명세서에서 제공된다. 예를 들어, 블록(150)은 2016년 8월 11일자로 출원된, 발명의 명칭이 "반도체 패키지 및 그의 제조 방법"인 미국특허출원 제14/823,689호에 도시된 전체적으로 유사한 블록(및/또는 그 결과적인 구조)과 임의의 또는 모든 특징을 공유할 수 있다. 여기서, 위의 특허출원의 전체 내용은 모든 목적을 위해 그 전체가 본 명세서에서 참고로 인용된다.
블록(150)은, 예를 들어 하나 이상의 유전체 층 및 하나 이상의 전도층을 성형 및 패터닝하여 신호 분배 구조(21)를 형성하는 것을 포함할 수 있다. 신호 분배 구조(21)는 또한 재배선층, 재배선층 적층체, 재배선 구조, 인터포저 등으로서 지칭될 수 있다.
블록(150)은, 예를 들어 임의의 수의 유전체 층과 전도층(예를 들어, 신호 분배층, 재배선층, 패드층, 전도성 비아(via), 언더범프 금속화(underbump metallization), 랜드층 등)을 갖는 신호 분배 구조(21)를 형성하는 것을 포함할 수 있다. 예시적인 구현예에서, 블록(150)은 제1 유전체 층(21a), 제1 전도층(21b)(예를 들어, 패드 또는 랜드층, 트레이스 층 등), 제2 유전체 층(21c), 제2 전도층(21d)(예를 들어, 패드 또는 랜드층, 트레이스 층 등) 및 언더범프 금속화(UBM) 구조(또는 층)(21e)를 포함하는 신호 분배 구조(21)를 형성하는 것을 포함할 수 있다.
예를 들어, 블록(150)은 다양한 공정(예를 들어, 스핀 코팅, 스프레이 코팅, 프린팅, 소결, 열산화, 물리적 기상 증착(PVD), 화학 기상 증착(CVD), 금속 유기 화학 기상 증착(MOCVD), 원자층 증착(ALD), 저압 화학 기상 증착(LPCVD), 플라즈마 강화 화학 기상 증착(PECVD), 플라즈마 기상 증착(PVD), 시트 적층, 기화, 등) 중 임의의 하나 이상을 이용하여 제1 유전체 층(21a)을 형성하는 것을 포함할 수 있다.
유전체 층(21a)은 다양한 유전 재료, 예를 들어 무기 유전 재료(예를 들어, Si3N4, SiO2, SiON, SiN, 산화물, 질화물, 이들의 조합, 이들의 균등물 등) 및/또는 유기 유전 재료(예를 들어, 폴리머, 폴리이미드(PI), 벤조시클로부텐(BCB), 폴리 벤즈옥사졸(PBO), 비스말레이미드 트리아진(BT), 성형 재료, 페놀 수지, 에폭시, 실리콘, 아크릴레이트 폴리머, 이들의 조합, 이들의 등가물 등) 중 임의의 유전 재료의 하나 이상을 층을 포함하지만, 본 발명의 범위는 이에 제한되지 않는다.
블록(150)은, 예를 들어 또한 예를 들어 본 명세서에서 논의된 전자 컴포넌트(23)의 다양한 부분(예를 들어, 전도성 터미널(28) 등)을 노출시키는 개구를 안에 형성하는 제1 유전체 층(21a)을 패터닝하는 것을 포함할 수 있다. 예를 들어, 블록(150)은 (예를 들어, 레이저 절제를 이용하여, 기계적 삭마를 이용하여, 화학적 제거(또는 에칭)를 이용하여 등) 개구를 제거하는 것을 포함할 수 있다. 또한, 예를 들어 블록(150)은 원래(예를 들어, 마스킹 및/또는 프린팅 공정 등을 이용하여) 원하는 개구를 갖는 제1 유전체 층(21e)을 형성(예를 들어, 증착)하는 것을 포함할 수 있다.
블록(150)은 다양한 방식 중 임의의 방식으로 제1 전도층(21b)(예를 들어, 패드 또는 랜드 층, 트레이스 층 등)을 형성하는 것을 포함할 수 있으며, 이 방식의 비제한적인 예가 본 명세서 내에 제공된다. 예를 들어, 블록(150)은 다양한 공정(예를 들어, 전기 도금, 무전해 도금, 화학 기상 증착(CVD), 금속 유기 화학 기상 증착(MOCVD), 스퍼터링 또는 물리적 기상 증착(PVD), 원자층 증착(ALD), 플라즈마 기상 증착, 프린팅, 스크린 프린팅, 리소그래피 등) 중 임의의 하나 이상의 공정을 이용하여 제1 전도층(21b)을 형성하는 것을 포함할 수 있지만, 본 발명의 범위는 이에 한정되지 않는다. 블록(150)은, 예를 들어 제1 유전체 층(21a)의 구멍 내에 패드 또는 랜드를 포함하는 제1 전도층(21b)을, 예를 들어 전자 컴포넌트(23)의 전도성 터미널(28)의 최상단 측에 형성하는 것을 포함할 수 있다. 블록(150)은 또한, 예를 들어 제1 유전체 층(21a) 상에(및/또는 제1 유전체 층 내에 형성된 채널 내에) 트레이스를 형성하는 것을 포함할 수 있다.
본 명세서에서 논의된 임의의 전도층과 마찬가지로, 블록(150)은(예를 들어, 제1 전도층(21b)을 전기 도금하기 전에) 제1 전도층(21b) 형성 공정의 부분으로서 하나 이상의 시드층을 형성하는 것을 포함할 수 있다. 예를 들어, 도 2e에는 도시되지 않았지만, 블록(150)은 전도성 터미널(28)의 상단 표면 상, 제1 유전체 층(21a)의 개구 측벽, 제1 유전체 층(21a)의 상단 표면 등에 하나 이상의 시드층을 형성하는 것을 포함할 수 있다.
본 명세서에서 패드, 비아, 트레이스, 랜드, 본드 패드층, 전도층, 트레이스 층, 재배선층 등으로도 지칭될 수 있는 제1 전도층(21b)은 다양한 재료(예를 들어, 구리, 알루미늄, 니켈, 철, 은, 금, 티타늄, 크롬, 텅스텐, 팔라듐, 이들의 조합, 이들의 합금, 이들의 균등물 등) 중 임의의 것을 포함할 수 있으나, 본 발명의 범위는 이에 제한되지 않는다.
블록(150)은, 예를 들어 제1 유전체 층(21a)(또는 그의 일부) 상에 및/또는 제1 전도층(21b)(또는 그의 일부) 상에 제2 유전체 층(21c)을 형성하는 것을 포함할 수 있다. 블록(150)은, 예를 들어, 다양한 방식 중 임의의 방식으로, 예를 들어 제1 유전체 층(21a)과 관련하여 본 명세서에서 논의된 방식 중 임의의 다양한 방식으로 제2 유전체 층(21c)을 형성하는 것을 포함할 수 있다. 예를 들어, 블록(150)은 제1 유전체 층(21a)과 동일한 방식으로 또는 다른 방식으로 제2 유전체 층(21c)을 형성하는 것을 포함할 수 있다. 제2 유전체 층(21c)은, 예를 들어 제1 유전체 층(21a)에 관하여 본 명세서에서 논의된 특성 중 임의의 특성을 포함할 수 있다. 제2 유전체 층(21c)은, 예를 들어 제1 유전체 층(21a)과 동일한 유전체 재료 또는 다른 유전체 재료로 형성될 수 있다.
제1 유전체 층(21a)과 마찬가지로, 블록(150)은 다양한 방식 중 임의의 방식으로 제2 유전체 층(21c)을 패터닝하는 것을 포함할 수 있다. 예를 들어, 블록(150)은, 예를 들어 제2 전도층(21d)과의 전기적 접촉을 이루기 위하여 제2 유전체 층(21c) 내에 개구를 형성하여 제1 전도층(21b)의 패드, 랜드 또는 트레이스를 노출시키기는 것을 포함할 수 있다.
블록(150)은, 예를 들어 제2 유전체 층(21c) 상에, 제2 유전체 층(21c)의 개구 내에, 제2 유전체 층(21c)의 개구를 통하여 노출된 제1 전도층(21b)(또는 다른 재료)의 부분 내 및/또는 위에 제2 전도층(21d)을 형성하는 것을 포함할 수 있다. 블록(150)은, 예를 들어, 제1 전도층(21b)에 관하여 본 명세서에서 논의된 방식들 중 임의의 방식으로 제2 전도층(21d)을 형성하는 것을 포함할 수 있다. 예를 들어, 블록(150)은 제1 전도층(21b)과 동일한 방식으로 또는 다른 방식으로 제2 전도층(21d)을 형성하는 것을 포함할 수 있다. 제2 전도층(21d)은, 예를 들어 제1 전도층(21b)과 관련하여 본 명세서에서 논의된 특성 중 임의의 또는 모든 특성을 포함할 수 있다. 제2 전도층(21d)은, 예를 들어 제1 전도층(21b)과 동일한 전도성 재료 또는 다른 전도성 재료로 형성될 수 있다.
예시적인 구현예에서, 제2 전도층(21d)(또는 그의 일부)은 하나 이상의 전자 컴포넌트의 상호 접속 구조가 부착될 수 있는 제1 패드 또는 랜드 및 전도성 필라(또는 포스트)가 형성될 수 있는 제2 패드 또는 랜드를 포함할 수 있다. 제1 패드 또는 랜드 및 제2 패드 또는 랜드는 동일한 특성(예를 들어, 야금 특성, 기하학적 특성 등) 또는 상이한 각각의 특성을 가질 수 있다.
블록(150)은 임의의 수의 전도층 및/또는 유전체 층, 예를 들어 하나 이상의 전도층, 하나 이상의 유전체 층 등을 갖도록 신호 분배 구조(21)를 형성하는 것을 포함할 수 있다. 또한 본 명세서 내의 다양한 도면에 도시된 신호 분배 구조(21)의 구성은 단지 예시적인 것이며 제한적인 것이 아니라는 점에 주목하자. 예를 들어, 신호 분배 구조(21)(또는 그의 전도층)는, 예를 들어 제1 전자 컴포넌트(23)와 제2 전자 컴포넌트(23) 및/또는 전도성 필라(25)(또는 다른 컴포넌트) 사이에 신호 분배 구조(21)를 통하여 직접적으로 수직적으로 또는 간접적으로(예를 들어, 수직으로 그리고 수평적으로 전기적 경로를 제공할 수 있다. 또한, 예를 들어, 신호 분배 구조(21)(또는 그의 전도층)는, 예를 들어 제1 전자 컴포넌트(23)와 제2 전자 컴포넌트(22) 및/또는 필라(25)(또는 다른 구성 요소) 사이에 신호 분배 구조(21)를 통해 측면적(또는 수평적) 전기적 경로를 제공할 수 있다.
블록(150)은 또한, 예를 들어 제2 전도층(21d) 및/또는 제2 유전체 층(21c) 상에 (예를 들어, 제2 전도층(21d)을 노출시키는 제2 유전체 층(21c)의 개구의 주변부 둘레의 제2 유전체 층(21c)의 부분 상에) 언더 범프 금속화 (UBM) 구조(21e)(또는 층)을 형성하는 것을 포함할 수 있다. 예를 들어, 블록(150)은, 예를 들어 블록(160)에서 형성 및/또는 부착되는 것과 같은 상호 접속 구조(예를 들어, 전도성 볼, 전도성 필라 또는 포스트 등)의 부착(또는 형성)에 도움이 되는 하나 이상의 금속화 층을 갖도록 UBM 구조(21e)를 형성하는 것을 포함할 수 있다. UBM 구조(21e)는, 예를 들어(도 2e에 위치된 바와 같이) 신호 분배 구조(21)의 최상단 표면에서 노출될 수 있다. UBM 구조(21e)는 본 명세서에서 랜드 또는 패드로 지칭될 수도 있다.
블록(150)은 다양한 방식 중 임의의 방식으로 UBM 구조(21e)를 형성하는 것을 포함할 수 있으며, 이 방식의 비제한적인 예가 본 명세서 내에 제공된다. 예시적인 구현예에서, 블록(150)은 제2 유전체 층(21c) 위에 및/또는 제2 유전체 층(21c) 내의 개구를 통하여 노출된 제2 전도층(21d)(예를 들어, 패드 또는 랜드, 트레이스 등)의 부분 위에 UBM 구조(21e)의 UBM 시드층을 형성하는 것을 포함할 수 있다. UBM 시드층은, 예를 들어 다양한 전도성 재료(예를 들어, 구리, 금, 은, 금속 등) 중 임의의 재료를 포함할 수 있다. UBM 시드층은 다양한 방식(예를 들어, 스퍼터링, 무전해 도금, 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자층 증착(ALD), 플라즈마 기상 증착 등) 중 임의의 방식으로 형성될 수 있다.
블록(150)은, 예를 들어 UBM 구조(21e)(및/또는 전도성 필라(25) 또는 다른 상호 연결 구조)의 하나 이상의 부가적인 UBM층이 형성되는 영역(또는 체적)을 한정하기 위하여 UBM 시드층 상에 마스크(또는 템플레이터)를 형성하는 것을 포함할 수 있다. 예를 들어, 마스크는 UBM 층(들)(및/또는 전도성 필라(25))이 형성될 영역 이외의 영역을 덮도록 패터닝될 수 있는 포토레지스트(PR) 재료 또는 다른 재료를 포함할 수 있다. 블록(150)은 그러면, 예를 들어 마스크를 통하여 노출된 UBM 시드층 상에 하나 이상의 UBM 층을 형성하는 것을 포함할 수 있다. UBM 층(들)은 다양한 재료(예를 들어, 티타늄, 크롬, 알루미늄, 티타늄/텅스텐, 티타늄/니켈, 구리, 이들의 합금 등) 중 임의의 재료를 포함할 수 있다. 블록(150)은 다양한 방식(예를 들어, 전기 도금, 스퍼터링, 무전해 도금, 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자층 증착(ALD), 플라즈마 기상 증착 등) 중 임의의 방식으로 UBM 시드층 상에 UBM 층을 형성하는 것을 포함할 수 있다.
UBM 구조(21e)는, 예를 들어 상호 접속 필요성에 따라 존재할 수도 있고 존재하지 않을 수도 있다. 예시적인 구현예에서, UBM 구조(21e)는 제2 전자 컴포넌트(22)와의 상호 접속을 위해 형성될 수 있으나, 전도성 필라(25)와의 상호 접속을 위해서는 형성되지 않는다. 다른 예시적인 구현예에서, UBM 구조(21e)는 제2 전자 컴포넌트(22)와의 상호 접속을 위하여 그리고 전도성 필라(25)와의 상호 접속을 위하여 형성될 수 있다. 　이러한 예시적인 구현예에서, 제2 전자 컴포넌트(22)와의 상호 접속을 위한 각각의 UBM 구조(21e)는 전도성 필라(25)와의 상호 접속을 위한 각각의 UBM 구조(21e)와 다를 수 있다 (예를 들어, 금속학적으로 다르고 기하학적으로 다르다) (또는 이러한 UBM 구조(21e) 모두는 동일할 수 있다). 다른 예시적인 구현예는 UBM 구조(21e)를 포함하지 않을 수 있다. 또 다른 예시적인 구현예는 전도성 필라(25)와의 상호 접속을 위하여 UBM 구조(21e)를 포함할 수 있지만, 제2 컴포넌트(22)와의 상호 접속을 위한 것은 아니다. 전도성 랜드 또는 패드는 UBM 구조(21e) 대신에 또는 UBM 구조(21e)에 더하여 사용될 수 있다.
본 명세서에서 논의된 바와 같이, 신호 분배 구조(21)는 제1 전자 컴포넌트(23)의, (블록(160)에서 장착될) 제2 전자 컴포넌트(22)의 및/또는 (블록(160)에서 형성될) 전도성 필라의 전기 신호 중 임의의 신호를 수직적 및/또는 수평적으로 전송할 수 있다. 예를 들어, 신호 분배 구조(21)는 이러한 신호들 중 임의의 신호를 수직적으로 및/또는 수직적 그리고 수평적으로 (또는 측방향적으로) 전송할 수 있다.
일반적으로, 블록(150)은 신호 분배 구조(21)(또는 인터포저)를 형성하는 것을 포함할 수 있다. 따라서, 본 발명의 범위는 임의의 특정 신호 분배 구조의 특성에 의하여 또는 이러한 신호 분배 구조를 형성하는 임의의 특정 방식의 특성에 의해 제한되어서는 안된다.
다음으로 도 1 및 도 2f의 예시적인 구조(200f)를 참조하면, 예시적인 방법(100)은 블록(160)에서, 신호 분배 구조 상에 하나 이상의 전도성 필라(또는 포스트)를 형성하는 것 및 하나 이상의 제2 전자 컴포넌트(예를 들어, 반도체 다이 등)를 (예를 들어, 블록(150)에서 형성된 바와 같은) 신호 분배 구조에 결합하는 것을 포함할 수 있다.
블록(160)은, 예를 들어 신호 분배 구조(21) 상에 하나 이상의 전도성 필라(25)를 형성하는 것을 포함할 수 있다. 전도성 필라(25)는, 예를 들어 제2 전도층(21d)의 각 부분 상에 및/또는 제2 유전체 층(21c) 상에 적어도 부분적으로 형성될 수 있다. 전도성 필라(25)는 또한 존재한다면 각 UBM 구조(21e) 상에 형성될 수 있다. 예시적인 구현예에서, 블록(160)은 신호 분배 구조(21)로부터(예를 들어, 각각의 UBM 구조(21e)로부터, 제2 전도층(21d)의 각각의 패드 또는 랜드 또는 트레이스로부터) 수직적으로 연장되도록 전도성 필라(25)를 형성하는 것을 포함할 수 있다. 이러한 형성은 다양한 방법 중 임의의 방법으로 수행될 수 있으며, 이 방법의 비제한적인 예가 본 명세서 내에 제공된다.
본 명세서에서 논의된 바와 같이, 제2 전도층(21d)은, 예를 들어 다양한 전도성 재료(예를 들어, 구리, 알루미늄, 은, 금, 니켈, 이들의 합금 등) 중 임의의 재료를 포함할 수 있다. 제2 전도층(21d)은, 예를 들어 제2 유전체 층(21d) 또는 다른 유전체 층의 개구를 통해 노출될 수 있다. 제2 유전체 층(21c)은, 예를 들어 제2 전도층(21d)(또는 그의 패드 또는 랜드)의 측표면 및/또는 제2 전도층(21d)의 상단 표면의 외측 주변부를 덮을 수 있다. 제2 유전체 층(21c)은, 예를 들어 제2 전도층(21d)의 측방향 측표면의 적어도 부분을 남겨놓을 수도 있다.
전도성 필라(25)(또는 다수의 전도성 필라)는 다양한 특징 중 임의의 특징을 포함할 수 있다. 예를 들어, 전도성 필라(25)는 원통 형상, 타원 원통형, 사각 기둥형 등일 수 있다. 전도성 필라(25)는, 예를 들어 평평한 상부 종단, 오목한 상부 종단 또는 볼록한 상부 종단을 포함할 수 있다. 전도성 필라(25)는, 예를 들어 전도층과 관련하여 본 명세서에서 논의된 임의의 재료 중 임의의 재료를 포함할 수 있다. 예시적인 구현예에서, 전도성 필라(25)는 구리(예를 들어, 순수 구리, 일부 불순물을 갖는 구리 등), 구리 합금 등을 포함할 수 있다. 예시적인 구현예에서, 블록(160)(또는 예시적인 방법(100)의 다른 블록)은 전도성 필라(25) 상에 솔더 캡(또는 돔)을 형성하는 것을 또한 포함할 수 있다.
블록(160)은 다양한 공정(예를 들어, 전기 도금, 무전해 도금, 화학 기상 증착(CVD), 금속 유기 화학 기상 증착(MOCVD), 스퍼터링 또는 물리적 기상 증착(PVD), 원자층 증착(ALD), 플라즈마 기상 증착, 프린팅, 스크린 프린팅, 리소그래피 등) 중 임의의 공정을 이용하여 전도성 필라(25)를 형성하는 것을 포함할 수 있지만, 본 발명의 범위는 이에 한정되지 않는다. 예비 성형된 와이어(예를 들어, 다이 본딩 와이어 등)를 부착함으로써, 임시 또는 영구 마스크(예를 들어, 포토레지스트 마스크, 몰드 재료 마스크 등) 내의 비아 또는 트렌치를 채움으로써 전도성 필라(25)가 또한 형성될 수 있다.
전도성 필라(25)를 형성한 후, 블록(160)은 마스크가 사용된다면 마스크를 벗겨 내거나 제거(예를 들어, 화학적 스트립핑, 애싱(ashing) 등)하는 것을 포함할 수 있다. 부가적으로, 블록(160)은 전도성 필라(25)를 형성하기 위해 이용된 경우 (예를 들어, 화학적 에칭 등에 의하여) 시드층의 적어도 일 부분을 제거하는 것을 포함할 수 있다. 시드층의 에칭 동안, 다른 비-에칭 층 아래의 적어도 시드층의 측면 에지부가, 예를 들어 에칭될 수 있다. 이러한 에칭은, 예를 들어 나머지 비-에칭층(예를 들어, 전도성 필라(25), UBM 구조(26e) 등) 아래에 언더컷(undercut)을 야기할 수 있다. 예를 들어, UBM 구조(26e) 및 각각의 전도성 필라(25)가 모두 동일 시드층 위에 형성된 예시적인 구현예에서, 이러한 시드층의 에칭은 UBM 구조(26e) 아래 및/또는 시드층 상에 형성된 전도성 필라(25) 아래에 언더컷을 초래할 수 있다. 또한, 예를 들어 전도성 필라(25)가 시드층 위에 형성된 예시적인 구현예에서, 이러한 시드층의 에칭은 전도성 필라(25) 아래에 언더컷을 초래할 수 있다.
전도성 필라(25)를 형성한 후, 블록(160)은, 예를 들어 하나 이상의 제2 전자 컴포넌트(22)를 신호 분배 구조(21)에 부착(또는 결합 또는 형성)하는 것을 포함할 수 있다. 제2 전자 컴포넌트(22)는, 예를 들어 제1 전자 컴포넌트(23)에 관하여 본 명세서에서 논의된 컴포넌트 중 임의의 또는 모든 형태의 컴포넌트를 포함할 수 있다. 예를 들어, 예시적인 구현예에서, 제1 전자 컴포넌트(23)는 수동 전자 소자를 포함할 수 있으며, 제2 전자 컴포넌트(22)는 반도체 다이를 포함할 수 있다. 다른 예시적인 구현예에서, 제1 전기 컴포넌트(23)는 반도체 다이를 포함할 수 있으며, 제2 전자 컴포넌트(22)는 반도체 다이를 포함할 수 있다. 또 다른 예시적인 구현예에서, 제1 전자 컴포넌트(23)는 반도체 다이를 포함할 수 있으며, 제2 전자 컴포넌트(22)는 수동 전자 소자를 포함할 수 있다. 또 다른 예시적인 구현예에서, 제1 전자 컴포넌트(23)는 반도체 다이와 수동 컴포넌트 부품 모두를 포함할 수 있으며, 제2 전자 컴포넌트(22)는 반도체 다이와 수동 소자 모두를 포함할 수 있다.
블록(160)은, 예를 들어 신호 분배 구조(21)의 최상단 측(또는 부분)에 제2 전자 컴포넌트(22)를 부착하는 것을 포함할 수 있다. 제2 전자 컴포넌트(22)가 반도체 다이를 포함하는 예시적인 시나리오에서, 제2 전자 컴포넌트(22)는, 예를 들어 (예를 들어, 반도체 회로가 일반적으로 형성된) 다이의 활성측이 (예를 들어, 플립-칩 구성 등의) 신호 분배 구조(21)를 향하고 그리고 다이의 활성측 반대쪽의 다이의 비활성측은 신호 분배 구조(21)에서 먼 쪽을 향하는 방식으로 배향될 수 있다. 이러한 반도체 다이의 활성측은 다이의 반도체 회로에 전기적으로 연결된 다이 본드 패드를 포함할 수 있다. 예를 들어, 도 2f에 도시된 바와 같이, 본드 패드(29/29a) (및/또는 제2 전자 컴포넌트(22)의 하부 측에서 제2 전자 컴포넌트(22)의 다른 상호 접속 터미널)는 대응하는 UBM 구조(26e)(존재한다면) 및/또는 신호 분배 구조(21)의 제2 전도층(26d)의 노출된 부분(예를 들어, 패드, 랜드 등)에 부착될 수 있다. 이러한 부착(또는 접속)은, 예를 들어 전도성 범프(29/29a)(예를 들어, C4 범프, 마이크로 범프, 금속 필라, 전도성 볼 등)로 수행될 수 있다. 블록(160)은 다양한 방식(예를 들어, 매스 리플로우, 열압착 본딩, 직접 금속-대-금속 금속간 접합, 레이저 솔더링, 전도성 에폭시 접합, 전도성 필름 접합 등) 중 임의의 방식으로 제2 전자 컴포넌트(22)를 신호 분배 구조(21)의 최상단 측에 부착하는 것을 포함할 수 있다. 신호 분배 구조(21)는 전도성 필라(들)(25)를 제1 전자 컴포넌트(들)(23) 및/또는 제2 전자 컴포넌트(들)(22)의 패드 또는 터미널에 전기적으로 연결시킬 수 있다.
제2 전자 컴포넌트(22)는 다양한 방식 중 임의의 방식으로 신호 분배 구조(21) 상에 위치될 수 있다. 예를 들어, 제2 전자 컴포넌트(22)는 신호 분배 구조(21)의 중심에 놓일 수 있지만, 또한 측방향으로 오프셋될 수 있다. 또한 예를 들어, 다수의 제2 전자 컴포넌트(22)(제1 전자 컴포넌트(23)와 같이)는 신호 분배 구조(21)에 부착되어 동일한 패키지화된 반도체 장치 내에 포함될 될 수 있다.
전도성 필라(25)(또는 포스트)와 제2 전자 컴포넌트(22)는 다양한 방식 중 임의의 방식으로 배치될 수 있다. 예를 들어, 제2 전자 컴포넌트(22)(또는 다수의 제2 전자 컴포넌트)는 다수의 전도성 필라(25)에 의하여 측면적으로 둘러싸일 수 있다(예를 들어 2개, 3개 또는 4개의 측부가 둘러싸일 수 있다). 다른 예시적인 구현예에서, 하나 이상의 전도성 필라(25)는 동일한 패키지화된 반도체 장치의 제2 전자 컴포넌트(22) 사이에 측면적으로 위치될 수 있다.
예를 들어, 신호 분배 구조(21)에 부착될 때, 제2 전자 컴포넌트(22)는 전도성 필라(25)보다 더 높을 수 있고, 전도성 필라(25)보다 낮을 수 있으며 또는 전도성 필러(25)와 대체로 동일한 높이일 수 있다. 본 명세서에서 논의된 바와 같이, 제2 전자 컴포넌트(22), 전도성 필라(25) 및/또는 제2 인캡슐레이팅 재료(27)의 최상단은 다양한 방식 중 임의의 방식으로 평탄화될 수 있다.
일반적으로, 블록(160)은 신호 분배 구조 상에 하나 이상의 전도성 필라(또는 포스트)를 형성 및/또는 하나 이상의 제2 전자 컴포넌트를 형성하는 것을 포함할 수 있다. 따라서, 본 발명의 범위는 임의의 특정 전도성 필라(들)의 특성 또는 이러한 필라를 형성하는 방식(들)에 의하여 또는 임의의 특정 전자 컴포넌트(들)의 특성 또는 이러한 전자 컴포넌트를 형성(또는 부착)하는 방식(들)에 의해 제한되어서는 안된다.
다음으로 도 1 및 도 2g의 예시적인 구조(200g)를 참조하면, 예시적인 방법(100)은 블록(170)에서 제2 인캡슐레이팅 재료를 형성하는 단계를 포함할 수 있다. 블록(170)은, 예를 들어 블록(130)과 임의의 또는 모든 특성을 공유할 수 있다.
예를 들어, 블록(170)은 신호 분배 구조(21)의 최상단 측, 전도성 필라(25)의 임의의 또는 모든 측면(예를 들어 최상단 측, 측방향 측부, 언더컷에 의하여 노출된 최하부 측 등), 제2 인캡슐레이팅 재료(27) 내의 임의의 또는 모든 제2 전자 컴포넌트(22)(예를 들어, 최상단 측, 컴포넌트와 신호 분배 구조 사이에 갭이 있는 경우, 신호 분배 구조(21)를 최하부 측, 측방향 측부 등)를 덮는 것을 포함할 수 있다. 부가적으로, 제2 인캡슐레이팅 재료(27)는 이미 덮이지 않은 제2 전자 컴포넌트(22)의 본드 패드 또는 범프의 임의의 부분을 덮을 수 있다. 하나 이상의 제2 전자 컴포넌트(22)의 측면들 중 임의의 측면이 제2 인캡슐레이팅 재료(27)로 덮이지 않은 채로 남을 수 있다.
예시적인 구현예에서, 제2 인캡슐레이팅 재료(27)는 신호 분배 구조(21)의 최상단 측(예를 들어, 신호 분배 구조(21)의 최상단 측에서 노출된 임의의 유전체 층 및/또는 전도층)을 덮을 수 있다. 제2 인캡슐레이팅 재료(27)는 또한 제2 전자 컴포넌트(22)(또는 복수의 제2 전자 컴포넌트)의 측방향 측부 및/또는 전도성 필라(25)(또는 복수의 전도성 필라)의 측방향 측부를 전체적으로 또는 부분적으로 덮을 수 있다. 제2 인캡슐레이팅 재료(27)는 또한 제2 전자 컴포넌트(들)(22)의 및/또는 전도성 필라(들)(25)의 최상단 측을 덮도록 형성될 수 있다. 본 명세서 내의 도 2g 및 다른 도면은 신호 분배 구조(21)의 최상단 측만을 덮는 제2 인캡슐레이팅 재료(27)를 나타내고 도시하지만, (예를 들어, 웨이퍼 또는 패널 또는 다른 세트의 이러한 전자 장치로부터의 전자 장치의 분리에 이어서) 제2 인캡슐레이팅 재료(27)는 또한 신호 분배 구조(21)의 및/또는 제1 인캡슐레이팅 재료(26)의 측방향 측부를 덮도록 형성될 수 있다는 점이 이해되어야 한다.
제2 인캡슐레이팅 재료(27)는 또한 제2 전자 컴포넌트(22)를 언더필(underfill)할 수 있으며, 및/또는 제2 인캡슐레이팅 재료(27)와 별개의 언더필이 제2 전자 컴포넌트(22)의 부착 동안 및/또는 부착 후에 도포될 수 있다. 예를 들어, 이러한 언더필은 다양한 형태의 재료, 예를 들어, 에폭시, 열가소성 재료, 열경화성 재료, 폴리이미드, 폴리우레탄, 중합체 재료, 충진된 에폭시, 충진된 열가소성 재료, 충진된 열경화성 재료, 충진된 폴리이미드, 충전된 폴리우레탄, 충진된 중합체 재료, 플럭싱 언더필(fluxing underfill) 및 이들의 균등물 중 임의의 재료를 포함하지만, 이에 한정되는 것은 아니다. 이러한 언더필링은 미리 도포된 언더필을 이용한 모세관 언더필 공정을 이용하여 수행될 수 있다. 예를 들어, 본 명세서에서 논의된 임의의 전자 컴포넌트는 유사하게 언더필(underfilled) 될 수 있다.
블록(170)은 다양한 방식 중 임의의 방식으로 제2 인캡슐레이팅 재료(27)를 형성하는 단계를 포함할 수 있으며, 이 방식의 비제한적인 예가 본 명세서 내에 제공된다. 예를 들어, 블록(270)은 압축 성형, 트랜스퍼 성형, 액체 인캡슐런트 성형, 진공 적층, 페이스트 프린팅, 필름 보조 성형 등 중 하나 이상을 이용하여 제2 인캡슐레이팅 재료(27)를 형성하는 것을 포함할 수 있다. 또한, 예를 들어 블록(170)은 스핀 코팅, 스프레이 코팅, 프린팅, 소결, 열산화, 물리적 기상 증착(PVD), 화학 기상 증착(CVD), 금속 유기 화학 기상 증착(MOCVD), 원자층 증착(ALD), 저압 화학 기상 증착(LPCVD), 플라즈마 강화 화학 기상 증착(PECVD), 플라즈마 기상 증착(PVD), 시트 적층, 기화 중 하나 이상을 이용하여 제2 인캡슐레이팅 재료(27)를 형성하는 것을 포함할 수 있다.
제2 인캡슐레이팅 재료(27)는 다양한 인캡슐레이팅 재료 중 하나 이상을 포함할 수 있으며, 이들의 비제한적인 예가 본 명세서에 제공된다. 예를 들어, 제2 인캡슐레이팅 재료(27)는 다양한 인캡슐레이팅 또는 성형 재료(예를 들어, 수지, 폴리머, 폴리머 복합 재료, 충진제를 갖는 폴리머, 에폭시 수지, 충진제를 갖는 에폭시 수지, 충진제를 갖는 에폭시 아크릴레이트, 실리콘 수지, 이들의 조합, 그들의 등가물 등) 중 임의의 재료를 포함할 수 있다. 또한, 예를 들어, 제2 인캡슐레이팅 재료(27)는 다양한 유전 재료, 예를 들어 무기 유전 재료(예를 들어, Si3N4, SiO2, SiON, SiN, 산화물, 질화물, 이들의 조합, 이들의 균등물 등) 및/또는 유기 유전 재료(예를 들어, 폴리머, 폴리이미드(PI), 벤조시클로부텐(BCB), 폴리 벤즈옥사졸(PBO), 비스말레이미드 트리아진(BT), 성형 재료, 페놀 수지, 에폭시, 실리콘, 아크릴레이트 폴리머, 이들의 조합, 이들의 등가물 등) 중 임의의 유전 재료를 포함할 수 있다.
제2 인캡슐레이팅 재료(27)(또는 그것의 형성)는 제1 인캡슐레이팅 재료(26)와 임의의 또는 모든 특성을 공유할 수 있다. 그러나, 본 발명의 범위는 이렇게 제한되지 않는다. 예를 들어, 블록(170)은 블록(130)이 제1 인캡슐레이팅 재료(26)를 형성하는 방식과 다른 방식으로 제2 인캡슐레이팅 재료(27)를 형성하는 것을 포함할 수 있다. 또한, 예를 들어 제2 인캡슐레이팅 재료(27)는 제1 인캡슐레이팅 재료(26)와 다른 유형의 재료일 수 있다.
다음으로 도 1 그리고 도 2h의 예시적인 구조(200h)를 참고하면, 블록(180)에서의 예시적인 방법(100)은 블록(170)에서 인캡슐레이트된 바와 같은 조립체를 얇게(또는 평탄화)하는 것을 포함할 수 있다.
예를 들어, 블록(180)은 제2 인캡슐레이팅 재료(27)의 최상단 측을 원하는 두께로 얇게 또는 평탄화(예를 들어, 기계적 연마, 화학적 에칭, 쉐이빙(shaving) 또는 쉐어링(shearing), 박리, 이들의 임의의 조합 등)하는 것을 포함할 수 있다. 블록(180)은 또한 예를 들어 제2 블록(180)은 또한, 예를 들어 제2 전자 컴포넌트(22)(또는 다수의 제2 전자 컴포넌트) 및/또는 전도성 필라(25)(또는 다수의 전도성 필라)를 얇게(예를 들어, 기계적 연마, 화학적 에칭, 쉐이빙, 박리 및 그들의 임의의 조합 등)하는 것을 포함할 수 있다. 도 2h에 도시된 예시적인 구현예에서, 블록(180)은 제2 인캡슐레이팅 재료(27), 제2 전자 컴포넌트(들)(22) 및/또는 전도성 필라(들)(25)의 동일 평면 상의 최상단 표면을 야기하는 방식으로 박화(thinning)을 수행하는 것을 포함한다. 따라서, 제2 전자 컴포넌트(들)(22) 및 전도성 필라(들)(25)의 적어도 각각의 최상단 표면(및/또는 적어도 측방향 측표면의 상부)은 제2 인캡슐레이팅 재료(27)의 최상단 표면으로부터(또는 에서) 노출된다. 예시적인 구현예가 제2 인캡슐레이팅 재료(27)로부터 노출된 제2 전자 컴포넌트(22)의 최상단 측을 보여주고 있지만, 그러한 노출은 필수적이 아니라는 점을 주목하자. 예를 들어, 다양한 구현예에서, 제2 전자 컴포넌트(22)의 최상단 측을 덮고 있는 제2 인캡슐레이팅 재료(27)의 얇은 층이 남아있을 수 있다.
다양한 예시적인 구현예에서, 블록(110 내지 180)(및/또는 결과적인 구조)은 2016년 8월 11일자에 출원된, 발명의 명칭이 "반도체 패키지 및 그의 제조 방법"인 미국특허출원 제14/823,689호에 나타나 있는 일반적으로 유사한 블록(및/또는 결과적인 구조)과 임의의 또는 모든 특징을 공유할 수 있다. 여기서, 위 특허출원의 전체 내용은 모든 목적을 위해 본 명세서에 참고로 인용되어 있다.
다음으로 도 1 및 도 2i의 예시적인 구조(200i)를 참조하면, 예시적인 방법(100)은 블록(190)에서 제2 신호 분배 구조 및 상호 접속 구조를 형성하는 것을 포함할 수 있다. 블록(190)은 다양한 방식 중 임의의 방식으로 이러한 동작들을 수행하는 것을 포함할 수 있으며, 이 방식의 비제한적인 예가 본 명세서에 제공된다.
블록(190)은, 예를 들어 블록(150)과 임의의 또는 모든 특성을 공유할 수 있다. 도 2i에 나타나 있는 예시적인 구현예(200i)에서, 블록(190)은 제2 인캡슐레이팅 재료(27), 전도성 필라(들)(25) 및/또는 제2 전자 컴포넌트(들)(22) 상에 유전체 층(63)을 형성하는 것을 포함한다. 유전체 층(63)(및 그의 형성)은, 예를 들어 본 명세서에서 논의된 임의의 유전체 층(및 그의 형성)과 개구의 형성을 포함하는 임의의 또는 모든 특성을 공유할 수 있다.
예시적인 유전체 층(63)이 전도성 필라(25)의 최상단의 적어도 중심 영역을 노출시키는 개구부를 갖는 것으로 나타나 있다. 블록(190)은, 예를 들어 다양한 방식 중 임의의 방식으로 이러한 개구를 형성하는 것을 포함할 수 있으며, 이 방식의 다양한 예는 본 명세서에 (예를 들어, 블록(150)의 설명에) 제공된다.
블록(190)은, 예를 들어 (예를 들어, 유전체 층(63)을 관통한 각각의 개구를 통해) 전도성 필라(25)의 최상단 상에 및/또는 (예를 들어, 유전체 층(63)을 관통한 각각의 개구를 둘러싸는) 유전체 층(63)의 부분 상에 상호 접속 구조(24)를 형성하는 것을 포함할 수 있다.
상호 연결 구조(24)는 다양한 특성 중 임의의 특성을 포함할 수 있다. 예를 들어, 상호 연결 구조(24)는 전도성 볼 또는 범프(예를 들어, 솔더 볼 또는 범프, 웨이퍼 범프, 고형 코어 또는 구리 코어 솔더 볼 등)를 포함할 수 있다. 예를 들어, 솔더 볼(solder ball) 또는 범프(bump)를 포함하는 예시적인 구현에서, 이러한 볼 및 범프는 주석, 은, 납, Sn-Pb, Sn37-Pb, Sn95-Pb, Sn-Pb-Ag, Sn-Pb-Bi, Sn-Cu, Sn-Ag, Sn-Au, Sn-Bi, Sn-Ag-Cu, Sn-Ag-Bi, Sn-Zn, Sn-Zn-Bi, 이들의 조합, 이들의 등가물 등을 포함할 수 있으나, 본 발명의 범위는 이에 제한되지 않는다. 상호 연결 구조(24)는 또한 전도성 필라 또는 포스트, 와이어, 랜드(land) 등을 포함할 수 있으며, 이들은 예를 들어 본 명세서에서 설명된 임의의 전도성 재료(예를 들어, 금속, 전도성 접착제 등) 중 임의의 재료를 포함할 수 있다.
상호 접속 구조(24)는 임의의 또는 다양한 구성으로 구성될 수 있다. 예를 들어, 상호 연결 구조(24)는 볼 그리드 어레이 구성, 랜드 그리드 어레이 구성 등으로 구성될 수 있다. 상호 접속 구조(들)(24)는, 예를 들어 반도체 패키지 주위의 주변부 주위에 (예를 들어, 제2 전자 컴포넌트(들)(22) 및/또는 제1 전자 컴포넌트(들)(23)의 풋프린트(footprint)(또는 아웃라인)를 둘러싸면서) 배치될 수 있다. (예를 들어, 매트릭스/어레이의 적어도 일 부분이 제2 전자 컴포넌트(들)(22) 및/또는 제1 전자 컴포넌트(들)(23)의 풋프린트 내에 있는 경우) 상호 연결 구조(24)는 또한, 예를 들어 행/열 매트릭스 어레이로 배열될 수 있다.
블록(190)은 다양한 방식 중 임의의 방식으로 이러한 상호 접속 구조(24)를 형성(또는 부착)하는 것을 포함할 수 있으며, 이 방식의 비제한적인 예가 본 명세서에 제공된다. 예를 들어, 블록(190)은 볼-드롭 핑(ball-dropping), 범핑(bumping), 금속-도금, 페이스트 및 리플로우(reflowing) 등에 의하여 이러한 상호 접속 구조(24)를 형성(또는 부착)하는 것을 포함할 수 있다. 예를 들어, 블록(190)은 전도성 필라(25)의 종단(또는 제2 신호 분배 구조의 노출된 전도체 또는 패드 또는 랜드 또는 UBM 구조) 상에 전도성 볼을 떨어뜨리는 것을 포함할 수 있다.
도시되지는 않았지만, 블록(190)은, 예를 들어 상호 연결 구조(24)들 사이에 부가적인 컴포넌트(예를 들어, 수동 컴포넌트, 능동 컴포넌트 등)를 측방향적으로 형성(또는 부착)하는 것을 포함할 수 있다. 예시적인 구현예에서, 그러한 컴포넌트는 상호 접속 구조(24)보다 작은 높이를 가질 수 있다. 예를 들어, 이러한 컴포넌트는 솔더 볼 전도성 상호 접속 구조(24)보다 작은 높이, 솔더 볼 상호 접속 구조(24) 등의 고형 코어(예를 들어, 구리 코어 등)보다 작은 높이를 가질 수 있다. 이러한 구현예에서, 상호 접속 구조(24)는 스탠드오프(standoff)를 제공하여 상호 접속 구조(24)가 다른 기판 또는 컴포넌트에 부착될 때 이러한 컴포넌트를 위한 공간을 유지할 수 있다.
다음으로 도 1 및 도 2i의 예시적인 구조(200i)를 참조하면, 예시적인 방법(100)은 블록(195)에서 웨이퍼 또는 패널 또는 그렇지 않으면 연결된 다수의 전자 패키지로부터 전자 패키지를 개별화(singulating)하는 것을 포함할 수 있다. 블록(195)은 다양한 방식 중 임의의 방식으로 이러한 개별화를 수행하는 것을 포함할 수 있으며, 이 방식의 비제한적인 예가 본 명세서 내에 제공된다.
예를 들어, 예시적인 방법(100)의 블록 중 임의의 블록 또는 모든 블록은 웨이퍼 또는 패널 레벨에서, 예를 들어 동시에 복수의 반도체 장치(또는 패키지)를 형성함으로써 수행될 수 있다. 웨이퍼 또는 패널은 그 후, 예를 들어 개개의 패키지로 개별화될 수 있다. 이러한 개별화는, 예를 들어, 기계적 절단(예를 들어, 소잉(sawing), 절단, 연마, 스냅핑(snapping) 등), 에너지 절단(예를 들어, 레이저 절단, 플라즈마 절단 등), 화학 절단(예를 들어, 에칭, 용해 등) 등 중 임의의 하나 이상에 의하여 수행될 수 있다. 예시적인 구현에서, 이러한 개별화는 반도체 장치(또는 패키지)의 동일 평면 상의 측방향 측표면들을 형성할 수 있다. 예를 들어, 제1 인캡슐레이팅 재료(26), 제1 신호 분배 구조(21), 제2 인캡슐레이팅 재료(27) 및 제2 신호 분배 구조(25)의 하나 이상의 측방향 측표면은 개별화된 반도체 장치(또는 패키지)의 하나 이상의 측방향 측부 상에서 동일 평면 상에 있을 수 있다.
도 3a는 본 발명의 다양한 양태에 따른 예시적인 반도체 장치(300)의 횡단면도, 그리고 도 3b는 본 발명의 다양한 양태에 따른 예시적인 반도체 장치(300)의 저면도이다. 도 3a 및 도 3b에 도시된 예시적인 반도체 장치는, 예를 들어 도 2a 내지 도 2i에 도시되고 본 명세서에서 설명된 바와 같은 도 1의 예시적인 방법(100)을 구현함으로써 얻어질 수 있다.
예를 들어, 예시적인 반도체 장치(300; 또는 패키지)는 도 2i에 도시된 최종 반도체 장치(200i)와 임의의 또는 모든 특성을 공유할 수 있다. 본 개시의 범위를 벗어나지 않으면서 예시적인 패키지(300)에 대해 다른 방법 단계, 예를 들어 컴포넌트의 추가 또는 제거 등이 수행될 수 있다. 예시적인 반도체 장치(300)(또는 본 명세서에서 논의된 임의의 장치)는 반도체 패키지, 전자 장치, 전자 패키지, 장치, 패키지 등으로 지칭될 수 있다.
본 명세서에서, 예를 들어 예시적인 방법(100)의 블록(190)의 설명에서 논의된 바와 같이, 전도성 필라(25) 및/또는 그에 결합된 상호 접속 구조(24)는 다양한 방식 중 임의의 방식으로 배열될 수 있다. 예시적인 구현예에서, 도 3a 및 도 3b에 나타나 있는 바와 같이, 전도성 필라(25) 및 상호 연결 구조(24)는 제2 전자 컴포넌트(22)의 풋프린트(또는 아웃라인)의 주변부 주위에 배치될 수 있다. 예를 들어, 이러한 예시적인 구성에서, 제2 전자 컴포넌트(22)의 풋프린트(또는 아웃라인) 내의 위치에 대한 상호 접속 구조(24)의 팬인(fan-in)이 없을 수 있다. 예를 들어, 도 3a 및 도 3b에 나타나 있는 바와 같이, 제2 전자 컴포넌트(22) 바로 아래에 상호 접속 구조(24)가 존재하지 않는다.
그러나, 본 명세서에서 (예를 들어, 예시적인 방법(100)의 블록(190)의 논의에서) 논의된 바와 같이, (전도성 재료로 채워진 개구를 갖는 유전체 층(63)으로서 도 2i 및 도 3a에 도시된) 제2 신호 분배 구조는 임의의 수의 유전체 층 및/또는 전도층을 포함할 수 있다. 예를 들어, 제2 신호 분배 구조는 블록(150)에서 형성된 신호 분배 구조(21)와 임의의 또는 모든 특성을 공유할 수 있다.
예를 들어, 다음으로 도 1 및 도 4a의 예시적인 구조(400a)를 참조하면, 예시적인 방법(100)은 블록(190)에서 제2 신호 분배 구조(31)를 형성하는 것을 포함할 수 있다. 제2 신호 분배 구조(31)(및/또는 그의 형성)는 제1 신호 분배 구조(21)(및/또는 그 형성)와 임의의 또는 모든 특성을 공유할 수 있다. 예시적인 제2 신호 분배 구조(31)는, 예를 들어 복수의 유전체 층 및 복수의 전도층(예를 들어, 패드 또는 랜드층, 트레이스층, UBM 층 등)을 포함한다.
예를 들어, 유전체 층(63)에 더하여, 제2 신호 분배 구조(31)는 제1 유전체 층(31a), 제1 전도층(31b), 제2 유전체 층(31c), 제2 전도층(32b) 및 UBM 구조(32e)(또는 대안적으로 패드)를 포함할 수 있다. 예를 들어, 제1 전도층(31b)은 유전체 층(63)의 개구를 통하여 전도성 필라(25)에 연결될 수 있다. 그 후, 임의의 수의 전도층 및 유전체 층이 형성되어 신호 분배 구조(31)를 형성할 수 있다. 이러한 전도층(예를 들어, 제1 전도층(31b), 제2 전도층(31d) 등)은 반도체 장치의 풋프린트 상의 임의의 위치에서 전도성 필라(25)로/전도성 필라(25)에서 반도체 장치의 풋 프린트 상의 임의의 위치로 각각의 신호를 분배할 수 있다.
또한, 예를 들어, 다음으로 도 1 및 도 4b의 예시적인 구조(440b)를 참조하면, 예시적인 방법(100)은 블록(190)에서, 제2 신호 분배 구조(31)에 (예를 들어, 패드, 랜드, UBM 구조 등에) 부착된 상호 접속 구조(34)를 형성하는 것을 포함할 수 있다.
도 5a는 본 발명의 다양한 양태에 따른 예시적인 반도체 장치(500)의 단면도를 나타내고 있으며, 도 5b는 본 발명의 다양한 양태에 따른 예시적인 반도체 장치(500)의 저면도를 나타낸다. 도 5a 및 도 5b에 나타나 있는 예시적인 반도체 장치(500)는, 예를 들어 도 2a 내지 도 2i 그리고 도 4a 및 도 4b에 도시되고 본 명세서에서 논의된 바와 같은 도 1의 예시적인 방법(100)을 구현함으로써 얻어질 수 있다.
예를 들어, 예시적인 반도체 장치(500)(또는 패키지)는 도 4b에 도시된 최종 반도체 장치(400b) 및 도 2i에 도시된 최종 반도체 장치(200i)와 임의의 또는 모든 특성을 공유할 수 있다. 본 발명의 범위를 벗어나지 않고 다른 방법 단계, 예를 들어 컴포넌트 추가 또는 제거 등이 예시적인 패키지(500)에서 수행될 수 있다. 예시적인 반도체 장치(500)(또는 본 명세서에서 논의된 임의의 장치)는 반도체 패키지, 전자 장치, 전자 패키지, 장치, 패키지 등으로 지칭될 수 있다.
본 명세서에서, 예를 들어 방법(100)의 블록(190)의 설명에서 논의된 바와 같이, 전도성 필라(25) 및/또는 그에 결합된 상호 접속 구조(24)는 다양한 구성 중 임의의 구성으로 배열될 수 있다. 도 5a 및 도 5b에 나타나 있는 바와 같이 하나의 그러한 예에서, 전도성 필라(25)는 제2 전자 컴포넌트(22)의 풋프린트(또는 아웃라인)의 주변부 주위에 배치될 수 있다. 예를 들어, 이러한 예시적인 구성에서, 예를 들어 제2 신호 분배 구조(31)가 제2 전자 컴포넌트(22)의 풋프린트(또는 아웃라인) 내의 위치에 팬-인을 제공하는 상호 접속 구조(24)의 완전한 매트릭스가 있을 수 있다. 예를 들어, 도 5a에 나타나 있는 바와 같이, 상호 접속 구조(34)의 일부는 제2 전자 컴포넌트(22) 바로 아래에 있으며, 상호 접속 구조(34)의 일부는 제2 전자 컴포넌트(22) 바로 아래에 있지 않다. 예를 들어, 상호 연결 구조(34) 중 일부는 각각의 전도성 필라(25)의 바로 아래에 있을 수 있으며, 상호 연결 구조(34)의 일부는 각각의 전도성 필라(25)로부터 측 방향으로 오프셋될 수 있다.
요약하면, 본 발명의 다양한 양태들은 반도체 장치 및 반도체 장치 방법을 제공한다. 비제한적인 예로서, 본 발명의 다양한 양태는 다수의 인캡슐레이팅층 및 다수의 신호 분배 구조를 포함하는 반도체 장치 및 그 제조 방법을 제공한다. 앞에서의 설명은 특정한 양태 및 예를 참조하여 설명되었으나, 본 발명의 범위를 벗어나지 않고 다양한 변경이 이루어질 수 있으며 등가물이 대체될 수 있다는 점이 당업자에 의하여 이해될 것이다. 또한, 많은 변형이 본 발명의 범위를 벗어나지 않고 본 발명의 교시에 특별한 상황 또는 재료에 적응하도록 이루어질 수 있다. 따라서, 본 발명이 개시된 특별한 예(들)에 한정되지 않고, 본 발명이 첨부된 청구범위의 범위 내에 포함되는 모든 예를 포함하는 것으로 의도된다.

Claims (26)

  1. 최상단 측, 최하부 측 및 다수의 측방향 측부를 가지며, 제1 유전체 층과 제1 전도층을 포함하는 제1 신호 분배 구조(SDS);
    제1 신호 분배 구조의 최상단 측에 결합된 제1 전자 컴포넌트;
    제1 신호 분배 구조의 최상단 측의 적어도 일 부분과 제1 전자 컴포넌트의 적어도 일 부분을 덮는 제1 인캡슐레이팅 재료;
    제1 신호 분배 구조의 최하부 측에 결합되고 제1 전자 컴포넌트 바로 아래에 위치된 반도체 다이;
    제1 신호 분배 구조의 최하부 측에 결합되고 반도체 다이 주변에 측방향적으로 위치된 전도성 필라들; 및
    제1 신호 분배 구조의 최하부 측의 적어도 일 부분, 반도체 다이의 적어도 일 부분 및 전도성 필라들의 적어도 일 부분을 덮는 제2 인캡슐레이팅 재료를 포함하고,
    제1 신호 분배 구조를 통한 전도성 경로가 제1 전자 컴포넌트의 전도성 단자를 반도체 다이의 전도성 단자에 연결하는 반도체 장치.
  2. 삭제
  3. 제1항에 있어서,
    각각의 전도성 필라들의 최상단 측 그리고 제2 인캡슐레이팅 재료의 최상단 측은 동일 평면에 있는 반도체 장치.
  4. 제1항에 있어서,
    제2 인캡슐레이팅 재료의 최하부 측 상에 하부 유전체 층을 더 포함하되;
    하부 유전체 층은 각각의 전도성 필라들의 최하부 측의 제1 부분과 접촉하고; 그리고
    하부 유전체 층은 다수의 개구들을 포함하고, 각각의 개구들은 하부 유전체 층을 통하여 각각의 전도성 필라들의 최하부 측의 제2 부분을 노출시키는 반도체 장치.
  5. 제4항에 있어서,
    다수의 전도성 볼들을 더 포함하되;
    각각의 전도성 볼들은 각각의 개구들을 통하여 각각의 전도성 필라들에 연결된 반도체 장치.
  6. 삭제
  7. 제1항에 있어서,
    제2 신호 분배 구조를 포함하고; 그리고
    제2 인캡슐레이팅 재료의 최하부 측은 제2 신호 분배 구조의 최상단 측 상에 있고; 그리고
    각각의 전도성 필라들의 최하부 측은 제2 인캡슐레이팅 재료의 최하부 측과 같은 평면에 있는 반도체 장치.
  8. 제7항에 있어서,
    제2 신호 분배 구조의 최하부 측에 결합된 다수의 전도성 볼들을 포함하고;
    제2 신호 분배 구조는 각각의 전도성 필라들의 최하부 측의 제1 부분과 접촉하는 제1 유전체 층 및 각각의 전도성 필라들의 최하부 측의 제2 부분과 접촉하는 제1 전도층을 포함하고, 그리고
    제2 신호 분배 구조는 적어도 제1 전도층을 통하여 다수의 전도성 볼들 각각을 각각의 전도성 필라들에 연결시키는 반도체 장치.
  9. 제7항에 있어서,
    제1 신호 분배 구조의 측방향 측부 중 하나는 제1 인캡슐레이팅 재료의 각각의 측방향 측부, 제2 인캡슐레이팅 재료의 각각의 측방향 측부 및 제2 신호 분배 구조의 각각의 측방향 측부와 동일 평면에 있는 반도체 장치.
  10. 최상단 측, 최하부 측 및 최상단 측과 최하부 측 사이에서 연장된 다수의 측방향 측부를 갖는 제1 신호 분배 구조;
    제1 신호 분배 구조의 최상단 측에 결합된 제1 전자 컴포넌트;
    제1 신호 분배 구조의 최상단 측의 적어도 일 부분과 제1 전자 컴포넌트의 적어도 일 부분을 덮는 제1 인캡슐레이팅 재료;
    제1 신호 분배 구조의 최하부 측에 결합되고 제1 전자 컴포넌트 아래에 위치된 제2 전자 컴포넌트;
    제1 신호 분배 구조의 최하부 측에 결합된 전도성 필라들;
    제1 신호 분배 구조의 최하부 측의 적어도 일 부분, 제2 전자 컴포넌트의 적어도 일 부분 및 각각의 전도성 필라들의 적어도 일 부분을 덮는 제2 인캡슐레이팅 재료; 및
    최상단 측, 최하부 측 및 최상단 측과 최하부 측 사이에서 연장된 다수의 측방향 측부를 갖는 제2 신호 분배 구조를 포함하고,
    제1 신호 분배 구조는 제1 유전체 층, 제2 유전체 층, 및 제1 전도층을 포함하고;
    제1 유전체 층의 최하부 측은 제2 인캡슐레이팅 재료의 최상단 측 상에 있고 각각의 전도성 필라들의 최상단 측의 제1 부분과 접촉하며;
    제1 전도층의 최하부 측은 각각의 전도성 필라들의 최상단 측의 제2 부분과 접촉하며; 그리고
    제2 유전체 층의 최하부 측은 제1 유전체 층의 최상단 측에 있는 반도체 장치.
  11. 삭제
  12. 제10항에 있어서,
    각각의 전도성 필라들의 최상단 측 그리고 제2 인캡슐레이팅 재료의 최상단 측은 동일 평면에 있는 반도체 장치.
  13. 삭제
  14. 제10항에 있어서,
    제2 신호 분배 구조의 최하부 측에 결합된 다수의 전도성 볼들을 포함하고;
    제2 신호 분배 구조는 다수의 전도성 볼들 각각으로부터 각각의 전도성 필라들까지 각각 전도성 경로를 제공하는 반도체 장치.
  15. 제10항에 있어서,
    제2 신호 분배 구조의 최하부 측에 결합되고 제2 전자 컴포넌트의 풋프린트 밖에 측방향적으로 위치된 다수의 전도성 볼을 더 포함하고; 그리고
    제2 신호 분배 구조는 다수의 전도성 볼 각각으로부터 각각의 전도성 필라들까지 각각 전도성 경로를 제공하는 반도체 장치.
  16. 삭제
  17. 삭제
  18. 최상단 측, 최하부측 및 다수의 측방향 측부를 가지며 제1 유전체 층과 제2 전도층을 포함하는 제1 신호 분배 구조(SDS)를 제공하며;
    제1 신호 분배 구조의 최상단 측에 결합된 제1 전자 컴포넌트를 제공하고;
    제1 신호 분배 구조의 최상단 측의 적어도 일 부분과 제1 전자 컴포넌트의 적어도 일 부분을 덮는 제1 인캡슐레이팅 재료를 제공하며;
    제1 신호 분배 구조의 최하부 측에 결합되고 제1 전자 컴포넌트 바로 아래에 위치된 반도체 다이를 제공하고;
    제1 신호 분배 구조의 최하부 측에 결합되고 반도체 다이 주변에 측방향적으로 위치된 전도성 필라들을 제공하며;
    제1 신호 분배 구조의 최하부 측의 적어도 일 부분, 반도체 다이의 적어도 일 부분 및 전도성 필라의 적어도 한 부분을 덮는 제2 인캡슐레이팅 재료를 제공하고; 그리고
    제1 전자 컴포넌트의 전도성 단자와 반도체 다이의 전도성 단자 사이에 제1 신호 분배 구조를 통한 전도성 경로를 제공하는 것을 포함하는 반도체 장치 제조 방법.
  19. 제18항에 있어서,
    제2 인캡슐레이팅 재료의 최하부 측 상에 하부 유전체 층을 제공하되;
    하부 유전체 층은 각각의 전도성 필라들의 최하부 측의 제1 부분에 접촉하고, 그리고 하부 유전체층은 다수의 개구들을 포함하며, 각각의 개구들은 하부 유전체 층을 통하여 각각의 전도성 필라들의 최하부 측의 제2 부분을 노출시키며, 그리고
    다수의 전도성 볼들을 제공하되, 각각의 전도성 볼들은 각각의 개구들을 통하여 각각의 전도성 필라들과 연결된 반도체 장치 제조 방법.
  20. 제18항에 있어서,
    제2 인캡슐레이팅 재료의 최하부 측 상에 제2 신호 분배 구조를 제공하고; 및
    제2 신호 분배 구조의 최하부 측에 결합된 다수의 전도성 볼들을 제공하는 것을 포함하되, 제2 신호 분배 구조는 다수의 전도성 볼들 각각으로부터 각각의 전도성 필라들까지 전도성 경로를 제공하는 반도체 장치 제조 방법.
  21. 제1항에 있어서,
    최상단 측에 결합된 제2 전자 컴포넌트를 포함하고; 그리고
    제1 신호 분배 구조를 통한 제2 전도성 경로는 제2 전자 컴포넌트의 전도성 단자를 반도체 다이의 제2 전도성 단자에 연결하는 반도체 장치.
  22. 제21항에 있어서,
    제1 전자 컴포넌트의 풋프린트는 반도체 다이의 풋프린트와 중첩되고; 그리고
    제2 전자 컴포넌트의 풋프린트는 반도체 다이의 풋프린트와 중첩되는 반도체 장치.
  23. 제21항에 있어서,
    반도체 다이를 제1 신호 분배 구조에 연결하는 언더 범프 금속화 구조를 더 포함하는 반도체 장치.
  24. 제21항에 있어서,
    제1 신호 분배 구조는 제1 유전체 층 및 제1 전도층을 포함하고;
    제1 유전체 층의 최하부 측은 제2 인캡슐레이팅 재료의 최상단 측 상에 있고 각각의 전도성 필라들의 최상단 측의 제1 부분과 접촉하고; 그리고
    제1 전도층의 최하부 측은 각각의 전도성 필라들의 최상단 측의 제2 부분과 접촉하는 반도체 장치.
  25. 제24항에 있어서,
    제1 신호 분배 구조는 제2 유전체 층을 포함하고; 그리고
    제1 인캡슐레이팅 재료의 최하부 측은 제2 유전체 층의 최상단 측 상에 있는 반도체 장치.
  26. 제10항에 있어서,
    제2 신호 분배 구조의 최하부 측에 결합되는 다수의 전도성 볼들을 포함하고;
    제2 신호 분배 구조는 각각 다수의 전도성 볼로부터 각각의 전도성 필라들까지 전도성 경로를 제공하고; 그리고
    다수의 전도성 볼은 제2 전자 컴포넌트의 풋프린트 외부에 측방향으로 위치된 제1 전도성 볼 및 제2 전자 컴포넌트의 풋프린트 내에 측방향으로 위치된 제2 전도성 볼을 포함하는 반도체 장치.
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