KR102436567B1 - 마이크로 수평형 vcsel 칩, vcsel 어레이 및 그의 제조방법 - Google Patents
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Abstract
마이크로 수평형 VCSEL 칩, VCSEL 어레이 및 그의 제조방법을 개시한다.
본 실시예의 일 측면에 의하면, 복수의 DBR(Distributed Bragg Reflector) 페어를 포함하는 제1 반사부와 복수의 DBR 페어를 포함하는 제2 반사부와 상기 제1 반사부 및 상기 제2 반사부의 사이에 위치하여, 상기 제1 반사부 및 상기 제2 반사부 중 어느 하나에서 생성된 정공과 나머지 하나에서 생성된 전자가 재결합되는 캐비티층과 상기 캐비티층 및 상기 제1 반사부나 상기 제2 반사부 사이에 위치하여, 출력될 레이저의 특성 및 개구부의 직경을 결정하는 산화막층과 상기 제2 반사부의 일 DBR 페어 내 형성되는 컨택층과 상기 제1 반사부와 접촉하여, 상기 제1 반사부로 전원이 공급될 수 있도록 하는 제1 메탈층과 상기 컨택층과 접촉하여, 상기 제2 반사부로 전원이 공급될 수 있도록 하는 제2 메탈층과 상기 제2 반사부의 하단에 위치하여, 식각과정 상에서 상기 제2 반사부에 발생할 수 있는 손상을 방지하는 식각 방지층 및 상기 제1 반사부, 상기 제2 반사부, 상기 캐비티층, 상기 산화막층, 상기 컨택층 및 상기 식각 방지층을 외부로부터 보호하는 패시베이션 층을 포함하는 것을 특징으로 하는 VCSEL 칩을 제공한다.
본 실시예의 일 측면에 의하면, 복수의 DBR(Distributed Bragg Reflector) 페어를 포함하는 제1 반사부와 복수의 DBR 페어를 포함하는 제2 반사부와 상기 제1 반사부 및 상기 제2 반사부의 사이에 위치하여, 상기 제1 반사부 및 상기 제2 반사부 중 어느 하나에서 생성된 정공과 나머지 하나에서 생성된 전자가 재결합되는 캐비티층과 상기 캐비티층 및 상기 제1 반사부나 상기 제2 반사부 사이에 위치하여, 출력될 레이저의 특성 및 개구부의 직경을 결정하는 산화막층과 상기 제2 반사부의 일 DBR 페어 내 형성되는 컨택층과 상기 제1 반사부와 접촉하여, 상기 제1 반사부로 전원이 공급될 수 있도록 하는 제1 메탈층과 상기 컨택층과 접촉하여, 상기 제2 반사부로 전원이 공급될 수 있도록 하는 제2 메탈층과 상기 제2 반사부의 하단에 위치하여, 식각과정 상에서 상기 제2 반사부에 발생할 수 있는 손상을 방지하는 식각 방지층 및 상기 제1 반사부, 상기 제2 반사부, 상기 캐비티층, 상기 산화막층, 상기 컨택층 및 상기 식각 방지층을 외부로부터 보호하는 패시베이션 층을 포함하는 것을 특징으로 하는 VCSEL 칩을 제공한다.
Description
본 발명은 수평형 마이크로 VCSEL, 그를 포함하는 VCSEL 어레이 및 VCSEL 어레이를 제조하는 방법에 관한 것이다.
이 부분에 기술된 내용은 단순히 본 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.
일반적으로, 반도체 레이저 다이오드는 측면 발광 레이저 다이오드(EEL, Edge Emitting Laser Diode, 이하 'EEL'로 약칭함) 및 수직 공진형 표면 발광 레이저 다이오드(VCSEL: Vertical Cavity Surface Emitting Laser, 이하 'VCSEL'로 약칭함)를 포함한다. EEL은 소자의 적층면과 평행 방향을 이루는 공진구조를 갖기 때문에, 레이저 빔을 적층면과 평행한 방향으로 발진시키며, VCSEL은 소자의 적층면과 수직 방향인 공진구조를 가짐으로써, 레이저 빔을 소자의 적층면과 수직 방향으로 발진시킨다.
VCSEL은 EEL에 비해 광 이득 길이(Gain Length)가 짧아, 저전력 구현이 가능하며, 고밀도 집적화가 가능하므로 대량 생산에 유리하다는 장점이 있다. 또한, VCSEL은 단일 종단 모드(Single Longitudinal Mode)로 레이저 빔을 발진시킬 수 있으며, 웨이퍼 상에서의 테스트가 가능하다. 더욱이, VCSEL은 고속 변조가 가능하고, 원형의 빔을 발진시킬 수 있기 때문에, 광섬유와의 커플링(Coupling)이 용이하고 2차원적인 면 어레이(Array)가 가능하다.
VCSEL은 주로, 광통신, 광 인터커넥션 및 광 픽업 등에서의 광학장치 내의 광원으로 사용되어 왔다. 그러나 최근들어, VCSEL은 라이다(LiDAR), 안면 인식, 모션 인식, AR(Augmented Reality) 또는 VR(Virtual Reality) 장치 등의 화상 형성장치 내의 광원으로까지 그 사용범위가 확대되고 있다.
이처럼 다양한 분야에서 VCSEL이 사용되며, 용처에 따라 적절히 VCSEL 칩이나 VCSEL 어레이의 제조가 수행되어야 할 필요가 발생한다. 종래에는 에피택시 레이어가 성장되어 있는 GaAs 기판을 이용한 2차원 어레이만이 사용되어 왔다. 이와 같은, 2차원 어레이는 VCSEL 에피택시 레이어의 성장에 사용되었던 GaAs 기판을 포함하고 있어, 곡률을 형성할 수 없었다. 따라서, 곡률이 필요한 LiDAR 광원과 같은 2차원 어레이 구성함에 있어 상당한 애로점이 있었던 것이 사실이다. 최근 VCSEL을 특정 기판(예를 들어, 플렉서블 기판)에 전사함에 있어 직접 전사(Direct Transfer)하는 방법이 사용되고 있는데, 대량 전사가 힘들고 공정·투자비용이 상당하여 양산성이 떨어지는 불편이 존재한다.
본 발명의 일 실시예는, 자가 조립방식으로 전사될 수 있는 VCSEL 칩 및 그에 따라 제조된 VCSEL 어레이를 제공하는 데 일 목적이 있다.
본 발명의 일 측면에 의하면, 복수의 DBR(Distributed Bragg Reflector) 페어를 포함하는 제1 반사부와 복수의 DBR 페어를 포함하는 제2 반사부와 상기 제1 반사부 및 상기 제2 반사부의 사이에 위치하여, 상기 제1 반사부 및 상기 제2 반사부 중 어느 하나에서 생성된 정공과 나머지 하나에서 생성된 전자가 재결합되는 캐비티층과 상기 캐비티층 및 상기 제1 반사부나 상기 제2 반사부 사이에 위치하여, 출력될 레이저의 특성 및 개구부의 직경을 결정하는 산화막층과 상기 제2 반사부의 일 DBR 페어 내 형성되는 컨택층과 상기 제1 반사부와 접촉하여, 상기 제1 반사부로 전원이 공급될 수 있도록 하는 제1 메탈층과 상기 컨택층과 접촉하여, 상기 제2 반사부로 전원이 공급될 수 있도록 하는 제2 메탈층과 상기 제2 반사부의 하단에 위치하여, 식각과정 상에서 상기 제2 반사부에 발생할 수 있는 손상을 방지하는 식각 방지층 및 상기 제1 반사부, 상기 제2 반사부, 상기 캐비티층, 상기 산화막층, 상기 컨택층 및 상기 식각 방지층을 외부로부터 보호하는 패시베이션 층을 포함하는 것을 특징으로 하는 VCSEL 칩을 제공한다.
본 발명의 일 측면에 의하면, 상기 제2 반사부는 상기 제1 반사부보다 더 많은 DBR 페어를 포함하는 것을 특징으로 한다.
본 발명의 일 측면에 의하면, 상기 컨택층은 메사구조를 갖는 것을 특징으로 한다.
본 발명의 일 측면에 의하면, 상기 제2 메탈층은 메사구조 내에 배치되며 상기 컨택층과 접촉하는 것을 특징으로 한다.
본 발명의 일 측면에 의하면, 상기 식각 방지층은 메사구조를 갖는 것을 특징으로 한다.
본 발명의 일 측면에 의하면, 상기 패시베이션 층은 상기 식각 방지층의 메사구조 일부 또는 전부에 도포되는 것을 특징으로 한다.
본 발명의 일 측면에 의하면, 기판과 기판 상에 배치되는 제1 전극과 상기 VCSEL 칩과 상기 VCSEL 칩의 단면과 동일한 형상을 갖는 중공을 포함하는 댐과 상기 VCSEL 칩 및 상기 댐 상에 코팅되는 폴리머 및 상기 VCSEL 칩의 각 메탈층과 전기적으로 연결되는 인터커넥터를 포함하는 것을 특징으로 하는 VCSEL 어레이를 제공한다.
본 발명의 일 측면에 의하면, 상기 VCSEL 칩은 하나 이상의 출력부를 포함하는 것을 특징으로 한다.
본 발명의 일 측면에 의하면, 상기 VCSEL 칩은 기 설정된 형상의 단면을 갖는 것을 특징으로 한다.
본 발명의 일 측면에 의하면, 상기 기 설정된 형상은 기 설정된 각도만큼 회전하더라도 동일한 형상을 갖는 것을 특징으로 한다.
본 발명의 일 측면에 의하면, 상기 기 설정된 형상은 상기 VCSEL 칩 내 포함되는 출력부의 개수에 따라 상이해지는 것을 특징으로 한다.
본 발명의 일 측면에 의하면, 상기 VCSEL 칩이 복수의 출력부를 포함하는 경우, 각 출력부에서 동일하거나 상이한 파장의 광 또는 레이저가 출력되는 것을 특징으로 한다.
본 발명의 일 측면에 의하면, VCSEL 어레이를 제조하는 방법에 있어서, 기판 상에 제1 전극이 배치되는 제1 배치과정과 상기 제1 전극 상에 댐이 배치되는 제2 배치과정과 댐의 중공 내로 제1항 내지 제6항 중 어느 한 항의 VCSEL 칩이 배치되는 제3 배치과정과 상기 댐 및 상기 VCSEL 칩 상에 폴리머가 코팅되어 큐어링되는 코팅과정과 상기 VCSEL 칩의 각 메탈층 상에 코팅된 폴리머를 제거하는 제거과정 및 상기 VCSEL 칩의 각 메탈층 상에 인터커넥터를 배치하는 제4 배치과정을 포함하는 것을 특징으로 하는 VCSEL 어레이 제조방법을 제공한다.
본 발명의 일 측면에 의하면, 상기 VCSEL 칩은 하나 이상의 출력부를 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명의 일 측면에 따르면, VCSEL 어레이가 제조됨에 있어, VCSEL 칩이 자가 조립방식으로 전사될 수 있는 장점이 있다.
도 1은 본 발명의 일 실시예에 따른 VCSEL 어레이의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 VCSEL 칩의 일 방향으로의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 VCSEL 에피택시의 다른 일 방향으로의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 VCSEL 어레이 내 VCSEL 칩의 개략적인 평면도이다.
도 5 내지 10은 본 발명의 일 실시예에 따른 VCSEL 어레이를 제조하는 방법을 도시한 순서도이다.
도 2는 본 발명의 일 실시예에 따른 VCSEL 칩의 일 방향으로의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 VCSEL 에피택시의 다른 일 방향으로의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 VCSEL 어레이 내 VCSEL 칩의 개략적인 평면도이다.
도 5 내지 10은 본 발명의 일 실시예에 따른 VCSEL 어레이를 제조하는 방법을 도시한 순서도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에서, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서 "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해서 일반적으로 이해되는 것과 동일한 의미를 가지고 있다.
일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 본 발명의 각 실시예에 포함된 각 구성, 과정, 공정 또는 방법 등은 기술적으로 상호간 모순되지 않는 범위 내에서 공유될 수 있다.
도 1은 본 발명의 일 실시예에 따른 VCSEL 어레이의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 VCSEL 어레이(100)는 기판(110), 제1 전극(120), 댐(130), VCSEL 칩(140), 폴리머(150) 및 인터커넥터(160, 165)를 포함한다.
VCSEL 어레이(Vertical Cavity Surface Emitting Laser Array, 100)는 복수의 VCSEL 칩(140)이 어레이 형태로 배치되어, 일정한 세기 이상의 광 (또는 레이저)을 수직으로 출력하는 광 소자를 의미한다. VCSEL 어레이(100)는 일정한 세이 이상의 광을 출력하기 위해, 복수, 통상적으로 수십 개 내지 수백 개의 VCSEL 칩을 포함한다. VCSEL 칩 내에는 하나의 (광) 출력부가 포함될 수도 있고, 복수 개의 출력부가 포함될 수도 있다. 도 1에는 VCSEL 칩 내 하나의 출력부가 포함된 것으로 예시되어 있으나, 반드시 이에 한정되는 것은 아니다.
기판(110)은 VCSEL 어레이(100) 내 각 구성들을 지지한다.
제1 전극(120)은 기판(110) 상에 배치되며, 기판(110)으로 VCSEL 칩(140)이 안착될 수 있도록 하는 전원을 공급한다. 제1 전극(120)은 기판(110) 상에 배치되어 전원을 공급함으로써, 기판(110) 상에, 특히, 댐(130)의 중공 내로 VCSEL 칩(140)이 자가 조립될 수 있도록 한다.
댐(130)은 기 설정된 형상을 가지며, 제1 전극(120) 상에 VCSEL 칩이 배치되어 고정될 수 있도록 한다. 댐(130)은 VCSEL 칩의 단면(보다 구체적으로, 기판(110) 상에 배치되는 끝단의 단면)과 동일한 형태를 가지며, VCSEL 칩의 단면적보다 넓은 내부 면적을 갖는 중공을 포함한다. VCSEL 칩이 댐(130)의 중공 내로 배치되며, 댐(130)에 의해 고정될 수 있다. VCSEL 칩 내 포함되는 출력부의 개수에 따라 VCSEL 칩의 단면 형태와 단면적이 상이해지며, 그에 따라 댐(130)의 중공의 형상과 면적도 마찬가지로 달라진다. 이에, 댐(130)은 VCSEL 칩(140)이 안착되기에 적합한 중공을 포함하여, VCSEL 칩(140)을 고정시킨다. 댐(130)에 대한 구체적인 구조와 설명은 도 4를 참조하여 후술한다.
VCSEL 칩(140)은 전원을 공급받아 광 또는 레이저를 발진한다. VCSEL 칩(140)은 댐(130) 사이의 공간에 배치되어, 기판(110)이 위치한 반대방향으로 광 또는 레이저를 발진한다. VCSEL 칩 내에는 하나의 (광) 출력부(Emitter)가 포함될 수도 있고, 복수 개의 출력부가 포함될 수도 있다. 또한, VCSEL 칩(140) 내 복수 개의 출력부가 포함될 경우, 모두 동일한 파장대역의 광을 출력할 수도 있고 일부 또는 전부가 서로 상이한 파장대역의 광을 출력할 수도 있다. VCSEL 칩(140)의 구체적인 구조는 도 2 내지 4를 참조하여 후술한다.
폴리머(150)는 댐(130)과 VCSEL 칩(140)의 상부(VCSEL 칩을 기준으로 기판이 위치한 방향의 반대방향)에 코팅된 후 큐어링되어, 댐(130)과 VCSEL 칩(140)을 고정시키고 외부 환경으로의 노출을 방지한다. 폴리머(150)가 댐(130)과 VCSEL 칩(140)의 상부로 코팅됨에 따라, VCSEL 칩(140)은 댐(130)과 폴리머(150)에 의해, 댐(130)은 폴리머(150)에 의해 온전히 고정될 수 있다. 또한, 폴리머(150)는 댐(130)과 VCSEL 칩(140)의 상부가 외부로 노출되며 외부 환경으로 인해 발생할 수 있는 손상이나 파손 등을 방지할 수 있다.
인터커넥터(Inter Connector, 160, 165)는 VCSEL 칩(140)의 메탈층과 전기적으로 연결된다. 인터커넥터(160, 165)는 폴리머(150)를 거쳐 VCSEL 칩(140) 내 각 메탈층과 연결된다. 인터커넥터(160, 165)에 의해 VCSEL 칩(140) 내 각 메탈층은 외부로 노출될 수 있으며, 인터커넥터(160, 165)로 전원이 공급됨에 따라 VCSEL 칩(140)으로 전원이 인가될 수 있다.
도 2는 본 발명의 일 실시예에 따른 VCSEL 칩의 일 방향으로의 단면도이고, 도 3은 본 발명의 일 실시예에 따른 VCSEL 에피택시의 다른 일 방향으로의 단면도이다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 VCSEL 칩(140)은 제1 반사부(210), 산화막 층(220), 캐비티 층(230), 제2 반사부(240), 제1 컨택층(250), 식각 방지층(255), 제1 메탈층(260), 제2 메탈층(270) 및 패시베이션 층(280)을 포함한다.
제1 반사부(210)는 p형 도펀트가 도핑된 반도체 물질로 구성될 수 있으며, Al을 포함하는 반도체 물질인 AlGaAs로 구성될 수 있다. 제1 반사부(210)는 복수의 DBR(Distributed Bragg Reflector, 또는 '분산 브래그 리플렉터') 페어로 구성된다. DBR 페어는 85 내지 100%의 높은 알루미늄(Al) 비율을 포함하는 고 알루미늄 구성층(High Al Composition Layer)과 0 내지 20%의 낮은 알루미늄 비율을 포함하는 저 알루미늄 구성층(High Al Composition Layer)을 하나의 페어로 하여 복수 개 구현된다. 제1 반사부(210)는 제2 반사부(240) 보다 더 적은 DBR 페어수를 포함하여, 상대적으로 더 낮은 반사도(Reflectivity)를 갖는다. 이에, 캐비티(230) 층에서 발진되는 광 또는 레이저는 상대적으로 페어 수가 적어 낮은 반사도를 갖는 제1 반사부(210) 방향으로 발진된다.
제1 반사부(210)의 고 알루미늄 구성층에 포함되는 알루미늄의 비율은 제2 반사부(240)의 그것보다 상대적으로 낮게 형성된다. 이에, 본 발명의 일 실시예에 따른 VCSEL 칩(140) 내 각 반사부는 반사도는 동일하게 유지할 수 있으면서도, 종래에 비해 VCSEL 칩(140) 전체 두께가 줄어들 수 있다.
산화막층(220)은 산화(Oxidation)공정을 거치며 일정 길이의 산화된 부분이 형성되며, 산화된 부분의 길이에 따라 출력되는 레이저의 특성 및 개구부의 직경을 결정한다. 산화막층(220)은 제1 반사부(210) 및 제2 반사부(240)보다 높은 농도의 알루미늄(Al)으로 구성된다. 알루미늄 농도가 높을수록, 산화되는 속도가 증가한다. 산화막층(220)이 양 반사부(210, 240)보다 상대적으로 높은 알루미늄 농도로 구현됨에 따라, 추후 산화를 진행함에 있어 선택적으로 산화를 진행할 수 있게 된다. 예를 들어, 산화막층(220)은 Al 비율이 98% 이상의 AlGaAs로 구현되며, 각 반사부(210, 240)는 Al 비율이 0%~100% 사이의 AlGaAs로 구현될 수 있다. 도 2에는 산화막층(220)이 제1 반사부(210)에 인접한 위치에 형성되어 있는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니고, 제2 반사부(240)에 인접한 위치 또는 제1 반사부(210) 및 제2 반사부(240)에 인접한 양 위치 모두에 형성될 수도 있다.
캐비티층(230)은 제1 반사부(210)에서 생성된 정공과 제2 반사부(240)에서 생성된 전자가 만나 재결합하는 층으로서, 전자와 정공의 재결합에 의해 빛이 생성된다. 캐비티층(230)은 단일양자우물(Single Quantum Well, SQW) 또는 복수 개의 양자우물층을 갖는 다중양자우물(Multiple Quantum Well, MQW) 구조를 포함할 수 있다. 다중양자우물 구조를 포함할 경우, 캐비티층(230)은 에너지 밴드가 서로 다른 우물층(미도시)과 장벽층(미도시)이 교대로 한번 또는 그 이상 적층되는 구조를 갖는다. 캐비티층(230)의 우물층(미도시)/장벽층(미도시)은 InGaAs/AlGaAs, InGaAs/GaAs 또는 GaAs/AlGaAs 등으로 구성될 수 있다.
제2 반사부(240)는 n형 도펀트가 도핑된 n형 반도체층으로 구현될 수 있으며, Al을 포함하는 반도체 물질인 AlGaAs로 구성될 수 있다. 제2 반사부(240)도 마찬가지로 복수의 DBR 페어로 구성된다. 다만, 전술한 대로, 제1 반사부(210)보다 상대적으로 많은 개수의 DBR 페어를 포함하기에 상대적으로 높은 반사도를 갖는다. 이에, 캐비티(230) 층에서 발진되는 광 또는 레이저는 상대적으로 페어 수가 적어 낮은 반사도를 갖는 제1 반사부(210) 방향으로 발진된다.
한편, 제2 반사부(240)의 일 DBR 페어 내 저 알루미늄 구성층에 제1 컨택층(250)이 형성된다. 제2 반사부(240) 내에 제1 컨택층(250)이 형성됨에 따라, VCSEL 칩(140)은 Intra VCSEL 구조를 가질 수 있다. 제1 컨택층(250)은 저 알루미늄 구성층에 형성되나, 저 알루미늄 구성층과는 달리 GaAs 성분으로 구현될 수 있다. 다만, 이러한 성분은 발진되는 광 또는 레이저를 일부 흡수하는 특성을 갖는다. 이에 따라, 제1 컨택층(250)은 캐비티층(230)으로부터 기 설정된 거리만큼 떨어진 위치에 형성된다. 제1 컨택층(250)이 캐비티층(230)으로부터 기 설정된 거리만큼 떨어짐에 따라, VCSEL 칩(140)이 Intra VCSEL 구조를 가지면서도 광 또는 레이저의 흡수를 최소화할 수 있다. 여기서, 기 설정된 거리는 캐비티층(230)으로부터 복수의 페어(고 알루미늄 구성층과 저 알루미늄 구성층), 특히, 4 내지 5개의 페어만큼 떨어진 위치일 수 있다. 제1 컨택층(250)이 캐비티층(230)으로부터 기 설정된 거리만큼 떨어진 위치에 형성됨에 따라 전술한 특징을 가질 수 있다.
제1 컨택층(250)은 일 DBR 페어의 두께에 m배를 갖는 상대적으로 두꺼운 두께를 갖는다. 이에 따라, 제2 반사부(240)가 제2 메탈층(270)과 연결되도록 하면서도 VCSEL 칩(140)이 메사구조(M2)를 가질 수 있도록 한다. 제1 컨택층(250)이 상대적으로 두꺼운 두께를 가짐에 따라, 식각이 어려움없이 제1 컨택층(250)의 일 위치(255)까지 일어날 수 있도록 한다. 제1 반사층(210), 산화막층(220), 캐비티층(230) 및 제2 반사부(240) 양단의 일 면적과 제1 컨택층(250)의 일 면적까지 식각이 수행되며, 메사구조(M2)를 갖는다. 또한, 제1 컨택층(250)의 일 면적까지 식각이 일어나며 제1 컨택층(250)이 외부로 드러남에 따라, 드러난 부위로 제2 메탈층(270)이 배치될 수 있다.
식각 방지층(255)은 제2 반사부(240)의 하단(제2 반사부를 기준으로 제1 반사부가 위치한 방향의 반대방향)에 형성되어, 희생층(320)의 식각과정에서 제2 반사부(240)를 보호한다. 제2 반사부(240)는 제1 컨택층(250)과 마찬가지로 GaAs 성분으로 구현되며, 기 설정된 두께를 갖는다. 식각 방지층(255)이 제2 반사부(240)의 하단에 형성됨에 따라, 기판(310) 상에 성장한 VCSEL 칩(140)을 분리하는 과정에서 제2 반사부(240)의 손상을 보호한다.
제1 메탈층(260)은 제1 반사부(210)와 접촉하여, 제1 반사부(210)로 전원이 공급될 수 있도록 한다. 제1 메탈층(260)은 티타늄(Ti), 백금(Pt) 또는 금(Au)과 같은 p-메탈일 수 있다. 제1 메탈층(260)이 제1 반사부(210)의 (도 2를 기준으로) 상단에 형성됨에 따라, 전기적 연결부(140)를 거쳐 인가되는 전원을 제1 반사부(210)로 전달한다.
제2 메탈층(270)은 제1 컨택층(250)과 접촉하여, 제2 반사부(240)로 전원이 공급될 수 있도록 한다. 제2 메탈층(270)은 제1 메탈층(260)과 반대로 n-메탈일 수 있다. VCSEL 칩(140)은 제1 반사부(210) 내지 제1 컨택층(250)의 일 위치까지 메사 구조(M2)로 식각된 형상을 갖는다. 이와 같은 식각에 의해, 제1 컨택층(250)의 일부는 외부로 노출되며, 제1 컨택층(250)의 노출된 위치로 제2 메탈층(270)이 배치된다. 있다. 제2 메탈층(270)은 제2 반사부(240)와 제1 컨택층(250)의 (도 2를 기준으로) 상단에 형성됨에 따라, 외부로부터 인가되는 전원을 제2 반사부(240)로 전달한다.
다만, 제1 메탈층(260)과 제2 메탈층(270)의 극성은 인터커넥터(160)에 (+)전원이, 인터커넥터(165)에 (-) 전원이 인가될 경우를 가정하였을 때의 극성이다. 인터커넥터(160, 165) 각각에 인가되는 전원의 극성이 달라질 경우, 제1 메탈층(260)과 제2 메탈층(270)의 극성은 반대가 될 수 있다.
VCSEL 칩(140)은 복수의 메사구조를 갖는다. 제1 컨택층(250)의 일 위치까지 1차적으로 메사 구조(M2)로 식각되며, 식각 방지층(255)의 일부까지 추가적으로 메사 구조(M3)로 식각된다. 이에, VCSEL 칩(140)은 3 메사 구조를 갖는다.
패시베이션 층(280)은 제1 메탈층(260)의 일부, 제2 메탈층(270)의 일부 및 각 메탈층을 제외한 나머지 구성의 측면에 도포되어, 외부로부터 각 구성을 보호한다. 이때, 패시베이션 층(280)은 도 2에 도시된 바와 같이, 식각 방지층(255)의 식각된 부위까지만 도포되고, 식각된 부위(메사 구조) 전체에는 도포되지 않을 수 있다. 패시베이션 층(280)이 도 2와 같이 도포될 경우, 에칭엑에 다른 구성(240, 255)이 상대적으로 더 노출되기는 하나, 패시베이션 층(280)이 메사구조를 가지지 않아도 무방하기에 도포과정이 상대적으로 간소화될 수 있다. 반면, 도 2와 달리, 패시베이션 층(280)은 식각 방지층의 메사구조(M3) 전체에 도포될 수 있다. 이와 같이 패시베이션 층(280)이 메사구조를 가지며 도포될 경우, 도포 과정상에서 다소간 복잡해지기는 하나 후술할 희생층(320)이 에칭액에 의해 식각되는 과정에서 다른 구성(240, 255)들이 에칭액에 노출되는 것을 최소화할 수 있다. 이에 따라, 에칭액에 의한 다른 구성(240, 255)들의 피해를 최소화할 수 있다.
전술한 VCSEL 칩(140)의 구성은 기판(310) 상에 성장하며, VCSEL 칩(140)의 구성과 기판(310) 사이에 희생층(320)이 성장한다. 희생층(320)이 에칭액에 의해 식각되며 기판(310)과 VCSEL 칩(140)을 분리한다.
이러한 구조를 가짐에 따라, VCSEL 칩(140)은 기판으로 자가 조립방식으로 전사되기에 용이해진다.
도 4는 본 발명의 일 실시예에 따른 VCSEL 어레이 내 VCSEL 칩의 개략적인 평면도이다.
VCSEL 칩은 출력부가 포함되는 개수에 따라 (단면의) 형태가 달라진다. 다만, 어떠한 개수의 출력부가 포함되더라도, VCSEL 칩(140)의 단면과 댐(130)의 중공은 기 설정된 형상으로 구현된다. 여기서, 기 설정된 형상은 일정 각도 회전하더라도 동일한 형상이 되는 형상을 의미한다. 이처럼, VCSEL 칩(140)과 댐(130)이 기 설정된 형상을 가짐에 따라, VCSEL 어레이 제조과정 중 VCSEL 칩(140)이 기판(110)에 자가조립되는 과정에서 회전이 발생하더라도 온전히 안착되어 동작할 수 있도록 한다.
도 4a 내지 도 4e는 각각 VCSEL 칩 내 포함된 출력부의 개수에 따른, VCSEL 칩(140), 댐(130) 및 댐 내 VCSEL 칩(140)이 안착되었을 때의 평면도이다.
도 4a를 참조하면, VCSEL 칩 내 하나의 출력부가 포함될 경우, 도 4a의 (a)와 같이 VCSEL 칩(140)은 단면으로 원형을 가지며, (b)와 같이 댐(130) 역시, VCSEL 칩(140)과 같이 원형의 중공을 갖는다. 이에, (c)와 같이 댐(130)의 중공 내에 하나의 VCSEL 칩(140)이 안착되며 결합된다. VCSEL 칩(140)이 이 같이 형성될 경우, VCSEL 칩(140)은 어떠한 각도로 회전하더라도 동일한 형상을 가질 수 있다.
도 4b를 참조하면, VCSEL 칩 내 두 개의 출력부가 포함될 경우, VCSEL 칩(140)은 도 4b의 (a)와 같이 형성된다. 원형의 메사(M1) 2개가 나란히 형성되며, 제2 메탈층(270)은 2개의 원이 나란히 배치되어 있을 때, 2개의 원 각각의 윤곽(각각의 원이 서로 마주하지 않은 외곽)만을 잇는 형태로 구현된다. 메사(M2)와 메사(M3)는 제2 메탈층(270)의 형태와 동일하게 형성된다. 이 같이 형성될 경우, VCSEL 칩(140)은 180도 회전하더라도 동일한 형상을 가질 수 있다. 도 4b의 (b)를 참조하면, 탬(130)은 VCSEL칩(140)의 단면인 메사(M3)의 형태와 동일한 형태의 중공을 가지며, 이에, (c)와 같이 두 개의 출력부가 형성된 VCSEL 칩(140)이 댐(130)의 중공 내에 안착되며 결합된다.
도 4c를 참조하면, VCSEL 칩 내 세 개의 출력부가 포함될 경우, VCSEL 칩(140)은 도 4c의 (a)와 같이 형성된다. 원형의 메사(M1) 3개가 서로(어느 하나가 나머지 2개와) 인접한 형태로 형성되며, 제2 메탈층(270)은 3개의 원이 서로 인접하게 배치되어 있을 때, 3개의 원 각각의 윤곽(각각의 원이 서로 마주하지 않은 외곽)만을 잇는 형태로 구현된다. 메사(M2)와 메사(M3)는 제2 메탈층(270)의 형태와 동일하게 형성된다. 이 같이 형성될 경우, VCSEL 칩(140)이 120도 회전하더라도 동일한 형상을 가질 수 있다. 도 4c의 (b)를 참조하면, 탬(130)은 VCSEL칩(140)의 단면인 메사(M3)의 형태와 동일한 형태의 중공을 가지며, 이에, (c)와 같이 세 개의 출력부가 형성된 VCSEL 칩(140)이 댐(130)의 중공 내에 안착되며 결합된다.
도 4d를 참조하면, VCSEL 칩 내 네 개의 출력부가 포함될 경우, VCSEL 칩(140)은 도 4d의 (a)와 같이 형성된다. 4개의 원형 메사(M1) 중 어느 하나가 나머지 2개와 인접하도록 형성되며, 제2 메탈층(270)은 4개의 원이 메사(M1)와 같이 배치되어 있을 때, 4개의 원 각각의 윤곽(각각의 원이 서로 마주하지 않은 외곽)만을 잇는 형태로 구현된다. 메사(M2)와 메사(M3)는 제2 메탈층(270)의 형태와 동일하게 형성된다. VCSEL 칩(140)이 이 같이 형성될 경우, 90도 회전하더라도 동일한 형상을 가질 수 있다. 도 4d의 (b)를 참조하면, 탬(130)은 VCSEL칩(140)의 단면인 메사(M3)의 형태와 동일한 형태의 중공을 가지며, 이에, (c)와 같이 네 개의 출력부가 형성된 VCSEL 칩(140)이 댐(130)의 중공 내에 안착되며 결합된다.
도 4e를 참조하면, VCSEL 칩 내 다섯 개의 출력부가 포함될 경우, VCSEL 칩(140)은 도 4e의 (a)와 같이 형성된다. 5개의 원형 메사(M1) 중 4개의 메사(M1)는 어느 하나가 나머지 2개와 인접하도록 형성되며, 5개의 원형 메사(M1) 중 나머지 1개의 메사(M1)는 나머지 4개의 메사(M1) 모두와 인접하도록 형성된다. 제2 메탈층(270)은 5개의 원이 메사(M1)와 같이 배치되어 있을 때, 어느 하나가 나머지 2개와 인접하도록 형성된 4개의 원 각각의 윤곽(각각의 원이 서로 마주하지 않은 외곽)만을 잇는 형태로 구현된다. 메사(M2)와 메사(M3)는 제2 메탈층(270)의 형태와 동일하게 형성된다. 이 같이 형성될 경우, VCSEL 칩(140)이 90도 회전하더라도 동일한 형상을 가질 수 있다. 도 4e의 (b)를 참조하면, 탬(130)은 VCSEL칩(140)의 단면인 메사(M3)의 형태와 동일한 형태의 중공을 가지며, 이에, (c)와 같이 다섯 개의 출력부가 형성된 VCSEL 칩(140)이 댐(130)의 중공 내에 안착되며 결합된다.
VCSEL 어레이가 제조되는 방법은 도 5 내지 10에 도시되어 있다.
도 5와 같이, 기판(110) 상에 제1 전극(120)이 배치된다.
다음으로 도 6과 같이, 배치될 VCSEL 칩(140)의 출력부 개수에 부합하는 형태의 댐(130)이 제1 전극(120) 상에 배치된다. 도 6에는 도 1과 마찬가지로, 출력부가 1개인 VCSEL 칩(140)이 배치될 경우의 댐(130)이 배치된 것으로 도시되어 있으나, 이에 한정되는 것은 아니다.
다음으로 도 7과 같이, 댐(130)의 중공 내로 VCSEL 칩(140)이 배치된다. 제1 전극(120)으로 전원이 인가되며, VCSEL 칩(140)이 댐(130)의 중공 내로 자가조립된다.
다음으로 도 8과 같이, 댐(130) 및 VCSEL 칩(140) 상에 폴리머(150)가 코팅된 후 큐어링된다.
다음으로 도 9과 같이, VCSEL 칩(140) 내 제1 메탈층(260)과 제2 메탈층(270)의 위치 상의 폴리머(910, 920)가 제거된다.
최종적으로 도 10과 같이, 제거된 폴리머 위치에 각각 인터커넥터(160, 165)가 배치되며, VCSEL 칩(140) 내 제1 메탈층(260) 및 제2 메탈층(270)과 전기적으로 연결된다.
이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: VCSEL 어레이
110: 기판
120: 제1 전극
130: 댐
140: VCSEL 칩
150: 폴리머
160, 165: 인터커넥터
210: 제1 반사부
220: 산화막 층
230: 캐비티 층
240: 제2 반사부
250: 컨택층
255: 식각 방지층
260: 제1 메탈층
270: 제2 메탈층
280: 패시베이션 층
310: 기판
320: 희생층
110: 기판
120: 제1 전극
130: 댐
140: VCSEL 칩
150: 폴리머
160, 165: 인터커넥터
210: 제1 반사부
220: 산화막 층
230: 캐비티 층
240: 제2 반사부
250: 컨택층
255: 식각 방지층
260: 제1 메탈층
270: 제2 메탈층
280: 패시베이션 층
310: 기판
320: 희생층
Claims (13)
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 기판;
기판 상에 배치되는 제1 전극;
VCSEL 칩;
상기 VCSEL 칩의 단면과 동일한 형상을 갖는 중공을 포함하는 댐;
상기 VCSEL 칩 및 상기 댐 상에 코팅되는 폴리머; 및
상기 VCSEL 칩의 각 메탈층과 전기적으로 연결되는 인터커넥터를 포함하며,
상기 VCSEL 칩은,
복수의 DBR(Distributed Bragg Reflector) 페어를 포함하는 제1 반사부;
복수의 DBR 페어를 포함하는 제2 반사부;
상기 제1 반사부 및 상기 제2 반사부의 사이에 위치하여, 상기 제1 반사부 및 상기 제2 반사부 중 어느 하나에서 생성된 정공과 나머지 하나에서 생성된 전자가 재결합되는 캐비티층;
상기 캐비티층 및 상기 제1 반사부나 상기 제2 반사부 사이에 위치하여, 출력될 레이저의 특성 및 개구부의 직경을 결정하는 산화막층;
상기 제2 반사부의 일 DBR 페어 내 형성되는 컨택층;
상기 제1 반사부와 접촉하여, 상기 제1 반사부로 전원이 공급될 수 있도록 하는 제1 메탈층;
상기 컨택층과 접촉하여, 상기 제2 반사부로 전원이 공급될 수 있도록 하는 제2 메탈층;
상기 제2 반사부의 하단에 위치하여, 식각과정 상에서 상기 제2 반사부에 발생할 수 있는 손상을 방지하는 식각 방지층; 및
상기 제1 반사부, 상기 제2 반사부, 상기 캐비티층, 상기 산화막층, 상기 컨택층 및 상기 식각 방지층을 외부로부터 보호하는 패시베이션 층을 포함하는 것을 특징으로 하는 VCSEL 어레이. - 제7항에 있어서,
상기 VCSEL 칩은,
하나 이상의 출력부를 포함하는 것을 특징으로 하는 VCSEL 어레이. - 제8항에 있어서,
상기 VCSEL 칩은,
기 설정된 형상의 단면을 갖는 것을 특징으로 하는 VCSEL 어레이. - 제9항에 있어서,
상기 기 설정된 형상은,
기 설정된 각도만큼 회전하더라도 동일한 형상을 갖는 것을 특징으로 하는 VCSEL 어레이. - 제9항에 있어서,
상기 기 설정된 형상은,
상기 VCSEL 칩이 복수의 출력부를 포함하는 경우, 각 출력부에서 동일하거나 상이한 파장의 광 또는 레이저가 출력되는 것을 특징으로 하는 VCSEL 어레이. - VCSEL 어레이를 제조하는 방법에 있어서,
기판 상에 제1 전극이 배치되는 제1 배치과정;
상기 제1 전극 상에 댐이 배치되는 제2 배치과정;
댐의 중공 내로 제1항 내지 제6항 중 어느 한 항의 VCSEL 칩이 배치되는 제3 배치과정;
상기 댐 및 상기 VCSEL 칩 상에 폴리머가 코팅되어 큐어링되는 코팅과정;
상기 VCSEL 칩의 각 메탈층 상에 코팅된 폴리머를 제거하는 제거과정; 및
상기 VCSEL 칩의 각 메탈층 상에 인터커넥터를 배치하는 제4 배치과정
을 포함하는 것을 특징으로 하는 VCSEL 어레이 제조방법. - 제12항에 있어서,
상기 VCSEL 칩은,
하나 이상의 출력부를 포함하는 것을 특징으로 하는 VCSEL 어레이 제조방법.
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