KR102409823B1

KR102409823B1 - 표시 패널 구동 회로 및 이를 구비한 표시 장치

Info

Publication number: KR102409823B1
Application number: KR1020170103933A
Authority: KR
Inventors: 편기현; 김윤미; 김성준; 김주현; 박민영; 박희범
Original assignee: 삼성디스플레이 주식회사
Priority date: 2017-08-17
Filing date: 2017-08-17
Publication date: 2022-06-17
Anticipated expiration: 2037-08-17
Also published as: US20190057667A1; KR20190020210A; US10755663B2

Abstract

표시 패널 구동 회로는 타이밍 컨트롤러 및 데이터 구동부를 포함한다. 상기 타이밍 컨트롤러는 입력 영상 데이터를 기초로 데이터 신호를 생성한다. 상기 데이터 구동부는 상기 데이터 신호를 수신하고, 상기 데이터 신호를 데이터 전압으로 변환하여 표시 패널에 제공한다. 상기 데이터 신호는 포지티브 데이터 및 네거티브 데이터를 포함한다. 상기 데이터 구동부는 상기 네거티브 데이터를 이용하여 상기 포지티브 데이터를 샘플링하여 상기 데이터 신호의 스큐를 보상하는 데이터 스큐 보상 회로를 포함한다.

Description

표시 패널 구동 회로 및 이를 구비한 표시 장치{DISPLAY PANEL DRIVER AND DISPLAY APPARATUS HAVING THE SAME}

본 발명은 표시 패널 구동 회로 및 이를 포함하는 표시 장치에 관한 것으로, 보다 상세하게는 데이터의 정확성이 향상된 표시 패널 구동 회로 및 이를 포함하는 표시 장치에 제공하는 것이다.

일반적으로, 표시 장치는 표시 패널 및 표시 패널 구동부를 포함한다. 상기 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들 및 상기 게이트 라인들 및 상기 데이터 라인들에 연결되는 복수의 픽셀들을 포함한다. 상기 표시 패널 구동부는 상기 복수의 게이트 라인들에 게이트 신호를 제공하는 게이트 구동부, 상기 데이터 라인들에 데이터 전압을 제공하는 데이터 구동부, 상기 게이트 구동부 및 상기 데이터 구동부의 구동 타이밍을 제어하는 타이밍 컨트롤러를 포함한다.

상기 타이밍 컨트롤러는 상기 데이터 구동부로 데이터 신호를 출력하는데, 상기 타이밍 컨트롤러는 포지티브 데이터 및 네거티브 데이터의 형태로 상기 데이터 신호를 전송할 수 있다. 상기 타이밍 컨트롤러의 트랜스미터 드라이버의 성능 및 상기 포지티브 데이터 및 상기 네거티브 데이터의 전송 경로의 차이 등으로 인해 상기 데이터 신호에는 왜곡이 발생할 수 있다.

또한, 상기 데이터 신호의 왜곡에 따라, 상기 표시 패널의 표시 품질이 하락할 수 있다.

이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 데이터 신호의 정확성을 향상시키고, 표시 패널의 표시 품질을 향상시키는 표시 패널 구동 회로를 제공하는 것이다.

본 발명의 다른 목적은 상기 표시 패널 구동 회로를 포함하는 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 패널 구동 회로는 타이밍 컨트롤러 및 데이터 구동부를 포함한다. 상기 타이밍 컨트롤러는 입력 영상 데이터를 기초로 데이터 신호를 생성한다. 상기 데이터 구동부는 상기 데이터 신호를 수신하고, 상기 데이터 신호를 데이터 전압으로 변환하여 표시 패널에 제공한다. 상기 데이터 신호는 포지티브 데이터 및 네거티브 데이터를 포함한다. 상기 데이터 구동부는 상기 네거티브 데이터를 이용하여 상기 포지티브 데이터를 샘플링하여 상기 데이터 신호의 스큐(skew)를 보상하는 데이터 스큐 보상 회로를 포함한다.

본 발명의 일 실시예에 있어서, 상기 데이터 구동부는 상기 데이터 신호를 수신하며 상기 데이터 신호의 이득을 보상하는 리시버 이퀄라이져, 상기 수신한 데이터 신호를 복원하기 위한 샘플링 클럭을 생성하고, 상기 샘플링 클럭을 이용하여 상기 데이터 신호를 복원하는 클럭-데이터 복원 회로, 상기 복원된 데이터 신호를 상기 데이터 전압으로 변환하는 디지털-아날로그 변환부 및 상기 데이터 전압을 상기 표시 패널에 출력하는 데이터 출력 버퍼부를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 데이터 스큐 보상 회로는 상기 포지티브 데이터와 변환 네거티브 데이터의 타이밍을 비교하여 상기 데이터 신호의 상기 스큐를 감지하며, 상기 데이터 신호의 상기 스큐를 기초로 증가 신호 및 감소 신호를 생성하는 데이터 스큐 감지부, 상기 증가 신호 및 상기 감소 신호를 기초로 제1 노드의 전압을 증가 및 감소시키는 챠지 펌프, 상기 제1 노드의 전압을 유지하는 루프 필터 및 상기 네거티브 데이터를 지연시켜 상기 변환 네거티브 데이터를 생성하는 전압 제어 지연 회로를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 데이터 스큐 감지부는 상기 변환 네거티브 데이터를 이용하여 상기 포지티브 데이터를 샘플링하는 복수의 플립 플롭들을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 데이터 스큐 감지부는 상기 포지티브 데이터가 입력되는 제1 입력부, 상기 변환 네거티브 데이터가 입력되는 제2 입력부 및 제1 논리 신호를 출력하는 출력부를 포함하는 제1 D-플립 플롭, 상기 포지티브 데이터가 입력되는 제1 입력부, 상기 변환 네거티브 데이터가 입력되는 제2 입력부 및 제2 논리 신호를 출력하는 출력부를 포함하는 제2 D-플립 플롭, 상기 제1 논리 신호가 입력되는 제1 입력부, 상기 변환 네거티브 데이터가 입력되는 제2 입력부 및 제3 논리 신호를 출력하는 출력부를 포함하는 제3 D-플립 플롭, 상기 제2 논리 신호가 입력되는 제1 입력부, 상기 변환 네거티브 데이터가 입력되는 제2 입력부 및 제4 논리 신호를 출력하는 출력부를 포함하는 제4 D-플립 플롭, 상기 제1 논리 신호 및 상기 제3 논리 신호가 입력되는 제1 XOR 게이트 및 상기 제2 논리 신호 및 상기 제4 논리 신호가 입력되는 제2 XOR 게이트를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 데이터 스큐 감지부는 상기 제1 XOR 게이트의 출력 신호인 상기 감소 신호가 입력되는 제1 입력부, 보상 클럭 신호가 입력되는 제2 입력부 및 상기 보상 클럭 신호로 샘플링된 상기 감소 신호를 출력하는 출력부를 포함하는 제5 D-플립 플롭 및 상기 제2 XOR 게이트의 출력 신호인 상기 증가 신호가 입력되는 제1 입력부, 상기 보상 클럭 신호가 입력되는 제2 입력부 및 상기 보상 클럭 신호로 샘플링된 상기 증가 신호를 출력하는 출력부를 포함하는 제6 D-플립 플롭을 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 챠지 펌프는 상기 감소 신호에 의해 동작하는 제1 스위치, 상기 제1 스위치 및 전원 전압 사이에 배치되는 제1 전류 소스, 상기 증가 신호에 의해 동작하는 제2 스위치 및 상기 제2 스위치 및 접지 사이에 배치되는 제2 전류 소스를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 루프 필터는 상기 제1 노드에 연결되는 제1 단 및 접지에 연결되는 제2 단을 갖는 제1 캐패시터를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 전압 제어 지연 회로는 서로 연결되는 짝수의 인버터 회로들을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 인버터 회로는 직렬로 연결되는 제1 트랜지스터 및 제2 트랜지스터를 포함할 수 있다. 상기 제1 트랜지스터는 상기 제2 트랜지스터의 제어 전극에 연결되는 제어 전극, 상기 제1 노드에 연결되는 입력 전극 및 상기 제2 트랜지스터의 입력 전극에 연결되는 출력 전극을 포함할 수 있다. 상기 제2 트랜지스터는 상기 제1 트랜지스터의 상기 제어 전극에 연결되는 상기 제어 전극, 상기 제1 트랜지스터의 상기 출력 전극에 연결되는 상기 입력 전극 및 접지에 연결되는 출력 전극을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 데이터 스큐 보상 회로는 상기 타이밍 컨트롤러 및 상기 데이터 구동부를 연결하는 전송 라인 및 상기 리시버 이퀄라이져 사이에 배치될 수 있다.

본 발명의 일 실시예에 있어서, 상기 데이터 스큐 보상 회로는 상기 리시버 이퀄라이져 및 상기 클럭-데이터 복원 회로 사이에 배치될 수 있다.

상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시 패널, 타이밍 컨트롤러, 게이트 구동부 및 데이터 구동부를 포함한다. 상기 표시 패널은 영상을 표시한다. 상기 타이밍 컨트롤러는 입력 제어 신호를 기초로 제1 제어 신호 및 제2 제어 신호를 생성하고, 입력 영상 데이터를 기초로 데이터 신호를 생성한다. 상기 게이트 구동부는 상기 제1 제어 신호를 수신하고, 상기 제1 제어 신호에 응답하여 게이트 신호를 생성하며, 상기 게이트 신호를 상기 표시 패널에 제공한다. 상기 데이터 구동부는 상기 제2 제어 신호 및 상기 데이터 신호를 수신하고, 상기 제2 제어 신호에 응답하여 상기 데이터 신호를 데이터 전압으로 변환하여 상기 표시 패널에 제공한다. 상기 데이터 신호는 포지티브 데이터 및 네거티브 데이터를 포함한다. 상기 데이터 스큐 보상 회로는 상기 데이터 구동부는 상기 네거티브 데이터를 이용하여 상기 포지티브 데이터를 샘플링하여 상기 데이터 신호의 스큐를 보상한다.

이와 같은 표시 패널 구동 회로 및 이를 포함하는 표시 장치에 따르면, 상기 데이터 구동부는 데이터 스큐 보상 회로를 포함하므로 상기 타이밍 컨트롤러의 트랜스미터 드라이버의 성능 및 상기 포지티브 데이터 및 상기 네거티브 데이터의 전송 경로의 차이 등으로 인해 발생하는 데이터 신호의 왜곡을 보상할 수 있다.

또한, 상기 데이터 신호의 왜곡을 보상하여 표시 패널의 표시 품질을 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 데이터 스큐 보상 회로를 포함하지 않는 타이밍 컨트롤러 및 데이터 구동부를 나타내는 블록도이다.
도 3은 데이터 스큐 보상 회로를 포함하지 않는 타이밍 컨트롤러 및 데이터 구동부를 나타내는 블록도이다.
도 4는 도 2 및 도 3의 타이밍 컨트롤러를 통해 전송되는 데이터 신호 및 데이터 구동부에서 수신되는 데이터 신호를 나타내는 파형도이다.
도 5는 데이터 스큐 보상 회로를 포함하는 도 1의 데이터 구동부를 나타내는 블록도이다.
도 6은 도 5의 데이터 스큐 보상 회로를 나타내는 회로도이다.
도 7은 포지티브 데이터에 비해 네거티브 데이터의 전송이 지연되는 경우 도 5의 데이터 스큐 보상 회로의 동작을 나타내는 파형도이다.
도 8은 네거티브 데이터에 비해 포지티브 데이터의 전송이 지연되는 경우 도 5의 데이터 스큐 보상 회로의 동작을 나타내는 파형도이다.
도 9는 본 발명의 일 실시예에 따른 데이터 스큐 보상 회로를 나타내는 회로도이다.
도 10은 본 발명의 일 실시예에 따른 데이터 스큐 보상 회로를 포함하는 데이터 구동부를 나타내는 블록도이다.

이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.

도 1을 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 패널 구동부를 포함한다. 상기 표시 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.

상기 표시 패널(100)은 영상을 표시하는 표시부 및 상기 표시부에 이웃하여 배치되는 주변부를 포함한다.

상기 표시 패널(100)은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL) 및 상기 게이트 라인들(GL)과 상기 데이터 라인들(DL) 각각에 전기적으로 연결된 복수의 단위 픽셀들을 포함한다. 상기 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고, 상기 데이터 라인들(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된다.

각 단위 픽셀은 스위칭 소자(미도시), 상기 스위칭 소자에 전기적으로 연결된 액정 캐패시터(미도시) 및 스토리지 캐패시터(미도시)를 포함할 수 있다. 상기 단위 픽셀들은 매트릭스 형태로 배치될 수 있다.

상기 타이밍 컨트롤러(200)는 외부의 장치(미도시)로부터 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)를 수신한다. 상기 입력 영상 데이터는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 마스터 클럭 신호, 데이터 인에이블 신호를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(IMG) 및 상기 입력 제어 신호(CONT)를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3) 및 데이터 신호(DATA)를 생성한다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 게이트 구동부(300)의 동작을 제어하기 위한 상기 제1 제어 신호(CONT1)를 생성하여 상기 게이트 구동부(300)에 출력한다. 상기 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 데이터 구동부(500)의 동작을 제어하기 위한 상기 제2 제어 신호(CONT2)를 생성하여 상기 데이터 구동부(500)에 출력한다. 상기 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(IMG)를 근거로 데이터 신호(DATA)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 데이터 신호(DATA)를 상기 데이터 구동부(500)에 출력한다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 감마 기준 전압 생성부(400)의 동작을 제어하기 위한 상기 제3 제어 신호(CONT3)를 생성하여 상기 감마 기준 전압 생성부(400)에 출력한다.

상기 게이트 구동부(300)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제1 제어 신호(CONT1)에 응답하여 상기 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 생성한다. 상기 게이트 구동부(300)는 상기 게이트 신호들을 상기 게이트 라인들(GL)에 순차적으로 출력한다.

상기 게이트 구동부(300)는 상기 표시 패널(100)에 직접 실장(mounted)되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 게이트 구동부(300)는 상기 표시 패널(100)의 상기 주변부에 집적(integrated)될 수 있다.

상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제3 제어 신호(CONT3)에 응답하여 감마 기준 전압(VGREF)을 생성한다. 상기 감마 기준 전압 생성부(400)는 상기 감마 기준 전압(VGREF)을 상기 데이터 구동부(500)에 제공한다. 상기 감마 기준 전압(VGREF)은 각각의 데이터 신호(DATA)에 대응하는 값을 갖는다.

본 발명의 일 실시예에서, 상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200) 내에 배치되거나 상기 데이터 구동부(500) 내에 배치될 수 있다.

상기 데이터 구동부(500)는 상기 타이밍 컨트롤러(200)로부터 상기 제2 제어 신호(CONT2) 및 상기 데이터 신호(DATA)를 입력 받고, 상기 감마 기준 전압 생성부(400)로부터 상기 감마 기준 전압(VGREF)을 입력 받는다. 상기 데이터 구동부(500)는 상기 데이터 신호(DATA)를 상기 감마 기준 전압(VGREF)을 이용하여 아날로그 형태의 데이터 전압으로 변환한다. 상기 데이터 구동부(500)는 상기 데이터 전압을 상기 데이터 라인(DL)에 출력한다.

상기 데이터 구동부(500)는 상기 표시 패널(100)에 직접 실장되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 데이터 구동부(500)는 상기 표시 패널(100)의 상기 주변부에 집적될 수도 있다.

도 2는 데이터 스큐 보상 회로를 포함하지 않는 타이밍 컨트롤러(200) 및 데이터 구동부(500)를 나타내는 블록도이다.

도 1 및 도 2를 참조하면, 상기 타이밍 컨트롤러(200)는 상기 데이터 구동부(500)로 데이터 신호(DATA)를 출력하기 위한 프리 드라이버를 포함할 수 있다.

도 2에서, 상기 타이밍 컨트롤러(200)는 전압 모드 프리 드라이버를 포함한다. 상기 전압 모드 프리 드라이버는 씨리얼라이져(220), 증폭부(240) 및 트랜스미터 드라이버(260)를 포함할 수 있다.

상기 씨리얼라이져(220)는 상기 데이터 구동부(500)로 전송하는 상기 데이터 신호(DATA)를 씨리얼라이즈한다.

상기 증폭부(240)는 복수의 증폭기들(B1 내지 B8)을 포함할 수 있다. 상기 전압 모드 프리 드라이버는 싱글 엔드 모드에서 동작하므로, 상기 증폭부(240)는 2행의 증폭기들을 포함할 수 있다.

제1 행의 증폭기들(B1 내지 B4)은 상기 데이터 신호(DATA)의 포지티브 성분을 증폭할 수 있다. 예를 들어, 상기 제1 행의 제1 증폭기(B1)는 상기 데이터 신호(DATA)의 포지티브 성분을 1배로 전송하고, 상기 제1 행의 제2 증폭기(B2)는 상기 데이터 신호(DATA)의 포지티브 성분을 2배로 증폭하며, 상기 제1 행의 제3 증폭기(B3)는 상기 데이터 신호(DATA)의 포지티브 성분을 4배로 증폭하며, 상기 제1 행의 제4 증폭기(B4)는 상기 데이터 신호(DATA)의 포지티브 성분을 8배로 증폭할 수 있다.

제2 행의 증폭기들(B5 내지 B8)은 상기 데이터 신호(DATA)의 네거티브 성분을 증폭할 수 있다. 예를 들어, 상기 제2 행의 제1 증폭기(B5)는 상기 데이터 신호(DATA)의 네거티브 성분을 1배로 전송하고, 상기 제2 행의 제2 증폭기(B6)는 상기 데이터 신호(DATA)의 네거티브 성분을 2배로 증폭하며, 상기 제2 행의 제3 증폭기(B7)는 상기 데이터 신호(DATA)의 네거티브 성분을 4배로 증폭하며, 상기 제2 행의 제4 증폭기(B8)는 상기 데이터 신호(DATA)의 네거티브 성분을 8배로 증폭할 수 있다.

상기 트랜스미터 드라이버(260)는 상기 증폭된 데이터 신호(DATA)의 포지티브 데이터를 포지티브 채널(CHP)을 통해 상기 데이터 구동부(500)로 전송한다.

상기 트랜스미터 드라이버(260)는 상기 증폭된 데이터 신호(DATA)의 네거티브 데이터를 네거티브 채널(CHN)을 통해 상기 데이터 구동부(500)로 전송한다.

상기 데이터 구동부(500)는 상기 포지티브 채널(CHP)을 통해 상기 포지티브 데이터를 수신하고, 상기 네거티브 채널(CHN)을 통해 상기 네거티브 데이터를 수신한다. 상기 데이터 구동부(500)는 상기 수신된 데이터 신호를 복원하고 아날로그 데이터 전압으로 변환하여 상기 표시 패널(100)에 출력할 수 있다. 상기 데이터 구동부(500)의 구성 및 동작에 대해서는 도 5 내지 도 8을 참조하여 상세히 후술한다.

도 3은 데이터 스큐 보상 회로를 포함하지 않는 타이밍 컨트롤러(200A) 및 데이터 구동부(500)를 나타내는 블록도이다.

상기 타이밍 컨트롤러(200A)는 상기 데이터 구동부(500)로 데이터 신호(DATA)를 출력하기 위한 프리 드라이버를 포함할 수 있다.

도 3에서, 상기 타이밍 컨트롤러(200A)는 전류 모드 프리 드라이버를 포함한다. 상기 전류 모드 프리 드라이버는 씨리얼라이져(220), 증폭부(240A) 및 트랜스미터 드라이버(260)를 포함할 수 있다.

상기 증폭부(240A)는 복수의 증폭기들(BC1 내지 BC4)을 포함할 수 있다. 상기 전류 모드 프리 드라이버는 디퍼런셜 모드 에서 동작하므로, 상기 증폭부(240A)는 1행의 증폭기들을 포함할 수 있다.

상기 증폭기들(BC1 내지 BC4)은 상기 데이터 신호(DATA)의 포지티브 성분 및 네거티브 성분을 증폭할 수 있다. 예를 들어, 상기 제1 증폭기(BC1)는 상기 데이터 신호(DATA)의 포지티브 성분 및 네거티브 성분을 1배로 전송하고, 상기 제2 증폭기(BC2)는 상기 데이터 신호(DATA)의 포지티브 성분 및 네거티브 성분을 2배로 증폭하며, 상기 제3 증폭기(BC3)는 상기 데이터 신호(DATA)의 포지티브 성분 및 네거티브 성분을 4배로 증폭하며, 상기 제4 증폭기(BC4)는 상기 데이터 신호(DATA)의 포지티브 성분 및 네거티브 성분을 8배로 증폭할 수 있다.

도 4는 도 2 및 도 3의 타이밍 컨트롤러(200, 200A)를 통해 전송되는 데이터 신호 및 데이터 구동부(500)에서 수신되는 데이터 신호를 나타내는 파형도이다.

도 1 내지 도 4를 참조하면, 표시 패널(100)의 해상도, 프레임 레이트(frame rate) 및 컬러 뎁스(color depth)의 증가로 인해 신호 전송을 위한 유닛 인터벌(1 UI, 1 Period Time)은 감소하고 있다. 상기 유닛 인터벌이 감소함에 따라 포지티브 데이터 및 네거티브 데이터 간의 스큐는 상기 표시 패널(100)의 품질에 더욱 큰 영향을 줄 수 있다.

예를 들어, 상기 도 2 및 도 3의 상기 트랜스미터 드라이버(260)의 성능에 따라 상기 포지티브 데이터 및 상기 네거티브 데이터의 출력 파형 및 출력 타이밍의 편차가 발생할 수 있다.

또는, 상기 포지티브 데이터의 이동 경로(CHP) 및 상기 네거티브 데이터의 이동 경로(CHN)의 길이 차이, 저항 차이 등에 의해 상기 데이터 구동부(500)에 수신되는 상기 포지티브 데이터 및 상기 네거티브 데이터의 파형 및 타이밍의 편차가 발생할 수 있다.

상기 포지티브 데이터 및 상기 네거티브 데이터의 편차에 의해 기준 전압(CV)에 리플이 발생할 수 있다. 상기 기준 전압(CV)에 리플이 발생하는 경우, 신호를 수신하는 데이터 구동부(500)에서는 phase jitter 및 amplitude jitter로 나타나게 된다.

상기 데이터 구동부(500)에서 복원된 데이터의 phase jitter 및 amplitude jitter에 의해 상기 데이터 신호는 아이 다이어그램의 마스크를 히팅하거나, 상기 데이터 신호의 비트 에러가 발생할 수 있다.

도 5는 데이터 스큐 보상 회로를 포함하는 도 1의 데이터 구동부(500)를 나타내는 블록도이다. 도 6은 도 5의 데이터 스큐 보상 회로(510)를 나타내는 회로도이다. 도 7은 포지티브 데이터에 비해 네거티브 데이터의 전송이 지연되는 경우 도 5의 데이터 스큐 보상 회로(510)의 동작을 나타내는 파형도이다. 도 8은 네거티브 데이터에 비해 포지티브 데이터의 전송이 지연되는 경우 도 5의 데이터 스큐 보상 회로(510)의 동작을 나타내는 파형도이다.

도 1 내지 도 8을 참조하면, 상기 데이터 구동부(500)는 상기 네거티브 데이터(NEGATIVE DATA)를 이용하여 상기 포지티브 데이터(POSITIVE DATA)를 샘플링하여 상기 데이터 신호(DATA)의 스큐(skew)를 보상하는 데이터 스큐 보상 회로(510)를 포함한다.

상기 데이터 구동부(500)는 상기 데이터 신호(DATA)를 수신하며 상기 데이터 신호(DATA)의 이득을 보상하는 리시버 이퀄라이져(520), 상기 수신한 데이터 신호(DATA)를 복원하기 위한 샘플링 클럭을 생성하고, 상기 샘플링 클럭을 이용하여 상기 데이터 신호(DATA)를 복원하는 클럭-데이터 복원 회로(540), 상기 복원된 데이터 신호(DATA)를 상기 데이터 전압으로 변환하는 디지털-아날로그 변환부(560) 및 상기 데이터 전압을 상기 표시 패널에 출력하는 데이터 출력 버퍼부(580)를 포함할 수 있다. 예를 들어, 상기 표시 패널(100)이 N개의 데이터 라인들(DL1 내지 DLN)을 포함하면, 상기 데이터 출력 버퍼부(580)는 N개의 출력 버퍼들(OB1 내지 OBN)을 포함할 수 있다.

본 실시예에서, 상기 데이터 스큐 보상 회로(510)는 상기 타이밍 컨트롤러(200) 및 상기 데이터 구동부(500)를 연결하는 전송 라인(TRANSMISSION LINE) 및 상기 리시버 이퀄라이져(520) 사이에 배치된다.

상기 데이터 스큐 보상 회로(510)는 데이터 스큐 감지부(512), 챠지 펌프(514), 루프 필터(516) 및 전압 제어 지연 회로(518)를 포함할 수 있다.

상기 데이터 스큐 감지부(512)는 상기 포지티브 데이터(POSITIVE DATA)와 변환 네거티브 데이터(NEGATIVE DATA_OUT)의 타이밍을 비교하여 상기 데이터 신호(DATA)의 상기 스큐를 감지하며, 상기 데이터 신호(DATA)의 상기 스큐를 기초로 증가 신호(UP) 및 감소 신호(DOWN)를 생성할 수 있다. 예를 들어, 상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)는 상기 전압 제어 지연 회로(518)의 출력 신호일 수 있다.

상기 데이터 스큐 감지부(512)는 상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)를 이용하여 상기 포지티브 데이터(POSITIVE DATA)를 샘플링하는 복수의 플립 플롭들을 포함할 수 있다.

상기 데이터 스큐 감지부(512)는 상기 포지티브 데이터(POSITIVE DATA)가 입력되는 제1 입력부, 상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)가 입력되는 제2 입력부 및 제1 논리 신호(S1)를 출력하는 출력부를 포함하는 제1 D-플립 플롭(DFF1), 상기 포지티브 데이터(POSITIVE DATA)가 입력되는 제1 입력부, 상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)가 입력되는 제2 입력부 및 제2 논리 신호(S2)를 출력하는 출력부를 포함하는 제2 D-플립 플롭(DFF2), 상기 제1 논리 신호(S1)가 입력되는 제1 입력부, 상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)가 입력되는 제2 입력부 및 제3 논리 신호(S3)를 출력하는 출력부를 포함하는 제3 D-플립 플롭(DFF3) 및 상기 제2 논리 신호(S2)가 입력되는 제1 입력부, 상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)가 입력되는 제2 입력부 및 제4 논리 신호(S4)를 출력하는 출력부를 포함하는 제4 D-플립 플롭(DFF4)을 포함할 수 있다.

상기 데이터 스큐 감지부(512)는 상기 제1 논리 신호(S1) 및 상기 제3 논리 신호(S3)가 입력되고, 상기 감소 신호(DOWN)가 출력되는 제1 XOR 게이트(XOR1) 및 상기 제2 논리 신호(S2) 및 상기 제4 논리 신호(S4)가 입력되고, 상기 증가 신호(UP)가 출력되는 제2 XOR 게이트(XOR2)를 더 포함할 수 있다.

본 실시예에서, 상기 데이터 스큐 감지부(512)는 상기 제1 XOR 게이트(XOR1)의 출력 신호인 상기 감소 신호(DOWN)가 입력되는 제1 입력부, 보상 클럭 신호(LOW FREQ CLK)가 입력되는 제2 입력부 및 상기 보상 클럭 신호(LOW FREQ CLK)로 샘플링된 상기 감소 신호(DOWN)를 출력하는 출력부를 포함하는 제5 D-플립 플롭(DFF5) 및 상기 제2 XOR 게이트(XOR2)의 출력 신호인 상기 증가 신호(UP)가 입력되는 제1 입력부, 상기 보상 클럭 신호(LOW FREQ CLK)가 입력되는 제2 입력부 및 상기 보상 클럭 신호(LOW FREQ CLK)로 샘플링된 상기 증가 신호(UP)를 출력하는 출력부를 포함하는 제6 D-플립 플롭(DFF6)을 더 포함할 수 있다.

상기 보상 클럭 신호(LOW FREQ CLK)의 주기에 의해 상기 증가 신호(UP)가 상기 챠지 펌프(514)로 제공될 수 있다. 상기 보상 클럭 신호(LOW FREQ CLK)의 주기에 의해 상기 감소 신호(DOWN)가 상기 챠지 펌프(514)로 제공될 수 있다. 상기 보상 클럭 신호(LOW FREQ CLK)는 상기 데이터 신호(DATA)의 스큐를 보상하기 위한 주기를 결정할 수 있다.

상기 챠지 펌프(514)는 상기 증가 신호(UP) 및 상기 감소 신호(DOWN)를 기초로 제1 노드(N1)의 전압을 증가 및 감소시킬 수 있다.

상기 챠지 펌프(514)는 상기 감소 신호(DOWN)에 의해 동작하는 제1 스위치(SW1), 상기 제1 스위치(SW1) 및 전원 전압(VDD) 사이에 배치되는 제1 전류 소스(CS1), 상기 증가 신호(UP)에 의해 동작하는 제2 스위치(SW2) 및 상기 제2 스위치(SW2) 및 접지 사이에 배치되는 제2 전류 소스(CS2)를 포함할 수 있다.

상기 챠지 펌프(514)는 상기 데이터 스큐 감지부(512)로부터 증가 신호(UP)가 입력되는 경우, 상기 제1 스위치(SW1)를 턴 온하여, 상기 제1 노드(N1)의 전압을 증가시킨다. 상기 제1 전류 소스(CS1)는 상기 전원 전압(VDD)으로부터 상기 제1 노드(N1) 사이로 형성되는 경로에 흐르는 전류의 양을 조절하여, 상기 제1 노드(N1)의 전압이 증가되는 정도를 조절할 수 있다.

상기 챠지 펌프(514)는 상기 데이터 스큐 감지부(512)로부터 감소 신호(DOWN)가 입력되는 경우, 상기 제2 스위치(SW2)를 턴 온하여, 상기 제1 노드(N1)의 전압을 감소시킨다. 상기 제2 전류 소스(CS2)는 상기 접지로부터 상기 제1 노드(N1) 사이로 형성되는 경로에 흐르는 전류의 양을 조절하여, 상기 제1 노드(N1)의 전압이 감소되는 정도를 조절할 수 있다.

상기 챠지 펌프(514)와 상기 제1 노드(N1)의 사이에는 버퍼(BP)가 배치될 수 있다.

상기 루프 필터(516)는 상기 제1 노드(N1)의 전압을 유지할 수 있다. 상기 루프 필터(516)는 상기 제1 노드(N1)에 연결되는 제1 단 및 접지에 연결되는 제2 단을 갖는 제1 캐패시터(CC)를 포함할 수 있다.

상기 전압 제어 지연 회로(518)는 상기 네거티브 데이터(NEGATIVE DATA)를 지연시켜 상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)를 생성할 수 있다.

상기 전압 제어 지연 회로(518)는 서로 연결되는 짝수의 인버터 회로들을 포함할 수 있다. 도 6에서는 전압 제어 지연 회로(518)는 6개의 인버터 회로들을 포함하는 것으로 도시하였으나, 본 발명은 이에 한정되지 않는다.

상기 인버터 회로는 직렬로 연결되는 2개의 트랜지스터를 포함할 수 있다. 상기 직렬로 연결되는 트랜지스터 중 하나는 P형 트랜지스터일 수 있고, 나머지 하나는 N형 트랜지스터일 수 있다.

제1 인버터 회로는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함할 수 있다. 상기 제1 트랜지스터(T1)는 상기 제2 트랜지스터(T2)의 제어 전극에 연결되는 제어 전극, 상기 제1 노드(N1)에 연결되는 입력 전극 및 상기 제2 트랜지스터(T2)의 입력 전극에 연결되는 출력 전극을 포함할 수 있다. 상기 제2 트랜지스터(T2)는 상기 제1 트랜지스터(T1)의 상기 제어 전극에 연결되는 상기 제어 전극, 상기 제1 트랜지스터(T1)의 상기 출력 전극에 연결되는 상기 입력 전극 및 접지에 연결되는 출력 전극을 포함할 수 있다. 상기 제1 트랜지스터(T1) 및 상기 제2 트랜지스터(T2)의 제어 전극에는 상기 네거티브 데이터(NEGATIVE DATA)가 인가될 수 있고, 상기 제1 트랜지스터(T1)의 출력 신호는 상기 네거티브 데이터(NEGATIVE DATA)가 반전된 신호일 수 있다.

제2 인버터 회로는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 포함할 수 있다. 상기 제3 트랜지스터(T3)는 상기 제4 트랜지스터(T4)의 제어 전극에 연결되는 제어 전극, 상기 제1 노드(N1)에 연결되는 입력 전극 및 상기 제4 트랜지스터(T4)의 입력 전극에 연결되는 출력 전극을 포함할 수 있다. 상기 제4 트랜지스터(T4)는 상기 제3 트랜지스터(T3)의 상기 제어 전극에 연결되는 상기 제어 전극, 상기 제3 트랜지스터(T3)의 상기 출력 전극에 연결되는 상기 입력 전극 및 접지에 연결되는 출력 전극을 포함할 수 있다. 상기 제3 트랜지스터(T3) 및 상기 제4 트랜지스터(T4)의 제어 전극에는 상기 제1 트랜지스터(T1)의 출력 신호가 인가될 수 있고, 상기 제3 트랜지스터(T3)의 출력 신호는 상기 네거티브 데이터(NEGATIVE DATA)일 수 있다.

제3 인버터 회로는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 포함할 수 있다. 상기 제5 트랜지스터(T5)는 상기 제6 트랜지스터(T6)의 제어 전극에 연결되는 제어 전극, 상기 제1 노드(N1)에 연결되는 입력 전극 및 상기 제6 트랜지스터(T6)의 입력 전극에 연결되는 출력 전극을 포함할 수 있다. 상기 제6 트랜지스터(T6)는 상기 제5 트랜지스터(T5)의 상기 제어 전극에 연결되는 상기 제어 전극, 상기 제5 트랜지스터(T5)의 상기 출력 전극에 연결되는 상기 입력 전극 및 접지에 연결되는 출력 전극을 포함할 수 있다. 상기 제5 트랜지스터(T5) 및 상기 제6 트랜지스터(T6)의 제어 전극에는 상기 제3 트랜지스터(T3)의 출력 신호가 인가될 수 있고, 상기 제5 트랜지스터(T5)의 출력 신호는 상기 네거티브 데이터(NEGATIVE DATA)가 반전된 신호일 수 있다.

제4 인버터 회로는 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)를 포함할 수 있다. 상기 제7 트랜지스터(T7)는 상기 제8 트랜지스터(T8)의 제어 전극에 연결되는 제어 전극, 상기 제1 노드(N1)에 연결되는 입력 전극 및 상기 제8 트랜지스터(T8)의 입력 전극에 연결되는 출력 전극을 포함할 수 있다. 상기 제8 트랜지스터(T8)는 상기 제7 트랜지스터(T7)의 상기 제어 전극에 연결되는 상기 제어 전극, 상기 제7 트랜지스터(T7)의 상기 출력 전극에 연결되는 상기 입력 전극 및 접지에 연결되는 출력 전극을 포함할 수 있다. 상기 제7 트랜지스터(T7) 및 상기 제8 트랜지스터(T8)의 제어 전극에는 상기 제5 트랜지스터(T5)의 출력 신호가 인가될 수 있고, 상기 제7 트랜지스터(T7)의 출력 신호는 상기 네거티브 데이터(NEGATIVE DATA)일 수 있다.

제5 인버터 회로는 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)를 포함할 수 있고, 제6 인버터 회로는 제11 트랜지스터(T11) 및 제12 트랜지스터(T12)를 포함할 수 있으며, 상기 제5 및 제6 인버터 회로는 상기에서 설명한 것과 같은 방식으로 동작할 수 있다.

상기 네거티브 데이터(NEGATIVE DATA)는 상기 인버터 신호들을 통과하면서 타이밍이 지연되어, 상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)가 형성될 수 있다.

도 7에서는 상기 포지티브 데이터(POSITIVE DATA)에 비해 네거티브 데이터(NEGATIVE DATA)의 전송이 지연되는 경우를 나타낸다. 초기의 상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)는 상기 네거티브 데이터(NEGATIVE DATA)와 동일한 것으로 가정할 수 있다.

상기 제1 D-플립 플롭(DFF1), 상기 제3 D-플립 플롭(DFF3) 및 상기 제4 D-플립 플롭(DFF4)은 제2 입력부에 인가되는 신호의 라이징 에지에서 제1 입력부에 인가되는 입력 신호를 샘플링하여 출력 신호를 생성한다. 반대로, 제2 D-플립 플롭(DFF2)은 제2 입력부에 인가되는 신호의 폴링 에지에서 제1 입력부에 인가되는 입력 신호를 샘플링하여 출력 신호를 생성한다.

상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)의 첫 라이징 에지(E1)에서 상기 포지티브 데이터(POSITIVE DATA)는 로우 레벨을 가지므로, 상기 제1 D-플립 플롭의 출력 신호인 제1 논리 신호(S1)는 로우 레벨을 갖는다.

상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)의 첫 폴링 에지(E2)에서 상기 포지티브 데이터(POSITIVE DATA)는 하이 레벨을 가지므로, 상기 제2 D-플립 플롭의 출력 신호인 제2 논리 신호(S2)는 하이 레벨로 변화한다.

상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)의 두 번째 라이징 에지(E3)에서 상기 제1 논리 신호(S1)는 로우 레벨을 가지므로, 상기 제3 D-플립 플롭의 출력 신호인 제3 논리 신호(S3)는 역시 로우 레벨을 갖는다.

상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)의 두 번째 라이징 에지(E3)에서 상기 제2 논리 신호(S2)는 하이 레벨을 가지므로, 상기 제4 D-플립 플롭의 출력 신호인 제4 논리 신호(S4) 하이 레벨로 변화한다.

상기 제1 논리 신호(S1)와 상기 제3 논리 신호(S3)를 XOR한 감소 신호(DOWN)는 로우 레벨을 유지한다. 반면, 상기 제2 논리 신호(S2)와 상기 제4 논리 신호(S4)를 XOR한 증가 신호(UP)는 상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)의 첫 폴링 에지(E2) 및 두 번째 라이징 에지(E3) 사이에서 하이 레벨을 갖는다.

상기 증가 신호(UP)에 의해 상기 제1 노드(N1)의 전압은 증가하게 되고, 상기 제1 노드(N1)의 전압이 증가하면 상기 전압 제어 지연 회로(518)는 네거티브 데이터(NEGATIVE DATA)의 지연 양을 감소시킨 변환 네거티브 데이터(NEGATIVE DATA_OUT)를 생성한다.

상기 네거티브 데이터(NEGATIVE DATA)의 지연 양은 점차 감소되므로, 상기 포지티브 데이터(POSITIVE DATA)와 상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)의 타이밍이 점차 일치하게 된다. 상기 포지티브 데이터(POSITIVE DATA)와 상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)의 타이밍이 일치하게 되면, 상기 증가 신호(UP)는 더 이상 출력되지 않는다.

도 8에서는 상기 네거티브 데이터(NEGATIVE DATA)에 비해 포지티브 데이터(POSITIVE DATA)의 전송이 지연되는 경우를 나타낸다. 초기의 상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)는 상기 네거티브 데이터(NEGATIVE DATA)와 동일한 것으로 가정할 수 있다.

상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)의 첫 라이징 에지(E1)에서 상기 포지티브 데이터(POSITIVE DATA)는 하이 레벨을 가지므로, 상기 제1 D-플립 플롭의 출력 신호인 제1 논리 신호(S1)는 하이 레벨로 변화한다.

상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)의 첫 폴링 에지(E2)에서 상기 포지티브 데이터(POSITIVE DATA)는 로우 레벨을 가지므로, 상기 제2 D-플립 플롭의 출력 신호인 제2 논리 신호(S2)는 로우 레벨을 갖는다.

상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)의 두 번째 라이징 에지(E3)에서 상기 제1 논리 신호(S1)는 하이 레벨을 가지므로, 상기 제3 D-플립 플롭의 출력 신호인 제3 논리 신호(S3)는 하이 레벨로 변화한다.

상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)의 두 번째 라이징 에지(E3)에서 상기 제2 논리 신호(S2)는 로우 레벨을 가지므로, 상기 제4 D-플립 플롭의 출력 신호인 제4 논리 신호(S4) 역시 로우 레벨을 갖는다.

상기 제2 논리 신호(S2)와 상기 제4 논리 신호(S4)를 XOR한 증가 신호(UP)는 로우 레벨을 유지한다. 반면, 상기 제1 논리 신호(S1)와 상기 제3 논리 신호(S3)를 XOR한 감소 신호(DOWN)는 상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)의 첫 라이징 에지(E1) 및 두 번째 라이징 에지(E3) 사이에서 하이 레벨을 갖는다.

상기 감소 신호(DOWN)에 의해 상기 제1 노드(N1)의 전압은 감소하게 되고, 상기 제1 노드(N1)의 전압이 감소하면 상기 전압 제어 지연 회로(518)는 네거티브 데이터(NEGATIVE DATA)의 지연 양을 증가시킨 변환 네거티브 데이터(NEGATIVE DATA_OUT)를 생성한다.

상기 네거티브 데이터(NEGATIVE DATA)의 지연 양은 점차 증가되므로, 상기 포지티브 데이터(POSITIVE DATA)와 상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)의 타이밍이 점차 일치하게 된다. 상기 포지티브 데이터(POSITIVE DATA)와 상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)의 타이밍이 일치하게 되면, 상기 감소 신호(DOWN)는 더 이상 출력되지 않는다.

본 실시예에 따르면, 상기 데이터 스큐 보상 회로(510)는 상기 포지티브 데이터와 변환 네거티브 데이터의 타이밍을 비교하여 상기 데이터 신호의 상기 스큐를 감지하며, 상기 증가 신호 및 상기 감소 신호를 이용하여 상기 포지티브 데이터와 변환 네거티브 데이터의 타이밍을 일치시킨다. 따라서, 상기 타이밍 컨트롤러(200)의 트랜스미터 드라이버(260)의 성능 및 상기 포지티브 데이터 및 상기 네거티브 데이터의 전송 경로(CHP, CHN)의 차이 등으로 인해 발생하는 데이터 신호의 왜곡을 보상할 수 있다. 또한, 상기 데이터 신호의 왜곡을 보상하여 표시 패널(100)의 표시 품질을 향상시킬 수 있다.

도 9는 본 발명의 일 실시예에 따른 데이터 스큐 보상 회로를 나타내는 회로도이다.

본 실시예에 따른 데이터 스큐 보상 회로는 상기 데이터 스큐 감지부가 제5 D-플립 플롭 및 제6 D-플립 플롭을 포함하지 않는 것을 제외하면, 도 1 내지 도 8의 데이터 구동부와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.

도 1, 도 5, 도 7 내지 도 9를 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 패널 구동부를 포함한다. 상기 표시 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.

상기 데이터 구동부(500)는 상기 네거티브 데이터(NEGATIVE DATA)를 이용하여 상기 포지티브 데이터(POSITIVE DATA)를 샘플링하여 상기 데이터 신호(DATA)의 스큐(skew)를 보상하는 데이터 스큐 보상 회로(510A)를 포함한다.

상기 데이터 스큐 보상 회로(510A)는 데이터 스큐 감지부(512A), 챠지 펌프(514), 루프 필터(516) 및 전압 제어 지연 회로(518)를 포함할 수 있다.

상기 데이터 스큐 감지부(512A)는 상기 포지티브 데이터(POSITIVE DATA)와 변환 네거티브 데이터(NEGATIVE DATA_OUT)의 타이밍을 비교하여 상기 데이터 신호(DATA)의 상기 스큐를 감지하며, 상기 데이터 신호(DATA)의 상기 스큐를 기초로 증가 신호(UP) 및 감소 신호(DOWN)를 생성할 수 있다. 예를 들어, 상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)는 상기 전압 제어 지연 회로(518)의 출력 신호일 수 있다.

상기 데이터 스큐 감지부(512A)는 상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)를 이용하여 상기 포지티브 데이터(POSITIVE DATA)를 샘플링하는 복수의 플립 플롭들을 포함할 수 있다.

상기 데이터 스큐 감지부(512A)는 상기 포지티브 데이터(POSITIVE DATA)가 입력되는 제1 입력부, 상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)가 입력되는 제2 입력부 및 제1 논리 신호(S1)를 출력하는 출력부를 포함하는 제1 D-플립 플롭(DFF1), 상기 포지티브 데이터(POSITIVE DATA)가 입력되는 제1 입력부, 상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)가 입력되는 제2 입력부 및 제2 논리 신호(S2)를 출력하는 출력부를 포함하는 제2 D-플립 플롭(DFF2), 상기 제1 논리 신호(S1)가 입력되는 제1 입력부, 상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)가 입력되는 제2 입력부 및 제3 논리 신호(S3)를 출력하는 출력부를 포함하는 제3 D-플립 플롭(DFF3) 및 상기 제2 논리 신호(S2)가 입력되는 제1 입력부, 상기 변환 네거티브 데이터(NEGATIVE DATA_OUT)가 입력되는 제2 입력부 및 제4 논리 신호(S4)를 출력하는 출력부를 포함하는 제4 D-플립 플롭(DFF4)을 포함할 수 있다.

상기 데이터 스큐 감지부(512A)는 상기 제1 논리 신호(S1) 및 상기 제3 논리 신호(S3)가 입력되고, 상기 감소 신호(DOWN)가 출력되는 제1 XOR 게이트(XOR1) 및 상기 제2 논리 신호(S2) 및 상기 제4 논리 신호(S4)가 입력되고, 상기 증가 신호(UP)가 출력되는 제2 XOR 게이트(XOR2)를 더 포함할 수 있다.

본 실시예에서, 상기 데이터 스큐 감지부(512A)는 상기 제1 XOR 게이트(XOR1)의 출력 신호인 상기 감소 신호(DOWN)가 입력되는 도 6의 제5 D-플립 플롭(DFF5) 및 상기 제2 XOR 게이트(XOR2)의 출력 신호인 상기 증가 신호(UP)가 입력되는 도 6의 제6 D-플립 플롭(DFF6)을 포함하지 않는다.

상기 제5 D-플립 플롭(DFF5) 및 제6 D-플립 플롭(DFF6)이 생략되면, 상기 데이터 스큐 감지부(512A)는 상기 증가 신호(UP) 및 상기 감소 신호(DOWN)를 보상 클럭에 관계 없이 즉시 상기 챠지 펌프(514)로 제공할 수 있다.

본 실시예에 따르면, 상기 데이터 스큐 보상 회로(510A)는 상기 포지티브 데이터와 변환 네거티브 데이터의 타이밍을 비교하여 상기 데이터 신호의 상기 스큐를 감지하며, 상기 증가 신호 및 상기 감소 신호를 이용하여 상기 포지티브 데이터와 변환 네거티브 데이터의 타이밍을 일치시킨다. 따라서, 상기 타이밍 컨트롤러(200)의 트랜스미터 드라이버(260)의 성능 및 상기 포지티브 데이터 및 상기 네거티브 데이터의 전송 경로(CHP, CHN)의 차이 등으로 인해 발생하는 데이터 신호의 왜곡을 보상할 수 있다. 또한, 상기 데이터 신호의 왜곡을 보상하여 표시 패널(100)의 표시 품질을 향상시킬 수 있다.

도 10은 본 발명의 일 실시예에 따른 데이터 스큐 보상 회로를 포함하는 데이터 구동부를 나타내는 블록도이다.

본 실시예에 따른 데이터 스큐 보상 회로는 상기 데이터 스큐 보상 회로의 위치를 제외하면, 도 1 내지 도 8의 데이터 구동부와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.

도 1, 도 6 내지 도 8 및 도 10을 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 패널 구동부를 포함한다. 상기 표시 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500B)를 포함한다.

상기 데이터 구동부(500B)는 상기 네거티브 데이터(NEGATIVE DATA)를 이용하여 상기 포지티브 데이터(POSITIVE DATA)를 샘플링하여 상기 데이터 신호(DATA)의 스큐(skew)를 보상하는 데이터 스큐 보상 회로(510)를 포함한다.

상기 데이터 구동부(500B)는 상기 데이터 신호(DATA)를 수신하며 상기 데이터 신호(DATA)의 이득을 보상하는 리시버 이퀄라이져(520), 상기 수신한 데이터 신호(DATA)를 복원하기 위한 샘플링 클럭을 생성하고, 상기 샘플링 클럭을 이용하여 상기 데이터 신호(DATA)를 복원하는 클럭-데이터 복원 회로(540), 상기 복원된 데이터 신호(DATA)를 상기 데이터 전압으로 변환하는 디지털-아날로그 변환부(560) 및 상기 데이터 전압을 상기 표시 패널에 출력하는 데이터 출력 버퍼부(580)를 포함할 수 있다. 예를 들어, 상기 표시 패널(100)이 N개의 데이터 라인들(DL1 내지 DLN)을 포함하면, 상기 데이터 출력 버퍼부(580)는 N개의 출력 버퍼들(OB1 내지 OBN)을 포함할 수 있다.

본 실시예에서, 상기 데이터 스큐 보상 회로(510)는 상기 리시버 이퀄라이져(520) 및 상기 클럭-데이터 복원 회로(540) 사이에 배치된다.

이상에서 설명한 본 발명에 따른 표시 패널 구동 회로 및 이를 포함하는 표시 장치에 따르면, 데이터 신호의 정확성이 향상되고, 표시 패널의 표시 품질이 향상될 수 있다.

이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100: 표시 패널 200, 200A: 타이밍 컨트롤러
220: 씨리얼라이져 240, 240A: 증폭부
260: 트랜스미터 드라이버 300: 게이트 구동부
400: 감마 기준 전압 생성부 500, 500B: 데이터 구동부
510, 510A: 데이터 스큐 보상 회로 520: 리시버 이퀄라이져
540: 클럭-데이터 복원 회로 560: 디지털-아날로그 변환부
580: 데이터 출력 버퍼부

Claims

입력 영상 데이터를 기초로 데이터 신호를 생성하는 타이밍 컨트롤러; 및
상기 데이터 신호를 수신하고, 상기 데이터 신호를 데이터 전압으로 변환하여 표시 패널에 제공하는 데이터 구동부를 포함하고,
상기 데이터 신호는 포지티브 데이터 및 네거티브 데이터를 포함하고,
상기 데이터 구동부는 상기 네거티브 데이터를 이용하여 상기 포지티브 데이터를 샘플링하여 상기 데이터 신호의 스큐(skew)를 보상하는 데이터 스큐 보상 회로를 포함하는 것을 특징으로 하는 표시 패널 구동 회로.
제1항에 있어서, 상기 데이터 구동부는
상기 데이터 신호를 수신하며 상기 데이터 신호의 이득을 보상하는 리시버 이퀄라이져;
상기 수신한 데이터 신호를 복원하기 위한 샘플링 클럭을 생성하고, 상기 샘플링 클럭을 이용하여 상기 데이터 신호를 복원하는 클럭-데이터 복원 회로;
상기 복원된 데이터 신호를 상기 데이터 전압으로 변환하는 디지털-아날로그 변환부; 및
상기 데이터 전압을 상기 표시 패널에 출력하는 데이터 출력 버퍼부를 포함하는 것을 특징으로 하는 표시 패널 구동 회로.
제1항에 있어서, 상기 데이터 스큐 보상 회로는
상기 포지티브 데이터와 변환 네거티브 데이터의 타이밍을 비교하여 상기 데이터 신호의 상기 스큐를 감지하며, 상기 데이터 신호의 상기 스큐를 기초로 증가 신호 및 감소 신호를 생성하는 데이터 스큐 감지부;
상기 증가 신호 및 상기 감소 신호를 기초로 제1 노드의 전압을 증가 및 감소시키는 챠지 펌프;
상기 제1 노드의 전압을 유지하는 루프 필터; 및
상기 네거티브 데이터를 지연시켜 상기 변환 네거티브 데이터를 생성하는 전압 제어 지연 회로를 포함하는 것을 특징으로 하는 표시 패널 구동 회로.
제3항에 있어서, 상기 데이터 스큐 감지부는 상기 변환 네거티브 데이터를 이용하여 상기 포지티브 데이터를 샘플링하는 복수의 플립 플롭들을 포함하는 것을 특징으로 하는 표시 패널 구동 회로.
제4항에 있어서, 상기 데이터 스큐 감지부는
상기 포지티브 데이터가 입력되는 제1 입력부, 상기 변환 네거티브 데이터가 입력되는 제2 입력부 및 제1 논리 신호를 출력하는 출력부를 포함하는 제1 D-플립 플롭;
상기 포지티브 데이터가 입력되는 제1 입력부, 상기 변환 네거티브 데이터가 입력되는 제2 입력부 및 제2 논리 신호를 출력하는 출력부를 포함하는 제2 D-플립 플롭;
상기 제1 논리 신호가 입력되는 제1 입력부, 상기 변환 네거티브 데이터가 입력되는 제2 입력부 및 제3 논리 신호를 출력하는 출력부를 포함하는 제3 D-플립 플롭;
상기 제2 논리 신호가 입력되는 제1 입력부, 상기 변환 네거티브 데이터가 입력되는 제2 입력부 및 제4 논리 신호를 출력하는 출력부를 포함하는 제4 D-플립 플롭;
상기 제1 논리 신호 및 상기 제3 논리 신호가 입력되는 제1 XOR 게이트; 및
상기 제2 논리 신호 및 상기 제4 논리 신호가 입력되는 제2 XOR 게이트를 포함하는 것을 특징으로 하는 표시 패널 구동 회로.
제5항에 있어서, 상기 데이터 스큐 감지부는
상기 제1 XOR 게이트의 출력 신호인 상기 감소 신호가 입력되는 제1 입력부, 보상 클럭 신호가 입력되는 제2 입력부 및 상기 보상 클럭 신호로 샘플링된 상기 감소 신호를 출력하는 출력부를 포함하는 제5 D-플립 플롭; 및
상기 제2 XOR 게이트의 출력 신호인 상기 증가 신호가 입력되는 제1 입력부, 상기 보상 클럭 신호가 입력되는 제2 입력부 및 상기 보상 클럭 신호로 샘플링된 상기 증가 신호를 출력하는 출력부를 포함하는 제6 D-플립 플롭을 더 포함하는 것을 특징으로 하는 표시 패널 구동 회로.
제3항에 있어서, 상기 챠지 펌프는
상기 감소 신호에 의해 동작하는 제1 스위치;
상기 제1 스위치 및 전원 전압 사이에 배치되는 제1 전류 소스;
상기 증가 신호에 의해 동작하는 제2 스위치; 및
상기 제2 스위치 및 접지 사이에 배치되는 제2 전류 소스를 포함하는 것을 특징으로 하는 표시 패널 구동 회로.
제3항에 있어서, 상기 루프 필터는
상기 제1 노드에 연결되는 제1 단 및 접지에 연결되는 제2 단을 갖는 제1 캐패시터를 포함하는 것을 특징으로 하는 표시 패널 구동 회로.
제3항에 있어서, 상기 전압 제어 지연 회로는 서로 연결되는 짝수의 인버터 회로들을 포함하는 것을 특징으로 하는 표시 패널 구동 회로.
제9항에 있어서, 상기 인버터 회로는 직렬로 연결되는 제1 트랜지스터 및 제2 트랜지스터를 포함하고,
상기 제1 트랜지스터는 상기 제2 트랜지스터의 제어 전극에 연결되는 제어 전극, 상기 제1 노드에 연결되는 입력 전극 및 상기 제2 트랜지스터의 입력 전극에 연결되는 출력 전극을 포함하며,
상기 제2 트랜지스터는 상기 제1 트랜지스터의 상기 제어 전극에 연결되는 상기 제어 전극, 상기 제1 트랜지스터의 상기 출력 전극에 연결되는 상기 입력 전극 및 접지에 연결되는 출력 전극을 포함하는 것을 특징으로 하는 표시 패널 구동 회로.
제2항에 있어서, 상기 데이터 스큐 보상 회로는 상기 타이밍 컨트롤러 및 상기 데이터 구동부를 연결하는 전송 라인 및 상기 리시버 이퀄라이져 사이에 배치되는 것을 특징으로 하는 표시 패널 구동 회로.
제2항에 있어서, 상기 데이터 스큐 보상 회로는 상기 리시버 이퀄라이져 및 상기 클럭-데이터 복원 회로 사이에 배치되는 것을 특징으로 하는 표시 패널 구동 회로.
영상을 표시하는 표시 패널;
입력 제어 신호를 기초로 제1 제어 신호 및 제2 제어 신호를 생성하고, 입력 영상 데이터를 기초로 데이터 신호를 생성하는 타이밍 컨트롤러; 및
상기 제1 제어 신호를 수신하고, 상기 제1 제어 신호에 응답하여 게이트 신호를 생성하며, 상기 게이트 신호를 상기 표시 패널에 제공하는 게이트 구동부; 및
상기 제2 제어 신호 및 상기 데이터 신호를 수신하고, 상기 제2 제어 신호에 응답하여 상기 데이터 신호를 데이터 전압으로 변환하여 상기 표시 패널에 제공하는 데이터 구동부를 포함하고,
상기 데이터 신호는 포지티브 데이터 및 네거티브 데이터를 포함하고,
상기 데이터 구동부는 상기 네거티브 데이터를 이용하여 상기 포지티브 데이터를 샘플링하여 상기 데이터 신호의 스큐를 보상하는 데이터 스큐 보상 회로를 포함하는 것을 특징으로 하는 표시 장치.
제13항에 있어서, 상기 데이터 구동부는
상기 데이터 신호를 수신하며 상기 데이터 신호의 이득을 보상하는 리시버 이퀄라이져;
상기 수신한 데이터 신호를 복원하기 위한 샘플링 클럭을 생성하고, 상기 샘플링 클럭을 이용하여 상기 데이터 신호를 복원하는 클럭-데이터 복원 회로;
상기 복원된 데이터 신호를 상기 데이터 전압으로 변환하는 디지털-아날로그 변환부; 및
상기 데이터 전압을 상기 표시 패널에 출력하는 데이터 출력 버퍼부를 포함하는 것을 특징으로 하는 표시 장치.
제13항에 있어서, 상기 데이터 스큐 보상 회로는
상기 포지티브 데이터와 변환 네거티브 데이터의 타이밍을 비교하여 상기 데이터 신호의 상기 스큐를 감지하며, 상기 데이터 신호의 상기 스큐를 기초로 증가 신호 및 감소 신호를 생성하는 데이터 스큐 감지부;
상기 증가 신호 및 상기 감소 신호를 기초로 제1 노드의 전압을 증가 및 감소시키는 챠지 펌프;
상기 제1 노드의 전압을 유지하는 루프 필터; 및
상기 네거티브 데이터를 지연시켜 상기 변환 네거티브 데이터를 생성하는 전압 제어 지연 회로를 포함하는 것을 특징으로 하는 표시 장치.
제15항에 있어서, 상기 데이터 스큐 감지부는 상기 변환 네거티브 데이터를 이용하여 상기 포지티브 데이터를 샘플링하는 복수의 플립 플롭들을 포함하는 것을 특징으로 하는 표시 장치.
제16항에 있어서, 상기 데이터 스큐 감지부는
상기 포지티브 데이터가 입력되는 제1 입력부, 상기 변환 네거티브 데이터가 입력되는 제2 입력부 및 제1 논리 신호를 출력하는 출력부를 포함하는 제1 D-플립 플롭;
상기 포지티브 데이터가 입력되는 제1 입력부, 상기 변환 네거티브 데이터가 입력되는 제2 입력부 및 제2 논리 신호를 출력하는 출력부를 포함하는 제2 D-플립 플롭;
상기 제1 논리 신호가 입력되는 제1 입력부, 상기 변환 네거티브 데이터가 입력되는 제2 입력부 및 제3 논리 신호를 출력하는 출력부를 포함하는 제3 D-플립 플롭;
상기 제2 논리 신호가 입력되는 제1 입력부, 상기 변환 네거티브 데이터가 입력되는 제2 입력부 및 제4 논리 신호를 출력하는 출력부를 포함하는 제4 D-플립 플롭;
상기 제1 논리 신호 및 상기 제3 논리 신호가 입력되는 제1 XOR 게이트; 및
상기 제2 논리 신호 및 상기 제4 논리 신호가 입력되는 제2 XOR 게이트를 포함하는 것을 특징으로 하는 표시 장치.
제17항에 있어서, 상기 데이터 스큐 감지부는
상기 제1 XOR 게이트의 출력 신호인 상기 감소 신호가 입력되는 제1 입력부, 보상 클럭 신호가 입력되는 제2 입력부 및 상기 보상 클럭 신호로 샘플링된 상기 감소 신호를 출력하는 출력부를 포함하는 제5 D-플립 플롭; 및
상기 제2 XOR 게이트의 출력 신호인 상기 증가 신호가 입력되는 제1 입력부, 상기 보상 클럭 신호가 입력되는 제2 입력부 및 상기 보상 클럭 신호로 샘플링된 상기 증가 신호를 출력하는 출력부를 포함하는 제6 D-플립 플롭을 더 포함하는 것을 특징으로 하는 표시 장치.
제15항에 있어서, 상기 챠지 펌프는
상기 감소 신호에 의해 동작하는 제1 스위치;
상기 제1 스위치 및 전원 전압 사이에 배치되는 제1 전류 소스;
상기 증가 신호에 의해 동작하는 제2 스위치; 및
상기 제2 스위치 및 접지 사이에 배치되는 제2 전류 소스를 포함하는 것을 특징으로 하는 표시 장치.
제15항에 있어서, 상기 전압 제어 지연 회로는 서로 연결되는 짝수의 인버터 회로들을 포함하는 것을 특징으로 하는 표시 장치.