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KR102408216B1 - 가변 필터 커패시턴스 - Google Patents

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KR102408216B1
KR102408216B1 KR1020207005751A KR20207005751A KR102408216B1 KR 102408216 B1 KR102408216 B1 KR 102408216B1 KR 1020207005751 A KR1020207005751 A KR 1020207005751A KR 20207005751 A KR20207005751 A KR 20207005751A KR 102408216 B1 KR102408216 B1 KR 102408216B1
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voltage
lines
line
voltage rail
bit
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페르디난도 베데쉬
움베르토 디 빈센초
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마이크론 테크놀로지, 인크
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Abstract

필터 커패시턴스를 변화시키기 위한 방법, 시스템, 및 디바이스가 기재된다. 메모리 디바이스 내에서, 전압이 두 개의 전압원과 연관된 라인을 액세스하도록 인가되어, 두 개의 전압원 간 액세스 라인에 의해 제공되는 커패시턴스를 증가시킬 수 있다. 일부 경우, 액세스 라인은 용량성 요소 및 선택 구성요소를 포함하는 용량성 셀과 전자 통신할 수 있으며, 전압원과 액세스 라인은 용량성 요소 및 액세스 라인들 간 커패시턴스를 이용해 전압원 간 커패시턴스를 증가시키도록 구성될 수 있다. 일부 경우, 디코더는 상이한 용량성 레벨을 생성하는 특정 구성을 구현하도록 사용될 수 있다. 마찬가지로, 서브-디코더가 용량성 어레이의 일부분을 선택함으로써 상이한 커패시턴스 레벨을 생성할 수 있다.

Description

가변 필터 커패시턴스
교차 참조
본 특허 출원은 2017년 07월 27일에 출원되고 본 출원인에게 양도된 Bedeschi외의 미국 특허 출원 번호 15/662,218, 발명의 명칭 "Variable Filter Capacitance"의 우선권을 주장하는 2018년 07월 19일자 Bedeschi외의 PCT 출원 번호 PCT/US2018/042931, 발명의 명칭 "Variable Filter Capacitance"의 우선권을 주장하며, 상기 출원들은 그 전체가 본 명세서에 참조로서 포함된다.
배경기술
이하의 내용은 일반적으로 메모리 디바이스와 관련되고 더 구체적으로 메모리 디바이스 내 필터 커패시턴스를 변화시키는 것과 관련된다.
메모리 디바이스는 다양한 전자 디바이스, 가령, 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등에서 정보를 저장하는 데 널리 사용된다. 메모리 디바이스의 상이한 상태를 프로그램함으로써 정보가 저장된다. 예를 들어, 이진 디바이스가, 종종 논리 "1" 또는 논리 "0"으로 지시되는 두 개의 상태를 가진다. 또 다른 시스템에서, 셋 이상의 상태가 저장될 수 있다. 저장된 정보를 액세스하기 위해, 전자 디바이스의 구성요소가 메모리 디바이스 내 저장된 상태를 읽거나 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스의 구성요소가 메모리 디바이스 내 상태를 쓰거나 프로그램할 수 있다.
복수 유형의 메모리 디바이스가 존재하는데, 가령, 자기 하드 디스크, RAM(random access memory), DRAM(dynamic RAM), SDRAM(synchronous dynamic RAM), FeRAM(ferroelectric RAM), MRAM(magnetic RAM), RRAM(resistive RAM), ROM(read only memory), 플래시 메모리, PCM(phase change memory) 등이 있다. 메모리 디바이스는 휘발성 또는 비-휘발성일 수 있다. 비-휘발성 메모리, 가령, FeRAM은 외부 전원이 부재할 때에도 긴 시간 동안 자신의 저장된 논리 상태를 유지할 수 있다. 휘발성 메모리 디바이스, 가령, DRAM은 외부 전원에 의해 주기적으로 재생되지 않는 한 자신의 저장된 상태를 소실할 수 있다. 메모리 디바이스를 개선하는 것은 메모리 셀 밀도를 증가시키는 것, 읽기/쓰기 속도를 증가시키는 것, 신뢰성을 증가시키는 것, 데이터 보유를 증가시키는 것, 전력 소모를 감소시키는 것, 또는 제조 비용을 감소시키는 것 등을 포함할 수 있다.
일부 메모리 아키텍처에서, 예를 들어, 불완전한 전압 소스로 인한 전압 변동이 읽기 및 쓰기 에러를 도출할 수 있다. 일부 예시에서, 전압 변동의 영향을 완화하기 위해 필터 커패시턴스가 도입될 수 있다. 큰 커패시턴스가 작은 커패시턴스에 비교할 때 원하지 않는 전압 변동의 영향을 완화시킬 수 있는 디바이스의 능력을 증가시킬 수 있다. 그러나 큰 커패시턴스는 작은 커패시터보다 더 큰 칩 영역을 차지하고 더 많은 전력을 소비할 수 있으며, 디바이스의 메모리 용량 및 배터리 수명을 감소시킨다.
개시는 다음의 도면을 참조하고 이러한 도면을 포함한다.
도 1은 본 발명의 다양한 실시예에 따라 필터 커패시턴스를 변화시키는 것을 지원하는 예시적 메모리 어레이를 도시한다.
도 2는 본 발명의 다양한 실시예에 따라 필터 커패시턴스를 변환시키는 것을 지원하는 메모리 층의 예시적 부분의 구성요소 및 전압 플롯을 도시한다.
도 3a은 본 발명의 다양한 실시예에 따라 필터 커패시턴스를 변화시키는 것을 지원하는 예시적 메모리 구성요소의 양태를 도시한다.
도 3b는 본 발명의 다양한 실시예에 따르는 예시적 메모리 층을 도시한다.
도 4a 내지 4c는 본 발명의 다양한 실시예에 따라 필터 커패시턴스를 변화시키기 위한 예시적 스파인 및 주변 구성을 도시한다.
도 5는 본 발명의 다양한 실시예에 따르는 가변 필터 커패시턴스를 생성하기 위한 예시적 커패시터 스킴을 도시한다.
도 6은 본 발명의 다양한 실시예에 따라 필터 커패시턴스를 변화시키는 것을 지원하는, 메모리 어레이를 포함하는 시스템을 도시한다.
도 7은 본 발명의 다양한 실시예에 따라 필터 커패시턴스를 변환시키는 것을 지원하는 메모리 제어기를 도시한다.
도 8은 본 발명의 다양한 실시예에 따라 필터 커패시턴스를 변화시키는 것을 지원하는, 메모리 어레이를 포함하는 시스템을 도시한다.
도 9는 본 발명의 다양한 실시예에 따라 필터 커패시턴스를 변화시키기 위한 방법 또는 방법들을 도시하는 흐름도이다.
가변 필터 커패시턴스가 회로에서 구현되어 디바이스가 전압 소스와 연관된 커패시턴스를 수정하게 할 수 있다. 가변 필터 커패시턴스는 칩 면적 활용률을 증가시키기 위해 메모리 층 상에 위치하지만 논리 상태를 저장하는 데 사용되지 않는 메모리-형 셀을 이용해 형성될 수 있다.
예를 들어, 메모리 구성요소는 복수의 메모리 층을 포함할 수 있다. 일부 예시에서, 각각의 메모리 층은 하나 이상의 메모리 어레이 및 두 개의 수직 스트립(즉, 서로 수직인 스트립)을 포함할 수 있다. 일부 실시예에서, 제1 수직 스트립은 스파인(spine)이거나 이를 포함할 수 있다. 스파인은 메모리 구성요소의 구조적 무결성을 증가시키는 두꺼운 필라 구조체(즉, 메모리 어레이 내 필라에 비교할 때 더 두꺼움)와 연관되거나 및/또는 하나 이상의 메모리 어레이를 액세스하기 위해 회로를 디코딩함으로써 사용되는 영역일 수 있다. 예를 들어, 스파인은 하나 이상의 디코더를 하나 이상의 메모리 어레이에 전기적으로 연결된 하나 이상의 액세스 라인으로 연결하는 전도성 트레이스를 포함할 수 있다. 일부 실시예에서, 제2 수직 스트립은 주변부(periphery)이거나 이를 포함할 수 있다. 주변부는 메모리 어레이를 동작시키기 위한 회로에 의해 사용되는 영역일 수 있다. 일부 경우, 주변부는 임의의 방향으로 메모리 어레이 풋프린트의 외부에 뻗어 있을 수 있다. 일부 예시에서, 주변부는 메모리 어레이에 할당되지 않은 메모리 구성요소의 임의의 영역과 연관될 수 있다.
스파인 및 주변부는 메모리 층을 개별 메모리 어레이로 할당될 수 있는 네 개의 서브-영역으로 분할할 수 있고, 두 개의 수직 스트립은 다른 동작을 위해 사용될 수 있다. 예를 들어, 스파인 및 주변부는 메모리 어레이를 액세스하기 위한 제어 회로를 지원하도록 사용될 수 있다. 그러나 이러한 구성에서 제어 회로는 메모리 셀과 상이한 구조를 가질 수 있으며, 따라서 제어 회로를 형성하기 위해 사용되는 것과 상이한 제조 기법이 사용되어 메모리 어레이를 형성할 수 있다. 덧붙여, 제조 공정의 변화가 공정 결함의 수를 증가시킬 수 있다. 따라서, 본 명세서에 기재된 바와 같이, 메모리 층의 전체에 걸쳐 단일 구조체가 균일하게(또는 거의 균일하게) 배치되어, 제조 공정 동안 발생하는 결함을 감소시키도록 메모리 층이 구성될 수 있다.
예를 들어, 메모리 층은 메모리-형 셀이 메모리 층에 걸쳐 균일하게 배치되도록 형성될 수 있다. 메모리-형 셀은 용량성 요소 및 상기 용량성 요소를 회로로 삽입 및 절연시키기 위해 사용되는 선택 구성요소를 포함한다. 메모리 어레이는 메모리-형 셀과 전자 통신하는 (액세스 라인이라고도 지칭될 수 있는) 전도성 트레이스의 복수의 세트를 더 포함할 수 있다. 액세스 라인은 제1 방향으로 뻗어 있는 (디지트 또는 컬럼 라인으로 지칭될 수 있는) 액세스 라인의 제1 세트, 및 제1 방향과 수직인 제2 방향으로 뻗어 있는 (워드 또는 로우 라인으로 지칭될 수 있는) 액세스 라인의 제2 세트를 포함할 수 있다. 앞서 언급된 바와 같이, 메모리 층은 스파인 및 주변부 때문에 네 개의 메모리 어레이로 분할될 수 있다. 메모리 어레이 상에 배치되는 메모리-형 셀은 메모리 셀로 지칭될 수 있다. 메모리 셀은 메모리 저장 요소(가령, 선형 또는 비-선형 커패시터) 및 선택 디바이스를 포함할 수 있으며, 다른 하드웨어 또는 소프트웨어 애플리케이션을 위한 논리 상태를 저장하는 데 사용될 수 있다. 메모리 셀과 전자 통신하는 액세스 라인은 메모리 셀로부터 읽거나 쓰기 위해 사용될 수 있다.
일부 경우, 여분의 금속 층이 메모리 층의 스파인 및 주변부에 추가되어 메모리 구성요소의 구조적 무결성을 증가시킬 수 있다. 따라서, 스파인 및 주변부 상의 메모리-형 셀은 메모리 어레이에 위치하는 메모리 셀과 달리 논리 상태를 저장하는 데 사용되지 않을 수 있다. 따라서 스파인 및 주변부 상의 메모리-형 셀은, 유사하게 구성됨에도 불구하고, 메모리 셀과 구별하기 위해 용량성 셀이라고 지칭될 수 있다. 일부 예시에서, 용량성 셀 및/또는 상기 용량성 셀과 전자 통신하는 액세스 라인이 가변 커패시턴스를 생성하고 이상 전압을 필터링하도록 사용될 수 있다.
예를 들어, 제1 구성에서, 스파인 및/또는 주변부와 연관된 컬럼 라인의 제1 서브세트가 제1 전압 레일과 연관된 양 전압에 연결될 수 있고 컬럼 라인의 제2 서브세트가 접지 또는 가상 접지에 연결된다. 스파인 및 주변부와 연관된 컬럼 라인의 제1 서브세트의 컬럼 라인의 위치가 컬럼 라인의 제2 서브세트의 컬럼 라인의 위치와 교번할 수 있다(가령, 제1 컬럼 라인이 제1 서브세트와 연관될 수 있고, 제1 컬럼 라인에 인접한 제2 컬럼 라인이 제2 서브세트와 연관될 수 있으며, 제2 컬럼 라인에 인접한 제3 컬럼 라인이 제1 서브세트와 연관될 수 있고, 이러한 식으로 계속될 수 있다). 스파인 및 주변부와 연관된 로우 라인이 전압 레일로부터 절연되게 유지 또는 부동 상태로 유지될 수 있다. 이러한 방식으로, 인접한 컬럼 라인들 사이의 커패시턴스는 양 전압과 접지 또는 가상 접지 사이에서 하나의 더 큰 필터 커패시턴스를 형성하기 위해 집성될 수 있다.
마찬가지로, 제2 구성에서, 스파인 및 주변부와 연관된 로우 라인의 제1 서브세트가 제1 전압 레일과 연관된 양 전압에 연결될 수 있고, 스파인 및 주변부와 연관된 로우 라인의 제2 서브세트가 접지 또는 가상 접지에 연결될 수 있다. 이는 로우 라인들 사이에 커패시턴스를 추가함으로써 양 전압과 접지 또는 가상 접지 간 필터 커패시턴스를 더 증가시킬 수 있고, 또한 용량성 셀로부터의 커패시턴스를 필터 커패시턴스로 추가할 수 있다.
제3 구성에서, 스파인 및 주변부와 연관된 로우 라인이 양 전압 및 접지 또는 가상 접지로부터 절연될 수 있다, 즉, 로우 라인이 부동 상태로 유지될 수 있다. 이 구성은 제조 공정 동안 발생하는 액세스 라인들 간 단락으로부터 초래되는, 양 전압으로부터 접지 또는 가상 접지로의 전류 누설을 감소시킬 수 있다. 또 다른 경우, 스파인 및 주변부와 연관된 로우 라인이 양 전압보다 작고 접지 또는 가상 접지보다 큰 중간 전압으로 연결될 수 있다. 이 구성은 용량성 셀이 액세스되지 않게 할 수 있으며, 이는 용량성 셀을 통한 양 전압에서 접지 또는 가상 접지로의 전류 누설을 감소시킬 수 있다. 메모리 구성요소가 메모리 구성요소가 겪는 특정 시나리오에 따라 상이한 구성 또는 구성 조합을 구현할 수 있다. 예를 들어, 제1 구성은 디바이스가 전원에 연결되고 높은 배터리 레벨을 가질 때 사용될 수 있고, 제2 구성은 디바이스가 배터리 전력으로만 동작 중일 때 사용될 수 있으며, 제3 구성은 디바이스가 배터리가 부족하거나 저전력 또는 대기 모드일 때 사용될 수 있다.
앞서 소개된 특징 및 기법이 메모리 어레이의 맥락에서 이하에서 더 기재된다. 그 후 특정 메모리 구성 및 방법이 필터 커패시턴스를 변화시키기 위해 기재된다. 개시 내용의 이들 및 그 밖의 다른 특징이 비-휘발성 메모리 셀을 읽거나 쓰는 것과 관련된 장치도, 시스템도, 및 흐름도를 참조하여 더 설명 및 기재된다.
도 1은 본 발명의 다양한 실시예에 따라 필터 커패시턴스를 변화시키는 것을 지원하는 예시적 메모리 어레이(100)를 도시한다. 메모리 어레이(100)는 전자 메모리 장치라고도 지칭될 수 있다. 메모리 어레이(100)는 상이한 상태를 저장하도록 프로그램 가능한 메모리 셀(105)을 포함한다. 각각의 메모리 셀(105)은 논리 0 및 논리 1로 지정된 두 개의 상태를 저장하도록 프로그램될 수 있다. 일부 경우, 메모리 셀(105)은 셋 이상의 논리 상태를 저장하도록 구성된다. 메모리 셀(105)은 커패시터에 프로그램 가능 상태를 나타내는 전하를 저장할 수 있으며, 예를 들어, 충전 및 비충전 커패시터가 두 개의 논리 상태를 각각 나타낼 수 있다. DRAM 아키텍처는 이러한 설계를 흔히 사용할 수 있으며, 채용되는 커패시터는 절연체로서 선형 또는 상유전성(paraelectric) 전기 분극 속성을 갖는 유전체 물질을 포함할 수 있다. 이와 달리, 강유전성 메모리 셀은 절연 물질로서 강유전체를 갖는 커패시터를 포함할 수 있다. 강유전성 커패시터의 상이한 충전 레벨이 상이한 논리 상태를 나타낼 수 있다. 강유전성 물질은 비-선형 분극 속성을 가지며, 강유전성 메모리 셀(105)의 일부 세부사항 및 이점이 이하에서 언급된다.
메모리 어레이(100)는 3차원(3D) 메모리 어레이일 수 있으며, 여기서 2차원(2D) 메모리 어레이가 위 아래로 형성된다. 예를 들어, 메모리 어레이(100)는 제1 메모리 층(150-a) 및 제2 메모리 층(150-b)을 포함할 수 있다. 이는 2D 어레이와 비교해서 단일 다이 또는 기판 상에 형성될 수 있는 메모리 셀의 수를 증가시킬 수 있으며, 이는 제작 비용을 감소시키거나 메모리 어레이의 성능을 증가시키거나, 둘 모두일 수 있다. 도 1에 도시된 예시에 따르면, 메모리 어레이(100)는 메모리 셀(105)의 두 개의 레벨을 포함하고 따라서 3차원 메모리 어레이로 간주될 수 있지만, 레벨의 수는 2에 한정되지 않는다. 각각의 레벨에 걸쳐 메모리 셀(105)이 서로 대략 정렬될 수 있도록 각각의 레벨이 정렬 또는 위치설정되어, 메모리 셀 스택(145)을 형성한다.
메모리 셀(105)의 각각의 로우가 액세스 라인(110)에 연결되고, 메모리 셀(105)의 각각의 컬럼이 비트 라인(115)에 연결된다. 액세스 라인(110)은 또한 워드 라인(110)으로 알려져 있고, 비트 라인(115)은 디지트 라인(115)으로도 알려져 있을 수 있다. 워드 라인과 비트 라인 또는 그 유사어에 대한 참조는 이해나 동작 손실 없이 상호교환 가능하다. 워드 라인(110) 및 비트 라인(115)은 실질적으로 서로 수직이어서 어레이를 생성할 수 있다.
도 1에 도시된 바와 같이, 메모리 셀 스택(145) 내 제1 메모리 셀(105)이 디지트 라인(115) 및 워드 라인(110)과 전자 통신할 수 있으며, 메모리 셀 스택(145) 내 제2 메모리 셀(105)은 제2 디지트 라인(115) 및 제2 워드 라인(110)과 전자 통신할 수 있다. 일부 경우, 메모리 셀 스택(145) 내 두 개의 메모리 셀(105)이 공통 전도성 라인, 가령, 디지트 라인(115)을 공유할 수 있다. 즉, 디지트 라인(115)은 상부 메모리 셀(105)의 하부 전극 및 하부 메모리 셀(105)의 상부 전극과 전자 통신할 수 있다. 또 다른 구성이 가능할 수 있는데, 가령, 제3 층이 워드 라인(110)을 하부 층과 공유할 수 있다. 일반적으로, 하나의 메모리 셀(105)은 두 개의 전도성 라인, 가령, 워드 라인(110)과 비트 라인(115)의 교차부에 위치할 수 있다. 이 교차부는 메모리 셀의 주소로 지칭될 수 있다. 타깃 메모리 셀(105)은 여기된 워드 라인(110)과 비트 라인(115)의 교차부에 위치하는 메모리 셀(105)일 수 있다, 즉, 워드 라인(110)과 비트 라인(115)은 여기되어 자신들의 교차부의 메모리 셀(105)을 읽거나 쓸 수 있다. 동일한 워드 라인(110) 또는 비트 라인(115)과 전자 통신하는(가령, 여기에 연결된) 그 밖의 다른 메모리 셀(105)이 비타깃 메모리 셀(untargeted memory cell)(105)로 지칭될 수 있다.
앞서 언급된 바와 같이, 전극은 메모리 셀(105) 및 워드 라인(110) 또는 비트 라인(115)으로 연결될 수 있다. 용어 전극은 전기 전도체를 지칭할 수 있으며, 일부 경우 메모리 셀(105)로의 전기 접속부로 사용될 수 있다. 전극은 메모리 어레이(100)의 요소들 또는 구성요소들 간 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
일부 경우, 각각의 메모리 층(150)은 제1 방향으로 층의 중앙 부분을 가로질러 뻗어 있는 스파인 및 제1 방향에 수직인 제2 방향으로 층의 중앙 부분을 가로질러 뻗어 있는 주변부에 의해 분리되는 복수의 메모리 어레이(100)(가령, 네 개의 메모리 어레이)를 포함할 수 있다. 일부 예시에서, 스파인 및 주변부는 메모리 어레이 각각, 가령, 로우 및 컬럼 디코더 및 감지 구성요소를 액세스하기 위한 제어 회로를 지원할 수 있다. 또 다른 예시에서, 메모리 어레이(100)에 위치하는 메모리 셀(105)로 유사하게 구성되는 용량성 셀이 스파인 및 주변부 상에 배치될 수 있으며 제어 회로는 메모리의 하부 메모리 층(150) 상에 위치할 수 있다. 용량성 셀은, 메모리 셀(105)과 유사하게 구성되더라도, 메모리 층(150)의 강도 및 물질 신뢰성을 증가시키기 위해 스파인 및 주변부에 추가되는 외부 금속 층 때문에 논리 상태를 저장하는 데 사용되지 않을 수 있다. 스파인 및 주변부를 가로질러 용량성 셀을 배치하는 것이 메모리 어레이(100) 내 메모리 셀과 스파인 및 주변부 내 용량성 셀을 형성하는 데 유사한 제조 기법이 사용될 수 있기 때문에 제조 공정 동안 발생하는 물리적 결함을 감소시킬 수 있다.
드 라인(110) 및 비트 라인(115)을 활성화 또는 선택함으로써, 가령, 전압 또는 전류를 각자의 라인에 인가함으로써, 동작, 가령, 읽기 및 쓰기가 메모리 셀(105) 상에서 수행될 수 있다. 워드 라인(110) 및 비트 라인(115)은 전도성 물질, 가령, 금속(가령, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄(Ti) 등), 금속 합금, 탄소, 전도성-도핑된 반도체, 또는 그 밖의 다른 전도성 물질, 합금, 또는 화합물로 만들어질 수 있다.
메모리 셀(105)을 액세스하는 것이 로우 디코더(120) 및 컬럼 디코더(130)를 통해 제어될 수 있다. 예를 들어, 로우 디코더(120)는 메모리 제어기(140)로부터 로우 주소를 수신하고 수신된 로우 주소를 기초로 적절한 워드 라인(110)을 활성화할 수 있다. 마찬가지로, 컬럼 디코더(130)는 메모리 제어기(140)로부터 컬럼 주소를 수신하고 적절한 비트 라인(115)을 활성화한다. 따라서 워드 라인(110) 및 비트 라인(115)을 활성화함으로써 메모리 셀(105)은 액세스될 수 있다.
액세스되면, 메모리 셀(105)은 감지 구성요소(125)에 의해 읽히거나 감지되어 메모리 셀(105)의 저장된 상태를 결정할 수 있다. 예를 들어, 메모리 셀(105)을 액세스한 후, 메모리 셀(105)의 강유전성 커패시터가 이의 대응하는 디지트 라인(115)으로 방전할 수 있다. 강유전성 커패시터를 방전하는 것이 강유전성 커패시터로 전압을 바이어싱 또는 인가하는 것으로부터 도출될 수 있다. 방전은 디지트 라인(115)의 전압의 변화를 야기하며, 감지 구성요소(125)가 이를 기준 전압(도시되지 않음)에 비교하여, 메모리 셀(105)의 저장된 상태를 결정할 수 있다. 예를 들어, 디지트 라인(115)이 기준 전압보다 높은 전압을 갖는 경우, 감지 구성요소(125)가 메모리 셀(105) 내 저장된 상태가 논리 1이었음을 결정할 수 있고, 그 반대의 경우도 마찬가지일 수 있다. 감지 구성요소(125)는 다양한 트랜지스터 또는 증폭기를 포함하여 신호의 차이를 검출 및 증폭할 수 있으며, 이는 래칭(latching)이라고 지칭될 수 있다. 그 후 메모리 셀(105)의 검출된 논리 상태가 컬럼 디코더(130)를 통해 입/출력(135)으로서 출력될 수 있다. 일부 경우, 감지 구성요소(125)는 컬럼 디코더(130) 또는 로우 디코더(120)의 일부일 수 있다. 또는, 감지 구성요소(125)는 컬럼 디코더(130) 또는 로우 디코더(120)에 연결 또는 이와 전자 통신할 수 있다.
메모리 셀(105)은 관련 워드 라인(110) 및 비트 라인(115)을 유사하게 활성화함으로써 설정 또는 써질 수 있다 - 즉, 논리 값이 메모리 셀(105)에 저장될 수 있다. 컬럼 디코더(130) 또는 로우 디코더(120)가 메모리 셀(105)에 써지도록 데이터, 가령, 입/출력(135)을 수용할 수 있다. 강유전성 메모리 셀(105)은 강유전성 커패시터를 양단에 전압을 인가함으로써 써질 수 있다.
일부 메모리 아키텍처, 가령, DRAM은 외부 전원에 의해 주기적으로 재생되지 않는다면 자신의 저장된 상태를 소실할 수 있다. 예를 들어, 누설 전류를 통해 충전된 커패시터가 시간의 흐름에 따라 방전될 수 있으며, 이는 저장된 정보의 소실을 도출한다. 이들 이른바 휘발성 메모리 디바이스의 재생 율이 비교적 높을 수 있는데, 가령, DRAM 어레이의 경우 초당 수십 번의 재생 동작이 있을 수 있고, 이는 상당한 전력 소모를 초래할 수 있다. 메모리 어레이가 점점 더 커짐에 따라, 증가된 전력 소모가, 특히, 유한한 전원, 가령, 배터리에 의존하는 모바일 디바이스의 경우, 메모리 어레이의 배치 또는 동작을 제한할 수 있다(가령, 전력 공급, 열 발생, 재료 제한 등). 강유전성 메모리 셀(105)은 다른 메모리 아키텍처에 비해 개선된 성능을 도출할 수 있는 유익한 속성을 가질 수 있다.
메모리 제어기(140)는 다양한 구성요소, 가령, 로우 디코더(120), 컬럼 디코더(130), 및 감지 구성요소(125)를 통해 메모리 셀(105)의 동작(읽기, 쓰기, 다시-쓰기, 재생, 방전 등)을 제어할 수 있다. 일부 경우, 로우 디코더(120), 컬럼 디코더(130), 및 감지 구성요소(125) 중 하나 이상이 메모리 제어기(140)와 함께 위치할 수 있다. 메모리 제어기(140)는 로우 및 컬럼 주소 신호를 생성하여 바람직한 워드 라인(110) 및 비트 라인(115)을 활성화할 수 있다. 메모리 제어기(140)는 또한 메모리 층(150)의 스파인 및 주변부에 대응하는 로우 및 컬럼 라인에 인가되는 전압을 생성 및 제어하여, 이상 전압을 조절하도록 사용되는 필터 커패시턴스를 수정할 수 있다. 예를 들어, 메모리 제어기(140)는 제1 디코더를 트리거하여, 제1 전압을 디지트 라인(115)의 제1 서브세트로 연결하고 제2 전압을 디지트 라인(115)의 제2 서브세트로 연결할 수 있다. 마찬가지로, 메모리 제어기(140)는 제2 디코더를 트리거하여 제1 전압을 워드 라인(110)의 제1 서브세트로 연결하고 제2 전압을 워드 라인(110)의 제2 서브세트로 연결할 수 있다. 또는 메모리 제어기(140)는 제2 디코더를 트리거하여 워드 라인(110)을 제1 및 제2 전압으로부터 절연시킬 수 있다.
도 2는 메모리 층(200)의 예시적 부분 및 본 발명의 다양한 실시예에 따라 필터 커패시턴스를 변화하는 것을 뒷받침하는 예시적 전압 플롯(201)을 도시한다. 메모리 층(200)은 도 1을 참조하여 기재된 메모리 층(150)의 예시일 수 있다. 메모리 층(200)은 도 1을 참조하여 기재된 바와 같이 메모리 셀(105), 워드 라인(110), 및 비트 라인(115)의 예시일 수 있는 메모리 셀(105-a), 메모리 셀(105-b), 워드 라인(110-a), 및 비트 라인(115-a)을 포함한다. 메모리 층(200)은 용량성 셀(225-a) 및 용량성 셀(225-b)을 더 포함한다.
메모리 셀(105-a)은 전극(205), 전극(205-a), 강유전성 물질일 수 있는 메모리 요소(220) 및 선택 컴포넌트(215)를 포함한다. 전극(205-a)은 중간 전극(205-a)으로 지칭될 수 있다. 메모리 층(200)은 또한 하부 전극(210)을 포함한다. 용량 성 셀(225-a)은 메모리 셀(105-a)과 유사하게 구성될 수 있지만, 선형 또는 비선형 커패시턴스일 수 있는 커패시터(250)를 포함할 수 있다. 또한, 용량성 셀(225-a)을 형성하는 필라는 메모리 층(200)의 구조적 무결성을 증가시키기 위해 메모리 셀(105-a) 및 메모리 셀(105-b)을 형성하는 필라보다 더 두꺼울 수 있다. 일부 예에서, 메모리 셀(105-a) 및 메모리 셀(105-b)은 메모리 저장을 위해 예약된 메모리 층(200)의 일부 내에 위치되는 반면, 용량성 셀(225-a) 및 용량성 셀(225-b)은 메모리 층(200)의 스파인 또는 주변부에 위치된다.
메모리 층(200)은 교차점 아키텍처(cross-point architecture)로 지칭될 수 있다. 이는 필라 구조라고도 지칭될 수 있다. 예를 들어, 도 2에 도시 된 바와 같이, 필라는 제1 전도성 라인(워드 라인(110-a)) 및 제2 전도성 라인(비트 라인(115-a))과 접속할 수 있으며, 여기서 필라는 제1 전극(하부 전극(210)), 선택 구성 요소(215), 및 강유전성 메모리 셀(105-a)을 포함하며, 이때, 강유전성 메모리 셀(105-a)은 제2 전극(전극(205-a)) 강유전성 메모리 요소(220), 및 제3 전극(전극(205))을 포함한다. 일부 경우에, 전극(205-a)은 중간 전극으로 지칭될 수 있다. 일부 경우에, 3D 메모리 어레이는 다수의 메모리 층(200)을 서로 상하로 적층함으로써 형성될 수 있다. 일부 예들에서, 두 개의 적층된 층은, 도 1을 참조하여 기재된 바와 같이, 각각의 레벨이 워드 라인(110) 또는 비트 라인(115)을 공유할 수 있도록 공통 전도성 라인을 가질 수 있다.
이러한 필라 아키텍처는 다른 메모리 아키텍처와 비교하여 더 낮은 생산 비용으로 비교적 고밀도 데이터 스토리지를 제공할 수 있다. 예를 들어, 교차점 아키텍처는 다른 아키텍처에 비해 감소된 면적 및 결과적으로 증가된 메모리 셀 밀도를 갖는 메모리 셀을 가질 수 있다. 예를 들어, 아키텍처는 6F2 메모리 셀 영역을 갖는 다른 아키텍처, 가령, 3-단자 선택을 갖는 아키텍처에 비해, 4F2 메모리 셀 영역을 가질 수 있으며, 여기서 F는 가장 작은 피쳐 크기이다. 예를 들어, DRAM은 각각의 메모리 셀에 대한 선택 구성요소로서 3-단자 디바이스인 트랜지스터를 사용할 수 있고 필라 아키텍처에 비해 더 큰 메모리 셀 영역을 가질 수 있다.
필라와 액세스 라인 사이에 고유 커패시턴스가 있을 수도 있다. 예를 들어, 메모리 셀(105)을 포함하는 각각의 필라 사이에 ~ 44.5 아토패럿(aF)이 있을 수 있다. 따라서, 메모리 셀의 2 x 2048 어레이에 대해 최대 ~ 100의 펨토패럿(fF)의 커패시턴스 및 2048x2048 메모리 어레이의 경우 최대 ~100pF의 커패시턴스가 있을 수 있다. 마찬가지로, 용량성 셀(225)을 포함하는 필라는 커패시턴스를 생성할 수 있지만, 이들 필라를 구축하는 데 사용되는 추가 금속 층은 메모리 셀(105)을 포함하는 필라와 비교하여 커패시턴스를 증가시킬 수 있다. 예를 들어, 용량성 셀들 사이에 ~ 180 aF이 있을 수 있다. 따라서 2048 x 2048 용량성 어레이의 경우 최대 ~400pF의 커패시턴스가 있을 수 있다. 용량성 셀(225)은 일반적으로 논리 상태를 저장하는 데 사용되지 않기 때문에, 메모리 구성 요소는 더 큰 커패시턴스를 이용하여 추가 칩 면적을 사용하지 않고 전압을 조절하는 데 사용될 수 있는 큰 필터 커패시턴스를 생성할 수 있다.
전압 플롯(201)은 타깃 메모리 셀(105)의 액세스 동작 동안 시간의 함수로서 인가된 전압을 도시한다. 메모리 셀(105-a)과 같은 메모리 셀을 액세스하기 전에, 워드 라인(110-a) 및 디지트 라인(115-a) 모두는 억제 전압(inhibit voltage)(240), 즉 메모리 셀(105-a)의 방전을 방지하는 전압으로 유지될 수 있다. 예를 들어, 워드 라인(110-a) 및 디지트 라인(115-a) 모두는 가상 접지와 동등한 억제 전압(240)으로 유지 될 수 있다. 메모리 셀(105-a)을 액세스하기 위해, 워드 라인(110-a)과 디지트 라인(115-a) 모두에 전압을 인가함으로써 이들은 여기될 수 있다. 즉, 비트 라인 액세스 전압(245)은 워드 라인 액세스 전압(230)과 동시에 인가될 수 있다. 이들은 반대 극성을 갖기 때문에, 워드 라인(110-a) 및 디지트 라인(115-a)에 인가되는 전압은 부가적일 수 있고, 타깃 메모리 셀(105-a)에 인가된 최종 전압은 셀 액세스 전압(235)이다. 즉, 전압 플롯(201)에서, 비트 라인 액세스 전압(245)은 양의 극성을 갖고 워드 라인 액세스 전압(230)은 음의 극성을 가지며, 메모리 셀(105-a) 양단의 순 합(net sum)은 셀 액세스 전압(235)이다.
일부 예들에서, 억제 전압(240)은 중간 전압, 예를 들어 중간 바이어스 전압일 수 있다. 즉, 가상 접지에 대해 양의 비트 라인 액세스 전압(245) 및 음의 워드 라인 액세스 전압(230)을 인가하는 대신에, 비트 라인 액세스 전압(245) 및 음의 워드 라인 액세스 전압(230)이 중간 전압에 대해 인가될 수 있다. 예를 들어, 메모리 어레이는 양의 전압원만을 사용하여 동작될 수 있고 중간 전압의 크기는 양의 전압원의 크기와 가상 접지 사이에 있다. 일부 예들에서, 비트 라인 액세스 전압(245) 및 워드 라인 액세스 전압(230) 모두가 메모리 셀(105-a)의 액세스 동작 이전에 중간 전압으로 유지된다. 그리고 액세스 동작 동안, 비트 라인 액세스 전압(245)은 (예를 들어, 양의 공급 레일로) 증가될 수 있고, 반면에 워드 라인 액세스 전압(230)은 동시에 (예를 들어, 가상 접지로) 감소될 수 있어, 메모리 셀(105-a) 양단의 순 전압을 생성한다.
선택 구성요소(215)는, 일부 경우에, 메모리 셀(105)과 전도성 라인 사이, 예를 들어 메모리 셀(105-a)과 워드 라인(110-a) 또는 비트 라인(115-a) 중 적어도 하나 사이에 직렬로 연결될 수 있다. 예를 들어, 도 2에 도시 된 바와 같이, 선택 구성요소(215)는 전극(205-a)과 하부 전극(210) 사이에 위치 될 수 있으며, 따라서, 선택 구성요소(215)는 메모리 셀(105-a)과 워드 라인(110-a) 사이에 직렬로 위치된다. 그 밖의 다른 구성이 가능하다. 예를 들어, 선택 구성요소는 메모리 셀(105-a)과 비트 라인(115-a) 사이에 직렬로 위치될 수 있다. 선택 구성요소는 특정 메모리 셀(105-a)을 선택하는 것을 보조할 수 있거나 선택된 메모리 셀(105-a)에 인접한 선택되지 않은 메모리 셀(105-a)을 통해 미주 전류(stray current)가 흐르는 것을 방지하는 것을 도울 수 있다. 이는 또한 비-타깃메모리 셀에, 가령, 메모리 셀(105-b) 양단의 바이어스를 감소시킬 수 있다. 예를 들어, 선택 구성요소(215)는 임계 전압이 충족되거나 초과될 때 전류가 선택 구성요소(215)를 통해 흐르도록 임계 전압을 가질 수 있다. 선택 구성요소(215)는 전기적으로 비선형의 구성요소(가령, 비-옴 구성요소), 가령, MIM(metal-insulator-metal) 접합부, OTS(ovonic threshold switch), 또는 MSM(metal-semiconductor-metal) 스위치, 그 밖의 다른 유형의 2-단자 선택 디바이스, 가령, 다이오드일 수 있다. 일부 경우에, 선택 구성요소(215)는 칼코게나이드 필름, 예를 들어, 셀레늄(Se), 비소(As) 및 게르마늄(Ge)의 합금이다.
메모리 층(200)은 물질 형성 및 제거의 다양한 조합에 의해 만들어질 수 있다. 예를 들어, 워드 라인(110-a), 하부 전극(210), 선택 구성 요소(215), 전극(205-a), 메모리 요소(220) 및 전극(205)에 대응하는 물질의 층이 증착될 수 있다. 물질은 선택적으로 제거되어 희망 특징부, 가령, 도 2에 도시된 필라 구조물을 생성할 수 있다. 예를 들어, 포토레지스트를 패터닝하기 위해 포토 리소그래피를 사용하여 특징부가 형성될 수 있고, 그 후 에칭과 같은 기법에 의해 물질이 제거될 수 있다. 그 후, 예를 들어, 물질의 층을 증착하고 선택적으로 에칭하여 도 2에 도시된 라인 구조물을 형성함으로써 비트 라인(115-a)이 형성될 수 있다. 일부 경우에, 전기 절연 영역 또는 층이 형성되거나 증착될 수 있다. 전기 절연 영역은 옥사이드 또는 니트라이드 물질, 가령, 실리콘 옥사이드, 실리콘 니트라이드, 또는 그 밖의 다른 전기 절연성 물질을 포함할 수 있다.
메모리 층(200)의 물질 또는 구성요소를 형성하기 위해 다양한 기법이 사용될 수 있다. 이들은 예를 들어 화학 기상 증착(CVD), 금속 유기 화학 기상 증착(MOCVD), 물리 기상 증착(PVD), 스퍼터 증착, 원자 층 증착 (ALD), 또는 분자 빔 에피택시(MBE), 그 밖의 다른 박막 성장 기법을 포함할 수 있다. 물질은 예를 들어 화학적 에칭("습식 에칭"이라고도 지칭됨), 플라스마 에칭("건식 에칭"이라고도 지칭됨), 또는 화학-기계적 평탄화를 포함할 수 있는 다수의 기법을 사용하여 제거될 수 있다.
일부 경우에, 커패시터(250)는 컨테이너형 커패시터일 수 있고 선택 구성요소(215)는 박막 트랜지스터(TFT)와 같은 3-단자 트랜지스터일 수 있다. 일부 예에서, TFT 선택 디바이스는 앞서 언급된 바와 같이 비선형 또는 다이오드 스위치를 대신하는 대안적인 선택 수단으로서 사용된다. 커패시터(250)를 액세스하기 위해 3-단자 트랜지스터를 사용하는 것은 트랜지스터를 활성화하는 워드 라인(110)에 전압을 인가하고 커패시터(250)와 디지트 라인(115) 사이에 전도성 경로를 제공하는 것을 포함할 수 있다. 일부 경우에, 커패시터(250)를 액세스하는 것은 워드 라인(110)을 이용해 트랜지스터에 전압을 인가하여, 커패시터(250)로부터 디지트 라인(115)까지 전도성 경로를 제공함으로써, 그리고 도금 라인(plate line)을 이용해 커패시터(250)에 또 다른 전압을 인가하고, 이로써 커패시터(250)가 디지트 라인(115)에 방전하게 함으로써, 이뤄질 수 있다. 일부 경우, 다이오드 또는 다이오드형 디바이스 자리에 3 단자 선택 디바이스, 가령, TFT 디바이스를 이용함으로써, 커패시터(250)를 통한 누설 전류가 감소될 수 있다.
도 3a 및 3b는 본 개시의 실시예에 따른 가변 필터 커패시턴스를 지원하는 예시적인 메모리 구성요소(300)의 양태를 도시한다. 메모리 구성요소(300)는 제1 메모리 층(305-a) 및 제어 층(307)과 같은 다수의 메모리 층(305)을 포함 할 수 있다. 일부 예시에서, 제어 층(307)이 또한 메모리 층일 수 있다. 각각의 메모리 층(305)은 메모리 어레이(310), 스파인(315) 및 주변부(320)를 포함할 수 있다. 일부 경우에, 제어 층(307)은 CMOS-언더 어레이(CMOS-Under Array)로 지칭되며 다른 층 상의 메모리 셀(325)에 액세스하고 용량성 요소(355)의 커패시턴스를 변화시키기 위해 사용되는 제어 회로를 포함한다.
전압 레일(360)은 액세스 라인에 전압을 공급하기 위해 사용될 수 있다. 일부 경우에, 전압 레일(360)은 스위치 또는 디코더를 통해 액세스 라인과 연결된다. 다른 경우에, 전압 레일(360)은 전압 레일을 액세스 라인에 연결하는 영구 전도성 트레이스에 의해 직접 연결된다. 일부 경우에, 제1 전압 레일(360-a)은 양의 전압을 공급하고, 반면에 제2 전압 레일(360-b)은 접지 또는 가상 접지에 연결된다. 제3 전압 레일(360-c)은 제1 전압 레일(360-a)의 전압보다 작지만 제2 전압 레일(360-b)의 전압보다 큰 중간 전압을 공급할 수 있다.
스파인(315)는 제1 방향으로 뻗어 있는 복수의 용량성 셀(330)의 제1 서브 세트를 포함할 수 있고 주변부(320)는 제1 방향에 수직인 제2 방향으로 뻗어 있는 복수의 용량성 셀(330)의 제2 서브세트를 포함할 수 있다. 일부 경우에, 스파인(315)은 보강되어(예를 들어, 스파인 영역 내 필라가 메모리 구성요소(300)의 임의의 다른 영역보다 더 두꺼울 수 있음) 메모리 구성요소(300)에 증가된 구조적 무결성을 제공할 수 있다. 일부 예에서, 메모리 어레이(310)를 액세스하기 위한 회로 및/또는 연결(가령, 전도성 트레이스)가 스파인(315) 상에 배치된다. 예를 들어, 메모리 어레이(310)를 디코딩하기 위한 회로 및/또는 연결은 스파인(315) 상에 배치될 수 있다. 일부 경우, 스파인(315)은 메모리 구성요소(300)의 상부 층 상의 디코딩 회로를 메모리 구성요소(300)의 상부 층 상의 메모리 어레이(310) 내 메모리 셀과 전자적으로 연결하는 전도성 트레이스를 포함한다.
주변부(320)는 제1 메모리 층(305-a)의 주변부 둘레에 반드시 뻗어 있을 필요는 없으며, 대신 메모리 어레이(310)의 주변부 둘레에 뻗어 있을 수 있다. 일부 경우, 주변부(320)는 메모리 어레이(310)에 할당되지 않은 메모리 구성요소(300)의 모든 부분으로 정의된다. 일부 경우, 메모리 어레이(310)를 액세스하기 위한 회로 및/또는 연결(예를 들어, 전도성 트레이스)이 주변부(320) 상에 배치된다.
제1 메모리 층(305-a)은 하드웨어 구성요소, 소프트웨어 애플리케이션 등에 대한 논리 상태를 저장하기 위해 메모리 셀(325)을 이용할 수 있는 메모리 어레이(310)를 포함할 수 있다. 스파인(315) 및 주변부(320)는 용량성 셀(330)을 포함할 수 있다. 용량성 셀(330)은 메모리 셀(325)과 유사한 방식으로 구성될 수 있지만, 용량성 셀(330)은 데이터를 저장하는 데 사용되지 않을 수 있다. 용량성 셀(330)은 선형 커패시터(예를 들어, 유전체 커패시터, 세라믹 커패시터 등) 또는 비선형 커패시터(예를 들어, 강유전체)일 수 있는 커패시터(335) 및 다이오드와 유사하게 동작할 수 있는 선택 구성요소(340)를 포함할 수 있다.
디지트 또는 컬럼 라인으로 지칭될 수 있고 도 1을 참조하여 기재된 디지트 라인(115)의 예시일 수 있는 제1 액세스 라인 세트(345)는 메모리 셀(325) 및 용량성 셀(330)과 전자 통신할 수 있다. 제1 액세스 라인 세트(345)는 제1 방향으로 배향될 수 있다. 워드 또는 로우 라인으로 지칭 될 수 있고 도 1을 참조하여 기재된 바와 같이 워드 라인(110)의 예시일 수 있는 제2 액세스 라인 세트(350)는 또한 메모리 셀(325) 및 용량성 셀(330)과 전자 통신할 수 있다. 제2 액세스 라인 세트(350)는 제1 액세스 라인 세트에 수직일 수 있다. 제1 액세스 라인 세트(345) 및 제2 액세스 라인 세트(350)의 액세스 라인에 전압을 인가함으로써 논리 상태가 메모리 셀(325)에 써지거나 읽힐 수 있다. 마찬가지로, 제1 액세스 라인 세트(345) 및 제2 액세스 라인 세트(350)의 액세스 라인에 전압을 인가함으로써 커패시터(335)가 액세스될 수 있다. 논리 상태를 쓰거나 읽기 위해 용량성 요소를 액세스하는 대신, 용량성 요소를 액세스하는 것은 제1 액세스 라인 세트(345)의 제1 전압과 제2 액세스 라인 세트(350)의 제2 전압 사이에 커패시터(335)의 커패시턴스를 도입시킬 수 있다.
메모리 구성요소(300)는 스파인(315) 및 주변부(320)에 포함된 액세스 라인을 사용하여 제1 액세스 라인 세트(345)(예를 들어, 제1 전압 레일(360-a))에 인가된 전압과 제2 액세스 라인 세트(350)(가령, 제2 전압 레일(360-b)) 사이의 커패시턴스를 수정할 수 있다. 이 커패시턴스는 용량성 요소(355)에 의해 표현되는 커패시턴스와 동등할 수 있다. 용량성 요소(355)는 필터 커패시턴스라고도 지칭될 수 있다. 일부 경우에, 용량성 셀(330)과 연관된 액세스 라인에 인가된 전압은 커패시터(335)가 선택되게 하고 용량성 요소(355)의 크기가 이들 커패시터(335)의 커패시턴스를 포함하게 할 수 있다. 추가 세부 사항이 이하에서 제공된다.
도 4a 내지 4c는 본 개시의 실시예에 따른 필터 커패시턴스를 변화시키기 위한 스파인(415) 및 주변부(420)의 예시적인 구성(400)을 도시한다. 도 4a에서, 구성(400-a)은 컬럼 라인(445-a 내지 445-f), 로우 라인(450-a 내지 450-f), 및 전압 레일(460-a 내지 460-c)을 포함할 수 있다. 구성(400-a)은 또한 각각 용량성 셀(430)을 포함할 수 있는 스파인(415) 및 주변부(420)를 포함 할 수 있다. 구성(400-a)은 선택 사항으로서, 복수의 디코더, 가령, 제1 디코더(465)(또는 컬럼 디코더(465)) 및 제2 디코더(470)(또는 로우 디코더(470))를 포함할 수 있다.
일부 경우, 컬럼 라인(445-a 내지 445-c)은 컬럼 라인(445)의 제1 서브세트와 연관되고 컬럼 라인(445-d 내지 445-f)은 컬럼 라인(445)의 제2 서브세트와 연관된다. 도시된 바와 같이, 컬럼 라인(445-a 내지 445-c)은 컬럼 라인(445-d 내지 450-f)과 교대하는 위치에 있을 수 있다. 마찬가지로, 로우 라인(450-a 내지 450-c)은 로우 라인(450)의 제1 서브 세트와 연관 될 수 있고 로우 라인(450-d 내지 450-f)은 로우 라인(450)의 제2 서브세트와 연관될 수 있다. 로우 라인(450-a 내지 450-c)은 로우 라인(450-d 내지 450-f)과 교대하는 위치에 있을 수 있다.
복수의 디코더는 제1 복수의 컬럼 라인(445), 제2 복수의 로우 라인(450) 및 용량성 셀(430)과 전자 통신할 수 있다. 컬럼 디코더(465)는 메모리 셀 어레이를 제1 방향으로 분할할 수 있고, 반면에 로우 디코더(470)는 셀 어레이를 제1 방향에 수직인 또는 직교하는 제2 방향으로 셀의 어레이를 분할할 수 있다. 컬럼 디코더(465)는 컬럼 라인(445)과 전자 통신 할 수 있고, 반면에 로우 디코더(470)는 로우 라인(450)과 전자 통신할 수 있다. 복수의 디코더는 희망 구성에 따라 전압 레일(460-a 내지 460-c)을 컬럼 라인(445) 및 로우 라인(450)으로 연결하는 데 사용될 수 있다. 일부 경우, 컬럼 디코더(465) 및 로우 디코더(470)는 메모리 구성요소의 하부 층(가령, 도 3a를 참조하여 기재된 제어기 층(307)) 상에 위치하며, 반면에 메모리 어레이(가령, 메모리 어레이(310)) 및 용량성 셀(430)은 상기 하부 층 위 하나 이상의 층 상에 위치한다. 그 밖의 다른 경우, 컬럼 디코더(465) 및 로우 디코더(470)는 메모리 어레이(가령, 메모리 어레이(310))와 동일한 층 상에 위치한다.
일부 예에서, 컬럼 디코더(465) 및 로우 디코더(470)는 용량성 셀(430)을 액세스하기 위해 사용될 수 있다. 컬럼 디코더(465) 및 로우 디코더(470)는 메모리 셀을 액세스하기 위해 사용된 디코더와 상이하거나, 상이하게 구성된 동일한 유형의 디코더일 수 있다. 예를 들어, 컬럼 디코더(465) 중 적어도 하나가 다수의 로우 라인(450)과 전자적으로 연결될 수 있고, 반면에 적어도 하나의 로우 디코더(470)가 다수의 컬럼 라인(445)과 전자적으로 연결될 수 있다.
일부 예시에서, 전압 레일(460-a 내지 460-c)은 (예를 들어, 영구 전도성 경로를 통해) 컬럼 라인(445) 및 로우 라인(450)에 직접 연결됨으로써 컬럼 디코더(465) 및 로우 디코더(470)가 사용되지 않는다. 일부 경우, 스위칭 구성 요소가 전압 레일(460-a 내지 460-c)과 액세스 라인 사이에 삽입될 수 있다. 일부 예시에서, 제1 전압 레일(460-a)은 양의 전압을 생성하고, 제2 전압 레일(460-b)은 접지 또는 가상 접지에 연결되고, 제3 전압 레일(460-c)은 제1 전압 레일(460-a)과 제2 전압 레일(460-b) 사이인 전압을 생성한다. 일부 경우, 제1 전압 레일(460-a)은 컬럼 라인(445-a 내지 445-c)에 직접 연결될 수 있고 제2 전압 레일(460-b)은 컬럼 라인(445-d 내지 445-f)에 직접 연결될 수 있다. 이 구성은 전압 레일(460-a 및 460-b)의 전압 변동을 조절하기 위해 컬럼 라인(445)과 용량성 셀(430) 사이의 고유 커패시턴스를 이용할 수 있다. 칼럼 라인(445)과 용량성 셀(430) 사이의 고유 커패시턴스는 단일 용량성 요소(455)로서 모델링될 수 있다. 또한, 매 컬럼 라인(445)마다 전압을 교번시킴으로써, 각각의 액세스 라인 사이의 커패시턴스가 용량성 요소(455)의 총 값에 기여할 수 있기 때문에 이 구성은 고유 커패시턴스의 활용을 최대화할 수 있다.
마찬가지로, 제1 전압 레일(460-a)은 로우 라인(450-a 내지 450-c)에 직접 연결될 수 있고, 제2 전압 레일(460-b)은 로우 라인(450-d 내지 450-f)에 직접 연결될 수 있다. 일부 경우, 전압 레일(460-a 및 460-b)은 앞서 기재한 바와 같이 각자의 컬럼 라인(445)에 동시에 연결될 수 있다. 전압 레일들(460-a 및 460-b)은 인접한 로우 라인들(450-e)의 전압이 교번하도록 연결될 수 있다(즉, 제1 전압 레일(460-a)의 전압이 로우 라인(450-a)에 인가되고, 제2 전압 레일(460-b)의 전압이 로우 라인(450-b)에 인가되고, 제1 전압 레일(460-a)의 전압이 로우 라인(450-c)에 인가되며, 이러한 식으로 계속된다). 이 구성은 고유 커패시턴스의 활용을 최대화할 수 있다. 전압 레일(460-a 및 460-b)이 컬럼 라인들(445)과 로우 라인(450) 모두에 연결될 때, 용량성 요소(455)의 커패시턴스는 컬럼 라인(445) 및 로우 라인(450)으로부터의 커패시턴스의 합과 동일 할 수 있다. 또한, 이 구성은 특정 용량성 셀(430)을 활성화시킬 수 있다(예를 들어, 컬럼 라인(445-a)의 전압 - 로우 라인(450-d)의 전압이 용량성 셀(430)에 대한 선택 전압보다 클 때). 따라서, 용량성 소자(455)는 용량성 셀(430)의 커패시턴스를 포함할 수 있다.
다른 예시에서, 로우 라인(450-a 내지 450-d)을 포함하는 로우 라인(450)은 전압 레일(460-a 내지 460-c)로부터 절연될 수 있다. 이는 로우 라인(450)을 전압 레일(460-a 내지 460-c)에 연결하는 데 실패함으로써 달성될 수 있다. 또는 로우 디코더(470)가 회로에 포함되는 경우, 로우 레일(470)을 비활성화하여 전압 레일(460-a 내지 460-c)로부터의 전압이 로우 라인(450)으로 전달되지 않도록 함으로써 이뤄진다. 이 구성은, 특히 제조 동안 발생할 수 있는 액세스 라인들, 가령, 로우 라인(450) 간 단락의 영향을 완화함으로써 전압 레일(460-a과 460-b) 사이의 누설을 감소시킬 수 있다. 또 다른 예에서, 로우 라인(450)은 접지 또는 가상 접지일 수 있는 제2 전압 레일(460-b)에 직접 연결될 수 있다.
대안으로, 전압 레일(460-a 및 460-b)은 각자의 전압을 대응하는 컬럼 라인(445)으로 라우팅할 수 있는 컬럼 디코더(465)와 전자 통신할 수 있다. 예를 들어, 디코더는 제1 전압 레일(460-a)로부터의 전압을 컬럼 라인(445-a 내지 445-c)으로 인가할 수 있으며, 제2 전압 레일(460-b)로부터 전압을 컬럼 라인(445-d 내지 445-f)으로 인가할 수 있다. 디코더를 이용함으로써 메모리 구성요소가 컬럼 디코더(465)를 활성화 또는 비활성화함으로써 용량성 요소(455)의 커패시턴스를 수정할 수 있다. 마찬가지로, 전압 레일(460-a 및 460-b)은 각자의 전압을 대응하는 로우 라인(450)으로 연결할 수 있는 로우 디코더(470)와 전자 통신 할 수 있다. 예를 들어, 디코더는 제1 전압 레일(460-a)로부터의 전압을 로우 라인(450-a 내지 450-c)으로 연결할 수 있고, 제2 전압 레일(460-b)로부터의 전압을 로우 라인(450-d 내지 450-f)으로 연결할 수 있다. 디코더를 이용함으로써 메모리 구성요소가 컬럼 디코더(465)를 활성화 또는 비활성화함으로써 용량성 요소(455)의 커패시턴스를 수정할 수 있다.
다른 예에서, 로우 라인(450-a 내지 450-d)을 포함하는 로우 라인(450)은 제3 전압 레일(460-c)과 직접 연결될 수 있다. 일부 경우에, 제3 전압 레일(460-c)의 크기는 임의의 용량성 셀(430)의 선택을 방지하기 위해 선택된다. 대안으로, 로우 디코더(470)는 로우 라인(450-a 내지 450-f)을 제3 전압 레일(460-c)의 중간 전압과 연결하기 위해 사용될 수 있다. 이러한 방식으로, 용량성 셀(430)을 통한 제1 전압 레일(460-a)에서 제2 전압 레일(460-b)로의 전류 누설이 감소될 수 있다. 따라서, 용량성 요소(455)는 컬럼 라인(445-a 내지 445-f) 사이의 커패시턴스를 포함할 수 있다. 다른 경우에, 로우 디코더(470)는 로우 라인(450)을 접지 또는 가상 접지일 수 있는 제2 전압 레일(460-b)과 연결하는 데 사용될 수 있다.
위에서 논의 된 시나리오 및 구성은 예시적인 것이며, 명시 적으로 논의되지 않은 다른 구성이 가능하다. 예를 들어, 전압 레일(460-a 및 460-b)이 로우 라인(450-a 내지 450-f)에 적용되고, 컬럼 라인(445-a 내지 445-f)이 전압 레일(460-a 내지 460-c)로부터 절연되거나 접지 또는 가상 접지일 수 있는 제3 전압 레일(460-c) 또는 제2 전압 레일(460-b)과 결합될 수 있도록 구성(400-a)의 동작이 수정될 수 있다.
도 4b에 도시 된 바와 같이, 구성(400-b)은 컬럼 라인(445-a 내지 445-f), 로우 라인(450-a 내지 450-f) 및 전압 레일(460-a 내지 460-c)을 포함할 수 있다. 구성(400-a)은 또한 용량성 셀(430)을 포함 할 수 있는 스파인(415) 및 주변부(420)를 포함할 수 있다. 구성(400-a)은 또한 제3 디코더(465-a)(또는 제1 컬럼 서브-디코더(465-a)), 제4 디코더(465-b)(또는 제2 컬럼 서브-디코더(465-b), 제5 디코더(470-a)(또는 제1 로우 서브-디코더(470-a)), 및 제6 디코더(또는 제2 로우 서브-디코더(470-b))를 포함할 수 있다.
제1 컬럼 서브-디코더(465-a)는 제1 컬럼 라인 서브세트(445-g)와 전자 통신할 수 있고, 반면에 제2 컬럼 서브-디코더(465-b)는 제2 컬럼 라인 서브세트(445-h)와 전자 통신할 수 있다. 마찬가지로, 제1 로우 서브-디코더(470-a)는 제1 로우 라인 서브세트(450-g)와 전자 통신할 수 있고, 반면에 제2 로우 서브-디코더(470-b)는 제2 로우 라인 서브세트(450-h)와 전자 통신할 수 있다 . 일부 경우, 제1 컬럼 서브-디코더(465-a) 및 제2 컬럼 서브-디코더(465-b) 및 제1 로우 서브-디코더(470-a) 및 제2 로우 서브-디코더(470-b)는 메모리 구성요소의 하부 층에 위치되고(예를 들어, 구성(400-b)), 반면에 메모리 어레이(가령, 메모리 어레이(310)) 및 용량성 셀(430)은 하부 층 상의 하나 이상의 층 상에 위치한다. 다른 경우에, 제1 컬럼 서브-디코더(465-a) 및 제2 컬럼 서브-디코더(465-b) 및 제1 로우 서브-디코더(470-a 및 470-b)는 메모리 어레이(예를 들어, 메모리 어레이(310))와 동일한 층 상에 위치된다.
제1 컬럼 서브-디코더(465-a) 및 제2 컬럼 서브-디코더(465-b)는 전압 레일(460-a 및 460-b)을 컬럼 라인(445-h)과 독립적으로 컬럼 라인(445-g)과 연결하는 데 사용될 수 있다. 예를 들어, 제1 컬럼 서브-디코더(465-a)는 활성화되어, 전압 레일(460-a 및 460-b)을 컬럼 라인(445-g)과 연결하고, 제2 컬럼 서브-디코더(465-b)는 비활성화되어, 컬럼 라인(445-h)을 전압 레일(460-a 및 460-b)로부터의 절연시킬 수 있다. 도 4c에서 논의된 바와 같이, 전압 레일(460-a 및 460-b)은 컬럼 라인들(445-g)에 교번 방식으로 연결되어, 컬럼 라인(445-g)에 의해 기여되는 용량성 요소(455)에 의해 나타내어지는 커패시턴스를 증가시킬 수 있으며, 컬럼 라인(445-h)도 유사하게 구성될 수 있다. 이용 가능한 컬럼 라인(445)의 서브세트(예를 들어, 컬럼 라인(445-g)) 및 이용 가능한 용량성 셀(430)의 서브세트를 액세스하기 위해 서브-디코더를 사용함으로써, 메모리 구성요소가, 디코더만 사용되는 경우 또는 전압 레일(460-a 및 460-b)이 모든 컬럼 라인(445)에 직접 연결되는 경우보다 더 높은 입도(granularity)로, 용량성 요소(455)의 커패시턴스를 변화시킬 수 있다.
일부 예시에서, 로우 서브-디코더(470-a 및 470-b)는 로우 레일들(450-h)과 독립적으로 전압 레일(460-a 및 460-b)을 로우 라인(450-g)과 연결하는 데 사용될 수 있다. 예를 들어, 제1 로우 서브-디코더(470-a)는 활성화되어, 전압 레일(460-a 및 460-b)을 로우 라인(450-g)과 연결하고, 반면에 제2 로우 서브-디코더(470-b)는 비활성화되어, 로우 라인(450-h)을 전압 레일(460-a 및 460-b)로부터 절연시킬 수 있다. 도 4c에 도시 된 바와 같이, 전압 레일(460-a 및 460-b)은 로우 라인(450-g)에 의해 기여된 용량성 요소(455)의 커패시턴스를 증가시키기 위해 교대로 로우 라인(450-g)에 연결될 수 있으며, 로우 라인(450-h)은 유사하게 구성될 수 있다.
일부 예시에서, 로우 서브-디코더(470-a 및 470-b)는 로우 라인(450-h)과 독립적으로 제3 전압 레일(460-c)을 로우 라인(450-g)과 결합하는 데 사용될 수 있다. 그리고 다른 예에서, 로우 서브-디코더(470-a 및 470-b)는 로우 라인(450-h)과 독립적으로 로우 라인(450-g)을 전압 레일(460-a 내지 460-c)로부터 절연하기 위해 사용될 수 있다. 다른 예에서, 로우 서브-디코더(470-a 및 470-b)는 로우 라인(450-g)을 로우 라인(450-h)과 독립적으로 접지 또는 가상 접지 일 수 있는 제2 전압 레일(460-b)에 연결하기 위해 사용될 수 있다. 또한, 메모리 구성 요소는 이들 구성의 임의의 조합을 사용할 수 있다. 예를 들어, 제1 로우 서브-디코더(470-a)는 로우 라인(450-g)을 전압 레일(460-a 내지 460-c)로부터 절연시키는 데 사용될 수 있는 반면, 제2 로우 서브-디코더(470-b)는 로우 라인(450-h)을 교대로 전압 레일(460-a 및 460-b)과 연결하는 데 사용될 수 있다. 또는 다른 경우에, 제1 로우 서브 디코더(470-a)는 로우 라인(450-g)을 전압 레일(460-a 내지 460-c)로부터 절연시키는 데 사용될 수 있고, 제2 로우 서브 디코더(470-b)는 로우 라인(450-h)을 제3 전압 레일(460-c)과 연결하는 데 사용될 수 있으며, 이러한 식으로 계속될 수 있다. 메모리 구성요소는 다수의 인자들, 가령, 공급 전압의 정확도, 디바이스의 배터리 레벨, 디바이스의 모드(가령, 대기 모드), 희망 비트 에러율 등을 기초로, 용량성 요소(455)의 커패시턴스를 증가 또는 감소시키도록 특정 구성 또는 특정 구성 조합을 선택할 수 있다.
위에서 논의 된 시나리오 및 구성은 예시적인 것이며, 명시 적으로 논의되지 않은 다른 구성이 가능하다. 예를 들어, 전압 레일(460-a 및 460-b)이 로우 라인(450-g 내지 450-h)에 적용되고, 반면에 컬럼 라인들(445-g 및 445-h)은 전압 레일(460-a 내지 460-c)로부터 절연되거나 제3 전압 레일(460-c)과 연결되거나, 이 둘의 조합이도록 구성(400-a)의 동작이 수정될 수 있다.
도 4c에서, 구성(400-c)은 컬럼 라인(445-i 및 445-j), 로우 라인(450-i 및 450-j), 및 전압 레일(460-a 내지 460-c)을 포함할 수 있다. 구성(400-a)은 또한 용량성 셀(430)을 포함할 수 있는 스파인(415) 및 주변부(420)를 포함할 수 있다. 구성(400-a)은 선택 사항으로서 컬럼 디코더(465-c) 및 로우 디코더(470-c)를 포함할 수 있다.
컬럼 디코더(465-c)는 전압 레일(460-a 내지 460-c)로부터의 전압의 일부 조합을 컬럼 라인(445)에 인가하도록 사용될 수 있다. 마찬가지로 로우 디코더(470-c)가 전압 레일(460-a 및 460-c)로부터의 전압의 일부 조합을 로우 라인(450)으로 인가하도록 사용될 수 있다. 또한, 컬럼 라인(445)은 스파인(415) 및 주변부(420) 내에 연결되어 제1 컬럼 라인(445)에 인가된 전압이 하나 걸러 하나의 컬럼 라인(445)에 인가될 수 있고, 제2 컬럼 라인(445)에 인가 된 전압은 나머지 컬럼 라인(445)에 인가될 것이다. 마찬가지로, 로우 라인(450)은 스파인(415) 및 주변부(420) 내에 연결될 수 있어서, 제1 로우 라인(450)에 인가 된 전압이 하나 걸러 하나의 로우 라인(450)에 인가될 것이고, 제2 로우 라인(450)에 인가된 전압이 나머지 로우 라인(450)에 인가될 것이다. 이 구성은 컬럼 디코더(465) 및 로우 디코더(470)와 같은 구성(400-a)상의 제어 회로에 할당된 영역을 감소시킬 수 있다. 일부 경우, 컬럼 디코더(465-c) 및 로우 디코더(470-c)는 메모리 구성요소의 하부 층(가령, 구성(400-b)) 상에 위치하며, 반면에 메모리 어레이(가령, 메모리 어레이(310)) 및 용량성 셀(430)은 상기 하부 층 위 하나 이상의 층 상에 위치한다. 그 밖의 다른 경우, 컬럼 디코더(465-c) 및 로우 디코더(470-c)는 메모리 어레이(가령, 메모리 어레이(310))와 동일한 층 상에 위치한다.
일부 경우, 제1 전압 레일(460-a)은 하나 걸러 하나의 컬럼 라인(445)에 직접 연결될 수 있는 컬럼 라인(445-i)에 직접 연결될 수 있다. 제2 전압 레일(460-b)이 나머지 컬럼 라인(445) 각각에 직접 연결될 수 있는 컬럼 라인(445-j)에 직접 연결될 수 있다. 따라서, 전압 레일(460-a 및 460-b)은 컬럼 라인(445)에 교대로 적용될 수 있고 컬럼 라인(445)들 사이의 커패시턴스는 용량성 요소(455)의 커패시턴스와 동등할 수 있다.
마찬가지로, 제1 전압 레일(460-a)은 로우 라인(450-i)에 직접 연결될 수 있다. 그리고 로우 라인(450-i)은 하나 걸러 하나의 로우 라인(450)에 연결될 수 있다. 한편, 제2 전압 레일(460-b)이 나머지 로우 라인(450) 각각에 직접 연결될 수 있는 로우 라인(450-j)에 직접 연결될 수 있고, 로우 라인(450)들 간 커패시턴스는 용량성 요소(455)의 커패시턴스와 동등할 수 있다. 전압 레일이 컬럼 라인(445) 및 로우 라인(450) 모두와 결합되면, 용량성 요소(455)의 커패시턴스는 컬럼 라인(445)들 사이의 커패시턴스에 로우 라인(450)들 간 커패시턴스와 선택된 용량성 요소의 총 커패시턴스를 더한 값과 동등할 수 있다. 대안으로, 로우 라인(450-i 및 450-j)은 제3 전압 레일(460-c)과 직접 연결될 수 있다. 또는 로우 라인(450-i 및 450-j)은 전압 레일(460-a 내지 460-c)로부터 절연될 수 있다. 또는 로우 라인(450-i 및 450-j)은 접지 또는 가상 접지일 수 있는 전압 레일(460-b)과 직접 연결될 수 있다.
다른 경우에, 컬럼 디코더(465-c)는 제1 전압 레일(460-a)을 하나 걸러 하나의 컬럼 라인(445)에 직접 연결될 수 있는 컬럼 라인(445-i)과 연결하고 제2 전압 레일(460-b)을 나머지 컬럼 라인(445)으로 직접 연결될 수 있는 컬럼 라인(445-j)와 연결하도록 사용될 수 있다. 마찬가지로, 로우 디코더(470-c)가 제1 전압 레일(460-a)을 하나 걸러 하나의 로우 라인(450)에 연결될 수 있는 로우 라인(450-i)과 연결하고, 제2 전압 레일(460-b)을 나머지 로우 라인(450)에 연결될 수 있는 로우 라인(450-j)과 연결하도록 사용될 수 있다. 또는 로우 디코더(470-c)는 로우 레일(450-i 및 450-j)을 제3 전압 레일(460-c)의 중간 전압과 연결하도록 사용될 수 있다. 또는 로우 디코더(470-c)는 로우 라인(450-i 및 450-j)을 전압 레일(460-a 내지 460-c)로부터 절연시키도록 사용될 수 있다. 또는 로우 디코더(470-c)는 로우 라인(450-i 및 450-j)을 접지 또는 가상 접지일 수 있는 전압 레일(460-b)과 연결하도록 사용될 수 있다. 메모리 구성요소는 다수의 인자들, 가령, 공급 전압의 정확도, 디바이스의 배터리 레벨, 디바이스의 모드(가령, 대기 모드), 희망 비트 에러율 등을 기초로, 용량성 요소(455)의 커패시턴스를 수정하도록 상기의 구성들 중 특정 구성을 이용한다.
위에서 논의 된 시나리오 및 구성은 예시적인 것이며, 명시 적으로 논의되지 않은 다른 구성이 가능하다. 예를 들어, 전압 레일(460-a 및 460-b)이 로우 라인(450-i 및 450-j)에 적용되고, 컬럼 라인(445-i 및 445-j)이 전압 레일(460-a 내지 460-c)로부터 절연되거나 제3 전압 레일(460-c)과 연결되도록 구성(400-a)의 동작이 수정될 수 있다.
도 5는 본 발명의 다양한 실시예에 따르는 가변 필터 커패시턴스를 생성하기 위한 예시적 커패시터 스킴(500)을 도시한다. 커패시터 스킴(500)은 전압 레일(560-a 내지 560-c), 용량성 요소(505-a 내지 505-b) 및 제어 라인(510)을 포함할 수 있다.
전압 레일(560-a 내지 560-c)은 도 3 및 4를 참조하여 기재된 바와 같은 전압 레일(460 또는 360)의 예일 수 있다. 전압 레일(560-a 내지 560-c)은 용량성 요소(505)와 전자 통신할 수 있다.
용량성 요소(505)는 도 4을 참조하여 기재된 바와 같이 스파인 또는 주변부의 구성(400)의 예일 수 있다. 따라서, 용량성 요소(505)는 용량성 셀, 액세스 라인, 및 선택사항으로서 앞서 기재된 바와 같이 디코더 또는 서브-디코더를 포함할 수 있다. 일부 경우, 용량성 요소(505)의 총 커패시턴스는 두 개의 전압 레일 사이의 하나의 큰 가변 커패시터로 표현될 수 있다. 일부 경우, 모든 용량성 요소(505)는 동일한 구성을 사용하며, 또 다른 경우에는 용량성 요소(505)의 서브세트가 동일한 구성을 사용하거나, 각각의 용량성 요소(505)가 자신 고유의 구성을 이용할 수 있고, 이들의 임의의 조합도 가능할 수 있다. 또한, 장치는 용량성 요소(505)에 의해 생성 된 전체 필터 커패시턴스의 값을 수정하기 위해 특정 용량성 요소를 활성화 또는 비활성화할 수 있다. 용량성 요소(505)는 또한 제어 라인(510)과 전자적일 수 있다.
제어 라인(510)은 용량성 요소(505)로 및/또는 이로부터 제어 신호를 전달할 수 있다. 예를 들어, 제어 라인(510)은 용량성 요소(505)를 동작 시키는 데 사용되는 디코더 또는 서브-디코더를 활성화 또는 비활성화하는 제어 신호를 전달할 수 있다. 제어 라인(510)은 추가 정보, 가령, 용량성 요소(505)에서 이루어진 온도 또는 전압의 측정치를 메모리 디바이스 내 하나 이상의 다른 구성요소로 전달할 수 있다. 일부 실시예에서, 이들 하나 이상의 다른 구성요소는 온도 및/또는 전압 측정치를 사용하여 어느 용량성 요소를 활성화시킬지를 결정할 수 있다. 일부 예들에서, 하나 이상의 다른 구성요소는 온도 및/또는 전압 측정치에 기초하여 메모리 구성요소를 동작시킬 수 있다. 예를 들어, 메모리 구성요소는 특정 온도를 초과하는 용량성 요소에 대응하는 섹션의 사용을 피할 수 있거나 전압이 높은 수준의 노이즈와 연관될 때 용량성 요소에 대응하는 메모리 어레이의 섹션에 더 강건한 읽기/쓰기 동작을 이용할 수 있다.
도 6은 본 개시의 실시 예에 따른 필터 커패시턴스를 변화시키는 것을 지원하는 메모리 어레이(605)의 블록도(600)를 도시한다. 메모리 어레이(605)는 전자 메모리 장치로 지칭될 수 있고, 도 1을 참조하여 기재된 바와 같이 메모리 어레이(100)의 구성요소의 예일 수 있다.
메모리 어레이(605)는 하나 이상의 메모리 셀(610), 용량성 셀(670), 메모리 제어기(615), 워드 라인(620), 기준 구성요소(630), 감지 구성요소(635), 디지트 라인(640) 및 래치(645)를 포함할 수 있다. 구성요소들은 서로 전자적으로 통신할 수 있고 여기에 설명 된 기능들 중 하나 이상을 수행할 수 있다. 일부 경우, 메모리 제어기(615)는 바이어싱 구성요소(650) 및 타이밍 구성요소(655)를 포함할 수 있다. 일부 경우, 디지트 라인(640)은 또한 컬럼 라인으로 지칭될 수 있고 워드 라인(620)은 또한 로우 라인으로 지칭 될 수 있다.
메모리 제어기(615)는 워드 라인(620), 디지트 라인(640) 및 감지 구성요소(635)와 전자 통신할 수 있으며, 이는 도 1 및 2를 참조하여 기재된 워드 라인(110), 디지트 라인(115) 및 감지 구성요소(125)의 예일 수 있다. 메모리 어레이(605)는 또한 기준 구성요소(630) 및 래치(645)를 포함할 수 있다. 메모리 어레이(605)의 구성요소는 서로 전자 통신할 수 있고 도 1 내지 5를 참조하여 기재된 기능의 일부 또는 전부를 수행할 수 있다. 일부 경우, 기준 구성요소(630), 감지 구성요소(635) 및 래치(645)는 메모리 제어기(615)의 구성요소일 수 있다.
일부 예에서, 디지트 라인(640)은 감지 구성요소(635) 및 강유전성 메모리 셀(610)의 강유전성 커패시터와 전자 통신한다. 강유전성 메모리 셀(610)은 논리 상태(예를 들어, 제1 또는 제2 논리 상태)로 써질 수 있다. 워드 라인(620)은 메모리 제어기(615) 및 강유전성 메모리 셀(610)의 선택 구성요소와 전자 통신할 수 있다. 감지 구성요소(635)는 메모리 제어기(615), 디지트 라인(640), 래치(645) 및 기준 라인(660)과 전자 통신할 수 있다. 기준 구성요소(630)는 메모리 제어기(615) 및 기준 라인(660)과 전자 통신할 수 있다. 감지 제어 라인(665)은 감지 구성요소(635) 및 메모리 제어기(615)와 전자 통신할 수 있다. 이들 구성요소는 또한 앞서 나열되지 않은 구성요소에 추가로, 그 밖의 다른 구성요소, 연결 또는 버스를 통해 메모리 어레이(605)의 내부 및 외부의 다른 구성요소와 전자 통신할 수 있다.
메모리 제어기(615)는 이들 다양한 노드에 전압을 인가함으로써 워드 라인(620) 또는 디지트 라인(640)을 활성화하도록 구성될 수 있다. 예를 들어, 바이어싱 구성요소(650)는 앞서 기재한 바와 같이 메모리 셀(610)을 읽거나 쓰기 위해 메모리 셀(610)을 동작시키기 위해 전압을 인가하도록 구성될 수 있다. 일부 경우, 메모리 제어기(615)는 도 1을 참조하여 기재된 바와 같이 로우 디코더, 컬럼 디코더 또는 둘 모두를 포함할 수 있다. 이는 메모리 제어기(615)가 하나 이상의 메모리 셀(105)을 액세스하게 할 수 있다. 바이어싱 구성요소(650)는 또한 감지 구성요소(635)에 대한 기준 신호를 생성하기 위해 기준 구성요소(630)에 전압을 제공할 수 있다. 또한, 바이어싱 구성요소(650)는 감지 구성요소(635)의 동작을 위한 전압을 제공할 수 있다.
일부 경우, 메모리 제어기(615)는 타이밍 구성요소(655)를 사용하여 자신의 동작을 수행할 수 있다. 예를 들어, 타이밍 구성요소(655)는 다양한 워드 라인 또는 디지트 라인 선택의 타이밍, 가령, 메모리 기능, 가령, 본 명세서에 기재된 읽기 및 쓰기를 수행하기 위한 스위칭 및 전압 인가를 위한 타이밍을 제어할 수 있다. 일부 경우, 타이밍 구성요소(655)는 바이어싱 구성요소(650)의 동작을 제어할 수 있다.
기준 구성요소(630)는 감지 구성요소(635)에 대한 기준 신호를 생성하기 위한 다양한 구성요소를 포함할 수 있다. 기준 구성요소(630)는 기준 신호를 생성하도록 구성된 회로를 포함할 수 있다. 일부 경우, 기준 구성요소(630)는 그 밖의 다른 강유전성 메모리 셀(105)을 이용해 구현될 수 있다. 감지 구성요소(635)는 (디지트 라인(640)을 통해) 메모리 셀(610)로부터의 신호를 기준 구성요소(630)로부터의 기준 신호와 비교할 수 있다. 논리 상태를 결정하면, 감지 구성요소가 래치(645)에 출력을 저장할 수 있고, 여기서 이는 메모리 어레이(605)가 그 일부인 전자 디바이스의 동작에 따라 사용될 수 있다. 감지 구성요소(635)는 래치 및 강유전성 메모리 셀과 전자 통신하는 감지 증폭기를 포함할 수 있다.
메모리 제어기(615)는 도 8을 참조하여 기재된 메모리 제어기(815)의 예일 수 있다. 메모리 제어기(615) 및/또는 이의 다양한 하위 구성요소 중 적어도 일부는 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 메모리 제어기(615) 및/또는 이의 다양한 하위 구성요소 중 적어도 일부의 기능은 범용 프로세서, DSP(digital signal processor), ASIC(application-specific integrated circuit), FPGA(field-programmable gate array), 또는 그 밖의 다른 프로그램 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소, 또는 본 명세서에 기재된 기능을 수행하도록 설계된 이들의 임의의 조합에 의해 실행될 수 있다. 메모리 제어기(615) 및/또는 이의 다양한 하위 구성요소 중 적어도 일부는 다양한 곳에 물리적으로 위치할 수 있는데, 가령, 기능의 부분이 하나 이상의 물리적 디바이스에 의해 상이한 물리적 위치에서 구현되도록 분산될 수 있다. 일부 예시에서, 메모리 제어기(615) 및/또는 이의 다양한 하위 구성요소 중 적어도 일부가 본 명세서의 다양한 실시예에 따라 개별적인 이산 구성요소일 수 있다. 또 다른 예에서, 메모리 제어기(615) 및/또는 이의 다양한 하위 구성요소 중 적어도 일부는 하나 이상의 다른 하드웨어 구성요소, 비제한적 예를 들면, I/O 구성요소, 트랜시버, 네트워크 서버, 다른 컴퓨팅 디바이스, 본 명세서에 기재된 하나 이상의 그 밖의 다른 구성요소, 또는 본 명세서의 다양한 실시예에 따르는 이들의 조합과 조합될 수 있다.
일부 예들에서, 메모리 제어기(615)는 메모리 어레이의 디지트 라인 세트(640)의 제1 디지트 라인 및 제2 디지트 라인으로 제1 전압을 인가할 수 있으며, 여기서, 디지트 라인 세트(640)은 용량성 셀 세트(670)와 전자 통신하며 용량성 셀 세트(670)과 전자 통신하는 워드 라인 세트(620)에 수직이다. 메모리 제어기(615)는 또한 디지트 라인 세트(640)의 제3 디지트 라인에 제2 전압을 인가할 수 있고, 여기서 제3 디지트 라인은 제1 디지트 라인 세트의 제1 디지트 라인 및 제2 디지트 라인에 인접한다. 일부 경우, 메모리 제어기(615)는 바이어싱 구성요소(650) 또는 감지 구성요소(635)를 트리거하여 액세스 라인에 전압을 인가할 수 있다. 메모리 제어기(615)는 제1 전압 및 제2 전압의 인가로부터 도출된 디지트 라인(640)들 간 커패시턴스로, 메모리 어레이의 적어도 일부에 대한 제1 전압 또는 제2 전압, 또는 둘 모두를 추가로 조절할 수 있다.
도 7은 본 개시의 실시예에 따라 필터 커패시턴스를 변화시키는 것을 지원하는 메모리 제어기(715)의 블록도(700)를 도시한다. 메모리 제어기(715)는 도 5, 6 및 8을 참조하여 기재된 메모리 제어기(815)의 예시일 수 있다. 메모리 제어기(715)는 바이어싱 구성요소(720), 타이밍 구성요소(725), 커패시턴스 조정기(730) 및 연결 구성요소(735)를 포함할 수 있다. 바이어싱 구성요소(720) 및 타이밍 구성요소(725)는 도 6을 참조하여 기재된 바와 같은 바이어싱 구성요소(650) 또는 타이밍 구성요소(655)의 예일 수 있다. 이들 모듈 각각은 (예를 들어, 하나 이상의 버스를 통해) 직접 또는 간접적으로 서로 통신할 수 있다.
커패시턴스 조정기(730)는 제1 전압 및 제2 전압의 인가로부터 도출된 제1 액세스 라인 세트의 액세스 라인들 간 커패시턴스로, 메모리 어레이의 적어도 일부에 대해 제1 전압 또는 제2 전압, 또는 둘 모두를 조절할 수 있다. 일부 경우, 커패시턴스 조정기(730)는 메모리 어레이의 제1 액세스 라인 세트의 제1 액세스 라인 및 제2 액세스 라인에 제1 전압을 인가하기 위해 바이어싱 구성요소(720)를 트리거할 수 있고, 여기서 제1 액세스 라인 세트는 용량성 셀 세트와 전자 통신하고 용량성 셀 세트와 전자 통신하는 제2 액세스 라인 세트에 수직이다. 바이어싱 구성요소(720)는 또한 제1 액세스 라인 세트의 제3 액세스 라인에 제2 전압을 인가하고, 제2 액세스 라인 세트에 제3 전압을 인가하도록 트리거될 수 있다. 일부 경우, 제3 전압의 크기는 제1 전압의 크기보다 크고 제2 전압의 크기보다 작을 수 있다. 제1 액세스 라인 세트의 제3 액세스 라인은 제1 액세스 라인 세트의 제1 액세스 라인 및 제2 액세스 라인에 인접할 수 있다.
커패시턴스 조정기(730)는 마찬가지로, 제1 액세스 라인 세트의 액세스 라인들 간 커패시턴스 및 제1 전압 및 제2 전압의 인가로부터 도출된 제2 액세스 라인 세트의 액세스 라인 간 또 다른 커패시턴스로, 메모리 어레이의 적어도 일부분에 대해 제1 전압 또는 제2 전압, 또는 둘 모두를 조절할 수 있다. 커패시턴스 조정기(730)는 제2 액세스 라인 세트의 제1 액세스 라인 및 제2 액세스 라인에 제1 전압을 인가하고 제2 액세스 라인 세트의 제3 액세스 라인에 제2 전압을 인가하기 위해 바이어싱 구성요소(720)를 트리거할 수 있다. 제2 액세스 라인 세트의 제3 액세스 라인은 제2 액세스 라인 세트의 제1 액세스 라인 및 제2 액세스 라인에 인접할 수 있다.
일부 경우, 제1 전압을 인가하는 것은 연결 구성요소(735)를 트리거하여 제1 전압 레일을 제2 액세스 라인 세트의 제1 액세스 라인 및 제2 액세스 라인에 전자적으로 연결하는 것을 포함하며, 제2 전압을 인가하는 것은 연결 구성요소(735)을 트리거하여 제2 전압 레일을 제2 액세스 라인 세트의 제3 액세스 라인에 전자적으로 연결하는 것을 포함한다. 연결 구성요소(735)는 또한 제1 전압 레일을 제1 액세스 라인 세트의 제4 액세스 라인 및 제5 액세스 라인에 전자적으로 연결하고 제2 전압 레일을 제1 액세스 라인 세트의 제6 액세스 라인에 전자적으로 연결할 수 있다. 일부 경우, 제1 전압 레일은 양의 전압원에 연결되고 제2 전압 레일은 접지 또는 가상 접지에 연결된다.
일부 경우, 제1 전압 레일 및 제2 전압 레일을 제1 액세스 라인 세트의 제4, 제5, 및 제6 액세스 라인과 전자적으로 연결하는 것에 독립적으로, 제1 전압 레일 및 제2 전압 레일이 제1 액세스 라인 세트의 제1, 제2, 및 제3 액세스 라인에 전자적으로 연결될 수 있다. 일부 경우, 연결 구성요소(735)는, 제1 전압 레일, 제2 전압 레일, 및 제1 액세스 라인 세트와 전자 통신하는 제1 디코더를 활성화함으로써, 제1 전압 레일 및 제2 전압 레일을 제1 액세스 라인 세트의 제1, 제2, 및 제3 액세스 라인과 전자적으로 연결한다. 일부 경우, 연결 구성요소(735)는, 제1 전압 레일, 제2 전압 레일, 및 제1 액세스 라인 세트와 전자 통신하는 제2 디코더를 활성화함으로써, 제1 전압 레일 및 제2 전압 레일을 제1 액세스 라인 세트의 제4, 제5, 및 제6 액세스 라인과 전자적으로 연결한다.
연결 구성요소(735)는 또한 제2 액세스 라인 세트를 제1 전압 및 제2 전압으로부터 절연시킬 수 있다. 일부 경우, 연결 구성요소(735)는 제2 액세스 라인 세트, 제1 전압 및 제2 전압과 전자 통신하는 디코더를 비활성화함으로써 제2 액세스 라인 세트를 제1 전압 및 제2 전압으로부터 절연시킨다. 일부 경우, 연결 구성요소(735)는, 제1 전압 레일, 제2 전압 레일, 및 제2 액세스 라인 세트와 전자 통신하는 제1 디코더를 활성화함으로써, 제1 전압 레일 및 제2 전압 레일을 제2 액세스 라인 세트의 제1, 제2, 및 제3 액세스 라인과 전자적으로 연결한다.
도 8은 본 개시의 실시예에 따라 필터 커패시턴스를 변화시키는 것을 지원하는 디바이스(805)를 포함하는 시스템(800)의 도면을 도시한다. 디바이스(805)는 예를 들어, 도 1을 참조하여 앞서 기재된 바와 같이 메모리 어레이(100)의 구성요소의 예시이거나 이를 포함할 수 있다. 디바이스(805)는 양방향 음성 및 데이터 통신을 위한 구성요소, 가령, 통신을 전송 및 수신하기 위한 구성요소, 가령, 메모리 제어기(815), 메모리 셀(820), 기본 입출력 시스템(BIOS) 구성요소(825), 프로세서(830), I/O 제어기(835) 및 주변 구성요소(840)를 포함할 수 있다. 이들 구성요소는 하나 이상의 버스(예를 들어, 버스(810))를 통해 전자 통신할 수 있다.
메모리 제어기(815)는 본 명세서에 기재된 바와 같은 하나 이상의 메모리 셀을 동작시킬 수 있다. 구체적으로, 메모리 제어기(815)는 가변 필터 커패시턴스를 지원하도록 구성될 수 있다. 일부 경우, 메모리 제어기(815)는 도 1을 참조하여 기재된 바와 같이 로우 디코더, 컬럼 디코더 또는 둘 모두를 포함할 수 있다(도시되지 않음).
메모리 셀(820)은 본 명세서에 기재된 바와 같이 정보를 (즉, 논리 상태의 형태로) 저장할 수 있다. BIOS 구성요소(825)는 다양한 하드웨어 구성요소를 초기화하고 실행할 수 있는 펌웨어로 동작하는 BIOS를 포함하는 소프트웨어 구성요소이다. BIOS 구성요소(825)는 또한 프로세서 및 다양한 그 밖의 다른 구성요소, 예를 들어, 주변 장치 구성요소, 입/출력 제어 구성요소 등 간 데이터 흐름을 관리할 수 있다. BIOS 구성요소(825)는 ROM(read only memory), 플래시 메모리, 또는 그 밖의 다른 임의의 비 휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
프로세서(830)는 지능형 하드웨어 디바이스(예를 들어, 범용 프로세서, DSP, 중앙 처리 장치(CPU), 마이크로 제어기, ASIC, FPGA, 프로그램 가능 논리 디바이스, 이산 게이트 또는 트랜지스터 논리 구성요소, 이산 하드웨어 구성요소, 또는 이들의 임의의 조합)을 포함할 수 있다. 일부 경우, 프로세서(830)는 메모리 제어기를 사용하여 메모리 어레이를 동작 시키도록 구성될 수 있다. 또 다른 경우에, 메모리 제어기는 프로세서(830)에 통합될 수 있다. 프로세서(830)는 다양한 기능(예를 들어, 가변 필터 커패시턴스를 지원하는 기능 또는 작업)을 수행하기 위해 메모리에 저장된 컴퓨터 판독 가능 명령을 실행하도록 구성될 수 있다.
I/O 제어기(835)는 디바이스(805)에 대한 입력 및 출력 신호를 관리할 수 있다. I/O 제어기(835)는 또한 디바이스(805)에 통합되지 않은 주변 장치를 관리할 수 있다. 일부 경우, I/O 제어기(835)는 외부 주변 장치로의 물리적 연결 또는 포트를 나타낼 수 있다. 일부 경우, I/O 제어기(835)는 iOS®, ANDROID®, MS-DOS®, MS-WINDOWS®, OS/2®, UNIX®, LINUX® 또는 다른 알려진 운영 체제와 같은 운영 체제를 이용할 수 있다. 또 다른 경우에, I/O 제어기(835)는 모뎀, 키보드, 마우스, 터치 스크린 또는 유사한 디바이스를 나타내거나 이와 대화할 수 있다. 일부 경우, I/O 제어기(835)는 프로세서의 일부로서 구현될 수 있다. 일부 경우, 사용자는 I/O 제어기(835)를 통해 또는 I/O 제어기(835)에 의해 제어되는 하드웨어 구성요소를 통해 디바이스(805)와 대화할 수 있다.
주변 구성요소(840)는 임의의 입력 또는 출력 디바이스, 또는 이러한 디바이스에 대한 인터페이스를 포함할 수 있다. 예로는 디스크 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, USB(범용 직렬 버스) 제어기, 직렬 또는 병렬 포트 또는 주변 카드 슬롯, 가령, PCI(Peripheral Component Interconnect) 또는 AGP(Accelerated Graphics Port) 슬롯이 있을 수 있다.
입력(845)은 디바이스(805) 또는 이의 구성요소에 입력을 제공하는 디바이스(805) 외부의 장치 또는 신호를 나타낼 수 있다. 이는 사용자 인터페이스 또는 타 디바이스와의 또는 이들 간 인터페이스를 포함할 수 있다. 일부 경우, 입력(845)은 I/O 제어기(835)에 의해 관리될 수 있고, 주변 구성요소(840)를 통해 디바이스(805)와 대화할 수 있다.
출력(850)은 또한 디바이스(805) 또는 이의 임의의 구성요소로부터 출력을 수신하도록 구성된 디바이스(805) 외부의 장치 또는 신호를 나타낼 수 있다. 출력(850)의 예시로는 디스플레이, 오디오 스피커, 인쇄 장치, 또 다른 프로세서 또는 인쇄 회로 기판 등이 있을 수 있다. 일부 경우, 출력(850)은 주변 구성요소(들)(840)를 통해 디바이스(805)와 인터페이싱하는 주변 요소일 수 있다. 일부 경우, 출력(850)은 I/O 제어기(835)에 의해 관리될 수 있다.
디바이스(805)의 구성요소는 자신의 기능을 수행하도록 설계된 회로를 포함할 수 있다. 이는 다양한 회로 요소, 예를 들어, 전도성 라인, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기 또는 본 명세서에 기재된 기능을 수행하도록 구성된 그 밖의 다른 활성 또는 비활성 요소를 포함할 수 있다. 디바이스(805)는 컴퓨터, 서버, 랩톱 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 휴대 전화기, 웨어러블 전자 장치, 개인 전자 장치 등일 수 있다. 또는 디바이스(805)는 그러한 장치의 일부 또는 구성요소일 수 있다.
도 9는 본 개시의 실시예에 따라 필터 커패시턴스를 변경하기 위한 방법(900)을 예시하는 흐름도를 도시한다. 방법(900)의 동작은 본 명세서에 기재된 바와 같이 메모리 어레이 또는 이의 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(900)의 동작은 도 6 내지 8을 참조하여 기재된 바와 같이 메모리 제어기에 의해 수행될 수 있다. 일부 예시에서, 메모리 어레이는 이하에서 기재될 기능을 수행하기 위해 디바이스의 기능 요소를 제어하도록 코드 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 어레이는 특수 목적 하드웨어를 사용하여 이하에서 기재될 기능 중 일부 또는 전부를 수행할 수 있다.
블록(905)에서, 메모리 어레이는 메모리 어레이의 제1 복수의 액세스 라인의 제1 액세스 라인 및 제2 액세스 라인에 제1 전압을 인가할 수 있고, 여기서 제1 복수의 액세스 라인은 복수의 용량성 셀과 전자 통신하며 복수의 용량성 셀과 전자 통신하는 제2 복수의 액세스 라인에 수직이다. 블록(905)의 동작은 도 3-5를 참조하여 기재된 방법에 따라 수행될 수 있다 특정 예시에서, 블록(905)의 동작 일부 또는 전부가 도 6 내지 8을 참조하여 기재된 바와 같이 바이어싱 구성요소에 의해 수행될 수 있다. 일부 예에서, 제1 복수의 액세스 라인은 컬럼 라인이고 제2 복수의 액세스 라인은 로우 라인일 수 있거나, 그 반대일 수 있다. 그리고 용량성 셀은 용량성 요소 및 선택 구성요소를 포함할 수 있으며, 용량성 요소는 강유전성 커패시터 또는 유전체 커패시터일 수 있다.
일부 경우, 제1 전압을 인가하는 것은 제1 전압 레일을 복수의 액세스 라인의 제1 액세스 라인 및 제2 액세스 라인에 전자적으로 연결하는 것을 포함하며, 여기서, 제1 전압 레일을 제1 액세스 라인 및 제2 액세스 라인에 전자적으로 연결하는 것은, 제1 전압 레일을 전도성 트레이스를 통해 제1 액세스 라인 및 제2 액세스 라인에 직접 연결하는 것, 제1 전압 레일, 제1 액세스 라인, 및 제2 액세스 라인과 전자 통신하는 스위칭 디바이스를 활성화하는 것, 및 디코더를 이용해 제1 전압 레일로부터의 제1 전압을 제1 액세스 라인 및 제2 액세스 라인으로 라우팅하는 것 중 임의의 것을 포함할 수 있다.
블록(910)에서, 메모리 어레이는 제1 복수의 액세스 라인의 제3 액세스 라인에 제2 전압을 인가할 수 있고, 여기서, 제1 복수의 액세스 라인의 제3 액세스 라인은 제1 복수의 액세스 라인의 제1 액세스 라인 및 제2 액세스 라인에 인접한다. 블록(910)의 동작은 도 3-5을 참조하여 기재된 방법에 따라 수행될 수 있다. 특정 예시에서, 블록(910)의 동작들의 일부 또는 전부는 도 6 내지 8을 참조하여 기재된 바와 같이 바이어싱 구성요소에 의해 수행될 수 있다. 제1 전압에 연결된 액세스 라인에 인접한 액세스 라인에 제2 전압을 인가하는 것은 제1 액세스 라인과 제2 액세스 라인 사이의 커패시턴스를 이용하여 제1 전압과 제2 전압 사이의 커패시턴스를 증가시킬 수 있고, 이는 결국 제1 전압 및 제2 전압의 불균일을 감소시킬 수 있다.
일부 경우, 제2 전압을 인가하는 것은 제2 전압 레일을 제1 복수의 액세스 라인의 제3 액세스 라인에 전자적으로 연결하는 것을 포함한다. 일부 예에서, 제1 전압 레일은 양의 전압원에 연결되고 제2 전압 레일은 접지 또는 가상 접지에 연결된다. 제2 전압 레일을 제3 액세스 라인에 전자적으로 연결하는 것은, 제2 전압 레일을 전도성 트레이스를 통해 제1 액세스 라인 및 제2 액세스 라인으로 직접 연결하는 것, 제1 전압 레일, 제1 액세스 라인, 및 제2 액세스 라인과 전자 통신하는 스위칭 디바이스를 활성화시키는 것, 및 디코더를 이용해 제1 전압 레일로부터의 제1 전압을 제1 액세스 라인 및 제2 액세스 라인으로 라우팅하는 것 중 임의의 것을 포함할 수 있다.
일부 경우, 제1 전압 레일 및 제2 전압 레일을 제1 복수의 액세스 라인의 제1, 제2, 및 제3 액세스 라인으로 전자적으로 연결하는 것은 제1 전압 레일, 제2 전압 레일, 및 제1 복수의 액세스 라인과 전자 통신하는 제1 디코더를 활성화하는 것을 포함한다. 디코더를 이용해 제1 및 제2 전압 레일을 제1, 제2 및 제3 액세스 라인과 전자적으로 연결하는 것은 메모리 디바이스가 제1 전압 레일과 제2 전압 레일 사이의 커패시턴스를 동적으로 조정할 수 있게 한다.
블록(915)에서, 메모리 어레이는 제1 전압 및 제2 전압의 인가로부터 도출된 제1 복수의 액세스 라인의 액세스 라인들 간 커패시턴스로, 메모리 어레이의 적어도 일부분에 대해 제1 전압 또는 제2 전압, 또는 둘 모두를 조절할 수 있다. 블록(915)의 동작은 도 3-5을 참조하여 기재된 방법에 따라 수행될 수 있다. 특정 예들에서, 블록(915)의 동작들의 일부 또는 전부는 도 6 내지 8을 참조하여 기재된 바와 같이 커패시턴스 조정기(capacitance adjuster)에 의해 수행될 수 있다.
일부 예시에서, 메모리 어레이는 제1 전압 레일을 제1 복수의 액세스 라인의 제4 액세스 라인 및 제5 액세스 라인에 전자적으로 연결할 수 있다. 메모리 어레이는 또한 복수의 액세스 라인의 제6 액세스 라인으로 제2 전압 레일을 전자적으로 연결할 수 있다. 제1 및 제2 전압 레일을 추가 액세스 라인에 전자적으로 연결하는 것은 제1 전압 레일과 제2 전압 레일 사이의 커패시턴스를 증가시킬 수 있다.
일부 경우, 제1 전압 레일 및 제2 전압 레일을 제1 복수의 액세스 라인의 제4, 제5, 및 제6 액세스 라인과 전자적으로 연결하는 것에 독립적으로, 제1 전압 레일 및 제2 전압 레일이 제1 복수의 액세스 라인의 제1, 제2, 및 제3 액세스 라인에 전자적으로 연결된다. 다른 액세스 라인과 독립적으로 제1 및 제2 전압 레일을 추가 액세스 라인에 전자적으로 연결하는 것은 메모리 디바이스가 제1 전압 레일과 제2 전압 레일 사이의 커패시턴스를 이산 단위로 증가시키거나 감소시키도록 할 수 있다. 메모리 디바이스는 타 액세스 라인과 독립적으로 더 많은 액세스 라인이 제1 및 제2 전압 레일과 연결될 수 있을 때 더 미세한 입도로 커패시턴스를 변조할 수 있다.
일부 예에서, 제1 전압 레일 및 제2 전압 레일을 제1 복수의 액세스 라인의 제4, 제5 및 제6 액세스 라인과 연결하는 것은 제1 전압 레일, 제2 전압 레일, 및 제1 복수의 액세스 라인과 전자 통신하는 제2 디코더를 활성화시키는 것을 포함할 수 있다. 서브-디코더는 제1 및 제2 전압 레일을 하나의 액세스 라인 세트와, 다른 세트의 액세스 라인과 독립적으로 전자적으로 연결하는 데 사용될 수 있다. 서브-디코더는 또한 제1 복수의 액세스 라인 및 제2 복수의 액세스 라인을 적절히 구성함으로써 디바이스가 메모리 디바이스의 전력 소비를 감소시키거나 증가시킬 수 있게 한다.
일부 예시에서, 메모리 어레이는 제2 복수의 액세스 라인을 제1 전압 및 제2 전압으로부터 절연할 수 있다. 제2 복수의 액세스 라인을 제1 전압 및 제2 전압으로부터 절연하는 것은 제2 복수의 액세스 라인, 제1 전압 및 제2 전압과 전자 통신하는 디코더를 비활성화하는 것을 포함할 수 있다. 제2 복수의 액세스 라인을 제1 전압 및 제2 전압으로부터 절연하는 것은 제조 결함으로 인한 액세스 라인들 간 전기적 단락의 영향을 완화시킴으로써 제1 전압과 제2 전압 간 전류 누설을 감소시킬 수 있고, 이는 메모리 디바이스의 전력 소비를 감소시킬 수 있다.
일부 예들에서, 메모리 어레이는 제2 복수의 액세스 라인에 제3 전압을 인가할 수 있고, 여기서 제3 전압의 크기는 제1 전압의 크기보다 크고 제2 전압의 크기보다 작다. 제2 복수의 액세스 라인에 중간 전압을 인가하는 것은 용량성 셀이 선택되지 않도록 하여, 용량성 셀을 통한 전류 누설을 감소시키고, 메모리 디바이스의 전력 소비를 감소시킬 수 있다.
일부 예시에서, 메모리 어레이는 제2 복수의 액세스 라인의 제1 액세스 라인 및 제2 액세스 라인에 제1 전압을 인가하고 제2 복수의 액세스 라인의 제3 액세스 라인에 제2 전압을 인가할 수 있다. 제1 전압을 인가하는 것은 제2 복수의 액세스 라인의 제1 액세스 라인 및 제2 액세스 라인에 제1 전압 레일을 전자적으로 연결하는 것을 포함할 수 있다. 제2 전압을 인가하는 것은 제2 복수의 액세스 라인의 제3 액세스 라인에 제2 전압 레일을 전자적으로 연결하는 것을 포함한다. 일부 경우, 제2 복수의 액세스 라인의 제1, 제2 및 제3 액세스 라인과 제1 전압 레일 및 제2 전압 레일을 전자적으로 연결하는 것은 제1 전압 레일, 제2 전압 레일, 및 제2 복수의 액세스 라인과 전자 통신하는 제1 디코더를 활성화하는 것을 포함한다. 제1 및 제2 전압이 제1 복수의 액세스 라인에 인가되는 방식과 유사하게 제1 및 제2 전압을 제2 복수의 액세스 라인에 인가하는 것이, 용량성 셀의 커패시턴스에 더해, 제2 복수의 액세스 라인의 액세스 라인들 간 커패시턴스를 이용해, 제1 공급 레일과 제2 공급 레일 간 커패시턴스를 증가시킬 수 있다.
일부 경우, 제1 전압 또는 제2 전압, 또는 둘 모두가, 제1 복수의 액세스 라인의 액세스 라인들 간 커패시턴스 및 제1 전압 및 제2 전압의 인가로 인한 제2 복수의 액세스 라인의 액세스 라인들 간 또 다른 커패시턴스를 기초로, 조절된다.
앞서 기재된 방법은 가능한 구현예를 기재하고, 동작 및 단계들이 재배열 또는 그 밖의 다른 방식으로 수정될 수 있으며 또 다른 구현도 가능하다. 또한, 둘 이상의 방법으로부터의 실시예가 조합될 수 있다.
일부 예에서, 본 명세서에 기재된 장치는 하나 이상의 방법, 가령, 방법(900)을 수행할 수 있다. 상기 장치는, 메모리 어레이의 제1 복수의 액세스 라인의 제1 액세스 라인 및 제2 액세스 라인에 제1 전압을 인가하는 것 - 제1 복수의 액세스 라인은 복수의 용량성 셀과 전자 통신하고, 상기 복수의 용량성 셀과 전자 통신하는 제2 복수의 액세스 라인에 수직임 - , 제1 복수의 액세스 라인의 제3 액세스 라인에 제2 전압을 인가하는 것 - 제1 복수의 액세스 라인의 제3 액세스 라인은 제1 복수의 액세스 라인의 제1 액세스 라인 및 제2 액세스 라인에 인접함 - , 및 제1 전압 및 제2 전압의 인가로 인한 제1 복수의 액세스 라인의 액세스 라인들 간 커패시턴스로, 메모리 어레이의 적어도 일부분에 대해, 제1 전압 또는 제2 전압, 또는 둘 모두를 조절하는 것을 위한 특징부, 수단, 또는 명령을 포함할 수 있다(가령, 프로세서에 의해 실시 가능한 명령을 저장하는 비-일시적 컴퓨터-판독형 매체).
본 명세서에 기재된 방법, 장치, 및 비-일시적 컴퓨터-판독형 매체의 일부 예시에서, 제1 전압을 인가하는 것은 제1 복수의 액세스 라인의 제1 액세스 라인 및 제2 액세스 라인에 제1 전압 레일을 전자적으로 연결하는 것을 포함하며, 제2 전압을 인가하는 것은 제1 복수의 액세스 라인의 제3 액세스 라인에 제2 전압 레일을 전자적으로 연결하는 것을 포함한다.
본 명세서에 기재된 방법, 장치 및 비-일시적 컴퓨터 판독 가능 매체의 일부 예시에서, 제1 전압 레일 및 제2 전압 레일을 제1 복수의 액세스 라인의 제1, 제2, 및 제3 액세스 라인으로 전자적으로 연결하는 것은 제1 전압 레일, 제2 전압 레일, 및 제1 복수의 액세스 라인과 전자 통신하는 제1 디코더를 활성화하는 것을 포함한다.
본 명세서에 기재된 방법, 장치 및 비-일시적 컴퓨터 판독 가능 매체의 일부 예시는, 제1 전압 레일을 제1 복수의 액세스 라인의 제4 액세스 라인 및 제5 액세스 라인으로 전자적으로 연결하는 것, 제2 전압 레일을 제1 복수의 액세스 라인의 제6 액세스 라인에 전자적으로 연결하는 것 - 제1 전압 레일 및 제2 전압 레일을 제1 복수의 액세스 라인의 제4, 제5, 및 제6 액세스 라인과 전자적으로 연결하는 것에 독립적으로, 제1 전압 레일 및 제2 전압 레일은 제1 복수의 액세스 라인의 제1, 제2, 및 제3 액세스 라인과 전자적으로 연결됨 - 을 위한 동작, 특징, 수단, 또는 명령을 더 포함할 수 있다.
본 명세서에 기재된 방법, 장치 및 비-일시적 컴퓨터 판독 가능 매체의 일부 예시에서, 제1 전압 레일 및 제2 전압 레일을 제1 복수의 액세스 라인의 제4, 제5, 및 제6 액세스 라인으로 전자적으로 연결하는 것은 제1 전압 레일, 제2 전압 레일, 및 제1 복수의 액세스 라인과 전자 통신하는 제2 디코더를 활성화하는 것을 포함한다.
본 명세서에 기재된 방법, 장치 및 비-일시적 컴퓨터 판독 가능 매체의 일부 예시에서, 제1 전압 레일은 양의 전압원에 연결되고 제2 전압 레일은 접지 또는 가상 접지에 연결된다.
본 명세서에 기재된 방법, 장치 및 비-일시적 컴퓨터 판독 가능 매체의 일부 예시는 제2 복수의 액세스 라인을 제1 전압 및 제2 전압으로부터 절연하기 위한 동작, 특징, 수단 또는 명령을 더 포함할 수 있다.
본 명세서에 기재된 방법, 장치 및 비-일시적 컴퓨터 판독 가능 매체의 일부 예시에서, 제2 복수의 액세스 라인을 제1 전압 및 제2 전압으로부터 절연하는 것을 제2 복수의 액세스 라인, 제1 전압, 및 제2 전압과 전자 통신하는 디코더를 비활성화하는 것을 포함한다.
본 명세서에 기재된 방법, 장치 및 비-일시적 컴퓨터 판독 가능 매체의 일부 예시는 제2 복수의 액세스 라인에 제3 전압을 인가하는 것 - 제3 전압의 크기는 제1 전압의 크기보다 크고 제2 전압의 크기보다 작음 - 을 위한 동작, 특징, 수단, 또는 명령을 더 포함할 수 있다.
본 명세서에 기재된 방법, 장치 및 비-일시적 컴퓨터 판독 가능 매체의 일부 예시는 제2 복수의 액세스 라인의 제1 액세스 라인 및 제2 액세스 라인에 제1 전압을 인가하는 것 - 제1 전압을 인가하는 것은 제2 복수의 액세스 라인의 제1 액세스 라인 및 제2 액세스 라인에 제1 전압 레일을 전자적으로 연결하는 것을 포함함 - , 제2 복수의 액세스 라인의 제3 액세스 라인에 제2 전압을 인가하는 것 - 제2 전압을 인가하는 것은 제2 복수의 액세스 라인의 제3 액세스 라인에 제2 전압 레일을 전자적으로 연결하는 것을 포함하며, 제1 전압 또는 제2 전압, 또는 둘 모두가, 제1 복수의 액세스 라인의 액세스 라인들 간 커패시턴스 및 제1 전압 및 제2 전압의 인가로 인한 제2 복수의 액세스 라인의 액세스 라인들 간 또 다른 커패시턴스를 기초로, 조절됨 - 을 위한 동작, 특징, 수단, 또는 명령을 더 포함할 수 있다.
본 명세서에 기재된 방법, 장치 및 비-일시적 컴퓨터 판독 가능 매체의 일부 예시에서, 제1 전압 레일 및 제2 전압 레일을 제2 복수의 액세스 라인의 제1, 제2, 및 제3 액세스 라인으로 전자적으로 연결하는 것은 제1 전압 레일, 제2 전압 레일, 및 제2 복수의 액세스 라인과 전자 통신하는 제1 디코더를 활성화하는 것을 포함한다.
본 명세서에서 사용되는 용어 "가상 접지"는 대략 0 볼트(0V)의 전압으로 유지되지만 접지와 직접 연결되지 않은 전기 회로의 노드를 지칭한다. 따라서 가상 접지의 전압이 일시적으로 변동(fluctuate)하고 정상 상태(steady state)에서 약 0V로 돌아갈 수 있다. 가상 접지는 다양한 전자 회로 요소, 가령, 연산 증폭기 및 저항기로 구성된 전압 분배기를 이용해 구현될 수 있다. 다른 구현들도 가능하다. "가상 접지"또는 "가상 접지된"은 약 0V에 연결되는 것을 의미한다.
"전자 통신"및 "연결된"이라는 용어는 구성요소들 간 전자 흐름을 지원하는 구성요소들 간의 관계를 지칭한다. 이는 구성요소들 간 직접 연결을 포함하거나 중간 구성요소를 포함할 수 있다. 서로 전자 통신하거나 연결된 구성요소들은 (예를 들어, 여기된 회로에서) 전자 또는 신호를 능동적으로 교환하거나 (예를 들어, 비-여기된 회로에서) 전자 또는 신호를 능동적으로 교환하지 않을 수 있지만 회로가 여기되면 전자 또는 신호를 교환하도록 구성 및 동작할 수 있다. 예를 들어, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 두 개의 구성요소는, 스위치 상태(즉, 개방 또는 폐쇄)에 무관하게, 전자 통신 중이거나 연결될 수 있다.
용어 "절연된"또는 "전기적으로 절연된"은 전자가 현재 그들 사이에 흐를 수 없는 구성요소들 간 관계를 지칭하고; 구성요소들 간에 개방 회로가 있는 경우 구성요소들은 서로 절연된다. 예를 들어, 스위치에 의해 물리적으로 연결된 두 개의 구성요소는, 상기 스위치가 개방될 때 서로 절연될 수 있다.
본 명세서에서 사용된 용어 "층"은 기하학적 구조의 지층 또는 시트를 지칭한다. 각각의 층은 3차원(예를 들어, 높이, 폭 및 깊이)을 가질 수 있고 표면의 일부 또는 전부를 덮을 수 있다. 예를 들어, 층은 두 개의 차원이 세 번째 차원보다 큰 3차원 구조물일 수 있다. 층은 상이한 요소, 구성요소 및/또는 재료를 포함할 수 있다. 일부 경우, 하나의 층은 둘 이상의 서브 층으로 구성될 수 있다. 첨부된 도면 중 일부에서, 3차원 층의 두 개의 차원이 예시의 목적으로 도시되었다. 그러나, 해당 분야의 통상의 기술자는 층들이 사실상 3차원이라는 것을 인식할 것이다.
본 명세서에서 사용되는 용어 "실질적으로"는 수정된 특성(예를 들어, 실질적으로 용어에 의해 수정된 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 이점을 달성하기에 충분히 가까울 것을 의미한다.
본 명세서에서 사용되는 용어 "전극"은 전기 전도체를 지칭할 수 있고, 일부 경우에는 메모리 셀 또는 메모리 어레이의 또 다른 구성요소에 대한 전기적 접속부로서 사용될 수 있다. 전극은 메모리 어레이(100)의 요소들 또는 구성요소들 간 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
본 명세서에 사용된 용어 "포토리소그래피"는 포토레지스트 물질을 사용하여 패터닝하고 전자기 방사선을 이용해 이러한 물질을 노출하는 공정을 지칭할 수 있다. 예를 들어, 포토레지스트 물질은 예를 들어, 기저 물질 상에 포토레지스트를 스핀 코팅함으로써 기저 물질 상에 형성될 수 있다. 포토레지스트를 방사선에 노출시킴으로써 포토레지스트 내에 패턴이 생성될 수 있다. 패턴은 예를 들어, 방사선이 포토레지스트에 노출되는 곳을 공간적으로 그리는 포토 마스크에 의해 형성될 수 있다. 그 후 노출된 포토레지스트 영역은 예를 들어 화학 처리에 의해 제거되어 원하는 패턴을 남길 수 있다. 일부 경우, 노출된 영역이 남아 노출되지 않은 영역이 제거될 수 있다.
본 명세서에서 사용된 용어 "단락", "단락된" 또는 "단락"은 관심 두 구성요소들 사이의 단일 중간 구성요소의 활성화를 통해 구성요소들 사이에 전도성 경로가 확립되는 구성요소들 간 관계를 지칭한다. 예를 들어, 제2 구성요소로 단락된 제1 구성요소는, 두 구성요소 사이의 스위치가 닫힐 때, 제2 구성요소와 전자를 교환할 수 있다. 따라서, 단락은 전자 통신하는 구성요소(또는 라인)들 간 전하 흐름을 가능하게 하는 동적 동작일 수 있다.
메모리 어레이(100)를 포함하여 본 명세서에서 언급된 디바이스는 반도체 기판, 가령, 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 갈륨 니트라이드 등 상에 형성될 수 있다. 일부 경우, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 SOI(silicon-on-insulator) 기판, 가령, SOG(silicon-on-glass) 또는 SOP(silicon-on-sapphire), 또는 또 다른 기판 상의 반도체 물질의 에피택시 층일 수 있다. 기판, 또는 기판의 서브-영역의 전도율은 다양한 화학종, 비제한적 예를 들면, 인, 붕소 또는 비소를 이용한 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 명세서에서 논의된 하나 또는 복수의 트랜지스터는 FET(field-effect transistor)를 나타내고 3 단자 디바이스, 가령, 소스, 드레인, 및 게이트를 포함한다. 단자는 전도성 물질, 가령, 금속을 통해 타 전자 요소로 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고 고농도로 도핑된, 예를 들어 축퇴된, 반도체 영역을 포함할 수 있다. 소스와 드레인은 저농도 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n형인 경우(즉, 다수 캐리어가 전자인 경우), FET는 n형 FET라고 지칭될 수 있다. 채널이 p형인 경우(즉, 다수 캐리어가 정공인 경우), FET는 p형 FET로 지칭될 수 있다. 채널은 절연 게이트 옥사이드에 의해 캡핑될 수 있다. 채널 전도율은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, 양의 전압 또는 음의 전압을 각각 n형 FET 또는 p형 FET에 인가함으로써, 채널이 전도성이 될 수 있다. 트랜지스터의 문턱 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "온(on)" 또는 "활성화"될 수 있다. 트랜지스터의 문턱 전압보다 낮은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "오프(off)" 또는 "비활성화"될 수 있다.
첨부된 도면과 관련하여 앞서 제공된 상세한 설명은 예시를 설명하고, 청구항 범위 내에서 구현되거나 존재하는 유일한 예시를 나타내는 것은 아니다. 본 명세서에서 사용될 때 "예" 및 "예시적인"이라는 용어는 "선호되는" 또는 "다른 예보다 유리한"이 아니라 "예, 실례 또는 예시로서 제공"을 의미한다. 상세한 설명은 기재된 기법의 이해를 제공하기 위한 목적으로 특정 상세사항을 포함한다. 그러나, 이들 기술은 이들 특정 상세사항 없이도 실시될 수 있다. 일부 예에서, 공지된 구조 및 장치는 기재된 예의 개념을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
정보 및 신호는 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령, 명령어, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자파, 자기장 또는 입자, 광학 장 또는 입자, 또는 이들의 임의의 조합에 의해 표현될 수 있다.
본 명세서와 관련하여 기재된 다양한 예시적인 블록 및 구성요소는 범용 프로세서, 디지털 신호 프로세서(DSP), ASIC, FPGA 또는 다른 프로그램 가능한 논리 디바이스, 개별 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소, 또는 본 명세서에 기재된 기능을 수행하도록 설계된 임의의 조합에 의해 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로 제어기 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스의 조합, 예를 들어 DSP와 마이크로프로세서의 조합, 다수의 마이크로프로세서, DSP 코어와 관련된 하나 이상의 마이크로프로세서, 또는 임의의 다른 그러한 구성으로서 구현될 수 있다.
본 명세서에 기술 된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능 매체 상에 하나 이상의 명령 또는 코드로서 저장되거나 전송될 수 있다. 그 밖의 다른 예 및 구현이 본 개시내용 및 첨부된 청구항의 범위 및 사상 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해, 앞서 기재된 기능은 프로세서에 의해 실행되는 소프트웨어, 하드웨어, 펌웨어, 하드와이어링 또는 이들 중 임의의 조합을 이용해 구현될 수 있다. 기능을 구현하는 특징부가 다양한 위치에 물리적으로 위치할 수 있으며, 가령, 기능의 일부분이 상이한 물리적 위치에서 구현되도록 분산될 수 있다. 청구항을 포함하여 본 명세서에서 사용되는 용어 "및/또는"은 둘 이상의 항목의 목록에서 사용될 때, 나열된 항목 중 임의의 하나가 그 자체로 사용될 수 있거나 또는 나열된 항목 중 둘 이상의 조합으로 사용될 수 있음을 의미한다. 예를 들어, 조성물이 성분 A, B 및/또는 C를 함유하는 것으로 기재되는 경우, 조성물은 A만, B만, C만, A와 B를 조합으로, A와 C를 조합으로, B와 C를 조합으로, 또는 A, B 및 C를 조합으로 함유할 수 있다. 또한, 청구항을 포함하여 본 명세서에 사용된 "또는"은, 항목들의 목록(예를 들어, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"과 같은 구가 있는 항목 목록)은 분리 목록을 가리키는데, 가령, "A, B 또는 C 중 적어도 하나"는 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미한다.
컴퓨터 판독 가능 매체는 컴퓨터 저장 매체 및 한 장소에서 다른 장소로 컴퓨터 프로그램의 전송을 촉진시키는 임의의 매체를 포함하는 통신 매체 모두를 포함한다. 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 비-제한적 예를 들면, 컴퓨터 판독 가능 매체는 RAM, ROM, EEPROM, 플래시 메모리, CD-ROM 또는 그 밖의 다른 광 디스크 스토리지, 자기 디스크 스토리지 또는 그 밖의 다른 자기 저장 장치, 또는 명령 또는 데이터 구조의 형태로 원하는 프로그램 코드 수단을 반송 또는 저장하는 데 사용될 있고 범용 또는 특수 컴퓨터 또는 범용 또는 특수 프로세서에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 연결은 컴퓨터 판독 가능 매체로 적절히 지칭된다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 꼬임 쌍, DSL(digital subscriber line), 또는 무선 기법, 가령, 적외선, 라디오 및 마이크로파를 이용해 웹사이트, 서버, 또는 그 밖의 다른 원격 소스로부터 전송되는 경우, 동축 케이블, 광섬유 케이블, 꼬임 쌍, DSL, 또는 무선 기법, 가령, 적외선, 라디오, 및 마이크로파가 매체의 정의에 포함된다. 본 명세서에서 사용될 때, 디스크(disk) 및 디스크(disc)는 CD(compact disc), 레이저 디스크, 광 디스크, DVD(digital versatile disc), 플로피 디스크 및 디스크를 포함하며, 여기서 디스크(disk)는 일반적으로 데이터를 자기적으로 재생하고, 디스크(disc)는 데이터를 레이저로 광학적으로 재생한다. 상기의 조합이 컴퓨터 판독형 매체의 범위 내에 포함된다.
본 개시의 앞서 기재는 해당 분야의 통상의 기술자가 본 개시를 만들거나 이용할 수 있도록 제공된다. 본 개시의 다양한 수정이 해당 분야의 통상의 기술자에게 자명할 것이며, 본 명세서에 정의된 일반적인 원리가 본 명세서의 범위 내의 그 밖의 다른 변형에 적용될 수 있다. 따라서, 본 개시는 본 명세서에 기재된 예시 및 설계에 한정되지 않지만 본 명세서에 개시된 원리 및 신규한 특징과 일치하는 최광의의 범위에 따를 것이다.

Claims (28)

  1. 복수의 메모리 셀들을 포함하는 메모리 어레이의 복수의 비트 라인들의 제1 비트 라인 및 제2 비트 라인에 제1 전압을 인가하는 단계 - 상기 복수의 비트 라인들은 복수의 용량성 셀들과 전자 통신하고, 상기 복수의 용량성 셀들과 전자 통신하는 복수의 워드 라인들에 수직이며, 상기 복수의 메모리 셀들 각각은 논리 상태를 나타내는 각각의 전하를 저장하도록 구성되며, 상기 복수의 용량성 셀들 각각은 각각의 전하를 저장하도록 구성됨 - ,
    상기 복수의 비트 라인들의 제3 비트 라인에 제2 전압을 인가하는 단계 - 상기 복수의 비트 라인들의 상기 제3 비트 라인은 상기 복수의 비트 라인들의 상기 제1 비트 라인 및 상기 제2 비트 라인에 인접함 - ,
    상기 제1 전압 및 상기 제2 전압을 인가하는 동안, 상기 복수의 워드 라인들이 부동(float)되도록 상기 복수의 워드 라인들을 상기 제1 전압 및 상기 제2 전압으로부터 절연하는 단계,
    상기 제1 전압 및 상기 제2 전압의 인가로 인한 상기 복수의 비트 라인들의 비트 라인들 간 커패시턴스로, 그리고 상기 복수의 워드 라인들을 상기 제1 전압 및 제2 전압으로부터 절연하는 것에 의거하여, 상기 메모리 어레이의 적어도 일부분에 대해, 상기 제1 전압 또는 상기 제2 전압, 또는 둘 모두를 조절하는 단계를 포함하는 방법.
  2. 제1항에 있어서,
    상기 제1 전압을 인가하는 단계는 상기 복수의 비트 라인들의 상기 제1 비트 라인 및 상기 제2 비트 라인에 제1 전압 레일을 전자적으로 연결하는 단계를 포함하며,
    상기 제2 전압을 인가하는 단계는 상기 복수의 비트 라인들의 상기 제3 비트 라인에 제2 전압 레일을 전자적으로 연결하는 단계를 포함하는, 방법.
  3. 제2항에 있어서, 상기 제1 전압 레일 및 상기 제2 전압 레일을 상기 복수의 비트 라인들의 상기 제1 비트 라인, 제2 비트 라인, 및 제3 비트 라인에 전자적으로 연결하는 단계는,
    상기 제1 전압 레일, 상기 제2 전압 레일, 및 상기 복수의 비트 라인들과 전자 통신하는 제1 디코더를 활성화하는 단계를 포함하는, 방법.
  4. 제3항에 있어서,
    상기 제1 전압 레일을 상기 복수의 비트 라인들의 제4 비트 라인 및 제5 비트 라인에 전자적으로 연결하는 단계, 및
    상기 제2 전압 레일을 상기 복수의 비트 라인들의 제6 비트 라인에 전자적으로 연결하는 단계 - 상기 제1 전압 레일 및 상기 제2 전압 레일을 상기 복수의 비트 라인들의 상기 제4 비트 라인, 제5 비트 라인, 및 제6 비트 라인에 전자적으로 연결하는 것에 독립적으로, 상기 제1 전압 레일 및 상기 제2 전압 레일은 상기 복수의 비트 라인들의 상기 제1 비트 라인, 제2 비트 라인, 및 제3 비트 라인과 전자적으로 연결됨 - 를 더 포함하는, 방법.
  5. 제4항에 있어서, 상기 제1 전압 레일 및 상기 제2 전압 레일을 상기 복수의 비트 라인의 상기 제4 비트 라인, 제5 비트 라인, 및 제6 비트 라인에 전자적으로 연결하는 것은,
    상기 제1 전압 레일, 상기 제2 전압 레일, 및 상기 복수의 비트 라인들과 전자 통신하는 제2 디코더를 활성화하는 것을 포함하는, 방법.
  6. 제2항에 있어서, 상기 제1 전압 레일은 양의 전압원에 연결되고 상기 제2 전압 레일은 접지 또는 가상 접지에 연결되는, 방법.
  7. 삭제
  8. 제1항에 있어서, 상기 복수의 워드 라인들을 상기 제1 전압 및 상기 제2 전압으로부터 절연하는 단계는
    상기 복수의 워드 라인들, 상기 제1 전압, 및 상기 제2 전압과 전자 통신하는 디코더를 비활성화하는 단계를 포함하는, 방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 메모리 셀들의 어레이 - 상기 어레이의 상기 메모리 셀들 각각은 논리 상태를 나타내는 각각의 전하를 저장하도록 구성됨 -,
    복수의 용량성 셀들 - 상기 복수의 용량성 셀들 각각은 각각의 전하를 저장하도록 구성됨 - ,
    상기 복수의 용량성 셀들과 전자 통신하는 복수의 비트 라인들,
    상기 복수의 용량성 셀들과 전자 통신하는 복수의 워드 라인들 - 상기 복수의 워드 라인들은 상기 복수의 비트 라인들에 수직임 - ,
    상기 복수의 비트 라인들의 제1 서브세트와 전자 통신하며, 상기 복수의 워드 라인들이 부동(float)되도록 상기 복수의 워드 라인들과 절연된 제1 전압 레일, 및
    상기 복수의 비트 라인들의 제2 서브세트와 전자 통신하며, 상기 복수의 워드 라인들이 부동(float)되도록 상기 복수의 워드 라인들과 절연된 제2 전압 레일 - 상기 복수의 용량성 셀들, 상기 복수의 비트 라인들, 및 상기 복수의 워드 라인들은 상기 제1 전압 레일과 상기 제2 전압 레일 간 용량성 요소를 형성함 - 를 포함하는, 장치.
  13. 삭제
  14. 삭제
  15. 제12항에 있어서, 복수의 용량성 셀 중 하나의 용량성 셀이 커패시터 및 선택 구성요소를 포함하는, 장치.
  16. 제12항에 있어서, 상기 용량성 요소는 상기 복수의 비트 라인들 및 상기 복수의 워드 라인들의 구성을 기초로 가변적인, 장치.
  17. 제15항에 있어서, 상기 커패시터는 강유전성 커패시터, 유전체 커패시터, 또는 세라믹 커패시터인, 장치.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 메모리 셀들의 어레이 - 상기 어레이의 상기 메모리 셀들 각각은 논리 상태를 나타내는 각각의 전하를 저장하도록 구성됨 -, 및
    용량성 요소를 포함하는 장치로서,
    상기 용량성 요소는:
    복수의 용량성 셀들 - , 상기 복수의 용량성 셀들 각각은 각각의 전하를 저장하도록 구성됨 - ,
    상기 복수의 용량성 셀들과 전자 통신하는 복수의 비트 라인들,
    상기 복수의 용량성 셀들과 전자 통신하는 복수의 워드 라인들 - 상기 복수의 비트 라인들은 상기 복수의 용량성 셀들과 전자 통신하고, 상기 복수의 용량성 셀들과 전자 통신하는 상기 복수의 워드 라인들에 수직이며, 상기 복수의 용량성 셀들, 상기 복수의 비트 라인들, 및 상기 복수의 워드 라인들이 가변 커패시턴스를 생성하도록 사용됨 - 을 포함함 - , 및
    상기 메모리 셀들의 상기 어레이 및 상기 용량성 요소와 전자 통신하는 제어기를 포함하며,
    상기 제어기는:
    상기 복수의 비트 라인들의 제1 비트 라인 및 제2 비트 라인에 제1 전압을 인가하고,
    상기 복수의 비트 라인들의 제3 비트 라인에 제2 전압을 인가하고 - 상기 제3 비트 라인은 상기 복수의 비트 라인들의 상기 제1 비트 라인 및 상기 제2 비트 라인에 인접함 -,
    상기 복수의 워드 라인들이 부동(float)되도록 상기 복수의 워드 라인들을 상기 제1 전압 및 상기 제2 전압으로부터 절연하도록 동작하는, 장치.
  24. 제23항에 있어서,
    상기 제1 전압과 연관된 제1 전압 레일,
    상기 제2 전압과 연관된 제2 전압 레일,
    상기 복수의 비트 라인들과 전자 통신하는 제1 디코더, 및
    상기 복수의 워드 라인들과 전자 통신하는 제2 디코더 - 상기 제어기는
    상기 제1 전압 레일을 상기 복수의 비트 라인들의 상기 제1 비트 라인 및 상기 제2 비트 라인에 연결시키고 상기 제2 전압 레일을 상기 복수의 비트 라인들의 상기 제3 비트 라인에 연결시키기 위해 상기 제1 디코더를 활성화하고,
    상기 제1 전압 레일을 상기 복수의 워드 라인들의 제1 워드 라인 및 제2 워드 라인에 연결시키고 상기 제2 전압 레일을 상기 복수의 워드 라인들의 제3 워드 라인에 연결시키기 위해 상기 제2 디코더를 활성화하도록 동작함 - 를 더 포함하는, 장치.
  25. 제23항에 있어서,
    제1 전압 레일,
    제2 전압 레일,
    상기 복수의 비트 라인들과 전자 통신하는 제1 디코더, 및
    상기 복수의 워드 라인들과 전자 통신하는 제2 디코더 - 상기 제어기는
    상기 제1 전압 레일 및 상기 제2 전압 레일을 상기 복수의 워드 라인들로부터 절연시키기 위해 상기 제2 디코더를 비활성화하도록 동작함 - 를 더 포함하는, 장치.
  26. 복수의 메모리 셀들을 포함하는 메모리 어레이의 복수의 비트 라인들의 제1 비트 라인 및 제2 비트 라인으로 제1 전압을 인가하기 위한 수단 - 상기 복수의 메모리 셀들 각각은 논리 상태를 나타내는 각각의 전하를 저장하도록 구성되며; 상기 복수의 비트 라인들은 각각의 전하를 저장하도록 각각 구성된 복수의 용량성 셀들과 전자 통신하고, 상기 복수의 용량성 셀들과 전자 통신하는 복수의 워드 라인들에 수직이며; 상기 복수의 용량성 셀들, 상기 복수의 비트 라인들, 및 상기 복수의 워드 라인들은 가변 커패시턴스를 생성하도록 사용됨-,
    상기 복수의 비트 라인들의 제3 비트 라인에 제2 전압을 인가하기 위한 수단 - 상기 제3 비트 라인은 상기 복수의 비트 라인들의 상기 제1 비트 라인 및 상기 제2 비트 라인에 인접함 -, 및
    상기 복수의 워드 라인들이 부동(float)되도록 상기 복수의 워드 라인들을 상기 제1 전압 및 상기 제2 전압으로부터 절연시키기 위한 수단을 포함하는, 장치.
  27. 제26항에 있어서,
    제1 전압 레일을 상기 복수의 비트 라인들의 상기 제1 비트 라인 및 상기 제2 비트 라인에 연결시키고 제2 전압 레일을 상기 복수의 비트 라인들의 상기 제3 비트 라인에 연결시키기 위해 제1 디코더를 활성화하기 위한 수단, 및
    상기 제1 전압 레일을 상기 복수의 워드 라인들의 제1 워드 라인 및 제2 워드 라인에 연결시키고 상기 제2 전압 레일을 상기 복수의 워드 라인의 제3 워드 라인에 연결시키기 위해 제2 디코더를 활성화하기 위한 수단을 더 포함하는, 장치.
  28. 제26항에 있어서,
    상기 복수의 용량성 셀들과 전자 통신하는 상기 복수의 워드 라인들로부터 제1 전압 레일 및 제2 전압 레일을 절연시키기 위해 제2 디코더를 비활성화하기 위한 수단을 더 포함하는, 장치.
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