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KR102388818B1 - 표시패널 및 이를 포함하는 표시장치 - Google Patents

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KR102388818B1
KR102388818B1 KR1020170152593A KR20170152593A KR102388818B1 KR 102388818 B1 KR102388818 B1 KR 102388818B1 KR 1020170152593 A KR1020170152593 A KR 1020170152593A KR 20170152593 A KR20170152593 A KR 20170152593A KR 102388818 B1 KR102388818 B1 KR 102388818B1
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KR
South Korea
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electrode
branch electrode
transistor
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light
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박도영
이성영
이슬비
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삼성디스플레이 주식회사
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Abstract

표시패널은 구동회로와 차광층이 배치된 비표시영역 및 상기 구동회로에 연결된 화소전극이 배치된 표시영역을 포함하는 제1 표시기판, 상기 제1 표시기판과 마주하는 제2 표시기판, 상기 제1 표시기판 및 상기 제2 표시기판 사이에 배치된 액정층을 포함하고, 상기 구동회로는 제1 트랜지스터, 제2 트랜지스터, 상기 제1 트랜지스터에 연결된 제1 분기전극, 상기 제2 트랜지스터에 연결되고 평면상에서 상기 제1 분기전극에 중첩하는 제2 분기전극, 및 서로 다른 층상에 배치된 상기 제1 분기전극과 상기 제2 분기전극을 연결하는 연결전극을 포함하고, 상기 차광층은 상기 제1 트랜지스터 및 상기 제2 트랜지스터에 중첩하고, 상기 제1 분기전극 및 상기 제2 분기전극을 노출시킨다.

Description

표시패널 및 이를 포함하는 표시장치{DISPLAY PANEL AND DISPLAY DEVICE COMPRISING THE DISPLAY PANEL}
본 발명은 표시장치에 관한 것으로, 보다 상세하게는 발광체가 포함된 색 변환 부재를 포함하는 표시패널 및 이를 포함하는 표시장치에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 표시장치들이 개발되고 있다. 또한, 최근에는 광이용 효율을 증대시키고 컬러 밸런스를 개선한 자발광 LCD(Photo-Luminescent Liquid Crystal Display)에 대한 개발이 진행되고 있다.
다양한 표시장치는 외광이 풍부한 실외에서 사용하는 경우 표시면에서의 외광의 반사 및 산란 문제가 있으며, 이러한 표시 품질의 문제를 개선하기 위하여 편광자와 위상 지연층을 결합한 편광 부재가 사용되고 있다.
본 발명의 목적은 비표시영역에 배치된 트랜지스터를 보호할 수 있는 표시패널 및 이를 포함하는 표시장치를 제공하는 데 있다.
본 발명의 목적을 달성하기 위한 본 발명의 실시 예에 따른 표시패널은, 구동회로와 차광층이 배치된 비표시영역 및 상기 구동회로에 연결된 화소전극이 배치된 표시영역을 포함하는 제1 표시기판, 상기 제1 표시기판과 마주하는 제2 표시기판, 상기 제1 표시기판 및 상기 제2 표시기판 사이에 배치된 액정층을 포함하고, 상기 구동회로는 제1 트랜지스터, 제2 트랜지스터, 상기 제1 트랜지스터에 연결된 제1 분기전극, 상기 제2 트랜지스터에 연결되고 평면상에서 상기 제1 분기전극에 중첩하는 제2 분기전극, 및 서로 다른 층상에 배치된 상기 제1 분기전극과 상기 제2 분기전극을 연결하는 연결전극을 포함하고, 상기 차광층은 상기 제1 트랜지스터 및 상기 제2 트랜지스터에 중첩하고, 상기 제1 분기전극 및 상기 제2 분기전극을 노출시킨다.
본 발명의 실시 예에 따르면, 상기 차광층은 상기 제1 분기전극 및 상기 제2 분기전극 각각을 일부분 커버하는 것을 특징으로 한다.
본 발명의 실시 예에 따르면, 상기 제1 분기전극은 상기 제1 트랜지스터의 제어전극에 전기적으로 연결되고, 상기 제2 분기전극은 상기 제1 트랜지스터의 상기 제어전극과 서로 다른 층상에 배치된 상기 제2 트랜지스터의 입력전극 및 출력전극 중 어느 하나의 전극에 전기적으로 연결된 것을 특징으로 한다.
본 발명의 실시 예에 따르면, 상기 차광층은 적색의 색상을 갖는 것을 특징으로 한다.
본 발명의 실시 예에 따르면, 상기 제1 표시기판은, 상기 제1 분기전극이 배치된 베이스기판, 상기 제1 분기전극을 커버하며 상기 베이스기판 상에 배치된 제1 절연층, 상기 제2 분기전극을 커버하며 상기 제1 절연층 상에 배치된 제2 절연층, 상기 제1 분기전극의 일부분을 노출시키는 제1 컨택홀 및 상기 제2 분기전극의 일부분을 노출시키는 제2 컨택홀을 포함하고, 상기 제2 절연층 상에 배치된 제3 절연층을 포함하고, 상기 연결전극은 상기 제1 및 제2 컨택홀들을 통해 상기 제3 절연층 상에 배치된다.본 발명의 목적을 달성하기 위한 본 발명의 실시 예에 따른 표시패널은, 구동회로와 차광층이 배치된 비표시영역 및 상기 구동회로에 연결된 화소전극이 배치된 표시영역을 포함하는 제1 표시기판, 상기 제1 표시기판과 마주하는 제2 표시기판, 상기 제1 표시기판 및 상기 제2 표시기판 사이에 배치된 액정층을 포함하고, 상기 구동회로는 제1 트랜지스터, 제2 트랜지스터, 상기 제1 트랜지스터에 연결된 제1 분기전극, 상기 제2 트랜지스터에 연결되고 평면상에서 상기 제1 분기전극에 중첩하는 제2 분기전극, 및 서로 다른 층상에 배치된 상기 제1 분기전극과 상기 제2 분기전극을 연결하는 연결전극을 포함하고, 상기 차광층은 상기 제1 트랜지스터 및 상기 제2 트랜지스터에 중첩하고, 상기 제1 분기전극 및 상기 제2 분기전극을 노출시킨다.
본 발명의 실시 예에 따르면, 상기 차광층은 상기 제1 분기전극 및 상기 제2 분기전극 각각을 일부분 커버하는 것을 특징으로 한다.
본 발명의 실시 예에 따르면, 상기 제1 분기전극은 상기 제1 트랜지스터의 제어전극에 전기적으로 연결되고, 상기 제2 분기전극은 상기 제1 트랜지스터의 상기 제어전극과 서로 다른 층상에 배치된 상기 제2 트랜지스터의 입력전극 및 출력전극 중 어느 하나의 전극에 전기적으로 연결된 것을 특징으로 한다.
본 발명의 실시 예에 따르면, 상기 차광층은 적색의 색상을 갖는 것을 특징으로 한다.
본 발명의 실시 예에 따르면, 상기 제1 표시기판은, 상기 제1 분기전극이 배치된 베이스기판, 상기 제1 분기전극을 커버하며 상기 베이스기판 상에 배치된 제1 절연층, 상기 제2 분기전극을 커버하며 상기 제1 절연층 상에 배치된 제2 절연층, 상기 제1 분기전극의 일부분을 노출시키는 제1 컨택홀 및 상기 제2 분기전극의 일부분을 노출시키는 제2 컨택홀을 포함하고, 상기 제2 절연층 상에 배치된 제3 절연층을 포함하고, 상기 연결전극은 상기 제1 및 제2 컨택홀들을 통해 상기 제3 절연층 상에 배치된다.
본 발명의 실시 예에 따르면, 상기 차광층은 상기 제1 분기전극 및 상기 제2 분기전극을 노출시키며 상기 제2 절연층 상에 배치된다.
본 발명의 실시 예에 따르면, 상기 차광층은 상기 제1 분기전극 및 상기 제2 분기전극을 노출시키며 상기 제3 절연층 상에 배치된다.
본 발명의 실시 예에 따르면, 상기 차광층은 상기 제1 분기전극 및 상기 제2 분기전극 각각과 일부분 중첩하도록 상기 연결전극을 커버하는 것을 특징으로 한다.
본 발명의 실시 예에 따르면, 상기 연결전극은 상기 제3 절연층 상에 배치되고, 상기 제1 분기전극의 상기 일부분 및 상기 제2 분기전극의 상기 일부분을 연결한다.
본 발명의 실시 예에 따르면, 상기 제1 컨택홀은 상기 제1 분기전극의 제1 부분을 노출시키는 제1 서브 컨택홀 및 상기 제1 분기전극의 상기 제1 부분과 이격된 제2 부분을 노출시키는 제2 서브 컨택홀을 포함하고, 상기 제2 컨택홀은 상기 제2 분기전극의 제1 부분을 노출시키는 제3 서브 컨택홀 및 상기 제2 분기전극의 상기 제1 부분과 이격된 제2 부분을 노출시키는 제4 서브 컨택홀을 포함한다.
본 발명의 목적을 달성하기 위한 본 발명의 다른 실시 예에 따른 표시장치는 비표시영역에 중첩한 구동회로와 차광층 및 상기 구동회로에 연결되고 표시영역에 중첩한 화소전극이 배치된 제1 표시기판, 상기 제1 표시기판과 마주하며 제1 색 광을 흡수하여 상기 제1 색과 상이한 제2 색 광을 방출하는 제1 발광체를 갖는 컬러 변환층을 포함하는 제2 표시기판, 및 상기 제1 표시기판 및 상기 제2 표시기판 사이에 배치된 액정층을 포함하는 표시패널, 상기 표시패널에 상기 제1 색 광을 출력하는 광원을 포함하고, 상기 구동회로는 제1 트랜지스터, 제2 트랜지스터, 상기 제1 트랜지스터에 연결된 제1 분기전극, 상기 제2 트랜지스터에 연결되고 평면상에서 상기 제1 분기전극에 중첩하는 제2 분기전극, 및 서로 다른 층상에 배치된 상기 제1 분기전극과 상기 제2 분기전극을 연결하는 연결전극을 포함하고, 상기 차광층은 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 커버하고, 상기 제1 분기전극 및 상기 제2 분기전극을 노출시킨다.
본 발명의 실시 예에 따르면, 상기 컬러 변환층은, 상기 표시영역에 중첩하며 상기 제1 발광체를 포함하는 변환부, 상기 비표시영역에 중첩하는 더미 변환부를 포함한다.
본 발명의 실시 예에 따르면, 상기 변환부는 상기 제1 색 광을 흡수하여 상기 제2 색과 상이한 제3 색 광을 방출하는 제2 발광체를 더 포함한다.
본 발명의 실시 예에 따르면, 상기 더미 변환부는 상기 제1 발광체 및 상기 제2 발광체 중 적어도 어느 하나의 발광체를 포함한다.
본 발명의 실시 예에 따르면, 상기 변환부는 상기 제1 발광체를 포함하는 제1 변환부, 상기 제2 발광체를 포함하는 제2 변환부, 상기 제1 색 광을 투과시키는 제3 변환부를 포함한다.
본 발명의 실시 예에 따르면, 상기 제1 변환부 내지 상기 제3 변환부는 상기 평면상에서 서로 이격되어 배치되고, 상기 컬러 변환층은 서로 이격된 상기 제1 변환부 내지 상기 제3 변환부들 사이에 배치되는 블랙 매트릭스를 더 포함한다.
본 발명의 실시 예에 따르면, 상기 제1 색 광은 청색 광인 것을 특징으로 한다.
본 발명의 실시 예에 따르면, 상기 제2 표시기판은 상기 액정층 및 상기 컬러 변환층 사이에 배치되고, 상기 표시영역 및 상기 비표시영역에 중첩하는 와이어 그리드 패턴을 포함하는 인셀 편광층을 더 포함한다.
본 발명의 실시 예에 따르면, 상기 제1 분기전극은 상기 제1 트랜지스터의 제어전극에 전기적으로 연결되고, 상기 제2 분기전극은 상기 제1 트랜지스터의 상기 제어전극과 서로 다른 층상에 배치된 상기 제2 트랜지스터의 입력전극에 전기적으로 연결된다.
본 발명의 실시 예에 따르면, 상기 제1 분기전극은 상기 제1 트랜지스터의 제어전극에 전기적으로 연결되고, 상기 제2 분기전극은 상기 제1 트랜지스터의 상기 제어전극과 서로 다른 층상에 배치된 상기 제2 트랜지스터의 제어전극에 전기적으로 연결된다.
본 발명의 실시 예에 따르면, 비표시영역에 중첩하도록 표시기판 상에 배치된 서로 다른 층에 배치된 제1 트랜지스터에 연결된 제1 분기전극과 제2 트랜지스터에 연결된 제2 분기전극이 서로 중첩할 수 있다. 그 결과, 광원으로부터 출력된 청색 광이 제1 분기전극 및 제2 분기전극 사이로 투과되는 것이 방지될 수 있다.
따라서, 본 발명의 표시장치의 전반적인 구동 신뢰성이 향상될 수 있다.
도 1a는 본 발명의 실시 예에 따른 표시장치의 사시도이다.
도 1b는 본 발명의 실시 예에 따른 도 1a에 도시된 I-I'를 따라 절단한 단면도이다.
도 1c는 본 발명의 실시 예에 따른 변환부의 광 특성을 간략히 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 표시장치의 블록도이다.
도 3은 도 2에 도시된 화소의 등가 회로도이다.
도 4는 도 2에 도시된 게이트 구동회로의 블록도이다.
도 5는 도 4에 도시된 복수 개의 스테이지들 중 i번째 스테이지의 회로도이다.
도 6은 본 발명의 실시 예에 따른 도 5에 도시된 스테이지 회로의 일부의 레이아웃이다.
도 7a는 본 발명의 실시 예에 따른 도 6에 도시된 II-II'를 따라 절단한 단면도이다.
도 7b는 본 발명의 다른 실시 예에 따른 도 6에 도시된 II-II'를 따라 절단한 단면도이다.
도 8은 도 7a에 도시된 AA 영역을 확대한 확대도이다.
도 9는 본 발명의 다른 실시 예에 따른 도 5에 도시된 스테이지 회로의 일부의 레이아웃이다.
도 10은 도 9에 도시된 III-III'를 따라 절단한 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대 또는 축소하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들 의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1a는 본 발명의 실시 예에 따른 표시장치의 분해 사시도이다. 도 1b는 본 발명의 실시 예에 따른 도 1a에 도시된 I-I’를 따라 절단한 단면도이다. 도 1c는 본 발명의 실시 예에 따른 변환부의 광 특성을 간략히 나타낸 도면이다.
본 발명의 실시 예에 따르면, 도 1a에 도시된 표시장치(DD)는 태블릿 PC, 스마트폰, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 게임기, 손목 시계형, 전자 기기 등에 적용될 수 있다. 또한, 표시장치(DD)는 대형 TV 또는 외부 광고판과 같은 대형 전자 장비를 비롯하여, 퍼스널 컴퓨터, 노트북 컴퓨터, 자동차 네이게이션 유닛, 카메라와 같은 중소형 전자 장비 등에 적용될 수 있다.
도 1a를 참조하면, 표시장치(DD)는 표시패널(DP) 및 표시패널(DP)에 광을 제공하는 광원(BLU)을 포함할 수 있다. 표시패널(DP)은 영상을 제공하는 것이고, 광원(BLU)은 제1 색 광을 생성할 수 있다.
광원(BLU)은 표시패널(DP)의 하부에 배치되어 표시패널(DP)에 제1 색 광을 제공할 수 있다. 광원(BLU)에서 제공되는 제1 색 광은 청색(블루)광일 수 있다. 또한, 제1 색 광은 자외선광일 수 있다. 예를 들어, 광원(BLU)은 350nm 이상 450nm 이하의 파장 영역의 광을 제공할 수 있다.
광원(BLU)은 복수 개의 발광소자들을 포함할 수 있다. 발광소자들은 제1 색 광으로 청색광을 출력할 수 있다. 광원(BLU)은 복수 개의 발광 소자들 및 발광소자들에 전원을 제공하는 회로기판을 포함할 수 있다. 발광소자들은 회로기판 상에 배치될 수 있다.
광원(BLU)에서 생성된 제1 색 광은 표시패널(DP)로 제공될 수 있다. 표시패널(DP)은 광원(BLU) 상에 배치될 수 있다. 표시패널(DP)은 영상을 표시하는 표시영역(DA) 및 영상을 표시하지 않는 비표시영역(NDA)을 포함할 수 있다. 비표시영역(NDA)은 표시영역(DA)에 인접하게 배치될 수 있다. 일 예로, 비표시영역(NDA)은 표시영역(DA)을 에워싸을 수 있다.
본 발명의 실시 예에 따르면, 표시패널(DP)은 유기 발광 표시패널(Organic light emitting display panel), 액정 표시패널(liquid crystal display panel), 플라즈마 표시패널(plasma display panel), 전기영동 표시패널(electrophoretic display panel), MEMS 표시 패널(microelectromechanical system display panel) 및 일렉트로웨팅 표시패널(electrowetting display panel) 중 어느 하나의 패널로 제공될 수 있다.
이하, 본 발명에 따른 표시패널(DP)은 액정 표시패널인 것으로 설명된다. 표시패널(DP)은 액정층의 특성에 따라 트위스티드 네마틱형 액정 표시장치, 수평 전계형 액정 표시장치, 또는 수직 배향형 액정 표시장치 등으로 구분된다. 이중, 본 발명의 표시패널(DP)은 전기장이 인가되지 않은 상태에서 소정 방향으로 배향되고 액정 분자들의 장축이 상기 기판면에 수직하게 배열된 수직 배향형 액정 표시패널로 제공될 수 있다.
또한, 표시패널(DP)은 제1 방향(DR1)과 제2 방향(DR2)이 정의하는 면과 평행한다. 표시패널(DP)의 법선 방향은 제3 방향(DR3)이 지시한다. 제3 방향(DR3)은 표시패널(DP)의 두께 방향을 지시한다. 각 부재들의 상면(전면)과 하면(배면)은 제3 방향(DR3)에 의해 구분된다. 그러나, 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다.
한편, 본 발명의 설명에 따르면, 표시장치(DD)가 플랫한 형상을 갖는 것으로 도시되나, 실시예가 이에 한정되는 것은 아니다. 일 실시예에서 표시장치(DD)는 커브드 표시장치일 수 있다. 예를 들어, 표시장치(DD)는 사용자가 표시장치를 바라볼 때, 전체적으로 오목하게 휘어지거나, 또는 볼록하게 휘어진 커브드 표시장치일 수 있다. 또한, 표시장치 일 부분에서만 벤딩(bending)된 표시장치일 수 있다.
또한, 일 실시예의 표시장치는 플렉서블(Flexible) 표시장치일 수 있다. 예를 들어, 표시장치는 폴더블(foldable) 표시장치, 또는 롤러블(rollable) 표시장치일 수 있다.
일 실시예의 표시패널(DP)의 표시영역(DA)은 복수의 화소 영역들(미도시)을 포함할 수 있다. 화소 영역들(미도시)은 예를 들어, 복수의 게이트 라인들 및 복수의 데이터 라인들에 의해 정의될 수 있다. 화소 영역들(미도시)은 매트릭스 형태로 배치될 수 있다. 화소 영역들(미도시) 각각에는 화소가 배치될 수 있다. 이에 대해서는, 도 2 및 도 3을 통해 자세히 설명된다.
도 1b를 참조하면, 표시영역(DA)에 중첩하는 표시패널(DP)의 단면도가 예시적으로 도시된다. 표시패널(DP)은 서로 대향하는 제1 베이스기판(BS1)과 제2 베이스기판(BS2) 및 액정층(LCL)을 포함할 수 있다. 액정층(LCL)은 제1 베이스기판(BS1) 및 제2 베이스기판(BS2) 사이에 배치되는 것일 수 있다. 이하, 중첩의 용어는 표시패널(DP)의 두께 방향인 제3 방향(DR3)에서 두 구성이 중첩되는 것을 의미하는 것으로 설명된다.
제1 베이스기판(BS1) 및 제2 베이스기판(BS2)은 각각 독립적으로 폴리머 기판, 플라스틱 기판, 유리 기판, 또는 석영 기판 등일 수 있다. 제1 베이스기판(BS1) 및 제2 베이스기판(BS2)은 투명한 절연 기판일 수 있다. 제1 베이스기판(BS1) 및 제2 베이스기판(BS2)은 각각 리지드한 것일 수 있다. 제1 베이스기판(BS1) 및 제2 베이스기판(BS2)은 각각 플렉서블한 것일 수 있다.
한편, 도면에 도시되지는 않았으나, 제1 베이스기판(BS1) 및 제2 베이스기판(BS2)은 각각 공통전극 및 화소전극을 포함하는 것일 수 있다.
제1 베이스기판(BS1)의 상부면에는 화소전극(도7a 참조)이 배치될 수 있다. 제2 베이스기판(BS2)의 하부면에는 공통전극(도7a 참조)이 배치될 수 있다. 여기서, 제1 베이스기판(BS1)의 상부면은 액정층(LCL)에 인접하며 제2 베이스기판(BS2)과 마주하는 일면일 수 있으며, 제2 베이스기판(BS2)의 하부면은 액정층(LCL)에 인접하며 제1 베이스기판(BS1)과 마주하는 일면일 수 있다.
액정층(LCL)은 제1 베이스기판(BS1) 및 제2 베이스기판(BS2) 사이에 배치되며, 복수 개의 액정 분자들(LC)을 포함한다. 액정층(LCL)은 유전율 이방성을 갖는 액정 분자들(LC)이 배열되어 제공될 수 있다. 액정층(LCL)에는 통상적으로 사용되는 액정 분자라면 특별히 한정되지 않고 사용될 수 있으며, 예를 들어 액정 분자(LC)는 알케닐계 액정 화합물, 알콕시계 액정 화합물이 사용될 수 있다. 실시예에 사용된 액정 분자(LC)는 음의 유전율 이방성을 갖는 것일 수 있으나 실시예가 이에 한정되는 것은 아니며, 예를 들어, 양의 유전율 이방성을 갖는 액정 분자(LC)가 사용될 수도 있다.
컬러 변환층(CCL)은 액정층(LCL) 및 제2 베이스기판(BS2) 사이에 배치될 수 있다. 컬러 변환층(CCL)은 제2 베이스기판(BS2) 상에 배치될 수 있다. 컬러 변환층(CCL)은 광원(BLU)에서 제공된 제1 색 광을 흡수하여 제1 색과 상이한 색으로 방출하는 발광체를 포함하는 것일 수 있다.
자세하게, 도 1c를 참조하면, 컬러 변환층(CCL)은 제1 발광체(EP-R)를 포함하는 제1 변환부(CCF1), 제2 발광체(EP-G)를 포함하는 제2 변환부(CCF2), 및 제1 색 광을 투과하는 제3 변환부(CCF3)를 포함할 수 있다.
예를 들어, 제1 발광체(EP-R)는 청색광(B-Light)인 제1 색 광을 흡수하여 적색(레드)광을 방출하고, 제2 발광체(EP-G)는 청색광인 제1 색 광을 흡수하여 녹색(그린)광을 방출할 수 있다. 이하, 적색광은 제2 색 광으로 설명되고, 녹색광은 제3 색 광으로 설명된다. 즉, 제1 변환부(CCF1)는 적색광을 방출하는 발광 영역이고, 제2 변환부(CCF2)는 녹색광을 방출하는 제2 발광 영역일 수 있다.
또한, 제3 변환부(CCF3)는 발광체를 포함하지 않는 부분일 수 있다. 제3 변환부(CCF3)는 광원(BLU)으로부터 제공된 제1 색 광을 투과시키는 부분일 수 있다. 즉, 제3 변환부(CCF3)는 청색광을 방출하는 발광 영역일 수 있다.
제1 변환부 내지 제3 변환부들(CCF1, CCF2, CCF3)은 베이스 수지(BR)를 포함할 수 있다. 베이스 수지(BR)는 고분자 수지일 수 있다. 예를 들어, 베이스 수지(BR)는 아크릴계 수지, 우레탄계 수지, 실리콘계 수지, 에폭시계 수지 등일 수 있다. 베이스 수지(BR)는 투명 수지일 수 있다.
또한, 제1 변환부 내지 제3 변환부들(CCF1, CCF2, CCF3)은 산란 입자(OP)를 더 포함할 수 있다. 산란 입자(OP)는 TiO2 또는 실리카계 나노 입자 등일 수 있다. 산란 입자(OP)는 발광체에서 방출되는 빛을 산란시켜 변환부의 외부로 방출할 수 있다. 또한, 제3 변환부(CCF3)와 같이 제공된 광을 그대로 투과하는 경우, 산란 입자(OP)는 제공된 광을 산란시켜 외부로 방출할 수 있다.
컬러 변환층(CCL)에 포함되는 제1 및 제2 발광체들(EP-R, EP, 이하, 발광체들)은 형광체 또는 양자점(Quantum Dot)일 수 있다. 즉, 일 실시예에서 컬러 변환층(CCL)은 발광체들(EP-R, EP-G)로 형광체 또는 양자점 중 적어도 하나를 포함할 수 있다.
일 예로, 발광체들(EP-R, EP-G)로 사용되는 형광체는 무기 형광체일 수 있다. 일 실시예의 표시장치(DD)에서 발광체들(EP-R, EP-G)로 사용되는 형광체는 녹색 형광체 또는 적색 형광체일 수 있다.
녹색 형광체는 녹색 형광체는 YBO3:Ce3+,Tb3+, BaMgAl10O17:Eu2+, Mn2+, (Sr,Ca,Ba)(Al,Ga)2S4:Eu2+; ZnS:Cu,Al, Ca8Mg(SiO4)4Cl2: Eu2+,Mn2+; Ba2SiO4: Eu2+; (Ba,Sr)2SiO4:Eu2+; Ba2(Mg, Zn)Si2O7:Eu2+; (Ba,Sr)Al2O4:Eu2+, Sr2Si3O8·2SrCl2:Eu2+; 등으로 이루어지는 그룹에서 선택된 적어도 어느 하나일 수 있다.
적색 형광체는 (Sr,Ca,Ba,Mg)P2O7: Eu2+, Mn2+, CaLa2S4:Ce3+; SrY2S4: Eu2+, (Ca,Sr)S: Eu2+, SrS:Eu2+, Y2O3: Eu3+,Bi3+; YVO4: Eu3+,Bi3+; Y2O2S: Eu3+,Bi3+; Y2O2S: Eu3+ 등으로 이루어지는 그룹에서 선택된 적어도 어느 하나일 수 있다.
한편, 일 실시예의 컬러 변환층(CCL)에 사용된 형광체의 종류는 개시된 재료에 한정 되지 않으며, 상술한 형광체 이외의 공지의 형광체 재료가 이용될 수 있다.
다른 예로, 컬러 변환층(CCL)에 포함되는 발광체들(EP-R, EP)은 양자점일 수 있다. 양자점은 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.
II-VI족 화합물은 CSUBe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, MgSe, MgS 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물, CSUBeS, CSUBeTe, CSUBTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, HgZnTe, MgZnSe, MgZnS 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물, 및 HgZnTeS, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택되는 것일 수 있다.
III-V족 화합물은 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InNP, InNAs, InNSb, InPAs, InPSb, GaAlNP 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다. IV-VI족 화합물은 SnS, SnSe, SnTe, PbS, PbSe, PbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 SnPbSSe, SnPbSeTe, SnPbSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다. IV족 원소로는 Si, Ge 및 이들의 혼합물로 이루어진 군에서 선택될 수 있다. IV족 화합물로는 SiC, SiGe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물일 수 있다.
이때, 이원소 화합물, 삼원소 화합물 또는 사원소 화합물은 균일한 농도로 입자 내에 존재하거나, 농도 분포가 부분적으로 다른 상태로 나누어져 동일 입자 내에 존재하는 것일 수 있다.
양자점은 코어(core)와 코어를 둘러싸는 쉘(shell)을 포함하는 코어쉘 구조일 수 있다. 또한 하나의 양자점이 다른 양자점을 둘러싸는 코어/쉘 구조를 가질 수도 있다. 코어와 쉘의 계면은 쉘에 존재하는 원소의 농도가 중심으로 갈수록 낮아지는 농도 구배(gradient)를 가질 수 있다.
양자점은 나노미터 스케일의 크기를 갖는 입자일 수 있다. 양자점은 약 45nm 이하, 바람직하게는 약 40nm 이하, 더욱 바람직하게는 약 30nm 이하의 발광 파장 스펙트럼의 반치폭(full width of half maximum, FWHM)을 가질 수 있으며, 이 범위에서 색순도나 색재현성을 향상시킬 수 있다. 또한 이러한 양자점을 통해 발광되는 광은 전 방향으로 방출되는바, 광 시야각이 향상될 수 있다.
또한, 양자점의 형태는 당 분야에서 일반적으로 사용하는 형태의 것으로 특별히 한정하지 않지만, 보다 구체적으로 구형, 피라미드형, 다중 가지형(multi-arm), 또는 입방체(cubic)의 나노 입자, 나노 튜브, 나노 와이어, 나노 섬유, 나노 판상 입자 등의 형태의 것을 사용할 수 있다.
본 발명의 실시 예에 따르면, 양자점은 입자 크기에 따라 방출하는 광의 색상이 변화될 수 있다. 제1 발광체(EP-R) 및 제2 발광체(EP-G)가 양자점인 경우 제1 발광체(EP-R)의 입자 크기 및 제2 발광체(EP-G)의 입자 크기는 서로 상이할 수 있다. 예를 들어, 제1 발광체(EP-R)의 입자 크기는 제2 발광체(EP-G)의 입자 크기 보다 작은 것일 수 있다. 이때, 제1 발광체(EP-R)는 제2 발광체(EP-G)보다 단파장의 광을 방출하는 것일 수 있다.
다시 도 1b를 참조하면, 서로 이격되어 배치된 변환부들 사이에는 블랙 매트릭스(BM)가 배치될 수 있다. 블랙 매트릭스(BM)는 블랙 색상으로 구현될 수 있으며, 컬러 변환층(CCL)에 포함될 수 있다. 블랙 매트릭스(BM)는 블랙 안료 또는 염료를 포함하는 유기 차광 물질 또는 무기 차광 물질을 포함하여 형성될 수 있다. 블랙 매트릭스(BM)는 빛샘 현상을 방지하고, 인접하는 변환부들 사이의 경계를 구분하는 것일 수 있다.
광제어층(YCL)이 컬러 변환층(CCL) 및 인셀 편광층(ICL) 사이에 배치될 수 있다. 광제어층(YCL)은 표시영역(DA) 및 비표시영역(NDA)에 중첩하며 컬러 변환층(CCL) 상에 배치될 수 있다. 광제어층(YCL)은 입사된 제1 색 광을 투과시킬 수 있으며, 입사된 제2 색 광 및 제3 색 광을 일 부분 흡수할 수 있다. 한편, 광제어층(YCL)은 표시영역(DA)에만 중첩하도록 배치되거나, 실시 예에 따라 생략될 수도 있다.
또한, 표시패널(DP)은 편광층(POL) 및 인셀 편광층(ICL)을 포함한다. 편광층(POL)은 일 방향의 편광축을 가지며, 인셀 편광층(ICL)은 상기 일 방향과 직교하는 다른 방향의 편광축을 가질 수 있다.
도 1b에 도시된 바와 같이, 편광층(POL)은 제1 베이스기판(BS1)의 하부면에 배치될 수 있다. 편광층(POL)은 상기 일 방향의 편광축에 나란한 방향으로 진동하는 광을 투과시킬 수 있다. 편광층(POL)은 코팅형 편광층 또는 증착에 의하여 형성된 편광층일 수 있다. 편광층(POL) 은 이색성 염료 및 액정 화합물을 포함한 물질을 코팅하여 형성된 것일 수 있다.
인셀 편광층(ICL)은 컬러 변환층(CCL) 및 액정층(LCL) 사이에 배치될 수 있다. 인셀 편광층(ICL)은 상기 일 방향과 직교하는 상기 다른 방향의 방향으로 진동하는 광을 투과시킬 수 있다.
실시 예에 따르면, 인셀 편광층(ICL)은 금속 재질로 제공될 수 있으며, 알루미늄(Al), 은(Ag), 몰리브덴-티타늄 산화물(MTO: molybdenum-titanium oxide) 중 적어도 하나 이상의 재질을 포함할 수 있다.
본 발명의 실시 예에 따르면, 인셀 편광층(ICL)은 표시영역(DA) 및 비표시영역(NDA)에 중첩하는 와이어 그리드 패턴을 포함할 수 있다. 다른 예로, 인셀 편광층(ICL)은 표시영역(DA)에만 중첩하거나, 비표시영역(NDA) 중 일 영역에만 중첩할 수 있다. 와이어 그리드 패턴은 편광층(POL)을 투과한 광을 상기 일 방향과 직교하는 상기 다른 방향의 방향으로 투과시킬 수 있다.
도 2는 본 발명의 실시 예에 따른 표시장치의 블록도이다. 도 3은 도 2에 도시된 화소의 등가 회로도이다.
도 2를 참조하면, 표시패널(DP)은 복수 개의 화소들(PX11~PXnm)이 형성된 표시영역(DA) 및 표시영역(DA)을 둘러싸는 비표시영역(NDA)을 포함한다.
제1 표시기판(SUB1) 상에는 복수 개의 게이트 라인들(GL1~GLn), 게이트 라인들(GL1~GLn)과 교차하는 복수 개의 데이터 라인들(DL1~DLm)이 배치된다. 도 2에는 복수 개의 게이트 라인들(GL1~GLn)과 복수 개의 데이터 라인들(DL1~DLm) 중 일부만이 도시되었다. 또한, 제1 표시기판(SUB1)은 도 1b에 도시된 제1 베이스기판(BS1)을 포함할 수 있다.
복수 개의 게이트 라인들(GL1~GLn)은 게이트 구동회로(100)에 연결되어 게이트 신호들을 순차적으로 수신한다. 복수 개의 데이터 라인들(DL1~DLm)은 데이터 구동회로(200)에 연결되어 아날로그 형태의 데이터 신호들(또는 데이터 전압들)을 수신한다.
복수 개의 화소들(PX11~PXnm)은 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인과 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 각각 연결된다.
게이트 구동회로(100)는 박막공정을 통해 화소들(PX11~PXnm)과 동시에 형성될 수 있다. 예컨대, 게이트 구동회로(100)는 비표시영역(NDA)에 OSG(oxide silicon gate driver circuit) 또는 ASG(amorphose silicon gate driver circuit) 공정을 통해 표시패널(DP)에 집적화될 수 있다.
본 발명의 설명에 따르면, 게이트 구동회로(100)는 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결되어 있으나, 이는 하나의 예시에 불과하다. 표시장치는 두 개의 게이트 구동회로들을 포함할 수 있다. 두 개의 게이트 구동회로들 중 하나는 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결되고, 다른 하나는 복수 개의 게이트 라인들(GL1~GLn)의 우측 말단들에 연결될 수 있다. 또한, 두 개의 게이트 구동회로들 중 하나는 홀수번째 게이트 라인들에 연결되고, 다른 하나는 짝수번째 게이트 라인들에 연결될 수 있다.
데이터 구동회로(200)는 회로기판(300)에 실장된 신호 제어부(미도시)로부터 데이터 신호들을 제공받고, 데이터 신호들에 대응하는 아날로그 데이터 신호들을 생성한다.
데이터 구동회로(200)는 구동칩(210) 및 구동칩(210)을 실장하는 연성회로기판(220)을 포함한다. 구동칩(210)과 연성회로기판(220)은 각각 복수 개로 제공될 수 있다. 연성회로기판(220)은 회로기판(300)과 제1 표시기판(SUB1)을 전기적으로 연결한다. 복수 개의 구동칩들(210)은 대응하는 데이터 라인들에 데이터 신호들을 각각 제공한다.
또한, 도 2는 테이프 캐리어 패키지(TCP: Tape Carrier Package)로 형성된 데이터 구동회로(200)를 예시적으로 도시하였으나, 데이터 구동회로(200)는 제1 표시기판(SUB1) 상에 칩 온 글래스(COG: Chip on Glass) 방식으로 실장 될 수 있다.
도 2에 도시된 복수 개의 화소들(PX11~PXnm) 각각은 도 3에 도시된 등가회로를 가질 수 있다. 도 3에 도시된 것과 같이, 화소(PXij)는 박막 트랜지스터(TR), 액정 커패시터(Clc), 및 스토리지 커패시터(Cst)를 포함한다. 박막 트랜지스터(TR)는 i번째 게이트 라인(GLi)과 j번째 데이터 라인(DLj)에 전기적으로 연결된다. 박막 트랜지스터(TR)는 i번째 게이트 라인(GLi)으로부터 수신한 게이트 신호에 응답하여 j번째 데이터 라인(DLj)으로부터 수신한 데이터 신호를 출력한다.
액정 커패시터(Clc)는 화소전극(PE) 및 공통전극(CE)을 포함한다. 화소전극(PE)은 박막 트랜지스터(TR)과 전기적으로 연결되어, j번째 데이터 라인(DLj)으로부터 출력된 데이터 신호에 대응하는 데이터 전압을 수신한다. 공통전극(CE)은 공통 전압을 수신한다. 액정 커패시터(Clc)에 화소전극(PE)에 수신된 데이터 전압과 공통전극(CE)에 수신된 공통 전압 간의 전하량 차이에 따라 액정층(미도시)에 포함된 액정 방향자(미도시)의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다.
스토리지 커패시터(Cst) 액정 커패시터(Clc)에 병렬로 연결된다. 스토리지 커패시터(Cst)는 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.
한편, 앞서 상술된 바와 같이, 게이트 구동회로(100)는 박막 트랜지스터(TR)에 연결된 트랜지스터를 포함하며, 게이트 구동회로(100)에 포함된 트랜지스터는 박막 트랜지스터(TR)와 함께 제1 베이스기판(BS1, 도7 참조) 상에 동일한 박막 공정에 의해 형성될 수 있다.
이 경우, 게이트 구동회로(100)에 포함된 트랜지스터는 비표시영역(NDA) 중첩하게 제1 베이스기판(BS1) 상에 형성되고, 박막 트랜지스터(TR)는 표시영역(DA)에 중첩하게 제1 베이스기판(BS1) 상에 형성될 수 있다.
도 4는 도 2에 도시된 게이트 구동회로의 블록도이다. 도 5는 도 4에 도시된 복수 개의 스테이지들 중 i번째 스테이지의 회로도이다.
도 4를 참조하면, 게이트 구동회로(100)는 복수 개의 스테이지들(SRC1~SRCn)을 포함한다. 스테이지들(SRC1~SRCn)은 하나의 쉬프트 레지스터를 구성한다. 도 4에 도시된 것과 같이, 스테이지들(SRC1~SRCn)은 서로 종속적으로 연결될 수 있다.
복수 개의 스테이지들(SRC1~SRCn)은 복수 개의 게이트 라인들(GL1~GLn)에 각각 연결된다. 즉, 복수 개의 스테이지들(SRC1~SRCn)은 게이트 라인들(GL1~GLn)에 게이트 신호들을 각각 제공한다.
복수 개의 스테이지들(SRC1~SRCn) 각각은 입력단자(IN), 클럭단자(CK), 제1 및 제2 전압입력단자들(V1, V2), 제1 및 제2 제어단자들(CT1, CT2), 출력단자(OUT) 및 캐리단자(CR)를 포함한다.
복수 개의 스테이지들(SRC1~SRCn) 각각의 캐리단자(CR)는 다음 스테이지의 입력단자(IN)에 전기적으로 연결된다. 첫 번째 스테이지(SRC1)의 입력단자(IN)는 이전 스테이지의 캐리 신호 대신에 게이트 구동회로(100)의 구동을 개시하는 수직개시신호(STV)를 수신한다. 첫 번째 스테이지 이후 스테이지들(SRC2~SRCn) 각각의 입력단자(IN)는 이전 스테이지의 캐리 신호를 수신한다. i번째 스테이지의 입력단자(IN)는 i-1번째 스테이지의 캐리단자(CR)에 전기적으로 연결된다. 여기서, i는 1보다 크고 n보다 작은 정수로 정의된다. 두번째 스테이지(SRC2) 및 세번째 스테이지(SRC3)의 입력단자(IN)는 첫번째 스테이지(SRC1) 및 두번째 스테이지(SRC2)의 캐리 신호를 각각 수신한다.
한편, 이는 하나의 예시에 불과하고, i번째 스테이지의 입력단자(IN)는 이전 스테이지의 캐리단자, 예컨대 i-1번째 스테이지, i-2번째 스테이지 또는 i-3번째 스테이지 등의 캐리단자에 전기적으로 연결되면 충분하다. 일 예로, 두 번째 스테이지(SRC2)는 첫 번째 스테이지(SRC1)가 수신한 개시신호와 다른 개시신호를 수신하고, 세 번째 스테이지(SRC3)의 입력단자(IN)는 첫 번째 스테이지(SRC1)의 캐리 신호를 수신할 수 있다.
복수 개의 스테이지들(SRC1~SRCn) 각각의 제1 제어단자(CT1)는 다음 스테이지의 캐리단자(CR)에 전기적으로 연결되어 다음 스테이지의 캐리 신호를 수신한다. 복수 개의 스테이지들(SRC1~SRCn) 각각의 제2 제어단자(CT2)는 다음 스테이지에 종속적으로 연결된 스테이지의 캐리단자(CR)에 전기적으로 연결된다.
i번째 스테이지의 제1 제어단자(CT1)는 i+1번째 스테이지의 캐리단자(CR)에 전기적으로 연결되고, i번째 스테이지의 제2 제어단자(CT2)는 i+2번째 스테이지의 캐리단자(CR)에 전기적으로 연결된다. 첫번째 스테이지(SRC1)의 제1 제어단자(CT1)는 두 번째 스테이지(SRC2)의 캐리단자(CR)에 전기적으로 연결되고, 첫 번째 스테이지(SRC1)의 제2 제어단자(CT2)는 세 번째 스테이지(SRC3)의 캐리단자(CR)에 전기적으로 연결된다.
다만, 복수 개의 스테이지들(SRC1~SRCn) 중 마지막 구동 스테이지(SRCn)의 제1 및 제2 제어단자(CT1, CT2)는 더미 스테이지(SRCd1, SRCd2)로부터 캐리 신호에 대응하는 신호들을 수신한다. 더미 스테이지(SRCd1, SRCd2)는 마지막 구동 스테이지(SRCn)의 후단에 순차적으로 연결되어 있다. 다만, 상기 더미 스테이지(SRCd1, SRCd2)의 위치 및 개수는 당업자의 설계 의도에 따라 변경될 수 있다.
한편, 이는 하나의 예시에 불과하고, i번째 스테이지의 제1 제어단자(CT1)는 i번째 스테이지 이후의 스테이지의 캐리단자(CR)에 전기적으로 연결되면 충분하다. 또한 i번째 스테이지의 제2 제어단자(CT2)는 i번째 스테이지의 제1 제어단자(CT1)에 캐리 신호를 제공하는 스테이지 이후의 스테이지의 캐리단자(CR)에 전기적으로 연결되면 충분하다. 즉, 도 4는 게이트 구동회로의 예시에 불과하고, 도 4에 도시된 복수 개의 스테이지들(SRC1~SRCn)의 연결 관계는 다양하게 변경될 수 있다.
복수 개의 스테이지들(SRC1~SRCn) 중 홀수 번째 스테이지들(SRC1, SRC3 등)과 짝수 번째 스테이지들(SRC2, SRC4 등)은 서로 위상이 반전된 신호들을 각각 수신한다. 홀수 번째 스테이지들(SRC1, SRC3 등)의 클럭단자(CK)는 클럭 신호(CKV)를 수신하고, 짝수 번째 스테이지들(SRC2, SRCn)의 클럭단자(CK)는 클럭바 신호(CKVB)를 수신한다.
클럭 신호(CKV)와 클럭바 신호(CKVB)는 위상차가 180도 이다. 클럭 신호(CKV)와 클럭바 신호(CKVB) 각각은 제1 클럭 전압(VCK1)과 제2 클럭 전압(VCK2) 사이를 스윙한다. 제1 클럭 전압(VCK1)은 약 15V 내지 35V 일 수 있다. 제2 클럭 전압(VCK2)은 약 -16V 내지 -10V일 수 있다.
복수 개의 스테이지들(SRC1~SRCn) 각각의 제1 전압입력단자(V1)에는 제1 저전압(VSS1)이 인가되고, 복수 개의 스테이지들(SRC1~SRCn) 각각의 제2 전압입력단자(V2)에는 제1 저전압(VSS1)보다 높은 전압레벨을 갖는 제2 저전압(VSS2)이 인가된다. 제2 저전압(VSS2)은 약 -10V 내지 -5V 이고, 제1 저전압(VSS1)은 약 -16V 내지 -10V일 수 있다. 일 예로, 제1 저전압(VSS1)은 -11.5V이고, 제2 저전압(VSS2)은 -7.5V일 수 있다. 제1 저전압(VSS1)은 제2 클럭 전압(VCK2)과 동일한 레벨을 가질 수 있다.
복수 개의 스테이지들(SRC1~SRCn) 각각의 출력단자(OUT)는 대응하는 게이트 라인과 연결된다. 즉, 복수 개의 스테이지들(SRC1~SRCn)의 출력단자들(OUT)은 제1 내지 제n 게이트 신호들을 게이트 라인들에(GL1~GLn)에 순차적으로 출력한다.
도 5는 도 4에 도시된 복수 개의 구동 스테이지들(SRC1~SRCn) 중 i번째 구동 스테이지(SRCi)를 예시적으로 도시하였다. 도 5에 도시된 복수 개의 구동 스테이지들(SRC1~SRCn) 각각은 i번째 구동 스테이지(SRCi)와 동일한 회로를 가질 수 있다.
도 5를 참조하면, i번째 구동 스테이지(SRCi)는 출력부(110-1, 110-2), 제어부(120), 인버터부(130), 풀다운부(140-1, 140-2), 및 홀딩부(150-1, 150-2)를 포함한다. 출력부(110-1, 110-2)는 i번째 게이트 신호를 출력하는 제1 출력부(110-1) 및 i번째 캐리 신호(CRSi)를 출력하는 제2 출력부(110-2)를 포함한다. 풀다운부(140-1, 140-2)는 출력단자(OUT)를 다운시키는 제1 풀다운부(140-1) 및 캐리단자(CR)를 다운시키는 제2 풀다운부(140-2)를 포함한다. 홀딩부(150-1, 150-2)는 출력단자(OUT)를 다운상태로 유지시키는 제1 홀딩부(150-1) 및 캐리단자(CR)를 다운상태로 유지시키는 제2 홀딩부(150-2)를 포함한다.
i번째 구동 스테이지(SRCi)의 회로는 예시적인 것에 불과하며, 이는 변경될 수 있다.
제1 출력부(110-1)는 제1 출력 트랜지스터(TR1)를 포함한다. 제1 출력 트랜지스터(TR1)는 클럭단자(CK)로부터 전달된 제1 클럭 신호를 수신하는 입력전극, Q-노드(NQ)에 접속된 제어전극, 및 i번째 게이트 신호를 출력하는 출력전극을 포함한다.
제2 출력부(110-2)는 제2 출력 트랜지스터(TR2)를 포함한다. 제2 출력 트랜지스터(TR2)는 제1 클럭 신호를 수신하는 입력전극, Q-노드(NQ)에 연결된 제어전극, 및 i번째 캐리 신호를 출력하는 출력전극을 포함한다.
제어부(120)는 제1 출력부(110-1) 및 제2 출력부(110-2)의 동작을 제어한다. 제어부(120)는 입력단자(IN)로부터 전달된 -1번째 구동 스테이지(SRCi-1)로부터 출력된 i-1번째 캐리 신호에 응답하여 제1 출력부(110-1) 및 제2 출력부(110-2)를 턴-온 시킨다. 제어부(120)는 i+1번째 구동 스테이지로부터 출력된 i+1번째 캐리 신호에 응답하여 제1 출력부(110-1) 및 제2 출력부(110-2)를 턴-오프 시킨다. 그 밖에 제어부(120)는 인버터부(130)로부터 출력된 스위칭 신호에 따라 제1 출력부(110-1) 및 제2 출력부(110-2)의 턴-오프를 유지한다.
제어부(120)는 제1 제어 트랜지스터(TR3), 제2 제어 트랜지스터들(TR4-1, TR4-2), 제3 제어 트랜지스터들(TR5-1, TR5-2), 및 커패시터(CAP)를 포함한다. 본 실시예에서 직렬 연결된 2개의 제2 제어 트랜지스터들(TR4-1, TR4-2) 및 직렬 연결된 2개의 제3 제어 트랜지스터들(TR5-1, TR5-2)이 예시적으로 도시되었다.
제1 제어 트랜지스터(TR3)는 Q-노드(NQ)의 전위를 제어하는 제어 신호를 Q-노드(NQ)에 출력한다. 제1 제어 트랜지스터(TR3)는 입력단자(IN)로부터 Q-노드(NQ)로 전류패스가 형성되도록 입력단자(IN)와 Q-노드(NQ) 사이에 다이오드 형태로 접속된다. 제1 제어 트랜지스터(TR3)는 입력단자(IN)에 공통으로 접속된 제어전극과 입력전극 및 Q-노드(NQ)에 연결된 출력전극을 포함한다.
커패시터(CAP)는 제1 출력 트랜지스터(TR1)의 출력전극과 제1 출력 트랜지스터(TR1)의 제어전극(또는 Q-노드(NQ)) 사이에 접속된다.
2개의 제2 제어 트랜지스터들(TR4-1, TR4-2)이 제2 전압 입력단자(V2)와 Q-노드(NQ) 사이에 직렬로 연결된다. 2개의 제2 제어 트랜지스터들(TR4-1, TR4-2)의 제어전극들은 공통적으로 제어단자(CT)에 접속된다. 2개의 제2 제어 트랜지스터들(TR4-1, TR4-2)은 i+1번째 스테이지로부터 출력된 i+1번째 캐리 신호(미도시)에 응답하여 Q-노드(NQ)에 제2 저전압(VSS2)을 제공한다. 본 발명의 일 실시예에서 2개의 제2 제어 트랜지스터들(TR4-1, TR4-2)은 i+1번째 게이트 신호에 의해 턴-온 될 수도 있다.
2개의 제3 제어 트랜지스터들(TR5-1, TR5-2)이 제2 전압 입력단자(V2)와 Q-노드(NQ) 사이에 직렬로 연결된다. 2개의 제3 제어 트랜지스터들(TR5-1, TR5-2)의 제어전극들은 공통적으로 A-노드(NA)에 접속된다. 2개의 제3 제어 트랜지스터들(TR5-1, TR5-2)은 인버터부(130)로부터 출력된 스위칭 신호에 응답하여 Q-노드(NQ)에 제2 저전압(VSS2)을 제공한다.
본 발명의 일 실시예에서 2개의 제3 제어 트랜지스터들(TR5-1, TR5-2) 중 어느 하나는 생략될 수 있고, 2개의 제3 제어 트랜지스터들(TR5-1, TR5-2) 중 어느 하나는 생략될 수 있다. 또한, 제2 제어 트랜지스터들(TR4-1, TR4-2)과 제3 제어 트랜지스터들(TR5-1, TR5-2) 중 어느 하나는 제2 전압 입력단자(V2)가 아닌 제1 전압 입력단자(V1)에 접속될 수 있다.
인버터부(130)는 A-노드(NA)에 스위칭 신호를 출력한다. 인버터부(130)는 제1 내지 제4 인버터 트랜지스터(TR6, TR7, TR8, TR9)를 포함한다. 제1 인버터 트랜지스터(TR6)는 클럭단자(CK)에 공통적으로 연결된 입력전극과 제어전극, 및 제2 인버터 트랜지스터(TR7)의 제어전극에 연결된 출력전극을 포함한다. 제2 인버터 트랜지스터(TR7)는 클럭단자(CK)에 연결된 입력전극, A-노드(NA)에 연결된 출력전극, 및 제1 인버터 트랜지스터(TR6)의 출력전극에 연결된 제어전극을 포함한다.
제3 인버터 트랜지스터(TR8)는 제1 인버터 트랜지스터(TR6)의 출력전극에 연결된 출력전극, 캐리단자(CR)에 연결된 제어전극, 및 제2 전압 입력단자(V2)에 연결된 입력전극을 포함한다. 제4 인버터 트랜지스터(TR9)는 A-노드(NA)에 연결된 출력전극, 캐리단자(CR)에 연결된 제어전극, 및 제2 전압 입력단자(V2)에 연결된 입력전극을 포함한다. 본 발명의 다른 실시 예에 따르면, 제3 및 제4 인버터 트랜지스터(TR8, TR9)의 제어전극은 출력단자(OUT)에 연결될 수 있고, 제3 및 제4 인버터 트랜지스터(TR8, TR9)의 입력전극은 제1 전압 입력단자(V1)에 연결될 수 있다.
제1 풀다운부(140-1)는 제1 풀다운 트랜지스터(TR10)를 포함한다. 제1 풀다운 트랜지스터(TR10)는 제1 전압 입력단자(V1)에 접속된 입력전극, 제어단자(CT)에 접속된 제어전극, 및 제1 출력 트랜지스터(TR1)의 출력전극에 접속된 출력전극을 포함한다. 다른 실시 예에 따르면, 제1 풀다운 트랜지스터(TR10)의 입력전극은 제2 전압 입력단자(V2)에 연결될 수도 있다.
제2 풀다운부(140-2)는 제2 풀다운 트랜지스터(TR12)를 포함한다. 제2 풀다운 트랜지스터(TR12)는 제2 전압 입력단자(V2)에 접속된 입력전극, 제어단자(CT)에 접속된 제어전극, 및 제2 출력 트랜지스터(TR2)의 출력전극에 접속된 출력전극을 포함한다. 다른 실시 예에 따르면, 제2 풀다운 트랜지스터(TR12)의 입력전극은 제1 전압 입력단자(V1)에 연결될 수도 있다.
제1 홀딩부(150-1)는 제1 홀딩 트랜지스터(TR11)를 포함한다. 제1 홀딩 트랜지스터(TR11)는 제1 전압 입력단자(V1)에 접속된 입력전극, A-노드(NA)에 접속된 제어전극, 및 제1 출력 트랜지스터(TR1)의 출력전극에 접속된 출력전극을 포함한다. 다른 실시 예에 따르면, 제1 홀딩 트랜지스터(TR11)의 입력전극은 제2 전압 입력단자(V2)에 연결될 수도 있다.
제2 홀딩부(150-2)는 제2 홀딩 트랜지스터(TR13)를 포함한다. 제2 홀딩 트랜지스터(TR13)는 제2 전압 입력단자(V2)에 접속된 입력전극, A-노드(NA)에 접속된 제어전극, 및 제2 출력 트랜지스터(TR2)의 출력전극에 접속된 출력전극을 포함한다. 본 발명의 일 실시예에서 제2 홀딩 트랜지스터(TR13)의 입력전극은 제1 전압 입력단자(V1)에 연결될 수도 있다.
도 6은 본 발명의 실시 예에 따른 도 5에 도시된 스테이지 회로의 일부의 레이아웃이다.
도 6에서는, 일 예로서, 상기 i번째 구동 스테이지(SRCi, 도5 참조)의 제1 출력 트랜지스터(TR1), 제1 제어 트랜지스터(TR3), 및 제2 제어 트랜지스터(TR4-1)와 이들의 연결구조를 도시하였다. 여기서, 제1 출력 트랜지스터(TR1), 제1 제어 트랜지스터(TR3), 및 제2 제어 트랜지스터(TR4-1)는 서로 동일한 트랜지스터 구조를 갖는다.
도 6을 참조하면, 제1 출력 트랜지스터(TR1)는 제어전극(GE1), 입력전극(DE1), 및 출력전극(SE1)을 포함한다. 본 발명의 실시 예에 따르면, 제어전극(GE1)은 입력전극(DE1) 및 출력전극(SE1)과 서로 다른 층상에 배치될 수 있으며, 입력전극(DE1) 및 출력전극(SE1)은 서로 동일한 층상에 배치될 수 있다.
제1 제어 트랜지스터(TR3)는 제어전극(GE3), 입력전극(DE3), 및 출력전극(SE3)을 포함한다. 본 발명의 실시 예에 따르면, 제어전극(GE3)은 입력전극(DE3) 및 출력전극(SE3)과 서로 다른 층상에 배치될 수 있으며, 입력전극(DE3) 및 출력전극(SE3)은 서로 동일한 층상에 배치될 수 있다. 이 경우, 제어전극(GE3)은 제어전극(GE1)과 서로 동일한 층상에 배치될 수 있다. 입력전극(DE3) 및 출력전극(SE3)은 입력전극(DE1) 및 출력전극(SE1)과 서로 동일한 층상에 배치될 수 있다.
제2 제어 트랜지스터(TR4-1)는 제어전극(GE4), 입력전극(DE4), 및 출력전극(SE4)을 포함한다. 본 발명의 실시 예에 따르면, 제어전극(GE4)은 입력전극(DE4) 및 출력전극(SE4)과 서로 다른 층상에 배치될 수 있으며, 입력전극(DE4) 및 출력전극(SE4)은 서로 동일한 층상에 배치될 수 있다. 이 경우, 제어전극(GE4)은 제어전극(GE3)과 서로 동일한 층상에 배치될 수 있다. 입력전극(DE4) 및 출력전극(SE4)은 입력전극(DE3) 및 출력전극(SE3)과 서로 동일한 층상에 배치될 수 있다.
또한, 각 트랜지스터의 입력전극 및 출력전극은 서로 변경될 수 있다. 즉, i번째 구동 스테이지(SRCi)의 회로 구성에 따라 각 트랜지스터의 입력전극 및 출력전극은 서로 바뀔 수 있다.
자세하게, 제1 출력 트랜지스터(TR1)의 제어전극(GE1)은 제어 전극라인(GEL1)을 통해 제1 분기전극(GE1S) 및 제1 전극(CA1)에 연결될 수 있다. 제어 전극라인(GEL1), 제1 분기전극(GE1S), 제1 전극(CA1), 및 제어전극(GE1)은 제1 베이스기판(BS1, 도7 참조) 상에서 서로 동일한 층상에 배치될 수 있다. 제1 출력 트랜지스터(TR1)의 출력전극(SE1)은 출력 전극라인(SEL1)을 통해 제2 전극(CA2) 및 출력단자(OUT)에 연결될 수 있다. 출력 전극라인(SEL1), 출력전극(SE1), 출력단자(OUT), 및 제2 전극(CA2)은 제1 베이스기판(BS1) 상에서 서로 동일한 층상에 배치될 수 있다.
제1 제어 트랜지스터(TR3)의 제어전극(GE3)은 제어 전극라인(GEL3)을 통해 제3 분기전극(GE3S)에 연결될 수 있다. 제어 전극라인(GEL3), 제어전극(GE3), 제3 분기전극(GE3S)은 제1 베이스기판(BS1) 상에서 서로 동일한 층상에 배치될 수 있다. 제1 제어 트랜지스터(TR3)의 입력전극(DE3)은 입력 전극라인(DEL3)을 통해 제4 분기전극(CE3) 및 입력단자(IN)와 연결될 수 있다. 입력 전극라인(DEL3), 제4 분기전극(CE3), 및 입력단자(IN)는 제1 베이스기판(BS1) 상에서 서로 동일한 층상에 배치될 수 있다. 제1 제어 트랜지스터(TR3)의 출력전극(SE3)은 제어라인(CL)을 통해 제2 분기전극(CE1) 및 제2 제어 트랜지스터(TR4-1)의 출력전극(SE4)에 연결될 수 있다. 제어라인(CL), 제2 분기전극(CE1), 출력전극(SE4)은 제1 베이스기판(BS1) 상에서 동일한 층상에 배치될 수 있다.
본 발명의 실시 예에 따르면, 제1 출력 트랜지스터(TR1)의 제어전극(GE1)으로부터 분기된 제1 분기전극(GE1S) 및 제1 제어 트랜지스터(TR3)의 출력전극(SE3)으로부터 분기된 제2 분기전극(CE1)은 서로 다른 층상에 배치될 수 있다. 따라서, 제1 분기전극(GE1S) 및 제2 분기전극(CE1)은 제1 컨택홀(CH1a) 및 제2 컨택홀(CH1b)을 통해 서로 연결될 수 있다. 특히, 제1 분기전극(GE1S) 및 제2 분기전극(CE1)은 제1 컨택홀(CH1a) 및 제2 컨택홀(CH1b) 내에 배치된 제1 연결전극(CN1)을 통해 서로 전기적으로 연결될 수 있다. 이에 대해서는, 도 7a를 통해 보다 자세히 설명된다.
본 발명의 실시 예에 따르면, 제1 제어 트랜지스터(TR3)의 제어전극(GE3)으로부터 분기된 제3 분기전극(GE3S) 및 제1 제어 트랜지스터(TR3)의 입력전극(DE3)으로부터 분기된 제4 분기전극(CE3)은 서로 다른 층상에 배치될 수 있다. 따라서, 제3 분기전극(GE3S) 및 제4 분기전극(CE3)은 제3 컨택홀(CH3a) 및 제4 컨택홀(CH3b)을 통해 서로 연결될 수 있다. 특히, 제3 분기전극(GE3S) 및 제4 분기전극(CE3)은 제3 컨택홀(CH3a) 및 제4 컨택홀(CH3b) 내에 배치된 제3 연결전극(CN3)을 통해 서로 전기적으로 연결될 수 있다. 이에 대해서는, 도 7a를 통해 보다 자세히 설명된다.
상술된 바에 따르면, 도 5에 도시된 i번째 구동 스테이지(SRCi)에 포함된 복수 개의 트랜지스터들의 제어전극들은 출력전극들 및 입력전극들과 서로 다른 층상에 배치될 수 있다. 그 결과, 일 예로, 제1 트랜지스터의 제어전극과 제2 트랜지스터의 입력전극 및 출력전극 중 어느 하나의 전극이 서로 연결될 경우, 컨택홀을 통해 두 전극들이 서로 연결될 수 있다.
본 발명의 설명에 따르면, 트랜지스터들의 제어전극들이 서로 동일한 층상에 배치된 것으로 설명되었으나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 두 개의 트랜지스터들에 해당하는 두 개의 제어전극들이 서로 다른 층상에 배치될 수도 있다. 이 경우에도, 제1 트랜지스터의 제어전극과 제2 트랜지스터의 제어전극이 서로 연결될 경우, 컨택홀을 통해 두 전극들이 서로 연결될 수 있다.
또한, 트랜지스터들의 입력전극 및 출력전극들이 서로 동일한 층상에 배치된 것으로 설명되었으나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 두 개의 트랜지스터들에 해당하는 두 개의 입력전극들 또는 두 개의 출력전극들이 서로 다른 층상에 배치될 수도 있다.
도 7a는 도 6에 도시된 II-II'를 따라 절단한 단면도이다. 도 8은 도 7a에 도시된 AA 영역을 확대한 확대도이다.
도 7a에 도시된 표시패널(DP)은 비표시영역(NDA)에 중첩한 도 6에 도시된 제1 출력 트랜지스터(TR1)와 제1 및 제2 분기전극들(GE1S, CE1), 및 표시영역(DA)에 배치된 화소(PX)의 박막 트랜지스터(TR, 도3 참조)를 예시적으로 보여주는 단면도이다. 또한, 도 7a에 도시된 표시패널(DP)의 구성들 중 도 1b에서 설명된 구성들은 실질적으로 동일한 바 이에 대한 설명은 생략될 수 있다.
도 7a를 참조하면, 제1 표시기판(SUB1)은 제1 베이스기판(BS1), 제1 내지 제3 절연층들(10, 20, 30), 화소층, 구동회로, 및 차광층(RBM)을 포함한다.
제1 베이스기판(BS1)의 하부면에는 편광층(POL)이 배치될 수 있다. 또한, 화소층에 포함된 화소(PX)의 박막 트랜지스터(TR)가 표시영역(DA)에 중첩하게 제1 베이스기판(BS1) 상에 배치될 수 있다. 박막 트랜지스터(TR)는 제어전극(GE), 제어전극(GE)에 중첩하는 활성층(AL), 데이터 라인(DL, 도3 참조)에 연결된 입력전극(DE), 및 입력전극(DE)과 이격되어 배치된 출력전극(SE)을 포함한다.
제1 출력 트랜지스터(TR1, 이하 제1 트랜지스터로 설명됨)는 비표시영역(NDA)에 중첩하게 제1 베이스기판(BS1) 상에 배치될 수 있다. 여기서, 제1 트랜지스터(TR1)는 비표시영역(NDA)에 배치된 구동회로에 포함된 트랜지스터일 수 있다. 구동회로는 게이트 구동회로(100, 도2참조) 또는 데이터 구동회로(200, 도2참조)일 수 있다. 제1 트랜지스터(TR1)는 제어전극(GE1), 입력전극(DE1)에 중첩하는 활성층(AL1), 입력전극(DE1), 및 입력전극(DE1)과 이격되어 배치된 출력전극(SE1)을 포함한다.
제2 표시기판(SUB2)은 제2 베이스기판(BS2), 컬러 변환층(CCL), 인셀 편광층(ICL), 및 공통전극(CE)을 포함한다. 도 1b와 비교하여, 도 7a에 도시된 제2 표시기판(SUB2)은 컬러 변환층(CCL)에 포함된 더미 변환부들(DCCF1, DCCF2, DCCF3) 및 공통 전극(CE)의 구성이 추가되었을 뿐, 나머지 구성의 동작 및 구조는 실질적으로 동일할 수 있다.
더미 변환부들(DCCF1, DCCF2, DCCF3)은 비표시영역(NDA)에 중첩하게 제2 베이스기판(BS2) 상에 배치될 수 있다. 실시 예에 따르면, 변환부(CCFa) 및 더미 변환부들(DCCF1~DCCF3)은 동일한 공정에 의해 제2 베이스기판(BS2) 상에 형성됨으로써, 실질적으로 동일한 높이를 가질 수 있다. 변환부(CCFa)는 변환부들(CCF1~CCF3) 중 어느 하나의 변환부일 수 있다.
더미 변환부들(DCCF1~DCCF3) 중 두 개의 더미 변환부들(DCCF1, DCCF2)은 앞서 도 1c를 통해 상술된 발광체들(EP-R, EP-G) 중 어느 하나의 발광체를 포함할 수 있다. 더미 변환부들(DCCF1~DCCF3) 중 어느 하나의 더미 변환부(DCCF3)는 발광체를 포함하지 않을 수 있다. 더미 변환부들(DCCF1, DCCF2)의 발광체는 광원(BLU)으로부터 제1 색 광을 흡수할 경우, 적색 또는 녹색 광을 방출시킬 수 있다.
다시 도 7a에 도시된 제1 표시기판(SUB1)을 자세히 살펴보면, 제1 베이스기판(BS1) 상에 표시영역(DA)에 중첩한 박막 트랜지스터(TR)의 제어전극(GE) 및 스토리지 라인(STL)과 비표시영역(NDA)에 중첩한 제1 트랜지스터(TR1)의 제어전극(GE1) 및 제1 분기전극(GE1S)이 배치된다. 제1 분기전극(GE1S)은 제어전극(GE1)으로부터 분기된 전극일 수 있으며, 제어전극(GE1)과 전기적으로 연결된다.
제1 절연층(10)은 제어전극(GE), 스토리지 라인(STL), 제1 분기전극(GE1S), 및 제어전극(GE1)을 커버하며 제1 베이스기판(BS1) 상에 배치된다.
제1 절연층(10) 상에, 표시영역(DA)에 중첩하는 활성층(AL), 입력전극(DE), 출력전극(SE)이 배치된다. 활성층(AL)은 제어전극(GE)과 중첩하며, 반도체층과 오믹 컨택층을 포함할 수 있다. 활성층(AL) 상에 입력전극(DE)과 출력전극(SE)이 배치될 수 있다. 입력전극(DE) 및 출력전극(SE) 각각은 활성층(AL)과 적어도 일부가 중첩된다.
또한, 제1 절연층(10) 상에, 비표시영역(NDA)에 중첩한 활성층(AL1), 입력전극(DE1), 및 출력전극(SE1)이 배치된다. 활성층(AL1)은 제어전극(GE1)과 중첩하며, 반도체층을 포함할 수 있다. 활성층(AL1) 상에 입력전극(DE1) 및 출력전극(SE1)이 배치될 수 있다. 입력전극(DE1) 및 출력전극(SE1) 각각은 활성층(AL1)과 적어도 일부가 중첩된다.
또한, 제1 절연층(10) 상에 비표시영역(NDA)에 중첩하는 제2 분기전극(CE1)이 배치될 수 있다. 특히, 본 발명의 실시 예에 따르면, 제1 표시기판(SUB1)의 두께 방향에서, 제2 분기전극(CE1)은 제1 분기전극(GE1S)에 제1 거리(D1)만큼 중첩하며 제1 절연층(10) 상에 배치될 수 있다. 즉, 평면상에서, 제2 분기전극(CE1)과 제1 분기전극(GE1S)은 적어도 일 부분 중첩한다. 제2 분기전극(CE1)이 제1 분기전극(GE1S)에 중첩함으로써, 제1 분기전극(GE1S) 및 제2 분기전극(CE1) 사이로 외부 광이 통과될 수 없다. 이에 대한 효과는 추후 자세히 설명된다.
제2 분기전극(CE1)은 도 6에서 상술된 제1 제어 트랜지스터(TR3, 이하 제2 트랜지스터로 설명됨)의 출력전극(SE3)으로부터 분기된 전극일 수 있으며, 출력전극(SE3)에 전기적으로 연결된다. 즉, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR3)는 제1 분기전극(GE1S) 및 제2 분기전극(CE1)을 통해 전기적으로 연결될 수 있다.
제2 절연층(20)은 제1 트랜지스터(TR1), 박막 트랜지스터(TR), 및 제2 분기전극(CE1)을 커버하며 제1 절연층(10) 상에 배치될 수 있다.
한편, 광원(BLU)으로부터 출력된 제1 색 광(B-Light)이 비표시영역(NDA)에 중첩한 액정층(LCL)을 통해 더미 변환부들(DCCF1, DCCF2)에 전달될 수 있다. 그 결과, 더미 변환부들(DCCF1, DCCF2)에 포함된 산란 입자에 의해, 적색 또는 녹색 광이 산란될 수 있다. 그 결과, 더미 변환부들(DCCF1, DCCF2)로부터 출력된 적색 또는 녹색 광이 제1 베이스기판(BS1)에 배치된 구동소자에 전달될 수 있다. 구동 소자는 표시영역(DA)에 배치된 화소들에 구동 신호들을 제공하는 복수 개의 스테이지들(SRC1~SRCn)에 포함된 복수 개의 트랜지스터들일 수 있다. 이하, 설명의 편의를 위해, 구동소자는 제1 트랜지스터(TR1)로 설명된다.
더미 변환부들(DCCF1, DCCF2)로부터 출력된 광이 제1 트랜지스터(TR1)로 전달될 경우, 제1 트랜지스터(TR1)가 파손되거나 기능이 저하될 수 있다.
특히, 본 발명의 실시 예에 따른 차광층(RBM)은 적색 색상으로 제공될 수 있다. 그 결과, 차광층(RBM)은 더미 변환부들(DCCF1, DCCF2)에 의해 산란된 광 중 녹색의 광을 흡수할 수 있으나, 적색의 광을 투과시킨다. 즉, 차광층(RBM)이 산란된 적색 광을 흡수하지 못하고 투과함에 따라 제1 트랜지스터(TR1)로 적색 광이 전달되어, 제1 트랜지스터(TR1)가 손상될 수 있다.
본 발명의 실시 예에 따르면, 제1 표시기판(SUB1)은 광원(BLU)으로부터 제공된 제1 색 광(B-Light)인 청색광이 액정층(LCL)을 통해 제2 표시기판(SUB2)으로 전달되는 것을 방지할 수 있다.
자세하게, 차광층(RBM)은 도 4에 도시된 복수 개의 스테이지들(SRC1~SRCn)에 포함된 복수 개의 트랜지스터들을 전체적으로 커버하도록 제2 절연층(20) 상에 배치될 수 있다. 다만, 도 6에 도시된 바와 같이, 차광층(RBM)은 서로 다른 층상에 배치된 두 개의 트랜지스터들의 분기전극들을 연결하기 위해 형성된 컨택홀 부분을 노출시킬 수 있다. 예를 들어, 도 7a에 도시된 바에 따르면, 차광층(RBM)은 제1 트랜지스터(TR1)를 커버하되, 제1 분기전극(GE1S) 및 제2 분기전극(CE1)을 노출시키며 제2 절연층(20) 상에 배치될 수 있다.
따라서, 차광층(RBM)이 중첩하지 않는 제1 분기전극(GE1S) 및 제2 분기전극(CE1)의 부분을 통해 광원(BLU)으로부터 출력된 제1 색 광(B-Light)이 제2 표시기판(SUB2)의 더미 변환부들(DCCF1, DCCF2)로 전달될 수 있다.
그러나, 앞서 설명된 본 발명에 따른 제1 분기전극(GE1S) 및 제2 분기전극(CE1)이 제1 거리(D1)만큼 서로 중첩할 수 있다. 따라서, 도 8에 도시된 바와 같이 광원(BLU)으로부터 출력된 제1 색 광(B-Light)이 제1 분기전극(GE1S) 및 제2 분기전극(CE1)의 사이로 통과될 수 없다.
또한, 본 발명의 실시 예에 따르면, 차광층(RBM)은 제2 거리(D2a)만큼 제1 분기전극(GE1S)의 일부분을 커버할 수 있다. 따라서, 도 8에 도시된 바와 같이, 광원(BLU)으로부터 출력된 제1 색 광(B-Light)이 제1 분기전극(GE1S) 및 차광층(RBM)의 사이로 통과될 수 없다.
또한, 본 발명의 실시 예에 따르면, 차광층(RBM)은 제3 거리(D2b)만큼 제2 분기전극(CE1)의 일부분을 커버할 수 있다. 따라서, 도 8에 도시된 바와 같이, 광원(BLU)으로부터 출력된 제1 색 광(B-Light)이 제2 분기전극(CE1) 및 차광층(RBM)의 사이로 통과될 수 없다.
상술된 바와 같이, 광원(BLU)으로부터 출력된 제1 색 광(B-Light)은 비표시영역(NDA)에서 제1 표시기판(SUB1)에 배치된 차광층(RBM)과 제1 및 제2 분기전극들(GE1S, CE1)에 의해 제2 표시기판(SUB2)으로 전달될 수 없다. 따라서, 제1 색 광(B-Light)이 더미 변환부들(DCCF1, DCCF2)로 전달되지 않아, 산란된 적색 광이 제1 트랜지스터(TR1)에 전달되는 것이 방지될 수 있다.
제2 절연층(20) 상에 평탄화층을 제공하는 제3 절연층(30)이 제공될 수 있다. 제3 절연층(30) 상에는 화소전극(PE)이 표시영역에 중첩하게 배치될 수 있다. 화소전극(PE)은 제2 절연층(20) 및 제3 절연층(30)을 관통하는 컨택홀(CH)을 통해 출력전극(SE)과 연결된다.
실시 예에 따르면, 제3 절연층(30)은 제1 분기전극(GE1S)의 일부분을 노출시키는 제1 컨택홀(CH1a) 및 제2 분기전극(CE1)의 일부분을 노출시키는 제2 컨택홀(CH1b)을 포함한다.
제1 연결전극(CN1)은 제1 컨택홀(CH1a) 및 제2 컨택홀(CH1b)이 정의된 제3 절연층(30) 상에 배치되어, 제1 분기전극(GE1S) 및 제2 분기전극(CE1)을 전기적으로 연결할 수 있다.
상술된 바와 같이, 본 발명에 따른 구동회로에 포함된 복수 개의 트랜지스터들 중 서로 다른 층에 배치된 두 개의 분기전극들에 의해 연결된 두 개의 트랜지스터들은 도 7a에 도시된 구조로 제공될 수 있다.
도 7b에 도시된 표시패널은 도 7a에 도시된 표시패널과 비교하여, 차광층(RBM)의 구조만 달라졌을 뿐, 나머지 구성은 실질적으로 동일할 수 있다. 따라서, 나머지 구성들에 대한 설명은 생략한다.
도 7b를 참조하면, 차광층(RBMa)은 제2 절연층(20) 상에 배치된 구조가 아닌, 제3 절연층(30) 상에 배치될 수 있다 이 경우, 차광층(RBMa)은 제1 분기전극(GE1S)에 일부분 중첩하도록 제1 연결전극(CN1)을 커버할 수 있다. 또한, 차광층(RBMa)은 제2 분기전극(CE1)에 일부분 중첩하도록 제1 연결전극(CN1)을 커버할 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 도 5에 도시된 스테이지 회로의 일부의 레이아웃이다. 도 10은 도 9에 도시된 III-III'를 따라 절단한 단면도이다.
도 9에 도시된 레이아웃은 도 6에 도시된 레이아웃과 비교하여, 컨택홀의 구조가 변형되었을 뿐, 나머지 구성의 구조는 실질적으로 동일할 수 있다. 따라서, 도 9를 통해서는 컨택홀의 구조를 중심으로 설명되고, 나머지 구성에 대한 설명은 생략될 수 있다.
도 9 및 도 10을 참조하면, 제1 분기전극(GE1S) 및 제2 분기전극(CE1)은 제1 컨택홀(CH11) 및 제2 컨택홀(CH12)을 통해 제3 절연층(30) 상에 배치된 제1 연결전극(CN1)을 통해 전기적으로 서로 연결될 수 있다.
본 발명의 실시 예에 따르면, 제1 컨택홀(CH11)은 제1 분기전극(GE1S)의 제1 부분을 노출시키는 제1 서브 컨택홀(CH11a) 및 제1 분기전극(GE1S)의 제1 부분과 이격된 제2 부분을 노출시키는 제2 서브 컨택홀(CH11b)을 포함한다. 제2 컨택홀(CH12)은 제2 분기전극(CE1)의 제1 부분을 노출시키는 제3 서브 컨택홀(CH12a) 및 제2 분기전극(CE1)의 제1 부분과 이격된 제2 부분을 노출시키는 제4 서브 컨택홀(CH12b)을 포함한다.
도 10에 도시된 바와 같이, 제1 연결전극(CN1)은 제1 서브 컨택홀(CH11a) 및 제3 서브 컨택홀(CH12a)을 통해 제3 절연층(30) 상에 배치되어, 제1 분기전극(GE1S) 및 제2 분기전극(CE1)을 연결한다. 또한, 제1 연결전극(CN1)은 제2 서브 컨택홀(CH11b) 및 제4 서브 컨택홀(CH12b)을 통해 제3 절연층(30) 상에 배치되어, 제1 분기전극(GE1S) 및 제2 분기전극(CE1)을 연결한다.
상술된 바에 따라, 제1 분기전극(GE1S) 및 제2 분기전극(CE1) 간의 전기적 도통이 더 향상될 수 있다. 그 결과, 제1 트랜지스터(TR1)와 제2 트랜지스터(TR3) 간의 전기적 연결이 더욱 용이해질 수 있다.
또한, 제3 분기전극(GE3S) 및 제4 분기전극(CE3)은 제3 컨택홀(CH21) 및 제4 컨택홀(CH22)을 통해 전기적으로 서로 연결될 수 있다. 제3 컨택홀(CH21)은 제3 분기전극(GE3S)의 제1 부분을 노출시키는 제5 서브 컨택홀(CH21a) 및 제3 분기전극(GE3S)의 제1 부분과 이격된 제2 부분을 노출시키는 제6 서브 컨택홀(CH21b)을 포함한다. 제4 컨택홀(CH22)은 제4 분기전극(CE3)의 제1 부분을 노출시키는 제7 서브 컨택홀(CH22a) 및 제4 분기전극(CE3)의 제1 부분과 이격된 제2 부분을 노출시키는 제8 서브 컨택홀(CH22b)을 포함한다.
상술된 바에 따라, 제3 분기전극(GE3S) 및 제4 분기전극(CE3) 간의 전기적 도통이 더 향상될 수 있다. 그 결과, 제3 트랜지스터(TR3)의 제어전극(GE3)과 입력단자(IN) 간의 전기적 연결이 더욱 용이해질 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
DP: 표시패널
BLU: 광원
SUB1: 제1 표시기판
SUB2: 제2 표시기판
100: 게이트 구동회로
200: 데이터 구동회로
300: 회로기판

Claims (20)

  1. 구동회로와 차광층이 배치된 비표시영역 및 상기 구동회로에 연결된 화소전극이 배치된 표시영역을 포함하는 제1 표시기판;
    상기 제1 표시기판과 마주하는 제2 표시기판; 및
    상기 제1 표시기판 및 상기 제2 표시기판 사이에 배치된 액정층을 포함하고,
    상기 구동회로는 제1 트랜지스터, 제2 트랜지스터, 상기 제1 트랜지스터에 연결된 제1 분기전극, 상기 제2 트랜지스터에 연결되고 평면상에서 상기 제1 분기전극에 중첩하는 제2 분기전극, 및 서로 다른 층상에 배치된 상기 제1 분기전극과 상기 제2 분기전극을 연결하는 연결전극을 포함하고,
    상기 차광층은 상기 제1 트랜지스터 및 상기 제2 트랜지스터에 중첩하고, 상기 제1 분기전극 및 상기 제2 분기전극을 노출시키는 표시패널.
  2. 제 1 항에 있어서,
    상기 차광층은 상기 제1 분기전극 및 상기 제2 분기전극 각각을 일부분 커버하는 것을 특징으로 하는 표시패널.
  3. 제 1 항에 있어서,
    상기 제1 분기전극은 상기 제1 트랜지스터의 제어전극에 전기적으로 연결되고, 상기 제2 분기전극은 상기 제1 트랜지스터의 상기 제어전극과 서로 다른 층상에 배치된 상기 제2 트랜지스터의 입력전극 및 출력전극 중 어느 하나의 전극에 전기적으로 연결된 것을 특징으로 하는 표시패널.
  4. 제 1 항에 있어서,
    상기 차광층은 적색의 색상을 갖는 것을 특징으로 하는 표시패널.
  5. 제 1 항에 있어서,
    상기 제1 표시기판은,
    상기 제1 분기전극이 배치된 베이스기판;
    상기 제1 분기전극을 커버하며 상기 베이스기판 상에 배치된 제1 절연층;
    상기 제2 분기전극을 커버하며 상기 제1 절연층 상에 배치된 제2 절연층; 및
    상기 제1 분기전극의 일부분을 노출시키는 제1 컨택홀 및 상기 제2 분기전극의 일부분을 노출시키는 제2 컨택홀을 포함하고, 상기 제2 절연층 상에 배치된 제3 절연층을 포함하고,
    상기 연결전극은 상기 제1 및 제2 컨택홀들을 통해 상기 제3 절연층 상에 배치된 표시패널.
  6. 제 5 항에 있어서,
    상기 차광층은 상기 제1 분기전극 및 상기 제2 분기전극을 노출시키며 상기 제2 절연층 상에 배치된 표시패널.
  7. 제 5 항에 있어서,
    상기 차광층은 상기 제1 분기전극 및 상기 제2 분기전극을 노출시키며 상기 제3 절연층 상에 배치된 표시패널.
  8. 제 7 항에 있어서,
    상기 차광층은 상기 제1 분기전극 및 상기 제2 분기전극 각각과 일부분 중첩하도록 상기 연결전극을 커버하는 것을 특징으로 하는 표시패널.
  9. 제 5 항에 있어서,
    상기 연결전극은 상기 제3 절연층 상에 배치되고, 상기 제1 분기전극의 상기 일부분 및 상기 제2 분기전극의 상기 일부분을 연결하는 표시패널.
  10. 제 5 항에 있어서,
    상기 제1 컨택홀은 상기 제1 분기전극의 제1 부분을 노출시키는 제1 서브 컨택홀 및 상기 제1 분기전극의 상기 제1 부분과 이격된 제2 부분을 노출시키는 제2 서브 컨택홀을 포함하고,
    상기 제2 컨택홀은 상기 제2 분기전극의 제1 부분을 노출시키는 제3 서브 컨택홀 및 상기 제2 분기전극의 상기 제1 부분과 이격된 제2 부분을 노출시키는 제4 서브 컨택홀을 포함하는 표시패널.
  11. 비표시영역에 중첩한 구동회로와 차광층 및 상기 구동회로에 연결되고 표시영역에 중첩한 화소전극이 배치된 제1 표시기판, 상기 제1 표시기판과 마주하며 제1 색 광을 흡수하여 상기 제1 색과 상이한 제2 색 광을 방출하는 제1 발광체를 갖는 컬러 변환층을 포함하는 제2 표시기판, 및 상기 제1 표시기판 및 상기 제2 표시기판 사이에 배치된 액정층을 포함하는 표시패널; 및
    상기 표시패널에 상기 제1 색 광을 출력하는 광원을 포함하고,
    상기 구동회로는 제1 트랜지스터, 제2 트랜지스터, 상기 제1 트랜지스터에 연결된 제1 분기전극, 상기 제2 트랜지스터에 연결되고 평면상에서 상기 제1 분기전극에 중첩하는 제2 분기전극, 및 서로 다른 층상에 배치된 상기 제1 분기전극과 상기 제2 분기전극을 연결하는 연결전극을 포함하고,
    상기 차광층은 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 커버하고, 상기 제1 분기전극 및 상기 제2 분기전극을 노출시키는 표시장치.
  12. 제 11 항에 있어서,
    상기 컬러 변환층은,
    상기 표시영역에 중첩하며 상기 제1 발광체를 포함하는 변환부; 및
    상기 비표시영역에 중첩하는 더미 변환부를 포함하는 표시장치.
  13. 제 12 항에 있어서,
    상기 변환부는 상기 제1 색 광을 흡수하여 상기 제2 색과 상이한 제3 색 광을 방출하는 제2 발광체를 더 포함하는 표시장치.
  14. 제 13 항에 있어서,
    상기 더미 변환부는 상기 제1 발광체 및 상기 제2 발광체 중 적어도 어느 하나의 발광체를 포함하는 표시장치.
  15. 제 13 항에 있어서,
    상기 변환부는
    상기 제1 발광체를 포함하는 제1 변환부;
    상기 제2 발광체를 포함하는 제2 변환부; 및
    상기 제1 색 광을 투과시키는 제3 변환부를 포함하는 표시장치.
  16. 제 15 항에 있어서,
    상기 제1 변환부 내지 상기 제3 변환부는 상기 평면상에서 서로 이격되어 배치되고,
    상기 컬러 변환층은 서로 이격된 상기 제1 변환부 내지 상기 제3 변환부들 사이에 배치되는 블랙 매트릭스를 더 포함하는 표시장치.
  17. 제 11 항에 있어서,
    상기 제1 색 광은 청색 광인 것을 특징으로 하는 표시장치.
  18. 제 11 항에 있어서,
    상기 제2 표시기판은 상기 액정층 및 상기 컬러 변환층 사이에 배치되고, 상기 표시영역 및 상기 비표시영역에 중첩하는 와이어 그리드 패턴을 포함하는 인셀 편광층을 더 포함하는 표시장치.
  19. 제 11 항에 있어서,
    상기 제1 분기전극은 상기 제1 트랜지스터의 제어전극에 전기적으로 연결되고,
    상기 제2 분기전극은 상기 제1 트랜지스터의 상기 제어전극과 서로 다른 층상에 배치된 상기 제2 트랜지스터의 입력전극에 전기적으로 연결된 표시장치.
  20. 제 11 항에 있어서,
    상기 제1 분기전극은 상기 제1 트랜지스터의 제어전극에 전기적으로 연결되고,
    상기 제2 분기전극은 상기 제1 트랜지스터의 상기 제어전극과 서로 다른 층상에 배치된 상기 제2 트랜지스터의 제어전극에 전기적으로 연결된 표시장치.
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