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KR102374203B1 - 정전기 방전 보호 장치 및 이를 포함하는 전자 장치 - Google Patents

정전기 방전 보호 장치 및 이를 포함하는 전자 장치 Download PDF

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KR102374203B1
KR102374203B1 KR1020150122481A KR20150122481A KR102374203B1 KR 102374203 B1 KR102374203 B1 KR 102374203B1 KR 1020150122481 A KR1020150122481 A KR 1020150122481A KR 20150122481 A KR20150122481 A KR 20150122481A KR 102374203 B1 KR102374203 B1 KR 102374203B1
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Abstract

정전기 방전(Electrostatic Discharge; ESD) 보호 장치는 N형 LDMOS(Lateral double Diffused Metal Oxide Semiconductor) 트랜지스터 및 실리콘 제어 정류기(Silicon Controlled Rectifier; SCR)를 포함한다. N형 LDMOS 트랜지스터는 제1 전압이 인가되는 제1 패드에 공통으로 연결되는 소스 전극, 게이트 전극, 및 웰 바이어스 전극과 중간 노드에 연결되는 드레인 전극을 포함한다. 실리콘 제어 정류기는 제1 전압 보다 높은 제2 전압이 인가되는 제2 패드와 중간 노드 사이에 연결된다.

Description

정전기 방전 보호 장치 및 이를 포함하는 전자 장치 {ELECTROSTATIC DISCHARGE PROTECTION DEVICE AND ELECTRONIC DEVICE HAVING THE SAME}
본 발명은 정전기 방전(Electrostatic Discharge; ESD) 보호 기술에 관한 것으로, 보다 상세하게는 ESD 보호 장치 및 이를 포함하는 전자 장치에 관한 것이다.
반도체 장치의 크기가 감소되고 집적도가 증가함에 따라 정전기 방전(Electrostatic Discharge; ESD)으로부터 반도체 장치를 보호하기 위한 ESD 보호 장치의 중요성이 증가하고 있다.
종래에는 ESD 보호 장치로서 다이오드, 저항, 트랜지스터 등이 사용되어 왔으며, 최근에는 실리콘 제어 정류기(Silicon Controlled Rectifier; SCR)가 많이 사용되고 있다.
그러나 실리콘 제어 정류기의 홀딩 전압(holding voltage)이 보호하고자 하는 반도체 장치의 동작 전압 보다 낮은 경우, 반도체 장치에 오동작을 유발하는 문제점이 있다.
따라서 전력 관리 칩(Power Management Integrated Circuit; PMIC) 등과 같이 높은 동작 전압을 갖는 반도체 장치는 높은 홀딩 전압을 가지면서도 높은 수준의 ESD 레벨을 갖는 ESD 보호 장치를 필요로 한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 높은 홀딩 전압(holding voltage) 및 높은 정전기 방전(Electrostatic Discharge; ESD) 레벨을 갖는 ESD 보호 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 ESD 보호 장치를 포함하는 전자 장치를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 정전기 방전(Electrostatic Discharge; ESD) 보호 장치는 N형 LDMOS(Lateral double Diffused Metal Oxide Semiconductor) 트랜지스터 및 실리콘 제어 정류기(Silicon Controlled Rectifier; SCR)를 포함한다. 상기 N형 LDMOS 트랜지스터는 제1 전압이 인가되는 제1 패드에 공통으로 연결되는 소스 전극, 게이트 전극, 및 웰 바이어스 전극과 중간 노드에 연결되는 드레인 전극을 포함한다. 상기 실리콘 제어 정류기는 상기 제1 전압 보다 높은 제2 전압이 인가되는 제2 패드와 상기 중간 노드 사이에 연결된다.
일 실시예에 있어서, 상기 실리콘 제어 정류기는 기생적으로 형성되는 PNP 바이폴라 접합 트랜지스터(Bipolar Junction Transistor; BJT)의 베이스에 상응하는 N형 드리프트 영역 내에 형성되고, 전기적으로 플로팅되는 N형 플로팅 확산(Floating Diffusion) 영역을 포함할 수 있다.
상기 N형 플로팅 확산 영역의 불순물 농도는 상기 N형 드리프트 영역의 불순물 농도보다 높을 수 있다.
일 실시예에 있어서, 상기 실리콘 제어 정류기는, N형 드리프트 영역, 상기 N형 드리프트 영역과 접하도록 형성되는 P형 바디 영역, 상기 N형 드리프트 영역 내에 형성되는 제1 N형 웰 영역, 상기 N형 드리프트 영역 내에 상기 제1 N형 웰 영역과 이격되어 형성되는 N형 플로팅 확산 영역, 상기 제1 N형 웰 영역 내에 형성되는 제1 N형 도핑 영역, 상기 N형 드리프트 영역 내에서 상기 제1 N형 웰 영역과 상기 N형 플로팅 확산 영역 사이에 형성되는 제1 P형 도핑 영역, 상기 P형 바디 영역 내에 형성되는 제2 N형 도핑 영역, 및 상기 P형 바디 영역 내에 형성되는 제2 P형 도핑 영역을 포함하고, 상기 제1 N형 도핑 영역 및 상기 제1 P형 도핑 영역은 상기 제2 패드에 전기적으로 연결되고, 상기 제2 N형 도핑 영역 및 상기 제2 P형 도핑 영역은 상기 중간 노드에 전기적으로 연결되고, 상기 N형 플로팅 확산 영역은 전기적으로 플로팅될 수 있다.
상기 N형 플로팅 확산 영역은 상기 제1 N형 웰 영역으로부터 상기 P형 바디 영역 방향으로 상기 제1 N형 웰 영역과 이격되어 형성될 수 있다.
상기 제2 N형 도핑 영역은 상기 제2 P형 도핑 영역과 접하도록 형성될 수 있다.
상기 N형 월 영역과 상기 N형 플로팅 확산 영역은 동일한 N형 불순물을 이용하여 동시에 도핑될 수 있다.
상기 실리콘 제어 정류기는, 상기 N형 플로팅 확산 영역과 상기 제2 N형 도핑 영역 사이에서 상기 N형 드리프트 영역과 상기 P형 바디 영역의 경계 영역의 상부에 형성되고, 상기 중간 노드에 전기적으로 연결되는 제1 게이트를 더 포함할 수 있다.
상기 제2 N형 도핑 영역은 상기 제2 P형 도핑 영역을 둘러싸도록 트랙 패턴으로 형성될 수 있다.
상기 제1 게이트는 상기 제2 N형 도핑 영역을 둘러싸도록 트랙 패턴으로 형성될 수 있다.
상기 N형 플로팅 확산 영역은 상기 제1 게이트를 둘러싸도록 트랙 패턴으로 형성될 수 있다.
상기 실리콘 제어 정류기는, P형 LDMOS 트랜지스터의 제2 게이트 및 상기 P형 LDMOS 트랜지스터의 제2 N형 웰 영역 내에 형성되는 제3 N형 도핑 영역을 포함하는 캐소드 전극, 및 상기 P형 LDMOS 트랜지스터의 P형 드리프트 영역 내에 형성되는 제3 P형 도핑 영역을 포함하는 애노드 전극을 포함하고, 상기 캐소드 전극이 상기 제2 패드에 전기적으로 연결되고 상기 애노드 전극이 상기 제1 게이트와 전기적으로 연결되는 LDMOS 트랜지스터 기반의 다이오드, 및 상기 제1 게이트와 상기 중간 노드 사이에 연결되는 저항 소자를 더 포함할 수 있다.
상기 제2 게이트는 N형 불순물을 이용하여 도핑될 수 있다.
상기 제2 게이트 및 상기 제3 N형 도핑 영역은 동일한 N형 불순물을 이용하여 동시에 도핑될 수 있다.
상기 제2 게이트 및 상기 제3 N형 도핑 영역은 수직 콘택들 및 상기 수직 콘택들을 연결하는 메탈 패턴을 통하여 전기적으로 연결될 수 있다.
상기 제3 P형 도핑 영역은 상기 P형 LDMOS 트랜지스터의 드레인 영역을 그대로 이용하고, 상기 제3 N형 도핑 영역은 상기 P형 LDMOS 트랜지스터의 소스 영역을 제거하고 상기 제2 N형 웰 영역의 웰 바이어스 영역을 확장한 것에 상응할 수 있다.
상기 다이오드는, 항복 전압보다 작은 전압이 인가되는 경우에는 상기 캐소드 전극과 상기 애노드 전극 사이의 커패시턴스에 의해 유도된 전압을 상기 제1 게이트에 인가하고, 상기 항복 전압보다 큰 전압이 인가되는 경우에는 상기 다이오드의 온 상태 저항과 상기 저항 소자의 저항에 의해 분배된 전압을 상기 제1 게이트에 인가할 수 있다.
상기 P형 드리프트 영역은 P형 웰 영역 내에 형성되고, 상기 P형 웰 영역의 불순물 농도는 상기 P형 드리프트 영역의 불순물 농도보다 낮을 수 있다.
일 실시예에 있어서, 상기 N형 LDMOS 트랜지스터의 상기 소스 전극은 P형 웰 영역 내에 형성되는 제1 N형 도핑 영역을 포함하고, 상기 N형 LDMOS 트랜지스터의 상기 웰 바이어스 전극은 상기 P형 웰 영역 내에 형성되는 P형 도핑 영역을 포함하고, 상기 N형 LDMOS 트랜지스터의 상기 드레인 전극은 N형 드리프트 영역 내에 형성되는 제2 N형 도핑 영역을 포함하고, 상기 N형 LDMOS 트랜지스터의 상기 게이트 전극은 상기 P형 웰 영역의 일부와 상기 N형 드리프트 영역의 일부의 상부에 형성되는 게이트를 포함할 수 있다.
상기 N형 드리프트 영역은 N형 웰 영역 내에 형성되고, 상기 N형 웰 영역의 불순물 농도는 상기 N형 드리프트 영역의 불순물 농도보다 낮을 수 있다.
일 실시예에 있어서, 상기 ESD 보호 장치는 상기 제1 패드에 연결되는 애노드 전극 및 상기 제2 패드에 연결되는 캐소드 전극을 포함하는 션팅(shunting) 다이오드를 더 포함할 수 있다.
상기 션트 다이오드의 상기 캐소드 전극은 P형 LDMOS 트랜지스터의 게이트 및 상기 P형 LDMOS 트랜지스터의 N형 웰 영역 내에 형성되는 N형 도핑 영역을 포함하고, 상기 션트 다이오드의 상기 애노드 전극은 상기 P형 LDMOS 트랜지스터의 P형 드리프트 영역 내에 형성되는 P형 도핑 영역을 포함할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 전자 장치는 기능 블록 및 ESD 보호 장치를 포함한다. 상기 기능 블록은 전원 전압에 연결되는 전원 패드 및 접지 전압에 연결되는 접지 패드 사이에 연결되고, 상기 전원 전압을 사용하여 동작한다. 상기 ESD 보호 장치는 상기 전원 패드 및 상기 접지 패드 사이에 연결된다. 상기 ESD 보호 장치는, 상기 접지 패드에 공통으로 연결되는 소스 전극, 게이트 전극, 및 웰 바이어스 전극과 중간 노드에 연결되는 드레인 전극을 포함하는 N형 LDMOS 트랜지스터, 및 상기 전원 패드와 상기 중간 노드 사이에 연결되는 실리콘 제어 정류기를 포함한다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 전자 장치는 기능 블록 및 ESD 보호 장치를 포함한다. 상기 기능 블록은 전원 전압에 연결되는 전원 패드, 접지 전압에 연결되는 접지 패드 및 데이터 입출력 패드 사이에 연결되고, 상기 전원 전압을 사용하여 상기 데이터 입출력 패드를 통해 데이터를 송수신한다. 상기 ESD 보호 장치는 상기 데이터 입출력 패드 및 상기 접지 패드 사이에 연결된다. 상기 ESD 보호 장치는 상기 접지 패드에 공통으로 연결되는 소스 전극, 게이트 전극, 및 웰 바이어스 전극과 중간 노드에 연결되는 드레인 전극을 포함하는 N형 LDMOS 트랜지스터, 및 상기 데이터 입출력 패드와 상기 중간 노드 사이에 연결되는 실리콘 제어 정류기를 포함한다.
본 발명의 실시예들에 따른 정전기 방전(Electrostatic Discharge; ESD) 보호 장치는 높은 홀딩 전압(holding voltage)을 갖는 실리콘 제어 정류기(Silicon Controlled Rectifier; SCR)와 그라운드된 게이트 구조의 N형 LDMOS(Lateral double Diffused Metal Oxide Semiconductor) 트랜지스터가 스택(stack)된 구조를 가지므로 높은 홀딩 전압 및 향상된 ESD 레벨을 갖는다.
도 1은 본 발명의 일 실시예에 따른 정전기 방전(Electrostatic Discharge; ESD) 보호 장치를 나타내는 블록도이다.
도 2는 도 1의 ESD 보호 장치에 포함되는 실리콘 제어 정류기(Silicon Controlled Rectifier; SCR)의 일 예를 나타내는 단면도이다.
도 3은 도 2에 도시된 실리콘 제어 정류기의 내부에 기생적으로 생성되는 바이폴라 접합 트랜지스터(Bipolar Junction Transistor; BJT)를 나타내는 도면이다.
도 4는 도 2에 도시된 실리콘 제어 정류기의 등가 회로를 나타내는 회로도이다.
도 5는 도 1의 ESD 보호 장치에 포함되는 N형 LDMOS(Lateral double Diffused Metal Oxide Semiconductor) 트랜지스터의 일 예를 나타내는 단면도이다.
도 6은 도 1의 ESD 보호 장치에 포함되는 N형 LDMOS 트랜지스터의 다른 예를 나타내는 단면도이다.
도 7은 도 1의 ESD 보호 장치에 포함되는 N형 LDMOS 트랜지스터의 또 다른 예를 나타내는 단면도이다.
도 8은 도 1의 ESD 보호 장치에 포함되는 N형 LDMOS 트랜지스터의 전압-전류 특성을 나타내는 그래프이다.
도 9는 도 1에 도시된 ESD 보호 장치의 전압-전류 특성을 나타내는 그래프이다.
도 10은 도 1의 ESD 보호 장치에 포함되는 실리콘 제어 정류기의 다른 예를 나타내는 단면도이다.
도 11은 도 10에 도시된 실리콘 제어 정류기의 일 예를 나타내는 평면도이다.
도 12는 도 10에 도시된 실리콘 제어 정류기의 다른 예를 나타내는 평면도이다.
도 13은 도 1의 ESD 보호 장치에 포함되는 실리콘 제어 정류기의 또 다른 예를 나타내는 단면도이다.
도 14는 도 13에 도시된 실리콘 제어 정류기의 등가 회로를 나타내는 회로도이다.
도 15는 도 13의 실리콘 제어 정류기에 포함되는 LDMOS 트랜지스터 기반의 다이오드의 일 예를 나타내는 단면도이다.
도 16은 P형 LDMOS 트랜지스터의 구조를 나타내는 단면도이다.
도 17은 도 16의 P형 LDMOS 트랜지스터의 등가 회로를 나타내는 회로도이다.
도 18은 도 13의 실리콘 제어 정류기에 포함되는 LDMOS 트랜지스터 기반의 다이오드의 다른 예를 나타내는 단면도이다.
도 19는 본 발명의 다른 실시예에 따른 ESD 보호 장치를 나타내는 블록도이다.
도 20은 본 발명의 일 실시예에 따른 전자 장치를 나타내는 블록도이다.
도 21은 본 발명의 다른 실시예에 따른 전자 장치를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 정전기 방전(Electrostatic Discharge; ESD) 보호 장치를 나타내는 블록도이다.
도 1을 참조하면, ESD 보호 장치(1000)는 실리콘 제어 정류기(Silicon Controlled Rectifier; SCR)(1100) 및 N형 LDMOS(Lateral double Diffused Metal Oxide Semiconductor) 트랜지스터(1200)를 포함한다.
N형 LDMOS 트랜지스터(1200)는 제1 전압이 인가되는 제1 패드(ESDM)(10)와 중간 노드(NM) 사이에 연결된다. N형 LDMOS 트랜지스터(1200)는 제1 패드(10)에 공통으로 연결되는 소스 전극, 게이트 전극, 및 웰 바이어스 전극과 중간 노드(NM)에 연결되는 드레인 전극을 포함한다. 따라서 N형 LDMOS 트랜지스터(1200)는 게이트와 소스가 서로 연결되는 그라운드된 게이트 구조(gate-grounded structure)를 가질 수 있다.
실리콘 제어 정류기(1100)는 상기 제1 전압 보다 높은 제2 전압이 인가되는 제2 패드(ESDP)(20)와 중간 노드(NM) 사이에 연결된다.
도 1에 도시된 바와 같이, 본 발명에 따른 ESD 보호 장치(1000)는 높은 홀딩 전압(holding voltage)을 갖는 그라운드된 게이트 구조의 N형 LDMOS 트랜지스터(1200)와 실리콘 제어 정류기(1100)가 스택(stack)된 구조를 가지므로, ESD 보호 장치(1000)의 홀딩 전압은 더욱 증가될 수 있다.
도 1에는 ESD 보호 장치(1000)가 N형 LDMOS 트랜지스터(1200)를 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 실시예에 따라서 ESD 보호 장치(1000)는 N형 LDMOS 트랜지스터(1200) 대신에 P형 LDMOS 트랜지스터를 포함할 수도 있다. 이하, 설명의 편의상 ESD 보호 장치(1000)는 N형 LDMOS 트랜지스터(1200)를 포함하는 것으로 설명한다.
이하, 도 2 내지 18을 참조하여 도 1에 도시된 ESD 보호 장치(1000)의 구성 및 동작에 대해 상세히 설명한다.
도 2는 도 1의 ESD 보호 장치에 포함되는 실리콘 제어 정류기의 일 예를 나타내는 단면도이다.
도 2를 참조하면, 실리콘 제어 정류기(1100a)는 제1 N형 드리프트 영역(NDFT)(310), P형 바디 영역(PBODY)(320), 제1 N형 웰 영역(NWL)(410), N형 플로팅 확산(floating diffusion) 영역(NFD)(420), 제1 N형 도핑 영역(N+)(510), 제1 P형 도핑 영역(P+)(520), 제2 N형 도핑 영역(N+)(530), 제2 P형 도핑 영역(P+)(540), 및 제1 게이트(GPOLY)(610)를 포함할 수 있다.
실리콘 제어 정류기(1100a)는 반도체 기판(PSUB)(30)을 이용하여 형성될 수 있다. 예를 들어, 반도체 기판(PSUB)은 P형 반도체 기판일 수 있다. 반도체 기판(30)은 실리콘 반도체 기판, 갈륨 비소 반도체 기판, 실리콘 게르마늄 반도체 기판, 세라믹 반도체 기판, 석영 반도체 기판, 유리 반도체 기판 등을 포함할 수 있다.
반도체 기판(30)의 상부에 N형 매립 층(NBL)(110)이 형성될 수 있다. 예를 들어, N형 매립 층(110)은 반도체 기판(30)에 N형 불순물을 이용한 이온 주입 공정을 수행하여 형성될 수 있다.
N형 매립 층(110)의 상부에 N형 에피택셜 층(N-type epitaxial layer)(NEPI)(210) 및 제1 P형 웰 영역(PWL)(220)이 형성될 수 있다. 예를 들어, N형 에피택셜 층(210)은 선택적 에피택셜 성장(selective epitaxial growth) 방식, 고상 에피택셜 성장(SPE: solid phase epitaxial growth) 방식 등을 이용하여 형성될 수 있다.
N형 에피택셜 층(210)의 상부에 제1 N형 드리프트 영역(310)이 형성되고, 제1 P형 웰 영역(220)의 상부에 P형 바디 영역(PBODY)(320)이 형성될 수 있다. 제1 N형 드리프트 영역(310) 및 P형 바디 영역(320)은 서로 접하도록 형성될 수 있다.
일 실시예에 있어서, 제1 N형 드리프트 영역(310)의 불순물 농도는 N형 에피택셜 층(210)의 불순물 농도보다 높을 수 있다. 또한, P형 바디 영역(320)의 불순물 농도는 제1 P형 웰 영역(220)의 불순물 농도보다 높을 수 있다.
제1 N형 드리프트 영역(310) 내에 제1 N형 웰 영역(410) 및 N형 플로팅 확산 영역(420)이 서로 이격되어 형성될 수 있다. 예를 들어, 제1 N형 드리프트 영역(310)의 제1 상부 영역에 제1 N형 웰 영역(410)이 형성되고, 상기 제1 상부 영역과 이격된 제1 N형 드리프트 영역(310)의 제2 상부 영역에 N형 플로팅 확산 영역(420)이 형성될 수 있다.
일 실시예에 있어서, N형 플로팅 확산 영역(420)은 제1 N형 드리프트 영역(310) 내에서 제1 N형 웰 영역(410)으로부터 P형 바디 영역(320) 방향으로 제1 N형 웰 영역(410)과 이격되어 형성될 수 있다.
일 실시예에 있어서, 제1 N형 웰 영역(410)의 불순물 농도는 제1 N형 드리프트 영역(310)의 불순물 농도보다 높을 수 있다. 또한, N형 플로팅 확산 영역(420)의 불순물 농도는 제1 N형 드리프트 영역(310)의 불순물 농도보다 높을 수 있다.
일 실시예에 있어서, 제1 N형 웰 영역(410) 및 N형 플로팅 확산 영역(420)은 동일한 N형 불순물을 이용하여 동시에 도핑될 수 있다. 따라서 N형 플로팅 확산 영역(420)의 불순물 농도는 제1 N형 웰 영역(410)의 불순물 농도와 실질적으로 동일할 수 있다.
제1 N형 도핑 영역(510)은 제1 N형 웰 영역(410) 내에 형성될 수 있다. 일 실시예에 있어서, 제1 N형 도핑 영역(510)의 불순물 농도는 제1 N형 웰 영역(410)의 불순물 농도보다 높을 수 있다.
제1 P형 도핑 영역(520)은 제1 N형 드리프트 영역(310) 내에 형성될 수 있다. 도 2에 도시된 바와 같이, 제1 P형 도핑 영역(520)은 제1 N형 웰 영역(410)과 N형 플로팅 확산 영역(420) 사이에 형성될 수 있다.
제2 N형 도핑 영역(530) 및 제2 P형 도핑 영역(540)은 P형 바디 영역(320) 내에 형성될 수 있다. 일 실시예에 있어서, 제2 P형 도핑 영역(540)의 불순물 농도는 P형 바디 영역(320)의 불순물 농도보다 높을 수 있다.
일 실시예에 있어서, 도 2에 도시된 바와 같이, 제2 N형 도핑 영역(530)은 제2 P형 도핑 영역(540)으로부터 제1 N형 드리프트 영역(310) 방향으로 제2 P형 도핑 영역(540)과 접하도록 형성될 수 있다.
일 실시예에 있어서, 제1 N형 도핑 영역(510)을 다른 소자들과 이격시키기 위한 필드 산화막(591), 제1 N형 도핑 영역(510)과 제1 P형 도핑 영역(520)을 서로 이격시키기 위한 필드 산화막(592), 및 제1 P형 도핑 영역(520)과 N형 플로팅 확산 영역(420)을 서로 이격시키기 위한 필드 산화막(593)이 더 형성될 수 있다. 필드 산화막들(591, 592, 593)은 STI(shallow trench isolation) 공정 등을 통하여 형성될 수 있다.
제1 게이트(610)는 N형 플로팅 확산 영역(420)과 제2 N형 도핑 영역(530) 사이에서 제1 N형 드리프트 영역(310)과 P형 바디 영역(320)의 경계 영역의 상부에 형성될 수 있다. 일 실시예에 있어서, 제1 N형 드리프트 영역(310)과 P형 바디 영역(320)의 상부 표면에 산화막(601)을 형성하고, 산화막(601)의 상부에 폴리실리콘 막을 증착한 후 패터닝하여 제1 게이트(610)를 형성할 수 있다. 제1 게이트(610)는 금속 또는 금속과 폴리실리콘의 조합 등 다양한 도전 물질을 이용하여 구현될 수 있다. 제1 게이트(610)의 측벽에 측벽 산화물이 추가적으로 형성될 수 있다.
이후, 층간 절연막(710)을 형성하고, 층간 절연막(710)의 소정 영역을 식각하여 제1 N형 도핑 영역(510), 제1 P형 도핑 영역(520), 제1 게이트(610), 제2 N형 도핑 영역(530), 및 제2 P형 도핑 영역(540)을 노출시킨 후, 노출된 공간에 금속 물질을 충진하여 수직 콘택들(711, 712, 713, 714, 715)을 형성할 수 있다. 이후 층간 절연막(710)의 상부 표면에 대해서 평탄화 공정을 수행하고 메탈 패턴들(801, 802, 803)을 형성할 수 있다.
도 2에 도시된 바와 같이, 메탈 패턴(801)은 제1 N형 도핑 영역(510) 및 제1 P형 도핑 영역(520)과 각각 연결되는 수직 콘택들(711, 712)과 공통으로 연결되고, 메탈 패턴(802)은 제1 게이트(610)와 연결되는 수직 콘택(713)과 연결되고, 메탈 패턴(803)은 제2 N형 도핑 영역(530) 및 제2 P형 도핑 영역(540)과 각각 연결되는 수직 콘택들(714, 715)과 공통으로 연결될 수 있다. 또한, 메탈 패턴(801)은 제2 패드(20)에 전기적으로 연결되고, 메탈 패턴(802) 및 메탈 패턴(803)은 중간 노드(NM)에 전기적으로 연결될 수 있다.
따라서 제1 N형 도핑 영역(510) 및 제1 P형 도핑 영역(520)은 제2 패드(20)에 전기적으로 연결되고, 제2 N형 도핑 영역(530), 제2 P형 도핑 영역(540), 및 제1 게이트(610)는 중간 노드(NM)에 전기적으로 연결될 수 있다.
한편, N형 플로팅 확산 영역(420)은 전기적으로 플로팅될 수 있다.
ESD 이벤트가 발생하여 제2 패드(20)를 통해 다량의 양전하가 실리콘 제어 정류기(1100a)로 유입되는 경우, 실리콘 제어 정류기(1100a)는 턴온되어 상기 양전하를 중간 노드(NM)를 통해 N형 LDMOS 트랜지스터(1200)로 방전(discharge)시킬 수 있다.
도 3은 도 2에 도시된 실리콘 제어 정류기의 내부에 기생적으로 생성되는 바이폴라 접합 트랜지스터(Bipolar Junction Transistor; BJT)를 나타내는 도면이고, 도 4는 도 2에 도시된 실리콘 제어 정류기의 등가 회로를 나타내는 회로도이다.
도 3을 참조하면, 실리콘 제어 정류기(1100a)의 내부에는, 제1 P형 도핑 영역(520)을 이미터(emitter)로 포함하고, 제1 N형 드리프트 영역(310)을 베이스(base)로 포함하고, P형 바디 영역(320) 및 제2 P형 도핑 영역(540)을 컬렉터(collector)로 포함하는 PNP 바이폴라 접합 트랜지스터(910)가 기생적으로 형성될 수 있다.
또한, 실리콘 제어 정류기(1100a)의 내부에는, 제1 N형 도핑 영역(510), 제1 N형 웰 영역(410) 및 제1 N형 드리프트 영역(310)을 컬렉터(collector)로 포함하고, P형 바디 영역(320)을 베이스(base)로 포함하고, 제2 N형 도핑 영역(530)을 이미터(emitter)로 포함하는 NPN 바이폴라 접합 트랜지스터(920)가 기생적으로 형성될 수 있다.
도 3에서, P형 바디 영역(320)의 저항 성분은 P-웰 저항(Rp)으로 표시되고, 제1 N형 웰 영역(410) 및 제1 N형 드리프트 영역(310)의 저항 성분은 N-웰 저항(Rn)으로 표시된다.
따라서 도 2에 도시된 실리콘 제어 정류기(1100a)의 등가 회로는 도 4에 도시된 회로도와 같이 표현될 수 있다.
이하, 도 2 내지 4를 참조하여 도 2에 도시된 실리콘 제어 정류기(1100a)의 동작에 대해 설명한다.
ESD 이벤트가 발생하는 경우, 제2 패드(20)를 통해 다량의 양전하가 실리콘 제어 정류기(1100a)로 유입될 수 있다. 상기 양전하는 제1 N형 웰 영역(410) 및 제1 N형 드리프트 영역(310)으로 전달되므로, 제2 패드(20)를 통해 유입되는 상기 양전하의 양이 증가할수록 제1 N형 웰 영역(410) 및 제1 N형 드리프트 영역(310)의 전위는 상승할 수 있다. 제1 N형 드리프트 영역(310)과 P형 바디 영역(320)은 역방향 바이어스 상태(reverse biased)에 있으므로, 제1 N형 드리프트 영역(310)의 전위가 상승하여 P형 바디 영역(320)과 제1 N형 드리프트 영역(310) 사이의 전압이 항복 전압(breakdown voltage)에 도달하는 경우, 제1 N형 드리프트 영역(310)과 P형 바디 영역(320)의 접합에는 애벌란치 항복(avalanche breakdown)이 발생할 수 있다.
애벌란치 항복이 발생하는 경우, 전자-정공 쌍(electron-hole pair)이 생성되고, 정공은 P형 바디 영역(320)으로 전달되어 P형 바디 영역(320)의 전위는 상승할 수 있다. P형 바디 영역(320)의 전위가 상승하여 P형 바디 영역(320)과 제2 N형 도핑 영역(530) 사이의 전압이 NPN 바이폴라 접합 트랜지스터(920)의 문턱 전압보다 증가하는 경우 NPN 바이폴라 접합 트랜지스터(920)는 턴온될 수 있다.
NPN 바이폴라 접합 트랜지스터(920)가 턴온되는 경우, 제2 패드(20)로부터 제1 N형 도핑 영역(510), 제1 N형 웰 영역(410), 제1 N형 드리프트 영역(310), P형 바디 영역(320) 및 제2 N형 도핑 영역(530)을 통과하여 중간 노드(NM)로 전류가 흐를 수 있다. 상기 전류가 제1 N형 드리프트 영역(310)을 통과하는 동안 N-웰 저항(Rn)에 의해 전압 강하가 발생할 수 있다. 따라서 제1 N형 드리프트 영역(310)의 전위는 제1 P형 도핑 영역(520)의 전위보다 낮게 형성되어 PNP 바이폴라 접합 트랜지스터(910) 역시 턴온될 수 있다.
PNP 바이폴라 접합 트랜지스터(910)가 턴온되는 경우, 제2 패드(20)로부터 제1 P형 도핑 영역(520), 제1 N형 드리프트 영역(310), P형 바디 영역(320) 및 제2 P형 도핑 영역(540)을 통과하여 중간 노드(NM)로 전류가 흐를 수 있다. 상기 전류가 P형 바디 영역(320)을 통과하는 동안 P-웰 저항(Rp)에 의해 전압 강하가 발생할 수 있다. 따라서 P형 바디 영역(320)의 전위는 제2 N형 도핑 영역(530)의 전위보다 높게 유지되어 NPN 바이폴라 접합 트랜지스터(920)는 더욱 강하게 턴온될 수 있다.
상술한 바와 같이, ESD 이벤트가 발생하여 제2 패드(20)를 통해 다량의 양전하가 실리콘 제어 정류기(1100a)로 유입되는 경우, 양의 피드백(positive feedback)을 통해 PNP 바이폴라 접합 트랜지스터(910) 및 NPN 바이폴라 접합 트랜지스터(920)는 턴온 상태로 유지될 수 있다. 따라서 본 발명의 실시예들에 따른 실리콘 제어 정류기(1100a)는 ESD 이벤트가 발생하여 제2 패드(20)를 통해 다량의 양전하가 유입되는 경우 턴온되어 상기 양전하를 중간 노드(NM)로 효과적으로 방전(discharge)시킬 수 있다.
또한, 실리콘 제어 정류기(1100a)는 N형 플로팅 확산 영역(420)과 제2 N형 도핑 영역(530) 사이에서 제1 N형 드리프트 영역(310)과 P형 바디 영역(320)의 경계 영역의 상부에 형성되는 제1 게이트(610)를 포함할 수 있다. 따라서, 도 4에 도시된 바와 같이, N형 플로팅 확산 영역(420), 제2 N형 도핑 영역(530) 및 제1 게이트(610)는 NPN 바이폴라 접합 트랜지스터(920)에 병렬로 연결되는 MOS 트랜지스터(MT)를 형성할 수 있다. 따라서 제1 N형 드리프트 영역(310)과 P형 바디 영역(320)의 접합에 애벌란치 항복이 발생하기 위한 항복 전압은 MOS 트랜지스터(MT)의 항복 전압과 유사하게 되므로, 실리콘 제어 정류기(1100a)의 트리거링 전압(triggering voltage)은 감소할 수 있다.
또한, 실리콘 제어 정류기(1100a)는 PNP 바이폴라 접합 트랜지스터(910)의 베이스에 상응하는 제1 N형 드리프트 영역(310) 내에 형성되고, 제1 N형 웰 영역(410)으로부터 P형 바디 영역(320) 방향으로 제1 N형 웰 영역(410)과 이격되어 형성되는 N형 플로팅 확산 영역(420)을 포함할 수 있다. P형 바디 영역(320)으로부터 N형 플로팅 확산 영역(420)까지의 거리는 P형 바디 영역(320)으로부터 제1 N형 도핑 영역(510)까지의 거리보다 짧으므로, NPN 바이폴라 접합 트랜지스터(920)가 턴온되는 경우 제2 패드(20)로부터 제1 N형 도핑 영역(510), 제1 N형 웰 영역(410), 제1 N형 드리프트 영역(310), P형 바디 영역(320) 및 제2 N형 도핑 영역(530)을 통과하여 중간 노드(NM)로 흐르는 전류 중의 일부는 N형 플로팅 확산 영역(420)으로 유출될 수 있다. 따라서 N형 플로팅 확산 영역(420)으로 인해 NPN 바이폴라 접합 트랜지스터(920)의 전류 이득(current gain)은 감소할 수 있다. 실리콘 제어 정류기(1100a)의 홀딩 전압은 NPN 바이폴라 접합 트랜지스터(920)의 전류 이득과 반비례하므로, 실리콘 제어 정류기(1100a)의 홀딩 전압은 증가할 수 있다.
도 2 내지 4를 참조하여 상술한 바와 같이, 실리콘 제어 정류기(1100a)는 낮은 트리거링 전압 및 높은 홀딩 전압을 가지면서, ESD 이벤트가 발생하여 제2 패드(20)를 통해 고전압의 ESD 펄스가 유입되는 경우 이를 중간 노드(NM)로 효과적으로 방전(discharge)시킬 수 있다.
도 1에 도시된 바와 같이, 본 발명의 실시예들에 따른 ESD 보호 장치(1000)는 실리콘 제어 정류기(1100)에 스택 구조로 연결되는 N형 LDMOS 트랜지스터(1200)를 더 포함하므로, 도 2 내지 4를 참조하여 상술한 실리콘 제어 정류기(1100a)의 홀딩 전압보다 높은 홀딩 전압을 가질 수 있다.
도 5는 도 1의 ESD 보호 장치에 포함되는 N형 LDMOS 트랜지스터의 일 예를 나타내는 단면도이다.
도 5를 참조하면, N형 LDMOS 트랜지스터(1200a)는 제2 게이트(GPOLY)(620)를 포함하는 게이트 전극(EG), 제2 P형 웰 영역(PWL)(340) 내에 형성되는 제3 N형 도핑 영역(N+)(550)을 포함하는 소스 전극(ES), 제2 P형 웰 영역(340) 내에 형성되는 제3 P형 도핑 영역(P+)(560)을 포함하는 웰 바이어스 전극(EWB), 및 제2 N형 드리프트 영역(NDFT)(330) 내에 형성되는 제4 N형 도핑 영역(N+)(570)을 포함하는 드레인 전극(ED)을 포함할 수 있다.
도 5에 도시된 바와 같이, 소스 전극(ES), 게이트 전극(EG), 및 웰 바이어스 전극(EWB)은 제1 패드(10)에 전기적으로 연결되고, 드레인 전극(ED)은 중간 노드(NM)에 전기적으로 연결될 수 있다. 따라서 N형 LDMOS 트랜지스터(1200a)는 그라운드된 게이트 구조(gate-grounded structure)로 제1 패드(10)와 중간 노드(NM) 사이에 연결될 수 있다.
일 실시예에 있어서, 제2 N형 드리프트 영역(330)의 일부와 제2 P형 웰 영역(340)의 일부의 상부 표면에 산화막(602)을 형성하고, 산화막(602)의 상부에 폴리실리콘 막을 증착한 후 패터닝하여 제2 게이트(620)를 형성할 수 있다. 제2 게이트(620)는 금속 또는 금속과 폴리실리콘의 조합 등 다양한 도전 물질을 이용하여 구현될 수 있다. 제2 게이트(620)의 측벽에 측벽 산화물이 추가적으로 형성될 수 있다.
제2 게이트(620)와 제4 N형 도핑 영역(570)이 이격되도록 제2 N형 드리프트 영역(330) 내에 필드 산화막(594)이 형성될 수 있다.
N형 LDMOS 트랜지스터(1200a)는 반도체 기판(PSUB)(30)을 이용하여 형성될 수 있다. 일 실시예에 있어서, 도 2의 실리콘 제어 정류기(1100a) 및 도 5의 N형 LDMOS 트랜지스터(1200a)는 동일한 반도체 기판(30) 상에 형성될 수 있다.
제2 N형 드리프트 영역(330) 및 제2 P형 웰 영역(340)은 반도체 기판(30) 위에 성장된(grown) N형 에피택셜 층(NEPI)(210) 내에 형성될 수 있다.
반도체 기판(30)의 상부에 P형 매립 층(PBL)(120)이 형성될 수 있다. 예를 들어, P형 매립 층(120)은 반도체 기판(30)에 P형 불순물을 이용한 이온 주입 공정을 수행하여 형성될 수 있다. 제2 P형 웰 영역(340)은 P형 매립 층(120)과 접촉하도록 깊게 형성될 수 있다.
도 5에 도시된 바와 같이, 층간 절연막(710)을 관통하는 수직 콘택(716) 및 메탈 패턴(804)은 드레인 전극(ED)에 포함되고, 층간 절연막(710)을 관통하는 수직 콘택(717) 및 메탈 패턴(805)은 게이트 전극(EG)에 포함되고, 층간 절연막(710)을 관통하는 수직 콘택(718) 및 메탈 패턴(806)은 소스 전극(ES)에 포함되고, 층간 절연막(710)을 관통하는 수직 콘택(719) 및 메탈 패턴(807)은 웰 바이어스 전극(EWB)에 포함될 수 있다.
도 6은 도 1의 ESD 보호 장치에 포함되는 N형 LDMOS 트랜지스터의 다른 예를 나타내는 단면도이다.
도 6의 N형 LDMOS 트랜지스터(1200b)는 도 5의 N형 LDMOS 트랜지스터(1200a)의 구조와 거의 동일하므로 중복되는 설명은 생략하고 차이점에 대해서만 설명한다.
도 6을 참조하면, N형 LDMOS 트랜지스터(1200b)는 N형 에피택셜 층(210) 내에 형성되는 제2 N형 웰 영역(NWL)(350)을 더 포함할 수 있다. 제2 N형 드리프트 영역(330)은 제2 N형 웰 영역(350) 내에 형성될 수 있다. 일 실시예에 있어서, 제2 N형 웰 영역(350)의 불순물 농도는 제2 N형 드리프트 영역(330)의 불순물 농도보다 낮을 수 있다.
도 6에 도시된 N형 LDMOS 트랜지스터(1200b)는 제2 N형 웰 영역(350)을 더 포함함으로써, 도 6의 N형 LDMOS 트랜지스터(1200b)의 항복 전압은 도 5의 N형 LDMOS 트랜지스터(1200a)의 항복 전압보다 증가될 수 있다.
도 6의 실시예는 서로 다른 항복 전압을 갖는 LDMOS 트랜지스터들을 동일한 반도체 기판을 이용하여 함께 집적할 때, 표류 영역들의 도핑 농도를 균일하게 유지하고자 하는 경우에 유용하게 이용될 수 있다.
도 7은 도 1의 ESD 보호 장치에 포함되는 N형 LDMOS 트랜지스터의 또 다른 예를 나타내는 단면도이다.
도 7의 N형 LDMOS 트랜지스터(1200c)는 도 5의 N형 LDMOS 트랜지스터(1200a)의 구조와 거의 동일하므로 중복되는 설명은 생략하고 차이점에 대해서만 설명한다.
도 7을 참조하면, N형 LDMOS 트랜지스터(1200c)는 P형 매립 층(120) 위에 형성되는 P형 깊은 웰 영역(DPWL)(342)을 더 포함할 수 있다. 이 경우, 제2 P형 웰 영역(344)은 P형 깊은 웰 영역(342)과 접촉하는 깊이까지 형성될 수 있다.
도 7의 실시예는 동일한 반도체 기판을 이용하여 여러 종류의 소자들을 함께 집적하는 BCD(Bipolar-CMOS-DMOS) 공정에서 상기 여러 종류의 소자들에 대해서 동일한 구조의 제2 P형 웰 영역(344)을 동시에 형성하고자 하는 경우에 유용하게 이용될 수 있다.
이상, 도 5 내지 7을 참조하여 도 1의 ESD 보호 장치(1000)에 포함되는 N형 LDMOS 트랜지스터(1200)의 구조의 예들에 대해 설명하였으나, 본 발명은 이에 한정되지 않으며, N형 LDMOS 트랜지스터(1200)는 다양한 형태로 구현될 수 있다.
도 8은 도 1의 ESD 보호 장치에 포함되는 N형 LDMOS 트랜지스터의 전압-전류 특성을 나타내는 그래프이다.
도 8에서, x-축은 N형 LDMOS 트랜지스터(1200)의 드레인 전극(ED)과 소스 전극(ES) 사이의 전압의 크기를 나타내고, y-축은 N형 LDMOS 트랜지스터(1200)의 드레인 전극(ED)으로부터 N형 LDMOS 트랜지스터(1200)를 통해 흐르는 전류의 크기를 나타낸다.
도 8에 도시된 바와 같이, N형 LDMOS 트랜지스터(1200)의 드레인 전극(ED)과 소스 전극(ES) 사이에 항복 전압(BV) 이상의 전압이 인가되는 경우, N형 LDMOS 트랜지스터(1200)를 통해 전류가 흐르기 시작한다. N형 LDMOS 트랜지스터(1200)의 드레인 전극(ED)과 소스 전극(ES) 사이에 트리거링 전압(Vt1) 이상의 전압이 인가되는 경우, 기생 바이폴라 접합 트랜지스터가 턴온되어 스냅백(snapback)이 발생하고, 드레인 전극(ED)과 소스 전극(ES) 사이의 전압은 감소하다가 홀딩 전압(Vh) 이상의 전압 레벨로 유지된다.
도 9는 도 1에 도시된 ESD 보호 장치의 전압-전류 특성을 나타내는 그래프이다.
도 9에서, x-축은 제1 패드(10)와 제2 패드(20) 사이의 전압의 크기를 나타내고, y-축은 제2 패드(20)로부터 ESD 보호 장치(1000)를 통해 흐르는 전류의 크기를 나타낸다.
도 9에서, 제1 그래프(A)는 일반적인 실리콘 제어 정류기로 구현되는 ESD 보호 장치의 전압-전류 특성을 나타내고, 제2 그래프(B)는 도 1에 도시된 ESD 보호 장치(1000)의 전압-전류 특성을 나타낸다.
전력 관리 칩(Power Management Integrated Circuit; PMIC) 등과 같이 고전압을 사용하여 동작하는 반도체 장치의 경우 입출력 패드 또는 전원 패드에 수십 볼트의 전압이 인가된다.
그러나, 도 9에 도시된 바와 같이, 일반적인 실리콘 제어 정류기로 구현되는 ESD 보호 장치는 통상 20V 이하의 트리거링 전압 및 홀딩 전압을 갖는다. 따라서 일반적인 실리콘 제어 정류기로 구현되는 ESD 보호 장치는 고전압에서 동작하는 반도체 장치에는 적용될 수 없다.
이에 반해, 도 1 내지 8을 참조하여 상술한 바와 같이, 본 발명의 실시예들에 따른 ESD 보호 장치(1000)는 높은 홀딩 전압을 갖는 실리콘 제어 정류기(1100) 및 실리콘 제어 정류기(1100)에 스택 구조로 연결되는 그라운드된 게이트 구조의 N형 LDMOS 트랜지스터(1200)를 포함한다.
도 5 내지 8을 참조하여 상술한 바와 같이, N형 LDMOS 트랜지스터(1200)는 소정 레벨의 홀딩 전압을 가지므로, ESD 보호 장치(1000)의 홀딩 전압은 실리콘 제어 정류기(1100)의 홀딩 전압과 N형 LDMOS 트랜지스터(1200)의 홀딩 전압의 합에 상응할 수 있다. 따라서 ESD 보호 장치(1000)의 홀딩 전압은 효과적으로 증가될 수 있다.
예를 들어, 도 9에 도시된 바와 같이, 본 발명의 실시예들에 따른 ESD 보호 장치(1000)는 약 60V의 트리거링 전압과 약 40V의 홀딩 전압을 가질 수 있다.
도 10은 도 1의 ESD 보호 장치에 포함되는 실리콘 제어 정류기의 다른 예를 나타내는 단면도이다.
도 10에 도시된 실리콘 제어 정류기(1100b)는 도 2에 도시된 실리콘 제어 정류기(1100a)가 멀티 핑거(multi-finger) 형태로 구현된 경우를 나타낸다. 따라서 중복되는 설명은 생략하고 차이점에 대해서만 설명한다.
도 10을 참조하면, 실리콘 제어 정류기(1100b)는 제2 P형 도핑 영역(540)을 중심으로 대칭적인 구조를 가질 수 있다. 따라서 P형 바디 영역(320)의 좌측의 제1 N형 드리프트 영역(310)에 형성되는 요소들 및 P형 바디 영역(320)의 우측의 제1 N형 드리프트 영역(310)에 형성되는 요소들은 P형 바디 영역(320)에 형성되는 요소들을 공유하여 동작할 수 있다.
도 11은 도 10에 도시된 실리콘 제어 정류기의 일 예를 나타내는 평면도이다.
도 10 및 11을 참조하면, 제2 패드(20)에 전기적으로 연결되는 제1 N형 도핑 영역(510) 및 제1 P형 도핑 영역(520), 중간 노드(NM)에 전기적으로 연결되는 제2 N형 도핑 영역(530), 제2 P형 도핑 영역(540), 및 제1 게이트(610), 및 N형 플로팅 확산 영역(420)은 바 패턴(bar pattern)으로 형성될 수 있다.
도 2 내지 4를 참조하여 상술한 바와 같이, ESD 이벤트 발생시, 제2 패드(20)로부터 유입되는 전류는 N형 플로팅 확산 영역(420)으로부터 제2 N형 도핑 영역(530) 및 제2 P형 도핑 영역(540)으로 흐르게 된다.
이 때, N형 플로팅 확산 영역(420), 제2 N형 도핑 영역(530) 및 제2 P형 도핑 영역(540)이 바 패턴으로 형성되는 경우, 도 11에 도시된 바와 같이, 제2 패드(20)로부터 유입되는 전류는 N형 플로팅 확산 영역(420)으로부터 제2 N형 도핑 영역(530) 및 제2 P형 도핑 영역(540)으로 균일하게 흐르지 않고, 바 패턴의 가장자리(edge)에 전류가 집중되어 흐르는 전류 집중(current crowding) 현상이 발생한다. 이 경우, 실리콘 제어 정류기(1100b)의 ESD 레벨이 감소되는 문제점이 있다.
도 12는 도 10에 도시된 실리콘 제어 정류기의 다른 예를 나타내는 평면도이다.
도 10 및 12를 참조하면, N형 플로팅 확산 영역(420), 제1 게이트(610), 제2 N형 도핑 영역(530), 및 제2 P형 도핑 영역(540)은 트랙 패턴(track pattern)으로 형성될 수 있다.
즉, 제2 N형 도핑 영역(530)은 제2 P형 도핑 영역(540)을 둘러싸도록 트랙 패턴으로 형성되고, 제1 게이트(610)는 제2 N형 도핑 영역(530)을 둘러싸도록 트랙 패턴으로 형성되고, N형 플로팅 확산 영역(420)은 제1 게이트(610)를 둘러싸도록 트랙 패턴으로 형성될 수 있다.
이 때, 도 10 및 12에 도시된 바와 같이, 제1 N형 드리프트 영역(310)의 경계는 트랙 패턴으로 형성되는 제1 게이트(610)의 중앙 지점에 상응할 수 있다.
따라서 ESD 이벤트 발생시, 도 11에서와 같은 전류 집중 현상이 발생하지 않고, 제2 패드(20)로부터 유입되는 전류는 N형 플로팅 확산 영역(420)으로부터 제2 N형 도핑 영역(530) 및 제2 P형 도핑 영역(540)으로 균일하게 흐를 수 있다.
따라서 실리콘 제어 정류기(1100b)의 ESD 레벨은 효과적으로 증가될 수 있다.
도 13은 도 1의 ESD 보호 장치에 포함되는 실리콘 제어 정류기의 또 다른 예를 나타내는 단면도이고, 도 14는 도 13에 도시된 실리콘 제어 정류기의 등가 회로를 나타내는 회로도이다.
도 13 및 14에 도시된 실리콘 제어 정류기(1100c)는 도 2에 도시된 실리콘 제어 정류기(1100a)에서 LDMOS 트랜지스터 기반의 다이오드(1110) 및 저항 소자(Rg)(1120)를 더 포함한다는 사항을 제외하고는 도 2에 도시된 실리콘 제어 정류기(1100a)와 동일하다. 따라서 중복되는 설명은 생략하고 차이점에 대해서만 설명한다.
도 13 및 14에는 LDMOS 트랜지스터 기반의 다이오드(1110)를 실리콘 제어 정류기(1100a)의 게이트 커플링(gate coupling)에 이용한 일 예가 도시된다.
도 13 및 14를 참조하면, 다이오드(1110)의 캐소드 전극(cathode electrode)(ECTH)은 제2 패드(20)에 전기적으로 연결되고, 다이오드(1110)의 애노드 전극(anode electrode)(EAN)은 제1 게이트(610)에 전기적으로 연결될 수 있다.
도 15는 도 13의 실리콘 제어 정류기에 포함되는 LDMOS 트랜지스터 기반의 다이오드의 일 예를 나타내는 단면도이다.
도 15를 참조하면, 다이오드(1110a)는 캐소드 전극(ECTH) 및 애노드 전극(EAN)을 포함할 수 있다. 여기서 전극이라 함은 도핑 영역들(580, 590)만을 포함하는 의미일 수도 있고, 도핑 영역들(580, 590)에 추가하여 수직 콘택들(721, 722, 723, 724) 및/또는 메탈 패턴들(8081, 809)을 포함하는 의미일 수도 있다. 하나의 전극은 실질적으로 등전위(equipotential)를 형성하는 하나 이상의 구조물을 포함할 수 있다.
캐소드 전극(ECTH)은 적어도 제3 게이트(N+)(630) 및 제3 N형 웰 영역(NWL)(370) 내에 형성되는 제5 N형 도핑 영역(N+)(590)을 포함할 수 있다. 애노드 전극(EAN)은 적어도 P형 드리프트 영역(PDFT)(360) 내에 형성되는 제4 P형 도핑 영역(580)을 포함할 수 있다. 도 16 및 17을 참조하여 후술하는 바와 같이, 본 발명의 실시예들에 따른 다이오드(1110a)는 LDMOS 트랜지스터를 기반으로 하는 구조를 가질 수 있다.
즉, LDMOS 트랜지스터의 디자인 룰(design rule)을 그대로 활용하고 LDMOS 트랜지스터의 기본 구조를 그대로 채용하되 LDMOS 트랜지스터의 일부 구조만을 변형하여 본 발명의 실시예들에 따른 다이오드(1110a)가 형성될 수 있다. 도 15에는 P형 LDMOS 트랜지스터의 기본 구조를 채용한 다이오드(1110a)가 도시되어 있다. 제3 게이트(630), 제3 N형 웰 영역(370), P형 드리프트 영역(360) 및 제4 P형 도핑 영역(580)은 상기 P형 LDMOS 트랜지스터와 동일한 구조를 가질 수 있다.
캐소드 전극(ECTH)에 포함되는 제3 게이트(630) 및 제5 N형 도핑 영역(590)은 수직 콘택들(721, 722, 723) 및 수직 콘택들(721, 722, 723)을 연결하는 메탈 패턴(808)을 통하여 전기적으로 연결될 수 있다. 수직 콘택들(721, 722, 723)은 층간 절연막(710)을 관통하는 비아(Via) 등으로 구현될 수 있다. 이 경우 제3 게이트(630) 및 제5 N형 도핑 영역(590)은 실질적으로 등전위를 형성할 수 있다. 제5 N형 도핑 영역(590)과 메탈 패턴(808)을 연결하는 수직 콘택의 개수 및 제3 게이트(630)와 메탈 패턴(808)을 연결하는 수직 콘택의 개수는 다양하게 변경될 수 있다.
일 실시예에 있어서, 제3 게이트(630)는 N형 불순물을 이용하여 도핑될 수 있다. 예를 들어, 캐소드 전극(ECTH)에 포함되는 제3 게이트(630) 및 제5 N형 도핑 영역(590)은 동일한 N형 불순물을 이용하여 동시에 도핑될 수 있다.
제3 게이트(630)와 제4 P형 도핑 영역(580) 사이의 P형 드리프트 영역(360) 내에 필드 산화막(595)이 형성될 수 있다. 필드 산화막(595)은 STI(shallow trench isolation) 공정 등을 통하여 형성될 수 있고, 고전압이 인가되는 제3 게이트(630)와 제4 P형 도핑 영역(580)을 이격시키는 역할을 할 수 있다.
일 실시예에 있어서, 제3 N형 웰 영역(370)의 일부와 P형 드리프트 영역(360)의 일부의 상부 표면에 산화막(603)을 형성하고, 산화막(603)의 상부에 폴리실리콘 막을 증착한 후 패터닝하여 제3 게이트(630)를 형성할 수 있다. 제3 게이트(630)는 금속 또는 금속과 폴리실리콘의 조합 등 다양한 도전 물질을 이용하여 구현될 수 있다. 제3 게이트(630)의 측벽에 측벽 산화물이 추가적으로 형성될 수 있다.
다이오드(1110a)는 반도체 기판(PSUB)(30)을 이용하여 형성될 수 있다. 일 실시예에 있어서, 다이오드(1110a)는 도 2의 실리콘 제어 정류기(1100a)와 동일한 반도체 기판(30) 상에 형성되어 실리콘 제어 정류기(1100c)를 구현할 수 있다.
반도체 기판(30)의 상부에 N형 매립 층(NBL)(110)이 형성되고, N형 매립 층(110)의 상부에 N형 에피택셜 층(NEPI)(210)이 형성될 수 있다. 제3 N형 웰 영역(370) 및 P형 드리프트 영역(360)은 N형 에피택셜 층(210) 내에 형성될 수 있다.
도 16은 P형 LDMOS 트랜지스터의 구조를 나타내는 단면도이고, 도 17은 도 16의 P형 LDMOS 트랜지스터의 등가 회로를 나타내는 회로도이다.
도 16 및 17을 참조하면, P형 LDMOS 트랜지스터(1111)는 웰 바이어스 전극(EWB), 소스 전극(ES), 게이트 전극(EG) 및 드레인 전극(ED)을 포함할 수 있다.
웰 바이어스 전극(EWB)은 적어도 제3 N형 웰 영역(370) 내에 형성되는 웰 바이어스 영역(596)을 포함하고, 소스 전극(ES)은 적어도 제3 N형 웰 영역(370) 내에 형성되는 소스 영역(598)을 포함할 수 있다. 게이트 전극(EG)은 적어도 제4 게이트(GPOLY)(632)를 포함하고, 드레인 전극(ED)은 적어도 P형 드리프트 영역(360) 내에 형성되는 드레인 영역(580)을 포함할 수 있다.
도 15와 16을 비교하면, 다이오드(1110a)의 제4 P형 도핑 영역(580)은 P형 LDMOS 트랜지스터(1111)의 드레인 영역(580)을 그대로 이용하고, 다이오드(1110a)의 제5 N형 도핑 영역(590)은 P형 LDMOS 트랜지스터(1111)의 소스 영역(598)을 제거하고 제3 N형 웰 영역(370)에 바이어스 전압을 인가하기 위한 웰 바이어스 영역(596)을 확장하여 형성될 수 있다.
P형 LDMOS 트랜지스터(1111)에서, 웰 바이어스 영역(596), 소스 영역(598) 및 제4 게이트(632)는 반드시 전기적으로 연결될 필요는 없으므로 수직 콘택들(721, 722, 723)은 별개의 금속 패턴들(811, 812, 813)에 각각 연결될 수 있다. 한편, 드레인 영역(580)은 수직 콘택(724) 및 금속 패턴(814)과 함께 드레인 전극(ED)을 형성할 수 있다.
도 15 내지 17을 참조하여 상술한 바와 같이, LDMOS 트랜지스터 기반의 다이오드(1110a)는 LDMOS 공정의 디자인 룰(design rule) 및 기본 구조를 그대로 활용하여 용이하게 구현될 수 있으며, LDMOS 트랜지스터와 같은 높은 항복 전압을 가질 수 있다.
도 18은 도 13의 실리콘 제어 정류기에 포함되는 LDMOS 트랜지스터 기반의 다이오드의 다른 예를 나타내는 단면도이다.
도 18의 다이오드(1110b)는 도 15의 다이오드(1110a)의 구조와 거의 동일하므로 중복되는 설명은 생략하고 차이점에 대해서만 설명한다.
도 18을 참조하면, 다이오드(1110b)는 N형 에피택셜 층(210) 내에 형성되는 제3 P형 웰 영역(PWL)(380)을 더 포함할 수 있다. P형 드리프트 영역(360)은 제3 P형 웰 영역(380) 내에 형성될 수 있다. 일 실시예에 있어서, 제3 P형 웰 영역(380)의 불순물 농도는 P형 드리프트 영역(360)의 불순물 농도보다 낮을 수 있다.
도 18에 도시된 다이오드(1110b)는 제3 P형 웰 영역(380)을 더 포함함으로써, 도 18의 다이오드(1110b)의 항복 전압은 도 15의 다이오드(1110a)의 항복 전압보다 증가될 수 있다.
다시 도 13 및 14를 참조하면, 저항 소자(1120)는 제1 게이트(610)와 중간 노드(NM) 사이에 전기적으로 연결될 수 있다. 저항 소자(1120)는 게이트를 형성하기 위한 폴리실리콘을 이용하여 구현될 수도 있고, 수동 저항 소자로 구현될 수도 있다.
도 13 및 14에 도시된 바와 같이, 다이오드(1110) 및 저항 소자(1120)를 통해 실리콘 제어 정류기(1100c)는 게이트 커플링 스킴(gate coupling scheme)을 구현할 수 있다.
따라서 ESD 이벤트가 발생하여 다이오드(1110)의 항복 전압보다 낮은 전압이 제2 패드(20)에 인가되는 경우, 다이오드(1110)는 캐소드 전극(ECTH)과 애노드 전극(EAN) 사이의 커패시턴스, 즉 정션 커패시터 성분에 의해 유도된 전압을 제1 게이트(610)에 인가할 수 있다. 따라서 다이오드(1110) 및 저항 소자(1120)를 통한 게이트 커플링으로 인해 실리콘 제어 정류기(1100c)의 트리거링 전압은 감소될 수 있다. 따라서 실리콘 제어 정류기(1100c)는 ESD 이벤트 초기부터 턴온되어 제2 패드(20)를 통해 유입되는 다량의 양전하를 효과적으로 방전시킬 수 있다.
한편, 다이오드(1110)의 항복 전압보다 높은 전압이 제2 패드(20)에 인가되는 경우, 다이오드(1110)는 브레이크다운 동작에 의해 역방향 턴온(reverse turn-on)되므로, 다이오드(1110)의 역방향 턴온 상태 저항과 저항 소자(1120)의 저항에 의해 분배된 전압이 제1 게이트(610)에 인가될 수 있다. 따라서 ESD 이벤트 동안 실리콘 제어 정류기(1100c)의 게이트 커플링은 가속화되어 작은 턴온 상태 저항을 유지할 수 있다.
도 19는 본 발명의 다른 실시예에 따른 ESD 보호 장치를 나타내는 블록도이다.
도 19에 도시된 ESD 보호 장치(2000)는 도 1에 도시된 ESD 보호 장치(1000)에서 션팅(shunting) 다이오드(1300)를 더 포함한다는 사항을 제외하고는 도 1에 도시된 ESD 보호 장치(1000)와 동일하다. 따라서 중복되는 설명은 생략하고 차이점에 대해서만 설명한다.
도 19를 참조하면, ESD 보호 장치(2000)는 제1 패드(10)와 제2 패드(20) 사이에 연결되는 션팅 다이오드(1300)를 더 포함할 수 있다. 션팅 다이오드(1300)는 제1 패드(10)에 연결되는 애노드 전극(EAN) 및 제2 패드(20)에 연결되는 캐소드 전극(ECTH)을 포함할 수 있다.
션팅 다이오드(1300)는 도 13의 실리콘 제어 정류기(1100c)에 포함되는 LDMOS 트랜지스터 기반의 다이오드(1110)와 동일한 구성을 가질 수 있다. 즉, 션팅 다이오드(1300)는 도 15에 도시된 LDMOS 트랜지스터 기반의 다이오드(1110a) 및 도 18에 도시된 LDMOS 트랜지스터 기반의 다이오드(1110b) 중의 하나로 구현될 수 있다.
도 15에 도시된 LDMOS 트랜지스터 기반의 다이오드(1110a) 및 도 18에 도시된 LDMOS 트랜지스터 기반의 다이오드(1110b)의 구성 및 동작에 대해서는 도 15 내지 18을 참조하여 상세히 설명하였으므로, 여기서는 션팅 다이오드(1300)에 대한 상세한 설명은 생략한다.
도 1의 ESD 보호 장치(1000)가 ESD 이벤트로 인해 턴온되는 경우, 제1 패드(10)와 제2 패드(20) 사이에 나타나는 ESD 보호 장치(1000)의 턴온 저항은 실리콘 제어 정류기(1100)의 턴온 저항 및 N형 LDMOS 트랜지스터(1200)의 턴온 저항의 합에 상응할 수 있다.
이에 반해, 도 15의 ESD 보호 장치(2000)는 제1 패드(10)와 제2 패드(20) 사이에 연결되는 션팅 다이오드(1300)를 포함하므로, ESD 보호 장치(2000)가 ESD 이벤트로 인해 턴온되는 경우, 제1 패드(10)와 제2 패드(20) 사이에 나타나는 ESD 보호 장치(2000)의 턴온 저항은 ESD 보호 장치(1000)의 턴온 저항보다 감소될 수 있다.
따라서 ESD 보호 장치(2000)의 ESD 성능은 보다 향상될 수 있다.
도 20은 본 발명의 일 실시예에 따른 전자 장치를 나타내는 블록도이다.
도 20을 참조하면, 전자 장치(3000)는 기능 블록(3100) 및 ESD 보호 장치(3200)를 포함한다.
기능 블록(3100)은 전원 전압(VDD)에 연결되는 전원 패드(VDD_P) 및 접지 전압(GND)에 연결되는 접지 패드(GND_P) 사이에 연결된다. 기능 블록(3100)은 전원 전압(VDD)을 사용하여 동작한다. 예를 들어, 기능 블록(3100)은 어플리케이션 프로세서, 데이터 입출력 회로, 로직 회로, 메모리 장치, 및 전력 관리 칩(Power Management Integrated Circuit; PMIC) 중의 적어도 하나를 포함할 수 있다.
ESD 보호 장치(3200)는 전원 패드(VDD_P) 및 접지 패드(GND_P) 사이에 연결된다. ESD 보호 장치(3200)는 ESD 이벤트가 발생하여 전원 패드(VDD_P)를 통해 다량의 양전하가 유입되는 경우 턴온되어 상기 양전하를 접지 패드(GND_P)로 방전(discharge)시킬 수 있다.
ESD 보호 장치(3200)는 도 1에 도시된 ESD 보호 장치(1000) 및 도 19에 도시된 ESD 보호 장치(2000) 중의 하나로 구현될 수 있다.
도 1에 도시된 ESD 보호 장치(1000) 및 도 19에 도시된 ESD 보호 장치(2000)의 구성 및 동작에 대해서는 도 1 내지 19를 참조하여 상세히 설명하였으므로, 여기서는 ESD 보호 장치(3200)에 대한 상세한 설명은 생략한다.
실시예에 따라, 전자 장치(3000)는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 랩탑 컴퓨터(laptop computer) 등과 같은 임의의 전자 시스템일 수 있다.
도 21은 본 발명의 다른 실시예에 따른 전자 장치를 나타내는 블록도이다.
도 21을 참조하명, 전자 장치(4000)는 기능 블록(4100) 및 ESD 보호 장치(4200)를 포함한다.
기능 블록(4100)은 전원 전압(VDD)에 연결되는 전원 패드(VDD_P), 접지 전압(GND)에 연결되는 접지 패드(GND_P), 및 데이터 입출력 패드(I/O_P) 사이에 연결된다. 기능 블록(4100)은 전원 전압(VDD)을 사용하여 데이터 입출력 패드(I/O_P)를 통해 데이터(DQ)를 송수신한다. 예를 들어, 기능 블록(4100)은 어플리케이션 프로세서, 데이터 입출력 회로, 로직 회로, 메모리 장치, 및 전력 관리 칩(Power Management Integrated Circuit; PMIC) 중의 적어도 하나를 포함할 수 있다.
ESD 보호 장치(4200)는 데이터 입출력 패드(I/O_P) 및 접지 패드(GND_P) 사이에 연결된다. ESD 보호 장치(4200)는 ESD 이벤트가 발생하여 데이터 입출력 패드(I/O_P)를 통해 다량의 양전하가 유입되는 경우 턴온되어 상기 양전하를 접지 패드(GND_P)로 방전(discharge)시킬 수 있다.
ESD 보호 장치(4200)는 도 1에 도시된 ESD 보호 장치(1000) 및 도 19에 도시된 ESD 보호 장치(2000) 중의 하나로 구현될 수 있다.
도 1에 도시된 ESD 보호 장치(1000) 및 도 19에 도시된 ESD 보호 장치(2000)의 구성 및 동작에 대해서는 도 1 내지 19를 참조하여 상세히 설명하였으므로, 여기서는 ESD 보호 장치(4200)에 대한 상세한 설명은 생략한다.
실시예에 따라, 전자 장치(800)는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 랩탑 컴퓨터(laptop computer) 등과 같은 임의의 전자 시스템일 수 있다.
본 발명은 정전기 방전(Electrostatic Discharge; ESD) 보호 장치를 구비하는 임의의 전자 장치에 유용하게 이용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 랩톱 컴퓨터(laptop computer) 등에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1000, 2000: 정전기 방전 보호 장치
1100: 실리콘 제어 정류기
1200: N형 LDMOS 트랜지스터
1300: 션팅(shunting) 다이오드
3000, 4000: 전자 장치

Claims (20)

  1. 제1 전압이 인가되는 제1 패드에 공통으로 연결되는 소스 전극, 게이트 전극, 및 웰 바이어스 전극과 중간 노드에 연결되는 드레인 전극을 포함하는 N형 LDMOS(Lateral double Diffused Metal Oxide Semiconductor) 트랜지스터; 및
    상기 제1 전압 보다 높은 제2 전압이 인가되는 제2 패드와 상기 중간 노드 사이에 연결되는 실리콘 제어 정류기(Silicon Controlled Rectifier; SCR)를 포함하는 정전기 방전(Electrostatic Discharge; ESD) 보호 장치.
  2. 제1 항에 있어서, 상기 실리콘 제어 정류기는 기생적으로 형성되는 PNP 바이폴라 접합 트랜지스터(Bipolar Junction Transistor; BJT)의 베이스에 상응하는 N형 드리프트 영역 내에 형성되고, 전기적으로 플로팅되는 N형 플로팅 확산(Floating Diffusion) 영역을 포함하는 정전기 방전 보호 장치.
  3. 제2 항에 있어서, 상기 N형 플로팅 확산 영역의 불순물 농도는 상기 N형 드리프트 영역의 불순물 농도보다 높은 정전기 방전 보호 장치.
  4. 제1 항에 있어서, 상기 실리콘 제어 정류기는,
    N형 드리프트 영역;
    상기 N형 드리프트 영역과 접하도록 형성되는 P형 바디 영역;
    상기 N형 드리프트 영역 내에 형성되는 제1 N형 웰 영역;
    상기 N형 드리프트 영역 내에 상기 제1 N형 웰 영역과 이격되어 형성되는 N형 플로팅 확산 영역;
    상기 제1 N형 웰 영역 내에 형성되는 제1 N형 도핑 영역;
    상기 N형 드리프트 영역 내에서 상기 제1 N형 웰 영역과 상기 N형 플로팅 확산 영역 사이에 형성되는 제1 P형 도핑 영역;
    상기 P형 바디 영역 내에 형성되는 제2 N형 도핑 영역; 및
    상기 P형 바디 영역 내에 형성되는 제2 P형 도핑 영역을 포함하고,
    상기 제1 N형 도핑 영역 및 상기 제1 P형 도핑 영역은 상기 제2 패드에 전기적으로 연결되고, 상기 제2 N형 도핑 영역 및 상기 제2 P형 도핑 영역은 상기 중간 노드에 전기적으로 연결되고, 상기 N형 플로팅 확산 영역은 전기적으로 플로팅되는 정전기 방전 보호 장치.
  5. 제4 항에 있어서, 상기 N형 플로팅 확산 영역은 상기 제1 N형 웰 영역으로부터 상기 P형 바디 영역 방향으로 상기 제1 N형 웰 영역과 이격되어 형성되는 정전기 방전 보호 장치.
  6. 제4 항에 있어서, 상기 제2 N형 도핑 영역은 상기 제2 P형 도핑 영역과 접하도록 형성되는 정전기 방전 보호 장치.
  7. 제4 항에 있어서, 상기 제1 N형 웰 영역과 상기 N형 플로팅 확산 영역은 동일한 N형 불순물을 이용하여 동시에 도핑되는 정전기 방전 보호 장치.
  8. 제4 항에 있어서, 상기 실리콘 제어 정류기는,
    상기 N형 플로팅 확산 영역과 상기 제2 N형 도핑 영역 사이에서 상기 N형 드리프트 영역과 상기 P형 바디 영역의 경계 영역의 상부에 형성되고, 상기 중간 노드에 전기적으로 연결되는 제1 게이트를 더 포함하는 정전기 방전 보호 장치.
  9. 제8 항에 있어서, 상기 제2 N형 도핑 영역은 상기 제2 P형 도핑 영역을 둘러싸도록 트랙 패턴으로 형성되는 정전기 방전 보호 장치.
  10. 제9 항에 있어서, 상기 제1 게이트는 상기 제2 N형 도핑 영역을 둘러싸도록 트랙 패턴으로 형성되는 정전기 방전 보호 장치.
  11. 제10 항에 있어서, 상기 N형 플로팅 확산 영역은 상기 제1 게이트를 둘러싸도록 트랙 패턴으로 형성되는 정전기 방전 보호 장치.
  12. 제8 항에 있어서, 상기 실리콘 제어 정류기는,
    P형 LDMOS 트랜지스터의 제2 게이트 및 상기 P형 LDMOS 트랜지스터의 제2 N형 웰 영역 내에 형성되는 제3 N형 도핑 영역을 포함하는 캐소드 전극, 및 상기 P형 LDMOS 트랜지스터의 P형 드리프트 영역 내에 형성되는 제3 P형 도핑 영역을 포함하는 애노드 전극을 포함하고, 상기 캐소드 전극이 상기 제2 패드에 전기적으로 연결되고 상기 애노드 전극이 상기 제1 게이트와 전기적으로 연결되는 LDMOS 트랜지스터 기반의 다이오드; 및
    상기 제1 게이트와 상기 중간 노드 사이에 연결되는 저항 소자를 더 포함하는 정전기 방전 보호 장치.
  13. 제12 항에 있어서, 상기 제2 게이트는 N형 불순물을 이용하여 도핑되는 정전기 방전 보호 장치.
  14. 제12 항에 있어서, 상기 제2 게이트 및 상기 제3 N형 도핑 영역은 동일한 N형 불순물을 이용하여 동시에 도핑되는 정전기 방전 보호 장치.
  15. 제12 항에 있어서, 상기 제3 P형 도핑 영역은 상기 P형 LDMOS 트랜지스터의 드레인 영역을 그대로 이용하고,
    상기 제3 N형 도핑 영역은 상기 P형 LDMOS 트랜지스터의 소스 영역을 제거하고 상기 제2 N형 웰 영역의 웰 바이어스 영역을 확장한 것에 상응하는 정전기 방전 보호 장치.
  16. 제1 항에 있어서, 상기 N형 LDMOS 트랜지스터의 상기 소스 전극은 P형 웰 영역 내에 형성되는 제1 N형 도핑 영역을 포함하고,
    상기 N형 LDMOS 트랜지스터의 상기 웰 바이어스 전극은 상기 P형 웰 영역 내에 형성되는 P형 도핑 영역을 포함하고,
    상기 N형 LDMOS 트랜지스터의 상기 드레인 전극은 N형 드리프트 영역 내에 형성되는 제2 N형 도핑 영역을 포함하고,
    상기 N형 LDMOS 트랜지스터의 상기 게이트 전극은 상기 P형 웰 영역의 일부와 상기 N형 드리프트 영역의 일부의 상부에 형성되는 게이트를 포함하는 정전기 방전 보호 장치.
  17. 제1 항에 있어서,
    상기 제1 패드에 연결되는 애노드 전극 및 상기 제2 패드에 연결되는 캐소드 전극을 포함하는 션팅(shunting) 다이오드를 더 포함하는 정전기 방전 보호 장치.
  18. 제17 항에 있어서, 상기 션팅 다이오드의 상기 캐소드 전극은 P형 LDMOS 트랜지스터의 게이트 및 상기 P형 LDMOS 트랜지스터의 N형 웰 영역 내에 형성되는 N형 도핑 영역을 포함하고,
    상기 션팅 다이오드의 상기 애노드 전극은 상기 P형 LDMOS 트랜지스터의 P형 드리프트 영역 내에 형성되는 P형 도핑 영역을 포함하는 정전기 방전 보호 장치.
  19. 전원 전압에 연결되는 전원 패드 및 접지 전압에 연결되는 접지 패드 사이에 연결되고, 상기 전원 전압을 사용하여 동작하는 기능 블록; 및
    상기 전원 패드 및 상기 접지 패드 사이에 연결되는 정전기 방전 보호 장치를 포함하고,
    상기 정전기 방전 보호 장치는,
    상기 접지 패드에 공통으로 연결되는 소스 전극, 게이트 전극, 및 웰 바이어스 전극과 중간 노드에 연결되는 드레인 전극을 포함하는 N형 LDMOS 트랜지스터; 및
    상기 전원 패드와 상기 중간 노드 사이에 연결되는 실리콘 제어 정류기를 포함하는 전자 장치.
  20. 전원 전압에 연결되는 전원 패드, 접지 전압에 연결되는 접지 패드 및 데이터 입출력 패드 사이에 연결되고, 상기 전원 전압을 사용하여 상기 데이터 입출력 패드를 통해 데이터를 송수신하는 기능 블록; 및
    상기 데이터 입출력 패드 및 상기 접지 패드 사이에 연결되는 정전기 방전 보호 장치를 포함하고,
    상기 정전기 방전 보호 장치는,
    상기 접지 패드에 공통으로 연결되는 소스 전극, 게이트 전극, 및 웰 바이어스 전극과 중간 노드에 연결되는 드레인 전극을 포함하는 N형 LDMOS 트랜지스터; 및
    상기 데이터 입출력 패드와 상기 중간 노드 사이에 연결되는 실리콘 제어 정류기를 포함하는 전자 장치.
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107611121B (zh) * 2016-07-11 2020-12-29 联华电子股份有限公司 用于静电放电保护的半导体结构
CN108364945B (zh) * 2018-01-19 2020-08-04 湖南师范大学 一种提高维持电压的双栅栅控静电释放器件及其制作方法
CN108538830A (zh) * 2018-03-30 2018-09-14 电子科技大学 高压esd防护器件
TWI652768B (zh) 2018-05-24 2019-03-01 台灣類比科技股份有限公司 高靜電放電耐受力之靜電保護元件佈局結構
TWI659539B (zh) * 2018-06-28 2019-05-11 立錡科技股份有限公司 高壓元件及其製造方法
CN110690267B (zh) * 2018-07-06 2023-03-24 立锜科技股份有限公司 高压元件及其制造方法
CN109148438B (zh) * 2018-07-26 2020-09-25 上海华虹宏力半导体制造有限公司 高压静电保护器件及等效电路
US10529704B1 (en) * 2018-10-01 2020-01-07 Globalfoundries Inc. Auxiliary gate antenna diodes
CN111415928B (zh) * 2019-01-04 2022-12-02 世界先进积体电路股份有限公司 静电放电保护装置
TWI694583B (zh) * 2019-03-21 2020-05-21 旺宏電子股份有限公司 靜電放電保護元件
US11545481B2 (en) * 2019-04-02 2023-01-03 Vanguard International Semiconductor Corporation Electrostatic discharge protection devices
US11335674B2 (en) 2019-06-27 2022-05-17 Globalfoundries U.S. Inc. Diode triggered silicon controlled rectifier (SCR) with hybrid diodes
TWI714297B (zh) * 2019-10-05 2020-12-21 旺宏電子股份有限公司 靜電放電保護裝置
US11430881B2 (en) * 2020-03-05 2022-08-30 Globalfoundries U.S. Inc. Diode triggered compact silicon controlled rectifier
CN111524884B (zh) * 2020-04-15 2022-10-11 电子科技大学 一种用于高压esd保护的改进型ldmos-scr器件
CN111584481B (zh) * 2020-05-12 2023-06-23 杰华特微电子股份有限公司 用于静电防护的晶体管结构及其制造方法
US11430888B2 (en) 2020-07-02 2022-08-30 Micron Technology, Inc. Integrated assemblies having transistors configured for high-voltage applications
KR20220004487A (ko) * 2020-07-03 2022-01-11 에스케이하이닉스 시스템아이씨 주식회사 낮은 트리거 전압을 갖는 정전기 방전 보호 소자
CN111799257B (zh) * 2020-07-17 2023-05-12 上海华力微电子有限公司 提升高压集成电路防负电流闩锁能力的保护环及实现方法
US11908895B2 (en) 2021-01-21 2024-02-20 Samsung Electronics Co., Ltd. Electrostatic discharge protection device
CN113053874B (zh) * 2021-03-16 2022-08-02 中国电子科技集团公司第五十八研究所 一种抗辐射高压esd半导体器件
KR102383641B1 (ko) * 2021-04-28 2022-04-08 주식회사 키파운드리 실리콘 제어 정류기 기반 esd 보호 소자
US20230017089A1 (en) * 2021-07-16 2023-01-19 Changxin Memory Technologies, Inc. Electrostatic discharge protection device
US11990466B2 (en) * 2021-10-14 2024-05-21 Globalfoundries Singapore Pte. Ltd. High voltage electrostatic devices
CN114927573A (zh) * 2022-05-06 2022-08-19 重庆安派芯成微电子有限公司 具有变掺杂漂移区的ldmos器件
US12507486B2 (en) 2022-09-15 2025-12-23 Globalfoundries U.S. Inc. Vertically integrated SCR structure with SOI-based raised trigger element
US12342629B2 (en) * 2022-12-27 2025-06-24 Vanguard International Semiconductor Corporation Electrostatic discharge protection device
TWI843628B (zh) * 2023-07-13 2024-05-21 世界先進積體電路股份有限公司 靜電放電保護裝置及電晶體結構
CN118073425B (zh) * 2024-04-24 2024-12-13 北京智芯微电子科技有限公司 抗电磁环境干扰高可靠ldmos静电泄放器件、制备方法及芯片
US12336302B1 (en) * 2024-05-03 2025-06-17 Globalfoundries U.S. Inc. Vertical device triggered silicon control rectifier

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012146978A (ja) 2011-01-12 2012-08-02 Samsung Electronics Co Ltd 半導体装置及びその製造方法
JP2014146791A (ja) 2013-01-25 2014-08-14 Samsung Electronics Co Ltd Ｌｄｍｏｓトランジスタに基づくダイオード及びそれを含む静電気放電保護回路

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6016002A (en) 1996-12-20 2000-01-18 Texas Instruments Incorporated Stacked silicon-controlled rectifier having a low voltage trigger and adjustable holding voltage for ESD protection
US6144070A (en) * 1997-08-29 2000-11-07 Texas Instruments Incorporated High breakdown-voltage transistor with electrostatic discharge protection
US6137140A (en) * 1997-11-26 2000-10-24 Texas Instruments Incorporated Integrated SCR-LDMOS power device
KR100320676B1 (ko) 1999-06-04 2002-01-17 곽정소 사이리스터 소자
US6365940B1 (en) * 1999-12-21 2002-04-02 Texas Instruments Incorporated High voltage trigger remote-cathode SCR
TWI231035B (en) * 2004-02-13 2005-04-11 Vanguard Int Semiconduct Corp High voltage ESD protection device having gap structure
US7414287B2 (en) * 2005-02-21 2008-08-19 Texas Instruments Incorporated System and method for making a LDMOS device with electrostatic discharge protection
US7800127B1 (en) * 2006-08-14 2010-09-21 National Semiconductor Corporation ESD protection device with controllable triggering characteristics using driver circuit related to power supply
US7719026B2 (en) 2007-04-11 2010-05-18 Fairchild Semiconductor Corporation Un-assisted, low-trigger and high-holding voltage SCR
US7842971B2 (en) 2008-02-22 2010-11-30 Intersil Americas Inc. Silicon-controlled rectifier (SCR) device for high-voltage electrostatic discharge (ESD) applications
KR101489328B1 (ko) 2008-03-13 2015-02-06 페어차일드코리아반도체 주식회사 높은 홀딩 전압을 갖는 스택형 실리콘 제어 정류기를구비한 정전기 방전 보호소자
US7838924B2 (en) * 2008-04-23 2010-11-23 Texas Instruments Incorporated MOS device with substrate potential elevation
US8283727B1 (en) * 2008-05-02 2012-10-09 Cypress Semiconductor Corporation Circuit with electrostatic discharge protection
KR101031799B1 (ko) * 2009-05-28 2011-04-29 주식회사 바우압텍 정전기 방전 보호 소자
US8503140B2 (en) 2010-10-05 2013-08-06 International Business Machines Corporation Bi-directional back-to-back stacked SCR for high-voltage pin ESD protection, methods of manufacture and design structures
KR101806832B1 (ko) 2011-12-28 2017-12-11 에스케이하이닉스 주식회사 정전 방전 보호 소자
KR101834520B1 (ko) 2012-04-25 2018-03-06 에스케이하이닉스 주식회사 정전 방전 보호 소자
US9099523B2 (en) * 2012-11-02 2015-08-04 Texas Instruments Incorporated ESD protection circuit with isolated SCR for negative voltage operation
KR101476005B1 (ko) 2012-12-03 2014-12-23 단국대학교 산학협력단 Esd 보호회로
US9082620B1 (en) * 2014-01-08 2015-07-14 Macronix International Co., Ltd. Semiconductor device
US9343567B2 (en) * 2014-08-08 2016-05-17 United Microelectronics Corp. Semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012146978A (ja) 2011-01-12 2012-08-02 Samsung Electronics Co Ltd 半導体装置及びその製造方法
JP2014146791A (ja) 2013-01-25 2014-08-14 Samsung Electronics Co Ltd Ｌｄｍｏｓトランジスタに基づくダイオード及びそれを含む静電気放電保護回路

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