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KR102303300B1 - 반도체 장치 - Google Patents

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KR102303300B1
KR102303300B1 KR1020170098997A KR20170098997A KR102303300B1 KR 102303300 B1 KR102303300 B1 KR 102303300B1 KR 1020170098997 A KR1020170098997 A KR 1020170098997A KR 20170098997 A KR20170098997 A KR 20170098997A KR 102303300 B1 KR102303300 B1 KR 102303300B1
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fin
gate
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김대근
김수민
박세완
이지호
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삼성전자주식회사
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Abstract

반도체 장치가 제공된다. 반도체 장치는, 핀형 패턴, 상기 핀형 패턴의 측벽의 일부 상에 배치된 필드 절연막, 및 상기 핀형 패턴 및 상기 필드 절연막 상에, 상기 핀형 패턴과 교차하는 게이트 전극을 포함하고, 상기 필드 절연막 상의 상기 게이트 전극은, 상기 필드 절연막 상에 순차적으로 배치되는 제1 부분, 제2 부분 및 제3 부분을 포함하고, 상기 제1 부분의 폭은 상기 필드 절연막으로부터 멀어짐에 따라 증가하고, 상기 제2 부분의 폭은 상기 필드 절연막으로부터 멀어짐에 따라 감소하고, 상기 제3 부분의 폭은 상기 필드 절연막으로부터 멀어짐에 따라 증가하거나 실질적으로 일정하다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 멀티 게이트 트랜지스터에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 성능 및 제품 신뢰성이 개선된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 핀형 패턴, 핀형 패턴의 측벽의 일부 상에 배치된 필드 절연막, 및 핀형 패턴 및 필드 절연막 상에, 핀형 패턴과 교차하는 게이트 전극을 포함하고, 필드 절연막 상의 게이트 전극은, 필드 절연막 상에 순차적으로 배치되는 제1 부분, 제2 부분 및 제3 부분을 포함하고, 제1 부분의 폭은 필드 절연막으로부터 멀어짐에 따라 증가하고, 제2 부분의 폭은 필드 절연막으로부터 멀어짐에 따라 감소하고, 제3 부분의 폭은 필드 절연막으로부터 멀어짐에 따라 증가하거나 실질적으로 일정하다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 제1 방향을 따라 연장되는 핀형 패턴, 핀형 패턴의 측벽의 일부 상에 배치된 필드 절연막, 핀형 패턴 및 필드 절연막 상에, 제1 방향과 교차하는 제2 방향을 따라 연장되며 제2 방향과 교차하는 단면이 삼각 플라스크 형상을 갖는 트렌치를 포함하는 층간 절연막, 트렌치의 측벽을 따라 연장되는 게이트 스페이서, 게이트 스페이서 상에, 게이트 스페이서의 측벽 및 트렌치의 바닥면을 따라 연장되는 게이트 절연막, 및 게이트 절연막 상에, 트렌치를 채우는 게이트 전극을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 제1 방향을 따라 연장되는 핀형 패턴, 핀형 패턴의 측벽의 일부 상에 배치된 필드 절연막, 및 필드 절연막 상에, 제1 방향과 교차하는 제2 방향을 따라 연장되는 게이트 전극을 포함하고, 제2 방향과 교차하는 게이트 전극의 단면은 삼각 플라스크 형상을 갖고, 게이트 전극의 측벽은 마루(crest)를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2는 도 1의 A-A'을 따라 절단한 단면도이다.
도 3a 및 도 3b는 도 1의 B-B'을 따라 절단한 예시적인 단면도들이다.
도 4는 도 3a의 영역(R)을 확대한 확대도이다.
도 5는 도 1의 C-C'을 따라 절단한 단면도이다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 효과를 설명하기 위한 도면이다.
도 7은 도 6의 D-D'을 따라 절단한 단면도이다.
도 8은 도 6의 E-E'을 따라 절단한 단면도이다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 10은 도 9의 F-F'을 따라 절단한 단면도이다.
도 11은 도 9의 G-G'을 따라 절단한 단면도이다.
도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 13은 도 12의 H-H'을 따라 절단한 단면도이다.
도 14는 도 12의 I-I'을 따라 절단한 단면도이다.
도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 16은 도 15의 J-J'을 따라 절단한 단면도이다.
도 17은 도 15의 K-K'을 따라 절단한 단면도이다.
도 18은 도 15의 L-L'을 따라 절단한 단면도이다.
도 19는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 20은 도 19의 M-M'을 따라 절단한 단면도이다.
도 21은 도 19의 N-N'을 따라 절단한 단면도이다.
이하에서, 도 1 내지 도 5를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 2는 도 1의 A-A'을 따라 절단한 단면도이다. 도 3a 및 도 3b는 도 1의 B-B'을 따라 절단한 예시적인 단면도들이다. 도 4는 도 3a 및 도 3b의 영역(R)을 확대한 확대도이다. 도 5는 도 1의 C-C'을 따라 절단한 단면도이다.
도 1 내지 도 5를 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는 기판(100), 핀형 패턴(F), 필드 절연막(110), 제1 게이트 구조체(GS1) 및 에피택셜 패턴(150)을 포함한다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수도 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
핀형 패턴(F)은, 기판(100) 상으로부터 돌출되어 길게 연장될 수 있다. 예를 들어, 도 1에 도시된 것처럼, 핀형 패턴(F)은 제1 방향(X)을 따라 길게 연장될 수 있다. 구체적으로, 핀형 패턴(F)은 각각 단변과 장변을 가질 수 있다. 도 1에서, 핀형 패턴(F)의 단변은 제2 방향(Y)을 따라 연장되고, 핀형 패턴(F)의 장변은 제1 방향(X)을 따라 연장되는 것으로 도시된다.
핀형 패턴(F)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다. 핀형 패턴(F)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 핀형 패턴(F)은 화합물 반도체, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
핀형 패턴(F)이 IV-IV족 화합물 반도체를 포함하는 경우를 예로 들면, 핀형 패턴(F)은 탄소(C), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물을 포함할 수 있다. 핀형 패턴(F)이 III-V족 화합물 반도체를 포함하는 경우를 예로 들면, 핀형 패턴(F)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나를 포함할 수 있다. 몇몇 실시예에 따른 반도체 장치에서, 핀형 패턴(F)은 실리콘을 포함하는 실리콘 핀형 패턴인 것으로 설명한다.
핀형 패턴(F)은 제1 게이트 전극(120)을 포함하는 트랜지스터의 채널 영역에 포함될 수 있다. 본 명세서에서, 제1 게이트 전극(120)을 포함하는 트랜지스터의 채널 영역은 핀형 패턴(F)을 포함하는 것으로 설명되지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 게이트 전극(120)을 포함하는 트랜지스터의 채널 영역은 나노 와이어 패턴, 나노 시트 패턴 등을 포함할 수도 있다.
필드 절연막(110)은, 기판(100) 상에서 핀형 패턴(F)의 측벽의 일부를 덮을 수 있다. 도 1에서, 필드 절연막(110)의 상면은 핀형 패턴(F)의 상면의 일부와 동일 평면 상에 배치되는 것으로 도시되지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 핀형 패턴(F)의 상면의 일부는 필드 절연막(110)보다 위로 돌출될 수도 있다.
필드 절연막(110)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 적어도 하나를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 게이트 구조체(GS1)는, 핀형 패턴(F) 상에서, 핀형 패턴(F)과 교차하도록 형성될 수 있다. 예를 들어, 제1 게이트 구조체(GS1)는, 핀형 패턴(F) 상에서 제2 방향(Y)을 따라 길게 연장될 수 있다.
제1 게이트 구조체(GS1)는 제1 게이트 전극(120), 제1 게이트 절연막(130) 및 제1 게이트 스페이서(140)를 포함할 수 있다.
도 3a 및 도 3b에 도시된 것처럼, 필드 절연막(110) 상의 제1 게이트 전극(120)은 삼각 플라스크 형상을 가질 수 있다. 예를 들어, 필드 절연막(110) 상의 제1 게이트 전극(120)은 필드 절연막(110) 상에 순차적으로 배치되는 제1 부분(P11), 제2 부분(P12) 및 제3 부분(P13)을 포함할 수 있다.
제1 부분(P11)은 제1 게이트 전극(120)의 하부에 배치될 수 있다. 제1 부분(P11)의 폭(W11)은 필드 절연막(110)으로부터 멀어짐에 따라 증가할 수 있다. 즉, 제1 부분(P11)의 폭(W11)은 제3 방향(Z)을 따라 올라갈수록 점점 증가할 수 있다. 여기서, 폭이란, 제1 게이트 전극(120)의 제1 방향(X)으로의 폭을 의미한다.
몇몇 실시예에서, 제1 부분(P11)의 측벽의 적어도 일부는 볼록한 모양을 가질 수 있다. 예를 들어, 도 4에 도시된 것처럼, 제1 부분(P11)은 볼록한 경사를 갖는 제1 측벽(SW11)을 포함할 수 있다. 이 때, 제1 부분(P11)의 폭(W11)은 필드 절연막(110)으로부터 멀어짐에 따라 증가하므로, 제1 측벽(SW11)이 이루는 기울기의 절대값은 필드 절연막(110)으로부터 멀어짐에 따라 증가할 수 있다.
제2 부분(P12)은 제1 부분(P11) 상에 배치될 수 있다. 제2 부분(P12)의 폭(W12)은 필드 절연막(110)으로부터 멀어짐에 따라 감소할 수 있다. 즉, 제2 부분(P12)의 폭(W12)은 제3 방향(Z)을 따라 올라갈수록 점점 감소할 수 있다.
몇몇 실시예에서, 제2 부분(P12)의 측벽의 적어도 일부는 볼록한 모양을 가질 수 있다. 예를 들어, 도 4에 도시된 것처럼, 제2 부분(P12)은 볼록한 경사를 갖는 제2 측벽(SW12)을 포함할 수 있다. 이 때, 제2 부분(P12)의 폭(W12)은 필드 절연막(110)으로부터 멀어짐에 따라 감소하므로, 제2 측벽(SW12)이 이루는 기울기의 절대값은 필드 절연막(110)으로부터 멀어짐에 따라 감소할 수 있다.
또한, 제1 게이트 전극(120)의 측벽은 마루(crest)를 포함할 수 있다. 예를 들어, 제1 부분(P11)과 제2 부분(P12)은 직접 접촉할 수 있다. 이 때, 제1 게이트 전극(120)의 측벽 중 제1 부분(P11)과 제2 부분(P12)이 접촉하는 지점에 제1 마루(C1)가 형성될 수 있다. 예를 들어, 제1 측벽(SW11)과 제2 측벽(SW12)은 서로 접촉하여 제1 마루(C1)를 형성할 수 있다. 제1 마루(C1)는 볼록한 경사를 갖는 제1 게이트 전극(120)의 측벽에서 제1 방향(X)으로 가장 돌출된 부분일 수 있다.
제3 부분(P13)은 제2 부분(P12) 상에 배치될 수 있다. 제3 부분(P13)의 폭(W13)은 필드 절연막(110)으로부터 멀어짐에 따라 증가하거나 실질적으로 일정할 수 있다. 즉, 제3 부분(P13)의 폭(W13)은 제3 방향(Z)을 따라 올라갈수록 점점 증가하거나 실질적으로 일정할 수 있다.
예를 들어, 도 3a에 도시된 것처럼, 제3 부분(P13)의 폭(W13)은 필드 절연막(110)으로부터 멀어짐에 따라 실질적으로 일정할 수 있다. 이에 따라, 제3 부분(P13)의 측벽은 필드 절연막(110)의 상면에 대해 수직할 수 있다. 본 명세서에서, "일정"이란, 완전히 일정한 것뿐만 아니라, 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
또는, 제3 부분(P13)은 필드 절연막(110)으로부터 멀어짐에 따라 폭이 증가하는 부분을 포함할 수 있다. 예를 들어, 도 3b에 도시된 것처럼, 제3 부분(P13)의 폭(W13)은 필드 절연막(110)으로부터 멀어짐에 따라 실질적으로 일정하다가 증가할 수 있다.
몇몇 실시예에서, 제3 부분(P13)의 측벽의 적어도 일부는 오목한 경사(concave slope)를 가질 수 있다. 이 때, 제3 부분(P13)의 폭(W13)은 필드 절연막(110)으로부터 멀어짐에 따라 증가하므로, 제3 부분(P13)의 측벽이 이루는 기울기의 절대값은 필드 절연막(110)으로부터 멀어짐에 따라 감소할 수 있다.
몇몇 실시예에서, 제2 부분(P12)은 핀형 패턴(F)의 상면보다 낮게 배치될 수 있고, 제3 부분(P13)은 핀형 패턴(F)의 상면보다 높게 배치될 수 있다. 예를 들어, 제2 부분(P12)의 상면은 핀형 패턴(F)의 상면보다 낮거나 동일할 수 있고, 제3 부분(P13)의 바닥면은 핀형 패턴(F)의 상면보다 높거나 동일할 수 있다. 예를 들어, 제2 부분(P12)과 제3 부분(P13)은 직접 접촉할 수 있고, 제2 부분(P12)과 제3 부분(P13)이 접촉하는 면은 핀형 패턴(F)의 상면과 실질적으로 동일한 평면 상에 배치될 수 있다.
도 5에 도시된 것처럼, 핀형 패턴(F) 상의 제1 게이트 전극(120)은, 필드 절연막(110) 상의 제1 게이트 전극(120)의 제3 부분(도 3a의 P13)과 유사할 수 있다. 즉, 핀형 패턴(F) 상의 제1 게이트 전극(120)의 폭은, 핀형 패턴(F)으로부터 멀어짐에 따라 증가하거나 실질적으로 일정할 수 있다.
제1 게이트 전극(120)은 도전성 물질을 포함할 수 있다. 또한, 제1 게이트 전극(120)은 복수의 도전성 물질이 적층되어 형성될 수 있다. 예를 들어, 제1 게이트 전극(120)은 금속층을 포함할 수 있다. 예를 들어, 제1 게이트 전극(120)은 Ti, Ta, W, Al, Co 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 또한 예를 들어, 제1 게이트 전극(120)은 금속이 아닌, 실리콘 또는 실리콘 게르마늄 등으로 이루어질 수도 있다.
이러한 제1 게이트 전극(120)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 게이트 절연막(130)은 핀형 패턴(F)과 제1 게이트 전극(120) 사이에 개재될 수 있다. 즉, 제1 게이트 절연막(130)은 필드 절연막(110)에 의해 노출되는 핀형 패턴(F) 상에 형성될 수 있다. 또한, 제1 게이트 절연막(130)은 제1 게이트 전극(120)과 필드 절연막(110) 사이에 개재될 수 있다.
제1 게이트 절연막(130)은 제1 게이트 전극(120)의 측벽 및 바닥면을 따라 연장될 수 있다. 예를 들어, 제1 게이트 절연막(130)은 제1 게이트 전극(120)의 측벽 및 바닥면을 따라 실질적으로 컨포멀하게(conformally) 연장될 수 있다.
필드 절연막(110) 상의 제1 게이트 전극(120)은 삼각 플라스크 형상을 가질 수 있으므로, 필드 절연막(110) 상의 제1 게이트 절연막(130) 또한 삼각 플라스크 형상을 가질 수 있다.
제1 게이트 절연막(130)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(130)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 또는 이들의 조합 중 적어도 하나를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도시되지 않았지만, 핀형 패턴(F)과 제1 게이트 절연막(130) 사이에, 계면막(interfacial layer)가 더 형성될 수 있다. 계면막은 핀형 패턴(F)의 물질에 따라 달라질 수 있다. 예를 들어, 핀형 패턴(F)이 실리콘을 포함할 경우, 계면막은 실리콘 산화물(SiO2)을 포함할 수 있다.
제1 게이트 스페이서(140)는 제1 게이트 전극(120)의 측벽 및 제1 게이트 절연막(130)의 측벽 상에 배치될 수 있다. 몇몇 실시예에서, 제1 게이트 스페이서(140)는 제1 게이트 절연막(130)의 측벽을 따라 실질적으로 컨포멀하게(conformally) 연장될 수 있다.
필드 절연막(110) 상의 제1 게이트 전극(120) 및 제1 게이트 절연막(130)은 삼각 플라스크 형상을 가질 수 있으므로, 필드 절연막(110) 상의 제1 게이트 스페이서(140)는 삼각 플라스크의 측벽의 형상을 가질 수 있다.
제1 게이트 스페이서(140)는 단일막인 것으로 도시되었지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 게이트 스페이서(140)는 다중막으로 형성될 수도 있다.
제1 게이트 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
에피택셜 패턴(150)은 제1 게이트 구조체(GS1)의 양 측벽의 핀형 패턴(F) 상에 형성될 수 있다. 도 5에 도시된 것처럼, 핀형 패턴(F)은 제1 게이트 구조체(GS1)의 양 측에 제1 트렌치(TR1)를 포함할 수 있다. 에피택셜 패턴(150)은 제1 트렌치(TR1)를 채우도록 형성될 수 있다.
몇몇 실시예에서, 제1 트렌치(TR1)는 오목한 경사(concave slope)를 가질 수 있다. 예를 들어, 제1 트렌치(TR1)는 U형(U-shape) 또는 U형의 일부일 수 있다. 이에 따라, 제2 방향(Y)과 교차하는 에피택셜 패턴(150)의 단면은 U형 또는 U형의 일부일 수 있다.
이와 달리, 제1 방향(X)과 교차하는 에피택셜 패턴(150)의 단면은 다각형 형상(오각형 형상, 육각형 형상 또는 다이아몬드 형상)을 가질 수 있다. 예를 들어, 도 1에 도시된 것처럼, 제1 방향(X)과 교차하는 에피택셜 패턴(150)의 단면은 오각형 형상일 수 있다.
에피택셜 패턴(150)은 제1 게이트 스페이서(140)에 의해, 제1 게이트 전극(120)과 전기적으로 절연될 수 있다. 에피택셜 패턴(150)은 제1 게이트 전극(120)을 포함하는 트랜지스터의 소오스 및 드레인 영역에 포함될 수 있다.
에피택셜 패턴(150)은 상승된(elevated) 소오스 및 드레인 영역일 수 있다. 즉, 에피택셜 패턴(150)의 최상부는 핀형 패턴(F)의 상면보다 위로 돌출될 수 있다.
몇몇 실시예에서, 에피택셜 패턴(150)은 다중층으로 형성될 수 있다. 예를 들어, 에피택셜 패턴(150)은 제1 에피층(152) 및 제2 에피층(154)을 포함할 수 있다.
제1 에피층(152)은 핀형 패턴(F) 상에 형성될 수 있다. 예를 들어, 제1 에피층(152)은 핀형 패턴(F)으로부터 에피택셜 성장(epitaxial growth)에 의해 형성될 수 있다. 제1 에피층(152)은 에피택셜 패턴(150)을 성장시키기 위한 시드층(seed layer)의 역할을 할 수 있다. 그러나, 몇몇 실시예에서, 제1 에피층(152)은 생략될 수도 있다.
제2 에피층(154)은 핀형 패턴(F) 상에 형성될 수 있다. 예를 들어, 제2 에피층(154)은 제1 에피층(152)으로부터 에피택셜 성장(epitaxial growth)에 의해 형성될 수 있다. 구체적으로, 제1 게이트 구조체(GS1)의 양 측의 핀형 패턴(F) 내에 제1 트렌치(TR1)가 형성될 수 있다. 이 때, 제2 에피층(154)은 제1 트렌치(TR1)를 채우도록 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제2 에피층(154)은 제1 트렌치(TR1)가 형성되지 않은 핀형 패턴(F) 상에 형성될 수도 있다.
제1 에피층(152) 및 제2 에피층(154)은 각각 단일층인 것으로 도시되지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 에피층(152) 및 제2 에피층(154)은 각각 다중층으로 형성될 수도 있다.
몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우에, 에피택셜 패턴(150)은 p형 불순물 및/또는 p형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 에피택셜 패턴(150)은 p형 불순물로 B, In, Ga, 및 Al 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 예를 들어, 에피택셜 패턴(150)은 p형 불순물의 확산을 방지하기 위한 불순물로 C를 포함할 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우에, 에피택셜 패턴(150)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 핀형 패턴(F)이 Si인 경우에, 에피택셜 패턴(150)은 Si에 비해 격자 상수가 큰 물질을 포함할 수 있고, 예를 들어 SiGe를 포함할 수 있다. 압축 스트레스 물질은 핀형 패턴(F)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와 달리, 몇몇 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우에, 에피택셜 패턴(150)은 n형 불순물 및/또는 n형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 에피택셜 패턴(150)은 P, Sb, As 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우에, 에피택셜 패턴(150)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 핀형 패턴(F)이 Si인 경우에, 에피택셜 패턴(150)은 Si에 비해 격자 상수가 작은 물질을 포함할 수 있고, 예를 들어 SiC를 포함할 수 있다. 인장 스트레스 물질은 핀형 패턴(F)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다. 또는, 몇몇 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우에, 에피택셜 패턴(150)은 실리콘(Si)을 포함할 수 있다.
이하에서, 도 1 내지 도 8을 참조하여, 본 발명의 기술적 사상의 몇몇 실시에에 따른 반도체 장치의 효과를 설명한다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 효과를 설명하기 위한 도면이다. 도 7은 도 6의 D-D'을 따라 절단한 단면도이다. 도 8은 도 6의 E-E'을 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 6 내지 도 8을 참조하면, 도 6 내지 도 8에 따른 반도체 장치는 제2 게이트 구조체(GS2)를 포함한다. 도 1의 제1 게이트 전극(120)과 달리, 필드 절연막(110) 상의 제2 게이트 전극(220)의 폭은 일정할 수 있다.
예를 들어, 도 7에 도시된 것처럼, 필드 절연막(110) 상의 제2 게이트 전극(220)은 필드 절연막(110) 상에 순차적으로 배치되는 제4 부분(P21), 제5 부분(P22) 및 제6 부분(P23)을 포함할 수 있다.
제4 부분(P21)은 제2 게이트 전극(220)의 하부에 배치될 수 있다. 제5 부분(P22)은 제4 부분(P21) 상에 배치될 수 있다. 제6 부분(P23)은 제5 부분(P22) 상에 배치될 수 있다. 이 때, 제4 부분(P21)의 폭(W21), 제5 부분(P22)의 폭(W22) 및 제6 부분(P23)의 폭(W23)은 서로 동일할 수 있다.
이러한 경우에, 제2 게이트 전극(220)의 하부에서, 게이트 전극과 소오스 및 드레인 영역 간의 근접도(proximity)가 저하될 수 있다. 예를 들어, 도 8에 도시된 것처럼, 제2 방향(Y)과 교차하는 에피택셜 패턴(150)의 단면이 U형인 경우에, 제2 게이트 전극(220)의 하부에서 제2 게이트 전극(220)과 에피택셜 패턴(150) 간의 거리(D3)는 점점 증가할 수 있다.
그러나, 본 발명의 기술적 사상의 몇몇 실시예에 따른 제1 게이트 전극(120)은 삼각 플라스크 형상을 가지므로, 제1 게이트 전극(120)의 하부에서 게이트 전극과 소오스 및 드레인 영역 간의 근접도 저하를 방지할 수 있다. 예를 들어, 도 5 및 도 8에 도시된 것처럼, 제1 게이트 전극(120)과 에피택셜 패턴(150) 간의 거리(D1)는 제2 게이트 전극(220)과 에피택셜 패턴(150) 간의 거리(D3)보다 짧을 수 있다. 이에 따라, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 게이트 전극과 소오스 및 드레인 영역 간의 근접도를 향상시켜 개선된 성능을 가질 수 있다.
또한, 제1 게이트 전극(120)은 하부(예를 들어, 제1 부분(P11) 또는 제2 부분(P12))에 볼록한 경사를 갖는 측벽 및 마루를 가지므로, 제1 게이트 전극(120)의 하부에서 도전막이 채워지지 않는 문제를 효과적으로 방지할 수 있다. 이에 따라, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는 개선된 제품 신뢰성을 가질 수 있다. 만일 게이트 전극의 측벽이 오목한 경사를 가지거나 첨단을 형성하면, 게이트 전극의 하부에 도전막이 제대로 채워지지 않는 문제가 발생할 수 있다.
또한, 제1 게이트 전극(120)의 상부(예를 들어, 제3 부분(P13))의 폭은 필드 절연막(110)으로부터 멀어짐에 따라 증가하거나 실질적으로 동일하므로, 제1 게이트 전극(120)의 상부에서 도전막이 채워지지 않는 문제를 효과적으로 방지할 수 있다. 이에 따라, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는 개선된 제품 신뢰성을 가질 수 있다. 만약, 게이트 전극의 상부의 폭이 필드 절연막(110)으로부터 멀어짐에 따라 감소하면, 좁은 입구로 인하여 게이트 전극 내에 도전막이 제대로 채워지지 않는 문제가 발생할 수 있다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 10은 도 9의 F-F'을 따라 절단한 단면도이다. 도 11은 도 9의 G-G'을 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 8을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 9 내지 도 11을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는 보호층(156), 제1 층간 절연막(160), 제2 층간 절연막(170) 및 컨택(180)을 더 포함한다.
보호층(156)은 에피택셜 패턴(150')을 덮도록 형성될 수 있다. 예를 들어, 보호층(156)은 에피택셜 패턴(150')의 프로파일을 따라 형성될 수 있다.
몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우에, 보호층(156)은 압축 스트레스 물질인 Ge를 포함하지 않을 수 있다. 보호층(156)은 에피택셜 패턴(150') 상에 컨택(180)을 형성하는 공정에서, 에피택셜 패턴(150')을 보호하거나 에피택셜 패턴(150')의 식각량을 조절할 수 있다.
도 9 및 도 11에 도시된 것처럼, 컨택(180)은 실리사이드막(181), 제1 컨택 도전막(182) 및 제2 컨택 도전막(184)을 포함할 수 있다. 컨택(180)은 에피택셜 패턴(150')을 배선과 전기적으로 연결할 수 있다.
실리사이드막(181)은 컨택(180)의 하면에 형성되어, 에피택셜 패턴(150')과 접촉할 수 있다. 실리사이드막(181)은 예를 들어, Pt, Ni, Co 등을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 컨택 도전막(182)은 실리사이드막(181) 상에서, 컨택홀(CH)의 측벽 및 바닥면을 따라 형성될 수 있다. 제2 컨택 도전막(184)은 컨택홀(CH)의 나머지 부분을 채우도록 형성될 수 있다. 컨택홀(CH)은 에피택셜 패턴(150')의 일부를 관통하여 형성되는 것으로 도시되지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 컨택홀(CH)의 하면은 제2 에피층(154)의 상면 또는 보호층(156)의 상면을 따라 형성될 수도 있다.
제1 컨택 도전막(182)은 예를 들어, Ti 또는 TiN, Ta, TaN, WN 중 적어도 하나를 포함할 수 있고, 제2 컨택 도전막(184)은 예를 들어, W, Al, Co 또는 Cu 등을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 층간 절연막(160) 필드 절연막(110) 상에 배치될 수 있다. 제1 층간 절연막(160)은 에피택셜 패턴(150')을 덮고, 컨택(180)의 측벽의 일부를 덮도록 형성될 수 있다. 또한, 제1 층간 절연막(160)은 제1 게이트 구조체(GS1)의 측벽을 덮도록 형성될 수 있다.
예를 들어, 제1 층간 절연막(160)은, 핀형 패턴(F) 및 필드 절연막(110) 상에 제2 방향(Y)을 따라 연장되는 제2 트렌치(TR2)를 포함할 수 있다. 이 때, 제1 게이트 구조체(GS1)는 제2 트렌치(TR2)를 채우도록 형성될 수 있다.
도 10에 도시된 것처럼, 제2 방향(Y)과 교차하는 제2 트렌치(TR2)의 단면은 삼각 플라스크 형상을 가질 수 있다. 제1 게이트 스페이서(140)는 제2 트렌치(TR2)의 측벽을 따라 연장될 수 있다. 제1 게이트 절연막(130)은, 제1 게이트 스페이서(140) 상에서 제1 게이트 스페이서(140)의 측벽 및 제2 트렌치(TR2)의 바닥면을 따라 연장될 수 있다. 제1 게이트 전극(120)은, 제1 게이트 절연막(130) 상에서 제2 트렌치(TR2)를 채울 수 있다. 몇몇 실시예에서, 제1 게이트 스페이서(140) 및 제1 게이트 절연막(130)은 컨포멀하게 연장될 수 있다.
제1 층간 절연막(160)의 상면은, 제1 게이트 구조체(GS1)의 상면과 동일 평면 상에 배치되도록 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 층간 절연막(170)은 제1 층간 절연막(160) 상에 배치될 수 있다. 또한, 제2 층간 절연막(170)은 제1 게이트 구조체(GS1)의 상면을 덮고, 컨택(180)의 나머지 측벽을 덮을 수 있다.
제1 층간 절연막(160) 및 제2 층간 절연막(170)은 예를 들어, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 13은 도 12의 H-H'을 따라 절단한 단면도이다. 도 14는 도 12의 I-I'을 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 12 내지 도 14를 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는 제3 게이트 구조체(GS3)를 포함한다. 제3 게이트 구조체(GS3)는 제3 게이트 전극(320), 제3 게이트 절연막(330) 및 제3 게이트 스페이서(340)를 포함할 수 있다.
도 1의 제1 게이트 구조체(GS1)와 비교할 때, 제3 게이트 전극(320) 및 제3 게이트 절연막(330)이 필드 절연막(110) 내부로 더 연장되는 것을 제외하고는, 제3 게이트 구조체(GS3)는 제1 게이트 구조체(GS1)와 실질적으로 동일하다.
구체적으로, 도 13에 도시된 것처럼, 필드 절연막(110) 상의 제3 게이트 전극(320)은 삼각 플라스크 형상을 가질 수 있다. 예를 들어, 필드 절연막(110) 상의 제3 게이트 전극(320)은 필드 절연막(110) 상에 순차적으로 배치되는 제1 부분(P31), 제2 부분(P32) 및 제3 부분(P33)을 포함할 수 있다.
몇몇 실시예에서, 제3 게이트 전극(320) 및 제3 게이트 절연막(330)은 제3 게이트 스페이서(340)의 바닥면보다 아래로 더 연장될 수 있다. 즉, 제1 부분(P31)의 바닥면은 제3 게이트 스페이서(340)의 바닥면보다 낮게 배치될 수 있다. 이에 따라, 필드 절연막(110)의 상면의 일부는 제3 게이트 스페이서(340)의 바닥면보다 낮게 배치될 수 있다.
또한, 몇몇 실시예에서, 제1 부분(P31)은 제3 게이트 스페이서(340)의 바닥면보다 낮게 배치될 수 있고, 제2 부분(P32)은 제3 게이트 스페이서(340)의 바닥면보다 높게 배치될 수 있다. 즉, 제1 부분(P31)의 상면은 제3 게이트 스페이서(340)의 바닥면보다 낮거나 같을 수 있고, 제2 부분(P32)의 바닥면은 제3 게이트 스페이서(340)의 바닥면보다 높거나 같을 수 있다. 예를 들어, 제1 부분(P31)과 제2 부분(P32)은 직접 접촉할 수 있고, 제1 부분(P31)과 제2 부분(P32)이 접촉하는 면은 제3 게이트 스페이서(340)의 바닥면과 실질적으로 동일한 평면 상에 배치될 수 있다.
또한, 제3 게이트 전극(320)의 측벽은 마루를 포함할 수 있다. 예를 들어, 도 13에 도시된 것처럼, 제1 부분(P31)과 제2 부분(P32)은 직접 접촉할 수 있다. 이 때, 제3 게이트 전극(320)의 측벽 중 제1 부분(P31)과 제2 부분(P32)이 접촉하는 지점에 제2 마루(C2)가 형성될 수 있다. 제2 마루(C2)는 볼록한 경사를 갖는 제3 게이트 전극(320)의 측벽에서 제1 방향(X)으로 가장 돌출된 부분일 수 있다.
몇몇 실시예에서, 제2 마루(C2)는 제3 게이트 스페이서(340)의 바닥면과 실질적으로 동일 평면 상에 배치될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제3 게이트 전극(320)이 제3 게이트 스페이서(340)의 바닥면보다 아래로 더 연장되는 경우에, 게이트 전극과 소오스 및 드레인 영역 간의 근접도를 더욱 향상시킬 수 있다. 예를 들어, 도 5 및 도 14에 도시된 것처럼, 게이트 전극의 하부에서 제3 게이트 전극(320)과 에피택셜 패턴(150) 간의 거리(D4)는 제1 게이트 전극(120)과 에피택셜 패턴(150) 간의 거리(D2)보다 짧을 수 있다. 이에 따라, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는 더욱 개선된 성능을 가질 수 있다.
도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 16은 도 15의 J-J'을 따라 절단한 단면도이다. 도 17은 도 15의 K-K'을 따라 절단한 단면도이다. 도 18은 도 15의 L-L'을 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 8을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 15 내지 도 18을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는 제4 게이트 구조체(GS4)를 포함한다. 제4 게이트 구조체(GS4)는 제4 게이트 전극(420), 제4 게이트 절연막(430) 및 제4 게이트 스페이서(440)를 포함할 수 있다.
도 1의 제1 게이트 구조체(GS1)와 비교할 때, 제4 게이트 전극(420)이 복수의 도전막을 포함하는 것을 제외하고는, 제4 게이트 구조체(GS4)는 제1 게이트 구조체(GS1)와 실질적으로 동일하다.
예를 들어, 제4 게이트 전극(420)은 제1 일함수 조절막(422), 제2 일함수 조절막(424) 및 배리어 도전막(426)을 포함할 수 있다.
제1 일함수 조절막(422)은 제4 게이트 절연막(430)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 일함수 조절막(424)은 제1 일함수 조절막(422) 상에서 제1 일함수 조절막(422)의 측벽 및 바닥면을 따라 연장될 수 있다.
제1 일함수 조절막(422) 및 제2 일함수 조절막(424)은 일함수를 조절할 수 있다. 각각의 제1 일함수 조절막(422) 및 제2 일함수 조절막(424)은 예를 들어, TiN, TaN, TiC, TaC 및 TiAlC 중 적어도 하나를 포함할 수 있다.
배리어 도전막(426)은, 제1 일함수 조절막(422) 및 제2 일함수 조절막(424)에 의해 형성된 공간을 채울 수 있다. 배리어 도전막(426)은 예를 들어, W 또는 Al을 포함할 수 있다.
이러한 제4 게이트 전극(420)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 19는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 20은 도 19의 M-M'을 따라 절단한 단면도이다. 도 21은 도 19의 N-N'을 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 8을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 19 내지 도 21을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는 제5 게이트 구조체(GS5)를 포함한다. 제5 게이트 구조체(GS5)는 제5 게이트 전극(520), 제5 게이트 절연막(530) 및 제5 게이트 스페이서(540)를 포함할 수 있다. 또한, 제5 게이트 전극(520)은 제1 일함수 조절막(522), 제2 일함수 조절막(524) 및 배리어 도전막(526)을 포함할 수 있다.
도 15의 제4 게이트 구조체(GS4)와 비교할 때, 제5 게이트 전극(520)의 상부의 폭은 필드 절연막(110)으로부터 멀어짐에 따라 증가하는 것을 제외하고는, 제5 게이트 구조체(GS5)는 제4 게이트 구조체(GS4)와 실질적으로 동일하다.
도 20에 도시된 것처럼, 필드 절연막(110) 상의 제5 게이트 전극(520)은 삼각 플라스크 형상을 가질 수 있다. 예를 들어, 필드 절연막(110) 상의 제5 게이트 전극(520)은 필드 절연막(110) 상에 순차적으로 배치되는 제1 부분(P51), 제2 부분(P52) 및 제3 부분(P53)을 포함할 수 있다.
몇몇 실시예에서, 제3 부분(P53)의 폭은 필드 절연막(110)으로부터 멀어짐에 따라 증가할 수 있다. 또한 몇몇 실시예에서, 제3 부분(P53)의 측벽은 오목한 경사를 가질 수 있다. 이 때, 제3 부분(P53)의 폭은 필드 절연막(110)으로부터 멀어짐에 따라 증가하므로, 제3 부분(P53)의 측벽이 이루는 기울기의 절대값은 필드 절연막(110)으로부터 멀어짐에 따라 감소할 수 있다.
게이트 전극이 복수의 도전막을 포함하는 경우에, 게이트 전극 내에 도전막이 제대로 채워지지 않는 문제가 발생할 수 있다. 특히, 나중에 채워지는 도전막은, 그 도전막이 채워지는 입구가 협소하여 이러한 문제가 더욱 심화될 수 있다.
그러나, 제5 게이트 전극(520)의 상부(예를 들어, 제3 부분(P53))의 폭은 필드 절연막(110)으로부터 멀어짐에 따라 증가하므로, 제5 게이트 전극(520)에 도전막이 채워지지 않는 문제를 효과적으로 방지할 수 있다. 예를 들어, 배리어 도전막(526)을 형성하는 공정에서, 제5 게이트 전극(520)은 배리어 도전막(526)이 채워지는 입구가 협소하여 제5 게이트 전극(520) 내부에 빈 공간을 형성하는 현상을 효과적으로 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 필드 절연막
120: 게이트 전극 130: 게이트 절연막
140: 게이트 스페이서 150: 에피택셜 패턴
F: 핀형 패턴 GS1: 게이트 구조체
P11: 제1 부분 P12: 제2 부분
P13: 제3 부분

Claims (10)

  1. 핀형 패턴;
    상기 핀형 패턴의 측벽의 일부 상에 배치된 필드 절연막; 및
    상기 핀형 패턴 및 상기 필드 절연막 상에 상기 핀형 패턴과 교차하는 게이트 전극을 포함하고,
    상기 필드 절연막 상의 상기 게이트 전극은, 상기 필드 절연막 상에 순차적으로 배치되는 제1 부분, 제2 부분 및 제3 부분을 포함하고,
    상기 제1 부분의 제1 폭은 상기 필드 절연막으로부터 제1 거리만큼 증가함에 따라 증가하고,
    상기 제2 부분의 제2 폭은 상기 필드 절연막으로부터 제2 거리만큼 증가함에 따라 감소하고,
    상기 제3 부분의 제3 폭은 상기 필드 절연막으로부터 제3 거리만큼 증가함에 따라 증가하거나 일정하고,
    상기 제1 거리는 상기 제2 거리보다 작으며 상기 제2 거리는 상기 제3 거리보다 작고,
    상기 게이트 전극의 제1 부분의 하면은 상기 필드 절연막의 상면보다 낮게 배치되고,
    상기 게이트 전극은 상기 게이트 전극의 가장 넓은 폭에 형성된 마루(crest)를 가지고,
    상기 마루는 상기 필드 절연막의 상면과 동일한 평면상에 배치되고,
    상기 마루에서 상기 게이트 전극의 측벽은 곡면인 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 부분은 볼록한 경사(convex slope)를 갖는 제1 측벽을 포함하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제2 부분은 볼록한 경사를 갖는 제2 측벽을 포함하고,
    상기 제1 측벽과 상기 제2 측벽은 서로 접촉하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제3 부분의 제3 측벽의 적어도 일부는 오목한 경사(concave slope)를 갖는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제2 부분의 적어도 일부는 상기 핀형 패턴의 상면보다 낮게 배치되고,
    상기 제3 부분은 상기 핀형 패턴의 상면보다 높게 배치되는 반도체 장치.
  6. 제 1항에 있어서,
    상기 핀형 패턴 상에 게이트 전극의 제4 폭은 상기 필드 절연막으로부터 제4 거리만큼 증가함에 따라 증가하고,
    상기 제3 거리는 상기 제4 거리보다 작은 반도체 장치.
  7. 제 1항에 있어서,
    에피택셜 패턴을 더 포함하되,
    상기 핀형 패턴은 상기 핀형 패턴에 인접하여 오목한 경사를 갖는 제1 트렌치를 포함하고,
    상기 에피택셜 패턴은 상기 제1 트렌치를 채우는 반도체 장치.
  8. 제 1항에 있어서,
    상기 게이트 전극의 측벽 및/또는 바닥면을 따라 연장되는 게이트 절연막; 및
    상기 게이트 절연막의 측벽 상에 게이트 스페이서를 더 포함하는 반도체 장치.
  9. 제1 방향을 따라 연장되는 핀형 패턴;
    상기 핀형 패턴의 측벽의 일부 상에 배치된 필드 절연막;
    상기 핀형 패턴 및 상기 필드 절연막 상에, 상기 제1 방향과 교차하는 제2 방향을 따라 연장되며 상기 제2 방향과 교차하는 단면이 삼각 플라스크 형상을 갖는 트렌치를 포함하는 층간 절연막;
    상기 트렌치의 측벽을 따라 연장되는 게이트 스페이서;
    상기 게이트 스페이서 상에, 상기 게이트 스페이서의 측벽 및 상기 트렌치의 바닥면을 따라 연장되는 게이트 절연막; 및
    상기 게이트 절연막 상에, 상기 트렌치를 채우는 게이트 전극을 포함하되,
    상기 게이트 전극의 하면은 상기 게이트 스페이서의 하면보다 낮고,
    상기 게이트 전극은 상기 게이트 전극의 가장 넓은 폭에 형성된 마루를 가지고.
    상기 마루는 상기 게이트 스페이서의 하면과 동일한 평면 상에 배치되고.
    상기 마루에서 게이트 전극의 측벽은 곡면인 반도체 장치.
  10. 핀형 패턴;
    상기 핀형 패턴의 측벽의 일부 상에 배치된 필드 절연막; 및
    상기 필드 절연막 상에, 제1 방향과 교차하는 제2 방향을 따라 연장되는 게이트 전극을 포함하되,
    상기 제2 방향과 교차하는 상기 게이트 전극의 단면은 삼각 플라스크 형상을 갖고,
    상기 게이트 전극의 측벽은 마루를 포함하고,
    상기 게이트 전극의 하면은 상기 필드 절연막의 상면보다 낮고,
    상기 게이트 전극은 상기 게이트 전극의 가장 넓은 폭에 형성된 마루를 가지고,
    상기 마루는 상기 필드 절연막의 상면과 동일한 평면 상에 배치되고,
    상기 마루에서 상기 게이트 전극의 측벽은 곡면인 반도체 장치.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153668B2 (en) * 2013-05-23 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning tensile strain on FinFET
KR102437286B1 (ko) 2017-11-30 2022-08-30 삼성전자주식회사 반도체 소자
US10840152B2 (en) 2018-09-27 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
JP7470008B2 (ja) * 2020-10-19 2024-04-17 株式会社東芝 半導体装置
US11670675B2 (en) * 2020-12-04 2023-06-06 United Semiconductor Japan Co., Ltd. Semiconductor device
US11930696B2 (en) * 2021-03-18 2024-03-12 Taiwan Semiconductor Manufacturing Co., Ltd. Fabrication method of a double-gate carbon nanotube transistor
US11824103B2 (en) * 2021-04-23 2023-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device and a semiconductor device
KR20220158340A (ko) * 2021-05-24 2022-12-01 삼성전자주식회사 게이트 구조체를 갖는 반도체 소자들 및 그 형성 방법
US20240047581A1 (en) * 2022-08-02 2024-02-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for forming the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120306026A1 (en) 2011-05-31 2012-12-06 International Business Machines Corporation Replacement gate electrode with a tungsten diffusion barrier layer
US20160254385A1 (en) 2015-02-26 2016-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (finfet) device structure with ge-doped inter-layer dielectric (ild) structure

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6159781A (en) * 1998-10-01 2000-12-12 Chartered Semiconductor Manufacturing, Ltd. Way to fabricate the self-aligned T-shape gate to reduce gate resistivity
KR100510541B1 (ko) * 2003-08-11 2005-08-26 삼성전자주식회사 고전압 트랜지스터 및 그 제조 방법
KR100733446B1 (ko) * 2005-11-16 2007-06-29 주식회사 하이닉스반도체 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법
KR100819562B1 (ko) * 2007-01-15 2008-04-08 삼성전자주식회사 레트로그레이드 영역을 갖는 반도체소자 및 그 제조방법
JP2008300384A (ja) 2007-05-29 2008-12-11 Elpida Memory Inc 半導体装置及びその製造方法
KR101163224B1 (ko) * 2011-02-15 2012-07-06 에스케이하이닉스 주식회사 듀얼 폴리게이트 형성방법 및 이를 이용한 반도체소자의 제조방법
US20130193513A1 (en) 2012-02-01 2013-08-01 International Business Machines Corporation Multi-Gate Field Effect Transistor with a Tapered Gate Profile
US8629512B2 (en) 2012-03-28 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Gate stack of fin field effect transistor with slanted sidewalls
KR102017616B1 (ko) 2013-01-02 2019-09-03 삼성전자주식회사 전계 효과 트랜지스터
US9166053B2 (en) 2013-02-22 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device including a stepped profile structure
KR20140121634A (ko) * 2013-04-08 2014-10-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9153668B2 (en) * 2013-05-23 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning tensile strain on FinFET
KR102125749B1 (ko) 2013-12-27 2020-07-09 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US9136356B2 (en) 2014-02-10 2015-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Non-planar field effect transistor having a semiconductor fin and method for manufacturing
US9716161B2 (en) * 2014-10-01 2017-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure having designed profile and method for forming the same
KR102245133B1 (ko) * 2014-10-13 2021-04-28 삼성전자 주식회사 이종 게이트 구조의 finFET를 구비한 반도체 소자 및 그 제조방법
KR20160044976A (ko) * 2014-10-16 2016-04-26 삼성전자주식회사 핀형 전계 효과 트랜지스터를 구비한 반도체 소자
KR102262834B1 (ko) * 2014-12-24 2021-06-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9929242B2 (en) * 2015-01-12 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102287398B1 (ko) 2015-01-14 2021-08-06 삼성전자주식회사 반도체 장치
KR102328564B1 (ko) 2015-04-14 2021-11-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10269651B2 (en) * 2015-07-02 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US10262870B2 (en) * 2015-07-02 2019-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
KR102422430B1 (ko) * 2015-07-16 2022-07-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9997633B2 (en) * 2015-10-02 2018-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices, FinFET devices and methods of forming the same
KR20170047953A (ko) * 2015-10-26 2017-05-08 삼성전자주식회사 반도체 장치 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120306026A1 (en) 2011-05-31 2012-12-06 International Business Machines Corporation Replacement gate electrode with a tungsten diffusion barrier layer
US20160254385A1 (en) 2015-02-26 2016-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (finfet) device structure with ge-doped inter-layer dielectric (ild) structure

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Publication number Publication date
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US10522682B2 (en) 2019-12-31
US20190043981A1 (en) 2019-02-07
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KR20190014898A (ko) 2019-02-13

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