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KR102294484B1 - Ｚｑ 캘리브레이션을 위한 타이밍 기반 중재기 시스템들 및 회로들 - Google Patents

Ｚｑ 캘리브레이션을 위한 타이밍 기반 중재기 시스템들 및 회로들 Download PDF

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KR102294484B1
KR102294484B1 KR1020197020558A KR20197020558A KR102294484B1 KR 102294484 B1 KR102294484 B1 KR 102294484B1 KR 1020197020558 A KR1020197020558 A KR 1020197020558A KR 20197020558 A KR20197020558 A KR 20197020558A KR 102294484 B1 KR102294484 B1 KR 102294484B1
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Abstract

시스템들 및 장치들은 타이밍 기반 ZQ 캘리브레이션을 위한 중재기 회로를 위해 제공된다. 예시적인 시스템은 저항기 및 복수의 칩들을 포함한다. 복수의 칩들의 각각은 저항기에 결합된 단자, 타이밍 정보를 저장하는 레지스터, 및 레지스터에 저장된 타이밍 정보에 적어도 부분적으로 기초하여 저항기가 이용 가능한지를 결정하도록 구성된 중재기 회로를 추가로 포함한다. 복수의 칩들의 각각의 개별 칩의 레지스터에 저장된 타이밍 정보는 복수의 칩들 중에서 각각의 칩에 고유하다.

Description

ＺＱ 캘리브레이션을 위한 타이밍 기반 중재기 시스템들 및 회로들
다양한 DRAM 및 SDRAM 애플리케이션에서, ZQ 캘리브레이션은 다수의 칩들 및/또는 디바이스들에 걸쳐 출력 드라이버들의 드라이빙 강도 및 ODT(on-die termination) 값들을 조정하기 위해 사용된다. 다중-칩 패키지들, 패키지들 상의 패키지(POP) 또는 다중-채널 칩들은 일반적으로 단지 하나의 외부 ZQ 저항기만을 제공받는다. 따라서, 임의의 주어진 시간에, ZQ 저항기는 단지 ZQ 캘리브레이션을 위해 단일 칩에 의해서만 사용될 수 있다. 둘 이상의 칩들이 ZQ 저항기를 동시에 사용하도록 요청할 때, 중재기 회로는 통상적으로 어떤 칩이 ZQ 저항기를 액세스해야 하는지를 결정하기 위해 사용된다. 따라서, 단지 하나의 칩만이 ZQ 저항기를 액세스할 수 있으며, 그 다음의 칩은 단지 ZQ 캘리브레이션이 완료된 후에만 ZQ 저항기를 액세스할 수 있다.
종래의 중재기 회로들은 어떤 칩, 마스터 칩 또는 슬레이브 칩이 ZQ 캘리브레이션 요청을 발행하였는지를 결정하기 위해 전압 기반 중재 기법에 의존한다. 예를 들면, 마스터 칩에 의해 발행된 ZQ 캘리브레이션 요청은 강한 풀다운을 가질 수 있지만 슬레이브 칩에 의해 발행된 ZQ 캘리브레이션 요청은 약한 풀다운을 가질 수 있다. 따라서, 1) ZQ 저항기가 사용 중이지 않은지; 2) 마스터 칩이 ZQ 캘리브레이션 요청을 발행하였는지; 3) 슬레이브 칩이 ZQ 캘리브레이션 요청을 발행하였는지; 및 4) ZQ 저항기가 현재 ZQ 캘리브레이션을 위해 사용 중인지와 같은, ZQ 저항기의 사용의 다양한 상태들이, ZQ 패드 전압을 통해, 결정될 수 있다. 4개의 상태들 사이를 구별하기 위해, 통상적으로, 상기 4개의 상태들의 각각과 연관된 ZQ 패드 전압들은 넓은 전위 차들에 의존한다. 따라서, 종래의 전압-기반 중재 기법들은 통상적으로 1.1V의 VDDQ를 갖고 2-칩 패키지들에 대해 효과적으로 작동하는 것에 제한된다. 2개 이상의 칩들을 갖거나, 또는 1.1V 미만의 VDDQ를 이용한 칩 패키지들은 ZQ 패드 전압을 통해 4개의 상태들을 효과적으로 구별할 수 없을 것이다.
따라서, 중재 기법을 구현한 중재 회로가 복수의 칩들 및 저-전력 메모리 애플리케이션들을 가진 시스템에 대해 요구된다.
시스템들의 예가 본 출원에서 설명된다. 예시적인 시스템은 저항기 및 복수의 칩들을 포함한다. 복수의 칩들의 각각은 저항기에 결합된 단자, 타이밍 정보를 저장한 레지스터, 및 상기 레지스터에 저장된 타이밍 정보에 적어도 부분적으로 기초하여 상기 저항기가 이용 가능한지를 결정하도록 구성된 중재기 회로를 추가로 포함한다. 상기 복수의 칩들의 각각의 개별 칩의 레지스터에 저장된 타이밍 정보는 상기 복수의 칩들 중에서 각각의 칩에 고유하다.
예시적인 장치들이 본 출원에서 설명된다. 예시적인 장치는 공급 전압 및 단자 사이에 결합된 저항기, 및 칩을 포함한다. 상기 칩은 상기 단자를 통해 상기 저항기에 결합된 중재기 회로, 및 타이밍 정보를 저장하도록 구성된, 상기 중재기와 통신하는 레지스터를 포함한다. 상기 중재기 회로는 캘리브레이션 명령을 수신하며, 상기 캘리브레이션 명령에 응답하여, 상기 단자에서의 전압에 기초하여 상기 저항기가 이용 가능한지를 결정하도록 구성된다. 상기 중재기 회로는 또한, 드라이버 회로를 통해 및 상기 저항기가 이용 가능하다고 결정하는 것에 응답하여, 상기 저항기에 저장된 타이밍 정보에 기초하여 지속 시간 동안 풀 다운 또는 풀 업 방향 중 하나로 상기 단자에서의 전압을 드라이빙하며, 상기 지속 시간이 경과한 후, 상기 저항기가 이용 가능한지를 결정하도록 구성된다.
예시적인 방법들이 본 출원에서 설명된다. 예시적인 방법은 저항기에 결합된 단자에서의 전압을 검출하는 것, 및 상기 전압에 기초하여 상기 저항기가 이용 가능한지를 결정하는 것을 포함한다. 예시적인 방법은 상기 칩에 포함된 레지스터에 저장된 타이밍 정보에 기초하여 지속 시간 동안 칩에 포함된 드라이버 회로를 인에이블 하는 것을 추가로 포함한다. 상기 타이밍 정보는 다른 칩들 중에서의 상기 칩에 고유하다. 예시적인 방법은 상기 지속 시간 동안 상기 전압을 풀 업 또는 다운하는 것, 및 상기 지속 시간이 경과한 후, 상기 전압에 기초하여, 저항기가 이용 가능한지를 결정하는 것을 추가로 포함한다.
특정한 실시예들의 특징 및 이점들의 추가 이해가 명세서의 나머지 부분들 및 도면들에 대한 참조에 의해 실현될 수 있으며, 여기에서 유사한 참조 번호들은 유사한 구성요소들을 나타내기 위해 사용된다. 몇몇 경우들에서, 서브-라벨은 다수의 유사한 구성요소들 중 하나를 나타내기 위해 참조 번호와 연관된다. 기존의 서브-라벨에 대한 규격 없이 참조 번호에 대한 참조가 이루어질 때, 그것은 모든 이러한 다수의 유사한 구성요소들을 나타내도록 의도된다.
도 1은 다양한 실시예들에 따른, 다중-칩 반도체 디바이스의 개략적인 블록도이다.
도 2는 다양한 실시예들에 따른, 다중-칩 반도체 디바이스의 하나의 칩의 개략적인 블록도이다.
도 3은 다양한 실시예들에 따른, ZQ 캘리브레이션 회로이다.
도 4는 다양한 실시예들에 따른, 대안적인 ZQ 캘리브레이션 회로이다.
도 5는 다양한 실시예들에 따른, 다중-칩 디바이스의 각각의 칩들로부터의 ZQ 캘리브레이션 요청들에 응답하는 ZQ 패드 전압을 예시한다.
도 6은 다양한 실시예들에 따른, ZQ 캘리브레이션을 위한 타이밍 기반 중재기 회로를 사용하는 방법의 흐름도이다.
다음의 상세한 설명은 이 기술분야의 숙련자가 이러한 실시예들을 실시할 수 있게 하기 위해 몇 개의 대표적인 실시예들을 추가로 상세하게 예시한다. 설명된 예들은 예시적인 목적들을 위해 제공하며 본 발명의 범위를 제한하도록 의도되지 않는다. 다음의 설명에서, 설명의 목적들을 위해, 다수의 특정 세부사항들이 설명된 실시예들의 철저한 이해를 제공하기 위해 제시된다. 그러나, 본 발명의 다른 실시예들은 이들 특정 세부사항들 중 일부 없이 실시될 수 있다는 것이 이 기술분야의 숙련자에게 명백할 것이다.
몇몇 실시예들이 여기에서 설명되며, 다양한 특징들이 상이한 실시예들에 기인하지만, 일 실시예에 대하여 설명된 특징들은 또한 다른 실시예들과 통합될 수 있다는 것이 이해되어야 한다. 그러나, 같은 이유로, 임의의 설명된 실시예의 어떤 단일 특징 또는 특징들도, 본 발명의 다른 실시예들이 이러한 특징들을 생략할 수 있으므로, 본 발명의 모든 실시예에 필수적인 것으로 고려되지 않아야 한다.
달리 표시되지 않는다면, 양들, 치수들 등을 표현하기 위해 사용된 모든 숫자들은 모든 경우들에서 용어 "약"에 의해 수정되는 것으로 이해되어야 한다. 본 출원에서, 단수형의 사용은 달리 구체적으로 서술되지 않는다면 복수형을 포함하며, 용어들 "및" 및 "또는"의 사용은 달리 표시되지 않는다면 "및/또는"을 의미한다. 게다가, 용어 "포함하는", 뿐만 아니라 "포함하다" 및 "포함된"과 같은, 다른 형태들의 사용은 배타적이지 않은 것으로 고려되어야 한다. 또한, "요소" 또는 "구성요소"와 같은 용어들은 달리 구체적으로 서술되지 않는다면, 하나의 유닛을 포함한 요소들 및 구성요소들 및 하나 이상의 유닛을 포함하는 요소들 및 구성요소들을 포함한다.
도 1은 다양한 실시예들에 따른, 다중-칩 반도체 디바이스(100)의 개략적인 블록도를 예시한다. 다중-칩 반도체 디바이스(100)는 제어기(105), 명령/어드레스 버스(110), 각각의 I/O 버스(IO_A(115), IO_B(120), IO_C(125), 및 IO_D(130)), 칩 A(135), 칩 B(140), 칩 C(145), 칩 D(150), 및 ZQ 저항기(155)를 포함할 수 있다. 이들 요소들은 다중-칩 패키지들(MCP) 또는 패키지들 상의 패키지(POP)에 패키징될 수 있다. 다음의 실시예들에서, 용어들(칩 및 다이)은 상호 교환 가능하게 사용될 수 있다. 몇몇 실시예들에서, 제어기(105)는 메모리 제어기일 수 있다. 제어기(105)는 동일한 칩, 별개의 칩의 부분으로서 구현되거나, 또는 마이크로프로세서와 같은, 또 다른 칩으로 통합될 수 있다. 제어기(105)는 명령/어드레스 버스(110)를 통해, 칩들(135 내지 150)의 각각에 결합될 수 있다. 제어기(105)는 각각의 I/O 버스들(115 내지 130)을 통해, 각각 칩들(135 내지 150)의 각각에 추가로 결합될 수 있다. 칩들(135 내지 150)의 각각은 그런 다음 ZQ 저항기(155)에 결합된 그것들의 캘리브레이션 단자들을 가질 수 있다. 따라서, ZQ 저항기(155)는 모두 4개의 칩들(칩 A(135), 칩 B(140), 칩 C(145), 및 칩 D(150)) 사이에서 공유된다. 몇몇 실시예들에서, 칩 A 내지 칩 D(135 내지 150)의 각각은 개별적으로, 제한 없이, DRAM 및 SDRAM을 포함한, 메모리 디바이스일 수 있다.
이들 실시예들에서, 하나의 ZQ 저항기가 칩들(135 내지 150) 간에 공유되며 명령/어드레스 버스(110)가 또한 제어기(105) 및 칩들(135 내지 150) 사이에서 공유되기 때문에, 칩들(135 내지 150)의 각각은, ZQ 캘리브레이션 명령들을 포함하여, 명령들을 동시에 수신하도록 구성된다. 이전에 논의된 바와 같이, ZQ 캘리브레이션 동작들은 통상적으로 칩들(135 내지 150) 중에서 동시에 수행될 수 없으며, 따라서 중재는 ZQ 캘리브레이션을 요청하는 칩들(135 내지 150)이 ZQ 캘리브레이션 동작을 수행할 수 있는 순서를 결정하도록 요구된다. 따라서, 중개기 회로들 및 대응하는 레지스터들은 ZQ 캘리브레이션 동작들을 제어하기 위해 제공된다. 도 1에서 명령/어드레스 버스(110)가 공유되지만, 이것은 제한적인 예로서 취해져서는 안된다. 따라서, 다른 실시예들에서, 명령/어드레스 버스(110)는 제어기(105)로부터 각각의 칩(135 내지 150)으로 각각의 라인들을 포함할 수 있다.
도 2는 다양한 실시예들에 따른 조합(260)을 예시한다. 조합(260)은 메모리 칩(235) 및 ZQ 저항기(RZQ)(255)를 포함한다. 몇몇 실시예들에서, 조합(260)은 이전에 도 1을 참조하여 설명된 다중-칩 반도체 디바이스(100)의 조합(160)을 위해 사용될 수 있다. 특히, 칩(235)은 칩(135)을 나타낼 수 있으며 RZQ(255)는 ZQ 저항기(155)를 나타낼 수 있다.
칩(235)은 클록 입력 회로(205), 내부 클록 발생기(207), 타이밍 발생기(209), 어드레스 명령 입력 회로(215), 어드레스 디코더(220), 명령 디코더(225), 로우 디코더(230), 감지 증폭기들(250) 및 전송 게이트들(295)을 추가로 포함한 메모리 셀 어레이들(245), 컬럼 디코더(240), 판독/기록 증폭기들(265), I/O 회로(270), RZQ(255), ZQ 캘리브레이션 회로(275), 중재기 회로(280), 레지스터(285), 및 전압 발생기(290)를 포함할 수 있다.
몇몇 실시예들에서, 칩(235)은, 제한 없이, 예를 들면 DDR4 SDRAM을 포함할 수 있다. 칩(235)은 외부 기판(260), 예를 들면, 메모리 모듈 기판, 마더 보드 등 상에 장착될 수 있다. 외부 기판(260)은 다중-칩 반도체 디바이스(200)의 캘리브레이션 단자(ZQ)에 연결되는 외부 저항기(RZQ)(255)를 이용할 수 있다. 외부 저항기(RZQ)(255)는 ZQ 캘리브레이션 회로(275)의 기준 임피던스일 수 있다. 본 실시예에서, 외부 저항기(RZQ)(255)는 접지 전위에 결합된다. ZQ 캘리브레이션 회로(275)는 중재기 회로(280)에 추가로 결합될 수 있으며, 이것은 결국 레지스터(285)에 결합된다.
칩(235)은 메모리 셀 어레이(245)를 추가로 포함할 수 있다. 메모리 셀 어레이(245)는 복수의 뱅크들을 포함하며, 각각의 뱅크는 복수의 워드 라인들(WL), 복수의 비트 라인들(BL), 및 복수의 워드 라인들(WL)과 복수의 비트 라인들(BL)의 교차점들에 배열된 복수의 메모리 셀들(MC)을 포함한다. 워드 라인(WL)의 선택은 로우 디코더(230)에 의해 수행되며 비트 라인(BL)의 선택은 컬럼 디코더(240)에 의해 수행된다.
감지 증폭기들(250)은 그것들의 대응하는 비트 라인들(BL)에 대해 위치되며 적어도 하나의 각각의 로컬 I/O 라인에 연결되고, 이것은 결국 스위치들로서 기능하는, 전송 게이트들(TG)(295)을 통해, 적어도 두 개의 메인 I/O 라인 쌍들의 각각의 것에 결합된다.
다중-칩 반도체 디바이스(200)는 명령/어드레스 버스(210)에 결합된 어드레스 및 명령 단자들, 클록 단자들(CK 및 /CK), 데이터 단자들(DQ, DQS, 및 DM), 전력 공급 단자들(VDD, VSS, VDDQ, 및 VSSQ), 및 캘리브레이션 단자(ZQ)를 포함하는 복수의 외부 단자들을 이용할 수 있다.
명령/어드레스 단자들은 밖으로부터 어드레스 신호 및 뱅크 어드레스 신호를 공급받을 수 있다. 어드레스 단자들로 공급된 어드레스 신호 및 뱅크 어드레스 신호는, 어드레스/명령 입력 회로(215)를 통해 어드레스 디코더(220)로 전송된다. 어드레스 디코더(220)는 어드레스 신호를 수신하며 디코딩된 로우 어드레스 신호를 로우 디코더(230)로, 및 디코딩된 컬럼 어드레스 신호를 컬럼 디코더(240)로 공급한다. 어드레스 디코더(220)는 또한 뱅크 어드레스 신호를 수신하며 뱅크 어드레스 신호를 로우 디코더(230), 컬럼 디코더(240)로 공급한다.
명령/어드레스 단자들은, 예를 들면, 메모리 제어기(105)와 같은, 밖으로부터 명령 신호를 추가로 공급받을 수 있다. 명령 신호는 명령/어드레스 버스(210)를 통해, 어드레스/명령 입력 회로(215)를 경유하여, 컬럼 디코더(225)로 제공될 수 있다. 명령 디코더(225)는 워드 라인을 선택하기 위한 로우 명령 신호, 및 비트 라인 신호를 선택하기 위한, 판독 명령 또는 기록 명령과 같은, 컬럼 명령 신호, 및 중재기 회로(280)로의 캘리브레이션 신호(ZQ_com)를 포함하는 다양한 내부 명령들을 생성하기 위해 명령 신호를 디코딩한다.
따라서, 판독 명령이 발행되며 로우 어드레스 및 컬럼 어드레스가 판독 명령을 제때 공급받을 때, 판독 데이터는 이들 로우 어드레스 및 컬럼 어드레스에 의해 지정된 메모리 셀 어레이(245)에서 메모리 셀로부터 판독된다. 판독 데이터(DQ)는 판독/기록 증폭기들(265) 및 입력/출력 회로(270)를 통해 데이터 단자들(DQ, DQS, 및 DM)로부터 바깥쪽으로 출력된다. 유사하게, 기록 명령이 발행되며 로우 어드레스 및 컬럼 어드레스가 제때 이 명령을 공급받으며, 그런 다음 기록 데이터가 데이터 단자들(DQ, DQS, DM)로 공급될 때, 기록 데이터는 입력/출력 회로(270) 및 판독/기록 증폭기들(265)을 통해 메모리 셀 어레이(245)로 공급되며 로우 어드레스 및 컬럼 어드레스에 의해 지정된 메모리 셀에 기록된다.
반도체 디바이스(200)에 포함된 외부 단자들의 설명으로 가면, 클록 단자들(CK 및 /CK)은 각각 외부 클록 신호 및 상보적 외부 클록 신호를 공급받는다. 외부 클록 신호들(상보적 외부 클록 신호를 포함한)은 클록 입력 회로(205)로 공급될 수 있다. 클록 입력 회로(205)는 내부 클록 신호(ICLK)를 생성하기 위해 외부 클록 신호들을 수신할 수 있다. 내부 클록 신호(ICLK)는 내부 클록 발생기(207)로 공급되며 따라서 상 제어된 내부 클록 신호(LCLK)가 어드레스/명령 입력 회로(215)로부터 수신된 내부 클록 신호(ICLK) 및 클록 인에이블(enable) 신호(CKE)에 기초하여 발생된다. 이에 제한되지 않지만, DLL 회로는 내부 클록 발생기(207)로서 사용될 수 있다. 상 제어된 내부 클록 신호(LCLK)는 입력/출력 회로(270)에 공급되며 판독 데이터의 출력 타이밍을 결정하기 위한 타이밍 신호로서 사용된다. 내부 클록 신호(ICLK)는 또한 타이밍 발생기(209)로 공급되며 따라서 다양한 내부 클록 신호들이 발생될 수 있다.
전력 공급 단자들은 전력 공급 전위들(VDD 및 VSS)을 공급받는다. 이들 전력 공급 전위들(VDD 및 VSS)은 내부 전압 발생 회로(290)로 공급된다. 내부 전력 공급 발생 회로(290)는 전력 공급 전위들(VDD 및 VSS)에 기초하여 다양한 내부 전위들(VPP, VOD, VARY, VPERI 등) 및 기준 전위(ZQVREF)를 발생시킨다. 내부 전위(VPP)는 주로 로우 디코더(230)에서 사용되고, 내부 전위들(VOD 및 VARY)은 주로 메모리 셀 어레이(245)에 포함된 감지 증폭기들(250)에서 사용되며, 내부 전위(VPERI)는 많은 다른 회로 블록들에서 사용된다. 기준 전위(ZQVREF)는 ZQ 캘리브레이션 회로(275)에서 사용된다.
전력 공급 단자들은 또한 전력 공급 전위들(VDDQ 및 VSSQ)을 공급받는다. 이들 전력 공급 전위들(VDDQ 및 VSSQ)은 입력/출력 회로(270)로 공급된다. 전력 공급 전위들(VDDQ 및 VSSQ)은 각각, 전력 공급 전위들(VDD 및 VSS)과 동일한 전위들이다. 그러나, 전용 전력 공급 전위들(VDDQ 및 VSSQ)은 입력/출력 회로(270)에 의해 발생된 전력 공급 잡음이 ZQ 캘리브레이션 회로(275)(도 2에 도시되지 않음)에 포함된 다른 회로 블록들로 전파되지 않도록 입력/출력 회로(270)를 위해 사용된다.
캘리브레이션 단자(ZQ)는 ZQ 캘리브레이션 회로(275)에 연결된다. ZQ 캘리브레이션 회로(275)는 중재기 회로(280)에 의해 발생된 바와 같이, ZQ 캘리브레이션 인에이블 신호(ZQE)에 의해 활성화될 때, RZQ(255)의 임피던스, 및 기준 전위(ZQVREF)를 참조하여 캘리브레이션 동작을 수행한다. 캘리브레이션 동작에 의해 획득된 임피던스 코드(ZQCODE)는 입력/출력 회로(270)로 공급되며, 따라서 입력/출력 회로(270)에 포함된 출력 버퍼(도시되지 않음)의 임피던스가 특정된다.
몇몇 실시예들에서, 중재기 회로(280)는 제어기(105)로부터의, ZQ 캘리브레이션 명령, ZQ_com에 응답하여, 활성화될 수 있다. 중재기 회로(280)는 입력으로서, 캘리브레이션 단자(ZQ)에서 ZQ 패드 전압(VZQ)을 추가로 수신할 수 있다. ZQ_com을 수신하는 것에 응답하여, 풀 다운 인에이블 신호(PDE)가 활성화된다. PDE 신호는 VZQ를 풀 다운하기 위해 n-채널 트랜지스터(NCH) ZQ 풀다운을 인에이블 할 수 있다. 중재기 회로(280)는, 그것, 및 연관된 칩(235)이 ZQ 저항기(RZQ)(255)로 액세스해야 한다고 결정한다면, 중재기 회로(280)는 ZQ 캘리브레이션 인에이블 신호(ZQE)를 출력할 수 있다. ZQE 신호는 요청 칩에서 ZQ 캘리브레이션 동작들을 시작하기 위해 ZQ 캘리브레이션 회로(275)로 출력될 수 있다. ZQ 캘리브레이션 리셋 신호(ZQRST)는 ZQ 캘리브레이션 동작들이 완료될 때 중재기 회로(280)에 의해 어서팅될 수 있다.
요청 칩이 RZQ(255)로 액세스해야 하는지를 결정하기 위해, 중재기 회로(280)는 설정된 시간 기간 동안 NCH ZQ 풀다운을 인에이블 하도록 구성될 수 있다. 타이밍 정보는 레지스터(285)에서, 프로그램되거나, 또는 그 외 저장될 수 있다. 예를 들면, 레지스터(285)는 칩(235)에 특정된 NCH ZQ 풀다운 타이밍 정보를 갖고, 다중-칩 반도체 디바이스(200)의 칩(235)에 대해 프로그램될 수 있다. 따라서, 각각의 개별 칩(235)에 대한 각각의 개별 레지스터(285)는 임의의 다른 칩(235)의 레지스터들(285) 상에 저장된 타이밍 정보와 상이한 타이밍 정보를 저장하도록 구성될 수 있다. 예를 들면, 타이밍 정보는 다중-칩 반도체 디바이스(200)의 복수의 칩들 중에서 개개의 칩에 고유할 수 있다. 레지스터(285)는, 제한 없이, 프로그램 가능한 퓨즈들, 안티-퓨즈들, 모드 레지스터, 또는 다른 적절한 구성요소들을 포함할 수 있다. 따라서, 칩의 우선순위는 레지스터(285)를 통해 설정되거나 또는 프로그램될 수 있다.
중재기 회로(280)의 동작은 도 2 및 도 5 양쪽 모두를 참조하여 이하에서 논의될 것이다. ZQ 캘리브레이션 명령(ZQ_com)이 발행될 때, 중재기 회로(280)는 캘리브레이션 단자(ZQ)에서 VZQ를 결정하고, VZQ가 또 다른 요청 칩에 의해 풀 다운되었는지 또는 RZQ가 현재 사용 중인지 여부를 결정하도록 구성될 수 있다. 따라서, 몇몇 실시예들에서, 각각의 칩은 VZQ 상에서 실질적으로 동일한 풀다운 강도를 갖도록 구성될 수 있다. 따라서, 어떤 칩도 NCH ZQ 풀다운을 인에이블 되지 않았다면, VZQ는 VDDQ에 있을 것이다. 그러나, 하나 이상의 칩들이 NCH ZQ 풀다운을 인에이블 되었다면, VZQ는 약 0.5배 VDDQ 이하의 전압으로 낮아질 것이다. 몇몇 실시예들에서, 다양한 VDDQ가 이용될 수 있다. 중재기 회로(280)가 VDDQ 및 0.5배 VDDQ를 비교하기 때문에, 저 전압 VDDQ가 이용될 수 있다. 예를 들면, 몇몇 실시예들에서, 중재기 회로(280)는 제한 없이, 1.1V, 0.6V, 및 0.4V를 포함하는 VDDQ와 함께 작동하도록, 및 2-, 3-, 4-, 및 8-칩 스택들을 포함한 다중-칩 패키지들을 위해 구성될 수 있다.
상기 논의된 바와 같이, NCH ZQ 풀다운의 지속 기간은 다중-칩 반도체 디바이스(200)의 각각의 칩에 대해 상이할 수 있다. 따라서, 예를 들면, 칩(235)이, 예를 들면, PDE 신호를 어서팅함으로써, NCH ZQ 풀다운을 인에이블 하면, 그것은 레지스터(285)에 저장된 타이밍 정보에 기초하여 시간의 양 동안 VZQ를 풀 다운할 것이다. 특정된 지속 기간 동안 NCH ZQ 풀다운을 인에이블 한 후, 풀다운은 해제될 수 있다. 일단 풀다운이 디스에이블(disable)되면, 중재기 회로(280)는 VZQ를 결정하기 전에 ZQ 풀 업 시간의 지속 기간 동안 대기할 수 있다. 예를 들면 ZQ 풀 업 시간은 칩들 중 임의의 것에 의해 풀 다운되지 않는다면, RZQ(255)에 의해, 다시 VDDQ로 풀 업될 VZQ에 대해 요구된 시간의 양일 수 있다. 일 실시예에서, 5 나노초 이하의 풀 업 시간이 충분할 수 있다. 풀 업 시간의 종료 시, VZQ가 VDDQ와 대략 동일하면, 요청 중재기 회로는 RZQ로 액세스하며 ZQ 캘리브레이션 동작을 시작할 수 있다. 그러나, 풀 업 시간의 종료 시, VZQ가, 예를 들면, 0.5배 VDDQ 이하의 전압에서, 또 다른 칩에 의해 풀 다운된 채로 있다면, 중재기 회로(280)는 보다 높은 우선순위 칩이 ZQ 캘리브레이션 요청을 발행하였다고 결정할 수 있다. 몇몇 실시예들에서, 요청 칩은 또 다른 ZQ 캘리브레이션 요청을 발행하기 전에 ZQ 캘리브레이션 리셋 신호(ZQRST)를 기다릴 수 있다. 다른 실시예들에서, 요청 칩은 또 다른 요청을 발행하기 전에 그 다음의 ZQ_com 신호를 기다릴 수 있다. 이러한 방식으로, 중재기 회로(280)는 양쪽 칩들 모두가 ZQ 캘리브레이션 요청을 동시에 발행한다면 보다 높은 우선순위 칩이 항상 보다 낮은 우선순위 칩에 대해 RZQ로 액세스하도록 구성될 수 있다.
도 5는 다양한 실시예들에 따른, 다중-칩 디바이스의 각각의 칩들로부터의 ZQ 캘리브레이션 요청들에 응답하여 ZQ 패드 전압들(500)을 예시한다. 총 4개의 칩들이 단지 예시의 목적들을 위해 사용된다. 다른 실시예들에서, 4개보다 많거나 또는 적은 칩들이 주어진 다중-칩 반도체 디바이스에 존재할 수 있다는 것이 이해될 것이다. 마스터 칩 VZQ(505)는 마스터 칩으로부터의 ZQ 캘리브레이션 요청에 응답하는 VZQ를 예시한다. 이 예에서, 뿐만 아니라 일반적으로 말해서, 마스터 칩은 다중-칩 디바이스에서 최고 우선순위 칩일 수 있다. 슬레이브 칩 1 VZQ(510)는 마스터 칩에 대해 두 번째로 가장 높은 우선순위를 가진, 슬레이브 칩 1로부터의 ZQ 캘리브레이션 요청에 응답하는 VZQ를 묘사한다. 슬레이브 칩 2 VZQ(515)는 마스터 칩 및 슬레이브 칩 1 양쪽 모두에 부차적인, 슬레이브 칩 2로부터의 캘리브레이션 요청에 응답하는 VZQ를 묘사한다. 슬레이브 칩 3 VZQ(520)는 최저 우선순위를 가지며, 다른 칩들의 각각에 부차적인, 슬레이브 칩 3으로부터의 ZQ 캘리브레이션 요청에 응답하는 VZQ를 묘사한다.
도 2에 대하여 상기 설명된 바와 같이, 몇몇 실시예들에서, VZQ 검출 시간은 ZQ 캘리브레이션 명령의, 각각의 개별 중재기 회로(280)에 의한 수신 시, 또는 대안적으로, 시간(T0)에서 묘사된 바와 같이, ZQ 캘리브레이션 리셋 신호, ZQRST의 수신 시 시작될 수 있다. 추가 실시예들에서, VZQ 검출 시간은 ZQ 풀 업 시간이 경과한 후 시작될 수 있다. 몇몇 실시예들에서, VZQ 검출 시간의 지속 기간은 칩들의 각각에 대해 동일할 수 있다. VZQ 검출 시간의 길이는 최대 ZQ 풀 업 시간 및 최대 비교기 응답 시간의 합보다 크도록 요구될 수 있다. 따라서, 예를 들면, ZQ 풀 업 시간이 0V로부터 5ns이며, 최대 비교기 응답 시간이 또한 5ns이면, VZQ 검출 시간은 10ns의 최소 지속 기간을 가질 수 있다.
VZQ 검출 시간이 경과한 후, 시간(T1)에서, 요청 칩은 NCH ZQ 풀 다운을 인에이블 할 수 있다. 마스터 칩 VZQ(505)에 대해, NCH ZQ 풀 다운 시간은 슬레이브 칩 1에 대한 NCH ZQ 풀 다운 시간 더하기 최대 ZQ 풀 업 시간의 합, 더하기 최대 비교기 응답 시간의 합보다 클 수 있다. 따라서, 마스터 칩 VZQ(505)에 대해, NCH ZQ 풀 다운 시간은 시간(T1) 내지 시간(T8)까지의 길이를 가질 수 있다. 슬레이브 칩 1 VZQ(510)에 대해, NCH ZQ 풀 다운 시간은 슬레이브 칩 2에 대한 NCH ZQ 풀 다운 시간 더하기 최대 ZQ 풀 업 시간의 합, 더하기 최대 비교기 응답 시간보다 클 수 있다. 따라서, 슬레이브 칩 1 VZQ(510)에 대해, NCH ZQ 풀 다운 시간은 시간(T1) 내지 시간(T6)까지의 길이를 가질 수 있다. 슬레이브 칩 2 VZQ(515)에 대해, NCH ZQ 풀 다운 시간은 슬레이브 칩 3에 대한 NCH ZQ 풀 다운 시간 더하기 최대 ZQ 풀 업 시간의 합, 더하기 최대 비교기 응답 시간보다 클 수 있다. 따라서, 슬레이브 칩 2 VZQ(515)에 대해, NCH ZQ 풀 다운 시간은 시간(T1) 내지 시간(T4)까지의 길이를 가질 수 있다. 슬레이브 칩 3 VZQ(520)에 대해, NCH ZQ 풀 다운 시간은 최소 전압, 예를 들면, 0V에 이르기 위한 VZQ에 대한 최대 NCH ZQ 풀 다운 시간, 더하기 최대 ZQ 풀 업 시간의 합, 더하기 최대 비교기 응답 시간보다 클 수 있다. 따라서, 슬레이브 칩 3 VZQ(520)에 대해, NCH ZQ 풀 다운 시간은 시간(T1) 내지 시간(T2)까지의 길이를 가질 수 있다.
이전에 설명된 바와 같이, 각각의 칩의 각각의 NCH ZQ 풀 다운 시간의 지속 기간은 칩의 각각의 레지스터(285)에 저장될 수 있다. 게다가, 각각의 개별 NCH ZQ 풀 다운 시간은, 상기 설명된 관계가 이어지는 한, 임의의 다른 칩의 NCH ZQ 풀 다운 시간과 상이할 수 있다.
부가적인 칩들을 이용한 실시예들에서, NCH ZQ 풀 다운 시간은, 최소 전압에 도달하기 위한 VZQ에 대한 최대 NCH ZQ 풀 다운 시간, 더하기 최대 ZQ 풀 업 시간의 합, 더하기 최대 비교기 응답 시간보다 클 수 있는 NCH ZQ 풀 다운 시간을 가진 최저 우선순위 칩을 갖고, 상기와 유사하게 정의될 수 있다. 각각의 그 다음의 보다 높은 우선순위 칩은 그런 다음 상기 제시된 관계를 따를 수 있으며, 여기에서 NCH ZQ 풀 다운 시간은 바로 더 낮은 우선순위 칩에 대한 NCH ZQ 풀 다운 시간, 더하기 최대 ZQ 풀 업 시간의 합, 더하기 최대 비교기 응답 시간보다 커야 한다.
NCH ZQ 풀 다운 시간이 경과한 후, 중재기 회로(280)는 VZQ를 결정하기 전에 ZQ 풀 업 시간의 지속 기간 동안 풀 다운을 해제할 수 있다. 따라서, 마스터 칩 VZQ(505)에 대해, 마스터 칩에 대한 중재기 회로(280)는 시간(T9)에서 VZQ(525)를 결정할 수 있다. 슬레이브 칩 1 VZQ(510)에 대해, 슬레이브 칩 1에 대한 중재기 회로(280)는 시간(T7)에서 VZQ(530)를 결정할 수 있다. 슬레이브 칩 2 VZQ(515)에 대해, 슬레이브 칩 2에 대한 중재기 회로(280)는 시간(T5)에서 VZQ(535)를 결정할 수 있다. 슬레이브 칩 3 VZQ(520)에 대해, 슬레이브 칩 3에 대한 중재기 회로(280)는 시간(T3)에서 VZQ(540)를 결정할 수 있다. VZQ가 VDDQ에 있는 것으로 결정되면, 중재기 회로(280)는 RZQ로 액세스하며 ZQ 캘리브레이션 절차를 시작할 수 있다. 그러나, VZQ가 또 다른 칩에 의해 풀 다운된 것으로 결정되면, ZQ 캘리브레이션 요청은, 제한 없이, ZQ 풀 업 시간(525, 530, 535, 540) 직후 뒤이은 VZQ 검출 시간 후, ZQRST 신호의 수신 후, 또는 또 다른 ZQ 캘리브레이션 명령(ZQ_com)이 발행된 후와 같은, 나중에 중재 회로(280)에 의해 발행될 수 있다.
도 3은 다양한 실시예들에 따른, ZQ 캘리브레이션 회로(300)의 회로도이다. ZQ 캘리브레이션 회로(300)는 입력 신호들 ZQE(305), PDE(315), ZQRST(320), 캘리브레이션 단자 ZQ(310)를 위한 입력들을 포함한다. 풀 다운 코드 발생기(325)는 제 1 비교기(335)의 출력에 기초하여 풀 다운 코드(PDCODE)(360)를 생성하도록 구성될 수 있다. 제 1 비교기(335)는 제 1 ZQ 기준 전압(ZQVREF0)(345)에 VZQ를 비교하도록 구성될 수 있다. 풀 업 코드 발생기(330)는 제 2 비교기(340)의 출력에 기초하여 풀 업 코드(PUCODE)(365)를 생성하도록 구성될 수 있다. 제 2 비교기(340)는 제 2 ZQ 기준 전압(ZQVREF1)(350)에 VZQ를 비교하도록 구성될 수 있다. 이들 구성요소들은 요약에서 설명되었으며 임의의 특정 실시예의 제한으로서 해석되지 않을 것이다.
몇몇 실시예들에서, RZQ(355)에 결합된 제 1 풀 다운 회로(370)는 캘리브레이션 단자(ZQ)에서 전압(VZQ)을 풀 다운하기 위해 게이트(385)에 의해 활성화될 수 있다. 풀 다운 회로(370)는 VSSQ(도시되지 않음), 및 캘리브레이션 단자(ZQ) 사이에 병렬로 결합된 복수의 트랜지스터들을 포함할 수 있다. 풀 다운 회로(380)는 VSSQ(도시되지 않음) 및 제 2 비교기(340)에 결합된 중간 단자 사이에서 병렬로 결합된 복수의 트랜지스터들을 포함할 수 있다. 풀 업 회로(375)는 VDDQ(도시되지 않음) 및 중간 단자 사이에서 병렬로 결합된 복수의 트랜지스터들을 포함할 수 있다. 게이트(385)는 PDE 신호(315)가 어서팅될 때 PDCODE(360)에 관계없이 풀 다운 회로들(370, 380)의 복수의 트랜지스터들 중 일부 또는 모두를 인에이블 할 수 있다. ZQE 신호(305)는, 이에 제한되지 않지만, 제 1 및 제 2 비교기(335, 340), 풀 다운 코드 발생기(325), 풀 업 코드 발생기(330), 제 1 및 제 2 풀 다운 회로들(370, 380), 및 풀 업 회로(375)를 포함한, 모든 관련된 블록들을 인에이블 하도록 구성된다. 캘리브레이션 회로(300)는 풀 다운 코드 발생기(325) 및 풀 업 코드 발생기(330) 양쪽 모두가 풀 다운 및/또는 풀 업 ZQ 캘리브레이션 동작들의 종료를 검출할 때, 로직(390)을 통해, ZQRST 신호(320)를 인에이블 한다. ZQE 신호는 ZQRST 신호에 의해 추가로 디스에이블될 수 있다.
몇몇 대안적인 실시예들에서, 제 1 풀 다운 회로(370)는 간단히 구현에 기초하여 VZQ를 풀 다운하거나 또는 풀 업하기 위한 드라이버 회로일 수 있다. 도 3은 VDDQ에 결합된 것으로 RZQ(355)를 묘사하지만, 이 예는 제한적인 것으로 취해져서는 안된다. 예를 들면, 다른 실시예들에서, RZQ는 대안적으로 VSSQ에 연결될 수 있다. 이러한 실시예들에서, 캘리브레이션 단자(ZQ)는 제 1 풀 다운 회로(370) 대신에 VZQ를 풀 업하는 드라이버 회로에 결합될 수 있다. 따라서, 드라이버 회로는, 풀 다운/풀 업 회로들과 마찬가지로, 각각의 개개의 칩에 특정적인 온-칩 드라이버 회로일 수 있다.
도 4는 다양한 실시예들에 따른, 대안적인 ZQ 캘리브레이션 회로(400)의 회로도이다. 도 3에서처럼, ZQ 캘리브레이션 회로(400)는 도 3에 대하여 이전에 설명된 바와 같이, 입력 신호들 ZQE1(405), PDE(415), ZQRST(420), ZQE2(490), 및 캘리브레이션 단자 ZQ(410)를 위한 입력들을 포함한다. 유사하게, 도 3에서 이전에 설명된 바와 같이, 풀 다운 코드 발생기(425)는 제 1 비교기(435)의 출력에 기초하여 풀 다운 코드(PDCODE)(460)를 생성하도록 구성될 수 있다. 제 1 비교기는 제 1 ZQ 기준 전압(ZQVREF0)(445)에 VZQ를 비교하도록 구성될 수 있다. 풀 업 코드 발생기(430)는 제 2 비교기(440)의 출력에 기초하여 풀 업 코드(PUCODE)(465)를 생성하도록 구성될 수 있다. 제 2 비교기는 제 2 기준 전압(ZQVREF1)(450)에 VZQ를 비교하도록 구성될 수 있다. 이들 구성요소들은 예시의 목적들을 위해 다시 요약에서 설명되었으며 임의의 특정 실시예의 제한으로서 해석되지 않을 것이다.
여기에서, 도 3의 ZQ 캘리브레이션 회로(300)와 대조적으로, ZQ 캘리브레이션 동작은 풀 다운 캘리브레이션 동작 및 풀 업 캘리브레이션 동작이 별개인 2 파트 동작으로서 정의된다. 따라서, 풀 다운 코드 발생기(425)가 단지 풀 다운 측을 위한 캘리브레이션 동작의 종료만을 검출한 후, ZQE2 신호(490)가 인에이블된다. ZQE2 신호(490)는 그런 다음 단지 풀 업 측만을 위한 풀 업 캘리브레이션 동작의 시작을 트리거하며, 또한 ZQE1 신호(405)를 리셋한다. 풀 업 코드 발생기(430)가 풀 업 측을 위한 캘리브레이션 동작들이 종료되었음을 검출한 후, ZQRST 신호(420)는 또한 ZQE2 신호(490)를 리셋하면서 인에이블될 수 있다. 그러므로, 도 3의 캘리브레이션 회로(300)와 대조적으로, RZQ(455)는 ZQE1 신호(405)가 리셋되고 ZQE2 신호(490)가 인에이블된 후 해제될 수 있다. 일단 해제되면, 또 다른 칩이 원래 칩을 위한 풀 업 캘리브레이션 동작들과 동시에, 풀 다운 측 상에서 ZQ 캘리브레이션 동작들을 시작할 수 있을 것이다.
도 6은 다양한 실시예들에 따른, 타이밍 기반 ZQ 캘리브레이션을 위한 중재기 회로를 사용하는 방법(600)의 흐름도이다. 방법(600)은, 블록(605)에서, ZQ 핀에서 전압을 검출함으로써 시작된다. ZQ 핀에서의 전압은, 도 2 내지 도 4에 대하여 설명된 바와 같이, 캘리브레이션 단자에서의 전압(ZQ), 또는 ZQ 패드 전압(VZQ)을 포함할 수 있다. 판단 블록(610)에서, VZQ는 예로서, 적어도 10ns 동안 모니터링된다. 10ns 동안, 중재기 회로는 VZQ가 풀 다운되는지(예로서, 0.5배 VDDQ 이하)를 결정한다. 몇몇 경우들에서, VZQ는 ZQ 기준 전압, ZQVREF에 비교될 수 있다. 예를 들면, 몇몇 실시예들에서, ZQVREF는 대략 0.8배 VDDQ일 수 있다. 그것이 풀 다운되거나 또는 풀 다운되지 않을 때 VDDQ에서의 큰 차이의 결과로서, 중재기 회로는 VZQ가 종래의 중재기 회로들에 의해 요구된 것들보다 낮은 VDDQ 값들을 갖고 풀 다운될 때를 검출할 수 있을 것이다. 예를 들면, VDDQ는, 제한 없이, 1.1V, 0.6V, 및 0.4V를 포함할 수 있다. VZQ가 풀 다운된 것으로 결정되면, 중재기 회로는 또 다른 ZQ 캘리브레이션 요청을 발행하기 전에 적어도 10ns를 기다릴 수 있다.
VZQ가 상기 시간 동안 풀 다운되지 않는다면, 방법(600)은 블록(615)에서, 설정된 지속 기간 동안 NCH ZQ 풀 다운을 인에이블 함으로써 계속된다. 상기 설명된 바와 같이, NCH ZQ 풀 다운의 지속 기간은, 반도체 디바이스 상에서의 칩들의 수에 의존하여, 달라질 수 있다. 게다가, NCH ZQ 풀 다운의 지속 기간은 다중-칩 반도체 디바이스의 각각의 칩에 대해 상이할 수 있다. 더욱이, NCH ZQ 풀 다운의 지속 기간은 다중-칩 반도체 디바이스의 각각의 칩에 대한 각각의 레지스터에 저장될 수 있다.
블록(620)에서, NCH ZQ 풀 다운은 NCH ZQ 풀 다운의 설정된 지속 기간이 경과한 후 중재기 회로에 의해 디스에이블된다. 블록(625)에서, 중재기 회로는 외부 ZQ 저항기에 의해 풀 업될 VZQ에 대해, ZQ 풀 업 시간의 지속 기간 동안 기다린다. 그런 다음, 판단 블록(630)에서, VZQ가 풀 다운되는지(예로서, 0.5배 VDDQ 이하)가 결정된다. VZQ가 또 다른 칩에 의해 풀 다운되면, 중재기 회로는 ZQ 캘리브레이션 요청을 발행하려고 시도하기 전에 적어도 10 나노초 기다릴 수 있다. VZQ가 풀 다운되지 않았다면(예로서, VDDQ와 동일함), 블록(635)에서, ZQ 캘리브레이션 요청은 성공하였으며 중재기 회로는 ZQ 캘리브레이션 프로세스를 인에이블 하며 VZQ를 즉시 풀 다운할 수 있다.
특정한 특징들 및 양상들이 대표적인 실시예들에 대하여 설명되었지만, 이 기술분야의 숙련자는 다양한 수정들 및 부가들이 본 발명의 범위로부터 벗어나지 않고 논의된 실시예들에 대해 이루어질 수 있다는 것을 인식할 것이다. 상기 설명된 실시예들이 특정한 특징들을 나타내지만, 본 발명의 범위는 또한 특징들의 상이한 조합을 가진 실시예들 및 상기 설명된 특징들 모두를 포함하지 않는 실시예들을 포함한다. 예를 들면, 여기에서 설명된 방법들 및 프로세스들은 하드웨어 구성요소들, 소프트웨어 구성요소들, 및/또는 그것의 임의의 조합을 사용하여 구현될 수 있다. 뿐만 아니라, 여기에서 설명된 다양한 방법들 및 프로세스들이 설명의 용이함을 위해 특정한 구조적 및/또는 기능적 구성요소들에 대하여 설명될 수 있지만, 다양한 실시예들에 의해 제공된 방법들은 임의의 특정한 구조적 및/또는 기능적 아키텍처에 제한되지 않으며, 대신에 임의의 적절한 하드웨어, 펌웨어, 및/또는 소프트웨어 구성상에서 구현될 수 있다. 유사하게, 특정한 기능이 특정한 시스템 구성요소들에 기인하지만, 맥락이 달리 서술하지 않는다면, 이러한 기능은 여러 개의 실시예들에 따른 다양한 다른 시스템 구성요소들 중에서 분배될 수 있다.
게다가, 여기에서 설명된 방법들 및 프로세스들의 절차들이 설명의 용이함을 위해 특정한 순서로 설명되지만, 다양한 절차들은 다양한 실시예들에 따라 재순서화되고, 부가되며, 및/또는 생략될 수 있다. 하나의 방법 또는 프로세스에 대하여 설명된 절차들은 다른 설명된 방법들 또는 프로세스들 내에 통합될 수 있으며; 마찬가지로, 특정한 구조적 아키텍처에 따라 및/또는 하나의 시스템에 대하여 설명된 하드웨어 구성요소들은 대안적인 구조적 아키텍처들로 조직되고 및/또는 다른 설명된 시스템들 내에 통합될 수 있다. 그러므로, 다양한 실시예들이 설명의 용이함을 위해 특정한 특징들을 갖고 또는 그것 없이 설명되지만, 특정한 실시예에 대하여 여기에서 설명된 다양한 구성요소들 및/또는 특징들은 조합되고, 대체되고, 부가되며, 및/또는 다른 설명된 실시예들로부터 빠질 수 있다. 결과적으로, 여러 개의 대표적인 실시예들이 상기 설명되지만, 본 발명은 다음의 청구항들의 범위 내에서 모든 수정들 및 등가물들을 커버하도록 의도된다는 것이 이해될 것이다.

Claims (20)

  1. 시스템에 있어서,
    저항기; 및
    복수의 칩들로서, 상기 복수의 칩들의 각각은:
    상기 저항기에 결합된 단자;
    타이밍 정보를 저장한 레지스터; 및
    상기 레지스터에 저장된 상기 타이밍 정보에 적어도 부분적으로 기초하여, 상기 저항기가 이용 가능한지를 결정하도록 구성된 중재기 회로를 포함하며;
    상기 복수의 칩들의 각각의 레지스터에 저장된 상기 타이밍 정보는 상기 복수의 칩들의 대응하는 것에 고유한, 상기 복수의 칩들을 포함하는, 시스템.
  2. 청구항 1에 있어서,
    상기 복수의 칩들의 각각은 상기 단자에 결합된 드라이버 회로를 더 포함하며 상기 중재기 회로는 상기 저항기가 상기 복수의 칩들의 각각에서 이용 가능한지를 결정하기 전에 상기 단자의 전위 레벨을 변경하기 위해 상기 드라이버 회로를 인에이블(enable) 하도록 추가로 구성되는, 시스템.
  3. 청구항 2에 있어서,
    상기 중재기 회로는 상기 복수의 칩들 중에서 각각의 개별 칩에 고유한 지속 시간 동안 상기 드라이버 회로를 인에이블 하도록 추가로 구성되는, 시스템.
  4. 청구항 2에 있어서,
    상기 복수의 칩들의 각각은 상기 드라이버 회로에 결합된 캘리브레이션 제어 회로를 더 포함하며 상기 캘리브레이션 제어 회로는 상기 중재기 회로가 상기 저항기가 상기 복수의 칩들의 각각에서 이용 가능하다고 결정한 후 상기 드라이버 회로의 임피던스를 조정하도록 구성되는, 시스템.
  5. 청구항 1에 있어서,
    상기 복수의 칩들의 각각으로, 캘리브레이션 명령을 동시에 발행하도록 구성된 제어기를 더 포함하며, 상기 복수의 칩들의 각각의 중재기 회로는, 상기 캘리브레이션 명령에 응답하여, 상기 저항기가 이용 가능한지를 결정하는, 시스템.
  6. 청구항 3에 있어서,
    상기 저항기의 이용 가능성은 상기 각각의 칩에 고유한 상기 지속 시간이 경과한 후 상기 단자의 전위 레벨에 기초하여 결정되는, 시스템.
  7. 청구항 3에 있어서,
    제 1 칩에 대한 상기 지속 시간은, 제 2 칩에 대한 지속 시간에 대해 적어도 부분적으로 결정되며, 상기 제 2 칩은 상기 제 1 칩에 부차적인, 시스템.
  8. 청구항 1에 있어서,
    상기 레지스터는 프로그램 가능한 레지스터인, 시스템.
  9. 청구항 2에 있어서,
    상기 중재기 회로는 상기 복수의 칩들의 제 2 칩 상에서 풀 다운 또는 풀 업 캘리브레이션 동작 중 적어도 하나와 동시에 상기 단자의 전위 레벨을 변경하기 위해 제 1 칩의 드라이버 회로를 인에이블하도록 구성되는, 시스템.
  10. 청구항 2에 있어서,
    상기 드라이버 회로는 풀 다운 회로인, 시스템.
  11. 장치에 있어서,
    공급 전압 및 단자 사이에 결합된 저항기; 및
    칩으로서:
    상기 단자를 통해 상기 저항기에 결합된 중재기 회로; 및
    타이밍 정보를 저장하도록 구성된, 상기 중재기 회로와 통신하는, 레지스터를 포함한, 상기 칩을 포함하며;
    상기 중재기 회로는:
    캘리브레이션 명령을 수신하고;
    상기 캘리브레이션 명령에 응답하여, 상기 단자에서의 전압에 기초하여 상기 저항기가 이용 가능한지를 결정하고;
    드라이버 회로를 통해 및 상기 저항기가 이용 가능하다고 결정하는 것에 응답하여, 상기 레지스터에 저장된 상기 타이밍 정보에 기초하여 지속 시간 동안, 풀 다운 또는 풀 업 방향 중 하나로 상기 단자에서의 전압을 드라이빙하며;
    상기 지속 시간이 경과한 후, 상기 저항기가 이용 가능한지를 결정하도록 구성되는, 장치.
  12. 청구항 11에 있어서,
    상기 중재기 회로는 : 상기 지속 시간이 경과한 후 상기 저항기가 이용 가능하다고 결정하는 것에 응답하여, 캘리브레이션 동작을 위한 인에이블 신호(enable signal)를, 캘리브레이션 회로로 송신하도록 추가로 구성되는, 장치.
  13. 청구항 12에 있어서,
    상기 중재기 회로는 상기 드라이버 회로를 통해, 다중-칩 패키지의 제 2 칩 상에서의 캘리브레이션 동작과 동시에 상기 단자에서의 상기 전압을 드라이빙하도록 추가로 구성되는, 장치.
  14. 청구항 11에 있어서,
    상기 레지스터에 저장된 타이밍 정보는 상기 칩을 포함하는 다중-칩 패키지에 고유한, 장치.
  15. 청구항 11에 있어서,
    상기 중재기 회로는 상기 지속 시간이 경과한 후 상기 저항기가 이용 가능하다고 결정하는 것에 응답하여 상기 풀 업 또는 풀 다운 방향 중 적어도 하나로 상기 단자에서의 전압을 드라이빙하도록 추가로 구성되는, 장치.
  16. 청구항 11에 있어서,
    상기 지속 시간은 상기 저항기가 상기 드라이버 회로의 반대 방향으로, 상기 단자에서의 전압을, 풀 업 또는 풀 다운 중 하나를 하는데 걸리는 지속 시간을 포함하는, 장치.
  17. 청구항 11에 있어서,
    상기 드라이버 회로는 풀 다운 회로인, 장치.
  18. 청구항 17에 있어서,
    상기 저항기가 이용 가능하지 않다면, 상기 중재기 회로는 상기 저항기가 이용 가능한지를 결정하려고 다시 시도하기 전에 풀 업 시간을 기다리도록 추가로 구성되는, 장치.
  19. 방법에 있어서,
    저항기에 결합된 단자에서 전압을 검출하는 단계;
    상기 전압에 기초하여 상기 저항기가 이용 가능한지를 결정하는 단계;
    칩에 포함된 레지스터에 저장된 타이밍 정보에 기초하여 지속 시간 동안 상기 칩에 포함된 드라이버 회로를 인에이블 하는 단계(enabling)로서, 상기 타이밍 정보는 다른 칩들 중에서 상기 칩에 고유한, 상기 드라이버 회로를 인에이블 하는 단계;
    상기 지속 시간 동안 상기 전압을 풀 업 또는 다운하는 단계; 및
    상기 지속 시간이 경과한 후, 상기 전압에 기초하여, 상기 저항기가 이용 가능한지를 결정하는 단계를 포함하는, 방법.
  20. 청구항 19에 있어서,
    상기 지속 시간이 경과한 후 상기 저항기가 이용 가능하다고 결정하는 것에 응답하여 캘리브레이션 동작을 위해 인에이블 신호를 캘리브레이션 회로로 송신하는 단계를 더 포함하는, 방법.
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