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KR102226090B1 - 반도체 장치의 제작 방법 및 반도체 장치의 제조 장치 - Google Patents

반도체 장치의 제작 방법 및 반도체 장치의 제조 장치 Download PDF

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KR102226090B1
KR102226090B1 KR1020130114414A KR20130114414A KR102226090B1 KR 102226090 B1 KR102226090 B1 KR 102226090B1 KR 1020130114414 A KR1020130114414 A KR 1020130114414A KR 20130114414 A KR20130114414 A KR 20130114414A KR 102226090 B1 KR102226090 B1 KR 102226090B1
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KR
South Korea
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film
heat treatment
atmosphere
sealant
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요시하루 히라카타
노조무 스기사와
료 하츠미
데츠지 이시타니
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 산화물 반도체 및 유기 수지막을 포함하며 안정된 전기적 특성을 갖는 반도체 장치를 제공한다.
산화물 반도체를 포함하는 트랜지스터 위에 유기 수지막을 형성한 제 1 기판을 감압 분위기하에서 열처리하고, 열처리 후의 제 1 기판을 대기에 노출시키지 않고 가능한 한 수분이 적은 분위기(예를 들어, 이슬점 -60℃ 이하, 바람직하게는 이슬점 -75℃ 이하의 불활성 가스(예를 들어 질소) 분위기, 또는 이슬점 -60℃ 이하, 바람직하게는 이슬점 -75℃ 이하의 건조 공기(드라이 에어) 분위기)하에서 취급(handling)하고, 대향 기판으로서 기능하는 제 2 기판과 접합시킴으로써, 반도체 장치를 제작한다.

Description

반도체 장치의 제작 방법 및 반도체 장치의 제조 장치{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE AND MANUFACTURING APPARATUS OF SEMICONDUCTOR DEVICE}
본 명세서 등에 개시(開示)되는 발명은 반도체 장치의 제작 방법 및 상기 반도체 장치를 제조하는 제조 장치에 관한 것이다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 화상 표시 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(단순히 표시 장치라고도 표기함) 등 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 다른 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어, 산화물 반도체로서 산화 아연 또는 In-Ga-Zn계 산화물 반도체를 사용한 트랜지스터를 제작하는 기술이 개시되어 있다(특허문헌 1 및 특허문헌 2 참조).
일본 특개2007-123861호 공보 일본 특개2007-96055호 공보
산화물 반도체를 갖는 반도체 장치에 있어서, 수분 등 수소를 포함하는 불순물을 산화물 반도체가 가지면, 그 전기 전도도가 변화될 우려가 있다. 이와 같은 현상은 산화물 반도체를 사용한 트랜지스터에 있어서 전기적 특성의 변동 요인이 된다.
한편, 반도체 장치에 있어서, 트랜지스터에 기인하여 생기는 단차를 평탄화하는 평탄화막으로서 유기 수지막이 사용된다. 유기 수지막은 양호한 평탄면을 형성하기 쉽다는 장점을 갖지만, 수분을 흡착하기 쉽다. 따라서, 산화물 반도체를 사용한 트랜지스터를 덮는 평탄화막으로서 유기 수지막을 사용한 경우, 유기 수지막에 흡수된 수분으로 인해 트랜지스터의 전기적 특성이 변동될 우려가 있다.
이와 같은 문제를 감안하여, 본 발명의 일 형태에서는 산화물 반도체 및 유기 수지막을 포함하는 반도체 장치에 안정된 전기적 특성을 부여할 수 있는 반도체 장치의 제작 방법을 제공하는 것을 과제의 하나로 한다.
또한, 본 발명의 일 형태에서는 안정된 전기적 특성을 갖고 신뢰성이 높은 반도체 장치를 제조할 수 있는 제조 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 형태에서는 산화물 반도체를 포함하는 트랜지스터 위에 유기 수지막을 형성한 제 1 기판을 감압 분위기하에서 열처리하고, 열처리 후의 제 1 기판을 대기에 노출시키지 않고 가능한 한 수분이 적은 분위기(예를 들어, 이슬점 -60℃ 이하, 바람직하게는 이슬점 -75℃ 이하의 불활성 가스(예를 들어 질소) 분위기, 또는 이슬점 -60℃ 이하, 바람직하게는 이슬점 -75℃ 이하의 건조 공기(드라이 에어) 분위기)하에서 취급(handling)하고, 대향 기판으로서 기능하는 제 2 기판과 접합시킴으로써, 반도체 장치를 제작한다.
더 구체적으로 말하면, 예를 들어 이하의 제작 방법에 의해 반도체 장치를 제작한다.
본 발명의 일 형태는 산화물 반도체층을 포함하는 트랜지스터 및 이 트랜지스터 위에 제공된 유기 수지막을 갖는 제 1 기판을 감압 분위기하에서 열처리하고, 제 1 기판 또는 이 제 1 기판과 대향시키는 제 2 기판 중 어느 하나에 실런트(sealant)를 도포하고, 제 1 기판 중 트랜지스터 및 유기 수지막이 제공된 면과 제 2 기판을 대향시키도록 접합하고, 실런트를 경화시키는 공정을 가지며, 열처리로부터 실런트의 경화까지의 공정은 대기에 노출시키지 않고 이슬점 -60℃ 이하의 분위기하에서 연속적으로 수행하는, 반도체 장치의 제작 방법이다.
또한, 본 발명의 일 형태는 산화물 반도체층을 포함하는 트랜지스터 및 이 트랜지스터 위에 제공된 유기 수지막을 갖는 제 1 기판을 감압 분위기하에서 열처리하고, 제 1 기판 또는 이 제 1 기판과 대향시키는 제 2 기판 중 어느 하나에 틀 형상(frame shape)으로 실런트를 도포하고, 이 틀 내에 액정을 적하하고, 제 1 기판 중 트랜지스터 및 유기 수지막이 제공된 면과 제 2 기판을 대향시키도록 접합하고, 실런트를 경화시키는 공정을 가지며, 열처리로부터 실런트의 경화까지의 공정은 대기에 노출시키지 않고 이슬점 -60℃ 이하의 분위기하에서 연속적으로 수행하는, 반도체 장치의 제작 방법이다.
또한, 본 발명의 일 형태는 산화물 반도체층을 포함하는 트랜지스터, 이 트랜지스터 위에 제공된 유기 수지막, 및 발광성 유기 화합물을 포함하는 발광 소자를 갖는 제 1 기판을 감압 분위기하에서 열처리하고, 제 1 기판 또는 이 제 1 기판과 대향시키는 제 2 기판 중 어느 하나에 실런트를 도포하고, 제 1 기판 중 트랜지스터 및 유기 수지막이 제공된 면과 제 2 기판을 대향시키도록 접합하고, 실런트를 경화시키는 공정을 가지며, 열처리로부터 실런트의 경화까지의 공정은 대기에 노출시키지 않고 이슬점 -60℃ 이하의 분위기하에서 연속적으로 수행하는, 반도체 장치의 제작 방법이다.
상기 반도체 장치의 제작 방법에 있어서, 제 1 기판과 제 2 기판을 접합하기 전에 제 2 기판을 감압 분위기하에서 열처리하는 것이 바람직하다.
또한, 상기 반도체 장치의 제작 방법에 있어서, 열처리로부터 실런트의 경화까지의 공정은 불활성 가스 분위기하에서 수행하는 것이 바람직하다.
또한, 상기 반도체 장치의 제작 방법에 있어서, 제 1 기판과 제 2 기판의 접합은 감압 분위기하에서 수행하는 것이 바람직하다. 구체적으로는, 접합이 수행되는 분위기를 20kPa 내지 0.1Pa 정도로 하는 것이 바람직하고, 100Pa 내지 1Pa로 하는 것이 더 바람직하다.
또한, 상술한 제작 공정을 실현할 수 있는 반도체 장치의 제조 장치도 본 발명의 일 형태에 포함된다. 즉, 본 발명의 다른 일 형태는 감압 분위기하에서 기판을 가열하는 열처리실과, 실런트를 도포하는 제 1 디스펜서, 및 액정을 적하하는 제 2 디스펜서를 갖는 도포실과, 적어도 하나가 열처리실에서 가열된 한 쌍의 기판을 도포실에서 도포된 실런트를 개재(介在)하도록 접합시키는 접합실과, 실런트를 경화시키는 경화실과, 열처리실, 도포실, 접합실, 및 경화실간에서 대기에 노출시키지 않도록 기판을 반송하는 반송실을 포함하고, 열처리실, 도포실, 접합실, 경화실, 및 반송실은 이슬점 -60℃ 이하의 분위기로 제어되는 것을 특징으로 하는, 반도체 장치의 제조 장치이다.
본 발명의 일 형태에 따르면, 산화물 반도체 및 유기 수지막을 포함하며, 안정된 전기적 특성을 갖는 반도체 장치 및 그 제작 방법을 제공할 수 있다.
또한, 본 발명의 일 형태에 따르면, 안정된 전기적 특성을 갖고 신뢰성이 높은 반도체 장치를 제조할 수 있는 제조 장치를 제공할 수 있다.
도 1은 반도체 장치의 제조 장치의 일 형태를 설명하기 위한 도면.
도 2는 제조 장치의 처리실의 일 형태를 설명하기 위한 도면.
도 3은 반도체 장치의 제조 장치의 일 형태를 설명하기 위한 도면.
도 4는 표시 장치의 구성의 개념도.
도 5는 유기 수지막을 포함하는 회로 기판으로부터 분리된 질량 전하비(m/z)가 18인 기체 분자의 강도를 나타낸 그래프.
도 6은 유기 수지막을 포함하지 않는 회로 기판으로부터 분리된 질량 전하비(m/z)가 18인 기체 분자의 강도를 나타낸 그래프.
도 7은 반도체 장치의 제작 공정을 설명하기 위한 사시도.
도 8은 실시형태에 따른 표시 장치의 구성예를 설명하기 위한 도면.
도 9는 실시형태에 따른 터치 센서를 구비한 표시 장치의 구성예를 설명하기 위한 도면.
도 10은 본 발명의 일 형태의 전자 기기를 설명하기 위한 도면.
도 11은 주사선 구동 회로(열처리함)의 동작 시간에 대한 동작 마진 폭의 변화를 나타낸 그래프.
도 12는 주사선 구동 회로(열처리하지 않음)의 동작 시간에 대한 동작 마진 폭의 변화를 나타낸 그래프.
도 13은 실시예 1에 사용한 제조 장치의 일 형태를 설명하기 위한 도면.
이하에서 본 발명의 실시형태에 대해서 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 제시되는 실시형태의 내용에 한정하여 해석되는 것이 아니다.
또한, 이하에 설명하는 본 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면 간에서 공통적으로 사용하며, 그 반복 설명은 생략한다.
또한, 본 명세서에서 설명하는 각 도면에 있어서, 각 구성의 크기, 막의 두께, 또는 영역은 명료화를 위해 과장되어 도시된 경우가 있다. 따라서, 반드시 그 스케일에 한정되는 것이 아니다.
또한, 본 명세서 등에서, 제 1, 제 2 등으로서 붙여지는 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 또한, 본 명세서 등에 있어서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것이 아니다.
본 명세서에 있어서, '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다.
또한, 본 명세서에 있어서, 삼방정 또는 능면체정은 육방정계에 포함된다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 제조 장치 및 상기 제조 장치를 사용한 반도체 장치의 제작 방법에 대해서, 도 1 내지 도 3을 사용하여 설명한다.
<1-1. 제조 장치의 구성 1>
도 1에 제조 장치(400)의 평면도의 일례를 도시하였다. 도 1에 도시한 제조 장치(400)는 트랜지스터가 제공된 소자 기판(이하에서, 제 1 기판이라고도 표기함)과 대향 기판(이하에서, 제 2 기판이라고도 표기함)을 접합(셀 공정)하기 위한 제조 장치이다.
도 1에 도시한 제조 장치(400)는 제 1 열처리실(50A) 및 제 2 열처리실(50B)과, 실런트를 도포하는 디스펜서를 포함하는 도포실(54)과, 도포실(54)에서 도포된 실런트를 개재하도록 한 쌍의 기판을 접합하는 접합실(56)과, 실런트를 경화시키기 위한 경화실(58)과, 각 처리실간에서 기판을 반송하는 반송실(52)을 갖는다. 또한, 접합 후의 기판을 꺼내기 위한 언로드실(unloading chamber)(60)을 구성 요소에 포함하여도 좋다.
도 1에 도시한 제조 장치(400)에 있어서, 제 1 열처리실(50A), 제 2 열처리실(50B), 도포실(54), 접합실(56), 경화실(58), 언로드실(60), 및 반송실(52)은 수분을 가능한 한 포함하지 않는 분위기로 제어된다. 예를 들어, 제조 장치(400) 내부는 예를 들어, 이슬점 -60℃ 이하, 바람직하게는 이슬점 -75℃ 이하의 불활성 가스 분위기(건조 질소 가스 분위기 또는 건조 아르곤 가스 분위기), 또는 이슬점 -60℃ 이하, 바람직하게는 이슬점 -75℃ 이하의 건조 공기(드라이 에어) 분위기로 제어된다.
또한, 기판(제 1 기판 및 제 2 기판)은 제 1 열처리실(50A) 또는 제 2 열처리실(50B)에 반입된 후, 언로드실(60)로부터 반출될 때까지 대기에 노출되지 않고 연속적으로 각 처리실에서 처리된다. 또한, 도 1에 도시된 화살표는 기판의 반출/반입 방향을 나타낸다.
<1-2. 각 처리실의 구성>
제조 장치(400)가 갖는 처리실의 구성의 일례에 대해서 도 2를 사용하여 설명한다.
<1-2-1. 열처리실>
제 1 열처리실(50A)은 제조 장치(400)에 반입된 기판을 감압 분위기하에서 가열하는 처리실이다(도 2의 (A) 참조). 제 1 열처리실(50A)에서는 복수의 기판을 유지할 수 있는 카세트(411)를 엘리베이터(417)에 의해 승강시키고, 히터(412)를 사용하여 카세트(411) 내의 기판을 열처리한다.
열처리할 때는 배기 포트(414)를 통하여 처리실 내가 감압으로 되도록 배기하여, 가스 도입구(415)로부터 질소 또는 아르곤 등 불활성 가스 또는 건조 공기를 도입함으로써, 압력이 1Pa 이하, 바람직하게는 10-4Pa 이하이고, 이슬점이 -60℃ 이하, 바람직하게는 -80℃ 이하인 분위기로 제어한다.
또한, 도 2의 (A)에서는 처리실 하방에 제공된 엘리베이터(417)에 의해 카세트(411)를 승강시키는 예를 제시하였지만, 본 실시형태는 이것에 한정되지 않는다. 예를 들어, 엘리베이터(417)가 처리실 상방에 제공되어도 좋다. 또한, 도 2의 (A)에서는 가스 도입구(415), 배기 포트(414)가 처리실 상방에 제공된 예를 도시하였지만, 가스 도입구(415), 배기 포트(414)를 제공하는 위치는 이것에 한정되지 않는다.
제 2 열처리실(50B)은 제 1 열처리실(50A)과 같은 구성을 갖는다. 또한, 도 1에서는 제조 장치(400)가 2개의 열처리실을 갖는 예를 도시하였지만, 본 실시형태는 이 구성에 한정되지 않는다. 열처리실은 적어도 하나 가지면 좋고, 3개 이상의 열처리실을 갖는 구성으로 하여도 좋다.
<1-2-2. 반송실>
반송실(52)은 각 처리실간에서 기판을 반송하는 처리실이다(도 2의 (A) 참조). 기판을 반송할 때는 각 처리실과 반송실 사이에 제공된 셔터(405)를 열고 반송 암(418)에 의해 기판을 매엽식(枚葉式)으로 이동시킨다.
제조 장치(400)에 제공된 처리실 내는 가스 도입구(415) 및 역류 방지 밸브(416)를 사용하여 이슬점이 -60℃ 이하, 바람직하게는 -80℃ 이하인 분위기로 제어된다. 또한, 배기 포트(414)를 갖는 처리실에는 역류 방지 밸브(416)를 제공하지 않아도 좋다.
<1-2-3. 도포실>
도포실(54)은 기판에 실런트를 도포하는 처리실이다(도 2의 (B) 참조). 도포실(54)에 있어서, 스테이지(421)에 기판을 재치(載置)한 후, 디스펜서(420)와 스테이지(421)를 상대적으로 이동시킴으로써, 기판 위의 소정의 위치에 실런트를 도포한다.
또한, 도 2의 (B)에서는 스테이지(421)를 이동시키는 경우를 도시하였지만, 본 실시형태는 이것에 한정되지 않고, 디스펜서(420)를 이동시키거나, 스테이지(421) 및 디스펜서(420) 양쪽 모두를 이동시켜도 좋다. 또한, 복수의 디스펜서(420)가 제공되어도 좋고, 실런트를 도포하는 디스펜서에 더하여, 실런트 이외의 재료(예를 들어, 액정, 건조제, 이방성 도전성 수지 등)를 도포할 수 있는 디스펜서를 제공하여도 좋다.
<1-2-4. 접합실>
접합실(56)은 제 1 기판과 제 2 기판의 접합을 수행하는 처리실이다(도 2의 (C) 참조). 도포실(54)에서 실런트를 도포한 기판을 제 1 스테이지(422)에 재치하고, 제 2 스테이지(423)에 배치된 기판과 대향시킨다. 접합시킬 때는 제 1 스테이지(422) 및/또는 제 2 스테이지(423)를 승강시켜 한 쌍의 기판을 근접시킨 후, 격벽(425)을 이동시켜 폐쇄 공간을 형성한다. 그리고, 배기 포트(414)를 사용하여 폐쇄 공간 내가 감압으로 되도록 배기한다. 접합이 수행되는 분위기를 20kPa 내지 0.1Pa로 하는 것이 바람직하고, 100Pa 내지 1Pa로 하면 더 바람직하다.
또한, 격벽(425)은 반드시 제공할 필요는 없다. 다만, 격벽(425)을 제공함으로써, 접합실(56) 전체를 감압 분위기로 하는 경우와 비교하여, 감압 분위기로 하는 폐쇄 공간의 체적을 축소할 수 있기 때문에 생산성을 향상시킬 수 있어 바람직하다.
<1-2-5. 경화실>
경화실(58)은 접합 후의 실런트의 경화를 수행하는 처리실이다(도 2의 (D) 참조). 예를 들어, 실런트로서 자외선 경화 수지를 사용하는 경우, 경화실(58)에서 UV 램프(424)를 사용하여 실런트를 경화시킬 수 있다.
또한, 접합실(56)로부터 경화실(58)로 한 쌍의 기판을 이동하는 경우에는, 상기 한 쌍의 기판의 위치 어긋남을 방지하기 위해서, 접합실(56)에서 기판을 임시로 접착하는 것이 바람직하다.
<1-3. 셀 공정>
도 1 및 도 2에 도시한 제조 장치(400)를 사용한 셀 공정을 이하에서 설명한다.
우선, 열처리실(50A)에 제 1 기판을 반입한 후, 상기 제 1 기판을 감압 분위기하에서 열처리한다. 그리고, 도포실(54)에서, 열처리 후의 제 1 기판 또는 제 2 기판 중 어느 하나에 실런트를 도포한다. 이 후, 접합실(56)에서 제 1 기판과 제 2 기판을 대향시키도록 접합하고, 경화실(58)에서 실런트를 경화시킨다. 실런트의 경화가 끝난 한 쌍의 기판을 언로드실(60)로부터 반출하여, 본 실시형태에 따른 반도체 장치를 제작할 수 있다. 본 실시형태에 제시된 제조 장치(400)는 반송실(52)을 거쳐 각 처리실간에서 기판을 이동시킴으로써, 기판을 대기에 노출시키지 않고 셀 공정을 수행할 수 있다.
<1-4. 제조 장치의 구성 2>
제조 장치의 다른 구성예를 도 3에 도시하였다.
도 3은 제조 장치에 제공되는 복수의 처리실을 대략 직선 위에 배치하는 예이다. 도 3에 도시한 제조 장치(402)는 중앙부에 반송실(52)을 배치하지 않고, 예를 들어 각 처리실 내에 배치된 반송 기구 등을 사용하여 기판을 각 처리실에 연속적으로 이동시킬 수 있다. 도 3에 도시한 구성으로 함으로써, 장치의 바닥 면적(소위 foot print)을 작게 할 수 있다.
또한, 제조 장치의 구성은 이들에 한정되지 않고, 클린룸의 레이아웃 등에 따라 적절히 변경할 수 있다.
본 실시형태에 제시된 구성이나 방법 등은 다른 실시형태에 제시된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에 제시된 제조 장치를 사용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 표기함)를 제작하는 방법에 대해서 설명한다.
<2-1. 표시 장치의 구성>
도 4는 표시 장치의 구성의 개념도이다. 표시 장치는 트랜지스터(302)가 제공된 제 1 기판(100)과, 제 2 기판(200)이 표시 소자(306)를 끼우도록 접합되어 있다. 표시 소자(306)로서, 예를 들어 액정 소자 또는 발광 소자 등을 사용할 수 있다.
본 실시형태에 있어서, 트랜지스터(302)로서는 채널 형성 영역에 산화물 반도체막을 포함하는 트랜지스터를 사용한다. 도 4에서는 일례로서, 하부 게이트(bottom-gate) 구조의 트랜지스터를 도시하였지만, 본 실시형태는 이것에 한정되지 않고 상부 게이트(top-gate) 구조의 트랜지스터를 사용하여도 좋다.
산화물 반도체는 실리콘보다 밴드 갭이 넓고, 진성 캐리어 밀도를 실리콘보다 낮게 할 수 있는 반도체 재료이다. 그러므로, 산화물 반도체막을 사용한 트랜지스터(302)는 비정질 실리콘막 및 다결정 실리콘막을 사용한 트랜지스터보다 오프 전류를 현저히 낮게 할 수 있다. 따라서, 산화물 반도체막을 포함하는 트랜지스터로 액정 표시 장치나 유기 EL 표시 장치의 백 플레인(회로 기판)을 제작함으로써, 표시 장치의 소비 전력을 낮게 할 수 있다.
표시 소자(306)의 하지막으로서 유기 수지막(304)을 형성하는 것이 바람직하다. 예를 들어, 표시 소자(306)로서 액정 소자를 사용하는 경우에, 평턴화막으로서 기능하는 유기 수지막(304)을 제공함으로써, 액정 분자의 배향 불량을 억제할 수 있다. 또한, 표시 소자(306)로서, 유기 화합물을 함유한 발광 소자를 사용하는 경우, 평탄화막으로서 기능하는 유기 수지막(304)을 제공함으로써, 박막 발광층의 단절을 억제할 수 있다.
유기 수지막은 양호한 평탄면을 형성하기 쉽고, 무기 절연막에 비해 비유전율이 낮다는 장점을 갖지만, 수분을 흡착하기 쉽다. 한편, 산화물 반도체는 수소가 캐리어의 공급원이 되기 때문에, 산화물 반도체 내에 수소가 포함되면 전도대에 가까운(전도대보다 낮은) 준위에 도너가 생성되어, 저저항화(n형화)된다. 따라서, 산화물 반도체에 있어서 수분은 불순물이며 트랜지스터의 전기적 특성을 변동시키는 요인이 된다.
<2-2. 유기 수지막의 특성>
유기 수지막이 제공된 회로 기판으로부터의 수분의 방출량을 승온 이탈 가스 분광법(TDS: Thermal Desorption Spectroscopy)을 이용하여 측정한 결과에 대해서 이하에서 기재한다.
우선, TDS를 사용하여 측정된 7개의 회로 기판 A 내지 회로 기판 G에 대해서 설명한다.
회로 기판 A 내지 회로 기판 D는 평탄화막으로서 유기 수지막이 형성되고, 유기 수지막 위에 액정 소자의 배향막이 형성된 기판이다. 배향막을 형성하는 공정까지는 모두 같은 공정으로 제작하였다. 그리고, 회로 기판 A 내지 회로 기판 D에는 트랜지스터와 화소 전극 사이에 아크릴 수지를 포함하는 두께 3μm의 유기 수지막이 형성되어 있다.
회로 기판 A에 대해서는 배향막을 형성한 후, 열처리를 수행하지 않았다. 회로 기판 B에 대해서는 배향막을 형성한 후, 약 10-5Pa의 감압 분위기하에서 160℃로 1시간의 열처리를 수행하였다. 회로 기판 C에 대해서는 배향막을 형성한 후, 대기 분위기하에서 150℃로 6시간의 열처리를 수행하였다. 회로 기판 D에 대해서는 배향막을 형성한 후, 약 10-5Pa의 감압 분위기하에서 160℃로 1시간의 열처리를 수행하고, 이어서 대기 분위기하에 10분간 노출시키는 처리를 수행하였다.
또한, 회로 기판 E 내지 회로 기판 G는 배향막을 형성하는 공정까지는 모두 같은 공정으로 제작되었다. 그리고, 회로 기판 E 내지 회로 기판 G에는 트랜지스터와 화소 전극 사이에, 아크릴 수지를 포함하는 유기 수지막을 제공하지 않고, 트랜지스터를 덮는 무기 절연막 위에 화소 전극이 제공된 구성을 갖는다. 회로 기판 E에 대해서는 배향막을 형성한 후, 열처리를 수행하지 않았다. 회로 기판 F에 대해서는 배향막을 형성한 후, 약 10-5Pa의 감압 분위기하에서 160℃로 1시간의 열처리를 수행하였다. 회로 기판 G에 대해서는 배향막을 형성한 후, 대기 분위기하에서 150℃로 6시간의 열처리를 수행하였다.
TDS에 있어서, 1분간에 20℃의 속도로 60℃부터 230℃까지 기판의 온도를 상승시킴으로써, 질량 전하비(m/z)가 18인 기체 분자의 이탈량을 측정하였다. 또한, 질량 전하비(m/z)가 18인 기체 분자는 대부분이 물로 구성되어 있는 것으로 예상된다. 또한, 회로 기판이 재치된 측정실에서의 측정 시작 시점의 기압은 1.2×10-7Pa로 하였다.
TDS에 의해 얻어진, 회로 기판 A 내지 회로 기판 D로부터 분리된 질량 전하비(m/z)가 18인 기체 분자의 강도를 도 5에 나타내었다.
열처리를 하지 않은 회로 기판 A는 기판 온도가 약 90℃일 때, 물의 분리를 나타내는 큰 피크가 보였다. 한편, 감압 분위기하에서 열처리된 회로 기판 B는 회로 기판 A와 달리, 기판 온도가 약 90℃일 때, 물의 분리를 나타내는 피크가 보이지 않았다.
또한, 감압 분위기하에서 열처리된 회로 기판 B와, 대기 분위기하에서 열처리된 회로 기판 C를 비교하면, 기판 온도가 160℃ 이하의 범위에서는 회로 기판 C가 물의 분리를 나타내는 강도가 높았다. 따라서, 감압 분위기하에서 열처리된 회로 기판 B는 대기 분위기하에서 열처리된 회로 기판 C보다 회로 기판이 갖는 각 막에 포함되는 물의 양이 적은 것으로 짐작된다.
또한, 감압 분위기하에서 열처리된 후에 대기 분위기하에 노출된 회로 기판 D는 기판 온도가 약 80℃일 때, 물의 분리를 나타내는 피크가 보였다. 따라서, 감압 분위기하에서 열처리된 회로 기판 B와, 감압 분위기하에서 열처리된 후 대기 분위기하에 노출된 회로 기판 D를 비교하면, 회로 기판 D는 회로 기판이 갖는 각 막에 포함되는 물의 양이 많은 것으로 짐작된다.
또한, TDS에 의해 얻어진, 회로 기판 E 내지 회로 기판 G로부터 분리된 질량 전하비(m/z)가 18인 기체 분자의 강도를 도 6에 나타내었다.
도 5에 나타낸, 유기 수지막을 갖는 회로 기판 A의 물의 분리를 나타내는 강도와, 도 6에 나타낸, 유기 수지막을 갖지 않는 회로 기판 E의 물의 분리를 나타내는 강도를 비교하면, 모든 온도 범위에서 회로 기판 A의 강도가 높은 것을 알 수 있다. 따라서, 배향막을 형성한 후, 열처리되지 않은 회로 기판 A 및 회로 기판 E에서는 유기 수지막을 갖는 회로 기판 A가 물의 이탈량이 더 많으며, 그 물의 이탈량의 차분은 유기 수지막에 포함된 물에 기인한 것으로 생각된다.
또한, 도 5에 나타낸, 유기 수지막을 갖는 회로 기판 C의 강도와, 도 6에 나타낸, 유기 수지막을 갖지 않는 회로 기판 G의 강도를 비교하면, 모든 온도 범위에서 회로 기판 C의 강도가 높은 것을 알 수 있다. 따라서, 배향막을 형성한 후, 대기 분위기하에서 열처리된 회로 기판 C 및 회로 기판 G에서는 유기 수지막을 갖는 회로 기판 C가 물의 이탈량이 더 많으며, 그 물의 이탈량의 차분은 유기 수지막에 포함된 물에 기인한 것으로 생각된다.
또한, 도 5에 나타낸, 유기 수지막을 갖는 회로 기판 B의 물의 분리를 나타내는 강도와, 도 6에 나타낸, 유기 수지막을 갖지 않는 회로 기판 F의 물의 분리를 나타내는 강도를 비교하면, 100℃ 이하의 온도 범위에서는 강도에 유의차가 보이지 않고, 100℃를 넘으면 회로 기판 B의 강도가 높은 것을 알 수 있다. 따라서, 배향막을 형성한 후, 감압 분위기하에서 열처리된 회로 기판 B 및 회로 기판 F에서는 유기 수지막을 갖는 회로 기판 B가 물의 이탈량이 더 많으며, 그 물의 이탈량의 차분은 유기 수지막에 포함된 물에 기인한 것으로 생각된다. 다만, 감압 분위기하에서 열처리된 회로 기판 B 및 회로 기판 F에서는 그 물의 이탈량 차이가 회로 기판 A 및 회로 기판 E의 경우나 회로 기판 C 및 회로 기판 G의 경우에 비해 작았다. 따라서, 유기 수지막에 포함된 물은 열처리되지 않은 경우나 대기 분위기하에서 열처리된 경우에 비해, 감압 분위기하에서의 열처리에 의해 더 효율적으로 이탈되었다고 생각된다.
상술한 TDS의 결과로부터, 감압 분위기하에서 160℃로 열처리한 후, 대기에 노출시키지 않고(예를 들어, 분위기를 질소 분위기로 하여) 표시 소자를 기판 사이에 밀봉할 수 있는 본 발명의 일 형태의 제조 장치에 의해 제작되는 표시 장치는 유기 수지막 내에 포함되는 물의 양이 적은 것을 알았다.
<2-3. 표시 장치의 제작 방법>
다음에, 제조 장치(400)에 의해 반도체 장치를 제작하는 방법을 도 7을 사용하여 설명한다. 본 실시형태에서는 표시 패널의 일례로서 액정 표시 패널을 제작하는 경우를 예로 들어 이하에서 설명한다.
또한, 본 실시형태에서는 한 쌍의 기판을 사용하여 액정 표시 장치를 하나 제작하는 방법을 제시하지만, 본 실시형태는 이것에 한정되지 않으며, 대형 기판을 사용하여 복수의 액정 표시 장치를 제작(소위 다면취)하는 경우에도 적용할 수 있다.
<2-3-1. 열처리>
우선, 제 1 열처리실(50A)에 트랜지스터 및 트랜지스터 위의 평탄화막이 제공된 제 1 기판(100)을 반입하고, 제 1 기판(100)을 감압 분위기하에서 열처리한다(도 7의 (A) 참조).
본 실시형태에서는 제 1 기판(100) 위에 제공되는 트랜지스터로서, 산화물 반도체를 포함하는 트랜지스터를 적용한다. 또한, 평탄화막으로서 유기 수지막을 적용한다.
산화물 반도체를 포함하는 트랜지스터 위에 유기 수지막이 제공된 제 1 기판(100)을 열처리함으로써, 유기 수지막으로부터 수분을 이탈(탈수)시켜, 산화물 반도체에 수분 또는 수소 등 불순물이 혼입되는 것을 방지할 수 있다. 또한, 가열 분위기를 감압 분위기로 함으로써, 유기 수지막의 표면에 흡착된 수분(흡착수)뿐만 아니라, 유기 수지막 내부의 수분도 탈수할 수 있어 바람직하다.
또한, 제 1 기판(100) 위에 배향막이 형성되어 있는 경우에는, 감압 분위기하에서 열처리함으로써 배향막으로부터도 물 또는 수소 등 불순물을 이탈시킬 수 있어 바람직하다. 본 실시형태에서는 러빙 처리된 배향막이 제공된 제 1 기판(100)을 제 1 열처리실(50A)에 반입한다.
가열 온도는 100℃ 이상으로 하는 것이 바람직하고, 150℃ 이상으로 하면 더 바람직하다. 또한, 가열의 상한 온도는 사용하는 유기 수지 재료에도 따르지만, 예를 들어 아크릴계 수지이면 180℃ 내지 250℃, 폴리이미드계 수지이면 250℃ 내지 300℃ 정도가 된다. 다만, 가열 온도는 사용 재료와 감압시의 진공도를 고려하여 적절히 설정하면 좋다.
또한, 감압 분위기는 대기압 미만으로 하며, 1Pa 이하로 하는 것이 바람직하고, 10-4Pa 이하로 하는 것이 더 바람직하다. 여기서, Pa는 진공도의 단위이다. 즉, '이하'라는 표현은 진공도가 더 높은 방향을 가리킨다.
본 실시형태에서는 10-5Pa로 감압된 분위기하에서 제 1 기판(100)을 160℃로 1시간 열처리한다.
열처리 후의 제 1 기판(100)은 반송실(52)을 거쳐 접합실(56)로 이동된다. 이 기판의 이동은 반송실(52)을 거쳐 대기에 노출되지 않고(대기로 개방하지 않고) 연속적으로 수행된다.
또한, 제 2 열처리실(50B)에 제 2 기판(200)을 반입하고, 제 2 기판(200)을 감압 분위기하에서 열처리한다(도 7의 (B) 참조). 또한, 제 2 기판(200)의 열처리를 제 1 기판(100)의 열처리보다 먼저 수행한 후에 제 2 기판(200)을 진공 보관하여도 좋다. 또한, 열처리의 조건은 제 1 기판(100)과 마찬가지로 할 수 있다.
또한, 제 2 기판(200)이 유기 수지막을 갖지 않는 경우에는 제 2 기판(200)을 반드시 열처리할 필요는 없다. 다만, 제 2 기판(200)을 감압 분위기하에서 열처리함으로써, 제 2 기판(200) 표면의 흡착수를 이탈시킬 수 있어, 나중의 공정에서 밀봉되는 밀봉 영역 내의 수분 등 불순물을 저감시킬 수 있으므로 바람직하다.
또한, 제 2 기판(200) 위에 배향막이 형성된 경우, 감압 분위기하에서 열처리함으로써 배향막으로부터도 물 또는 수소 등 불순물이 이탈될 수 있기 때문에, 제 2 기판(200)을 열처리하는 것이 바람직하다.
본 실시형태에서는 러빙 처리된 배향막이 제공된 제 2 기판(200)을 제 2 열처리실(50B)에 반입하고, 10-5Pa로 감압된 분위기하에서 제 2 기판(200)을 160℃로 1시간 열처리한다.
또한, 도 7에서는 2개의 열처리실을 사용하여 제 1 기판(100) 및 제 2 기판(200)을 열처리하는 예를 도시하였지만, 본 실시형태는 이것에 한정되지 않는다. 제 1 기판(100) 및 제 2 기판(200)을 같은 열처리실에서 열처리하여도 좋고, 복수의 제 1 기판(100) 또는 복수의 제 2 기판(200)을 각각 복수의 열처리실에서 열처리하는 구성으로 하여도 좋다. 다만, 제조 장치(400)가 복수의 열처리실을 갖는 구성으로 함으로써, 반도체 장치의 제조 택트를 향상시킬 수 있다. 또한, 제 1 열처리실(50A) 및 제 2 열처리실(50B)은 복수의 기판을 동시에 열처리할 수 있는, 소위 일괄 처리(batch processing)가 가능한 것이 바람직하다.
<2-3-2. 실런트 도포 및 액정 적하>
열처리 후의 제 2 기판(200)은 반송실(52)을 거쳐 도포실(54)로 이동된다.
도포실(54)에서는 열처리된 제 2 기판(200)에 대해, 틀 형상으로 실런트(202)를 도포하고 이 틀 내에 액정(204)을 적하한다(도 7의 (C) 참조).
또한, 하나의 기판을 사용하여 복수의 패널을 제작하는 경우에는 복수의 틀 형상으로 실런트를 도포하면 좋다.
실런트(202)로서는 광 경화성 수지, 열 경화성 수지, 또는 광 경화성 및 열 경화성을 갖는 수지 등을 사용하는 것이 바람직하다. 예를 들어, 아크릴계 수지, 에폭시계 수지, 아크릴레이트계(우레탄아크릴레이트) 수지, 아민계 수지, 아크릴계 수지와 에폭시계 수지를 혼합한 수지 등을 사용할 수 있다. 또한, 광(대표적으로는 자외선) 중합 개시제, 열 경화제, 필러, 커플링제를 포함하여도 좋다. 광 경화성 수지란, 광을 조사함으로써 경화되는 수지를 말하고, 열 경화성 수지란, 열처리에 의하여 경화되는 수지를 말한다. 또한, 광 경화성 및 열 경화성을 갖는 수지란, 광을 조사함으로써 예비 경화되고, 이 후 열처리함으로써 완전 경화되는 수지를 말한다.
실런트(202)는 틀 형상(폐쇄 루프형)으로 형성하면 좋다. 도 7의 (C)에는 실런트(202)를 직사각형으로 형성하는 경우를 도시하였다. 다만, 실런트(202)의 형상은 직사각형에 한정되지 않고, 원 형상, 타원 형상, 또는 직사각형 이외의 다각 형상 등으로 형성하여도 좋다. 또한, 실런트(202)는 이중 이상의 복수의 틀 형상으로 형성하여도 좋고, 이 경우에는 내측의 틀 형상의 실런트와 외측의 틀 형상의 실런트의 재료를 다르게 하여도 좋다.
액정(204)에는 저분자 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 또한, 액정 재료에 키랄제, 중합성 모노머, 및 중합 개시제를 혼합한 액정 조성물을 사용하여도 좋다.
또한, 도 7의 (C)는 실런트(202) 내측에 액정(204)을 한 방울 적하하는 경우를 도시한 것이다. 다만, 이것에 한정되지 않고, 틀 형상의 실런트(202) 내측의 필요한 개소에 필요한 양의 액정을 적하하면 좋다.
또한, 도포실(54)에, FPC(Flexible Printed Circuit)와 전기적으로 접속되는 이방성 도전성 수지를 적하하는 제 3 디스펜서를 제공하여도 좋다.
또한, 본 실시형태에서는 제조 장치(400)를 사용하여 액정 표시 장치를 제작하는 예를 제시하지만, 본 실시형태는 이것에 한정되지 않는다. 예를 들어, 제조 장치(400)를 사용하여, 산화물 반도체층을 포함하는 트랜지스터와, 트랜지스터 위에 제공된 유기 수지막과, 발광성 유기 화합물을 함유한 발광 소자를 구비한 제 1 기판과, 제 2 기판을 접합시킴으로써, EL(electroluminescence) 표시 장치를 제작하여도 좋다. 이 경우에는 도포실(54)에서 고체를 밀봉하기 위한 실런트를 도포할 수 있다. 또한, 액정 대신에 건조제를 적하 또는 도포하여도 좋다.
<2-3-3. 접합>
액정(204)을 적하한 후, 제 2 기판(200)은 반송실(52)을 거쳐 접합실(56)로 이동된다.
접합실(56)에 있어서, 제 1 기판(100) 중 트랜지스터 및 유기 수지막이 제공된 면이 제 2 기판(200)과 대향하도록 제 1 기판(100)과 제 2 기판(200)을 접합한다(도 7의 (D) 참조).
제 1 기판(100)과 제 2 기판(200)을 접합함으로써, 적하된 액정(204)이 실런트(202)의 틀 내에 퍼져 액정층이 형성된다. 다만, 적하된 액정의 점도에 따라서는, 제 1 기판(100)과 제 2 기판(200)을 접합한 단계에서는 액정층이 실런트(202)의 틀 내 전체 면에 퍼지지 않을(실런트(202)에 접촉하지 않을) 수 있다.
제 1 기판(100)과 제 2 기판(200)의 접합은 감압 분위기하에서 수행한다. 감압 분위기하에서 접합함으로써, 접합 후 대기압에 노출시킨 경우에도 실런트(202)의 틀 내를 감압 상태로 유지하고, 최종적으로 액정을 실런트(202)에 접촉하는 영역까지 퍼지게 할 수 있기 때문이다. 또한, 밀봉할 때 내부의 기체가 압축되어, 그 압력으로 실런트가 파손되는 것을 방지하기 위해서다. 감압 분위기는 대기압 미만으로 하면 좋고, 예를 들어 100Pa 이하로 하는 것이 더 바람직하다.
또한, 접합실(56)은 제 1 열처리실(50A) 및 제 2 열처리실(50B)보다 저진공으로 하는 것이 바람직하다. 예를 들어, 접합실(56)의 분위기를 20kPa 내지 0.1Pa로 하는 것이 바람직하고, 100Pa 내지 1Pa로 하면 더 바람직하다.
또한, 제 2 기판(200) 위에 실런트(202)를 형성한 후, 또는 제 1 기판(100)과 제 2 기판(200)을 접합한 후에, 광 조사 또는 열처리에 의해 실런트(202)를 예비 경화시켜도 좋다. 또한, 틀 형상의 실런트(202)뿐만 아니라, 기판(200)의 단부에 기판의 임시 접착용 실런트를 도포하여도 좋고, 이 경우에는 상기 임시 접착용 실런트를 예비 경화시켜도 좋다.
실런트(202)를 예비 경화시킴으로써, 실런트(202)와 기판(제 1 기판(100) 및 제 2 기판(200))을 고착하여 상하의 기판의 위치 어긋남을 방지할 수 있다.
또한, 도 7에는 제 2 기판(200) 측에 실런트(202) 및 액정(204)을 제공하는 경우를 도시하였지만, 본 실시형태는 이것에 한정되지 않고, 제 1 기판(100) 측에 실런트(202) 및 액정(204)을 제공하여도 좋다.
<2-3-4. 실런트 경화>
접합실(56)에서, 제 1 기판(100)과 제 2 기판(200)을 접합한 후, 반송실(52)을 거쳐 경화실(58)로 기판을 이동시켜 실런트(202)의 경화 처리를 수행한다(도 7의 (E) 참조). 또한, 경화 처리는 대기압 분위기하에서 수행한다.
경화 처리는 실런트의 재료에 따라 적절히 설정하면 좋고, 예를 들어 실런트(202)로서 열 경화성 수지를 사용하는 경우에는, 열처리하여 실런트(202)를 경화시킨다. 또는, 실런트(202)로서 광 경화성 수지를 사용하는 경우에는 상기 광 경화성 수지가 반응하는 파장의 광을 조사함으로써 실런트(202)를 경화시킨다.
상술한 공정에 의해, 본 실시형태의 액정 표시 장치(300)를 제작할 수 있다. 제작된 액정 표시 장치(300)는 도 1에 도시된 언로드실(60)로부터 반출된다.
상술한 바와 같이, 본 발명의 일 형태에 따른 제조 장치를 사용하여, 제 1 기판(100), 또는 제 1 기판(100) 및 제 2 기판(200)을 감압 분위기하에서 가열함으로써, 기판 위에 제공된 유기 수지막으로부터 물을 제거할 수 있다. 물 등 수소를 포함하는 화합물은 산화물 반도체에 n형 도전성을 부여하는 불순물이며, 산화물 반도체를 사용한 트랜지스터의 전기적 특성의 변동 요인이 된다. 따라서, 표시 장치 내부에 혼입될 수 있는 물을 저감시킴으로써, 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 유기 수지막은 수분을 흡착하기 쉽기 때문에, 열처리에 의해 물을 제거하여도 대기 노출로 인하여 물이 다시 혼입되기 쉽다. 그라나, 본 실시형태에 제시된 제조 장치는 열처리에 의해 물을 제거한 후, 대기에 노출시키지 않고 제 1 기판(100)과 제 2 기판(200)을 접합하기 때문에, 표시 장치 내부로의 물 등 불순물의 침입을 억제할 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 실시형태에 제시된 구성이나 방법 등은 다른 실시형태에 제시된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
상술한 실시형태에 제시된 트랜지스터의 채널 형성 영역에 바람직하게 사용될 수 있는 산화물 반도체의 일례에 대하여 이하에서 설명한다.
산화물 반도체는 에너지 갭이 3.0eV 이상으로 크고, 산화물 반도체를 적절한 조건으로 가공하고, 그 캐리어 밀도를 충분히 저감시켜 얻어진 산화물 반도체막이 사용된 트랜지스터에 있어서는 오프 상태에서의 소스와 드레인간의 누설 전류(오프 전류)를 종래의 실리콘을 사용한 트랜지스터와 비교하여 매우 낮은 것으로 할 수 있다.
사용할 수 있는 산화물 반도체에는 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 특히 In 및 Zn을 함유하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기적 특성의 편차를 저감시키기 위한 스테빌라이저로서, 이들에 추가적으로 갈륨(Ga), 주석(Sn), 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 스칸듐(Sc), 이트륨(Y), 란타노이드(예를 들어 세륨(Ce), 네오디뮴(Nd), 가돌리늄(Gd)) 중에서 선택된 1종류 또는 복수 종류가 함유되는 것이 바람직하다.
예를 들어, 산화물 반도체로서, 산화 인듐, 산화 주석, 산화 아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-Zr-Zn계 산화물, In-Ti-Zn계 산화물, In-Sc-Zn계 산화물, In-Y-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
여기서, In-Ga-Zn계 산화물이란, In, Ga, 및 Zn을 주성분으로서 함유한 산화물이라는 뜻이며, In, Ga, 및 Zn의 비율은 불문한다. 또한, In, Ga, 및 Zn 이외의 금속 원소가 함유되어 있어도 좋다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0)으로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Fe, Mn 및 Co 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소, 또는 상기 스테빌라이저로서 든 원소를 나타낸다. 또한, 산화물 반도체로서, In2SnO5(ZnO)n(n>0, 및 n은 정수)으로 표기되는 재료를 사용하여도 좋다.
예를 들어, 원자수비가 In:Ga:Zn=1:1:1, In:Ga:Zn=3:1:2, 또는 In:Ga:Zn=2:1:3인 In-Ga-Zn계 산화물이나 이들과 근방의 조성을 갖는 산화물을 사용하면 좋다.
산화물 반도체막은 단결정이어도 좋고, 비단결정이어도 좋다. 비단결정 산화물 반도체막인 경우, 비정질 산화물 반도체막, 미결정 산화물 반도체막, 다결정 산화물 반도체막, 및 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막 중 어느 것이어도 좋다. 바람직하게는, 산화물 반도체막을 CAAC-OS막으로 한다.
이하에서 산화물 반도체막의 구조에 대하여 설명한다.
비정질 산화물 반도체막은 막 내의 원자 배열이 불규칙하고, 결정 성분을 갖지 않는 산화물 반도체막이다. 미소 영역에도 결정부를 갖지 않고, 막 전체가 완전한 비정질 구조인 산화물 반도체막이 그 전형이다.
미결정 산화물 반도체막은, 예를 들어 크기 1nm 이상 10nm 미만의 미결정(나노 결정이라고도 함)을 포함한다. 따라서, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 원자 배열의 규칙성이 높다. 그러므로, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징을 갖는다.
CAAC-OS막은 복수의 결정부를 갖는 산화물 반도체막의 하나이며, 결정부의 대부분은 한 변이 100nm 미만인 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 크기일 수도 있다. CAAC-OS막은 미결정 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징을 갖는다. 이하에서는, CAAC-OS막에 대해서 자세히 설명한다.
CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 관찰하면, 결정부들간의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 함)는 확인되지 않는다. 그러므로, CAAC-OS막은 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을 시료면에 대략 평행한 방향으로부터 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
한편, CAAC-OS막을 시료면에 대략 수직인 방향으로부터 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부간에서 금속 원자의 배열에는 규칙성이 보이지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 갖는 것을 알 수 있다.
X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 CAAC-OS막의 구조 해석을 수행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막을 out-of-plane법에 의해 해석한 경우, 회절각(2θ)이 31° 근방일 때 피크가 나타날 수 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향으로 배향되어 있는 것으로 확인된다.
한편, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의해 CAAC-OS막을 해석하면, 2θ가 56° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막의 경우, 2θ를 56° 근방에 고정하여, 시료 면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하면, (110)면과 등가인 결정 면에 귀속되는 피크가 6개 관찰된다. 한편, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정하여 φ 스캔을 수행하여도 명료한 피크가 나타나지 않는다.
따라서, CAAC-OS막에서는 상이한 결정부간에서는 a축 및 b축의 배향이 불규칙하지만, c축 배향성을 갖고 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향되어 있는 것을 알 수 있다. 그러므로, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각 층은 결정의 a-b면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 형성하였을 때, 또는 열처리 등의 결정화 처리를 수행하였을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들어 CAAC-OS막의 형상을 에칭 등에 의해 변화시키면, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행하게 되지 않을 수도 있다.
또한, CAAC-OS막 내의 결정화도가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우에는, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높게 될 수 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우에는, 불순물이 첨가된 영역의 결정화도가 변화되어, 부분적으로 결정화도가 다른 영역이 형성될 수도 있다.
또한, out-of-plane법에 의해 InGaZnO4의 결정을 갖는 CAAC-OS막을 해석하면, 2θ가 31° 근방일 때의 피크 외에 2θ가 36° 근방일 때에도 피크가 나타나는 경우가 있다. 2θ의 피크가 36° 근방에 나타나는 것은 CAAC-OS막 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 시사한다. CAAC-OS막은 2θ가 31° 근방일 때 피크가 나타나고, 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기적 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체막은 예를 들어, 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중 2종류 이상을 갖는 적층막이어도 좋다.
또한, CAAC-OS막은 예를 들어, 다결정인 산화물 반도체 스퍼터링용 타깃을 사용하여 스퍼터링법에 의해 형성한다. 상기 스퍼터링용 타깃에 이온이 충돌되면 스퍼터링용 타깃에 포함되는 결정 영역이 a-b면을 경계로 하여 벽개(劈開)하고, a-b면에 평행한 면을 갖는 평판 형상 또는 펠릿(pellet) 형상의 스퍼터링 입자로서 박리될 수 있다. 이 경우, 상기 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 결정 상태를 유지한 채 피형성면에 도달됨으로써 CAAC-OS막을 형성할 수 있다.
평판 형상의 스퍼터링 입자란, 예를 들어 a-b면에 평행한 면의 원상당 직경이 3nm 이상 10nm 이하이고, 두께(a-b면에 수직인 방향의 길이)가 0.7nm 이상 1nm 미만인 것을 말한다. 또한, 평판 형상의 스퍼터링 입자는 a-b면에 평행한 면이 정삼각형 또는 정육각형이어도 좋다. 여기서, 면의 원상당 직경이란, 면의 면적과 같은 정원(perfect circle)의 직경을 말한다.
또한, CAAC-OS막을 형성하기 위해서 이하의 조건을 적용하는 것이 바람직하다.
막을 형성할 때의 기판 온도를 높게 함으로써, 기판에 도달한 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는, 기판 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 막을 형성한다. 막을 형성할 때의 기판 온도를 높게 함으로써, 평판 형상의 스퍼터링 입자가 기판에 도달하였을 때, 기판 위에서 마이그레이션이 일어나, 스퍼터링 입자의 평평한 면이 기판에 부착된다. 이 때, 스퍼터링 입자가 양으로 대전됨으로써 스퍼터링 입자들이 서로 반발하면서 기판에 부착되므로, 스퍼터링 입자가 치우쳐 불균일하게 겹치는 일이 없고 두께가 균일한 CAAC-OS막을 형성할 수 있다.
막을 형성할 때의 불순물 혼입을 저감시킴으로써, 불순물로 인해 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물(수소, 물, 이산화탄소, 및 질소 등)의 농도를 저감하면 좋다. 또한, 성막 가스 중의 불순물 농도를 저감하면 좋다. 구체적으로는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 성막 가스 중의 산소 비율을 높이고 전력을 최적화함으로써, 막을 형성할 때의 플라즈마로 인한 손상을 경감시키면 바람직하다. 성막 가스 중의 산소 비율은 30vol% 이상, 바람직하게는 100vol%로 한다.
CAAC-OS막을 형성한 후에 열처리하여도 좋다. 열처리는 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하의 온도로 수행한다. 또한, 열처리 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하로 한다. 또한, 열처리는 불활성 분위기 또는 산화성 분위기하에서 수행하면 좋다. 바람직하게는, 불활성 분위기하에서 열처리한 후에 산화성 분위기하에서 열처리한다. 불활성 분위기하에서 열처리함으로써, CAAC-OS막의 불순물 농도를 짧은 시간에 저감시킬 수 있다. 한편, 불활성 분위기하에서 열처리하는 것으로 인하여 CAAC-OS막에 산소 결손이 생성될 수 있다. 이 경우에는 산화성 분위기하에서 열처리함으로써 상기 산소 결손을 저감시킬 수 있다. 또한, 열처리함으로써 CAAC-OS막의 결정성을 더 높일 수 있다. 또한, 열처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하, 또는 1Pa 이하의 감압하에서 수행하여도 좋다. 감압하에서는 더 짧은 시간에 CAAC-OS막의 불순물 농도를 저감시킬 수 있다.
스퍼터링용 타깃의 일례로서 In-Ga-Zn-O 화합물 타깃에 대해서 이하에서 기재한다.
InOX 분말, GaOY 분말, 및 ZnOZ 분말을 소정의 mol수비로 혼합하고, 가압 처리 후, 1000℃ 이상 1500℃ 이하의 온도로 열처리함으로써 다결정인 In-Ga-Zn-O 화합물 타깃으로 한다. 또한, X, Y, 및 Z는 임의의 양수이다. 여기서, 소정의 mol수비란, 예를 들어 InOX 분말, GaOY 분말, 및 ZnOZ 분말이 1:1:1, 1:1:2, 1:3:2, 2:1:3, 2:2:1, 3:1:1, 3:1:2, 3:1:4, 4:2:3, 8:4:3, 또는 이들과 근방의 값으로 할 수 있다. 또한, 분말의 종류, 및 그 혼합하는 mol수비는, 제작하는 스퍼터링용 타깃에 따라 적절히 변경하면 좋다.
또는, 이하의 방법으로 CAAC-OS막을 형성한다.
우선, 1nm 이상 10nm 미만의 두께의 제 1 산화물 반도체막을 형성한다. 제 1 산화물 반도체막은 스퍼터링법에 의해 형성한다. 구체적으로는, 기판 온도를 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하로 하고, 성막 가스 중의 산소 비율을 30vol% 이상, 바람직하게는 100vol%로 하여 제 1 산화물 반도체막을 형성한다.
다음에, 열처리하여 제 1 산화물 반도체막을 결정성이 높은 제 1 CAAC-OS막으로 한다. 열처리는 350℃ 이상 740℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하의 온도로 수행한다. 또한, 열처리 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하로 한다. 또한, 열처리는 불활성 분위기 또는 산화성 분위기하에서 수행하면 좋다. 바람직하게는, 불활성 분위기하에서 열처리한 후에 산화성 분위기하에서 열처리한다. 불활성 분위기하에서 열처리함으로써, 제 1 산화물 반도체막의 불순물 농도를 짧은 시간에 저감시킬 수 있다. 한편, 불활성 분위기하에서 열처리하는 것으로 인하여 제 1 산화물 반도체막에 산소 결손이 생성될 수 있다. 이 경우에는 산화성 분위기하에서 열처리함으로써 상기 산소 결손을 저감시킬 수 있다. 또한, 열처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하, 또는 1Pa 이하의 감압하에서 수행하여도 좋다. 감압하에서는 더 짧은 시간에 제 1 산화물 반도체막의 불순물 농도를 저감시킬 수 있다.
제 1 산화물 반도체막은 두께를 1nm 이상 10nm 미만으로 함으로써, 두께가 10nm 이상인 경우에 비해, 열처리에 의한 결정화가 용이해진다.
다음에, 제 1 산화물 반도체막과 같은 조성을 갖는 제 2 산화물 반도체막을 두께 10nm 이상 50nm 이하로 형성한다. 제 2 산화물 반도체막은 스퍼터링법에 의해 형성한다. 구체적으로는, 기판 온도를 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하로 하고, 성막 가스 중의 산소 비율을 30vol% 이상, 바람직하게는 100vol%로 하여 제 2 산화물 반도체막을 형성한다.
다음에, 열처리하여 제 2 산화물 반도체막을 제 1 CAAC-OS막으로부터 고상 성장시킴으로써, 결정성이 높은 제 2 CAAC-OS막으로 한다. 열처리는 350℃ 이상 740℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하의 온도로 수행한다. 또한, 열처리 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하로 한다. 또한, 열처리는 불활성 분위기 또는 산화성 분위기하에서 수행하면 좋다. 바람직하게는, 불활성 분위기하에서 열처리한 후에 산화성 분위기하에서 열처리한다. 불활성 분위기하에서 열처리함으로써, 제 2 산화물 반도체막의 불순물 농도를 짧은 시간에 저감시킬 수 있다. 한편, 불활성 분위기하에서 열처리하는 것으로 인하여 제 2 산화물 반도체막에 산소 결손이 생성될 수 있다. 이 경우에는 산화성 분위기하에서 열처리함으로써 상기 산소 결손을 저감시킬 수 있다. 또한, 열처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하, 또는 1Pa 이하의 감압하에서 수행하여도 좋다. 감압하에서는 더 짧은 시간에 제 2 산화물 반도체막의 불순물 농도를 저감시킬 수 있다.
상술한 바와 같이 하여 CAAC-OS막을 형성할 수 있다.
또한, 산화물 반도체막에 수소가 다량으로 포함된 경우, 수소와 산화물 반도체가 결합됨으로써 수소의 일부가 도너가 되어 캐리어인 전자가 발생된다. 이에 따라, 트랜지스터의 문턱 전압이 음 방향으로 시프트하게 된다. 그래서, 산화물 반도체막 내의 수소 농도는 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 하는 것이 바람직하다. 또한, 산화물 반도체막 내의 수소 농도는 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정된다.
산화물 반도체막을 형성한 후에 탈수화 처리(탈수소화 처리)를 수행하여 산화물 반도체막으로부터 수소 또는 수분을 제거하여 불순물이 가능한 한 포함되지 않도록 고순도화시키고, 탈수화 처리(탈수소화 처리)로 인하여 증가된 산소 결손을 보전하기 위해서, 산소를 산화물 반도체막에 첨가하는 처리를 수행하는 것이 바람직하다. 또한, 본 명세서 등에서, 산화물 반도체막에 산소를 공급하는 경우를 가산소화 처리라고 기재하거나 또는 산화물 반도체막에 포함되는 산소를 화학양론적 조성보다 많게 하는 경우를 과산소화 처리라고 기재할 수가 있다.
상술한 바와 같이, 산화물 반도체막은 탈수화 처리(탈수소화 처리)에 의해 수소 또는 수분이 제거되고 가산소화 처리에 의해 산소 결손이 보전됨으로써, i형(진성)화 또는 i형에 매우 가까운 산화물 반도체막으로 할 수 있다. 이와 같은 산화물 반도체막 내에는 도너에서 유래하는 캐리어가 매우 적고(0에 가까움), 캐리어 농도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더 바람직하게는 1×1011/cm3 미만, 더욱 바람직하게는 1.45×1010/cm3 미만이다.
또한 이와 같이, 수소 농도가 충분히 저감되어 고순도화되고, 충분한 산소의 공급에 의하여 산소 결손에 기인한 에너지 갭 내의 결함 준위 밀도가 저감된 산화물 반도체막을 갖는 트랜지스터는 매우 우수한 오프 전류 특성을 실현할 수 있다. 예를 들어, 채널 길이가 1μm이며 실온(25℃)에서의 채널 폭 1μm당 오프 전류가 100yA(1yA는 1×10-24A) 이하, 바람직하게는 10yA 이하가 된다. 또한, 85℃에서는 100zA/μm(1zA는 1×10-21A) 이하, 바람직하게는 10zA/μm 이하가 된다. 이와 같이, i형(진성)화 또는 실질적으로 i형화된 산화물 반도체막을 사용함으로써, 매우 우수한 오프 전류 특성을 갖는 트랜지스터를 얻을 수 있다.
또한, 산화물 반도체막은 복수의 산화물 반도체막이 적층된 구조이어도 좋다.
예를 들어 산화물 반도체막을 제 1 산화물 반도체막, 제 2 산화물 반도체막, 및 제 3 산화물 반도체막의 적층으로 하고, 각 조성을 다르게 하여도 좋다.
산화물 반도체막(편의상, 제 1 층이라고 부름)과 게이트 절연막 사이에, 제 1 층을 구성하는 원소로 이루어지고 제 1 층보다 전자 친화력이 0.2eV 이상 작은 제 2 층을 제공하여도 좋다. 이 때, 게이트 전극으로부터 전계가 인가되면, 제 1 층에 채널이 형성되고 제 2 층에는 채널이 형성되지 않는다. 제 1 층과 제 2 층은 구성 원소가 같기 때문에, 제 1 층과 제 2 층 사이의 계면에서 계면 산란이 거의 일어나지 않는다. 따라서, 제 1 층과 게이트 절연막 사이에 제 2 층을 제공함으로써, 트랜지스터의 전계 효과 이동도를 높일 수 있다.
또한, 게이트 절연막에 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 또는 질화 실리콘막을 사용하는 경우, 게이트 절연막에 포함되는 실리콘이 산화물 반도체막에 혼입될 수 있다. 산화물 반도체막에 실리콘이 포함되면, 산화물 반도체막의 결정성의 저하, 캐리어 이동도의 저하 등이 일어난다. 따라서, 채널이 형성되는 제 1 층의 실리콘 농도를 저감하기 위해서, 제 1 층과 게이트 절연막 사이에 제 2 층을 제공하는 것이 바람직하다. 같은 이유로, 제 1 층을 구성하는 원소로 이루어지고 제 1 층보다 전자 친화력이 0.2eV 이상 작은 제 3 층을 제공하고, 제 1 층을 제 2 층과 제 3 층으로 끼우는 것이 바람직하다.
본 실시형태에 제시된 구성이나 방법 등은 다른 실시형태에 제시된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 1에 제시된 제조 장치를 사용하여 제작되는, 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)의 일례를 제시한다.
도 8의 (A)에 본 실시형태의 표시 장치의 평면도를 도시하였다. 도 8의 (A)에 도시한 바와 같이, 기판(4001) 위에 제공된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록 실런트(4005)가 제공되어 있다. 또한, 화소부(4002) 및 주사선 구동 회로(4004) 위에 기판(4006)이 제공되어 있다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는 기판(4001), 실런트(4005), 및 기판(4006)에 의해 표시 소자와 함께 밀봉되어 있다. 도 8의 (A)에서는 기판(4001) 위의 실런트(4005)로 둘러싸인 영역과 다른 영역에, IC칩, 또는 별도로 마련된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장되어 있다. 신호선 구동 회로(4003)와 주사선 구동 회로(4004)를 통하여 화소부(4002)에 공급되는 각종 신호 및 전위는 FPC(Flexible printed circuit)(4018)로부터 공급된다.
또한 도 8의 (A)에는 신호선 구동 회로(4003)를 별도로 형성하고 이것을 기판(4001)에 실장한 예를 도시하였지만, 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도로 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도로 형성하고 이것을 실장하여도 좋다.
또한, 별도로 형성한 구동 회로의 접속 방법에 대해서는 특별한 한정은 없으며, COG(Chip On Glass)법, 와이어 본딩 방법, 또는 TAB(Tape Automated Bonding)법 등을 이용할 수 있다. 도 8의 (A)는 COG법에 의해 신호선 구동 회로(4003)를 실장한 예이다.
또한, 표시 장치는 표시 소자가 밀봉된 상태의 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태의 모듈을 그 범주에 포함한다. 즉, 본 명세서에서 표시 장치란, 화상 표시 장치 또는 광원(조명 장치를 포함함)을 뜻한다. 또한, 표시 장치는 표시 소자가 밀봉된 상태의 패널뿐만 아니라, 커넥터, 예를 들어 FPC 또는 TCP(Tape Carrier Package)가 장착된 모듈, TCP 끝에 프린트 배선판이 제공된 모듈, 또는 표시 소자에 COG 방식에 의해 IC(집적 회로)가 직접 실장된 모듈도 모두 그 범주에 포함한다.
또한, 기판 위에 제공된 화소부 및 주사선 구동 회로는 복수의 트랜지스터를 가지며, 실시형태 2에 제시된 트랜지스터를 적용할 수 있다.
표시 장치에 제공되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하며, 구체적으로는 무기 EL 소자 및 유기 EL 소자 등을 포함한다. 또한, 전자 잉크 표시 장치(전자 종이) 등 전기적 작용에 의해 콘트라스트가 변화되는 표시 매체도 사용할 수 있다.
도 8의 (C)는 도 8의 (A)의 M-N 부분의 단면도에 상당한다. 도 8의 (C)는 표시 소자로서 액정 소자를 이용한 액정 표시 장치의 예를 도시한 것이다. 다만, 표시 패널은 화소부(4002)에 제공된 트랜지스터(4010)가 표시 소자와 전기적으로 접속되고, 상기 표시 소자로서는 표시를 수행할 수 있으면 특별히 한정되지 않으며 다양한 표시 소자를 사용할 수 있다.
액정 표시 장치에는 수직 전계(vertical electric field) 방식 또는 수평 전계(horizontal electric field) 방식을 적용할 수 있다. 도 8의 (C)에는 FFS(Fringe Field Switching) 모드를 채용하는 예를 도시하였다.
도 8의 (A) 및 (C)에 도시한 바와 같이, 반도체 장치는 접속 단자 전극(4015) 및 단자 전극(4016)을 가지며, 접속 단자 전극(4015) 및 단자 전극(4016)은 이방성 도전층(4019)을 통하여 FPC(4018)가 갖는 단자와 전기적으로 접속되어 있다.
접속 단자 전극(4015)은 제 1 전극층(4034)과 같은 도전층으로 형성되고, 단자 전극(4016)은 트랜지스터(4010) 및 트랜지스터(4011)의 게이트 전극층과 같은 도전층으로 형성되어 있다.
또한, 기판(4001) 위에 제공된 화소부(4002)와 주사선 구동 회로(4004)는 복수의 트랜지스터를 갖는다. 도 8의 (C)에는 화소부(4002)에 포함되는 트랜지스터(4010)와 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)가 도시되며, 트랜지스터(4010) 및 트랜지스터(4011) 위에 절연층(4032a) 및 절연층(4032b)이 제공되어 있다.
또한, 도 8의 (C)에 도시한 바와 같이, 절연층(4032b) 위에 평탄화 절연층(4040)이 제공되어 있고, 제 1 전극층(4034)과 제 2 전극층(4031) 사이에 절연층(4042)이 제공되어 있다.
트랜지스터(4010) 및 트랜지스터(4011)로서, 실시형태 2에 제시된 산화물 반도체를 채널 형성 영역에 포함한 트랜지스터를 적용할 수 있다. 트랜지스터(4010) 및 트랜지스터(4011)는 하부 게이트 구조의 트랜지스터이다.
트랜지스터(4010) 및 트랜지스터(4011)에 포함되는 게이트 절연층은 단층 구조 또는 적층 구조로 할 수 있다. 본 실시형태에서는 게이트 절연층(4020a)과 게이트 절연층(4020b)의 적층 구조를 포함한다. 또한, 도 8의 (C)에 도시한 바와 같이, 게이트 절연층(4020a)과 절연층(4032b)이 접속 단자 전극(4015) 단부를 덮도록 실런트(4005) 아래에 연장되어 있고 절연층(4032b)은 게이트 절연층(4020b) 및 절연층(4032a)의 측면을 덮는다.
또한, 구동 회로용 트랜지스터(4011)의 산화물 반도체층의 채널 형성 영역과 중첩되는 위치에 추가적으로 도전층을 제공하여도 좋다. 도전층을 산화물 반도체층의 채널 형성 영역과 중첩되는 위치에 제공함으로써, 트랜지스터(4011)의 문턱 전압의 변화량을 저감할 수 있다.
또한, 상기 도전층은 외부의 전장(電場)을 차폐하는 기능, 즉 외부의 전장이 내부(트랜지스터를 포함하는 회로부)에 작용하지 않도록 하는 기능(특히, 정전기에 대한 정전 차폐 기능)도 갖는다. 도전층의 차폐 기능에 의해, 정전기 등 외부의 전장의 영향으로 트랜지스터의 전기적 특성이 변동되는 것을 방지할 수 있다.
여기서, 평탄화 절연층(4040)이 실시형태 1에서 예시한 유기 수지막에 상당한다. 평탄화 절연층(4040)으로서, 아크릴, 폴리이미드, 벤조사이클로부텐계 수지, 폴리아미드, 에폭시 등 유기 수지를 사용할 수 있다. 또한, 상기 유기 수지 외에 저유전율 재료(low-k 재료), 실록산계 수지 등을 사용할 수 있다. 실시형태 1에서 예시한 방법을 적용함으로써, 평탄화 절연층(4040) 내의 물 등 불순물이 매우 저감되어 있다. 따라서, 트랜지스터의 전기적 특성의 변동이 억제되어, 신뢰성이 매우 높은 표시 장치가 실현되어 있다.
도 8의 (C)에 도시한 바와 같이, 액정 소자(4013)는 제 1 전극층(4034), 제 2 전극층(4031), 및 액정층(4008)을 포함한다. 또한, 액정층(4008)을 끼우도록 배향막으로서 기능하는 절연층(4038) 및 절연층(4033)이 제공되어 있다.
또한, 액정 소자(4013)는 액정층(4008)의 하방에 개구(opening) 패턴을 갖는 제 2 전극층(4031)을 갖고, 절연층(4042)을 개재하여 제 2 전극층(4031)의 더 하방에 평판 형상의 제 1 전극층(4034)을 갖는다. 개구 패턴을 갖는 제 2 전극층(4031)은 굴곡부나 분기된 빗살 형상을 포함하는 형상이다. 제 2 전극층(4031)에 개구 패턴을 제공함으로써, 제 1 전극층(4034)과 제 2 전극층(4031) 사이에 전계를 발생시킬 수 있다. 또한, 평탄화 절연층(4040) 위에 접촉하도록 평판 형상의 제 2 전극층(4031)을 형성하고, 절연층(4042)을 개재하여 제 2 전극층(4031) 위에 화소 전극으로서 기능하고 개구 패턴을 갖는 제 1 전극층(4034)을 갖는 구성으로 하여도 좋다.
제 1 전극층(4034) 및 제 2 전극층(4031)에는 산화 텅스텐을 함유한 인듐 산화물, 산화 텅스텐을 함유한 인듐 아연 산화물, 산화 티타늄을 함유한 인듐 산화물, 산화 티타늄을 함유한 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘이 첨가된 인듐 주석 산화물, 그래핀 등 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 제 1 전극층(4034), 제 2 전극층(4031)은 텅스텐(W), 몰리브데넘(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈럼(Ta), 크로뮴(Cr), 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 그 합금, 또는 그 금속 질화물 중에서 한 종류 또는 복수 종류를 사용하여 형성할 수 있다.
또한, 제 1 전극층(4034), 제 2 전극층(4031)으로서 도전성 고분자(도전성 폴리머라고도 함)를 함유한 도전성 조성물을 사용하여 형성할 수 있다.
또한 스페이서(4035)는 절연층을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이며, 액정층(4008)의 막 두께(셀 갭)를 제어하기 위하여 제공되어 있다. 또한 구 형상의 스페이서를 사용하여도 좋다.
또한, 액정층(4008)에, 배향막을 사용하지 않는 블루상을 발현하는 액정 조성물을 사용하여도 좋다. 이 경우에는 액정층(4008)과 제 1 전극층(4034) 및 제 2 전극층(4031)이 접촉하는 구조가 된다.
도 8의 (C)에 도시한 본 실시형태의 액정 표시 장치에 있어서, 트랜지스터(4010), 트랜지스터(4011), 절연층(4032a), 절연층(4032b), 평탄화 절연층(4040), 제 1 전극층(4034), 절연층(4042), 제 2 전극층(4031), 및 배향막으로서 기능하는 절연층(4038)이 제공된 기판(4001)이 실시형태 1에 제시된 제 1 기판(100)에 상당한다. 또한, 스페이서(4035) 및 배향막으로서 기능하는 절연층(4033)이 제공된 기판(4006)이 실시형태 1에 제시된 제 2 기판(200)에 상당한다. 기판(4001) 및 기판(4006) 위에 각각 배향막으로서 기능하는 절연층(4038), 절연층(4033)을 형성하고, 러빙 처리 및 러빙 처리 후에 세정한 후, 본 발명의 일 형태에 따른 제조 장치를 사용하여 이들을 접합함으로써, 본 실시형태의 액정 표시 장치를 형성할 수 있다.
실시형태 1에서 제시한 제조 장치를 사용하여 기판(4001) 및 기판(4006)을 접합함으로써, 평탄화 절연층(4040)에 포함되는 수분을 제거하고, 또한 수분이 다시 혼입되는 것을 억제할 수 있다. 따라서, 본 실시형태에서 제시하는 액정 표시 장치는 표시 장치 내부의 수분이 저감되어 있기 때문에, 트랜지스터(4010) 및 트랜지스터(4011)의 전기적 특성의 변동이 억제된 신뢰성이 높은 액정 표시 장치이다.
또한, 도 8의 (C)에 도시한 절연층(4042)은 일부에 개구를 가지며, 상기 개구를 통하여, 평탄화 절연층(4040)에 포함되는 수분을 이탈시킬 수 있다. 다만, 평탄화 절연층(4040) 위에 제공된 절연층(4042)의 막질에 따라서는 개구를 형성하지 않아도 좋다.
액정 표시 장치에 형성되는 유지 용량의 크기는 화소부에 배치되는 트랜지스터의 누설 전류 등을 고려하여 소정 기간 동안 전하를 유지할 수 있도록 설정된다. 유지 용량의 크기는 트랜지스터의 오프 전류 등을 고려하여 설정하면 좋다. 본 명세서에 개시된 산화물 반도체층을 갖는 트랜지스터를 사용함으로써 유지 용량의 크기를 축소할 수 있다. 따라서, 각 화소에서의 개구율을 향상시킬 수 있다.
유지 용량으로서의 용량 소자를 특별히 제공하지 않는 구성으로 하고, 제 1 전극층(4034)과 제 2 전극층(4031) 사이에 생기는 기생 용량을 유지 용량으로서 사용하는 것이 바람직하다. 이와 같이 용량 소자를 제공하지 않는 구성으로 함으로써, 화소의 개구율을 더 향상시킬 수 있다.
유지 용량으로서의 용량 소자를 화소에 제공하지 않는 경우의 화소 구성의 일례를 도 8의 (B)에 도시하였다. 화소는 트랜지스터(4010)의 게이트 전극층에 전기적으로 접속되는 배선(4050)과, 트랜지스터(4010)의 소스 전극층 또는 드레인 전극층 중 하나에 전기적으로 접속되는 배선(4052)의 교차부를 갖는다. 도 8의 (B)에 도시한 화소는 유지 용량으로서의 용량 소자를 갖지 않기 때문에, 화소의 점유 면적 중, 개구 패턴을 갖는 제 2 전극층(4031)이 점유하는 면적을 매우 크게 할 수 있고, 매우 높은 개구율이 실현되어 있다.
본 명세서에 기재된 산화물 반도체층을 사용한 트랜지스터는 오프 상태에서의 전류값(오프 전류값)을 낮게 제어할 수 있다. 따라서, 화상 신호 등 전기 신호의 유지 시간을 길게 할 수 있으며, 기록 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 줄일 수 있기 때문에, 소비 전력을 억제하는 효과를 얻을 수 있다.
또한, 본 명세서에 기재된 산화물 반도체층을 사용한 트랜지스터는 높은 전계 효과 이동도를 얻을 수 있기 때문에 고속 구동이 가능하다. 예를 들어, 이러한 트랜지스터를 액정 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 또한, 화소부에도 이러한 트랜지스터를 사용함으로써, 고화질 화상을 제공할 수 있다.
또한, 표시 장치에, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등 광학 부재(광학 기판) 등을 적절히 제공한다. 예를 들어, 편광판 및 위상차판에 의한 원편광을 사용하여도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 사용하여도 좋다.
또한, 화소부에서의 표시 방식은 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시할 때, 화소에서 제어하는 색 요소는 RGB(R는 적색, G는 녹색, B는 청색을 나타냄)의 3색에 한정되지 않는다. 예를 들어, RGBW(W는 백색을 나타냄), 또는 RGB에, 황색, 시안, 마젠타 등 중 하나 이상을 추가한 것을 사용할 수 있다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 달라도 좋다. 다만, 본 발명은 컬러 표시의 표시 장치에 한정되는 것이 아니며, 흑백 표시의 표시 장치에 적용할 수도 있다.
또한, 표시 장치는 터치 센서를 구비하는 것이 바람직하다. 화소부(4002)와 겹치도록 터치 센서가 제공된 표시 장치를 전자 기기 등에 적용함으로써, 더 감각적인 조작이 가능한 전자 기기를 실현할 수 있다.
표시 장치에 제공하는 터치 센서로서는 정전 용량 방식의 터치 센서를 사용하는 것이 바람직하다. 그 외에도 저항막 방식, 표면 탄성파 방식, 적외선 방식, 광학 방식 등 다양한 방식을 사용할 수 있다.
정전 용량 방식의 터치 센서로서, 대표적으로는 표면 정전 용량(surface capacitive) 방식, 투영 정전 용량(projected capacitive) 방식 등이 있다. 또한, 투영 정전 용량 방식은 주로 구동 방식에 따라 자기 용량 방식, 상호 용량 방식 등으로 나누어진다. 여기서, 상호 용량 방식을 사용하면, 다점 동시 검출이 가능하게 되어 바람직하다.
여기서, 표시 장치에 터치 센서를 제공하는 경우, 터치 센서로서 기능하는 층은 각종 방법에 의해 배치할 수 있다.
도 9는 액정 소자가 적용되고 터치 센서를 구비한 표시 장치의 구성예이다.
도 9의 (A)에 도시한 표시 장치는 액정(4062)과, 액정(4062)을 끼우는 한 쌍의 기판(기판(4061) 및 기판(4063))과, 기판(4061) 및 기판(4063)보다 외측에 배치된 한 쌍의 편광판(편광판(4064) 및 편광판(4065))과, 터치 센서(4060)를 갖는다. 여기서, 액정(4062), 기판(4061), 및 기판(4063)을 포함하는 구성을 표시 패널(4067)이라고 부르기로 한다.
도 9의 (A)에 도시한 표시 장치는 터치 센서(4060)가 편광판(4064)(또는 편광판(4065))보다 외측에 위치하는, 소위 외장형 표시 장치이다. 이와 같은 구성은 표시 패널(4067)과 터치 센서(4060)를 각각 별도도 제작하고, 이들을 겹침으로써 표시 장치에 터치 센서 기능을 부가할 수 있기 때문에, 특별한 공정 없이 용이하게 제작할 수 있다.
도 9의 (B)에 도시한 표시 장치는 터치 센서(4060)가 편광판(4064)과 기판(4061) 사이(또는 편광판(4065)과 기판(4063) 사이)에 위치하는, 소위 온 셀(on-cell)형 표시 장치이다. 이와 같은 구성은, 예를 들어 기판(4061)을 터치 센서(4060)의 형성 기판으로서도 공통적으로 사용하는 등에 의해, 표시 장치의 박형화를 실현할 수 있다.
도 9의 (C)에 도시한 표시 장치는 터치 센서(4060)가 기판(4061)과 기판(4063) 사이에 위치하는, 소위 인 셀(in-cell)형 표시 장치이다. 이와 같은 구성으로 함으로써 표시 장치를 더 박형화시킬 수 있다. 예를 들어, 표시 패널(4067)이 구비하는 트랜지스터, 배선, 전극 등을 사용하여, 기판(4061) 위(또는 기판(4063) 위)의 액정(4062) 측의 면에 터치 센서로서 기능하는 층을 형성함으로써, 박형화를 실현할 수 있다. 또한, 광학식 터치 센서를 사용하는 경우에는 광전 변환 소자를 구비하는 구성으로 하여도 좋다.
또한, 여기서는 액정 소자를 포함하는 표시 장치에 대해서 설명하였지만, 유기 EL 소자를 포함하는 표시 장치나 전자 종이 등 각종 표시 장치에 터치 센서 기능을 적절히 부가할 수 있다.
본 실시형태에 제시된 구성이나 방법 등은 다른 실시형태에 제시된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태에 따른 제조 장치를 사용하여 제작되는 표시 장치를 구비하는 전자 기기의 예에 대해서 도 10을 참조하여 설명한다.
도 10의 (A)에 도시된 전자 기기는 폴더형 정보 단말의 일례이다.
도 10의 (A)에 도시된 전자 기기는 하우징(1021a), 하우징(1021b), 하우징(1021a)에 제공된 패널(1022a), 하우징(1021b)에 제공된 패널(1022b), 축부(1023), 버튼(1024), 접속 단자(1025), 기록 매체 삽입부(1026), 및 스피커(1027)를 포함한다.
하우징(1021a)과 하우징(1021b)은 축부(1023)에 의해 접속된다.
도 10의 (A)에 도시된 전자 기기는 축부(1023)를 갖기 때문에 패널(1022a)과 패널(1022b)을 대향하도록 접을 수 있다.
버튼(1024)은 하우징(1021b)에 제공된다. 또한, 하우징(1021a)에 버튼(1024)을 제공하여도 좋다. 예를 들어 전원 버튼으로서의 기능을 갖는 버튼(1024)을 제공한 경우, 버튼(1024)을 누름으로써 전자 기기로의 전원 전압의 공급을 제어할 수 있다.
접속 단자(1025)는 하우징(1021a)에 제공된다. 또한, 하우징(1021b)에 접속 단자(1025)를 제공하여도 좋다. 또는, 복수의 접속 단자(1025)를 하우징(1021a) 및 하우징(1021b) 중 하나 또는 양쪽 모두에 제공하여도 좋다. 접속 단자(1025)는 도 10의 (A)에 도시한 전자 기기와 다른 기기를 접속하기 위한 단자이다.
기록 매체 삽입부(1026)는 하우징(1021a)에 제공된다. 또한, 하우징(1021b)에 기록 매체 삽입부(1026)를 제공하여도 좋다. 또는, 복수의 기록 매체 삽입부(1026)를 하우징(1021a) 및 하우징(1021b) 중 하나 또는 양쪽 모두에 제공하여도 좋다. 예를 들어, 기록 매체 삽입부에 카드형 기록 매체를 삽입함으로써, 전자 기기에서 카드형 기록 매체로부터 데이터를 판독하거나 전자 기기 내 데이터를 카드형 기록 매체에 기록할 수 있다.
스피커(1027)는 하우징(1021b)에 제공된다. 스피커(1027)는 음성을 출력한다. 또한, 스피커(1027)는 하우징(1021a)에 제공되어도 좋다.
또한, 하우징(1021a) 또는 하우징(1021b)에 마이크를 제공하여도 좋다. 하우징(1021a) 또는 하우징(1021b)에 마이크를 제공함으로써, 예를 들어 도 10의 (A)에 도시된 전자 기기를 전화기로서 기능시킬 수 있다.
도 10의 (A)에 도시된 전자 기기는 예를 들어 전화기, 전자 서적, 퍼스널 컴퓨터, 및 게임기 중 하나 또는 복수로서의 기능을 갖는다.
여기서, 본 발명의 일 형태에 따른 제조 장치를 사용하여 제작되는 표시 장치를 패널(1022a) 및/또는 패널(1022b)에 적용할 수 있다.
도 10의 (B)에 도시된 전자 기기는 설치형 정보 단말의 일례이다. 도 10의 (B)에 도시된 전자 기기는 하우징(1031), 하우징(1031)에 제공된 패널(1032), 버튼(1033), 및 스피커(1034)를 포함한다.
또한, 하우징(1031)은 갑판부(1035)에 패널(1032)과 같은 패널을 제공하여도 좋다.
또한, 하우징(1031)에 티켓 등을 출력하는 티켓 출력부, 동전 투입부, 및 지폐 삽입부 등을 제공하여도 좋다.
버튼(1033)은 하우징(1031)에 제공된다. 예를 들어 버튼(1033)이 전원 버튼이라면, 버튼(1033)을 누름으로써 전자 기기로의 전원 전압의 공급을 제어할 수 있다.
스피커(1034)는 하우징(1031)에 제공된다. 스피커(1034)는 음성을 출력한다.
도 10의 (B)에 도시된 전자 기기는 예를 들어 현금 자동 입출금기, 티켓 등을 주문하기 위한 정보 통신 단말(멀티미디어 스테이션이라고도 함), 또는 게임기로서의 기능을 갖는다.
여기서, 본 발명의 일 형태에 따른 제조 장치를 사용하여 제작되는 표시 장치를 패널(1032)에 적용할 수 있다.
도 10의 (C)는 설치형 정보 단말의 일례이다. 도 10의 (C)에 도시된 전자 기기는 하우징(1041), 하우징(1041)에 제공된 패널(1042), 하우징(1041)을 지탱하는 지지대(1043), 버튼(1044), 접속 단자(1045), 및 스피커(1046)를 포함한다.
또한, 하우징(1041)에 외부 기기와 접속시키기 위한 접속 단자를 제공하여도 좋다.
버튼(1044)은 하우징(1041)에 제공된다. 예를 들어 버튼(1044)이 전원 버튼이라면, 버튼(1044)을 누름으로써 전자 기기로의 전원 전압의 공급을 제어할 수 있다.
접속 단자(1045)는 하우징(1041)에 제공된다. 접속 단자(1045)는 도 10의 (C)에 도시된 전자 기기와 다른 기기를 접속시키기 위한 단자이다. 예를 들어, 접속 단자(1045)에 의하여 도 10의 (C)에 도시된 전자 기기와 퍼스널 컴퓨터를 접속함으로써, 퍼스널 컴퓨터로부터 입력되는 데이터 신호에 따른 화상을 패널(1042)에 표시시킬 수 있다. 또한, 예를 들어 도 10의 (C)에 도시된 전자 기기의 패널(1042)이, 접속되는 다른 전자 기기의 패널보다 크면, 이 다른 전자 기기의 표시 화상을 확대시킬 수 있어 복수의 사람들이 동시에 시인하기 쉬워진다.
스피커(1046)는 하우징(1041)에 제공된다. 스피커(1046)는 음성을 출력한다.
도 10의 (C)에 도시된 전자 기기는 예를 들어, 출력 모니터, 퍼스널 컴퓨터, 및 텔레비전 장치 중 하나 또는 복수로서의 기능을 갖는다.
여기서, 패널(1042)에 본 발명의 일 형태에 따른 제조 장치를 사용하여 제작되는 표시 장치를 적용할 수 있다.
도 10의 (D) 및 (E)에 도시된 전자 기기는 휴대 정보 단말의 일례이다.
도 10의 (D)에 도시된 휴대 정보 단말(1010)은 하우징(1011)에 내장된 패널(1012A) 외에, 조작 버튼(1013), 스피커(1014), 또한 도시하지 않았지만, 마이크, 스테레오 헤드폰 잭, 메모리 카드 삽입구, 카메라, USB 커넥터와 같은 외부 접속 포트 등을 포함한다.
여기서, 본 발명의 일 형태에 따른 제조 장치를 사용하여 제작되는 표시 장치를 패널(1012A)에 적용할 수 있다.
도 10의 (E)에 도시된 휴대 정보 단말(1020)은 하우징(1011)의 측면을 따르도록 만곡된 패널(1012B)을 포함하는 예이다. 터치 센서 및 표시 소자의 지지 기판으로서, 곡면을 갖는 기판을 적용함으로써, 곡면을 갖는 패널을 포함하는 휴대 정보 단말로 할 수 있다.
도 10의 (E)에 도시된 휴대 정보 단말(1020)은 하우징(1011)에 내장된 패널(1012B) 외에, 조작 버튼(1013), 스피커(1014), 마이크(1015), 또한 도시하지 않았지만, 스테레오 헤드폰 잭, 메모리 카드 삽입구, 카메라, USB 커넥터와 같은 외부 접속 포트 등을 포함한다.
도 10의 (D) 및 (E)에 도시된 휴대 정보 단말은 예를 들어 전화기, 전자 서적, 퍼스널 컴퓨터, 및 게임기 중 하나 또는 복수로서의 기능을 갖는다.
도 10의 (F)에 도시된 전자 기기는 폴더형 정보 단말의 일례이다.
도 10의 (F)에 도시된 전자 기기(1050)는 하우징(1051), 하우징(1052), 하우징(1051)에 제공된 패널(1054), 하우징(1052)에 제공된 패널(1055), 스피커(1056), 기동 버튼(1057), 및 접속 단자(1025)를 포함한다.
도 10의 (F)에 도시된 전자 기기(1050)는 하우징(1051)과 하우징(1052)이 축부(1053)에 의해 접속되고, 하우징(1051)과 하우징(1052)을 접을 수 있다.
본 발명의 일 형태에 따른 제조 장치를 사용하여 제작되는 표시 장치를 패널(1054) 및 패널(1055) 중 적어도 하나에 적용할 수 있다.
도 10을 참조하여 설명한 바와 같이, 본 실시형태에 따른 전자 기기는 패널에 본 발명의 일 형태에 따른 표시 장치가 적용되어 있다. 상기 표시 장치는 높은 신뢰성을 가지기 때문에, 전자 기기의 신뢰성을 높일 수 있다.
본 실시형태에 제시된 구성이나 방법 등은 다른 실시형태에 제시된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시예 1)
본 실시예에서는 실시형태 1에서 제시한 본 발명의 일 형태에 따른 제조 장치를 사용하여 셀 공정이 수행된 액정 표시 장치(액정 패널)를 비교예와 함께 제시하면서, 셀 공정에서의 건조 처리와 분위기 제어의 효과에 대해서 설명한다.
본 실시예에서는 액정 패널이 갖는 주사선 구동 회로의 동작 마진의 시간 변화를 측정하였다. 동작 마진의 시간 변화를 측정한 액정 패널 H 및 액정 패널 I는 배향막을 형성하는 공정까지 모두 같은 공정으로 제작된 액정 패널이다. 그리고, 액정 패널 H 및 액정 패널 I에 있어서 주사선 구동 회로는 화소와 같은 기판에 형성되고, 주사선 구동 회로가 갖는 트랜지스터 위에는 아크릴 수지를 포함하는 두께 3μm의 유기 수지막이 형성되어 있다. 또한, 상기 트랜지스터의 채널 형성 영역은 산화물 반도체층으로 형성되어 있다.
액정 패널 H는 본 발명의 일 형태에 따른 제조 장치를 사용하여 제작된 액정 패널이다. 액정 패널 H를 제작할 때 사용한 본 발명의 일 형태에 따른 제조 장치를 도 13에 도시하였다. 도 13에 있어서, 화살표는 기판의 이동 경로를 나타내고, 동그라미 숫자는 공정 순서를 나타낸다.
액정 패널 H에 대해서는 산화물 반도체를 포함하는 트랜지스터 위에 유기 수지막 및 배향막을 형성한 제 1 기판을 마련하고, 배향막의 소성 및 러빙 처리된 제 1 기판을 제 1 열처리실에 반입하고, 10-5Pa의 감압 분위기하에서 160℃로 1시간의 열처리를 수행하였다. 제 1 기판을 열처리한 후, 접합실에 반송하여 제 2 스테이지에 배치하였다.
또한, 배향막을 형성하고, 배향막의 소성 및 러빙 처리된 제 2 기판을 제 2 열처리실에 반입하고, 10-5Pa의 감압 분위기하에서 160℃로 1시간의 열처리를 수행하였다. 이 후, 제 2 기판을 도포실에 반송하고, 이것에 실런트를 틀 형상으로 도포하고 틀 내에 액정을 적하하였다.
액정을 적하한 후, 제 2 기판을 접합실에 반송하여 제 1 스테이지에 재치하고 제 1 기판과 접합하였다. 접합은 100Pa의 감압 분위기하에서 수행하였다. 이 후, 경화실에서 UV 램프를 조사하여 실런트를 경화시킴으로써, 기판간에 액정층이 밀봉된 액정 패널 H를 제작하였다.
또한, 액정 패널 I에 대해서는 제 1 기판 및 제 2 기판에 배향막을 형성한 후, 대기 분위기하에서 150℃로 6시간의 열처리를 수행하였다. 이 후, 대기 분위기하에서 실런트를 기판 위에 틀 형상으로 도포하고 실런트에 둘러싸인 영역에 액정 재료를 적하한 다음에 감압 분위기하에서 기판들을 서로 접합함으로써, 기판간에 액정층이 밀봉된 액정 패널 I를 제작하였다.
상기 액정 패널 H 및 액정 패널 I가 각각 갖는 주사선 구동 회로의 동작 마진 폭(V)은 주사선 구동 회로의 시프트 레지스터가 갖는 959단의 순서 회로에 스타트 펄스 신호 및 클럭 신호를 입력하고, 이에 따라 최종단의 순서 회로로부터 출력된 신호의 파형을 오실로스코프로 관찰하여 측정하였다.
스타트 펄스 신호는 주파수 60Hz에서 68.3μsec 폭의 펄스가 연속적으로 출현되는 신호를 사용하였다. 또한, 클럭 신호와 스타트 펄스 신호는 그 저전압 GVSS를 -14V로 설정하였다. 그리고, 클럭 신호와 스타트 펄스 신호의 고전압 GVDD를 +14V부터 점점 낮게 하였을 때, 최종단의 순서 회로로부터 출력되는 신호의 파형이 불안정하게 된 고전압 GVDD의 값을 동작 불량 전압으로 정의하며, 가장 높은 고전압 GVDD인 +14V와, 동작 불량 전압의 차이를 동작 마진 폭인 것으로 정의하였다.
액정 패널 H가 갖는 주사선 구동 회로의 동작 시간(hour)에 대한 동작 마진 폭(V)의 변화를 도 11에 나타내었다. 또한, 액정 패널 I가 갖는 주사선 구동 회로의 동작 시간(hour)에 대한 동작 마진 폭(V)의 변화를 도 12에 도시하였다.
도 11 및 도 12를 보면, 동작 시작 시점에는 액정 패널 H 및 액정 패널 I는 동작 마진 폭이 약 22V로 같은 값이었지만, 220시간 후에는 액정 패널 H의 동자 마진 폭이 약 17V, 액정 패널 I의 동작 마진 폭이 약 7V가 된 것을 알았다. 따라서, 액정 패널 I는 액정 패널 H보다 동작 마진 폭이 짧은 시간에 작아지며, 이것으로부터 액정 패널 H는 주사선 구동 회로가 갖는 트랜지스터의 문턱 전압의 시프트 양이 작은 것으로 짐작된다.
따라서, 본 발명의 일 형태에 따른 제조 장치를 사용하여 제작된 액정 표시 장치는 신뢰성이 높은 액정 표시 장치인 것으로 확인되었다.
50A: 열처리실
50B: 열처리실
52: 반송실
54: 도포실
58: 경화실
100: 기판
200: 기판
202: 실런트
204: 액정
300: 액정 표시 장치
302: 트랜지스터
304: 유기 수지막
306: 표시 소자
400: 제조 장치
402: 제조 장치
405: 셔터
411: 카세트
412: 히터
414: 배기 포트
415: 가스 도입구
416: 역류 방지 밸브
417: 엘리베이터
418: 반송 암
420: 디스펜서
421: 스테이지
422: 스테이지
423: 스테이지
424: UV 램프
425: 격벽
1010: 휴대 정보 단말
1011: 하우징
1012A: 패널
1012B: 패널
1013: 조작 버튼
1014: 스피커
1015: 마이크
1020: 휴대 정보 단말
1021a: 하우징
1021b: 하우징
1022a: 패널
1022b: 패널
1023: 축부
1024: 버튼
1025: 접속 단자
1026: 기록 매체 삽입부
1027: 스피커
1031: 하우징
1032: 패널
1033: 버튼
1034: 스피커
1035: 갑판부
1041: 하우징
1042: 패널
1043: 지지대
1044: 버튼
1045: 접속 단자
1046: 스피커
1050: 전자 기기
1051: 하우징
1052: 하우징
1053: 축부
1054: 패널
1055: 패널
1056: 스피커
1057: 기동 버튼
4001: 기판
4002: 화소부
4003: 신호선 구동 회로
4004: 주사선 구동 회로
4005: 실런트
4006: 기판
4008: 액정층
4010: 트랜지스터
4011: 트랜지스터
4013: 액정 소자
4015: 접속 단자 전극
4016: 단자 전극
4018: FPC
4019: 이방성 도전층
4020a: 게이트 절연층
4020b: 게이트 절연층
4031: 전극층
4032a: 절연층
4032b: 절연층
4033: 절연층
4034: 전극층
4035: 스페이서
4038: 절연층
4040: 평탄화 절연층
4042: 절연층
4050: 배선
4052: 배선
4060: 터치 센서
4061: 기판
4062: 액정
4063: 기판
4064: 편광판
4065: 편광판
4067: 표시 패널

Claims (15)

  1. 반도체 장치의 제작 방법에 있어서,
    트랜지스터 및 상기 트랜지스터 위의 유기막이 제공된 제 1 기판에 감압 분위기하에서 열처리를 수행하는 단계와;
    상기 제 1 기판 또는 제 2 기판에 실런트(sealant)를 도포하는 단계와;
    상기 제 1 기판과 상기 제 2 기판을 서로 대향시키도록 배치하고, 상기 제 1 기판과 상기 제 2 기판을 상기 실런트를 개재(介在)하여 접합하는 단계와;
    상기 실런트를 경화시키는 단계를 포함하고,
    상기 유기막은 평탄화막으로서 기능하고,
    상기 열처리를 수행하는 단계로부터 상기 실런트를 경화시키는 단계까지는 대기에 노출시키지 않고 이슬점 -60℃ 이하의 분위기하에서 연속적으로 수행하는, 반도체 장치의 제작 방법.
  2. 반도체 장치의 제작 방법에 있어서,
    트랜지스터 및 상기 트랜지스터 위의 유기막이 제공된 제 1 기판에 감압 분위기하에서 열처리를 수행하는 단계와;
    상기 제 1 기판 또는 제 2 기판에 폐쇄 루프형으로 실런트를 도포하고, 상기 실런트 내에 액정을 적하하는 단계와;
    상기 제 1 기판과 상기 제 2 기판을 서로 대향시키도록 배치하고, 상기 제 1 기판과 상기 제 2 기판을 상기 실런트를 개재하여 서로 접합하는 단계와;
    상기 실런트를 경화시키는 단계를 포함하고,
    상기 유기막은 평탄화막으로서 기능하고,
    상기 열처리를 수행하는 단계로부터 상기 실런트를 경화시키는 단계까지는 대기에 노출시키지 않고 이슬점 -60℃ 이하의 분위기하에서 연속적으로 수행하는, 반도체 장치의 제작 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 기판과 상기 제 2 기판을 서로 접합하는 상기 단계 전에 감압 분위기하에서 상기 제 2 기판에 열처리를 수행하는, 반도체 장치의 제작 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 열처리를 수행하는 단계로부터 상기 실런트를 경화시키는 단계까지는 불활성 가스 분위기하에서 수행하는, 반도체 장치의 제작 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 기판과 상기 제 2 기판의 접합은 감압 분위기하에서 수행하는, 반도체 장치의 제작 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 트랜지스터는 산화물 반도체층을 포함하는, 반도체 장치의 제작 방법.
  7. 제 1 항에 있어서,
    발광성 유기 화합물을 함유하는 발광 소자를 더 포함하는, 반도체 장치의 제작 방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
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