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KR102211056B1 - 반도체 장치 - Google Patents

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KR102211056B1
KR102211056B1 KR1020130166986A KR20130166986A KR102211056B1 KR 102211056 B1 KR102211056 B1 KR 102211056B1 KR 1020130166986 A KR1020130166986 A KR 1020130166986A KR 20130166986 A KR20130166986 A KR 20130166986A KR 102211056 B1 KR102211056 B1 KR 102211056B1
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voltage
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장문선
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에스케이하이닉스 주식회사
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Abstract

본 발명의 실시 예에 따른 반도체 장치의 파워 업 회로는 바이어스 전압에 응답하여, 외부 전압의 제1 타겟 레벨을 감지하고 파워 업 신호를 활성화시키도록 구성된 감지부, 상기 파워 업 신호에 응답하여 가변하는 분배비에 따라 상기 외부 전압을 분배하여 상기 바이어스 전압으로 출력하도록 구성된 바이어스부를 포함한다.

Description

반도체 장치{SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 반도체 장치의 파워 업 회로에 관한 것이다.
반도체 장치는 외부로부터 외부 전압을 공급받아 동작할 수 있다. 반도체 장치는 초기화 동작 시 외부 전압이 적절한 레벨 이상으로 상승하는 경우 동작을 개시할 수 있다. 따라서, 반도체 장치는 외부 전압의 레벨을 감지하기 위해 파워 업 회로를 구비할 수 있다.
반도체 장치의 파워 업 회로는 외부 전압의 레벨을 감지하고, 외부 전압이 적절한 레벨 이상으로 상승한 경우 파워 업 신호를 활성화시킬 수 있다. 반도체 장치는 파워 업 신호가 활성화된 경우 비로소 내부 동작을 개시할 수 있다. 한편, 반도체 장치가 내부 동작을 개시한 이후에는, 파워 업 회로는 외부 전압의 일시적인 노이즈에 영향을 받지 않고 안정적으로 파워 업 신호를 출력하는 것이 요구될 수 있다. 즉, 파워 업 회로가 일시적인 외부 전압의 레벨 감소에 응답하여 파워 업 신호를 비활성화시킬 경우 반도체 장치가 비정상적으로 리셋될 수 있으므로, 이를 방지하기 위한 회로 구성이 요구될 수 있다.
본 발명의 실시 예는 반도체 장치에 공급되는 외부 전압의 일시적인 노이즈가 발생하더라도 반도체 장치의 파워 업 신호를 안정적으로 출력할 수 있는 반도체 장치의 파워 업 회로를 제공하는 데 있다.
본 발명의 실시 예에 따른 반도체 장치의 파워 업 회로는 바이어스 전압에 응답하여, 외부 전압의 제1 타겟 레벨을 감지하고 파워 업 신호를 활성화시키도록 구성된 감지부, 상기 파워 업 신호에 응답하여 가변하는 분배비에 따라 상기 외부 전압을 분배하여 상기 바이어스 전압으로 출력하도록 구성된 바이어스부를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 파워 업 회로는 감지 노드를 외부 전압으로 구동하기 위한 풀업 구동력과 접지 전압으로 구동하기 위한 풀다운 구동력에 따라 상기 감지 노드로부터 출력되는 감지 신호에 응답하여 파워 업 신호를 출력하도록 구성된 감지부 및 상기 풀업 구동력과 상기 풀다운 구동력을 조정하기 위해 상기 파워 업 신호에 응답하여 바이어스 전압을 출력하도록 구성된 바이어스부를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 파워 업 회로는 파워 업 신호를 안정적으로 출력할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 파워 업 회로를 예시적으로 도시한 회로도,
도2는 본 발명의 실시 예에 따른 파워 업 회로의 동작 방법을 예시적으로 설명하기 위한 타이밍도,
도3은 본 발명의 다른 실시 예에 따른 반도체 장치의 파워 업 회로를 예시적으로 도시한 회로도이다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 반도체 장치의 파워 업 회로(10)를 예시적으로 도시한 회로도이다.
파워 업 회로(10)는 감지부(100) 및 바이어스부(200)를 포함할 수 있다.
감지부(100)는 바이어스 전압(vvias)에 응답하여, 외부 전압(vext)의 제1 타겟 레벨을 감지하고 파워 업 신호(pwup)를 활성화시킬 수 있다. 제1 타겟 레벨은 반도체 장치의 동작에 적절한 외부 전압(vext)의 임계 레벨일 수 있다. 감지부(100)는 감지 노드(ndet)를 외부 전압(vext)으로 구동하기 위한 풀업 구동부(110)의 풀업 구동력과 접지 전압(vss)으로 구동하기 위한 풀다운 구동부(120)의 풀다운 구동력에 따라 출력되는 감지 신호(det)에 응답하여 파워 업 신호(pwup)를 출력할 수 있다.
한편, 감지부(100)는 파워 업 신호(pwup)가 활성화된 이후, 외부 전압(vext)이 불안정하여 제1 타겟 레벨보다 낮은 레벨로 일시적으로 하락하더라도 활성화된 파워 업 신호(pwup)를 안정적으로 출력할 필요가 있다. 따라서, 본 발명의 감지부(100)는 파워 업 신호(pwup)가 활성화된 경우, 바이어스 전압(vvias)에 응답하여 제1 타겟 레벨보다 낮은 외부 전압(vext)의 제2 타겟 레벨을 감지하고 파워 업 신호(pwup)를 비활성화시킬 수 있다.
바이어스부(200)는 감지 노드(ndet)에 대한 풀업 구동부(110)의 풀업 구동력과 풀다운 구동부(120)의 풀다운 구동력을 조정하기 위해 파워 업 신호(pwup)에 응답하여 바이어스 전압(vvias)을 출력할 수 있다. 예를 들어, 바이어스부(200)는 파워 업 신호(pwup)가 활성화된 경우, 파워 업 신호(pwup)가 활성화되기 직전에 비하여 풀업 구동력을 증가시키도록 바이어스 전압(vvias)을 출력할 수 있다. 예를 들어, 바이어스부(200)는 파워 업 신호(pwup)가 활성화된 경우, 파워 업 신호(pwup)가 활성화되기 직전에 비하여 풀다운 구동력을 감소시키도록 바이어스 전압(vvias)을 출력할 수 있다.
구체적으로, 바이어스부(200)는 파워 업 신호(pwup)에 응답하여 가변하는 분배비에 따라 외부 전압(vext)을 분배하여 바이어스 전압(vvias)을 출력할 수 있다. 바이어스부(200)는 파워 업 신호(pwup)가 활성화된 경우, 파워 업 신호(pwup)가 활성화되기 직전에 비하여 감소한 분배비에 따라 외부 전압(vext)을 분배하여 바이어스 전압(vvias)을 출력할 수 있다. 즉, 바이어스부(200)는 파워 업 신호(pwup)가 활성화된 경우, 파워 업 신호(pwup)가 활성화되기 직전에 비하여 더 낮은 레벨의 바이어스 전압(vvias)을 출력할 수 있다.
감지부(100)는 풀업 구동부(110), 풀다운 구동부(120) 및 버퍼부(130)를 포함할 수 있다.
풀업 구동부(110)는 바이어스 전압(vvias)에 응답하여 감지 노드(ndet)를 외부 전압(vext)으로 구동할 수 있다. 풀다운 구동부(120)는 바이어스 전압(vvias)에 응답하여 감지 노드(ndet)를 접지 전압(vss)으로 구동할 수 있다. 그리고, 감지 신호(det)는 감지 노드(ndet)로부터 출력될 수 있다. 버퍼부(130)는 감지 신호(det)를 버퍼링하여 파워 업 신호(pwup)로 출력할 수 있다.
풀업 구동부(110)는 제1 피모스 트랜지스터(pm1)를 포함할 수 있다. 제1 피모스 트랜지스터(pm1)는 외부 전압 단자와 감지 노드(ndet) 사이에 소스와 드레인 간의 전류 패스를 형성할 수 있고, 게이트로 바이어스 전압(vvias)을 인가받을 수 있다.
풀다운 구동부(120)는 제1 엔모스 트랜지스터(nm1)를 포함할 수 있다. 제1 엔모스 트랜지스터(nm1)는 접지 단자와 감지 노드(ndet) 사이에 소스와 드레인 간의 전류 패스를 형성할 수 있고, 게이트로 바이어스 전압(vvias)을 인가받을 수 있다.
버퍼부(130)는 직렬로 연결된 짝수개의 인버터들을 포함할 수 있다.
바이어스부(200)는 가변 저항부(210) 및 제1 저항(r1)을 포함할 수 있다.
가변 저항부(210)는 외부 전압 단자와 출력 노드(nout) 사이에 연결될 수 있다. 제1 저항(r1)은 출력 노드(nout)와 접지 단자 사이에 연결될 수 있다.
가변 저항부(210)는 파워 업 신호(pwup)에 응답하여 가변하는 저항값을 가질 수 있다. 가변 저항부(210)는 파워 업 신호(pwup)가 활성화된 경우, 파워 업 신호(pwup)가 활성화되기 직전에 비하여 증가한 저항값을 가질 수 있다.
가변 저항부(210)는 스위치부(212), 제2 저항(r2) 및 제3 저항(r3)을 포함할 수 있다. 스위치부(212)와 제3 저항(r3)은 외부 전압 단자와 중간 노드(nmid) 사이에 병렬로 연결될 수 있다. 제2 저항(r2)은 중간 노드(nmid)와 출력 노드(nout)에 사이에 연결될 수 있다.
스위치부(212)는 파워 업 신호(pwup)에 응답하여 온/오프될 수 있다. 예를 들어, 스위치부(212)는 파워 업 신호(pwup)가 비활성화된 경우 온될 수 있고, 파워 업 신호(pwup)가 활성화된 경우 오프될 수 있다.
스위치부(212)는 제2 피모스 트랜지스터(pm2)를 포함할 수 있다. 제2 피모스 트랜지스터(pm2)는 외부 전압 단자와 중간 노드(nmid) 사이에 소스와 드레인 간의 전류 패스를 형성할 수 있고, 게이트로 파워 업 신호(pwup)를 인가받을 수 있다.
도2는 본 발명의 실시 예에 따른 파워 업 회로(도1의 10)의 동작 방법을 예시적으로 설명하기 위한 타이밍도이다.
이하, 도1 및 도2를 참조하여 파워 업 회로(10)의 동작 방법이 상세하게 설명될 것이다.
파워 업 회로(10)는 접지 전압(vss)의 레벨에서 상승하는 외부 전압(vext)을 인가받을 수 있다. 파워 업 회로(10)는 비활성화된 파워 업 신호(pwup)를 출력할 수 있다. 스위치부(212)는 비활성화된 파워 업 신호(pwup)에 응답하여 온될 수 있고, 설명의 간편화를 위해, 외부 전압 단자와 중간 노드(nmid)는 스위치부에 의해 단락된 것으로 가정할 수 있다. 바이어스부(200)는 외부 전압(vext)에 대한 분배비에 따라 바이어스 전압(vvias)을 출력할 수 있다. 즉, 바이어스부(200)는 아래의 식에 따라 결정된 바이어스 전압(vvias)을 출력할 수 있다.
Figure 112013120435788-pat00001
바이어스부(200)는 외부 전압(vext)이 상승함에 따라 점점 상승하는 바이어스 전압(vvias)을 출력할 수 있다. 바이어스 전압(vvias)이 제1 엔모스 트랜지스터(nm1)의 문턱 전압보다 큰 경우, 제1 엔모스 트랜지스터(nm1)는 턴온될 수 있고 감지 노드(ndet)를 접지 전압(vss)으로 풀다운 구동할 수 있다. 버퍼부(130)는 접지 전압(vss) 레벨의 감지 신호(det)에 응답하여, 비활성화된 파워 업 신호(pwup)를 출력할 수 있다.
한편, 바이어스 전압(vvias)의 상승률은 외부 전압(vext)의 상승률보다 더 작기 때문에, 제1 피모스 트랜지스터(pm1)의 게이트와 소스 사이의 전압 차이는 외부 전압(vext)이 상승함에 따라 점점 커질 수 있다. tdet에서, 외부 전압(vext)이 아래 식을 만족하도록 일정 레벨로 상승한 경우, 제1 피모스 트랜지스터(pm1)는 턴온될 수 있고 감지 노드(ndet)를 외부 전압(vext)으로 풀업 구동할 수 있다. 아래 식에서, vgspm1는 제1 피모스 트랜지스터(pm1)의 게이트와 소스 사이의 전압이고, vthpm1는 제1 피모스 트랜지스터(pm1)의 문턱 전압이다.
Figure 112013120435788-pat00002
외부 전압(vext)이 더욱 상승함에 따라, 감지 노드(ndet)에 대한 제1 피모스 트랜지스터(pm1)의 풀업 구동력은 제1 엔모스 트랜지스터(nm1)의 풀다운 구동력보다 커질 수 있다. 따라서, 감지 신호(det)의 전압 레벨은 상승할 수 있다.
tpw에서, 외부 전압(vext)이 제1 타겟 레벨로 상승한 경우, 감지 신호(det)의 전압 레벨은 버퍼부(130)의 논리 문턱보다 상승할 수 있다. 버퍼부(130)는 논리 문턱보다 높은 전압 레벨의 감지 신호(det)에 응답하여, 활성화된 파워 업 신호(pwup)를 출력할 수 있다.
이어서, 스위치부(212)는 활성화된 파워 업 신호(pwup)에 응답하여 오프될 수 있다. 바이어스부(200)는 외부 전압(vext)에 대한 분배비에 따라 바이어스 전압(vvias)을 출력할 수 있다. 즉, 바이어스부(200)는 아래의 식에 따라 결정된 바이어스 전압(vvias)을 출력할 수 있다.
Figure 112013120435788-pat00003
즉, 바이어스부(200)는 외부 전압(vext)에 대한 감소한 분배비에 따라, 파워 업 신호(pwup)가 활성화되기 직전에 비하여 더 낮은 레벨의 바이어스 전압(vvias)을 출력할 수 있다. 따라서, 파워 업 신호(pwup)가 활성화되기 직전에 비하여 제1 피모스 트랜지스터(pm1)의 풀업 구동력은 증가하고 제1 엔모스 트랜지스터(nm1)의 풀다운 구동력은 감소할 수 있다. 이러한 경우, tns에서, 불안정한 외부 전압(vext)이 일시적으로 제1 타겟 레벨 이하로 내려가더라도, 감지 노드(ndet)에 대한 풀업 구동력이 풀다운 구동력보다 충분히 클 수 있다. 따라서, 감지 신호(det)의 전압 레벨은 유지될 수 있고, 파워 업 신호(pwup)의 전압 레벨도 유지될 수 있다.
파워 업 회로(10)는 외부 전압(vext)의 순간적인 노이즈에도 불구하고, 활성화된 파워 업 신호(pwup)를 안정적으로 출력할 수 있다. 파워 업 회로(10)는 외부 전압(vext)이 제2 타겟 레벨까지 감소하는 경우 비로소 비활성화된 파워 업 신호(pwup)를 출력할 수 있다.
도3은 본 발명의 다른 실시 예에 따른 반도체 장치의 파워 업 회로(10)를 예시적으로 도시한 회로도이다. 도3을 설명함에 있어서, 도1에서 설명된 파워 업 회로(10)의 구성 요소와 동일하거나 유사한 구성 요소들에 대해서는 도1과 동일한 참조 부호가 사용될 것이다.
파워 업 회로(10)는 감지부(100) 및 바이어스부(200)를 포함할 수 있다. 바이어스부(200)는 가변 저항부(210) 및 조정부(230)를 포함할 수 있다.
조정부(230)는 외부 전압(vext)의 상승으로 인한 바이어스 전압(vvias)의 상승을 적어도 일부 상쇄시킬 수 있다. 조정부(230)는 외부 전압(vext)에 응답하여 출력 노드(nout)와 접지 단자 사이에 전류 패스를 형성할 수 있다. 조정부(230)는 외부 전압(vext)이 상승함에 따라 출력 노드(nout)로부터 접지 단자로 더 많은 전류를 흘려보냄으로써, 바이어스 전압(vvias)의 상승을 적어도 일부 상쇄시킬 수 있다.
조정부(230)는 제2 엔모스 트랜지스터(nm2)를 포함할 수 있다. 제2 엔모스 트랜지스터(nm2)는 접지 단자와 출력 노드(nout) 사이에 소스와 드레인 간의 전류 패스를 형성할 수 있고, 게이트로 외부 전압(vext)을 인가받을 수 있다.
예를 들어, 비활성화된 파워 업 신호(pwup)가 출력될 때, 바이어스부(200)는 아래의 식에 따라 결정된 바이어스 전압(vvias)을 출력할 수 있다. 아래 식에서, rnm2은 제2 엔모스 트랜지스터(nm2)의 저항값이다.
Figure 112013120435788-pat00004
즉, 바이어스 전압(vvias)의 레벨은 rnm2에 의해 결정될 수 있다.
한편, 게이트로 인가되는 외부 전압(vext)이 상승함에 따라 제2 엔모스 트랜지스터(nm2)가 트라이오드 영역에서 동작하는 경우, rnm2은 아래의 식으로 표현될 수 있다.
Figure 112013120435788-pat00005
μ는 전자 이동도, c는 게이트와 바디 간 커패시터의 단위 면적 당 커패시턴스, w는 채널의 폭, l은 채널의 길이, vgs는 게이트과 소스 간의 전압, vth는 문턱 전압, vds는 드레인과 소스 간의 전압이다.
위 식을 직관적으로 살펴보면, rnm2은 외부 전압(vext)이 상승함에 따라 감소할 수 있다. 따라서, 제2 엔모스 트랜지스터(nm2)는 외부 전압(vext)이 상승함에 따라 바이어스 전압(vvias)의 상승을 적어도 일부 상쇄시킬 수 있다. 이러한 경우, 외부 전압(vext)의 레벨이 낮더라도, 제1 피모스 트랜지스터(pm1)의 게이트와 소스 사이의 전압은 크게 형성될 수 있다. 따라서, 비교적 낮은 레벨의 외부 전압(vext)을 공급받도록 구성된 반도체 장치일 경우, 이러한 구성은 효과적일 수 있다. 또한, 제1 타겟 레벨이 낮게 설정된 반도체 장치일 경우, 이러한 구성은 효과적일 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 파워 업 회로
100 : 감지부
110 : 풀업 구동부
120 : 풀다운 구동부
130 : 버퍼부
200 : 바이어스부
210 : 가변 저항부

Claims (17)

  1. 분배비에 따라 외부 전압을 분배하여 바이어스 전압으로 출력하도록 구성된 바이어스부; 및
    상기 바이어스 전압에 응답하여, 상기 외부 전압의 제1 타겟 레벨을 감지하고 파워 업 신호를 활성화시키도록 구성된 감지부를 포함하되,
    상기 바이어스부는 활성화된 상기 파워 업 신호에 응답하여 조정된 분배비에 따라 상기 외부 전압을 분배하여 상기 바이어스 전압으로 출력하고,
    상기 바이어스부는 상기 파워 업 신호가 활성화된 경우, 상기 파워 업 신호가 활성화되기 직전에 비하여 더 낮은 레벨의 바이어스 전압을 출력하는 반도체 장치의 파워 업 회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 감지부는 상기 파워 업 신호가 활성화된 경우, 상기 바이어스 전압에 응답하여 상기 외부 전압의 상기 제1 타겟 레벨보다 낮은 제2 타겟 레벨을 감지하고 상기 파워 업 신호를 비활성화시키는 반도체 장치의 파워 업 회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 감지부는,
    상기 바이어스 전압에 응답하여 감지 노드를 상기 외부 전압으로 풀업 구동하도록 구성된 풀업 구동부; 및
    상기 바이어스 전압에 응답하여 상기 감지 노드를 접지 전압으로 풀다운 구동하도록 구성된 풀다운 구동부를 포함하는 반도체 장치의 파워 업 회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 바이어스부는 상기 파워 업 신호가 활성화된 경우, 상기 파워 업 신호가 활성화되기 직전에 비하여 감소한 분배비에 따라 상기 바이어스 전압을 출력하는 반도체 장치의 파워 업 회로.
  5. 삭제
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 바이어스부는 상기 파워 업 신호에 응답하여 가변하는 저항값을 가지도록 구성된 가변 저항부를 포함하는 파워 업 회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 가변 저항부는 상기 파워 업 신호가 활성화된 경우, 상기 파워 업 신호가 활성화되기 직전에 비하여 증가한 저항값을 가지는 파워 업 회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 가변 저항부는,
    상기 파워 업 신호에 응답하여 온/오프되도록 구성된 스위치부; 및
    상기 스위치부와 병렬로 연결된 저항을 포함하는 파워 업 회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 바이어스부는 상기 외부 전압의 상승으로 인한 상기 바이어스 전압의 상승을 적어도 일부 상쇄시키도록 구성된 조정부를 포함하는 파워 업 회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 조정부는 상기 외부 전압에 응답하여 상기 바이어스 전압이 형성되는 분배 노드와 접지 단자 사이에 전류 패스를 형성하는 파워 업 회로.
  11. 감지 노드를 외부 전압으로 구동하기 위한 풀업 구동력과 접지 전압으로 구동하기 위한 풀다운 구동력에 따라 상기 감지 노드로부터 출력되는 감지 신호에 응답하여 파워 업 신호를 출력하도록 구성된 감지부; 및
    상기 풀업 구동력과 상기 풀다운 구동력을 조정하기 위해, 활성화된 상기 파워 업 신호에 응답하여 조정된 분배비에 따라 상기 외부 전압을 분배하여 바이어스 전압으로 출력하도록 구성된 바이어스부를 포함하고,
    상기 바이어스부는 상기 파워 업 신호가 활성화된 경우, 상기 파워 업 신호가 활성화되기 직전에 비하여 상기 풀업 구동력을 증가시키고 상기 풀다운 구동력을 감소시키도록, 상기 바이어스 전압을 출력하는 반도체 장치의 파워 업 회로.
  12. 삭제
  13. 삭제
  14. 삭제
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 바이어스부는 상기 파워 업 신호가 활성화된 경우, 상기 파워 업 신호가 활성화되기 직전에 비하여 감소한 분배비에 따라 상기 바이어스 전압을 출력하는 반도체 장치의 파워 업 회로.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 바이어스부는 상기 파워 업 신호가 활성화된 경우, 상기 파워 업 신호가 활성화되기 직전에 비하여 더 낮은 레벨의 바이어스 전압을 출력하는 반도체 장치의 파워 업 회로.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 감지부는,
    상기 외부 전압이 제1 타겟 레벨일 때 상기 파워 업 신호를 활성화시켜 출력하고, 상기 파워 업 신호가 활성화된 경우 상기 외부 전압이 상기 제1 타겟 레벨보다 낮은 제2 타겟 레벨일 때 상기 파워 업 신호를 비활성화시켜 출력하는 반도체 장치의 파워 업 회로.
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