KR102194703B1

KR102194703B1 - 인쇄회로기판

Info

Publication number: KR102194703B1
Application number: KR1020200030203A
Authority: KR
Inventors: 최정우; 민태홍; 송요한; 장준형
Original assignee: 삼성전기주식회사
Priority date: 2020-03-11
Filing date: 2020-03-11
Publication date: 2020-12-23
Anticipated expiration: 2038-07-12
Also published as: KR20200029427A

Abstract

본 발명의 일 측면에 따른 인쇄회로기판은, 열경화성의 제1 수지층; 상기 제1 수지층 상에 적층되는 열가소성의 제2 수지층; 상기 제1 수지층의 하면에 형성되는 제1 회로; 상기 제2 수지층 상면에 형성되는 제2 회로; 상기 제1 수지층 및 상기 제2 수지층을 일괄 관통하는 비아홀; 및 상기 비아홀 내부에 형성되어 상기 제1 회로 및 상기 제2 회로를 전기적으로 연결하는 도금층을 포함한다.

Description

인쇄회로기판{PRINTED CIRCUIT BOARD}

본 발명은 인쇄회로기판에 관한 것이다.

각국에서는 전세계적으로 5G 상용화를 위한 기술개발에 총력을 기울이고 있다. 5G 시대의 10GHz 이상 주파수 대역에서의 원활한 신호 전송을 위해서는 기존에 존재하는 재료 및 구조로는 대응이 어려울 수 있다. 이에 따라, 수신된 고주파 신호를 손실 없이 메인 보드까지 전송하기 위한 새로운 재료 및 구조 개발이 이루어지고 있다.

공개특허공보 10-2011-0002112 (공개: 2011.01.06)

본 발명은 신호 손실이 감소되는 인쇄회로기판을 제공하는 것을 목적으로 한다.

본 발명의 일 측면에 따르면, 열경화성의 제1 수지층; 상기 제1 수지층 상에 적층되는 열가소성의 제2 수지층; 상기 제1 수지층의 하면에 형성되는 제1 회로; 상기 제2 수지층 상면에 형성되는 제2 회로; 상기 제1 수지층 및 상기 제2 수지층을 일괄 관통하는 비아홀; 및 상기 비아홀 내부에 형성되어 상기 제1 회로 및 상기 제2 회로를 전기적으로 연결하는 도금층을 포함하는 인쇄회로기판이 제공된다.

본 발명의 다른 측면에 따르면, 열경화성 수지층 및 열가소성 수지층이 교대로 반복 적층되어 마련되는 적층체; 이웃하는 열경화성 수지층과 열가소성 수지층을 일괄 관통하는 비아홀; 및 상기 비아홀 내부에 형성되는 도금층을 포함하는 인쇄회로기판 이 제공된다.

도 1은 본 발명의 실시예에 따른 인쇄회로기판이 적용될 수 있는 단말기를 나타낸 도면.
도 2 내지 도 7은 본 발명의 실시예에 따른 인쇄회로기판을 나타낸 도면.
도 8 내지 도 12는 본 발명의 실시예에 따른 인쇄회로기판을 제조하는 방법을 나타낸 도면.

본 발명에 따른 인쇄회로기판의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

또한, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성 요소들이 제1, 제2 등의 용어에 의하여 한정되는 것은 아니다.

또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.

도 1은 본 발명의 실시예에 따른 인쇄회로기판이 적용될 수 있는 단말기를 나타낸 도면이다.

도 1을 참조하면, 전자기기 단말기(1)에는 메인보드(2)가 장착되고, 메인보드(2)에는 RF 처리부(RF 모듈)(RF1, RF2), IF 처리부(IF 칩)(IF), 베이스 밴드 칩(BB) 등이 실장될 수 있다. RF 처리부(RF1, RF2)는 안테나를 통해 수신되는 신호를 감쇄하기 위해 IF 처리부(IF)로 신호를 송신한다. 또는 RF 처리부(RF1, RF2)는 안테나를 통해 신호를 송신하기 위해 IF 처리부(IF)로부터 증폭된 신호를 수신한다. 여기서, RF 처리부(RF1, RF2)와 IF 처리부(IF)가 주고 받는 신호는 10GHz 이상의 고주파일 수 있다.

도 2 내지 도 7은 본 발명의 실시예에 따른 인쇄회로기판을 포함하는 인쇄회로기판을 나타낸 도면이다. 본 발명의 실시예에 따른 인쇄회로기판(도 1의 10과 10')은 고주파 신호를 전달할 수 있고, 메인보드(도 1의 2) 상의 RF 처리부(도 1의 RF1과 RF2)와 IF 처리부(도 1의 IF)를 연결할 수 있다.

도 2를 참조하면, 본 발명의 실시예에 따른 인쇄회로기판은, 제1 수지층(110), 제2 수지층(120), 제1 회로(210), 제2 회로(220) 및 비아를 포함할 수 있다.

제1 수지층(110)과 제2 수지층(120)은 상하로 적층된다. 예를 들어, 제2 수지층(120)은 제1 수지층(110) 상에 적층될 수 있다.

제1 수지층(110)과 제2 수지층(120)은 서로 다른 물성을 가진다. 제1 수지층(110)은 열경화성이고 제2 수지층(120)은 열가소성이다.

열경화성의 제1 수지층(110)으로는 PPE(Polyphenylene ether)계 수지, 변성 폴리이미드(PI) 수지, 변성 에폭시(Epoxy)계 수지 등이 사용될 수 있다.

제1 수지층(110)의 수지 종류, 수지에 함유되는 필러 종류, 필러 함량 등에 따라 제1 수지층(110)의 유전정접(Dielectric dissipation factor, Df)이 조절될 수 있다. 여기서, 유전정접은 유전손실에 대한 값으로, 유전손실은 수지층(유전체)에 교류성 전계가 형성되었을 때 발생하는 손실 전력을 의미한다. 유전정접은 유전손실에 비례하며 유전정접이 작을수록 유전손실이 작다. 저유전손실 특성을 가지는 제1 수지층(110)은 고주파 신호 전달에 있어서 손실 감소 측면에서 유리하다.

제1 수지층(110)의 유전정접은 0.003 이하이며, 바람직하게는 0.002 이하일 수 있다. 또한, 제1 수지층(110)의 유전상수(Dielectric Constant, Dk)는 3.5이하일 수 있다.

한편, 제1 수지층(110)의 두께는 10um 이상 40um 일 수 있다. 또한, 제1 수지층(110)의 모듈러스(modulus)는 10Gpa 이하일 수 있다.

열가소성의 제2 수지층(120)으로는 액정폴리머(LCP; Liquid crystal polymer), PTFE(Polytetrafluoroethylene), PPS(Polyphenylene Sulfide), PPE(Polyphenylene Ether), 폴리이미드(PI) 등이 사용될 수 있다.

제2 수지층(120)의 유전정접은 0.003 이하이며, 바람직하게는 0.002 이하일 수 있다. 또한, 제2 수지층(120)의 유전상수는 3.5이하일 수 있다.

한편, 제2 수지층(120)의 두께는 10um 이상 40um 일 수 있다. 제2 수지층(120)의 두께는 제1 수지층(110)의 두께와 실질적으로 동일할 수 있으나, 제한될 필요는 없다. 그리고, 제2 수지층(120)이 CTE는 18ppm/℃ 이하이고, 용융점은 260℃ 이상일 수 있다.

제1 수지층(110)과 제2 수지층(120)의 계면은 조도면을 포함할 수 있다. 조도면은 조화 처리가 되어 요철을 가지는 면을 의미한다. 이러한 조도면에 의하면 제1 수지층(110)과 제2 수지층(120)은 서로에 대한 밀착력을 확보할 수 있다.

회로는 전기 신호를 전달하는 도체선으로, 금속으로 이루어질 수 있다. 회로를 이루는 금속으로 구리(Cu) 등이 있다. 회로는 고주파 신호를 전달할 수 있으며, 제1 수지층(110)과 제2 수지층(120)이 저유전손실 특성을 가지는 경우, 회로가 고주파 신호를 전달할 때에 제1 수지층(110)과 제2 수지층(120)에 의한 신호 손실이 저감될 수 있다. 회로는 제1 회로(210)과 제2 회로(220)를 포함할 수 있다.

제1 회로(210)는 제1 수지층(110)의 하면에 형성되는 회로이고, 제2 회로(220)는 제2 수지층(120)의 상면에 형성되는 회로이다.

구체적으로, 제1 회로(210)는 제1 수지층(110)의 하면에 매립된다. 즉, 제1 회로(210)는 제1 수지층(110)의 하면으로는 노출될 수 있지만, 제1 수지층(110)의 하면을 제외한 나머지 면은 제1 수지층(110)과 접촉된다.

또한, 제2 회로(220)는 제2 수지층(120)의 상면으로부터 돌출되게 형성된다. 즉, 제2 회로(220)는 제2 수지층(120)의 상면에 접하고, 외측(상측)으로 돌출된다.

제2 회로(220)는 하부에 시드층(S)을 포함할 수 있다. 시드층(S)은 1~2um의 두께를 가질 수 있다. 시드층(S)을 포함하는 제2 회로(220)는 시드층(S)과 그 외의 층으로 구분될 수 있다. 즉, 제2 회로(220)는 이중(2중) 이상의 층 구조를 가질 수 있다. 다만, 시드층(S)이 복수의 층으로 구성되거나, 시드층(S) 아래에 금속층이 더 포함되는 경우는 제2 회로(220)는 삼중 이상의 층구조를 가질 수도 있다.

제1 회로(210)는 시드층을 포함하지 않을 수 있다. 이 경우, 제1 회로(210)은 단일층으로 구성될 수 있다.

한편, 상술한 것과 같이 회로는 제1 수지층(110)의 하면과 제2 수지층(120)의 상면에 형성되며, 제1 수지층(110)의 상면(또는 제2 수지층(120)의 하면)에는 형성되지 않는다. 즉, 제1 수지층(110)과 제2 수지층(120)의 경계면에는 회로가 형성되지 않는다.

비아는 제1 수지층(110)과 제2 수지층(120)을 일괄 관통하여 형성되며, 제1 회로(210)와 제2 회로(220)를 전기적으로 연결한다. 비아는 비아홀(310)과 그 내부에 형성된 도금층(410)으로 이루어질 수 있다.

비아홀(310)은 제1 수지층(110)과 제2 수지층(120)을 일괄 관통하는 홀이다. 비아홀(310)에 의하여 제1 회로(210)는 노출된다.

비아홀(310)의 횡단면적은 제1 수지층(110)에서 제2 수지층(120)으로 갈수록 커질 수 있다. 이 경우, 비아홀(310)의 제1 수지층(110)을 관통하는 부분의 횡단면적은, 비아홀(310)의 제2 수지층(120)을 관통하는 부분의 횡단면적보다 작을 수 있다.

도금층(410)은 비아홀(310) 내부에 도금으로 형성된 전도성물질이며, 제1 회로(210)와 제2 회로(220)를 전기적으로 연결한다. 도금층(410)은 구리(Cu) 등의 금속으로 이루어질 수 있다.

도금층(410)의 하면은 제1 회로(210)와 접촉하고, 도금층(410)의 상면은 제2 회로(220)와 접촉할 수 있다. 제1 회로(210)가 단부에 제1 패드를 포함하는 경우 도금층(410)의 하면은 제1 패드와 접촉할 수 있다. 제2 회로(220)가 단부에 제2 패드를 포함하는 경우 도금층(410)의 상면은 제2 패드와 접촉할 수 있다. 제1 패드의 폭은 제1 회로(210)의 폭보다 크고, 횡단면이 원형이나 사각형에 가까울 수 있다. 제2 패드의 폭은 제2 회로(220)의 폭보다 크고, 횡단면이 원형이나 사각형에 가까울 수 있다.

도금층(410)은 비아홀(310) 내부 전체에 형성될 수 있다. 비아홀(310) 내부 전체에 형성되는 도금층(410)으로 이루어진 비아는, 필(fill)도금 비아라고 부를 수 있다.

도금층(410)은 시드층(S)을 포함할 수 있다. 시드층(S)은 무전해도금 방식으로 형성되는 무전해도금층일 수 있다. 시드층(S)은 도금층(410)의 가장 아래 부분에 위치할 수 있다. 또한, 도금층(410)은 시드층(S) 상에 형성되는 전해도금층을 포함할 수 있다. 전해도금층은 전해도금 방식으로 형성되는 도금층이다.

도금층(410)과 제2 회로(220)가 시드층(S)을 포함하는 경우, 도금층(410)의 시드층(S)과 제2 회로(220)의 시드층(S)은 일체로 형성된다. 따라서, 제2 패드의 하측 중에는, 도금층(410)이 접촉되지 않는 일부에만 시드층(S)이 형성되며, 제2 패드의 시드층(S)은 도금층(410) 상면의 외측에 위치한다.

도 3을 참조하면, 비아홀은 제1 수지층(110)과 제2 수지층(120)을 일괄 관통하면서, 제1 수지층(110)과 제2 수지층(120)을 노출시킨다. 여기서, 비아홀(310)을 통해 노출되는 제1 수지층(110)의 표면의 조도(A)는 비아홀(310)을 통해 노출되는 제2 수지층(120)의 표면의 조도(B)보다 작다. 비아홀(310)을 통해 노출되는 제1 수지층(110)의 표면의 조도 Ra는 0.1 이하이고, 비아홀(310)을 통해 노출되는 제2 수지층(120)의 표면의 조도 Ra는 1 이하일 수 있다.

비아홀(310)을 통해 노출되는 제1 수지층(110)의 표면의 (상대적으로) 높은 조도는 비아홀(310) 내에 형성되는 도금층(410)과 제1 수지층(110) 간의 밀착력을 향상시킨다. 또한, 비아홀(310)을 통해 노출되는 제2 수지층(120)의 표면의 (상대적으로) 낮은 조도는, 회로를 통한 고주파 신호 전달 시 신호 손실을 저감시킨다.

도 4를 참조하면, 본 발명의 실시예에 따른 인쇄회로기판은 열경화성 수지층 및 열가소성 수지층이 교대로 반복 적층되어 마련되는 적층체; 및 이웃하는 열경화성 수지층과 열가소성 수지층을 일괄 관통하는 비아를 포함한다.

본 발명의 실시예에 따른 인쇄회로기판은, 열경화성의 제1 수지층(110), 열가소성의 제2 수지층(120), 열경화성의 제3 수지층(130), 열가소성의 제4 수지층(140)이 차례로 적층된 적층체를 포함할 수 있다. 한편, 제1 수지층(110) 아래에는 열가소성 수지층이 더 적층되고, 제4 수지층(140) 상에는 열경화성 수지층이 더 적층될 수 있다.

열경화성의 제3 수지층(130)으로는 PPE(Polyphenylene ether)계 수지, 변성 폴리이미드(PI) 수지, 변성 에폭시(Epoxy)계 수지 등이 사용될 수 있다.

제3 수지층(130)의 유전정접은 0.003 이하이며, 바람직하게는 0.002 이하일 수 있다. 또한, 제3 수지층(130)의 유전상수(Dielectric Constant, Dk)는 3.5이하일 수 있다.

한편, 제3 수지층(130)의 두께는 10um 이상 40um 일 수 있다. 또한, 제3 수지층(130)의 모듈러스(modulus)는 10Gpa 이하일 수 있다.

제3 수지층(130)은 제1 수지층(110)과 동일할 수 있다.

열가소성의 제4 수지층(140)으로는 액정폴리머(LCP; Liquid crystal polymer), PTFE(Polytetrafluoroethylene), PPS(Polyphenylene Sulfide), PPE(Polyphenylene Ether), 폴리이미드(PI) 등이 사용될 수 있다.

제4 수지층(140)의 유전정접은 0.003 이하이며, 바람직하게는 0.002 이하일 수 있다. 또한, 제4 수지층(140)의 유전상수는 3.5이하일 수 있다.

한편, 제4 수지층(140)의 두께는 10um 이상 40um 일 수 있다. 제4 수지층(140)의 두께는 제3 수지층(130)의 두께와 실질적으로 동일할 수 있으나, 제한될 필요는 없다. 그리고, 제4 수지층(140)이 CTE는 18ppm/℃ 이하이고, 용융점은 260℃ 이상일 수 있다.

제4 수지층(140)은 제2 수지층(120)과 동일할 수 있다.

제1 수지층(110)과 제2 수지층(120)의 계면은 조도면을 포함하고, 제3 수지층(130)과 제4 수지층(140)의 계면은 조도면을 포함할 수 있다.

본 발명의 실시예에 따른 인쇄회로기판의 비아는, 이웃하는 열경화성 수지층 및 열가소성 수지층을 일괄 관통한다. 비아는, 상기 이웃하는 열경화성 수지층과 열가소성 수지층을 일괄 관통하는 비아홀;과 상기 비아홀 내부에 형성되는 도금층으로 이루어질 수 있다.

비아는 제1 비아, 제2 비아 등을 포함할 수 있다. 제1 비아는 제1 비아홀(310)과 제1 도금층(410)으로 이루어지고, 제2 비아는 제2 비아홀(320)과 제2 도금층(420)으로 이루어진다.

제1 비아홀(310)은 제1 수지층(110)과 제2 수지층(120)을 일괄 관통하는 홀이다. 제1 비아홀(310)에 의하여 제1 회로(210)는 노출된다.

제1 도금층(410)은 제1 비아홀(310) 내부에 도금으로 형성된 전도성물질이며, 구리(Cu) 등의 금속으로 이루어질 수 있다.

제1 도금층(410)은 제1 비아홀(310) 내부 전체에 형성될 수 있다. 제1 비아홀(310) 내부 전체에 형성되는 제1 도금층(410)으로 이루어진 비아는, 필(fill)도금 비아라고 부를 수 있다.

제1 도금층(410)은 시드층(S)을 포함할 수 있다. 시드층(S)은 무전해도금 방식으로 형성되는 무전해도금층일 수 있다. 시드층(S)은 제1 도금층(410)의 가장 아래 부분에 위치할 수 있다. 또한, 제1 도금층(410)은 시드층(S) 상에 형성되는 전해도금층을 포함할 수 있다. 전해도금층은 전해도금 방식으로 형성되는 도금층이다.

제2 비아홀(320)은 제3 수지층(130)과 제4 수지층(140)을 일괄 관통하는 홀이다. 제2 비아홀(320)에 의하여 제2 회로(220)는 노출된다.

제2 도금층(420)은 제2 비아홀(320) 내부에 도금으로 형성된 전도성물질이며, 구리(Cu) 등의 금속으로 이루어질 수 있다.

제2 도금층(420)은 제2 비아홀(320) 내부 전체에 형성될 수 있다. 제2 비아홀(320) 내부 전체에 형성되는 제2 도금층(420)으로 이루어진 비아는, 필(fill)도금 비아라고 부를 수 있다.

제2 도금층(420)은 시드층(S)을 포함할 수 있다. 시드층(S)은 무전해도금 방식으로 형성되는 무전해도금층일 수 있다. 시드층(S)은 제1 도금층(410)의 가장 아래 부분에 위치할 수 있다. 또한, 제2 도금층(420)은 시드층(S) 상에 형성되는 전해도금층을 포함할 수 있다. 전해도금층은 전해도금 방식으로 형성되는 도금층이다.

한편, 이웃하는 열경화성 수지층과 열가소성 수지층을 일괄 관통하는 비아홀에 있어서, 상기 비아홀의 상기 열경화성 수지층을 관통하는 부분의 횡단면적은 상기 비아홀의 상기 열가소성 수지층을 관통하는 부분의 횡단면적보다 작을 수 있다.

제1 비아홀(310)의 횡단면적은 제1 수지층(110)에서 제2 수지층(120)으로 갈수록 커질 수 있다. 이 경우, 제1 비아홀(310)의 제1 수지층(110)을 관통하는 부분의 횡단면적은, 제1 비아홀(310)의 제2 수지층(120)을 관통하는 부분의 횡단면적보다 작을 수 있다.

제2 비아홀(320)의 횡단면적은 제3 수지층(130)에서 제4 수지층(140)으로 갈수록 커질 수 있다. 이 경우, 제2 비아홀(320)의 제3 수지층(130)을 관통하는 부분의 횡단면적은, 제2 비아홀(320)의 제4 수지층(140)을 관통하는 부분의 횡단면적보다 작을 수 있다.

도 5를 참조하면, 비아홀이 이웃하는 열경화성 수지층과 열가소성 수지층을 일괄 관통할 때, 상기 비아홀로 노출되는 상기 열경화성 수지층의 표면의 조도는, 상기 비아홀로 노출되는 상기 열가소성 수지층의 표면의 조도보다 작을 수 있다.

즉, 제1 비아홀(310)은 제1 수지층(110)과 제2 수지층(120)을 일괄 관통하면서, 제1 수지층(110)과 제2 수지층(120)을 노출시킨다. 여기서, 제1 비아홀(310)을 통해 노출되는 제1 수지층(110)의 표면의 조도(A)는 제1 비아홀(310)을 통해 노출되는 제2 수지층(120)의 표면의 조도(B)보다 작다. 제1 비아홀(310)을 통해 노출되는 제1 수지층(110)의 표면의 조도 Ra는 0.1 이하이고, 제1 비아홀(310)을 통해 노출되는 제2 수지층(120)의 표면의 조도 Ra는 1 이하일 수 있다.

마찬가지로, 제2 비아홀(320)은 제3 수지층(130)과 제4 수지층(140)을 일괄 관통하면서, 제3 수지층(130)과 제4 수지층(140)을 노출시킨다. 여기서, 제2 비아홀(320)을 통해 노출되는 제3 수지층(130)의 표면의 조도는 제2 비아홀(320)을 통해 노출되는 제4 수지층(140)의 표면의 조도보다 작다. 제2 비아홀(320)을 통해 노출되는 제3 수지층(130)의 표면의 조도 Ra는 0.1 이하이고, 제2 비아홀(320)을 통해 노출되는 제4 수지층(140)의 표면의 조도 Ra는 1 이하일 수 있다.

다시, 도 4를 참조하면, 본 발명의 실시예에 따른 인쇄회로기판은 상기 열가소성 수지층의 일면에 형성되어 상기 열경화성 수지층에 매립되는 회로를 더 포함한다. 회로는, 비아홀이 일괄 관통하는 열경화성 수지층과 열가소성 수지층에 있어서, 열가소성 수지층의 열경화성 수지층과 접하지 않는 일면에 형성된다. 또한, 열가소성 수지층의 타면에는 회로가 형성되지 않는다.

회로는 제1 회로(210), 제2 회로(220), 제3 회로(230) 등을 포함할 수 있다.

제1 회로(210)는 제1 수지층(110)의 하면에 형성되는 회로이다. 제1 회로(210)는 제1 수지층(110) 하에 적층된 열가소성 수지층(미도시)의 상면에 형성되어, 제1 수지층(110)으로 매립된다. 제1 회로(210)는 제1 수지층(110)의 하면으로는 노출될 수 있지만, 제1 수지층(110)의 하면을 제외한 나머지 면은 제1 수지층(110)과 접촉된다.

제2 회로(220)는 제2 수지층(120)의 상면에 형성되어 제3 수지층(130)으로 매립되는 회로이다.

제3 회로(230)는 제4 수지층(140)의 상면에 형성되어 제4 수지층(140) 상에 적층된 열경화성 수지층(미도시)로 매립된다.

제1 회로(210)와 제2 회로(220)는 제1 비아의 제1 도금층(410)을 통해 전기적으로 연결되고, 제2 회로(220)와 제3 회로(230)는 제2 비아의 제2 도금층(420)을 통해 전기적으로 연결될 수 있다.

제1 도금층(410)은 제1 회로(210)의 상면과 제2 회로(220)의 하면과 접촉될 수 있다. 나아가, 제1 회로(210)는 단부에 제1 패드를 포함하고, 제2 회로(220)는 단부에 제2 패드를 포함하며, 제1 도금층(410)은 제1 패드와 제2 패드 사이에 개재되어, 제1 패드와 제2 패드 각각과 접촉될 수 있다.

제2 도금층(420)은 제2 회로(220)의 상면과 제3 회로(230)의 하면과 접촉될 수 있다. 나아가, 제2 회로(220)는 단부에 제2 패드를 포함하고, 제3 회로(230)는 단부에 제3 패드를 포함하며, 제2 도금층(420)은 제2 패드와 제3 패드 사이에 개재되어, 제2 패드와 제3 패드 각각과 접촉될 수 있다.

제1 패드의 폭은 제1 회로(210)의 폭보다 크고, 횡단면이 원형이나 사각형에 가까울 수 있다. 제2 패드의 폭은 제2 회로(220)의 폭보다 크고, 횡단면이 원형이나 사각형에 가까울 수 있다. 제3 패드의 폭은 제3 회로(230)의 폭보다 크고, 횡단면이 원형이나 사각형에 가까울 수 있다.

또한, 회로는 제1 수지층(110)과 제2 수지층(120)의 경계면, 그리고 제3 수지층(130)과 제4 수지층(140)의 경계면에는 형성되지 않는다.

한편, 회로는 적층체의 최외층에 형성되는 최외층 회로를 포함하며, 최외층 회로 중 최상부 회로는 적층체의 최상층에 위치하는 열가소성 수지층의 상면에 외측으로 돌출되게 형성된다. 또한, 최외층 회로 중 최하부 회로는 적층체의 최하층에 위치하는 열경화성 수지층의 하면에 매립된다.

제1 회로(210), 제2 회로(220), 제3 회로(230) 각각은 하부에 시드층(S)을 포함할 수 있다. 시드층(S)은 1~2um의 두께를 가질 수 있다.

상술한 최외층 회로 중 최하부 회로는 시드층을 포함하지 않을 수 있다.

또한, 제1 도금층(410)과 제2 회로(220)가 시드층(S)을 포함하는 경우, 제1 도금층(410)의 시드층(S)과 제2 회로(220)의 시드층(S)은 일체로 형성된다. 따라서, 제2 패드의 하측 중에는, 제1 도금층(410)이 접촉되지 않는 일부에만 시드층(S)이 형성되며, 제2 패드의 시드층(S)은 제1 도금층(410) 상면의 외측에 위치한다.

마찬가지로, 제2 도금층(420)과 제3 회로(230)가 시드층(S)을 포함하는 경우, 제2 도금층(420)의 시드층(S)과 제3 회로(230)의 시드층(S)은 일체로 형성된다. 따라서, 제3 패드의 하측 중에는, 제2 도금층(420)이 접촉되지 않는 일부에만 시드층(S)이 형성되며, 제3 패드의 시드층(S)은 제2 도금층(420) 상면의 외측에 위치한다.

도 6을 참조하면, 인쇄회로기판은 연성기판일 수 있다. 이 경우, 적층체를 구성하는 열경화성 수지층과 열가소성 수지층이 모두 연성 소재(굴곡성이 높은 소재)로 이루어질 수 있다. 또한, 적층체의 양면에는 최외층 회로를 커버하여 보호하는 커버층(500)이 더 형성될 수 있고, 이러한 커버층(500)은 연성 소재의 커버레이(coverlay)일 수 있다. 또한, 커버층(500)이 커버하는 최외층 회로가 고주파 신호를 전달하는 회로라면, 커버층이 유전정접이 0.002 이하와 같이 비교적 낮은 소재로 이루어질 수 있다.

한편, 커버층(500)의 일부가 제거되어 노출되는 최외층 회로는 외부와의 접속을 위한 패드(240)로 기능할 수 있다.

도 7을 참조하면, 인쇄회로기판은 경연성기판일 수 있다. 적층체를 구성하는 열경화성 수지층과 열가소성 수지층이 모두 연성 소재(굴곡성이 높은 소재)로 이루어지고, 적층체의 일부 영역의 양면(또는 일면)에 경성 소재(굴곡성이 낮은 소재)의 절연층(510)이 적층될 수 있다.

경성 소재의 절연층(510)에는 적층체에 형성된 회로와 전기적으로 연결되는 회로가 형성될 수 있다. 경성 소재의 절연층(510) 일부가 제거되어 노출되는 회로는 외부와의 접속을 위한 패드(240)로 기능할 수 있다.

한편, 적층체와 경성 소재의 절연층(510) 사이에는 도 6을 참조하여 설명한 연성 소재의 커버층(500)이 개재될 수 있다.

도 8 내지 도 12는 본 발명의 실시예에 따른 인쇄회로기판을 제조하는 방법을 나타낸 도면이다.

도 8(a)를 참조하면, 디태치 코어(D)가 마련된다. 디태치 코어(D)는 인쇄회로기판을 제조하기 위한 캐리어(carrier)로서, 최종적으로 제거될 수 있다(detachable). 디태치 코어(D)는 절연재(C), 절연재(C) 양면에 적층된 캐리어 금속층(M1), 캐리어 금속층(M1)에 적층된 시드 금속층(M2)으로 이루어질 수 있다. 캐리어 금속층(M1)의 두께가 시드 금속층(M2)의 두께보다 클 수 있다.

도 8(b) 및 도 8(c)를 참조하면, 디태치 코어(D) 상에 레지스트 필름(F)이 도포되고, 레지스트 필름(F)이 패터닝될 수 있다.

도 8(d)를 참조하면, 패터닝 된 레지스트 필름(F)에 대응하여 도금이 이루어지고 제1 회로(210)가 형성된다. 제1 회로(210) 형성 후 레지스트 필름(F)은 박리된다. 제1 회로(210)는 SAP 또는 MSAP 공법으로 형성될 수 있다. 이 경우, 40 pitch 이하의 미세 회로 구현이 가능해진다.

도 9를 참조하면, 제1 회로(210)를 커버하도록 디태치 코어(D) 상에 열경화성의 제1 수지층(110)이 적층된다. 제1 회로(210)는 제1 수지층(110) 내로 매립된다.

제1 수지층(110)의 적층은 롤(roll) 라미네이션 방법, 또는 진공 라미네이션 방법으로 이루어질 수 있다.

제1 수지층(110)은 제1 수지층(110)의 최종 경화 온도 이하의 온도 하에서 적층된다. 또한, 상기 온도는 제2 수지층(120)이 용융점보다 낮다.

예를 들어, 제2 수지층(120)이 LCP이고 LCP의 용융점이 280℃ 이상이며, 제1 수지층(110)은 160℃ 이하에서 적층될 수 있다.

도 10을 참조하면, 열경화성의 제1 수지층(110) 상에 열가소성의 제2 수지층(120)이 적층된다. 제2 수지층(120)은 V-press 공정으로 적층된다. 제2 수지층(120)은 제1 수지층(110)이 충분히 경화될 수 있도록 제1 수지층(110)의 최종 경화 온도 이상에서 적층된다. 또한, 제2 수지층(120)은 제2 수지층(120)의 용융점보다 낮은 온도에서 가압 적층될 수 있다. 예를 들어, 제2 수지층(120)이 LCP이면, 제2 수지층(120)은 220℃에서 적층될 수 있다.

도 11(a)를 참조하면, 제1 수지층(110)과 제2 수지층(120)을 일괄 관통하는 제1 비아홀(310)이 형성된다. 제1 비아홀(310)은 레이저 드릴 등에 의해 형성될 수 있고, 제1 비아홀(310)은 제1 회로(210)를 노출시킨다.

도 11(b)를 참조하면, 시드층(S)이 형성된다. 시드층(S)은 제1 비아홀(310) 내벽 및 저면뿐만 아니라 제2 수지층(120) 표면까지 연장된다. 시드층(S)은 무전해도금 방식으로 형성될 수 있다.

도 11(c)를 참조하면, 레지스트 필름(F)이 도포 후 패터닝되고, 패터닝된 레지스트 필름(F)에 대응하여 전해도금층이 형성된다.

도 11(d)를 참조하면, 레지스트 필름(F)는 박리되고, 불필요한 시드층(S)이 제거됨에 따라, 제2 회로(220)와 제1 비아가 형성된다. 도 11(d)에서는 도 11(b)와 도 11(c)에서 형성된 시드층(S)과 전해도금층은 제2 회로(220)와 제1 도금층(410)(제1 비아)이 된다. 제2 회로(220)는 SAP 또는 MSAP 공법으로 형성될 수 있다. 이 경우, 40 pitch 이하의 미세 회로 구현이 가능해진다.

도 12(b)는 도 12(a) 이후에 도 9 내지 도 11의 과정을 반복하여 제조된 것을 도시한다. 도 12(b)에는 도 12(a)에 비하여 제3 수지층(130), 제4 수지층(140), 제2 비아, 제3 회로(230)가 더 형성되었다.

도 12(c)를 참조하면, 디태치 코어(D) 중 시드 금속층(M2)를 제외한 나머지가 제거된다. 즉, 캐리어 금속층(M1)과 시드 금속층(M2)의 계면이 분리된다.

도 12(d)를 참조하면, 시드 금속층(M2)이 에칭으로 제거된다. 이 경우, 제1 회로(210)가 인쇄회로기판의 최하부 회로가 되고, 제1 회로(210)는 시드층(S)을 포함하지 않으며, 나머지 제2 회로(220)와 제3 회로(230)는 시드층(S)을 포함할 수 있다.

이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.

110: 제1 수지층
120: 제2 수지층
130: 제3 수지층
140: 제4 수지층
210: 제1 회로
220: 제2 회로
230: 제3 회로
310: 제1 비아홀
320: 제2 비아홀
410: 제1 도금층
420; 제2 도금층
S: 시드층
500: 커버층
600: 보강판

Claims

열경화성의 제1 수지층;
상기 제1 수지층 상에 적층되는 열가소성의 제2 수지층;
상기 제1 수지층의 내부의 하측에 매립된 제1 회로;
상기 제2 수지층의 상면 상에 돌출되어 배치된 제2 회로;
상기 제1 수지층 및 상기 제2 수지층을 관통하는 비아홀; 및
상기 비아홀의 적어도 일부를 채우며, 상기 제1 회로 및 상기 제2 회로를 연결하는 금속층; 을 포함하며,
상기 제1수지층의 상면 및 제2수지층의 하면 사이의 계면에는 회로가 형성되지 않으며,
상기 제1수지층의 상면 및 제2수지층의 하면 사이의 계면은 조도면을 포함하며,
상기 비아홀에 의하여 노출되는 상기 제1 수지층의 표면의 조도는, 상기 비아홀에 의하여 노출되는 상기 제2 수지층의 표면의 조도보다 작은, 인쇄회로기판.
제1항에 있어서,
상기 제1 수지층은 PPE(Polyphenylene ether)계 수지를 포함하고, 상기 제2 수지층은 액정폴리머(LCP)를 포함하는 인쇄회로기판.
제1항에 있어서,
상기 금속층은 상기 비아홀 내부 전체를 채우는 인쇄회로기판.
삭제
제1항에 있어서,
상기 금속층 및 상기 제2 회로는 각각 시드층을 포함하는 인쇄회로기판.
제1항에 있어서,
상기 제1 회로는 시드층을 포함하지 않는 인쇄회로기판.
삭제
제1항에 있어서,
상기 제1 수지층 및 상기 제2 수지층의 유전정접은 각각 0.002 이하인 인쇄회로기판.
삭제
제1항에 있어서,
상기 비아홀의 횡단면적은 상기 제1 수지층에서 상기 제2 수지층으로 갈수록 커지는 인쇄회로기판.
열경화성의 제1수지층;
상기 제1수지층의 상면 상에 적층된 열가소성의 제2수지층;
상기 제2수지층의 상면 상에 적층된 열경화성의 제3수지층;
상기 제3수지층의 상면 상에 적층된 열가소성의 제4수지층;
상기 제1수지층의 하측에 매립된 제1회로;
상기 제2수지층의 상면 상에 돌출되어 배치되며, 상기 제3수지층의 하측에 매립된 제2회로; 및
상기 제4수지층의 상면 상에 돌출되어 배치된 제3회로; 를 포함하는,
인쇄회로기판.
제11항에 있어서,
상기 제1 및 제2수지층을 관통하는 제1비아홀 내에 배치되며, 상기 제1 및 제2회로를 연결하는 제1금속층; 및
상기 제3 및 제4수지층을 관통하는 제2비아홀 내에 배치되며, 상기 제2 및 제3회로를 연결하는 제2금속층; 을 더 포함하는 인쇄회로기판.
제11항에 있어서,
상기 제1 및 제2수지층의 계면 및 상기 제3 및 제4수지층의 계면은 각각 조도면을 포함하는 인쇄회로기판.
제11항에 있어서,
상기 제1 내지 제4수지층 각각의 유전정접은 0.002 이하인 인쇄회로기판.
제11항에 있어서,
상기 제1 및 제3수지층은 각각 PPE(Polyphenylene ether)계 수지를 포함하고, 상기 제2 및 제4수지층은 각각 액정폴리머(LCP)를 포함하는 인쇄회로기판.
제11항에 있어서,
상기 제1 및 제2수지층의 계면 및 상기 제3 및 제4수지층의 계면에는 각각 회로가 형성되지 않는 인쇄회로기판.
제12항에 있어서,
상기 제1 및 제2비아홀의 상기 제1 및 제3수지층을 관통하는 부분의 횡단면적은 각각 상기 제1 및 제2비아홀의 상기 제2 및 제4수지층을 관통하는 부분의 횡단면적보다 작은 인쇄회로기판.
제11항에 있어서,
상기 제4수지층 상에 적층되며, 상기 제3회로의 적어도 일부를 덮는 커버층; 을 더 포함하는 인쇄회로기판.
제11항에 있어서,
상기 제1 내지 제4수지층은 각각 연성 소재를 포함하는 인쇄회로기판.