KR102163056B1

KR102163056B1 - 코일 전자 부품 및 그 제조방법

Info

Publication number: KR102163056B1
Application number: KR1020150189279A
Authority: KR
Inventors: 최운철; 오지혜; 정정혁; 유한울
Original assignee: 삼성전기주식회사
Priority date: 2015-12-30
Filing date: 2015-12-30
Publication date: 2020-10-08
Anticipated expiration: 2035-12-30
Also published as: KR20170079093A; CN107039155A; CN110993253B; US10431368B2; US20170194084A1; US11069469B2; CN110993253A; CN107039155B; US20190371508A1

Abstract

본 발명은 자성체 바디를 포함하며, 상기 자성체 바디는 기판 및 상기 기판상에 배치된 패터닝된 절연막과 상기 패터닝된 절연막 사이에 도금으로 형성된 제1 도금층과 상기 제1 도금층 상에 배치된 제2 도금층을 포함하는 코일부를 포함하는 코일 전자부품에 관한 것이다.

Description

코일 전자 부품 및 그 제조방법{Coil electronic part and manufacturing method thereof}

본 발명은 코일 전자 부품 및 그 제조방법에 관한 것이다.

칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자이다.

박막형 인덕터는 도금으로 내부 코일부를 형성한 후, 자성체 분말 및 수지를 혼합시킨 자성체 분말-수지 복합체를 경화하여 자성체 바디를 제조하고, 자성체 바디의 외측에 외부전극을 형성하여 제조한다.

일본공개특허 제2006-278479호 일본공개특허 제1998-241983호

본 발명은 코일부의 두께 차이를 균일하게 하여 낮은 직류저항(Rdc)을 구현할 수 있는 코일 전자 부품 및 그 제조방법에 관한 것이다.

본 발명의 일 실시형태는 자성체 바디를 포함하며, 상기 자성체 바디는 기판 및 상기 기판상에 배치된 패터닝된 절연막과 상기 패터닝된 절연막 사이에 도금으로 형성된 제1 도금층과 상기 제1 도금층 상에 배치된 제2 도금층을 포함하는 코일부를 포함하는 코일 전자부품을 제공한다.

본 발명의 다른 실시형태는 기판상에 베이스 도체층을 패터닝하는 단계, 상기 베이스 도체층이 노출되도록 절연막을 패터닝하는 단계, 상기 패터닝된 절연막 사이에 상기 베이스 도체층을 기초로 도금을 수행하여 제1 도금층을 형성하는 단계, 상기 제1 도금층 상에 이방 도금을 수행하여 제2 도금층을 형성하는 단계 및 상기 절연막과 제1 및 제2 도금층이 형성된 기판의 상부 및 하부에 자성체 시트를 적층하여 자성체 바디를 형성하는 단계를 포함하는 코일 전자부품의 제조방법을 제공한다.

본 발명의 일 실시형태에 따르면, 코일부가 휘지 않고 곧게 형성되어 코일 패턴 간 스페이스 내에 절연층 미형성 불량을 감소할 수 있다.

본 발명의 일 실시형태에 따르면, 외측의 코일 패턴과 내측의 코일 패턴 사이의 두께 차이를 균일하게 하여 내부 코일부의 단면적을 증가시키고, 직류 저항(Rdc) 특성을 향상시킬 수 있다.

또한, 코일부 상에 이방 도금층을 추가할 경우 더 큰 어스펙트 비(Aspect Ratio, AR)를 가지는 구조를 구현할 수 있어, 직류 저항(Rdc) 특성이 더욱 향상될 수 있다.

도 1은 본 발명의 일 실시형태에 따른 코일 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 도 2의 'A' 부분의 일 실시형태를 확대하여 도시한 개략도이다.
도 4a 내지 도 4g는 본 발명의 일 실시형태에 따른 코일 전자부품의 제조방법을 순차적으로 나타내는 도면이다.
도 5는 본 발명의 일 실시형태에 따른 자성체 바디를 형성하는 공정을 나타내는 도면이다.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

코일 전자부품

도 1은 본 발명의 일 실시형태에 따른 코일 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.

도 1을 참조하면, 코일 전자부품(100)의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 인덕터가 개시된다.

본 발명의 일 실시형태에 따른 코일 전자부품(100)은 자성체 바디(50), 상기 자성체 바디(50)의 내부에 매설된 코일부(41, 42) 및 상기 자성체 바디(50)의 외측에 배치되어 상기 코일부(41, 42)와 전기적으로 연결된 제 1 및 제 2 외부전극(81, 82)을 포함한다.

본 발명의 일 실시형태에 따른 코일 전자부품(100)에 있어서, '길이' 방향은 도 1의 'L' 방향, '폭' 방향은 'W' 방향, '두께' 방향은 'T' 방향으로 정의하기로 한다.

상기 자성체 바디(50)는 코일 전자부품(100)의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않고, 예를 들어, 페라이트 또는 금속 자성체 분말이 충진되어 형성될 수 있다.

상기 페라이트는 예를 들어, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등일 수 있다.

상기 금속 자성체 분말은 Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있고, 예를 들어, Fe-Si-B-Cr계 비정질 금속일 수 있으나, 반드시 이에 제한되는 것은 아니다.

상기 금속 자성체 분말의 입자 직경은 0.1㎛ 내지 30㎛일 수 있으며, 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 열경화성 수지에 분산된 형태로 포함될 수 있다.

상기 자성체 바디(50)의 내부에 배치된 기판(20)의 일면에는 코일 형상의 제 1 코일부(41)가 형성되며, 상기 기판(20)의 일면과 대향하는 타면에는 코일 형상의 제 2 코일부(42)가 형성된다.

상기 제 1 및 제 2 코일부(41, 42)는 전기 도금을 수행하여 형성할 수 있다.

상기 기판(20)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성된다.

상기 기판(20)의 중앙부는 관통되어 홀을 형성하고, 상기 홀은 자성 재료로 충진되어 코어부(55)를 형성한다. 자성 재료로 충진되는 코어부(55)를 형성함에 따라 인덕턴스(Ls)를 향상시킬 수 있다.

상기 제 1 및 제 2 코일부(41, 42)는 스파이럴(spiral) 형상으로 형성될 수 있으며, 상기 기판(20)의 일면과 타면에 형성된 제 1 및 제 2 코일부(41, 42)는 상기 기판(20)을 관통하여 형성되는 비아(45)를 통해 전기적으로 접속된다.

상기 제 1 및 제 2 코일부(41, 42)와 비아(45)는 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.

인덕터의 주요 특성 중 하나인 직류 저항(Rdc)은 내부 코일부의 단면적이 클수록 낮아진다. 또한, 인덕터의 인덕턴스는 자속이 지나가는 자성체의 면적이 클수록 커진다.

따라서, 직류 저항(Rdc)을 낮추고, 인덕턴스를 향상시키기 위해서는 내부 코일부의 단면적을 증가시키고, 자성체 면적을 증가시키는 것이 필요하다.

내부 코일부의 단면적을 증가시키기 위해서는 코일 폭을 증가시키는 방법과 코일 두께를 증가시키는 방법이 있다.

그러나, 코일 폭을 증가시키는 경우 인접한 코일 간의 쇼트(short)가 발생될 우려가 매우 커지고, 구현할 수 있는 코일 턴 수의 한계가 발생하며, 자성체 면적의 축소로 이어져 효율이 저하되고 고용량 제품 구현에 한계가 있다.

따라서, 코일 폭 대비 코일 두께를 증가시켜 높은 어스펙트 비(Aspect Ratio, AR)를 가지는 구조의 내부 코일부가 요구되고 있다.

내부 코일부의 어스펙트 비(AR)란, 코일 두께를 코일 폭으로 나눈 값으로, 코일 폭의 증가량보다 코일 두께의 증가량이 클수록 높은 어스펙트 비(AR)를 구현할 수 있다.

그러나, 종래에 도금 레지스트를 노광 및 현상 공정을 통해 패터닝하고 도금하는 패턴 도금법을 수행하여 코일부를 형성하는 경우, 코일 두께를 두껍게 형성하기 위해서는 도금 레지스트의 두께를 두껍게 형성하여야 하는데 도금 레지스트의 두께를 두껍게 할수록 도금 레지스트 하부의 노광이 원활하지 않은 노광 공정의 한계가 있어 코일 두께 증가의 어려움이 있었다.

또한, 두꺼운 도금 레지스트가 그 형태를 유지하기 위해서는 일정 폭 이상을 가져야하는데, 도금 레지스트를 제거한 후 도금 레지스트의 폭이 인접한 코일 간의 간격이 되기 때문에 인접한 코일 간 간격이 넓어져 직류 저항(Rdc) 및 인덕턴스(Ls) 특성 향상에 한계가 있었다.

한편, 선행기술문헌의 특허문헌 2는 레지스트 막의 두께에 따른 노광 한계를 해결하기 위하여 노광 및 현상하여 제 1 레지스트 패턴을 형성한 후 제 1 도금 도체 패턴을 형성하고, 제 1 레지스트 패턴 상에 다시 노광 현상하여 제 2 레지스트 패턴을 형성한 후 제 2 도금 도체 패턴을 형성하는 공정을 개시하고 있다.

그러나, 특허문헌 2와 같이 패턴 도금법만을 수행하여 내부 코일부를 형성하는 경우, 내부 코일부의 단면적을 증가시키는데 한계가 있으며, 인접한 코일 간 간격이 넓어져 직류 저항(Rdc) 및 인덕턴스(Ls) 특성 향상에 어려움이 있다.

또한, 일반적으로 높은 어스펙트 비(Aspect Ratio, AR)를 가지는 구조의 코일부를 형성하기 위하여 등방성 도금에 의한 도금층 상에 이방성 도금을 추가하여 이를 구현하는 방법이 시도되었다.

이러한 이방성 도금 방식은 시드 패턴을 형성한 후에 요구되는 코일의 나머지 높이를 이방 도금으로 구현하는 것으로서, 이러한 방식에 의할 경우 코일의 형상이 부채꼴 형상으로서 균일성이 떨어지므로 직류 저항(Rdc)의 산포에 영향을 미친다.

또한, 이러한 방식에 의할 경우 코일의 형상이 휘어지게 되므로 코일 패턴에 절연층 형성이 쉽지 않으며, 이로 인하여 코일 패턴간 공간에 미절연이 발생하여 불량을 유발할 수 있다.

이에 본 발명의 일 실시형태는 두께 산포가 적은 등방 도금만으로도 높은 어스펙트 비(AR)를 얻을 수 있으며, 등방 도금층 상부에 이방 도금을 추가하여 더욱 높은 어스펙트 비(AR)를 얻을 수 있는 코일부 구조를 구현할 수 있게 하였다.

도 2는 도 1의 I-I'선에 의한 단면도이다.

도 2를 참조하면, 본 발명의 일 실시형태에 따른 코일 전자부품은 자성체 바디(50)를 포함하며, 상기 자성체 바디(50)는 기판(20) 및 상기 기판(20) 상에 배치된 패터닝된 절연막(30)과 상기 패터닝된 절연막(30) 사이에 도금으로 형성된 제1 도금층(61)과 상기 제1 도금층(61) 상에 배치된 제2 도금층(62)을 포함하는 코일부(41, 42)를 포함한다.

상기 제1 도금층(61)은 두께 산포가 적은 등방 도금으로 형성되며, 1회의 도금으로 형성될 수 있다.

상기 제1 도금층(61)은 1회의 도금으로 형성되기 때문에, 2회 이상의 도금으로 형성시에 나타나는 적어도 하나의 내부 계면 즉, 도금층을 2층 이상으로 구획하는 적어도 하나의 내부 계면이 나타나지 않는다.

상기의 내부 계면은 코일 전자부품에 있어서, 직류 저항(Rdc) 특성 및 전기적 특성의 저하를 야기할 수 있다.

따라서, 본 발명의 일 실시형태에 따르면 상기 제1 도금층(61)이 1회의 도금으로 형성되기 때문에, 직류 저항(Rdc) 특성 및 전기적 특성이 향상될 수 있다.

다만, 이에 제한되는 것은 아니며, 상기 제1 도금층(61)은 여러 도금층으로 구성될 수도 있다.

상기 제1 도금층(61)은 두께 산포가 적은 등방 도금으로 형성되며, 여기서 등방 도금이라 함은 도금층이 폭과 두께가 함께 성장하는 도금 방법을 의미하며, 폭 방향과 두께 방향으로 도금이 성장하는 속도가 상이한 이방 도금 방법과 대비되는 기술이다.

또한, 상기 제1 도금층(61)은 패터닝된 절연막(30) 사이에 등방 도금으로 형성되기 때문에, 그 형상이 직사각형일 수 있으며, 다만 공정 편차에 의해 약간의 변형은 있을 수 있다.

상기 제1 도금층(61)의 형상이 직사각형이므로, 코일부의 단면적이 증가하고, 자성체 면적이 증가할 수 있어, 직류 저항(Rdc)을 낮추고, 인덕턴스를 향상시킬 수 있다.

또한, 코일부의 폭 대비 두께를 증가시켜 높은 어스펙트 비(Aspect Ratio, AR)를 가지는 구조를 구현할 수 있어, 코일부의 단면적을 증가시키고, 직류 저항(Rdc) 특성을 향상시킬 수 있다.

본 발명의 일 실시형태에 따르면, 상기 자성체 바디(50)는 기판(20) 상에 배치된 패터닝된 절연막(30)을 포함한다.

일반적인 코일 전자부품의 경우, 코일부를 기판상에 형성한 후에 코일부를 덮도록 절연막을 형성하였다.

그러나, 본 발명의 일 실시형태에 따르면 코일부의 두께 차이를 균일하게 하여 낮은 직류저항(Rdc)을 구현하고, 코일부가 휘지 않고 곧게 형성되어 코일 패턴 간 스페이스 내에 절연층 미형성 불량을 감소시키기 위해, 제1 도금층(61)을 형성하기 이전에 기판(20) 상에 절연막(30)을 패터닝한다.

구체적으로, 제1 도금층(61)이 높은 어스펙트 비(Aspect Ratio, AR)를 가지도록 상기 절연막(30)의 폭이 좁고, 큰 두께를 갖도록 패터닝함으로써, 패터닝된 절연막(30) 사이를 등방 도금 처리하여, 높은 어스펙트 비(Aspect Ratio, AR)를 갖는 제1 도금층(61)을 구현할 수 있다.

상기 절연막(30)은 감광성 절연막으로서, 예를 들어 에폭시 계열의 재료일 수 있으나 반드시 이에 제한되는 것은 아니다.

또한, 상기 절연막(30)은 포토레지스트(Photo Resist, PR)의 노광, 현상을 통한 공정으로 형성할 수 있다.

상기 코일부(41, 42)를 구성하는 제1 도금층(61)은 패터닝된 절연막(30)으로 인해 자성체 바디(50)를 이루는 자성 재료와 직접 접촉되지 않을 수 있다.

본 발명의 일 실시형태에 따른 상기 패터닝된 절연막(30) 및 그 사이에 배치되는 제1 도금층(61)을 형성하는 구체적인 공정에 대하여는 후술하도록 한다.

본 발명의 일 실시형태에 따르면, 상기 제1 도금층(61) 상에 제2 도금층(62)이 배치된다.

상기 제2 도금층(62)은 폭 방향과 두께 방향으로 도금이 성장하는 속도가 상이한 이방 도금 방법에 의해 형성된 이방성 도금층일 수 있다.

상기 이방성 도금층인 제2 도금층(62)은 폭 방향 성장은 억제되고 두께 방향 성장 정도가 현저히 큰 형상의 도금층이다.

이와 같이 등방성 도금층인 제1 도금층(61) 상에 이방 도금층인 제2 도금층(62)을 더 형성함으로써 더 높은 어스펙트 비(AR)를 갖는 내부 코일부(41, 42)를 구현할 수 있으며, 직류 저항(Rdc) 특성을 더욱 향상시킬 수 있다.

상기 이방 도금층인 제2 도금층(62)은 전류 밀도, 도금액의 농도, 도금 속도 등을 조절하여 형성할 수 있다.

상기 절연막(30)과 제2 도금층(62) 상부에 배치된 커버 절연층(31)은 상기 제2 도금층(62)의 상부 형상이 둥근 형상 혹은 곡면 형상을 가짐에 따라 제2 도금층(62)의 표면 형상을 따라 형성될 수 있다.

본 발명의 일 실시형태에 따르면, 상기 자성체 바디(50)는 상기 절연막(30)과 제2 도금층(62) 상부에 배치된 커버 절연층(31)을 더 포함할 수 있다.

상기 커버 절연층(31)은 상기 절연막(30)과 다른 재료일 수 있다.

또한, 상기 커버 절연층(31)은 패터닝된 절연막(30)과 그 사이에 제1 도금층(61)을 배치하고, 제1 도금층(61) 상에 제2 도금층(62)을 배치한 후에 상기 절연막(30)과 제2 도금층(62) 상부에 형성하므로, 상기 절연막(30)과는 서로 다른 재료와 형상으로서, 절연막(30) 및 제2 도금층(62)과 경계가 형성되어 구분된다.

상기 기판(20)의 일면에 형성된 제 1 코일부(41)의 일 단부는 자성체 바디(50)의 길이(L) 방향의 일 단면으로 노출되며, 기판(20)의 타면에 형성된 제 2 코일부(42)의 일 단부는 자성체 바디(50)의 길이(L) 방향의 타 단면으로 노출된다.

다만, 반드시 이에 제한되지 않으며, 상기 제 1 및 제 2 코일부(41, 42)의 각각의 일 단부는 상기 자성체 바디(50)의 적어도 일면으로 노출될 수 있다.

상기 자성체 바디(50)의 단면으로 노출되는 상기 제 1 및 제 2 코일부(41, 42) 각각과 접속하도록 상기 자성체 바디(50)의 외측에 제 1 및 제 2 외부전극(81, 82)이 형성된다.

도 3은 도 2의 'A' 부분의 일 실시형태를 확대하여 도시한 개략도이다.

도 3을 참조하면, 본 발명의 일 실시형태에 따른 코일부(41)는 기판(20) 상에 배치된 베이스 도체층(25), 기판(20) 상에 배치되며, 상기 베이스 도체층(25) 사이에 패터닝된 절연막(30)과 상기 패터닝된 절연막(30) 사이에 베이스 도체층(25)을 기초로 그 상부에 도금으로 형성된 제1 도금층(61), 제1 도금층(61) 상에 이방성 도금층인 제2 도금층(62) 및 상기 절연막(30)과 제2 도금층(62) 상부에 배치된 커버 절연층(31)으로 구성된다.

상기 베이스 도체층(25)은 상기 기판(20) 상에 무전해 도금 또는 스퍼터링(sputtering) 공법을 수행한 후 레지스트 패턴을 형성하고, 에칭 및 레지스트 박리 공정을 통해 형성될 수 있다..

상기 베이스 도체층(25)의 폭은 10 내지 30 μm일 수 있으나, 반드시 이에 제한되는 것은 아니다.

상기 절연막(30)의 폭은 1 내지 20 μm일 수 있으며, 두께는 특별히 제한되지 않으며, 등방 도금에 의해 형성되는 제1 도금층(61)의 필요한 두께에 따라 결정될 수 있다.

상기 절연막(30)을 형성하는 방법은 특별히 제한되지 않으며, 일반적인 회로형성 공법에 의해 수행될 수 있다.

상기 제1 도금층(61)은 두께(Tp)가 200μm 이상이고, 어스펙트 비(Aspect Ratio)(Tp/Wp)가 1.0 이상일 수 있다.

상기 제1 도금층(61)을 두께(Tp)가 200μm 이상이고, 어스펙트 비(Aspect Ratio)(Tp/Wp)가 1.0 이상이 되도록 형성함으로써, 높은 어스펙트 비(AR)를 갖는 내부 코일부(41, 42)를 구현할 수 있다.

상기 제1 도금층(61)을 패터닝된 절연막(30) 사이에 등방 도금 방법에 의해 형성함으로써 도금 레지스트의 두께에 따른 노광 한계를 극복하고 등방성 도금층인 제1 도금층(61)의 전체 두께(Tp)를 200㎛ 이상으로 구현할 수 있다.

또한, 상기 제1 도금층(61)의 어스펙트 비(Aspect Ratio)(Tp/Wp)는 1.0 이상일 수 있으나, 본 발명의 일 실시형태에 있어서 상기 제1 도금층(61)의 폭은 상기 베이스 도체층(25)의 폭과 유사하므로, 3.0 이상의 높은 어스펙트 비를 구현할 수 있다.

이와 같이, 본 발명의 일 실시형태에 따르면, 패터닝된 절연막(30) 사이에 베이스 도체층(25)을 기초로 그 상부에 등방 도금으로 제1 도금층(61)을 형성하므로, 코일부가 휘지 않고 곧게 형성되어 코일 패턴 간 스페이스 내에 절연층 미형성 불량을 감소할 수 있다.

또한, 외측의 코일 패턴과 내측의 코일 패턴 사이의 두께 차이를 균일하게 할 수 있어 내부 코일부의 단면적을 증가시키고, 직류 저항(Rdc) 특성을 향상시킬 수 있다.

상기 커버 절연층(31)의 형성 방법은 화학 증착법(Chemical Vapor Depsition, CVD) 또는 저점도의 고분자 코팅액을 사용하여 딥핑(dipping)법 등으로 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.

코일 전자부품의 제조방법

도 4a 내지 도 4g는 본 발명의 일 실시형태에 따른 코일 전자부품의 제조방법을 순차적으로 나타내는 도면이다.

도 4(a) 내지 도 4(c)를 참조하면, 기판(20)을 마련하고, 상기 기판(20) 상에 베이스 도체층(25)을 패터닝한다.

상기 기판(20)에 비아 홀(미도시)을 형성할 수 있으며, 비아 홀은 기계적 드릴 또는 레이져 드릴을 사용하여 형성할 수 있으나, 이에 반드시 제한되는 것은 아니다.

상기 레이져 드릴은 예를 들어, CO₂ 레이져 또는 YAG 레이져일 수 있다.

구체적으로, 도 4(a)를 참조하면, 상기 베이스 도체층(25)은 상기 기판(20) 상에 무전해 도금 또는 스퍼터링(sputtering) 공법을 수행하여 형성한 후 레지스트 패턴(71)을 형성한다.

도 4(b)를 참조하면, 상기 베이스 도체층(25)을 패터닝하기 위하여 에칭 공정이 수행된다.

다음으로, 도 4(c)와 같이 레지스트 패턴(71)을 박리하는 공정을 통해 패턴화된 베이스 도체층(25)을 기판(20) 상에 형성할 수 있다..

다음으로, 도 4(d)를 참조하면, 기판(20) 상에 패터닝된 절연막(30)을 형성할 수 있다.

상기 절연막(30)은 패터닝된 베이스 도체층(25)들 사이의 노출된 기판(20) 상에 형성됨으로써, 패터닝될 수 있다.

상기 절연막(30)의 폭(Wi)은 1 내지 20 μm일 수 있으며, 두께는 특별히 제한되지 않으며, 등방 도금에 의해 형성되는 제1 도금층(61)의 필요한 두께에 따라 결정될 수 있다.

또한, 상기 절연막(30)은 감광성 절연막으로서, 예를 들어 에폭시 계열의 재료일 수 있으나 반드시 이에 제한되는 것은 아니다.

다음 공정에서 형성되는 코일부(41, 42)를 구성하는 제1 도금층(61)은 패터닝된 절연막(30)으로 인해 자성체 바디(50)를 이루는 자성 재료와 직접 접촉되지 않을 수 있다.

상기 절연막(30)은 두께가 200μm 이상인 제1 도금층(61)을 형성하기 위한 등방 도금의 댐 역할을 수행하므로, 실제로 그 두께는 200μm 이상으로 형성된다.

도 4(e)를 참조하면, 상기 패터닝된 절연막(30) 사이에 등방 도금 방법에 의해 제1 도금층(61)을 형성한다.

상기 제1 도금층(61)은 두께가 200μm 이상일 수 있다.

상기 제1 도금층(61)은 두께가 200μm 이상이며, 높은 어스펙트 비(AR)를 가질 수 있다.

상기 제1 도금층(61)을 패터닝된 절연막(30) 사이에 등방 도금 방법에 의해 형성함으로써 도금 레지스트의 두께에 따른 노광 한계를 극복하고 제1 도금층(61)의 전체 두께를 200㎛ 이상으로 구현할 수 있다.

도 4(f)를 참조하면, 상기 제1 도금층(61) 상에 이방 도금 방법에 의해 제2 도금층(62)을 형성한다.

이방 도금 방법에 의해 제2 도금층(62)을 형성하는 방법은 전류 밀도, 도금액의 농도, 도금 속도 등을 조절하여 수행될 수 있다.

상기 이방성 도금층인 제2 도금층(62)은 전류 밀도, 도금액의 농도, 도금 속도 등을 조절하여 폭 방향 성장은 억제되고 두께 방향 성장 정도가 현저히 크게 형성할 수 있다.

상기 이방성 도금층인 제2 도금층(62)을 제1 도금층(61) 상에 형성함으로써, 어스펙트 비(Aspect Ratio)(Tp/Wp)가 1.0 이상이 되도록 형성함으로써, 높은 어스펙트 비(AR)를 갖는 내부 코일부(41, 42)를 구현할 수 있다.

상기 제1 도금층(61)을 패터닝된 절연막(30) 사이에 등방 도금 방법에 의해 형성하고, 제1 도금층(61) 상에 이방성 도금층인 제2 도금층(62)을 형성함으로써 도금 레지스트의 두께에 따른 노광 한계를 극복하고 제1 도금층(61)과 제2 도금층(62)의 전체 두께(Tp)를 200㎛ 이상으로 구현할 수 있다.

도 4(g)를 참조하면, 상기 절연막(30)과 제2 도금층(62) 상부에 커버 절연층(31)을 형성할 수 있다.

또한, 상기 커버 절연층(31)은 패터닝된 절연막(30)과 그 사이에 제1 도금층(61)을 배치하고, 그 상부에 제2 도금층(62)을 배치한 후에 상기 절연막(30)과 제2 도금층(62) 상부에 형성하므로, 상기 절연막(30)과는 서로 다른 재료와 형상으로서, 절연막(30) 및 제2 도금층(62)과 경계가 형성되어 구분된다.

상기 커버 절연층(31)은 스크린 인쇄법, 스프레이(spray) 도포 공정 등의 방법, 화학 증착법(Chemical Vapor Depsition, CVD) 또는 저점도의 고분자 코팅액을 사용하여 딥핑(dipping)법으로 형성할 수 있으나, 반드시 이에 제한되는 것은 아니다.

도 4(a) 내지 도 4(g)에서는 베이스 도체층(25)을 도시하였으나, 그 폭이 도면과 동일한 것은 아니고 실제는 더 작을 수 있다.

도 5는 본 발명의 일 실시형태에 따른 자성체 바디를 형성하는 공정을 나타내는 도면이다.

도 5를 참조하면, 상기 제 1 및 제 2 내부 코일부(41, 42)이 형성된 절연 기판(20)의 상부 및 하부에 자성체 시트(51a, 51b, 51c, 51d, 51e, 51f)를 적층한다.

상기 자성체 시트(51a, 51b, 51c, 51d, 51e, 51f)는 자성 재료, 예를 들어, 금속 자성체 분말과 열경화성 수지 등의 유기물을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 캐리어 필름(carrier film) 상에 도포한 후 건조하여 시트(sheet)형으로 제작할 수 있다.

복수의 자성체 시트(51a, 51b, 51c, 51d, 51e, 51f)를 적층한 후, 라미네이트법이나 정수압 프레스법을 통해 압착 및 경화하여 자성체 바디(50)를 형성한다.

상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 코일 전자부품의 특징과 중복되는 설명은 여기서는 생략하도록 한다.

본 발명은 실시 형태에 의해 한정되는 것이 아니며, 당 기술분야의 통상의 지 식을 가진 자에 의해 다양한 형태의 치환 및 변형이 가능하고 동일하거나 균등한 사상을 나타내는 것이라면, 본 실시예에 설명되지 않았더라도 본 발명의 범위 내로 해석되어야 할 것이고, 본 발명의 실시형태에 기재되었지만 청구범위에 기재되지 않은 구성 요소는 본 발명의 필수 구성요소로서 한정해석되지 아니한다.

100 : 코일 전자부품
20 : 절연 기판
25 : 베이스 도체층
30 : 절연막
31 : 커버 절연층
41, 42 : 제 1 및 제 2 코일부
45 : 비아
51a, 51b, 51c, 51d, 51e, 51f : 자성체 시트
50 : 자성체 바디
55 : 코어부
61 : 제1 도금층, 등방성 도금층
62 : 제2 도금층, 이방성 도금층
71 : 도금 레지스트

Claims

자성체 바디를 포함하며,
상기 자성체 바디는 기판 및 상기 기판상에 배치된 패터닝된 절연막과 상기 절연막 사이에 도금으로 형성된 제1 도금층과, 상기 제1 도금층 상에 배치된 제2 도금층 및 상기 절연막과 상기 제2 도금층 상부에 배치되고 상기 절연막과 다른 재료로 형성된 커버 절연층을 포함하는 코일부를 포함하며,
상기 제1 도금층은 상기 절연막의 상면을 넘어서지 않는 범위에서 형성되며,
상기 커버 절연층은 상기 제2 도금층의 표면을 따라 형성된 코일 전자부품.
삭제
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제 1항에 있어서,
상기 제1 도금층은 1회의 도금으로 형성된 코일 전자부품.
제 1항에 있어서,
상기 제1 도금층은 직사각형 형상인 코일 전자부품.
제 1항에 있어서,
상기 제1 도금층은 두께가 200μm 이상이고, 어스펙트 비(Aspect Ratio)가 1.0 이상인 코일 전자부품.
제 1항에 있어서,
상기 절연막의 폭은 1 내지 20 μm인 코일 전자부품.
제 1항에 있어서,
상기 제2 도금층은 이방성 도금층인 코일 전자부품.
기판상에 베이스 도체층을 패터닝하는 단계;
상기 베이스 도체층이 노출되도록 절연막을 패터닝하는 단계;
상기 절연막 사이에 상기 베이스 도체층을 기초로 도금을 수행하여 제1 도금층을 형성하는 단계;
상기 제1 도금층 상에 이방 도금을 수행하여 제2 도금층을 형성하는 단계;
상기 절연막과 제2 도금층 상부에 상기 절연막과 다른 재료로 커버 절연층을 형성하는 단계; 및
상기 절연막과 제1 및 제2 도금층이 형성된 기판의 상부 및 하부에 자성체 시트를 적층하여 자성체 바디를 형성하는 단계;를 포함하며,
상기 제1 도금층은 상기 절연막의 상면을 넘어서지 않는 범위에서 형성되며,
상기 커버 절연층은 상기 제2 도금층의 표면을 따라 형성된 코일 전자부품의 제조방법.
삭제
삭제
제 9항에 있어서,
상기 제1 도금층을 형성하는 단계는 1회의 도금으로 수행되는 코일 전자부품의 제조방법.
제 9항에 있어서,
상기 제1 도금층은 직사각형 형상인 코일 전자부품의 제조방법.
제 9항에 있어서,
상기 제1 도금층은 두께가 200μm 이상이고, 어스펙트 비(Aspect Ratio)가 1.0 이상인 코일 전자부품의 제조방법.
제 9항에 있어서,
상기 절연막의 폭은 1 내지 20 μm인 코일 전자부품의 제조방법.