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KR102169800B1 - 홀 소자 제어 방법 및 이를 이용한 자기 검출 장치 - Google Patents

홀 소자 제어 방법 및 이를 이용한 자기 검출 장치 Download PDF

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KR102169800B1
KR102169800B1 KR1020150084806A KR20150084806A KR102169800B1 KR 102169800 B1 KR102169800 B1 KR 102169800B1 KR 1020150084806 A KR1020150084806 A KR 1020150084806A KR 20150084806 A KR20150084806 A KR 20150084806A KR 102169800 B1 KR102169800 B1 KR 102169800B1
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hall
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김동호
이용섭
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주식회사 해치텍
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Abstract

자기 검출 장치는 복수의 단자들을 포함하며, 자기장을 기초로 기전력을 발생시키는 홀 소자, 상기 홀 소자의 제어 주기의 반 주기를 기점으로 제1 구간에서의 출력 위상 변경 순서가 제2 구간에서의 출력 위상 변경 순서와 서로 대칭이 되도록 상기 홀 소자의 출력을 제어하는 홀 출력 제어부, 상기 홀 소자의 출력 단자들과 연결되어 상기 홀 소자의 출력을 증폭하는 증폭기 및 상기 홀 소자의 출력을 기초로 상기 증폭기의 출력 극성을 제어하는 증폭기 출력 제어부를 포함한다. 따라서, 자기 검출 장치는 홀 소자의 출력 위상을 변경시켜 홀 소자 및 증폭기의 오프셋 전압을 제거하고 아날로그-디지털 변환기의 성능을 향상시킬 수 있다.

Description

홀 소자 제어 방법 및 이를 이용한 자기 검출 장치{METHOD FOR CONTROLLING OF HALL DEVICE AND MAGNETIC DETECTION APPARATUS USING THE SAME}
본 발명은 홀 소자의 제어 기술에 관한 것으로, 보다 상세하게는 홀 소자의 출력을 제어하여 아날로그-디지털 변환기의 성능을 향상시키는 홀 소자 제어 방법 및 이를 이용한 자기 검출 장치에 관한 것이다.
자기 측정 장치는 최근 들어 수요가 증가하고 있으며, 더 작고, 더 빠르며 더 정밀한 계측을 할 수 있는 자기 측정 장치가 요구되고 있다. 자기 측정 장치가 정해진 하드웨어 및 시간에 대비하여 효율적인 계측을 할 수 있도록, 홀 소자의 제어 방법을 통해 성능을 개선하기 위한 기술 연구가 활발히 이루어 지고 있다. 홀 소자는 홀 소자 내에 흐르는 바이어스 전류의 방향을 제어하여 출력 전압의 위상을 제어할 수 있다. 종래 기술에 의하여 자기 측정 장치가 구현되는 경우, 자기 측정 장치 내의 홀 소자 및 증폭기는 오프셋 전압을 발생시킬 수 있다.
종래 기술은 홀 소자를 제어하는 과정에서 발생되는 홀 소자 및 증폭기의 고유 오프셋 전압을 제거할 수 있으나, 증폭기 출력의 증가 시간 및 감소 시간 동안 손실되는 전력에 의하여 잔여 오프셋 전압이 발생할 수 있다. 즉, 증폭기의 고유 오프셋 전압은 잔여 오프셋 전압을 증가시켜, 종래 기술에 의한 홀 소자의 제어 방법은 아날로그-디지털 변환기의 성능을 저해하는 문제점을 가지고 있다. 또한, 증폭기의 고유 오프셋 전압 또는 잔여 오프셋 전압을 제거하여도, 누설 적분기에서 발생하는 증폭기의 잔여 오프셋이 점점 더 커지는 문제점이 있다.
일본공개특허 2005-283503 (2005.10.03 공개) 미국등록특허 8,278,920 (2012.10.02 등록) 미국등록특허 8,150,657 (2012.04.03 등록)
본 발명의 일 실시예는 홀 소자의 출력 위상을 변경시켜 홀 소자 및 증폭기의 오프셋 전압을 제거하고 아날로그-디지털 변환기의 성능을 향상시키고자 한다.
본 발명의 일 실시예는 특정 구간에서 증폭기의 증가 시간 손실량 및 감소 시간 손실량을 동일하게 하여 증폭기의 오프셋 전압을 제거하고자 한다.
본 발명의 일 실시예는 제1 구간에서의 출력 위상 변경 순서가 제2 구간에서의 출력 위상 변경 순서의 역순에 해당하도록 홀 소자의 출력을 제어하여 누설 적분기에서 발생하는 증폭기의 잔여 오프셋 전압을 최소화하고자 한다.
실시예들 중에서, 자기 검출 장치는 복수의 단자들을 포함하며, 자기장을 기초로 기전력을 발생시키는 홀 소자, 상기 홀 소자의 제어 주기의 반 주기를 기점으로 제1 구간에서의 출력 위상 변경 순서가 제2 구간에서의 출력 위상 변경 순서와 서로 대칭이 되도록 상기 홀 소자의 출력을 제어하는 홀 출력 제어부, 상기 홀 소자의 출력 단자들과 연결되어 상기 홀 소자의 출력을 증폭하는 증폭기, 상기 홀 소자의 출력을 기초로 상기 증폭기의 출력 극성을 제어하는 증폭기 출력 제어부 및 상기 증폭기 출력 제어부의 출력을 적분하는 적분기를 포함한다.
상기 홀 출력 제어부는 상기 홀 소자의 제어 주기 중 제1 구간에서의 출력 위상 변경 순서가 상기 제어 주기 중 제2 구간에서의 출력 위상 변경 순서의 역순에 해당하도록 상기 홀 소자의 출력을 제어할 수 있다.
상기 홀 소자의 제어 주기는 상기 홀 소자의 출력 위상이 8번 변경되는 구간에 해당할 수 있다. 상기 홀 출력 제어부는 상기 제1 구간 동안 상기 홀 소자의 출력 위상을 4번 변경하고, 상기 제2 구간 동안 상기 제1 구간의 출력 위상 변경 순서의 역순으로 상기 홀 소자의 출력 위상을 4번 변경할 수 있다.
상기 홀 출력 제어부는 상기 제1 구간 동안 상기 홀 소자의 출력 위상을 0도, 90도, 180도, 270도의 순서로 변경하고, 상기 제2 구간 동안 상기 홀 소자의 출력 위상을 270도, 180도, 90도, 0도의 순서로 변경할 수 있다. 상기 홀 출력 제어부는 상기 홀 소자의 복수의 단자들 중 두 개의 출력 단자들을 선택하여, 상기 홀 소자의 출력 위상을 변경시킬 수 있다.
상기 홀 출력 제어부는 상기 홀 소자의 제어 주기에서 상기 증폭기 출력 제어부의 출력에 대한 증가 시간 손실량 및 감소 시간 손실량이 동일하도록 상기 홀 소자의 출력을 제어할 수 있다. 일 실시예에서, 상기 홀 출력 제어부는 상기 증가 시간 손실량 및 상기 감소 시간 손실량을 동일하게 하여 상기 증폭기의 잔여 오프셋 전압을 제거할 수 있다.
실시예들 중에서, 자기 검출 장치는 복수의 단자들을 포함하며, 자기장을 기초로 기전력을 발생시키는 홀 소자, 상기 복수의 단자들 중 두 개의 출력 단자들을 선택하여, 상기 홀 소자의 출력 위상을 제어하는 홀 출력 제어부, 상기 출력 단자들과 연결되어 상기 홀 소자의 출력을 증폭하는 증폭기, 상기 홀 소자의 출력을 기초로 상기 증폭기의 출력 극성을 제어하는 증폭기 출력 제어부 및 상기 증폭기 출력 제어부의 출력을 적분하는 적분기를 포함하고, 상기 홀 출력 제어부는 상기 증폭기 출력 제어부의 출력에 대한 증가 시간 손실량과 감소 시간 손실량이 동일하도록 상기 홀 소자의 출력을 제어할 수 있다.
상기 홀 출력 제어부는 상기 홀 소자의 한 제어 주기 동안 상기 홀 소자의 출력 위상을 8번 변경할 수 있다. 상기 홀 출력 제어부는 상기 홀 소자의 제어 주기 중 제1 구간 동안 상기 홀 소자의 출력 위상을 4번 변경하고, 상기 제어 주기 중 제2 구간 동안 상기 제1 구간의 출력 위상 변경 순서의 역순으로 상기 홀 소자의 출력 위상을 4번 변경할 수 있다.
일 실시예에서, 상기 홀 출력 제어부는 상기 제1 구간 동안 상기 홀 소자의 출력 위상을 0도, 90도, 180도, 270도의 순서로 변경하고, 상기 제2 구간 동안 상기 홀 소자의 출력 위상을 270도, 180도, 90도, 0도의 순서로 변경할 수 있다.
개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
본 발명의 일 실시예에 따른 홀 소자 제어 방법 및 이를 이용한 자기 검출 장치는 홀 소자의 출력 위상을 변경시켜 홀 소자 및 증폭기의 오프셋 전압을 제거하고 아날로그-디지털 변환기의 성능을 향상시킬 수 있다.
본 발명의 일 실시예에 따른 홀 소자 제어 방법 및 이를 이용한 자기 검출 장치는 특정 구간에서 증폭기의 증가 시간 손실량 및 감소 시간 손실량을 동일하게 하여 증폭기의 오프셋 전압을 제거할 수 있다.
본 발명의 일 실시예에 따른 홀 소자 제어 방법 및 이를 이용한 자기 검출 장치는 제1 구간에서의 출력 위상 변경 순서가 제2 구간에서의 출력 위상 변경 순서의 역순에 해당하도록 홀 소자의 출력을 제어 하여 누설 적분기에서 발생하는 증폭기의 잔여 오프셋 전압을 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 자기 검출 장치를 나타내는 블록도이다.
도 2는 도 1에 있는 홀 출력 제어부가 홀 소자의 출력 위상을 변경시키는 것을 설명하는 도면이다.
도 3은 선행기술에 대한 홀 소자의 출력 위상 변화에 따른 홀 소자의 오프셋 전압 변화를 나타내는 파형도이다.
도 4는 도 3과 홀 소자의 출력 위상 변경 순서를 달리한 홀 소자의 오프셋 전압 변화를 나타내는 파형도이다.
도 5는 도 1에 있는 홀 소자의 출력 위상 변화에 따른 홀 소자의 오프셋 전압 변화를 나타내는 파형도이다.
도 6a은 도 1에 있는 홀 소자의 오프셋 전압에 대한 적분기의 출력을 나타내는 파형도이다.
도 6b은 도 1에 있는 증폭기의 오프셋 전압에 대한 적분기의 출력을 나타내는 파형도이다.
도 7a는 선행기술에 의한 자기 검출 장치의 홀 소자의 오프셋 전압에 대한 적분기의 출력을 나타내는 파형도이다.
도 7b는 선행기술에 의한 자기 검출 장치의 증폭기의 오프셋에 대한 적분기의 출력을 나타내는 파형도이다.
도 8은 도 1에 있는 자기 검출 장치에서 수행되는 홀 소자 제어 방법을 설명하는 순서도이다.
본 발명의 실시예에 관한 설명은 본 발명의 구조적 내지 기능적 설명을 위한 실시 예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시 예에 의하여 제한되는 것으로 해석되어서는 아니 된다.
본 발명의 실시예에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것이다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 자기 검출 장치를 나타내는 회로도이다.
도 1을 참조하면, 자기 검출 장치(100)는 홀 소자(110), 홀 출력 제어부(120), 증폭기(130), 증폭기 출력 제어부(140), 적분기(150) 및 아날로그-디지털 변환기(160)를 포함한다.
홀 소자(110)는 복수의 단자들을 포함하며, 자기장을 기초로 기전력을 발생시킬 수 있다. 보다 구체적으로, 홀 소자(110)는 홀 효과(Hall Effect)를 이용하여 자계의 방향이나 강도를 측정할 수 있는 자기 센서에 해당한다. 홀 소자(110)는 바이어스 전원(VDD)으로부터 바이어스 전류(IDD)를 인가 받아 자기장을 발생시킬 수 있고, 발생된 자기장을 기초로 출력 단자에 출력 전압(VH)을 생성할 수 있다.
일 실시예에서, 홀 소자(110)는 네 개의 단자들을 포함할 수 있다. 여기에서, 두 개의 단자들은 바이어스 단자들에 해당하고, 두 개의 단자들은 출력 단자들에 해당할 수 있다. 출력 단자들 및 바이어스 단자들은 홀 출력 제어부(120)에 의하여 선택될 수 있고, 출력 단자들 및 바이어스 단자들의 위치에 의하여 바이어스 전류(IDD)의 방향 및 출력 전압(VH)의 위상이 결정될 수 있다. 출력 단자들은 증폭기(130)의 입력 단자들과 연결될 수 있고, 바이어스 단자들은 바이어스 전원(VDD)으로부터 바이어스 전류(IDD)를 공급 받을 수 있다.
홀 출력 제어부(120)는 홀 소자(110)의 복수의 단자들 중 두 개의 출력 단자들을 선택하여, 홀 소자(110)의 출력 위상을 변경시킬 수 있다. 예를 들어, 홀 출력 제어부(120)는 홀 소자(110)의 출력 위상을 0도, 90도, 180도 또는 270도로 변경시킬 수 있다. 홀 출력 제어부(120)는 홀 소자(110)의 복수의 단자들 중 서로 대칭되는 두 개의 출력 단자들을 선택할 수 있다. 홀 소자(110)는 위상 변화에 따라 각각의 출력 전압(VH)을 발생시킬 수 있다. 홀 출력 제어부(120)는 홀 소자(110)의 복수의 단자들 중 출력 단자들을 제외한 나머지 단자들을 바이어스 단자들로 선택할 수 있다. 즉, 홀 출력 제어부(120)는 홀 소자(110)의 출력 단자들을 증폭기(130)의 입력 단자들과 연결시킬 수 있고, 홀 소자(110)의 바이어스 단자들을 바이어스 전원(VDD) 및 접지(GND)와 연결시킬 수 있다.
일 실시예에서, 홀 소자(110)가 네 개의 단자들을 포함하는 경우, 홀 출력 제어부(120)는 두 개의 단자들을 출력 단자들로 선택하고, 나머지 두 개의 단자들을 바이어스 단자들로 선택할 수 있다. 여기에서, 두 개의 출력 단자들은 반드시 이에 한정되는 것은 아니나, 서로 대향하도록 이격되어 배치될 수 있다. 두 개의 출력 단자들이 서로 대향하도록 이격되어 배치되면, 두 개의 바이어스 단자들도 서로 대향하도록 이격되어 배치될 수 있다.
증폭기(130)는 홀 소자(110)의 출력 단자들과 연결되어 홀 소자(110)의 출력을 증폭할 수 있다.
일 실시예에서, 증폭기(130)의 출력(V1)은 홀 소자(110)의 출력(VH), 홀 소자(110)의 오프셋 전압(VOH) 및 증폭기(130)의 오프셋 전압(VOA)의 합에 해당할 수 있다(V1 = VH + VOH + VOA). 여기에서, 홀 소자(110) 및 증폭기(130)의 출력은 고유의 오프셋 전압(VOH, VOA)을 각각 포함할 수 있다. 이하, 도 2 내지 도 4에서 홀 소자(110)의 오프셋 전압(VOH) 및 증폭기(130)의 오프셋 전압(VOA)을 제거하는 과정을 자세히 설명한다.
증폭기 출력 제어부(140)는 홀 소자(110)의 출력을 기초로 증폭기(130)의 출력 극성을 제어할 수 있다. 보다 구체적으로, 증폭기 출력 제어부(140)는 홀 출력 제어부(120)가 선택한 홀 소자(110)의 출력 단자들을 기초로 증폭기(130)의 출력 극성을 제어할 수 있다. 즉, 증폭기 출력 제어부(140)는 증폭기 출력(V1)의 위상을 그대로 유지하거나, 180도 변환할 수 있다. 이하, 도 2에서 증폭기(130)의 출력 극성 제어 과정을 자세히 설명한다.
적분기(150)는 증폭기 출력 제어부(140)의 출력(V2)을 적분할 수 있다. 적분기(150)는 증폭기 출력 제어부(140)의 출력을 누적할 수 있다. 일 실시예에서, 적분기(150)는 홀 소자(110)의 출력 위상이 0도, 90도, 180도 및 270도로 변경되는 과정에서 발생한 증폭기 출력 제어부(140)의 출력들을 모두 합할 수 있다. 적분기(150)의 출력(V3)은 아날로그-디지털 변환기(160)에 제공될 수 있다.
아날로그-디지털 변환기(160)는 아날로그 값에 해당하는 적분기(150)의 출력(V3)을 디지털 값으로 변환할 수 있다. 즉, 자기 검출 장치(100)는 홀 소자(110)를 사용하여 빠르고 정밀한 계측을 할 수 있다.
도 2는 도 1에 있는 홀 출력 제어부가 홀 소자의 출력 위상을 변경시키는 것을 설명하는 도면이다.
도 2에서, 이하 설명되는 각종 부호들은 다음과 같다.
V1: 증폭기(130)의 출력 전압
V2: 증폭기 출력 제어부(140)의 출력 전압
V3: 적분기(150)의 출력 전압
VOH: 홀 오프셋 전압 또는 홀 소자(110)의 오프셋 전압
VOA: 증폭기 오프셋 전압 또는 증폭기(130)의 오프셋 전압
VOH1: 제1 홀 오프셋 전압 또는 증폭기의 출력(V1) 중 홀 소자의 오프셋 전압
VOH2: 제2 홀 오프셋 전압 또는 증폭기 출력 제어부의 출력(V2) 중 홀 소자의 오프셋 전압
VOH3: 제3 홀 오프셋 전압 또는 적분기의 출력(V3) 중 홀 소자의 오프셋 전압
VOA1: 제1 증폭기 오프셋 전압 또는 증폭기의 출력(V1) 중 증폭기 오프셋 전압
VOA2: 제2 증폭기 오프셋 전압 또는 증폭기 출력 제어부의 출력(V2) 중 증폭기 오프셋 전압
VOA3: 제3 증폭기 오프셋 전압 또는 적분기의 출력(V3) 중 증폭기 오프셋 전압
VOH3L: 누설 적분기의 제3 홀 오프셋 전압 또는 누설 적분기의 출력 중 홀 오프셋 전압
VOA3L: 누설 적분기의 제3 증폭기 오프셋 전압 또는 누설 적분기의 출력 중 증폭기 오프셋 전압
VDD: 바이어스 전원, IDD: 바이어스 전류, GVD: 접지
도 2를 참조하면, 홀 출력 제어부(120)는 홀 소자(110)에 흐르는 바이어스 전류의 방향을 결정할 수 있다.
도 2a에서, 홀 출력 제어부(120)는 홀 소자(110)의 상단 및 하단을 바이어스 단자들로 선택하고, 좌단 및 우단을 출력 단자들로 선택할 수 있다(V1 = VH + VOH + VOA). 즉, 바이어스 전류(IDD)는 홀 소자(110)의 상단에서 하단을 향하여 흐를 수 있고, 상기 바이어스 전류(IDD)의 방향을 0도로 가정한다. 즉, 홀 출력 제어부(120)는 홀 소자(110)의 상단을 바이어스 전원(VDD)에 연결하고, 홀 소자(110)의 하단을 접지(GND)에 연결할 수 있다. 또한, 홀 출력 제어부(120)는 홀 소자(110)의 좌단을 증폭기(130)의 + 입력 단자에 연결하고, 홀 소자(110)의 우단을 증폭기(130)의 입력 단자에 연결할 수 있다.
일 실시예에서, 바이어스 전류(IDD)의 방향이 0도인 경우, 증폭기 출력 제어부(140)는 증폭기 출력의 위상을 그대로 유지할 수 있다. 즉, 바이어스 전류(IDD)의 방향이 0도인 경우, 증폭기의 출력(V1)은 증폭기 출력 제어부(140)의 출력(V2)과 동일할 수 있다(V1 = V2).
도 2b에서, 홀 출력 제어부(120)는 홀 소자(110)의 좌단 및 우단을 바이어스 단자들로 선택하고, 하단 및 상단을 출력 단자들로 선택할 수 있다(V1 = VH - VOH + VOA). 즉, 바이어스 전류(IDD)는 홀 소자(110)의 좌단에서 우단을 향하여 흐를 수 있고, 상기 바이어스 전류(IDD)의 방향을 90도로 가정한다. 즉, 홀 출력 제어부(120)는 홀 소자(110)의 좌단을 바이어스 전원(VDD)에 연결하고, 홀 소자(110)의 우단을 접지(GND)에 연결할 수 있다. 또한, 홀 출력 제어부(120)는 홀 소자(110)의 하단을 증폭기(130)의 + 입력 단자에 연결하고, 홀 소자(110)의 상단을 증폭기(130)의 입력 단자에 연결할 수 있다.
일 실시예에서, 바이어스 전류(IDD)의 방향이 90도인 경우, 증폭기 출력 제어부(140)는 증폭기 출력의 위상을 그대로 유지할 수 있다. 즉, 바이어스 전류(IDD)의 방향이 90도인 경우, 증폭기의 출력(V1)은 증폭기 출력 제어부(140)의 출력(V2)과 동일할 수 있다(V1 = V2).
도 2c에서, 홀 출력 제어부(120)는 홀 소자(110)의 하단 및 상단을 바이어스 단자들로 선택하고, 좌단 및 우단을 출력 단자들로 선택할 수 있다(V1 = - VH - VOH + VOA). 즉, 바이어스 전류(IDD)는 홀 소자(110)의 하단에서 상단을 향하여 흐를 수 있고, 상기 바이어스 전류(IDD)의 방향을 180도로 가정한다. 즉, 홀 출력 제어부(120)는 홀 소자(110)의 하단을 바이어스 전원(VDD)에 연결하고, 홀 소자(110)의 상단을 접지(GND)에 연결할 수 있다. 또한, 홀 출력 제어부(120)는 홀 소자(110)의 좌단을 증폭기(130)의 + 입력 단자에 연결하고, 홀 소자(110)의 우단을 증폭기(130)의 - 입력 단자에 연결할 수 있다.
일 실시예에서, 바이어스 전류(IDD)의 방향이 180도인 경우, 증폭기 출력 제어부(140)는 증폭기 출력의 위상을 180도 변환할 수 있다. 즉, 바이어스 전류(IDD)의 방향이 180도인 경우, 증폭기 출력(V1)의 위상과 증폭기 출력 제어부 출력(V2)의 위상 차는 180도에 해당할 수 있다(V1 = - V2).
도 2d에서, 홀 출력 제어부(120)는 홀 소자(110)의 우단 및 좌단을 바이어스 단자들로 선택하고, 하단 및 상단을 출력 단자들로 선택할 수 있다(V1 = - VH + VOH + VOA). 즉, 바이어스 전류(IDD)는 홀 소자(110)의 우단에서 좌단을 향하여 흐를 수 있고, 상기 바이어스 전류(IDD)의 방향을 270도로 가정한다. 즉, 홀 출력 제어부(120)는 홀 소자(110)의 우단을 바이어스 전원(VDD)에 연결하고, 홀 소자(110)의 좌단을 접지(GND)에 연결할 수 있다. 또한, 홀 출력 제어부(120)는 홀 소자(110)의 하단을 증폭기(130)의 + 입력 단자에 연결하고, 홀 소자(110)의 상단을 증폭기(130)의 - 입력 단자에 연결할 수 있다.
일 실시예에서, 바이어스 전류(IDD)의 방향이 270도인 경우, 증폭기 출력 제어부(140)는 증폭기 출력의 위상을 180도 변환할 수 있다. 즉, 바이어스 전류(IDD)의 방향이 270도인 경우, 증폭기 출력(V1)의 위상과 증폭기 출력 제어부 출력(V2)의 위상 차는 180도에 해당할 수 있다(V1 = - V2).
이와 같이, 증폭기의 출력(V1) 및 증폭기 출력 제어부의 출력(V2)은 홀 소자(110)의 출력 위상에 따라 표 1과 같이 정리될 수 있다.
도면 출력 위상 V1 V2
도 2a 0도 VH + VOH + VOA V1 = VH + VOH + VOA
도 2b 90도 VH - VOH + VOA V1 = VH - VOH + VOA
도 2c 180도 -VH - VOH + VOA -V1 = VH + VOH - VOA
도 2d 270도 - VH + VOH + VOA -V1 = VH - VOH - VOA
Sum 0 4VH
표 1과 같이, 적분기의 출력(V3)은 증폭기의 출력(V1) 및 증폭기 출력 제어부의 출력(V2)을 기초로 발생될 수 있고, 홀 소자의 출력의 4배(4VH)에 해당할 수 있다. 보다 구체적으로, 적분기의 출력(V3)은 홀 소자(110)의 출력 위상 변경 과정에서 홀 오프셋 전압(VOH) 및 증폭기 오프셋 전압(VOA)이 상쇄되어, 홀 소자의 출력 성분만 잔존할 수 있다. 따라서, 자기 검출 장치(100)는 고유 오프셋 전압을 제거할 수 있다.
홀 출력 제어부(120)는 홀 소자의 제어 주기의 반 주기를 기점으로 제1 구간에서의 출력 위상 변경 순서가 제2 구간에서의 출력 위상 변경 순서와 서로 대칭이 되도록 홀 소자의 출력을 제어할 수 있다. 홀 출력 제어부(120)는 특정 구간 중 제1 구간에서의 출력 위상 변경 순서가 특정 구간 중 제2 구간에서의 출력 위상 변경 순서의 역순에 해당하도록 홀 소자(110)의 출력(VH)을 제어할 수 있다. 홀 소자(110)의 제어 주기는 홀 소자(110)의 출력 위상이 8번 변경되는 구간에 해당할 수 있다. 보다 구체적으로, 홀 출력 제어부(120)는 제1 구간 동안 홀 소자(110)의 출력 위상을 4번 변경하고, 제2 구간 동안 제1 구간의 출력 위상 변경 순서의 역순으로 홀 소자(110)의 출력 위상을 4번 변경할 수 있다.
홀 출력 제어부(120)는 바이어스 전류(IDD)의 방향을 변경하여 홀 소자(110)의 출력 위상을 변경시킬 수 있다. 즉, 홀 출력 제어부(120)는 바이어스 전류(IDD)의 방향을 제1 구간에서 0도, 90도, 180도, 270도의 순서로 변경시키고, 제2 구간에서 270도, 180도, 90도, 0도의 순서로 변경시켜, 홀 소자(110)의 출력(VH)을 제어할 수 있다. 즉, 제1 구간에서의 출력 위상 변경 순서는 홀 소자의 제어 주기의 반 주기를 기점으로 제2 구간에서의 출력 위상 변경 순서와 서로 대칭이 될 수 있다. 예를 들어, 홀 소자의 출력 위상 변경 순서는 표 2와 같이 정리될 수 있다.
실시예 홀 소자의 출력 제어 방법
제1 실시예 0도 -> 90도 -> 180도 -> 270도 ->
0도 <- 90도 <- 180도 <- 270도 <-
제2 실시예 0도 -> 180도 -> 90도 -> 270도 ->
0도 <- 180도 <- 90도 <- 270도 <-
제3 실시예 0도 -> 90도 -> 270도 -> 180도 ->
0도 <- 90도 <- 270도 <- 180도 <-
제4 실시예 180도 -> 0도 -> 270도 -> 90도 ->
180도 <- 0도 <- 270도 <- 90도 <-
표 2와 같이, 홀 소자(110)의 출력 위상은 홀 소자(110)의 제어 주기 동안 8번 위상이 변경될 수 있다. 홀 소자(110)의 출력 위상은 0도, 90도, 180도, 270도에 해당할 수 있다. 자기 검출 장치(100)는 홀 소자(110)의 한 주기 동안 출력 위상을 제어하여 고유 오프셋 전압 및 잔여 오프셋 전압을 제거할 수 있다.
홀 출력 제어부(120)는 홀 소자(110)의 출력 위상과 연관된 특정 구간의 종점에서 적분기(130)의 출력(V3)이 제로에 해당하도록 홀 소자(110)의 출력을 제어할 수 있다. 여기에서, 특정 구간은 제1 및 제2 구간들의 합에 해당한다. 제1 및 제2 구간들은 반드시 이에 한정되는 것은 아니나, 각각 네 개의 구간들을 포함할 수 있다. 이하, 바이어스 전류(IDD)의 방향은 제1-1 구간 및 제2-4 구간에서 0도에 해당하고, 제1-2 구간 및 제2-3 구간에서 90도에 해당하며, 제1-3 구간 및 제2-2 구간에서 180도에 해당하고, 제1-4 구간 및 제2-1 구간에서 270도에 해당하는 것으로 가정한다. 이와 같이 홀 소자의 제어 주기는 제1 및 제2 구간들의 합에 해당할 수 있다. 예를 들어, 제1-1 구간과 제2-4 구간, 제1-2 구간과 제2-3 구간, 제1-3 구간과 제2-2 구간 및 제1-4 구간과 제2-1 구간이 같은 출력 위상에 해당할 수 있다.
이하, 잔여 오프셋 전압이 발생하는 과정과 잔여 오프셋 전압이 제거되는 과정에 대해 자세히 기술한다.
도 3은 선행기술에 대한 홀 소자의 출력 위상 변화에 따른 홀 소자의 오프셋 전압 변화를 나타내는 파형도이다.
도 3에서, 홀 소자의 출력 위상은 0도, 90도, 270도, 180도의 순서로 변경될 수 있다. 즉, 홀 소자의 출력 위상은 한 제어 주기 동안 4번 변경될 수 있다. 선행 기술에 의한 제1 홀 오프셋 전압(VOH1)은 감소 시간(Falling Time, TF) 및 증가 시간(Rising Time, TR)을 가질 수 있다. 선행 기술에 의한 제2 홀 오프셋 전압(VOH2)의 증가 시간 및 감소 시간은 서로 동일(310, 320)하여, 증가 시간 손실량(Rising Time Loss) 및 감소 시간 손실량(Falling Time Loss)이 동일할 수 있다. 따라서, 도 3의 경우 잔여 오프셋 전압이 발생하지 않는다. 하지만, 도 3의 경우 증폭기의 출력 중 증폭기 오프셋 전압은 비대칭적으로 적분되어, 적분기의 출력 중 증폭기 오프셋 전압이 제거되지 않는 문제점이 있다.
도 4는 도 3과 홀 소자의 출력 위상 변경 순서를 달리한 홀 소자의 오프셋 전압 변화를 나타내는 파형도이다.
도 4에서, 홀 소자의 출력 위상은 한 주기 동안 0도, 90도, 180도, 270도의 순서로 4번 변경될 수 있다. 선행 기술에 의한 제1 홀 오프셋 전압 (VOH1)은 감소 시간(TF) 및 증가 시간(TR)을 가질 수 있다.
홀 소자의 출력 위상이 0도에서 90도로 변경되면 제1 홀 오프셋 전압(VOH1)의 위상이 180도 변경되어 제1 홀 오프셋 전압(VOH1)이 감소할 수 있고(Downward Phase Shift), 홀 소자의 출력 위상이 180도에서 270도로 변경되면 제1 홀 오프셋 전압(VOH1)의 위상이 180도 변경되어 제1 홀 오프셋 전압(VOH1)이 증가할 수 있다. 제1 홀 오프셋 전압(VOH1)의 위상이 변경되는 경우, 위상 변경 시간이 발생할 수 있다. 여기에서, 제1 홀 오프셋 전압(VOH1)의 위상이 변경되고 진폭이 감소하는 경우(Downward Phase Shift), 위상 변경 시간은 감소 시간(TF)에 해당할 수 있고, 제1 홀 오프셋 전압(VOH1)의 위상이 변경되고 진폭이 증가하는 경우(Upward Phase Shift), 위상 변경 시간은 증가 시간(TR)에 해당할 수 있다.
선행 기술에 의한 제2 홀 오프셋 전압(VOH2)은 증가 시간 없이 감소 시간(410, 420)만 발생하여, 감소 시간 손실량만 발생할 수 있다. 따라서, 도 4의 경우 고유 오프셋 전압은 제거되지만, 잔여 오프셋 전압이 발생할 수 있다. 즉, 잔여 오프셋 전압은 선행기술에 의한 적분기에서 점점 더 증가할 수 있다.
도 5는 도 1에 있는 홀 소자의 출력 위상 변화에 따른 홀 소자의 오프셋 전압 변화를 나타내는 파형도이다.
도 5에서, 증폭기의 출력(V1)은 제1 홀 오프셋 전압을 포함하고, 증폭기 출력 제어부의 출력(V2)은 제2 홀 오프셋 전압을 포함할 수 있다.홀 소자(110)의 출력 위상이 0도 일 때, 증폭기의 출력(V1) 및 증폭기 출력 제어부의 출력(V2)은 다음과 같다.
V1 = VH + VOH1 + VOA, V2 = VH + VOH2 + VOA
증폭기 출력(V1) 중 홀 소자(110)의 오프셋 전압(VOH)은 제1 홀 오프셋 전압(VOH1)으로 가정하고, 증폭기 출력 제어부(140)의 출력(V2) 중 홀 소자(110)의 오프셋 전압(VOH)은 제2 홀 오프셋 전압(VOH2)으로 가정한다. 즉, 증폭기(130)의 출력(V1)은 홀 소자(110)의 출력(VH), 제1 홀 오프셋 전압(VOH1) 및 증폭기(130)의 오프셋 전압(VOA)의 합에 해당할 수 있고, 증폭기 출력 제어부(140)의 출력(V2)은 홀 소자(110)의 출력(VH), 제2 홀 오프셋 전압(VOH2) 및 증폭기(130)의 오프셋 전압(VOA)의 합에 해당할 수 있다.
일 실시예에서, 바이어스 전류(IDD)의 방향이 0도인 경우(제1-1 구간, 제2-4 구간), 증폭기 출력 제어부(140)가 증폭기 출력의 위상을 그대로 유지하기 때문에, 제1 홀 오프셋 전압(VOH1)은 제2 홀 오프셋 전압(VOH2)과 동일할 수 있다(VOH1 = VOH2).
일 실시예에서, 바이어스 전류(IDD)의 방향이 90도인 경우(제1-2 구간, 제2-3 구간), 증폭기 출력 제어부(140)가 증폭기 출력의 위상을 그대로 유지하기 때문에, 제1 홀 오프셋 전압(VOH1)은 제2 홀 오프셋 전압(VOH2)과 동일할 수 있다(VOH1 = VOH2).
일 실시예에서, 바이어스 전류(IDD)의 방향이 180도인 경우(제1-3 구간, 제2-2 구간), 증폭기 출력 제어부(140)가 증폭기 출력의 위상을 180도 변환하기 때문에, 제1 홀 오프셋 전압(VOH1)의 위상과 제2 홀 오프셋 전압(VOH2)의 위상 차는 180도에 해당할 수 있다(VOH1 = -VOH2).
일 실시예에서, 바이어스 전류(IDD)의 방향이 270도인 경우(제1-4 구간, 제2-1 구간), 증폭기 출력 제어부(140)가 증폭기 출력의 위상을 180도 변환하기 때문에, 제1 홀 오프셋 전압(VOH1)의 위상과 제2 홀 오프셋 전압(VOH2)의 위상 차는 180도에 해당할 수 있다(VOH1 = -VOH2).
제2 홀 오프셋 전압(VOH2)은 제1-2 구간에서 감소 시간(510)이 발생하지만, 제2-2 구간에서 이와 동일한 증가 시간(530)이 발생할 수 있다. 즉, 제1-2 구간에서 발생한 잔여 오프셋 전압은 제2-2 구간에서 제거될 수 있다. 증가 시간 손실량(Rising Time Loss) 및 감소 시간 손실량(Falling Time Loss)이 동일하기 때문에, 잔여 오프셋 전압은 서로 상쇄될 수 있다.
또한, 제2 홀 오프셋 전압(VOH2)은 제1-4 구간에서 감소 시간(520)이 발생하지만, 제2-4 구간에서 이와 동일한 증가 시간(540)이 발생할 수 있다. 즉, 제1 구간의 감소 시간(510, 520)의 합이 제2 구간의 증가 시간(530, 540)의 합과 동일할 수 있다. 따라서, 제2 홀 오프셋 전압의 감소 시간(510, 520)과 증가 시간(530, 540)의 차가 제로가 되어, 잔여 오프셋 전압들이 상쇄될 수 있다. 결과적으로, 제2 홀 오프셋 전압(VOH2)은 홀 소자(110)의 한 제어 주기에 대한 적분기 출력(V3)에서 제거될 수 있다.
제2 증폭기 오프셋 전압(VOA2)은 제2 홀 오프셋 전압(VOH2)과 동일한 원리에 의하여 적분기 출력(V3)에서 제거될 수 있다. 즉, 제1 증폭기 오프셋 전압(VOA1) 및 제2 증폭기 오프셋 전압(VOA2)의 파형도 도 5에 도시된 제1 홀 오프셋 전압(VOH1) 및 제2 홀 오프셋 전압(VOH2)과 유사한 파형을 가질 수 있다. 따라서, 증폭기 출력 제어부(140)는 홀 소자(110)의 출력을 기초로 제1 증폭기 오프셋 전압(VOA1)의 극성을 제어할 수 있고, 증가 시간(TR)과 감소 시간(TF)의 합을 서로 같게 하여 제2 증폭기 오프셋 전압(VOA2)에서 발생하는 잔류 오프셋 전압을 제거할 수 있다.
홀 소자(110)의 제어 주기의 각 구간에 대한 출력 위상, 증폭기의 출력(V1), 증폭기 출력 제어부의 출력(V2) 및 적분기의 출력(V3)은 표 3과 같이 정리될 수 있다.
구간 출력 위상 V1 V2 V3
1-1 0도 VH + VOH1 + VOA1 V1 = VH + VOH2 + VOA2 VH + VOH3 + VOA3
1-2 90도 VH - VOH1 + VOA1 V1 = VH - VOH2 + VOA2 VH - VOH3 + VOA3
1-3 180도 -VH - VOH1 + VOA1 -V1 = VH + VOH2 - VOA2 VH + VOH3 - VOA3
1-4 270도 - VH + VOH1 + VOA1 -V1 = VH - VOH2 - VOA2 VH - VOH3 - VOA3
2-1 270도 1-4 구간과 동일 1-4 구간과 동일 1-4 구간과 동일
2-2 180도 1-3 구간과 동일 1-3 구간과 동일 1-3 구간과 동일
2-3 90도 1-2 구간과 동일 1-2 구간과 동일 1-2 구간과 동일
2-4 0도 1-1 구간과 동일 1-1 구간과 동일 1-1 구간과 동일
일 실시예에서, 적분기(150)의 출력(V3)은 증폭기 출력 제어부(140)의 출력(V2)의 적분 값에 해당할 수 있다. 예를 들어, 제1 또는 제2 홀 오프셋 전압 오프셋 전압(VOH1, VOH2)의 진폭 범위를 -1에서부터 1까지로 가정하는 경우, 적분기(150)의 출력(V3)은 특정 구간의 종점(또는, 제2 구간의 종점)에서 제로에 해당할 수 있다. 따라서, 자기 검출 장치(100)는 특정 구간의 종점에서 적분기(150)의 출력(V3)이 제로에 해당하도록 홀 소자(110)의 출력(또는, 바이어스 전류(IDD)의 방향)을 제어하여, 고유 오프셋 전압의 제거 과정에서 발생하는 잔여 오프셋 전압을 감소시킬 수 있다.
일 실시예에서, 증폭기 출력 제어부(140)는 특정 구간에서 증폭기(130)의 증가 시간 손실량(Rising Time Loss) 및 감소 시간 손실량(Falling Time Loss)이 동일하도록 홀 소자(110)의 출력을 제어할 수 있다. 여기에서, 증가 시간 손실량은 제1 홀 오프셋 전압(VOH1)이 증가하는 시간(TR) 동안의 전력 손실을 의미하고, 감소 시간 손실량은 제1 홀 오프셋 전압(VOH1)이 감소하는 시간(TF) 동안의 전력 손실을 의미한다. 증폭기 출력 제어부(140)는 제1 홀 오프셋 전압(VOH1)의 증가 시간(TR)을 제2 홀 오프셋 전압(VOH2)의 감소 시간(320) 또는 증가 시간(340)과 동일하게 하고, 제1 홀 오프셋 전압(VOH1)의 감소 시간(TF)을 제2 홀 오프셋 전압(VOH2)의 감소 시간(310) 또는 증가 시간(330)과 동일하게 할 수 있다. 따라서, 증폭기 출력 제어부(140)는 증가 시간 손실량 및 감소 시간 손실량을 동일하게 하여 증폭기(130)의 잔여 오프셋 전압을 제거할 수 있다.
도 6은, 도 1에 있는 적분기(150)의 출력을 나타내는 파형도이다.
도 6a에서, 누설 적분기(Leaky Integrator)의 출력(V3) 중 홀 소자(110)의 오프셋 전압(VOH)은 누설 적분기의 제3 홀 오프셋 전압(VOH3L)으로 가정하고, 이상 적분기(Ideal Integrator)의 출력(V3) 중 홀 소자(110)의 오프셋 전압(VOH)은 이상 적분기의 제3 홀 오프셋 전압(VOH3I)으로 가정한다. 여기에서, 누설 적분기는 자기 검출 장치(100)에 포함되는 적분기(150)에 해당할 수 있다.
일 실시예에서, 누설 적분기의 제3 홀 오프셋 전압(VOH3L)과 이상 적분기의 제3 홀 오프셋 전압(VOH3I)의 차는 일종의 오차에 해당할 수 있고, 오차가 클수록 누설 적분기의 성능이 이상 적분기의 성능과 차이가 날 수 있다. 자기 검출 장치(100)는 누설 적분기와 이상 적분기에 의한 오차를 제로와 유사하게 출력할 수 있다.
도 6에서, X 축은 위상 구간을 의미하고, 홀 소자(110)의 제어 주기 중 각각의 구간에 해당할 수 있다. 제3 홀 오프셋 전압(VOH3)은 이전 구간에서의 제2 홀 오프셋 전압들(VOH2)을 적분한 값에 해당하고, 제3 증폭기 오프셋 전압(VOA3)은 이전 구간에서의 제2 증폭기 오프셋 전압들(VOA2)을 적분한 값에 해당할 수 있다.
제2 홀 오프셋 전압들(VOH2) 및 제3 홀 오프셋 전압(VOH3)은 각각의 구간에서 표 4와 같이 정리될 수 있다.
구간 1-1 1-2 1-3 1-4 2-1 2-2 2-3 2-4
VOH2 1 -1 1 -1 -1 1 -1 1
VOH3 1 0 1 0 -1 0 -1 0
표 4에서, 제3 홀 오프셋 전압(VOH3)은 도 4a의 누설 적분기의 제3 홀 오프셋 전압(VOH3L)에 해당할 수 있다. 여기에서, 제2 홀 오프셋 전압(VOH2)의 진폭은 1 또는 -1로 가정한다. 즉, 홀 소자(110)의 제어 주기의 종점이 2-4 구간에 해당하는 경우, 제3 홀 오프셋 전압(VOH3)은 제로가 될 수 있다. 따라서, 자기 검출 장치(100)는 적분기의 출력(V3)에 나타나는 홀 소자(110)의 잔여 오프셋 전압을 제거할 수 있다.
도 6a에서, 누설 적분기의 제3 홀 오프셋 전압(VOH3L) 및 이상 적분기의 제3 홀 오프셋 전압(VOH3I)의 파형은 한 제어 주기의 종점에서 제로에 가까운 값을 가질 수 있다. 즉, 자기 검출 장치(100)는 누설 적분기(150)를 사용하여 이상 적분기에 가까운 효과를 낼 수 있다.
도 6b에서, 누설 적분기의 출력(V3) 중 증폭기(130)의 오프셋 전압(VOA)은 누설 적분기의 제3 증폭기 오프셋 전압(VOA3L)으로 가정하고, 이상 적분기의 출력(V3) 중 증폭기(130)의 오프셋 전압(VOA)은 이상 적분기의 제3 증폭기 오프셋 전압(VOA3I)으로 가정한다. 누설 적분기의 제3 증폭기 오프셋 전압(VOA3L) 및 이상 적분기의 제3 증폭기 오프셋 전압의 파형은 한 제어 주기의 종점에서 제로에 가까운 값을 가질 수 있다. 즉, 자기 검출 장치(100)는 누설 적분기(150)를 사용하여 이상 적분기에 가까운 효과를 낼 수 있다.
제2 증폭기 오프셋 전압(VOA2) 및 제3 증폭기 오프셋 전압(VOA3)은 각각의 구간에서 표 5와 같이 정리될 수 있다.
구간 1-1 1-2 1-3 1-4 2-1 2-2 2-3 2-4
VOA2 1 1 -1 -1 -1 -1 1 1
VOA3 1 2 1 0 -1 -2 -1 0
표 5에서, 제3 증폭기 오프셋 전압(VOA3)은 도 4b의 누설 적분기의 제3 증폭기 오프셋 전압(VOA3L)에 해당할 수 있다. 여기에서, 제2 증폭기 오프셋 전압(VOA2)의 진폭은 1 또는 -1로 가정한다. 즉, 홀 소자(110)의 제어 주기의 종점이 2-4 구간에 해당하는 경우, 제3 증폭기 오프셋 전압(VOA3)은 제로가 될 수 있다. 따라서, 자기 검출 장치(100)는 적분기의 출력(V3)에 나타나는 홀 소자(110)의 잔여 오프셋 전압을 제거하여, 초기 오프셋 전압의 절대값을 감소시키고, 초기 오프셋 전압을 용이하게 보정할 수 있다.
도 7은 선행기술에 의한 자기 검출 장치의 오프셋 전압에 대한 적분기의 출력을 나타내는 파형도이다. 여기에서, 도 7은 본 발명의 특징과 다른 방식으로 제어된 출력 위상 변화에 의하여 발생되는 오프셋 전압을 나타낼 수 있다. 도 7은 도 3 및 도 4에 개시된 출력 위상 제어 방식에 의한 적분기 출력에 해당할 수 있다. 즉, 도 7은 출력 위상 제어 주기의 반 주기를 기점으로 비대칭을 이루는 출력 위상에 의한 적분기 출력에 해당할 수 있다. 출력 위상 제어 주기의 한 주기 내에서 증폭기의 출력이 제로 전압을 기준으로 비대칭인 경우, 적분기의 출력 중 증폭기 오프셋 전압은 제로 전압을 기준으로 비대칭으로 출력될 수 있다. 도 7a에서, 적분기의 출력 중 홀 소자의 잔여 오프셋 전압은 대부분 제거될 수 있다. 하지만, 도 7b에서, 적분기의 출력 중 증폭기의 잔여 오프셋 전압은 거의 제거되지 않는다. 예를 들어, 홀 소자의 출력 위상을 한 주기 동안 0도, 90도, 180도, 270도의 순서로 4번 변경하는 경우, 증폭기 오프셋 전압이 비대칭이 되어 적분 값이 음의 값으로 점점 커진다. 따라서, 누설 적분기에 의한 증폭기 오프셋 전압과 이상 적분기에 의한 증폭기 오프셋 전압의 차가 점점 증가할 수 있다.
일 실시예에서, 누설 적분기의 출력은 다음과 같다.
Figure 112015057820136-pat00001
여기에서, V3[n+1]은 다음 주기의 적분기 출력, V3[n]은 현재 주기의 적분기 출력에 해당하고, P는 누설 적분기 상수, g는 입력 게인, V2는 적분기의 입력, sgn(V3[n])은 현재 주기의 1비트 아날로그-디지털 변환기의 출력에 해당할 수 있다. 일 실시예에서, 적분기(150)가 이상 적분기로 구현되는 경우, 누설 적분기 상수(P)는 입력 게인(g)과 동일하고, 1에 해당할 수 있다(P = g = 1).
일 실시예에서, V3[n+1] 및 V2[n]에 대한 수식을 정리하면 다음과 같다.
Figure 112015057820136-pat00002
일 실시예에서, 도 6은 V3[n]의 수식에 의하여 도시될 수 있다.
도 8은 도 1에 있는 자기 검출 장치에서 수행되는 홀 소자 제어 방법을 설명하는 순서도이다.
홀 소자(110)는 복수의 단자들을 포함하고, 자기장을 기초로 기전력을 발생시킬 수 있다(단계 S810).
홀 출력 제어부(120)는 홀 소자(110)의 제어 주기의 반 주기를 기점으로 제1 구간에서의 출력 위상 변경 순서가 제2 구간에서의 출력 위상 변경 순서와 서로 대칭이 되도록 홀 소자(110)의 출력을 제어할 수 있다(단계 S820).
증폭기(130)는 출력 단자들과 연결되어 홀 소자(110)의 출력을 증폭할 수 있다(단계 S830).
증폭기 출력 제어부(140)는 홀 소자의 출력을 기초로 증폭기의 출력 극성을 제어할 수 있다(단계 S840).
따라서, 자기 검출 장치(100)는 홀 소자(110)의 출력 위상을 변경시켜 홀 소자(110) 및 증폭기(130)의 오프셋 전압을 제거하고 아날로그-디지털 변환기의 성능을 향상시킬 수 있다. 자기 검출 장치(100)는 아날로그-디지털 변환기의 성능을 향상시켜, 센서의 정밀도를 증가시키고 변환기의 전류 소비를 감소시킬 수 있다. 또한, 자기 검출 장치(100)는 제1 구간에서의 출력 위상 변경 순서가 제2 구간에서의 출력 위상 변경 순서의 역순에 해당하도록 홀 소자의 출력을 제어할 수 있고, 특정 구간에서 증폭기의 증가 시간 손실량 및 감소 시간 손실량을 동일하게 하여 증폭기의 오프셋 전압을 제거할 수 있다.
상기에서는 본 출원의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 통상의 기술자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 자기 검출 장치
110: 홀 소자
120: 홀 출력 제어부
130: 증폭기
140: 증폭기 출력 제어부
150: 적분기
160: 아날로그-디지털 변환기

Claims (12)

  1. 복수의 단자들을 포함하며, 자기장을 기초로 기전력을 발생시키는 홀 소자;
    상기 홀 소자의 출력을 제1 출력 위상 변경순서를 가지는 제1 구간과 제2 출력 위상 변경순서를 가지는 제2 구간을 포함하는 하나의 제어 주기로 제어하는 홀 출력 제어부;
    상기 홀 소자의 출력 단자들과 연결되어 상기 홀 소자의 출력을 증폭하는 증폭기;
    상기 홀 소자의 출력을 기초로 상기 증폭기의 출력 극성을 제어하는 증폭기 출력 제어부; 및
    상기 증폭기 출력 제어부의 출력을 적분하는 적분기를 포함하며,
    상기 하나의 제어 주기에서 반 주기를 기점으로 상기 제2 구간에서의 상기 제2 출력 위상 변경 순서와 상기 제1 구간에서의 상기 제1 출력 위상 변경 순서가 서로 대칭이 되는 것을 특징으로 하는 자기 검출 장치.
  2. 제1항에 있어서, 상기 홀 출력 제어부는
    상기 홀 소자의 제어 주기 중 제1 구간에서의 출력 위상 변경 순서가 상기 제어 주기 중 제2 구간에서의 출력 위상 변경 순서의 역순에 해당하도록 상기 홀 소자의 출력을 제어하는 것을 특징으로 하는 자기 검출 장치.
  3. 제1항에 있어서, 상기 홀 소자의 제어 주기는
    상기 홀 소자의 출력 위상이 8번 변경되는 구간에 해당하는 것을 특징으로 하는 자기 검출 장치.
  4. 제1항에 있어서, 상기 홀 출력 제어부는
    상기 제1 구간 동안 상기 홀 소자의 출력 위상을 4번 변경하고, 상기 제2 구간 동안 상기 제1 구간의 출력 위상 변경 순서의 역순으로 상기 홀 소자의 출력 위상을 4번 변경하는 것을 특징으로 하는 자기 검출 장치.
  5. 제1항에 있어서, 상기 홀 출력 제어부는
    상기 제1 구간 동안 상기 홀 소자의 출력 위상을 0도, 90도, 180도, 270도의 순서로 변경하고, 상기 제2 구간 동안 상기 홀 소자의 출력 위상을 270도, 180도, 90도, 0도의 순서로 변경하는 것을 특징으로 하는 자기 검출 장치.
  6. 제1항에 있어서, 상기 홀 출력 제어부는
    상기 홀 소자의 복수의 단자들 중 두 개의 출력 단자들을 선택하여, 상기 홀 소자의 출력 위상을 변경시키는 것을 특징으로 하는 자기 검출 장치.
  7. 제1항에 있어서, 상기 홀 출력 제어부는
    상기 홀 소자의 제어 주기에서 상기 증폭기 출력 제어부의 출력에 대한 증가 시간 손실량 및 감소 시간 손실량이 동일하도록 상기 홀 소자의 출력을 제어하는 것을 특징으로 하는 자기 검출 장치.
  8. 제7항에 있어서, 상기 홀 출력 제어부는
    상기 증가 시간 손실량 및 상기 감소 시간 손실량을 동일하게 하여 상기 증폭기의 잔여 오프셋 전압을 제거하는 것을 특징으로 하는 자기 검출 장치.
  9. 복수의 단자들을 포함하며, 자기장을 기초로 기전력을 발생시키는 홀 소자;
    상기 복수의 단자들 중 두 개의 출력 단자들을 선택하여, 상기 홀 소자의 출력 위상을 제어하는 홀 출력 제어부;
    상기 출력 단자들과 연결되어 상기 홀 소자의 출력을 증폭하는 증폭기;
    상기 홀 소자의 출력을 기초로 상기 증폭기의 출력 극성을 제어하는 증폭기 출력 제어부; 및
    상기 증폭기 출력 제어부의 출력을 적분하는 적분기를 포함하고,
    상기 홀 출력 제어부는 상기 증폭기 출력 제어부의 출력에 대한 증가 시간 손실량과 감소 시간 손실량이 동일하도록 상기 홀 소자의 출력을 제어하는 것을 특징으로 하는 자기 검출 장치.
  10. 제9항에 있어서, 상기 홀 출력 제어부는
    상기 홀 소자의 한 제어 주기 동안 상기 홀 소자의 출력 위상을 8번 변경하는 것을 특징으로 하는 자기 검출 장치.
  11. 제9항에 있어서, 상기 홀 출력 제어부는
    상기 홀 소자의 제어 주기 중 제1 구간 동안 상기 홀 소자의 출력 위상을 4번 변경하고, 상기 제어 주기 중 제2 구간 동안 상기 제1 구간의 출력 위상 변경 순서의 역순으로 상기 홀 소자의 출력 위상을 4번 변경하는 것을 특징으로 하는 자기 검출 장치.
  12. 제11항에 있어서, 상기 홀 출력 제어부는
    상기 제1 구간 동안 상기 홀 소자의 출력 위상을 0도, 90도, 180도, 270도의 순서로 변경하고, 상기 제2 구간 동안 상기 홀 소자의 출력 위상을 270도, 180도, 90도, 0도의 순서로 변경하는 것을 특징으로 하는 자기 검출 장치.


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