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KR102136176B1 - 금속 게이트의 절단 방법 및 그 금속 게이트가 형성된 구조물 - Google Patents

금속 게이트의 절단 방법 및 그 금속 게이트가 형성된 구조물 Download PDF

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KR102136176B1
KR102136176B1 KR1020180040426A KR20180040426A KR102136176B1 KR 102136176 B1 KR102136176 B1 KR 102136176B1 KR 1020180040426 A KR1020180040426 A KR 1020180040426A KR 20180040426 A KR20180040426 A KR 20180040426A KR 102136176 B1 KR102136176 B1 KR 102136176B1
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gate stack
dielectric
hard mask
gate
forming
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츠-시우 페링
카이-치에 양
지-창 린
텅-춘 차이
웨이-하오 우
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

방법은 게이트 유전체 및 상기 게이트 유전체 위의 금속 게이트 전극을 포함하는 게이트 스택을 형성하는 단계를 포함한다. 층간 유전체는 게이트 스택의 대향 측부 상에 형성된다. 게이트 스택 및 층간 유전체는 평탄화된다. 이 방법은 층간 유전체의 적어도 일부가 노출된 상태로 상기 게이트 스택 상에 억제제 막을 형성하는 단계와, 상기 억제제 막이 유전체 하드 마스크가 상기 억제제 막 위에 형성되는 것을 방지하는 상태로 상기 층간 유전체 상에 유전체 하드 마스크를 선택적으로 퇴적하는 단계와, 및 상기 유전체 하드 마스크가 대응하는 에칭 마스크의 일부로서 기능하는 상태로 상기 게이트 스택의 일부를 제거하도록 에칭하는 단계를 더 포함한다.

Description

금속 게이트의 절단 방법 및 그 금속 게이트가 형성된 구조물{METHODS OF CUTTING METAL GATES AND STRUCTURES FORMED THEREOF}
우선권 주장 및 교차-참조
본 출원은 이하의 가출원된 미국 특허 출원 즉, 2017년 9월 29일자로 출원되고, 명칭이 “Methods of Cutting Metal Gates and Structures Formed Thereof”인 미국 출원 제62/565,660호의 이익을 주장하며, 이 출원은 참고로 여기에 통합된다.
금속-산화물-반도체(Metal-Oxide-Semiconductor; MOS) 디바이스는 집적 회로의 기본 빌딩 요소(building element)이다. 기존의 MOS 디바이스는 일반적으로 이온 주입 또는 열 확산과 같은 도핑 동작을 사용하여, p-형 또는 n-형 불순물로 도핑된 폴리실리콘을 갖는 게이트 전극을 포함한다. 게이트 전극의 일 함수(work function)는 실리콘의 밴드-에지(band-edge)까지 조정되었다. n-형 금속-산화물 반도체(n-type Metal-Oxide-Semiconductor; NMOS) 디바이스에 있어서, 일 함수는 실리콘의 전도 밴드(conduction band)에 가깝게 조정될 수도 있다. p-형 금속 산화물 반도체(PMOS) 디바이스에 있어서, 일 함수는 실리콘의 가전자대(valence band)에 가깝게 조정될 수도 있다. 적절한 불순물을 선택함으로써 폴리실리콘 게이트 전극의 일 함수를 조정할 수 있다.
폴리실리콘 게이트 전극을 갖는 MOS 디바이스는, 캐리어 공핍 효과(carrier depletion effect)를 나타내며, 이는 또한 폴리 공핍 효과(poly depletion effect)로도 지칭된다. 폴리 공핍 효과는 인가된 전기장이 게이트 유전체에 가까운 게이트 영역으로부터 캐리어를 제거하여 공핍 층을 형성할 때 발생한다. n-도핑된 폴리실리콘 층에서, 공핍 층은 이온화된 비이동(non-mobile) 도너 사이트를 포함하며, 여기서 p-도핑된 폴리실리콘 층에서, 공핍 층은 이온화된 비이동 억셉터 사이트를 포함한다. 공핍 효과는 유효한 게이트 유전체 두께를 증가시키며, 이는 반전 층이 반도체의 표면에서 생성되는 것을 더욱 어렵게 한다.
폴리 공핍 문제는 금속 게이트 전극 또는 금속 실리사이드 게이트 전극을 형성함으로써 해결될 수도 있으며, 여기서 NMOS 디바이스 및 PMOS 디바이스에 사용되는 금속 게이트는 또한 밴드-에지 일 함수를 가질 수도 있다. NMOS 디바이스 및 PMOS 디바이스는 일 함수에 관한 상이한 요건을 갖기 때문에, 이중 게이트 CMOS 디바이스가 사용된다.
금속 게이트 전극의 형성시에, 긴 더미 게이트의 일부가 서로로부터 분리되도록, 긴 더미 게이트가 먼저 형성되며, 그 후 이러한 긴 더미 게이트가 에칭된다. 그 후, 긴 더미 게이트의 에칭된 부분에 의해 남겨진 개구부에 유전체 재료가 채워진다. 그 후, 유전체 재료가 연마되어, 더미 게이트의 잔여 부분들 사이에 유전체 재료의 일부가 남겨진다. 그 후, 더미 게이트의 분리된 부분은 금속 게이트로 대체된다. 이 프로세스는 더미 게이트가 폴리실리콘으로 형성될 수도 있기 때문에, 절단-폴리 프로세스(cut-poly process)로 지칭될 수도 있다.
본 개시의 양태들은 첨부된 도면들과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 일정한 비율로 그려지지 않는 점에 주목해야 한다. 실제로, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수도 있다.
도 1 내지 도 18a 및 도 18b는 일부 실시형태에 따른 핀 전계-효과 트랜지스터(Fin Field-Effect Transistor; FinFET)의 형성에서의 중간 단계의 단면도 및 사시도를 도시한다.
도 19 내지 도 27a 및 27b는 일부 실시형태에 따른 FinFET의 형성에서의 중간 단계의 단면도 및 사시도를 도시한다.
도 28 내지 도 35는 일부 실시형태에 따른 FinFET의 형성에서의 중간 단계의 단면도 및 사시도를 도시한다.
도 35 내지 도 43a 및 도 43b는 일부 실시형태에 따른 FinFET의 형성에서의 중간 단계의 단면도 및 사시도를 도시한다.
도 44는 일부 실시형태에 따른 절단-금속-게이트 프로세스를 통해 형성된 격리 영역을 갖는 FinFET의 평면도이다.
도 45는 일부 실시형태에 따라 FinFET를 형성하는 프로세스의 흐름도를 도시한다.
다음의 개시는 발명의 상이한 피처(feature)를 구현하기 위한 많은 다른 실시형태들 또는 예들을 제공한다. 본 개시를 간소화하기 위해 구성요소 및 배열의 특정 일례가 이하에서 설명된다. 물론, 이들은 단지 예일 뿐이며, 제한적인 것으로 의도되지는 않는다. 예를 들어, 후속하는 설명에서 제2 피처 상에 또는 그 위에 제1 피처를 형성하는 것은, 제1 피처와 제2 피처가 직접 접촉하여 형성되는 실시형태들을 포함할 수도 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가의 피처가 형성될 수도 있는 실시형태들을 또한 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이러한 반복은 단순성 및 명료성을 위한 것이며, 이러한 반복 자체가, 논의되는 다양한 실시형태들 및/또는 구성 사이의 관계에 영향을 주지는 않는다.
또한,“아래(underlying)”,“아래쪽(below)”,“하부(lower)”,“위(overlying)”,“상부(upper)”등과 같은 공간적으로 상대적인 용어는, 도면에 도시된 하나의 요소 또는 피처에 대한 또 다른 요소(들) 또는 피처(들)의 관계를 논의하기 위해 설명의 편의상 본 명세서에 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 기타의 배향을 가짐), 본 명세서에서 사용된 공간적으로 상대적인 기술어(descrtiptor)는 그에 따라 유사하게 해석될 수도 있다.
트랜지스터 및 그 형성 방법은 다양한 예시적인 실시형태에 따라 제공된다. 트랜지스터를 형성하는 중간 단계가 일부 실시형태에 따라 도시된다. 일부 실시형태의 몇몇 변형예가 논의된다. 다양한 도면 및 예시적인 실시형태 전반에 걸쳐서, 동일한 참조 번호는 동일한 요소를 지정하는 데 사용된다. 도시된 예시적인 실시형태에서, 핀 전계-효과 트랜지스터(Fin Field-Effect Transistor; FinFET)의 형성은 본 개시의 개념을 설명하기 위한 예로서 사용된다. 또한, 본 개시의 실시형태를 채택하여 평면 트랜지스터가 형성될 수도 있다.
도 1 내지 도 27a 및 도 27b는 본 개시의 일부 실시형태에 따른 FinFET의 형성에서의 중간 단계의 사시도 및 단면도를 도시한다. 도 1 내지 도 27a 및 도 27b에 도시된 단계들은 또한 도 45에 도시된 프로세스 흐름(300)에 개략적으로 반영된다. 형성된 트랜지스터는 일부 예시적인 실시형태에 따라 p-형 트랜지스터(예를 들어, p-형 FinFET) 및 n-형 트랜지스터(예를 들어, n-형 FinFET)를 포함한다. 도 45에서 점선 박스로 표시된 단계들은 일부 실시형태에 따라 이들 단계가 수행되거나 생략될 수도 있음을 나타낸다.
도 1은 초기 구조물의 사시도를 도시한다. 초기 구조물은 기판(20)을 더 포함하는 웨이퍼(10)를 포함한다. 기판(20)은 반도체 기판일 수도 있으며, 상기 반도체 기판은 실리콘 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 재료로 형성된 기판일 수도 있다. 본 개시의 일부 실시형태에 따라, 기판(20)은 벌크 실리콘 기판 및 상기 벌크 실리콘 기판 위의 에피택시 실리콘 게르마늄(SiGe) 층 또는 게르마늄 층(내부에 실리콘이 존재하지 않음)을 포함한다. 기판(20)은 p-형 또는 n-형 불순물로 도핑될 수도 있다. 얕은 트렌치 격리(Shallow Trench Isolation: STI) 영역과 같은 격리 영역(22)은 기판(20) 내로 연장되도록 형성될 수도 있다. 인접한 STI 영역들(22) 사이의 기판(20)의 부분들은, 각각 디바이스 영역(100 및 200)에 있는 반도체 스트립(124 및 224)으로 지칭된다. 디바이스 영역(100)은 p-형 트랜지스터 영역이며, 여기서 p-형 FinFET와 같은 p-형 트랜지스터가 형성되게 된다. 디바이스 영역(200)은 n-형 트랜지스터 영역이며, 여기서 n-형 FinFET와 같은 n-형 트랜지스터가 형성되게 된다.
STI 영역(22)은 라이너 산화물(도시되지 않음)을 포함할 수도 있다. 라이너 산화물은 기판(20)의 표면 층의 열 산화를 통해 형성된 열 산화물로 형성될 수도 있다. 라이너 산화물은 또한, 예를 들어 원자 층 퇴적(Atomic Layer Deposition; ALD), 고밀도 플라즈마 화학적 기상 퇴적(High-Density Plasma Chemical Vapor Deposition; HDPCVD) 또는 화학적 기상 퇴적(Chemical Vapor Deposition; CVD)을 사용하여 형성되는 퇴적된 실리콘 산화물 층일 수도 있다. STI 영역(22)은 또한, 라이너 산화물 위의 유전체 재료를 포함할 수도 있으며, 상기 유전체 재료는 유동성 화학적 기상 퇴적(Folwable Chemical Vapor Deposition; FCVD), 스핀-온 코팅(spin-on coating) 등을 사용하여 형성될 수도 있다.
도 2를 참조하면, STI 영역(22)은 돌출 핀(124’ 및 224’)을 형성하기 위하여 반도체 스트립(124 및 224)의 상부 부분이 인접한 STI 영역(22)의 상부 표면(22A) 보다 높게 돌출되도록, 리세싱된다. 각각의 단계는 도 45에 도시된 프로세스 흐름에서의 단계 302로서 도시된다. 에칭은 건식 에칭 프로세스를 사용하여 수행될 수도 있으며, 여기서 NH3 및 NF3가 에칭 가스로서 사용된다. 에칭 프로세스 동안, 플라즈마가 생성될 수도 있다. 아르곤이 또한 포함될 수도 있다. 본 개시의 대안적인 실시형태에 따르면, STI 영역(22)의 리세싱은 습식 에칭 프로세스를 사용하여 수행된다. 에칭 화학물(chemical)은 예를 들어, 희석된 HF를 포함할 수도 있다.
전술한 예시적인 실시형태에서, 핀의 패턴을 규정하는 것은 임의의 적합한 방법에 의해 달성될 수도 있다. 예를 들어, 핀은 이중-패터닝(double-patterning) 또는 다중-패터닝(multi-patterning) 프로세스를 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수도 있다. 일반적으로, 이중-패터닝 또는 다중-패터닝 프로세스는, 포토리소그래피 및 자기-정렬 프로세스를 결합하여, 예를 들어 다른 방법으로 단일의, 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 생성되게 한다. 예를 들어, 일 실시형태에서, 희생 층이 기판 위에 형성되고, 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기-정렬 프로세스를 사용하여 패터닝된 희생 층 옆에 형성된다. 그 후, 희생 층이 제거되고, 이어서 나머지 스페이서, 또는 맨드렐이 핀을 패터닝하는데 사용될 수도 있다.
돌출 핀(124’, 224’)의 재료는 또한 기판(20)의 재료와는 상이한 재료로 대체될 수도 있다. 예를 들어, 돌출 핀(124)은, Si, SiP, SiC, SiPC로 형성되거나, 또는 InP, GaAs, AlAs, InAs, InAlAs, InGaAs 등과 같은 III-V족 화합물 반도체로 형성될 수도 있다. 돌출 핀(224’)은 Si, SiGe, SiGeB, Ge로 형성되거나, 또는 InSb, GaSb, InGaSb 등과 같은 III-V족 화합물 반도체로 형성될 수도 있다.
도 3a를 참조하면, 더미 게이트 스택(130 및 230)은 돌출 핀(124’ 및 224’)의 상부 표면들 및 측벽들 상에 각각 형성된다. 각각의 단계는 도 45에 도시된 프로세스 흐름에서의 단계 304로서 도시된다. 더미 게이트 스택(130)은, 게이트 유전체(132) 및 더미 게이트 유전체(132) 위에 있는 더미 게이트 전극(134)을 포함할 수도 있다. 더미 게이트 스택(230)은 게이트 유전체(232) 및 더미 게이트 유전체(232) 위에 있는 더미 게이트 전극(234)을 포함할 수도 있다. 더미 게이트 전극(134 및 234)은 예를 들어 폴리실리콘을 사용하여 형성될 수도 있으며, 다른 재료가 또한 사용될 수도 있다. 더미 게이트 스택(130 및 230)의 각각은 또한 하드 마스크 층(136 및 236)을 포함할 수도 있다. 하드 마스크 층(136 및 236)은 SiN, SiO, SiC, SiOC, SiON, SiCN, SiOCN, TiN, AlON, Al2O3 등으로 형성될 수도 있다. 하드 마스크 층(136 및 236)의 두께는 약 10 nm 내지 약 60 nm의 범위 내에 있을 수도 있다. 더미 게이트 스택(130 및 230)의 각각은 단일의 돌출 핀 또는 복수의 돌출 핀(124’및 224’)과 교차한다. 더미 게이트 스택(130, 230)은 또한 각각의 돌출 핀(124’및 224’)의 길이 방향에 수직인 길이 방향을 가질 수도 있다.
도 3b는 일부 실시형태에 따른 디바이스 영역(100 및 200)의 단면도를 도시한다. 단면도는 도 3a의 라인 C1-C1을 포함하는 수직면으로부터 얻어진 단면도와 도 3a의 라인 C2-C2를 포함하는 수직면으로부터 얻어진 단면도를 결합하고, STI 영역(22)은 도 3b의 디바이스 영역(100 및 200)을 분리한다. 돌출 핀(124’및 224’)은 개략적으로 도시된다. 또한, n-웰(well) 영역(108) 및 p-웰 영역(208)은 돌출 핀(124’및 224’) 내로 각각 연장되도록 형성된다. n-웰 영역(108) 및 p-웰 영역(208)은 또한 STI 영역(22) 보다 낮은 반도체 기판(20)의 벌크 부분 내로 연장될 수도 있다. 달리 명시하지 않는 한, (도 9b 및 도 15를 제외한) 후속 도면의 단면도는 또한 도 3a에 도시된 바와 같은 수직면과 동일한 면으로부터 얻어질 수도 있으며, 이러한 면은 각각 라인 C1-C1 및 C2-C2를 포함한다.
다음으로, 도 3a 및 도 3b에도 도시된 바와 같이, 게이트 스페이서(138 및 238)는 각각 더미 게이트 스택(130 및 230)의 측벽들에 형성된다. 한편, 돌출 핀(124’및 224’)의 측벽들 상에 핀 스페이서(도시되지 않음)가 또한 형성될 수도 있다. 본 개시의 일부 실시형태에 따르면, 게이트 스페이서(138 및 238)는 실리콘 산질화물(SiON), 실리콘 옥시-카보-니트라이드(silicon oxy-carbo-nitride; SiOCN), 실리콘 산화물(SiO2), 실리콘 옥시-카바이드(SiOC) 등과 같은 산소-함유 유전체로 형성된다. 후속하여 형성된 억제제 막의 형성 방법에 따라, 실리콘 질화물(SiN) 및/또는 실리콘 카바이드(SiC)와 같은 비산소 함유 재료가 또한 사용될 수도 있다. 게이트 스페이서(138 및 238)는 공극을 포함하거나, 또는 구멍(pore)을 포함하는 것으로서 형성될 수도 있으며, 단일-층 구조물 또는 복수의 유전체층을 포함하는 다층 구조물을 가질 수도 있다.
도 4a 및 도 4b는 각각 디바이스 영역(100 및 200)에서의 소스/드레인 영역(142 및 242)의 형성을 도시한다. 본 개시의 일부 실시형태에 따라, 에피택시 영역(140 및 240)이 클래딩 소스/드레인 영역을 형성하는 돌출 핀(124’및 224’)에 각각 성장된다. 각각의 단계는 도 45에 도시된 프로세스 흐름에 있어서 단계 306로서 도시된다. 에피택시 영역(140 및 240)은 에피택시가 진행함에 따라 인-시튜(in-situ) 도핑될 수 있는 p-형 불순물 및 n-형 불순물로 각각 도핑될 수도 있다. 본 개시의 일부 실시형태에 따르면, 에피택시 영역(140)은 Si, SiGe, SiGeB, Ge를 포함하거나, 또는 InSb, GaSb, InGaSb 등과 같은 III-V족 화합물 반도체를 포함한다. 에피택시 영역(240)은 Si, SiP, SiC, SiPC를 포함하거나, 또는 InP, GaAs, AlAs, InAs, InAlAs, InGaAs 등과 같은 III-V 화합물 반도체를 포함할 수도 있다. 에피 택시 영역(140, 240)의 두께는 약 3 nm 내지 약 30 nm의 범위 내에 있을 수도 있다.
에피택시 단계 후에, 에피택시 영역(140, 240) 및 돌출 핀(124’)에는, 소스 및 드레인 영역(142)을 형성하도록 p-형 불순물이 더 주입될 수도 있다. 에피택시 영역(240) 및 돌출 핀(224’)에는 소스 및 드레인 영역(242)을 형성하도록 n-형 불순물이 더 주입될 수도 있다. 본 개시의 대안적인 실시형태에 따르면, 예를 들어 에피택시 영역(140 및 240)이 각각 p-형 및 n-형 불순물로 인-시튜(in-situ) 도핑된 경우에, 주입 단계가 생략된다.
본 개시의 일부 실시형태에 따르면, 클래딩 소스/드레인 영역을 형성하는 대신에, 더미 게이트 스택(130/230) 및 게이트 스페이서(138/238)에 의해 덮이지 않은 돌출 핀(124’및 224’)의 일부를 에칭하기 위해 에칭 단계(이하, 소스/드레인 리세싱으로 지칭됨)가 수행된다. 에칭은 이방성일 수도 있고, 이에 따라 더미 게이트 스택(130 및 230) 및 게이트 스페이서(138 및 238) 바로 아래에 있는 핀(124’및 224’)의 일부는 보호되며 에칭되지는 않는다. 따라서, STI 영역(22) 사이에 리세스(도시되지 않음)가 형성된다. 그 후, 에피택시 소스/드레인 영역이 리세스로부터 성장된다.
도 4b는 또한 소스/드레인 실리사이드 영역(144 및 244)을 각각 개략적으로 도시하며, 이는 블랭킷 금속 층을 퇴적하고, 블랭킷 금속 층을 소스/드레인 영역(142 및 242)과 반응시키기 위한 어닐링을 수행하고, 미반응된 금속 층의 일부를 제거함으로써 형성될 수도 있다. 소스/드레인 실리사이드 영역(144 및 244)을 형성하기 위한 금속은, Ti, Co, Ni, NiCo, Pt, NiPt, Ir, PtIr, Er, Yb, Pd, Rh, Nb 등을 포함할 수도 있다. 대안적인 실시형태에 따르면, 소스/드레인 실리사이드 영역은 대체 금속 게이트의 형성 후에 형성되고, 도 5a 및 도 5b에 도시된 바와 같이 ILD(Inter-Layer Dielectric)(48) 및 CESL(46)을 관통하는 접촉 개구부를 통해 형성된다. 따라서, 도 4b에서, 소스/드레인 실리사이드 영역(144 및 244)은 이들이 이 시점에서 형성될 수 있거나 형성되지 않을 수도 있음을 나타내기 위해 점선을 사용하여 도시된다. 후속하는 도면에서, 소스/드레인 실리사이드 영역(144 및 244)은 도시되지 않는다.
그 후, 각각 사시도 및 단면도를 도시하는 도 5a 및 도 5b에 도시된 바와 같이, 접촉식 에칭 정지 층(CESL)(46) 및 층간 유전체(ILD)(48)가 형성된다. 각 단계는 도 45에 도시된 프로세스 흐름에서의 단계 308로서 도시된다. CESL(46)은 SiN, SiCN, SiOC, SiON, SiCN, SiOCN 등으로 형성될 수도 있다. 본 개시의 일부 실시형태에 따르면, CESL(46)은 그 내부에 산소를 포함하거나 포함하지 않을 수도 있다. CESL(46)은 예를 들어 ALD 또는 CVD와 같은 컨포멀(conformal) 퇴적 방법을 사용하여 형성될 수도 있다. ILD(48)는 예를 들어 FCVD, 스핀-온 코팅, CVD, 또는 다른 퇴적 방법을 사용하여 형성된 유전체 재료를 포함할 수도 있다. ILD(48)는 또한 산소-함유 유전체 재료로 형성될 수도 있으며, 이는 TEOS(Tetra Ethyl Ortho Silicate) 산화물, PECVD(Plasma-Enhanced CVD) 산화물(SiO2), 포스포-실리케이트 유리(Phospho-Silicate Glass; PSG), 보로-실리케이트 유리(Boro-Silicate Glass; BSG), 붕소-도핑된 포스포-실리케이트 유리(Boron-Doped Phospho-Silicate Glass; BPSG) 등과 같은 실리콘-산화물(SiO) 계 또는 실리콘-옥시카바이드(SiOC) 계일 수도 있다. CMP(Chemical Mechanical Polish) 또는 기계적 연마와 같은 평탄화 단계가, ILD(48), 더미 게이트 스택(130 및 230), 및 게이트 스페이서(138 및 238)의 상부 표면을 서로 동일 높이로 만들도록 수행될 수도 있다.
다음으로, 도 6에 도시된 바와 같이, 하드 마스크 층(136 및 236), 더미 게이트 전극(134 및 234), 및 더미 게이트 유전체(132 및 232)를 포함하는 더미 게이트 스택(130 및 230)이 제거되어, 개구부(150 및 250)를 각각 형성한다. 각각의 단계는 도 45에 도시된 프로세스 흐름에서의 단계 310로서 도시된다. 돌출 핀(124’및 224’)의 표면이 노출된다. 도 6은 돌출 핀(124’및 224’)의 상부 표면의 노출을 도시한다. 돌출 핀(124’및 224’)의 측벽 표면은 또한 개구부(150, 250)에 노출된다. 다음으로, 자연(native) 산화물을 제거하기 위하여 돌출 핀(124’및 224’)의 표면을 세정하도록 세정 단계가 수행된다. 세정은 예를 들어 희석된 HF 용액을 사용하여 수행될 수도 있다.
도 7은 대체 게이트를 형성하기 위한 복수의 층을 도시한다. 각각의 단계는 도 45에 도시된 프로세스 흐름에서의 단계 312로서 도시된다. SiO2와 같은 실리콘 산화물을 포함하는 계면 층(Interfacial Layer; IL)(54)이 형성된다. 본 개시의 일부 실시형태에 따르면, IL(54)은 NH4OH와 H2O2(및/또는 H2O)의 혼합물, HCl과 H2O2(및/또는 H2O)의 혼합물, H2SO4와 H2O2의 혼합물 등에서 웨이퍼(10)를 처리함으로써 형성된 화학적 산화물 층이다. 화학적 처리를 통해, 돌출 핀(124’및 224’)의 표면 재료가 화학 용액과의 반응으로 인해, 돌출 핀(124’및 224’)의 표면 상에 실리콘 산화물이 형성된다. IL(54)의 두께는 약 0.2 nm 내지 약 2nm의 범위 내에 있을 수도 있다. 본 개시의 일부 실시형태에 따라, 화학 용액을 사용하는 처리는 하이-k 게이트 유전체의 후속 형성과 함께 엑스-시튜(ex-situ)로 수행된다.
다음으로, 하이-k 게이트 유전체(56)가 형성된다. 본 개시의 일부 실시형태에 따르면, 하이-k 게이트 재료(56)는 HfO2, ZrO2, HfZrOx, HfSiOx, HfSiON, ZrSiOx, HfZrSiOx, Al2O3, HfAlOx, HfAlN, ZrAlOx, La2O3, TiO2, Yb2O3 등과 같은 등의 하이-k 유전체 재료를 포함한다. 하이-k 게이트 유전체(56)는 단일 층 또는 하나 층보다 많은 층을 포함하는 복합 층일 수도 있다. 일부 예시적인 실시형태에 따라, 형성은 HfCl4 및 O3를 포함하는 프로세스 가스를 사용하여 수행된다.
적층된 층(58 및 60)이 퇴적된다. 적층된 층(58 및 60)의 각각은 복수의 서브-층을 포함할 수도 있다. 적층된 층(58 및 60) 내의 서브-층은 개별적으로 도시되지 않았지만, 서브-층은 서로 구별될 수도 있다. 퇴적은 적층된 층(58 및 60)(및 각각의 서브-층)의 수직 부분의 두께 및 수평 부분의 두께가 서로 실질적으로 동일하게 되도록, ALD 또는 CVD와 같은 컨포멀 퇴적 방법을 사용하여 수행될 수도 있다. 적층된 층(58 및 60)은 ILD(48) 위에 일부 부분을 포함한다.
적층된 층(58 및 60)의 각각은 확산 배리어 층 및 확산 배리어 층 위의 하나의 (또는 그 보다 많은) 일-함수 층을 포함할 수도 있다. 확산 배리어 층은 티타늄 질화물(TiN)로 형성될 수도 있으며, 이러한 티타늄 질화물(TiN)은 실리콘으로 도핑될 수도 있다(또는 도핑되지 않을 수도 있다). 일-함수 층은 각각의 게이트의 일-함수를 결정하고, 적어도 하나의 층, 또는 상이한 재료로 형성된 복수의 층을 포함한다. 일-함수 층의 재료는 각각의 FinFET이 n-형 FinFET 또는 p-형 FinFET인지 여부에 따라 선택된다. 예를 들어, 디바이스 영역(100)에 형성된 p-형 FinFET에 있어서, 적층된 층(58)의 일-함수 층은 Ti, Al, TiAl, TiAlN, Ta, TaN, TiAlC, TaAlCSi, TaAlC, TiSiN 등을 포함할 수도 있다. 층(58)의 예시적인 적층된 일-함수 층은, TaN 층, TaN 층 위의 TiN 층, 및 TiN 층 위의 TiAl 층을 포함한다. 디바이스 영역(200)에 형성된 n-형 FinFET에 있어서, 적층된 층(60)의 일-함수 층은 TiN, TaN, TiAl, W, Ta, Ni, Pt 등을 포함할 수도 있다. 층(60)의 예시적인 적층된 일-함수 층은 TaN 층 및 TaN 층 위의 TiAl 층을 포함한다. 일-함수 층(들)의 퇴적 이후에, 또 다른 TiN 층일 수도 있는 배리어 층이 형성되고, 이 층은 예시적인 실시형태에서 적층된 층(60)에 포함된다.
도 7에 도시된 예시적인 실시형태에서, 적층된 층의 형성 프로세스는, 적층된 층(60)이 적층된 층(58)과 중첩되는 부분을 가지도록, p-형 트랜지스터를 위한 일-함수 금속을 포함하는 적층된 층(58)을 블랭킷 퇴적하는 단계, 디바이스 영역(200)의 일부를 제거하기 위하여 적층된 층(58)을 패터닝하는 단계, 그리고 이어서, 적층된 층(60)을 블랭킷 퇴적하는 단계를 포함한다. 디바이스 영역(100)의 트랜지스터의 일-함수는 주로 적층된 층(58)에 의해 결정되며, 디바이스 영역(200)의 트랜지스터의 일-함수는 주로 적층된 층(60)에 의해 결정된다.
다음으로, 도 7에도 도시된 바와 같이, 텅스텐, 코발트, 구리, 루테늄, 알루미늄 등으로 형성될 수도 있는 금속 재료(62)가 퇴적된다. 금속 재료(62)는 잔여 개구부(150 및 250)(도 6 참조)를 완전히 채운다.
도 8에 도시된 후속 단계에서, ILD(48) 위의 층(58, 60, 62)의 부분들이 제거되도록, CMP 또는 기계적 연마와 같은 평탄화 단계가 수행된다. 그 결과, 층들(58, 60, 및 62)의 남겨진 부분을 포함하는 대체 금속 게이트 전극(166, 266)이 형성된다. 각각의 단계는 도 45에 도시된 프로세스 흐름에서의 단계 314로서 도시된다. 하부의 IL(54) 및 하이-k 게이트 유전체(56)와 결합된 대체 금속 게이트 전극(166 및 266)은, 각각 대체 게이트 스택(168 및 268)으로 지칭된다.
도 9는 게이트 스택(168 및 268)의 리세싱을 도시하며, 이는 게이트 전극(166 및 266) 및 하이-k 유전체 층(56)을 에칭함으로써 수행된다. 각각의 단계는 도 45에 도시된 프로세스 흐름에서의 단계 316으로서 도시된다. 이에 따라 리세스(70)가 형성된다. 본 개시의 일부 실시형태에 따르면, 리세스(70)는 약 0.5 ㎛ 내지 약 10 ㎛의 범위의 깊이를 갖는다.
도 10은 억제제 막(72)의 선택적 형성을 도시한다. 각각의 단계는 도 45에 도시된 프로세스 흐름에서의 단계 318로서 도시된다. 본 개시의 일부 실시형태에 따라, 억제제 막(72)은 선택적 퇴적을 통해 형성된다. 퇴적 방법은 플라즈마 강화 화학적 기상 퇴적(PECVD), 화학 기상 퇴적(CVD) 등을 포함할 수도 있다. 억제제 막(72)은 플라즈마-중합된 플루오로카본을 포함할 수도 있다. 플라즈마-중합된 플루오로카본은 탄소 및 불소를 포함한다. 일부 실시형태에 따라, 억제제 막을(72)을 형성하기 위한 전구체는, CF4 및 C4H8의 혼합물을 포함하고, 그 결과로 생성된 억제제 막(72)은 플라즈마를 사용하여 중합체로 형성된다. 억제제 막(72)의 탄소 퍼센티지는 약 30 % 내지 약 80 %의 범위 내에 있을 수도 있다. 게이트 스페이서(138 및 238), CESL(46), 및 ILD(48)의 재료가 게이트 스택(168 및 268)의 재료와 상이하기 때문에, 퇴적은 선택적이며, 억제제 막(72)은 게이트 스택(168 및 268)로부터 성장되며, ILD(48)로부터는 성장되지 않는다. 억제제 막(72)은 하이-k 유전체(56), 게이트 스페이서(138 및 238) 및 CESL(46) 상에 성장된 연장 부분을 갖거나 갖지 않을 수도 있다. 예를 들어, 게이트 스페이서(138 및 238)가 실리콘 산화물로 형성되고 CESL(46)이 실리콘 산화물 및/또는 실리콘 질화물로 형성되는 경우, 억제제 막(72)은 또한 게이트 스페이서(138 및 238) 및 CESL(46)에 성장된다. 점선(73)은 억제제 막(72)의 대응하는 연장 부분을 개략적으로 도시한다. 억제제 막(72)의 두께는 약 10 nm보다 클 수도 있으며, 약 10 nm 내지 약 100 nm의 범위 내에 있을 수도 있다. 억제제 막(72)의 상부 표면은, ILD(48)의 상부 표면보다 낮거나, 높이가 같거나, 또는 더 높을 수도 있다.
도 11은 유전체 하드 마스크(74)의 형성을 도시하며, 이러한 유전체 하드 마스크(74)는 억제 막(72)에 의해 보호되지 않는 노출된 표면 상에 선택적으로 성장된다. 각각의 단계는 도 45에 도시된 프로세스 흐름에서의 단계 320으로 도시된다. 본 개시의 일부 실시형태에 따르면, 유전체 하드 마스크(74)는 금속 산화물로 형성된다. 예를 들어, 유전체 하드 마스크(74)는 ZrO2, HfO2, Y2O3, HfZrOx, 하프늄 실리케이트(hafnium silicate; HfSiOx), 지르코늄 실리케이트(ZrSiOx), 이트륨 실리케이트(YSiOx), HfZrSiOx, Al2O3, HfAlOx, ZrAlOx, La2O3, 란타늄 실리케이트(LaSiOx), ZnO, TiO2, 또는 이들의 조합으로 형성될 수도 있다. 퇴적 방법은 원자 층 퇴적(Atomic Layer Deposition; ALD), PECVD, CVD 등을 포함할 수도 있다. 억제제 막(72)은 그 위의 유전체 하드 마스크(74)의 성장을 금지한다. 그러나, 유전체 하드 마스크(74)의 측면 성장으로 인해, 유전체 하드 마스크(74)는 점선으로 또한 도시된 억제제 막(72)의 에지와 약간 중복되는 일부 작은 에지 부분을 가질 수도 있다. 유전체 하드 마스크(74)는 예를 들어, 약 3 nm 내지 약 30 nm의 범위의 두께를 가질 수도 있다.
그 후, 도 12에 도시된 바와 같이, 억제제 막(72)이 본 개시의 일부 실시형태에 따라 제거된다. 각각의 단계는 도 45에 도시된 프로세스 흐름에서의 단계 322로서 도시된다. 대안적인 실시형태에 따르면, 억제제 막(72)은 이 단계에서 제거되지 않는다. 오히려, 억제제 막(72)은 도 16에 도시된 바와 같은 격리 층(82)이 퇴적되기 전에 제거된다. 또 다른 실시형태에 따르면, 억제제 막(72)은 제거되지 않고, 억제제 막(72)을 관통하는 게이트 접촉 플러그(86)(도 18a)와 함께 최종 구조물에 남겨질 것이다. 본 개시의 일부 실시형태에 따르면, 억제제 막(72)은 프로세스 가스로서 O2 또는 H2 및 N2의 혼합물을 사용하여 플라즈마 애싱을 통해 제거된다.
후속 단계들에서, 절단-금속-게이트 프로세스가 수행되어, 긴 금속 게이트(166 및 266)이 복수의 전기적으로 분리된 부분들로 절단되고, 각각이 하나 이상의 FinFET의 금속 게이트로서 사용될 수도 있다. 예를 들어, 도 13a는 도 12에서와 같이 각각 168 또는 268을 나타내는 2개의 게이트 스택(68)을 도시한다. 억제제 막(72)은 게이트 스택(68)과 중첩하여 형성된다. 유전체 하드 마스크(74)는 억제제 막(72)이 형성되는 영역을 제외하고는 도 13a의 모든 도시된 영역을 덮을 수도 있다. 2개의 돌출 핀(24’)(도 12에서 각각 124’또는 224’)은 게이트 스택(68)에 의해 교차된다. 에피택시 영역(40)(이는 도 12에서 140 또는 240일 수도 있음), 게이트 스페이서(38)(이는 도 12에서 138 또는 238일 수도 있음), 및 소스/드레인 영역(42)(이는 도 12에서 142 또는 242일 수도 있음)이 또한 도시된다. 본 개시의 일부 실시형태에 따라, 점선 영역(75) 내부의 게이트 스택(68)의 일부는 제거되어야 하고, 유전체 재료로 대체된다. 영역(75)의 좌측 및 우측 상의 게이트 스택(68)의 일부는 제거되지 않고, 영역(75)의 좌측 상에 FinFET(들)의 게이트 스택을 형성하고 영역(75)의 우측 상에 FinFET(들)의 게이트 스택을 형성할 것이다. 도 13b는 도 13a에 도시된 구조물의 사시도를 도시하며, 여기서 영역(75)이 도시되고, 영역(75) 내의 게이트 전극(68)의 일부는 후속하는 절단-금속-게이트 프로세스에서 제거될 것이다.
도 14는 이전 단계들에서 형성된 구조물 상에 하부 반사-방지 코팅(Bottom Anti-Reflective Coating; BARC)(77) 및 포토 레지스트(83)의 형성을 도시한다. 각각의 단계는 도 45에 도시된 프로세스 흐름에서의 단계 324로서 도시된다. 도 14에 도시된 단면도는 도 13a의 단일 평면으로부터 얻어지지 않는다는 것을 주목해야 한다. 오히려, 이는 도 13a의 몇몇 영역들로부터의 뷰들을 결합한다. 예를 들어, 도 14에서 A-A로 표시된 영역은, 도 13a에서의 라인 A-A를 포함하는 평면으로부터 획득될 수도 있고, 도 14에서의 B-B로 표시된 부분은 도 13a에서의 라인 B-B를 포함하는 평면으로부터 획득될 수도 있다. 또한, n-웰 영역(108) 및 p-웰 영역(208)이 영역 A-A에 나타나있는 것으로 도시되어 있지만, STI 영역(22)(이는 점선으로 도시됨)은 웰 영역을 가지는 것보다 영역 A-A에 있을 수도 있다. 또한, 도시된 바와 같이, 본 개시의 일부 실시형태에 따라 [영역(144 및/또는 244)를 나타내는] 에피택시 영역(40) 및 실리사이드 영역(44)이 영역(78) 내에 존재할 수도 있다. 대안적인 실시형태에 따르면, 에피택시 영역 및 실리사이드 영역은 영역(78) 내에 있을 수 없으며, CESL(46)은 STI 영역(22)과 접촉하도록 아래로 연장될 수도 있다. 도 14에 도시된 바와 같이 점선 영역(78) 및 점선 STI 영역(22)의 논의는 영역(A-A 및 B-B)을 결합하는 모든 후속적으로 도시된 도면에 적용할 수도 있고, 각각의 논의는 본 명세서에서는 반복되지 않는다 점에 주목해야 한다.
도 14에 도시된 바와 같이, 포토 레지스트(83)는 패터닝되어 개구부(79)를 형성한다. 도 13a 및 도 13b를 참조하면, 개구부(79)는 영역(75)과 동일한 위치에 있을 수도 있고 동일한 크기를 가지는 반면에, 영역(75)을 둘러싸는 영역은 포토 레지스트(83)에 의해 덮여있다.
다음으로, 개구부(79)에 노출된 게이트 스택(68)의 일부가 에칭되어, 게이트 스페이서(38) 사이에 연장되는 개구부(80)를 형성한다. 결과적인 구조물은 도 15에 도시된다. 각각의 단계는 도 45에 도시된 프로세스 흐름에서의 단계 326으로 도시되고, 각각의 프로세스는 절단-금속-게이트 프로세스로 지칭된다. 본 개시의 일부 실시형태에 따르면, 에칭은 염소-함유 또는 불소-함유 가스를 사용하는 건식 에칭을 포함하며, 이는 Cl2, NF3, SiCl4, BCl3, O2, N2, H2, Ar, 또는 이들 가스 중 일부의 혼합물을 포함할 수도 있다.
후속 단계에서, 포토 레지스트(83) 및 BARC(77)가 제거된다. 억제제 막(72)이 이 때에 게이트 스택(68) 위에 남아 있으면, 억제제 막(72)은 제거되거나, 또는 제거되지 않은 상태로 남겨질 수도 있다. 절단-금속-게이트 프로세스에서, 유전체 하드 마스크(74)는 아래에 있는 ILD(48)를 보호하여, 개구부가 ILD 내로 연장되지 않게 한다. 비교로서, 유전체 하드 마스크(74)가 형성되지 않으면, 개구부(81)는 ILD(48) 내로 역으로 연장될 수도 있다.
도 16을 참조하면, 격리 층(82)은 도 15에 도시된 바와 같이 개구부(80)를 채우도록 퇴적된다. 각각의 단계는 도 45에 도시된 프로세스 흐름에서의 단계 328로서 도시된다. 본 개시의 일부 실시형태에 따르면, 격리 층(82)은 SiO, SiN, SiC, SiCN, SiOC, SiON, SiOCN 등으로 형성된다. 퇴적 방법은 PECVD, ALD, CVD 등을 포함할 수도 있다. 격리 층(82)은 유전체 하드 마스크(74)의 상부 표면보다 더 높은 레벨로 퇴적된다.
도 17a를 참조하면, CMP(Chemical Mechanical Polish) 프로세스와 같은 평탄화 프로세스가 수행된다. 각각의 단계는 도 45에 도시된 프로세스 흐름에서의 단계 330으로서 도시된다. CMP에 사용되는 슬러리는 실리카 또는 세리아를 포함하거나, 또는 알루미나-연마재-기반의 슬러리일 수도 있다. 유전체 하드 마스크(74)는 CMP 정지 층으로서 사용된다. 결과적인 구조물은 격리 영역(82A) 및 게이트 하드 마스크(82B)를 포함한다. 도 44는 격리 영역(82A)이 어떻게 게이트 스택을 더 작은 부분으로 분리시키는지를 도시하는 평면도를 도시한다.
도 17a를 다시 참조하면, 유전체 하드 마스크(74)는 격리 영역(82A)의 대향 측부 상의 대체 게이트 스택(68)의 일부를 덮을 수도 있다. 유전체 하드 마스크(74)는 게이트 스페이서(38) 상에 연장되거나 연장되지 않을 수도 있고, CESL(도 44에는 도시되지 않음) 상에 연장되거나 연장되지 않을 수도 있다. 게이트 하드 마스크(82B)는 게이트 스페이서(38) 사이로 연장되고, 약 20 ㎚ 내지 약 200 ㎚의 범위의 두께를 가질 수도 있다.
도 18a는 일부 실시형태에 따른 금속간 유전체(Inter-Metal Dielectric; IMD)(84) 및 접촉 플러그(86)의 형성을 도시한다. 각각의 단계는 도 45에 도시된 프로세스 흐름에서의 단계 332로서 도시된다. IMD(84)는 약 10 nm 내지 약 50 nm의 범위의 두께를 가질 수도 있고, SiO, SiN, SiC, SiCN, SiOC, SiON, 또는 SiOCN으로 형성될 수도 있다. 접촉 플러그(86)는 게이트 접촉 플러그(86A)와 소스/드레인 접촉 플러그(86B)를 포함한다. 접촉 플러그(86)는 W, Co, Ru, 또는 Cu로 형성될 수도 있고, 티타늄 질화물, 티타늄 질화물 등으로 형성된 도전성 배리어 층을 포함하거나 포함하지 않을 수도 있다. 억제제 막(72)이 이 단계에서 남아 있다면, 게이트 접촉 플러그(76)는 억제제 막(72)을 관통할 것이다.
유전체 하드 마스크(74)는 CESL(46) 및/또는 게이트 스페이서(38) 바로 위로 연장되거나 연장되지 않을 수도 있으므로, 도 18a는 다양한 실시형태에 따른 유전체 하드 마스크(74)의 에지의 발생 가능한 위치를 나타내는 점선(85)을 도시한다. 유전체 하드 마스크(74)가 CESL(46) 및/또는 게이트 스페이서(38) 상에 연장되지 않는다면, 게이트 하드 마스크(82B)는 CESL(46) 및/또는 게이트 스페이서(38) 상에 연장될 것이라고 인식된다. 또한, 일부 다른 실시형태에 따른 유전체 하드 마스크(74)의 에지의 발생 가능한 위치를 나타내기 위해 점선(85)이 도 27a, 도 35a, 및 도 43a에 또한 도시된다.
도 17b는 대안적인 실시형태에 따른 평탄화 프로세스를 도시한다. 도 16에 도시된 유전체 하드 마스크(74)는 평탄화 프로세스에서 완전히 제거되고, ILD(48)가 노출된다. 따라서, 유전체 하드 마스크(74)가 남겨지지 않는다. 도 18b는 각각의 IMD(84) 및 접촉 플러그(86)를 도시한다. 게이트(68) 바로 위에 도시된 영역은 게이트 하드 마스크(82B), 억제제 막(72), 또는 억제제 막(72) 및 그 억제제 막(72) 위의 게이트 하드 마스크(82B)를 포함하는 복합 층을 포함할 수도 있다.
도 19 내지 도 27a 및 도 27b는, 본 개시의 일부 실시형태에 따른 절단-금속-게이트 프로세스를 포함하는 중간 단계의 단면도를 도시한다. 이들 실시형태는, 억제제 막을 형성하기 전에 금속층이 형성되고 금속 게이트가 리세싱되지 않는 것을 제외하고는, 앞서 논의된 실시형태와 유사하다. 달리 명시되지 않는 한, 이들 실시형태에서의 구성 요소의 재료 및 형성 방법은 도 1 내지 도 18a 및 도 18b에 도시된 실시형태에서 동일한 참조 번호로 표시되는 동일한 구성 요소와 본질적으로 동일하다. 도 19 내지 도 27a 및 도 27b(또한 도 29 내지 도 35 및 도 36 내지 도 43a 및 도 43b)에 도시된 구성요소의 형성 프로세스 및 재료에 관한 세부 사항은, 이에 따라 도 1 내지 도 18a 및 도 18b에 도시된 실시형태의 논의에서 발견될 수도 있다.
이들 실시형태의 초기 단계들은 도 1 내지 도 8에 도시된 것과 본질적으로 동일하다. 다음으로, 도 19를 참조하면, 금속 층(88)이 게이트 전극(166 및 266) 및 하이-k 유전체 층(56) 상에 선택적으로 퇴적된다. 각각의 단계는 도 45에 도시 된 프로세스 흐름에서의 단계 319로서 도시된다. 금속 층(88)은 게이트 스페이서(138 및 238) 및 CESL(46) 상에 측방향으로 연장되거나 연장되지 않을 수도 있다. 점선(89)은 금속 층(88)의 연장된 부분을 나타낸다. 금속 층(88)은 무전해 도금과 같은 선택적 퇴적 방법을 사용하여 형성될 수도 있다. 형성은 또한 원자 층 퇴적(ALD)을 통해 달성될 수도 있으며, 선택적 퇴적을 달성하도록 퇴적 레시피가 조정된다. 선택적 퇴적을 통해, 금속 층(88)은 게이트 전극(166 및 266) 상에, 그리고 가능하게는 하이-k 유전체 층(56), 게이트 스페이서(138 및 238) 및 CESL(46) 상에 형성되고, ILD(48) 상에는 형성되지 않는다. 다른 실시형태에 따르면, 금속 층(88)은 퇴적 단계에 이어서 에칭 단계를 통해 형성된다. 금속 층(88)은 후속하여 형성된 억제제 막(72)의 위치 및 크기를 규정하는 기능을 가지며, 억제제 막(72)의 퇴적이 더 쉽다. 또한, 금속 층(88)을 형성함으로써, 후속하여 형성된 억제제 막(72)의 크기가 측방향으로 확장된다.
도 20을 참조하면, 금속 층(88)의 상부 표면 및 측벽에 억제제 막(72)이 형성된다. 이용 가능한 재료 및 억제제 막(72)의 형성 방법은 도 10을 참조하여 논의 된 것과 유사할 수도 있으며, 본 명세서에서는 논의되지 않는다.
도 21은 유전체 하드 마스크(74)의 형성을 도시하고, 세부 사항은 도 11을 참조한 실시형태에서 논의되어 있다. 억제제 막(72)은 그 위에 유전체 하드 마스크(74)가 성장하는 것을 또한 방지한다. 따라서, 유전체 하드 마스크(74)는 ILD(48) 상에 형성되고, CESL(46) 및 게이트 스페이서(138 및 238) 상에 형성되거나 형성되지 않을 수도 있다.
도 22는 본 개시의 일부 실시형태에 따른 억제제 막(72)의 제거를 도시한다. 대안적인 실시형태에 따르면, 억제제 막(72)은 제거되지 않는다. 다음으로, 도 23에 도시된 바와 같이, BARC(77) 및 패터닝된 포토 레지스트(83)가 형성된다. 영역(78) 및 A-A 및 B-B로 표시된 영역에 관한 세부 사항은, 도 14를 참조하여 논의된 것과 유사하며, 본 명세서에서는 반복되지 않는다. 절단될 게이트 스택(68)의 일부가 포토 레지스트(83)의 개구부(79)에 노출된다.
다음으로, 도 24에 도시된 바와 같이, 게이트 스택(68)의 노출된 부분이 에칭되어, 개구부(80)를 형성한다. 그 후, BARC(77) 및 패터닝된 포토 레지스트(83)가 제거된다. 도 25는 개구부를 격리 층(82)으로 채우는 것을 도시한다. 본 개시의 일부 실시형태에 따르면, 격리 층(82)은 금속 층(88)과 접촉한다. 점선으로 도시 된 바와 같이, 억제제 막(72)이 제거되지 않은 일부 실시형태에 따르면, 격리 층(82)은 억제제 막(72)의 상부 표면과 접촉한다.
도 26a는 유전체 하드 마스크(74) 상에서 정지하는, 격리 층(82)의 평탄화를 도시한다. 격리 영역(82A) 및 게이트 하드 마스크(82B)가 이와 같이 형성된다. 금속 층(88)이 유전체 하드 마스크(74)보다 두껍거나 얇은 지의 여부 및 억제제 막(72)이 제거되는지의 여부에 따라, 억제제 막(72)(만일 존재하는 경우) 또는 금속 층(88)이 노출될 수도 있다. 도 27a는 IMD(84) 및 접촉 플러그(86)의 형성을 도시한다.
도 26b는 대안적인 실시형태에 따른 평탄화 프로세스를 도시한다. 도 25에 도시된 유전체 하드 마스크(74)는 평탄화 프로세스에서 완전히 제거되고, ILD(48)가 노출된다. 따라서, 유전체 하드 마스크(74)는 남겨지지 않는다. 도 27b는 IMD(84) 및 접촉 플러그(86)의 형성을 도시한다.
도 28 내지 도 35는 본 개시의 일부 실시형태에 따른 절단-금속-게이트 프로세스를 포함하는 중간 단계의 단면도를 도시한다. 이들 실시형태는, 게이트 스택이 리세싱되지 않고, 억제제 막이 금속 게이트 상에 직접 퇴적되는 것을 제외하고는, 앞서 논의된 실시형태와 유사하다. 이들 실시형태의 초기 단계들은 도 1 내지 도 8에 도시된 것과 본질적으로 동일하다. 다음으로, 도 28을 참조하면, 억제제 막(72)이 게이트 전극(166 및 266) 상에 선택적으로 퇴적된다. 억제제 막(72)은 하이-k 유전체 층(56), 게이트 스페이서(138 및 238) 및 CESL(46) 상에서 측방향으로 연장되거나 연장되지 않을 수도 있다. 점선(73)은 억제제 막(72)의 연장된 부분을 나타낸다. 선택적 퇴적을 통해, 억제제 막(72)은 게이트 전극(166 및 266) 및 하이-k 유전체 층(56) 상에, 가능하게는 게이트 스페이서(138 및 238) 및 CESL(46) 상에 형성되며, ILD(48) 상에는 형성되지 않는다. 억제제 막(72)의 이용 가능한 재료 및 형성 방법은 도 10을 참조하여 논의된 것과 유사할 수도 있으며, 본 명세서에서는 논의되지 않는다.
도 29는 유전체 하드 마스크(74)의 형성을 도시하고, 세부 사항은 도 11을 참조한 실시형태에서 논의되어 있다. 억제제 막(72)은 그 위에 유전체 하드 마스크(74)가 성장하는 것을 방지한다. 따라서, 유전체 하드 마스크(74)는 ILD(48) 상에 형성되고, 하이-k 유전체 층(56), CESL(46) 및 게이트 스페이서(138 및 238) 상에 형성되거나 형성되지 않을 수도 있다.
억제제 막(72)은 본 개시의 일부 실시형태에 따라 제거되고, 결과적인 구조물은 도 30에 도시된다. 대안적인 실시형태에 따르면, 억제제 막(72)은 제거되지 않고, 도 30에 도시된 단계는 생략된다. 다음으로, 도 31에 도시된 바와 같이, BARC(77) 및 패터닝된 포토 레지스트(83)가 형성된다. 영역(78) 및 A-A 및 B-B로 표시된 영역에 관한 세부 사항은 도 14를 참조하여 논의된 것과 유사하며, 본 명세서에서는 반복되지 않는다. 절단될 게이트 스택(68)의 부분들은 포토 레지스트(83)의 개구부(79)에 노출된다.
다음으로, 도 32에 도시된 바와 같이, 게이트 스택(68)의 노출된 부분이 에칭되어, 개구부(80)를 형성한다. 그 후, BARC(77) 및 패터닝된 포토 레지스트(83)가 제거된다. 도 33은 개구부를 격리 층(82)으로 채우는 것을 도시한다. 본 개시의 일부 실시형태에 따르면, 격리 층(82)은 게이트 스택(68)과 접촉한다. 억제제 막(72)(점선으로 도시됨)이 제거되지 않은 대안적인 실시형태에 따르면, 격리 층(82)은 억제제 막(72)과 접촉한다.
도 34는 유전체 하드 마스크(74) 상에서 정지하는, 절연 층(82)의 평탄화를 도시한다. 격리 영역(82A) 및 게이트 하드 마스크(82B)가 이와 같이 형성된다. 억제제 막(72)이 제거되는지의 여부, 및 억제제 막(72)이 유전체 하드 마스크(74)보다 두껍거나 얇은 지의 여부에 따라, 억제제 막(72)이 노출될 수도 있다. 도 35는 IMD(84) 및 접촉 플러그(86)의 형성을 도시한다.
대안적인 실시형태에 따르면, 평탄화 프로세스는 게이트 스택(68) 및 ILD(48)에서 정지한다. 도 33에 도시된 유전체 하드 마스크(74)는 평탄화 프로세스에서 완전히 제거되고, ILD(48)가 노출된다. 결과적인 구조물은 도 26b에 도시된 것과 본질적으로 동일하다. 도 27b는 이들 실시형태에 따른 IMD(84) 및 접촉 플러그(86)의 형성을 도시한다.
도 36 내지 43a 및 43b는 본 개시의 일부 실시형태에 따른 절단-금속-게이트 프로세스를 포함하는 중간 단계의 단면도를 도시한다. 이들 실시형태는, 게이트 스택이 리세싱되고 금속 층이 리세스 내에 형성되고, 억제제 막이 형성되지 않는 것을 제외하고는, 앞서 논의된 실시형태와 유사하다.
이들 실시형태의 초기 단계는 도 1 내지 도 8에 도시된 것과 본질적으로 동일하다. 다음으로, 도 36을 참조하면, 리세스(70)는 게이트 스택(168 및 268)을 에칭함으로써 형성된다. 도 37을 참조하면, 금속 층(88) 및 억제제 막(72)이 리세스(70)로부터 선택적으로 퇴적된다. 금속 층(88)은 게이트 스페이서(138 및 238) 및 CESL(46) 상에 측방향으로 연장되거나 연장되지 않을 수도 있다. 선택적 퇴적을 통해, 금속 층(88)이 게이트 전극(166 및 266) 상에, 가능하게는 하이-k 유전체 층(56), 게이트 스페이서(138 및 238) 및 CESL(46) 상에 형성되고, ILD(48) 상에는 형성되지 않는다. 금속 층(88) 및 억제제(72)의 이용 가능한 재료 및 형성 방법은도 19 및 도 20을 참조하여 논의된 것과 유사할 수도 있으며, 본 명세서에서는 반복되지 않는다. 금속 층(88)의 두께는 리세스(70)(도 36)의 깊이보다 크거나, 동일하거나, 또는 작을 수도 있다.
도 38은 유전체 하드 마스크(74)의 형성을 도시하고, 세부 사항은 도 11을 참조한 실시형태에 논의되어 있다. 억제제 막(72)은 유전체 하드 마스크(74)가 그 위에 성장하는 것을 방지한다. 따라서, 유전체 하드 마스크(74)는 ILD(48) 상에 형성되고, CESL(46) 및 게이트 스페이서(138 및 238) 상에 연장되거나 연장되지 않을 수도 있다. 유전체 하드 마스크(74)의 형성 후에, 억제제 막(72)은 제거되거나 제거되지 않고 남겨질 수도 있다.
도 39는 BARC(77) 및 패터닝된 포토 레지스트(83)의 형성을 도시한다. 영역(78) 및 A-A 및 B-B로 표시된 영역에 관한 세부 사항은, 도 14를 참조하여 논의된 것과 유사하며, 본 명세서에는 반복되지 않는다. 절단될 게이트 스택(68)의 일부는 포토 레지스트(83)의 개구부(79)에 노출된다.
다음으로, 도 40에 도시된 바와 같이, 게이트 스택(68)의 노출된 부분이 에칭되어, 개구부(80)를 형성한다. 그 후, BARC(77) 및 패터닝된 포토 레지스트(83)가 제거된다. 도 41은 격리 층(82)의 채워짐을 도시한다. 본 개시의 일부 실시형태에 따르면, 격리 층(82)은, 억제제 막(72)이 제거되는지의 여부에 따라, 금속 층(88) 또는 억제제 막(72)과 접촉한다.
도 42a는 유전체 하드 마스크(74) 상에서 정지하는, 격리 층(82)의 평탄화를 도시한다. 격리 영역(82A) 및 게이트 하드 마스크(82B)가 이와 같이 형성된다. 게이트 하드 마스크(82B)는 억제제 막(72)(만일 제거되지 않은 경우) 또는 금속 층(88)과 접촉할 수도 있다. 도 43a는 IMD(84) 및 접촉 플러그(86)의 형성을 도시한다. 접촉 플러그(86)는 게이트 하드 마스크(82B)를 관통하여 금속 층(88)에 도달한다.
도 42b는 대안적인 실시형태에 따른 평탄화 프로세스를 도시한다. 도 41에 도시된 유전체 하드 마스크(74)는 평탄화 프로세스에서 완전히 제거되고, ILD(48)가 노출된다. 따라서, 유전체 하드 마스크(74)는 남겨지지 않는다. 또한, 금속 층(88) 또는 억제제 막(72)이 노출될 수도 있다. 도 43b는 IMD(84) 및 접촉 플러그(86)의 형성을 도시한다.
본 개시의 실시형태는 일부 유리한 특징을 갖는다. ILD를 보호하기 위해 유전체 하드 마스크를 형성함으로써, 다른 방법으로 절단-금속-게이트 프로세스에 노출되는 ILD의 일부가 보호되고, 해로운 개구부가 ILD에 형성되지 않는다. 유전체 하드 마스크는, 유전체 하드 마스크가 금속 게이트를 덮는 것을 방지하도록 금속 막 및/또는 억제제 막을 형성함으로써 선택적으로 형성된다. 따라서, 제조 비용이 감소된다.
본 개시의 일부 실시형태에 따르면, 방법은, 복수의 반도체 핀들 위로 연장되는 더미 게이트 스택을 형성하는 단계와, 게이트 스페이서들을 형성하는 단계 - 상기 더미 게이트 스택은 상기 게이트 스페이서들 사이에 있음 - 와, 접촉식(contact) 에칭 정지 층과 층간 유전체를 형성하는 단계 - 상기 더미 게이트 스택과 상기 게이트 스페이서들은 상기 접촉식 에칭 정지 층과 상기 층간 유전체 내에 있음 - 와, 상기 더미 게이트 스택을 대체 게이트 스택으로 대체하는 단계로서, 상기 대체 게이트 스택은 제1 부분 및 제2 부분, 그리고 상기 제1 부분을 상기 제2 부분에 연결하는 제3 부분을 포함하는 것인, 상기 대체 게이트 스택으로 대체하는 단계와, 상기 층간 유전체 위에 그리고 상기 층간 유전체와 접촉하는 유전체 하드 마스크를 선택적으로 형성하는 단계로서, 상기 대체 게이트 스택은 상기 유전체 하드 마스크의 제1 개구부 바로 아래에 위치되는 것인, 상기 유전체 하드 마스크를 선택으로 형성하는 단계와, 상기 게이트 스페이서들 사이에 제2 개구부를 형성하기 위하여 상기 대체 게이트 스택의 상기 제3 부분을 에칭하는 단계로서, 상기 제2 개구부는 상기 대체 게이트 스택의 상기 제1 부분을 상기 대체 게이트 스택의 상기 제2 부분으로부터 분리하는 것인, 상기 대체 게이트 스택의 상기 제3 부분을 에칭하는 단계와, 상기 제2 개구부에 유전체 재료를 채우는 단계를 포함한다. 실시형태에 있어서, 상기 방법은 상기 대체 게이트 스택 상에 억제제 막(inhibitor film)을 형성하는 단계를 포함하며, 상기 유전체 하드 마스크는 상기 억제제 막 상에 형성되는 것이 방지된다. 실시형태에 있어서, 상기 억제제 막을 형성하는 단계는, 상기 억제제 막이 상기 대체 게이트 스택과 중첩되도록 형성되고, 상기 층간 유전체로부터 시작하여 형성되지 않도록, 선택적으로 수행된다. 실시형태에 있어서, 상기 억제제 막을 형성하는 단계는 플라즈마 중합된 플루오로카본을 형성하는 단계를 포함한다. 일부 실시형태에 따르면, 상기 방법은, 상기 유전체 하드 마스크를 형성하기 전에 상기 대체 게이트 스택의 상기 제3 부분을 리세싱하는 단계를 포함한다. 일부 실시형태에 따르면, 상기 방법은 금속층이 상기 대체 게이트 스택 상에 퇴적되고, 상기 층간 유전체로부터 시작하여 퇴적되지 않도록 선택적 퇴적 방법을 사용하여 상기 대체 게이트 스택 위에 그리고 상기 대체 게이트 스택과 접촉하는 금속 층을 형성하는 단계를 포함한다. 일부 실시형태에 따르면, 상기 방법은, 패터닝된 포토 레지스트를 형성하는 단계를 포함하고, 상기 대체 게이트 스택의 상기 제3 부분은 상기 패터닝된 포토 레지스트 내의 개구부 바로 아래에 위치되고, 상기 대체 게이트 스택의 상기 제3 부분을 에칭하는 단계는 상기 패터닝된 포토 레지스트 내의 개구부를 통하여 수행된다.
본 개시의 일부 실시형태에 따르면, 방법은, 게이트 유전체 및 상기 게이트 유전체 위의 금속 게이트 전극을 포함하는 게이트 스택을 형성하는 단계와, 상기 게이트 스택의 대향 측부들 상에 층간 유전체를 형성하는 단계와, 상기 게이트 스택 및 상기 층간 유전체를 평탄화하는 단계와, 상기 게이트 스택 상에 억제제 막(inhibitor film)을 형성하는 단계 - 상기 층간 유전체의 적어도 일부가 노출됨 - 와, 상기 층간 유전체 상에 유전체 하드 마스크를 선택적으로 퇴적하는 단계 - 상기 억제제 막은 그 위에 상기 유전체 하드 마스크가 형성되는 것을 방지함 - 와, 상기 게이트 스택의 일부를 제거하도록 에칭하는 단계 - 상기 유전체 하드 마스크는 대응하는 에칭 마스크의 일부로서 기능함 - 를 포함한다. 실시형태에서, 상기 방법은, 상기 게이트 스택의 일부가 제거되기 전에, 그리고 상기 유전체 하드 마스크가 선택적으로 퇴적된 후에, 상기 억제제 막을 제거하는 단계를 포함한다. 실시형태에 있어서, 상기 방법은 상기 게이트 스택의 상기 제거된 부분에 의해 남겨진 개구부 내에 격리 층을 채우는 단계를 더 포함하고, 상기 격리 층은 상기 억제제 막과 중첩되고 이와 접촉하는 부분을 포함한다. 실시형태에 있어서, 상기 억제제 막을 형성하는 단계는 플라즈마 중합된 플루오로카본을 형성하는 단계를 포함한다. 실시형태에 있어서, 상기 플라즈마 중합된 플루오로카본을 형성하는 단계는, 불소 및 탄소 양자를 포함하고, 실질적으로 불소 및 탄소 이외의 추가 요소로부터 형성된다. 실시형태에 있어서, 상기 플라즈마 중합된 플루오르카본은 약 30% 내지 약 80%의 탄소 퍼센티지(percentage)를 갖는다. 실시형태에 있어서, 상기 유전체 하드 마스크를 선택적으로 퇴적하는 단계는, 기본적으로 ZrO2, HfO2, Y2O3, HfZrOx, HfSiOx, 지르코늄 실리케이트(ZrSiOx), 이트륨 실리케이트(YSiOx), HfZrSiOx, Al2O3, HfAlOx, ZrAlOx, La2O3, 란타늄 실리케이트(LaSiOx), ZnO, TiO2, 및 이들의 조합으로 이루어지는 그룹으로부터 선택된 재료를 퇴적하는 단계를 포함한다.
본 개시의 일부 실시형태에 따르면, 디바이스는 층간 유전체와, 제1 게이트 스택 및 제2 게이트 스택과, 상기 제1 게이트 스택을 상기 제2 게이트 스택에 연결하는 격리 영역으로서, 상기 제1 게이트 스택, 상기 제2 게이트 스택, 및 상기 격리 영역은 결합하여 결합 영역을 형성하는 것인, 상기 격리 영역과, 상기 결합 영역의 대향 측부들 상의 일부를 포함하며, 그리고 상기 결합 영역의 에지들과 접촉하는 게이트 스페이서와, 상기 층간 유전체와 중첩되는 부분들을 포함하며, 상기 제1 게이트 스택 및 상기 제2 게이트 스택 바로 위에 있는 영역 외부에 있는 유전체 하드 마스크와, 상기 유전체 하드 마스크의 상부 표면, 상기 제1 게이트 스택의 상부 표면, 및 상기 제2 게이트 스택의 상부 표면과 접촉하는 하부(bottom) 표면을 갖는 유전체 층을 포함한다. 실시형태에 있어서, 상기 유전체 하드 마스크는 상기 게이트 스페이서와 중첩되는 부분을 더 포함한다. 실시형태에 있어서, 상기 유전체 하드 마스크는 상기 게이트 스페이서 바로 위로 연장되지 않는다. 실시형태에 있어서, 상기 디바이스는 상기 게이트 스페이서의 상기 부분들 사이에 그리고 상기 제1 게이트 스택과 중첩되는 게이트 하드 마스크를 더 포함하며, 상기 게이트 하드 마스크 및 상기 격리 영역은 동일한 유전체 재료로 형성된다. 실시형태에 있어서, 상기 디바이스는 상기 제1 게이트 스택과 중첩되며 상기 게이트 하드 마스크 아래에 위치하는 억제제 막을 더 포함하고, 상기 억제제 막은 플루오로카본을 포함한다. 실시형태에 있어서, 상기 억제제 막 내의 탄소 퍼센티지는 약 30% 내지 약 80%의 범위 내에 있다.
<부기>
1. 방법에 있어서,
복수의 반도체 핀들 위로 연장되는 더미 게이트 스택을 형성하는 단계와,
게이트 스페이서들을 형성하는 단계 - 상기 더미 게이트 스택은 상기 게이트 스페이서들 사이에 있음 - 와,
접촉식(contact) 에칭 정지 층과 층간 유전체를 형성하는 단계 - 상기 더미 게이트 스택과 상기 게이트 스페이서들은 상기 접촉식 에칭 정지 층과 상기 층간 유전체 내에 있음 - 와,
상기 더미 게이트 스택을 대체 게이트 스택으로 대체하는 단계로서, 상기 대체 게이트 스택은 제1 부분 및 제2 부분, 그리고 상기 제1 부분을 상기 제2 부분에 연결하는 제3 부분을 포함하는 것인, 상기 대체 게이트 스택으로 대체하는 단계와,
상기 층간 유전체 위에 그리고 상기 층간 유전체와 접촉하는 유전체 하드 마스크를 선택적으로 형성하는 단계로서, 상기 대체 게이트 스택은 상기 유전체 하드 마스크의 제1 개구부 바로 아래에 위치되는 것인, 상기 유전체 하드 마스크를 선택으로 형성하는 단계와,
상기 게이트 스페이서들 사이에 제2 개구부를 형성하기 위하여 상기 대체 게이트 스택의 상기 제3 부분을 에칭하는 단계로서, 상기 제2 개구부는 상기 대체 게이트 스택의 상기 제1 부분을 상기 대체 게이트 스택의 상기 제2 부분으로부터 분리하는 것인, 상기 대체 게이트 스택의 상기 제3 부분을 에칭하는 단계와,
상기 제2 개구부에 유전체 재료를 채우는 단계를 포함하는 방법.
2. 부기 1에 있어서, 상기 대체 게이트 스택 상에 억제제 막(inhibitor film)을 형성하는 단계를 더 포함하며, 상기 유전체 하드 마스크는 상기 억제제 막 상에 형성되는 것이 방지되는 것인 방법.
3. 부기 2에 있어서, 상기 억제제 막을 형성하는 단계는, 상기 억제제 막이 상기 대체 게이트 스택과 중첩되도록 형성되고, 상기 층간 유전체로부터 시작하여 형성되지 않도록, 선택적으로 수행되는 것인 방법.
4. 부기 2에 있어서, 상기 억제제 막을 형성하는 단계는 플라즈마 중합된 플루오로카본을 형성하는 단계를 포함하는 것인 방법.
5. 부기 1에 있어서, 상기 유전체 하드 마스크를 형성하기 전에 상기 대체 게이트 스택의 상기 제3 부분을 리세싱하는 단계를 더 포함하는 방법.
6. 부기 1에 있어서, 금속층이 상기 대체 게이트 스택 상에 퇴적되고, 상기 층간 유전체로부터 시작하여 퇴적되지 않도록 선택적 퇴적 방법을 사용하여 상기 대체 게이트 스택 위에 그리고 상기 대체 게이트 스택과 접촉하는 금속 층을 형성하는 단계를 더 포함하는 방법.
7. 부기 1에 있어서, 패터닝된 포토 레지스트를 형성하는 단계를 더 포함하고, 상기 대체 게이트 스택의 상기 제3 부분은 상기 패터닝된 포토 레지스트 내의 개구부 바로 아래에 위치되고, 상기 대체 게이트 스택의 상기 제3 부분을 에칭하는 단계는 상기 패터닝된 포토 레지스트 내의 개구부를 통하여 수행되는 것인 방법.
8. 방법에 있어서,
게이트 유전체 및 상기 게이트 유전체 위의 금속 게이트 전극을 포함하는 게이트 스택을 형성하는 단계와,
상기 게이트 스택의 대향 측부들 상에 층간 유전체를 형성하는 단계와,
상기 게이트 스택 및 상기 층간 유전체를 평탄화하는 단계와,
상기 게이트 스택 상에 억제제 막(inhibitor film)을 형성하는 단계 - 상기 층간 유전체의 적어도 일부가 노출됨 - 와,
상기 층간 유전체 상에 유전체 하드 마스크를 선택적으로 퇴적하는 단계 - 상기 억제제 막은 그 위에 상기 유전체 하드 마스크가 형성되는 것을 방지함 - 와,
상기 게이트 스택의 일부를 제거하도록 에칭하는 단계 - 상기 유전체 하드 마스크는 대응하는 에칭 마스크의 일부로서 기능함 -
를 포함하는 방법.
9. 부기 8에 있어서, 상기 게이트 스택의 일부가 제거되기 전에, 그리고 상기 유전체 하드 마스크가 선택적으로 퇴적된 후에, 상기 억제제 막을 제거하는 단계를 더 포함하는 방법.
10. 부기 8에 있어서, 상기 게이트 스택의 상기 제거된 부분에 의해 남겨진 개구부 내에 격리 층을 채우는 단계를 더 포함하고, 상기 격리 층은 상기 억제제 막과 중첩되고 이와 접촉하는 부분을 포함하는 것인 방법.
11. 부기 8에 있어서, 상기 억제제 막을 형성하는 단계는 플라즈마 중합된 플루오로카본을 형성하는 단계를 포함하는 것인 방법.
12. 부기 11에있어서, 상기 플라즈마 중합된 플루오로카본을 형성하는 단계는, 불소 및 탄소 양자를 포함하고, 실질적으로 불소 및 탄소 이외의 추가 요소로부터 형성되는 것인 방법.
13. 부기 11에 있어서, 상기 플라즈마 중합된 플루오르카본은 약 30% 내지 약 80%의 탄소 퍼센티지(percentage)를 가지는 것인 방법.
14. 부기 8에 있어서, 상기 유전체 하드 마스크를 선택적으로 퇴적하는 단계는, 기본적으로 ZrO2, HfO2, Y2O3, HfZrOx, HfSiOx, 지르코늄 실리케이트(ZrSiOx), 이트륨 실리케이트(YSiOx), HfZrSiOx, Al2O3, HfAlOx, ZrAlOx, La2O3, 란타늄 실리케이트(LaSiOx), ZnO, TiO2, 및 이들의 조합으로 이루어지는 그룹으로부터 선택된 재료를 퇴적하는 단계를 포함하는 것인 방법.
15. 디바이스에 있어서,
층간 유전체와,
제1 게이트 스택 및 제2 게이트 스택과,
상기 제1 게이트 스택을 상기 제2 게이트 스택에 연결하는 격리 영역으로서, 상기 제1 게이트 스택, 상기 제2 게이트 스택, 및 상기 격리 영역은 결합하여 결합 영역을 형성하는 것인, 상기 격리 영역과,
상기 결합 영역의 대향 측부들 상의 일부를 포함하며, 그리고 상기 결합 영역의 에지들과 접촉하는 게이트 스페이서와,
상기 층간 유전체와 중첩되는 부분들을 포함하며, 상기 제1 게이트 스택 및 상기 제2 게이트 스택 바로 위에 있는 영역 외부에 있는 유전체 하드 마스크와,
상기 유전체 하드 마스크의 상부 표면, 상기 제1 게이트 스택의 상부 표면, 및 상기 제2 게이트 스택의 상부 표면과 접촉하는 하부(bottom) 표면을 갖는 유전체 층을 포함하는 디바이스.
16. 부기 15에 있어서, 상기 유전체 하드 마스크는 상기 게이트 스페이서와 중첩되는 부분을 더 포함하는 것인 디바이스.
17. 부기 15에 있어서, 상기 유전체 하드 마스크는 상기 게이트 스페이서 바로 위로 연장되지 않는 것인 디바이스.
18. 부기 15에 있어서, 상기 게이트 스페이서의 상기 부분들 사이에 그리고 상기 제1 게이트 스택과 중첩되는 게이트 하드 마스크를 더 포함하며, 상기 게이트 하드 마스크 및 상기 격리 영역은 동일한 유전체 재료로 형성되는 것인 디바이스.
19. 부기 18에 있어서, 상기 제1 게이트 스택과 중첩되며 상기 게이트 하드 마스크 아래에 위치하는 억제제 막을 더 포함하고, 상기 억제제 막은 플루오로카본을 포함하는 것인 디바이스.
20. 부기 19항에 있어서, 상기 억제제 막 내의 탄소 퍼센티지는 약 30% 내지 약 80%의 범위 내에 있는 것인 디바이스.
앞에서는 당업자들이 본 개시의 양태를 더 잘 이해할 수 있도록 몇몇 실시형태의 특징을 개략 설명하였다. 당업자들은 이들이 본 명세서에 소개된 실시형태의 동일한 목적을 수행하고 및/또는 동일한 이점을 성취하기 위해 다른 프로세스 및 구조물을 설계하거나 수정하기 위한 기초로서 본 개시내용을 용이하게 사용할 수도 있다는 것을 인식하여야 한다. 당업자들은 또한 이러한 등가의 구성들이 본 개시의 사상 및 범주로부터 벗어나지 않는다는 것과, 이들이 본 개시의 사상 및 범주로부터 벗어나지 않고 본 명세서에서의 다양한 변경, 치환, 및 교체를 행할 수도 있다는 것을 인식해야 한다.

Claims (10)

  1. 반도체 장치를 형성하는 방법에 있어서,
    복수의 반도체 핀들 위로 연장되는 더미 게이트 스택을 형성하는 단계와,
    게이트 스페이서들을 형성하는 단계 - 상기 더미 게이트 스택은 상기 게이트 스페이서들 사이에 있음 - 와,
    접촉식(contact) 에칭 정지 층과 층간 유전체를 형성하는 단계 - 상기 더미 게이트 스택과 상기 게이트 스페이서들은 상기 접촉식 에칭 정지 층과 상기 층간 유전체 내에 있음 - 와,
    상기 더미 게이트 스택을 대체 게이트 스택으로 대체하는 단계로서, 상기 대체 게이트 스택은 제1 부분 및 제2 부분, 그리고 상기 제1 부분을 상기 제2 부분에 연결하는 제3 부분을 포함하는 것인, 상기 대체 게이트 스택으로 대체하는 단계와,
    상기 층간 유전체 위에 그리고 상기 층간 유전체와 접촉하는 유전체 하드 마스크를 선택적으로 퇴적하는 단계로서, 상기 대체 게이트 스택은 상기 유전체 하드 마스크의 제1 개구부 바로 아래에 위치되고, 상기 유전체 하드 마스크의 두께는 상기 유전체 하드 마스크를 선택적으로 퇴적하는 동안 증가하며, 상기 제1 개구부는 상기 유전체 하드 마스크 내에 동시에 형성되는 것인, 상기 유전체 하드 마스크를 선택으로 퇴적하는 단계와,
    상기 게이트 스페이서들 사이에 제2 개구부를 형성하기 위하여 상기 대체 게이트 스택의 상기 제3 부분을 에칭하는 단계로서, 상기 제2 개구부는 상기 대체 게이트 스택의 상기 제1 부분을 상기 대체 게이트 스택의 상기 제2 부분으로부터 분리하는 것인, 상기 대체 게이트 스택의 상기 제3 부분을 에칭하는 단계와,
    상기 제2 개구부에 유전체 재료를 채우는 단계
    를 포함하는 반도체 장치 형성 방법.
  2. 제1항에 있어서, 상기 대체 게이트 스택 상에 억제제 막(inhibitor film)을 형성하는 단계를 더 포함하며, 상기 유전체 하드 마스크는 상기 억제제 막 상에 형성되는 것이 방지되는 것인 반도체 장치 형성 방법.
  3. 제2항에 있어서, 상기 억제제 막을 형성하는 단계는, 상기 억제제 막이 상기 대체 게이트 스택과 중첩되도록 형성되고, 상기 층간 유전체로부터 시작하여 형성되지 않도록, 선택적으로 수행되는 것인 반도체 장치 형성 방법.
  4. 제2항에 있어서, 상기 억제제 막을 형성하는 단계는 플라즈마 중합된 플루오로카본을 형성하는 단계를 포함하는 것인 반도체 장치 형성 방법.
  5. 제1항에 있어서, 상기 유전체 하드 마스크를 형성하기 전에 상기 대체 게이트 스택의 상기 제3 부분을 리세싱하는 단계를 더 포함하는 반도체 장치 형성 방법.
  6. 제5항에 있어서, 상기 대체 게이트 스택의 상기 리세싱된 제3 부분에 의해 리세스가 남겨지게 되고,
    상기 반도체 장치 형성 방법은, 금속층이 상기 대체 게이트 스택 상에 퇴적되고 상기 층간 유전체로부터 시작하여 퇴적되지 않도록, 선택적 퇴적 방법을 사용하여 상기 대체 게이트 스택 위에 그리고 상기 대체 게이트 스택과 접촉하는 금속 층을 형성하는 단계를 더 포함하고, 상기 금속 층은 상기 리세스로 연장하는 것인, 반도체 장치 형성 방법.
  7. 제1항에 있어서, 패터닝된 포토 레지스트를 형성하는 단계를 더 포함하고, 상기 대체 게이트 스택의 상기 제3 부분은 상기 패터닝된 포토 레지스트 내의 개구부 바로 아래에 위치되고, 상기 대체 게이트 스택의 상기 제3 부분을 에칭하는 단계는 상기 패터닝된 포토 레지스트 내의 개구부를 통하여 수행되는 것인 반도체 장치 형성 방법.
  8. 반도체 장치를 형성하는 방법에 있어서,
    게이트 유전체 및 상기 게이트 유전체 위의 금속 게이트 전극을 포함하는 게이트 스택을 형성하는 단계와,
    상기 게이트 스택의 대향 측부들 상에 층간 유전체를 형성하는 단계와,
    상기 게이트 스택 및 상기 층간 유전체를 평탄화하는 단계와,
    상기 게이트 스택 상에 억제제 막(inhibitor film)을 형성하는 단계 - 상기 층간 유전체의 적어도 일부가 노출됨 - 와,
    상기 층간 유전체 상에 유전체 하드 마스크를 선택적으로 퇴적하는 단계 - 상기 억제제 막은 그 위에 상기 유전체 하드 마스크가 형성되는 것을 방지함 - 와,
    상기 게이트 스택의 일부를 제거하도록 에칭하는 단계 - 상기 유전체 하드 마스크는 대응하는 에칭 마스크의 일부로서 기능함 -
    를 포함하는 반도체 장치 형성 방법.
  9. 제8항에 있어서, 상기 게이트 스택의 일부가 제거되기 전에, 그리고 상기 유전체 하드 마스크가 선택적으로 퇴적된 후에, 상기 억제제 막을 제거하는 단계를 더 포함하는 반도체 장치 형성 방법.
  10. 디바이스에 있어서,
    층간 유전체와,
    제1 게이트 스택 및 제2 게이트 스택과,
    상기 제1 게이트 스택을 상기 제2 게이트 스택에 연결하는 격리 영역으로서, 상기 제1 게이트 스택, 상기 제2 게이트 스택, 및 상기 격리 영역은 결합하여 결합 영역을 형성하는 것인, 상기 격리 영역과,
    상기 결합 영역의 대향 측부들 상의 일부를 포함하며, 그리고 상기 결합 영역의 에지들과 접촉하는 게이트 스페이서와,
    상기 층간 유전체와 중첩되는 부분들을 포함하며, 상기 제1 게이트 스택 및 상기 제2 게이트 스택 바로 위에 있는 영역 외부에 있는 유전체 하드 마스크와,
    상기 유전체 하드 마스크의 상부 표면, 상기 제1 게이트 스택의 상부 표면, 및 상기 제2 게이트 스택의 상부 표면과 접촉하는 하부(bottom) 표면을 갖는 유전체 층을 포함하는 디바이스.
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