KR102106856B1

KR102106856B1 - 타이밍 제어부 및 이를 포함하는 표시 장치

Info

Publication number: KR102106856B1
Application number: KR1020130161601A
Authority: KR
Inventors: 나연선; 홍현석; 김동인; 김지희; 오관영; 이범
Original assignee: 삼성디스플레이 주식회사
Priority date: 2013-12-23
Filing date: 2013-12-23
Publication date: 2020-05-27
Anticipated expiration: 2033-12-23
Also published as: KR20150073642A; US9240159B2; US20150179131A1

Abstract

적어도 하나는 다른 레벨을 갖는 제1 TOP 전압, 제2 TOP 전압 및 제3 TOP 전압을 출력하는 TOP 전압 공급부, 적어도 하나는 다른 레벨을 갖는 제1 BOTTOM 전압, 제2 BOTTOM 전압 및 제3 BOTTOM 전압을 출력하는 BOTTOM 전압 공급부, 상기 제1 TOP 전압 및 상기 제1 BOTTOM 전압을 인가 받아 제1 구동칩에 인가되는 제1 데이터 신호를 출력하는 제1 송신단, 상기 제2 TOP 전압 및 상기 제2 BOTTOM 전압을 인가 받아 제2 구동칩에 인가되는 제2 데이터 신호를 출력하는 제2 송신단 및 상기 제3 TOP 전압 및 상기 제3 BOTTOM 전압을 인가 받아 제3 구동칩에 인가되는 제3 데이터 신호를 출력하는 제3 송신단을 포함하는 타이밍 제어부.

Description

타이밍 제어부 및 이를 포함하는 표시 장치{TIMING CONTROLLER AND DISPLAY APPARATUS HAVING THE SAME}

본 발명은 표시 장치의 타이밍 제어부 및 이를 포함하는 표시 장치에 관한 것으로, 더욱 상세하게는 구동 신뢰성을 향상시킬 수 있는 타이밍 제어부 및 이를 포함하는 표시 장치에 관한 것이다.

일반적으로, 액정 표시 장치는 화소 전극을 포함하는 제1 기판, 공통 전극을 포함하는 제2 기판 및 상기 기판들 사이에 개재되는 액정층을 포함한다. 상기 두 전극에 전압을 인가하여 액정층에 전계를 생성하고, 이 전계의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다.

일반적으로, 표시 장치는 표시 패널, 패널 구동부 및 상기 패널 구동부를 제어하기 위한 타이밍 제어부를 포함한다. 상기 표시 패널은 복수의 게이트 라인들 및 복수의 데이터 라인들을 포함한다. 상기 패널 구동부는 상기 복수의 게이트 라인들에 게이트 신호를 제공하는 게이트 구동부 및 상기 데이터 라인들에 데이터 전압을 제공하는 데이터 구동부를 포함한다.

표시 장치의 베젤 폭을 감소시키기 위해 상기 패널 구동부의 일부 또는 전부가 상기 표시 패널의 기판 위에 실장되는 칩 온 글라스(Chip On Glass, COG) 방식이 이용되고 있다. 표시 패널이 고 화소화되면서 칩 온 글라스 방식으로 실장되는 데이터 구동칩의 수가 늘어난다.

상기 타이밍 제어부와 다수의 상기 데이터 구동칩이 점 대 점(point to point)방식으로 연결된 구조에서는 상기 타이밍 제어부와 상기 데이터 구동칩 간의 거리가 상대적으로 차이가 날 수 있다.

상기 타이밍 제어부와 상대적으로 먼 거리에 배치되는 상기 데이터 구동칩은 배선구조가 길어지기 때문에 배선 저항이 증가하여 상대적으로 높은 레벨의 전원이 요구된다.

반면에 상기 타이밍 제어부와 상대적으로 가까운 거리에 배치되는 상기 데이터 구동칩은 배선구조가 짧기 때문에 배선 저항이 감소하여 상대적으로 낮은 레벨의 전원이 요구된다.

따라서, 상기 타이밍 제어부와 상대적으로 먼 거리에 배치되는 상기 데이터 구동칩의 구동을 위해 상대적으로 높은 레벨의 전원을 상기 데이터 구동칩에 공급하는 경우 소비전력의 증가 및 노이즈가 발생하는 문제점이 있다.

이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 각각의 데이터 구동칩에 개별적으로 전원을 공급할 수 있는 타이밍 제어부를 제공하는 것이다.

본 발명의 다른 목적은 상기 타이밍 제어부를 포함하는 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 타이밍 제어부는 적어도 하나는 다른 레벨을 갖는 제1 TOP 전압, 제2 TOP 전압 및 제3 TOP 전압을 출력하는 TOP 전압 공급부, 적어도 하나는 다른 레벨을 갖는 제1 BOTTOM 전압, 제2 BOTTOM 전압 및 제3 BOTTOM 전압을 출력하는 BOTTOM 전압 공급부, 상기 제1 TOP 전압 및 상기 제1 BOTTOM 전압을 인가 받아 제1 구동칩에 인가되는 제1 데이터 신호를 출력하는 제1 송신단, 상기 제2 TOP 전압 및 상기 제2 BOTTOM 전압을 인가 받아 제2 구동칩에 인가되는 제2 데이터 신호를 출력하는 제2 송신단 및 상기 제3 TOP 전압 및 상기 제3 BOTTOM 전압을 인가 받아 제3 구동칩에 인가되는 제3 데이터 신호를 출력하는 제3 송신단을 포함한다.

본 발명의 일 실시예에 있어서, 상기 TOP 전압 공급부는 제1 전원을 입력 받고, 상기 TOP 전압 공급부는 상기 제1 전원을 기초로 상기 제1 TOP 전압을 생성하는 제1 TOP 전압 변환부, 상기 제1 전원을 기초로 상기 제2 TOP 전압을 생성하는 제2 TOP 전압 변환부 및 상기 제1 전원을 기초로 상기 제3 TOP 전압을 생성하는 제3 TOP 전압 변환부를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 BOTTOM 전압 공급부는 제2 전원을 입력 받고, 상기 BOTTOM 전압 공급부는 상기 제2 전원을 기초로 상기 제1 BOTTOM 전압을 생성하는 제1 BOTTOM 전압 변환부, 상기 제2 전원을 기초로 상기 제2 BOTTOM 전압을 생성하는 제2 BOTTOM 전압 변환부 및 상기 제2 전원을 기초로 상기 제3 BOTTOM 전압을 생성하는 제3 BOTTOM 전압 변환부를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 TOP 전압 공급부는 제1 전원을 입력 받고, 상기 TOP 전압 공급부는 상기 제1 전원을 기초로 상기 제1 TOP 전압 및 제2 TOP 전압을 생성하는 제1 TOP 전압 변환부 및 상기 제1 전원을 기초로 상기 제3 TOP 전압을 생성하는 제2 TOP 전압 변환부를 포함하고, 상기 제1 TOP 전압의 크기 및 상기 제2 TOP 전압의 크기는 동일하고, 상기 제3 TOP 전압의 크기는 상기 제1 TOP 전압의 크기 및 상기 제2 TOP 전압의 크기와 다를 수 있다.

본 발명의 일 실시예에 있어서, 상기 BOTTOM 전압 공급부는 제2 전원을 입력 받고, 상기 BOTTOM 전압 공급부는 상기 제2 전원을 기초로 상기 제1 BOTTOM 전압 및 상기 제2 BOTTOM 전압을 생성하는 제1 BOTTOM 전압 변환부 및 상기 제2 전원을 기초로 상기 제3 BOTTOM 전압을 생성하는 제2 BOTTOM 전압 변환부를 포함하고, 상기 제1 BOTTOM 전압의 크기 및 상기 제2 BOTTOM 전압의 크기는 동일하고, 상기 제3 BOTTOM 전압의 크기는 상기 제1 BOTTOM 전압의 크기 및 상기 제2 BOTTOM 전압의 크기와 다를 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 내지 제3 TOP 전압 및 상기 제1 내지 제3 BOTTOM 전압은 디지털 값일 수 있다.

상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 데이터 라인을 포함하고, 영상을 표시하는 표시 패널, 적어도 하나는 다른 레벨을 갖는 제1 TOP 전압, 제2 TOP 전압 및 제3 TOP 전압을 출력하는 TOP 전압 공급부, 적어도 하나는 다른 레벨을 갖는 제1 BOTTOM 전압, 제2 BOTTOM 전압 및 제3 BOTTOM 전압을 출력하는 BOTTOM 전압 공급부, 상기 제1 TOP 전압 및 상기 제1 BOTTOM 전압을 인가 받아 제1 데이터 신호를 상기 제1 구동칩에 출력하는 제1 송신단, 상기 제2 TOP 전압 및 상기 제2 BOTTOM 전압을 인가 받아 제2 데이터 신호를 상기 제2 구동칩에 출력하는 제2 송신단 및 상기 제3 TOP 전압 및 상기 제3 BOTTOM 전압을 인가 받아 제3 데이터 신호를 상기 제3 구동칩에 출력하는 제3 송신단을 포함하는 타이밍 제어부 및 상기 데이터 라인이 배치되는 기판 상에 실장되는 제1 구동칩, 제2 구동칩 및 제3 구동칩을 포함하며, 상기 제1 내지 제3 데이터 신호를 기초로 상기 제1 내지 제3 구동칩을 이용하여 데이터 전압을 생성하고, 상기 데이터 전압을 상기 데이터 라인에 출력하는 데이터 구동부를 포함한다.

본 발명의 일 실시예에 있어서, 상기 제1 송신단과 상기 제1 구동칩을 연결하는 제1 배선의 길이는 상기 제2 송신단과 상기 제2 구동칩을 연결하는 제2 배선의 길이와 동일하고, 상기 제3 송신단과 상기 제3 구동칩을 연결하는 제3 배선의 길이는 상기 제1 배선의 길이와 상이할 수 있다.

상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 데이터 라인을 포함하고, 영상을 표시하는 표시 패널, 제1 TOP 전압을 출력하는 제1 TOP 전압 공급부, 상기 제1 TOP 전압과 다른 레벨을 갖는 제2 TOP 전압을 출력하는 제2 TOP 전압 공급부, 제1 BOTTOM 전압을 출력하는 제1 BOTTOM 전압 공급부, 상기 제1 BOTTOM 전압과 다른 레벨을 갖는 제2 BOTTOM 전압을 출력하는 제2 BOTTOM 전압 공급부, 상기 제1 TOP 전압 및 상기 제1 BOTTOM 전압을 인가 받아 제1 데이터 신호를 상기 제1 구동칩에 출력하는 제1 송신단 및 상기 제2 TOP 전압 및 상기 제2 BOTTOM 전압을 인가 받아 제2 데이터 신호를 상기 제2 구동칩에 출력하는 제2 송신단을 포함하는 타이밍 제어부 및 상기 데이터 라인이 배치되는 기판 상에 실장되는 제1 구동칩, 제2 구동칩을 포함하며, 상기 제1 데이터 신호 및 상기 제2 데이터 신호를 기초로 상기 제1 구동칩 및 상기 제2 구동칩을 이용하여 데이터 전압을 생성하고, 상기 데이터 전압을 상기 데이터 라인에 출력하는 데이터 구동부를 포함한다.

본 발명의 일 실시예에 있어서, 상기 데이터 구동부는 상기 데이터 라인이 배치되는 상기 기판 상에 실장되고, 상기 데이터 라인에 상기 데이터 전압을 출력하는 제3 구동칩을 더 포함하고, 상기 타이밍 제어부는 제3 데이터 신호를 상기 제3 구동칩에 출력하는 제3 송신단을 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 타이밍 제어부는 제3 TOP 전압을 출력하는 제3 TOP 전압 공급부 및 제3 BOTTOM 전압을 출력하는 제3 BOTTOM 전압 공급부를 더 포함하고, 상기 제3 송신단은 상기 제3 TOP 전압 및 상기 제3 BOTTOM 전압을 인가 받아 상기 제3 데이터 신호를 상기 제3 구동칩에 출력할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제3 송신단은 상기 제1 TOP 전압 및 상기 제1 BOTTOM 전압을 인가 받아 상기 제3 데이터 신호를 상기 제3 구동칩에 출력할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 송신단과 상기 제1 구동칩을 연결하는 제1 배선의 길이는 상기 제3 송신단과 상기 제3 구동칩을 연결하는 제3 배선의 길이와 동일하고, 상기 제2 송신단과 상기 제2 구동칩을 연결하는 제2 배선의 길이는 상기 제1 배선의 길이와 상이할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 TOP 전압, 상기 제2 TOP 전압, 상기 제1 BOTTOM 전압 및 상기 제2 BOTTOM 전압은 디지털 값일 수 있다.

이와 같은 타이밍 제어부 및 이를 포함하는 표시 장치에 따르면, 타이밍 제어부는 각각의 데이터 구동칩에 대응되는 전원을 공급할 수 있다. 따라서, 표시 장치의 구동 신뢰성을 향상시킬 수 있다.

또한, 상기 데이터 구동칩에 대응되는 전원을 공급할 수 있으므로, 소비전력이 낭비되는 것을 방지할 수 있으며, 노이즈 발생을 방지할 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 타이밍 제어부와 데이터 구동부를 나타내는 블록도이다.
도 3은 도 2의 타이밍 제어부를 나타내는 블록도이다.
도 4는 도 3의 TOP 전압 공급부를 나타내는 블록도이다.
도 5는 도 3의 BOTTOM 전압 공급부를 나타내는 블록도이다.
도 6은 본 발명의 다른 실시예에 따른 타이밍 제어부를 나타내는 블록도이다.
도 7은 데이터 구동부와 도 6의 송신부를 나타내는 블록도이다.
도 8은 도 7의 TOP 전압 공급부를 나타내는 블록도이다.
도 9는 도 7의 BOTTOM 전압 공급부를 나타내는 블록도이다.
도 10은 본 발명의 다른 실시예에 따른 타이밍 제어부를 나타내는 블록도이다.
도 11은 본 발명의 다른 실시예에 따른 타이밍 제어부를 나타내는 블록도이다.
도 12는 데이터 구동부와 도 11의 송신부를 나타내는 블록도이다.

이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.

도 1을 참조하면, 상기 표시 장치는 표시 패널(100) 및 패널 구동부를 포함한다. 상기 패널 구동부는 타이밍 제어부(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.

상기 표시 패널(100)은 영상을 표시한다. 상기 표시 패널(100)은 영상을 표시하는 표시부 및 상기 표시부에 이웃하여 배치되는 주변부를 포함한다.

상기 표시 패널(100)은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL) 및 상기 게이트 라인들(GL)과 상기 데이터 라인들(DL) 각각에 전기적으로 연결된 복수의 단위 화소들을 포함한다. 상기 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고, 상기 데이터 라인들(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된다.

각 단위 화소는 스위칭 소자(미도시), 상기 스위칭 소자에 전기적으로 연결된 액정 캐패시터(미도시) 및 스토리지 캐패시터(미도시)를 포함할 수 있다. 상기 단위 화소들은 매트릭스 형태로 배치될 수 있다.

상기 타이밍 제어부(200)는 외부의 장치(미도시)로부터 입력 영상 데이터(RGB) 및 입력 제어 신호(CONT)를 수신한다. 상기 입력 영상 데이터는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 마스터 클럭 신호, 데이터 인에이블 신호를 더 포함할 수 있다. 상기 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.

상기 타이밍 제어부(200)는 상기 입력 영상 데이터(RGB) 및 상기 입력 제어 신호(CONT)를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3) 및 데이터 신호(DATA)를 생성한다.

상기 타이밍 제어부(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 게이트 구동부(300)의 동작을 제어하기 위한 상기 제1 제어 신호(CONT1)를 생성하여 상기 게이트 구동부(300)에 출력한다. 상기 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함할 수 있다.

상기 타이밍 제어부(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 데이터 구동부(500)의 동작을 제어하기 위한 상기 제2 제어 신호(CONT2)를 생성하여 상기 데이터 구동부(500)에 출력한다. 상기 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.

상기 타이밍 제어부(200)는 상기 입력 영상 데이터(RGB)를 근거로 데이터 신호(DATA)를 생성한다. 상기 타이밍 제어부(200)는 상기 데이터 신호(DATA)를 상기 데이터 구동부(500)에 출력한다.

상기 타이밍 제어부(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 감마 기준 전압 생성부(400)의 동작을 제어하기 위한 상기 제3 제어 신호(CONT3)를 생성하여 상기 감마 기준 전압 생성부(400)에 출력한다.

상기 게이트 구동부(300)는 상기 타이밍 제어부(200)로부터 입력 받은 상기 제1 제어 신호(CONT1)에 응답하여 상기 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 생성한다. 상기 게이트 구동부(300)는 상기 게이트 신호들을 상기 게이트 라인들(GL)에 순차적으로 출력한다.

상기 게이트 구동부(300)는 상기 표시 패널(100)에 직접 실장(mounted)될 수 있다. 상기 게이트 구동부(300)는 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 게이트 구동부(300)는 상기 표시 패널(100)의 상기 주변부에 집적(integrated)될 수 있다.

상기 감마 기준 전압 생성부(400)는 상기 타이밍 제어부(200)로부터 입력 받은 상기 제3 제어 신호(CONT3)에 응답하여 감마 기준 전압(VGREF)을 생성한다. 상기 감마 기준 전압 생성부(400)는 상기 감마 기준 전압(VGREF)을 상기 데이터 구동부(500)에 제공한다. 상기 감마 기준 전압(VGREF)은 각각의 데이터 신호(DATA)에 대응하는 값을 갖는다.

상기 감마 기준 전압 생성부(400)는 상기 타이밍 제어부(200) 내에 배치되거나 상기 데이터 구동부(500) 내에 배치될 수 있다.

상기 데이터 구동부(500)는 상기 타이밍 제어부(200)로부터 상기 제2 제어 신호(CONT2) 및 상기 데이터 신호(DATA)를 입력 받고, 상기 감마 기준 전압 생성부(400)로부터 상기 감마 기준 전압(VGREF)을 입력 받는다. 상기 데이터 구동부(500)는 상기 데이터 신호(DATA)를 상기 감마 기준 전압(VGREF)을 이용하여 아날로그 형태의 데이터 전압으로 변환한다. 상기 데이터 구동부(500)는 상기 데이터 전압을 상기 데이터 라인(DL)에 출력한다.

본 실시예에서, 상기 데이터 구동부(500)는 복수의 구동 칩들을 포함한다. 상기 구동 칩들은 상기 표시 패널(100)에 직접 실장된다. 예를 들어, 상기 구동 칩들은 상기 게이트 라인 및 상기 데이터 라인이 배치되는 기판 상에 실장될 수 있다.

이와는 달리, 상기 데이터 구동부(500)는 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 데이터 구동부(500)는 상기 표시 패널(100)의 상기 주변부에 집적될 수도 있다.

도 2는 도 1의 타이밍 제어부와 데이터 구동부를 나타내는 블록도이다.

도 1 및 도 2를 참조하면, 상기 데이터 구동부(500)는 제1 데이터 구동칩(501), 제2 데이터 구동칩(502), 제3 데이터 구동칩(503) 내지 제n 데이터 구동칩(504)을 포함한다(n은 자연수).

상기 데이터 구동부(500)는 상기 데이터 라인(DL)의 수에 대응되는 수의 데이터 구동칩을 포함할 수 있다. 상기 각각의 데이터 구동칩은 복수의 상기 데이터 라인(DL)과 연결되어 상기 각각의 데이터 라인(DL)에 상기 데이터 전압을 인가한다.

구체적으로, 상기 제1 데이터 구동칩(501)은 제1 데이터 라인(DL11)부터 제k 데이터 라인(DL1k)과 연결되고, 상기 제2 데이터 구동칩(502)은 제(k+1) 데이터 라인(DL21)부터 제(2k) 데이터 라인(DL2k)과 연결되고, 상기 제3 데이터 구동칩(503)은 제(2k+1) 데이터 라인(DL31)부터 제(3k) 데이터 라인(DL3k)과 연결된다(k는 자연수).

상기 타이밍 제어부(200)가 상기 데이터 구동부(500)에 인가하는 상기 데이터 신호(DATA)는 제1 데이터 신호(DATA1), 제2 데이터 신호(DATA2), 제3 데이터 신호(DATA3) 내지 제n 데이터 신호(DATAn)를 포함한다.

상기 제1 데이터 구동칩(501)은 상기 제1 데이터 신호(DATA1)를 인가 받는다. 상기 제2 데이터 구동칩(502)은 상기 제2 데이터 신호(DATA2)를 인가 받는다. 상기 제3 데이터 구동칩(503)은 상기 제3 데이터 신호(DATA3)를 인가 받는다. 상기 제n 데이터 구동칩(504)은 상기 제n 데이터 신호(DATAn)를 인가 받는다. 상기 제1 내지 제n 데이터 신호는 디지털 신호이다.

도 3은 도 2의 타이밍 제어부를 나타내는 블록도이다. 도 4는 도 3의 TOP 전압 공급부를 나타내는 블록도이다. 도 5는 도 3의 BOTTOM 전압 공급부를 나타내는 블록도이다.

도 1 내지 도 5를 참조하면, 상기 타이밍 제어부(200)는 송신부(210)를 포함한다.

상기 송신부(210)는 TOP 전압 공급부(220), BOTTOM 전압 공급부(230), 제1 송신단(251), 제2 송신단(252), 제3 송신단(253) 내지 제n 송신단(254)을 포함한다. 송신부(210)는 상기 데이터 구동부(500)의 상기 각각의 데이터 구동칩들과 점 대 점(point to point) 방식으로 연결된다. 따라서, 상기 송신부(210)는 상기 데이터 구동칩들의 수와 동일한 수의 송신단들을 포함한다.

상기 제1 송신단(251)은 제1 TOP 전압(VT1) 및 제1 BOTTOM 전압(VB1)을 기초로 상기 제1 데이터 신호(DATA1)를 생성한다. 상기 제1 송신단(251)은 상기 제1 데이터 구동칩(501)으로 상기 제1 데이터 신호(DATA1)를 송신한다.

상기 제2 송신단(252)은 제2 TOP 전압(VT2) 및 제2 BOTTOM 전압(VB2)을 기초로 상기 제2 데이터 신호(DATA2)를 생성한다. 상기 제2 송신단(252)은 상기 제2 데이터 구동칩(502)으로 상기 제2 데이터 신호(DATA2)를 송신한다.

상기 제3 송신단(253)은 제3 TOP 전압(VT3) 및 제3 BOTTOM 전압(VB3)을 기초로 상기 제3 데이터 신호(DATA3)를 생성한다. 상기 제3 송신단(253)은 상기 제3 데이터 구동칩(503)으로 상기 제3 데이터 신호(DATA3)를 송신한다.

상기 제n 송신단(254)은 제n TOP 전압(VTn) 및 제n BOTTOM 전압(VBn)을 기초로 상기 제n 데이터 신호(DATAn)를 생성한다. 상기 제n 송신단(254)은 상기 제n 데이터 구동칩(504)으로 상기 제n 데이터 신호(DATAn)를 송신한다.

상기 TOP 전압 공급부(220)는 제1 TOP 전압 변환부(221), 제2 TOP 전압 변환부(222), 제3 TOP 전압 변환부(223) 내지 제n TOP 전압 변환부(224)를 포함한다. 상기 제1 내지 제n TOP 전압 변환부는 각각 상기 제1 내지 제n 송신단에 연결된다. 따라서 상기 TOP 전압 공급부(220)는 상기 송신단들의 수와 동일한 수의 상기 TOP 전압 변환부들을 포함한다.

상기 TOP 전압 공급부(220)는 전원 공급부로부터 제1 입력 전원(V1)을 입력 받는다. 상기 TOP 전압 공급부(220)는 상기 제1 입력 전원(V1)을 기초로 상기 제1 TOP 전압(VT1), 상기 제2 TOP 전압(VT2), 상기 제3 TOP 전압(VT3) 내지 상기 제n TOP 전압(VTn)을 생성하여 출력한다.

더욱 상세하게는, 상기 제1 TOP 전압 변환부(221)는 상기 제1 입력 전원(V1)을 기초로 상기 제1 TOP 전압(VT1)을 생성하여 상기 제1 송신단(251)으로 출력한다. 상기 제2 TOP 전압 변환부(222)는 상기 제1 입력 전원(V1)을 기초로 상기 제2 TOP 전압(VT2)을 생성하여 상기 제2 송신단(252)으로 출력한다. 상기 제3 TOP 전압 변환부(223)는 상기 제1 입력 전원(V1)을 기초로 상기 제3 TOP 전압(VT3)을 생성하여 상기 제3 송신단(253)으로 출력한다. 상기 제n TOP 전압 변환부(224)는 상기 제1 입력 전원(V1)을 기초로 상기 제n TOP 전압(VTn)을 생성하여 상기 제n 송신단(254)으로 출력한다.

상기 제1 TOP 전압(VT1), 상기 제2 TOP 전압(VT2), 상기 제3 TOP 전압(VT3) 내지 상기 제n TOP 전압(VTn) 각각의 크기는 서로 다른 값을 가질 수 있다.

상기 BOTTOM 전압 공급부(230)는 제1 BOTTOM 전압 변환부(231), 제2 BOTTOM 전압 변환부(232), 제3 BOTTOM 전압 변환부(233) 내지 제n BOTTOM 전압 변환부(234)를 포함한다. 상기 제1 내지 제n BOTTOM 전압 변환부는 각각 상기 제1 내지 제n 송신단에 연결된다. 따라서 상기 BOTTOM 전압 공급부(230)는 상기 송신단들의 수와 동일한 수의 상기 BOTTOM 전압 변환부들을 포함한다.

상기 BOTTOM 전압 공급부(230)는 전원 공급부로부터 제2 입력 전원(V2)을 입력 받는다. 상기 BOTTOM 전압 공급부(230)는 상기 제2 입력 전원(V2)을 기초로 상기 제1 BOTTOM 전압(VB1), 상기 제2 BOTTOM 전압(VB2), 상기 제3 BOTTOM 전압(VB3) 내지 상기 제n BOTTOM 전압(VBn)을 생성하여 출력한다.

더욱 상세하게는, 상기 제1 BOTTOM 전압 변환부(231)는 상기 제2 입력 전원(V2)을 기초로 상기 제1 BOTTOM 전압(VB1)을 생성하여 상기 제1 송신단(251)으로 출력한다. 상기 제2 BOTTOM 전압 변환부(232)는 상기 제2입력 전원(V2)을 기초로 상기 제2 BOTTOM 전압(VB2)을 생성하여 상기 제2 송신단(252)으로 출력한다. 상기 제3 BOTTOM 전압 변환부(233)는 상기 제2 입력 전원(V2)을 기초로 상기 제3 BOTTOM 전압(VB3)을 생성하여 상기 제3 송신단(253)으로 출력한다. 상기 제n BOTTOM 전압 변환부(234)는 상기 제2 입력 전원(V2)을 기초로 상기 제n BOTTOM 전압(VBn)을 생성하여 상기 제n 송신단(254)으로 출력한다.

상기 제1 BOTTOM 전압(VB1), 상기 제2 BOTTOM 전압(VB2), 상기 제3 BOTTOM 전압(VB3) 내지 상기 제n BOTTOM 전압(VBn) 각각의 크기는 서로 다른 값을 가질 수 있다.

도 6은 본 발명의 다른 실시예에 따른 타이밍 제어부를 나타내는 블록도이다. 도 7은 데이터 구동부와 도 6의 송신부를 나타내는 블록도이다. 도 8은 도 7의 TOP 전압 공급부를 나타내는 블록도이다. 도 9는 도 7의 BOTTOM 전압 공급부를 나타내는 블록도이다.

본 실시예에 의한 표시 장치는 도 1 내지 도 5의 표시 장치와 비교하여 타이밍 제어부(201)의 TOP 전압 공급부(260) 및 BOTTOM 전압 공급부(270)를 제외하고는 도 1 내지 도 5의 표시 장치와 실질적으로 동일하다. 따라서, 도 1 내지 도 5의 표시 장치와 동일한 부재는 동일한 참조 부호로 나타내고, 중복되는 자세한 설명은 생략될 수 있다.

도 1, 도 2 및 도 6 내지 도 7을 참조하면, 상기 표시 장치는 표시 패널(100) 및 패널 구동부를 포함한다. 상기 패널 구동부는 타이밍 제어부(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.

상기 타이밍 제어부(201)는 외부의 장치(미도시)로부터 입력 영상 데이터(RGB) 및 입력 제어 신호(CONT)를 수신한다.

상기 타이밍 제어부(201)는 상기 입력 영상 데이터(RGB) 및 상기 입력 제어 신호(CONT)를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3) 및 데이터 신호(DATA)를 생성한다.

상기 타이밍 제어부(201)는 송신부(211)를 포함한다.

상기 송신부(211)는 TOP 전압 공급부(260), BOTTOM 전압 공급부(270), 제1 송신단(251), 제2 송신단(252), 제3 송신단(253) 내지 제n 송신단(254)을 포함한다. 송신부(211)는 상기 데이터 구동부(500)의 상기 각각의 데이터 구동칩들과 점 대 점(point to point) 방식으로 연결된다. 따라서, 상기 송신부(211)는 상기 데이터 구동칩들의 수와 동일한 수의 송신단들을 포함한다.

도 7을 참조하면, 상기 제1 송신단(251)과 상기 제1 데이터 구동칩(501)을 연결하는 제1 배선의 길이는 상기 제2 송신단(252)과 상기 제2 데이터 구동칩(502)을 연결하는 제2 배선의 길이와 실질적으로 동일하다. 또는, 상기 제1 송신단(251)과 상기 제1 데이터 구동칩(501)을 연결하는 배선의 전체 저항에 해당하는 제1 저항의 크기와 상기 제2 송신단(252)과 상기 제2 데이터 구동칩(502)을 연결하는 배선의 전체 저항에 해당하는 제2 저항 크기는 실질적으로 동일하다. 따라서, 상기 제1 송신단(251)에 인가되는 상기 제1 TOP 전압(VT1)과 상기 제2 송신단(252)에 인가되는 상기 제2 TOP 전압(VT2)의 크기는 실질적으로 동일하다. 또한, 상기 제1 송신단(251)에 인가되는 상기 제1 BOTTOM 전압(VB1)과 상기 제2 송신단(252)에 인가되는 상기 제2 BOTTOM 전압(VB2)의 크기는 실질적으로 동일하다.

반면에, 상기 제3 송신단(253)과 상기 제3 데이터 구동칩(503)을 연결하는 제3 배선의 길이는 상기 제1 배선의 길이 및 상기 제2 배선의 길이와 다르다. 또는 상기 제3 송신단(253)과 상기 제3 데이터 구동칩(503)을 연결하는 배선의 전체 저항에 해당하는 제3 저항의 크기는 상기 제1 저항 및 상기 제2 저항의 크기와 다르다. 따라서, 상기 제3 송신단(253)에 인가되는 제3 TOP 전압(VT3)의 크기는 상기 제1 TOP 전압(VT1) 및 상기 제2 TOP 전압(VT2)의 크기와 다르고, 상기 제3 송신단(253)에 인가되는 제3 BOTTOM 전압(VB3)의 크기는 상기 제1 BOTTOM 전압(VB1) 및 상기 제2 BOTTOM 전압(VB2)의 크기와 다르다.

상기 제1 내지 제3 송신단, 상기 제1 내지 제3 송신단에 대응되는 상기 제1 내지 제3 데이터 구동칩, 상기 제1 내지 제3 TOP 전압 및 상기 제1 내지 제3 BOTTOM 전압의 관계는 나머지 송신단들 및 나머지 데이터 구동칩들에 반복하여 적용될 수 있다.

상기 TOP 전압 공급부(260)는 제1 TOP 전압 변환부(261), 제2 TOP 전압 변환부(262) 내지 제m TOP 전압 변환부(263)를 포함한다(m은 n보다 작은 자연수).

본 실시예에 의한 상기 TOP 전압 공급부(260)는 도 1 내지 도 5의 TOP 전압 공급부(220)보다 적은 수의 TOP 전압 변환부들을 포함한다.

상기 TOP 전압 공급부(260)는 전원 공급부로부터 제1 입력 전원(V1)을 입력 받는다. 상기 TOP 전압 공급부(260)는 상기 제1 입력 전원(V1)을 기초로 상기 제1 TOP 전압(VT1), 상기 제2 TOP 전압(VT2), 상기 제3 TOP 전압(VT3) 내지 상기 제n TOP 전압(VTn)을 생성하여 출력한다.

더욱 상세하게는, 상기 제1 TOP 전압 변환부(261)는 상기 제1 입력 전원(V1)을 기초로 상기 제1 TOP 전압(VT1) 및 상기 제2 TOP 전압(VT2)을 생성하여 상기 제1 송신단(251) 및 상기 제2 송신단(252)으로 출력한다. 상기 제2 TOP 전압 변환부(262)는 상기 제1 입력 전원(V1)을 기초로 상기 제3 TOP 전압(VT3)을 생성하여 상기 제3 송신단(253)으로 출력한다. 상기 제m TOP 전압 변환부(263)는 상기 제1 입력 전원(V1)을 기초로 상기 제n TOP 전압(VTn)을 생성하여 상기 제n 송신단(254)으로 출력한다.

상기 제1 TOP 전압(VT1)의 크기와 상기 제2 TOP 전압(VT2)의 크기는 동일하고, 상기 제3 TOP 전압(VT3)의 크기는 상기 제1 TOP 전압(VT1)의 크기 및 상기 제2 TOP 전압(VT2)의 크기보다 크다. 이와는 달리, 상기 제1 TOP 전압(VT1)의 크기와 상기 제2 TOP 전압(VT2)의 크기는 동일하고, 상기 제3 TOP 전압(VT3)의 크기는 상기 제1 TOP 전압(VT1)의 크기 및 상기 제2 TOP 전압(VT2)의 크기보다 작을 수 있다.

동일한 크기의 상기 제1 TOP 전압(VT1) 및 상기 제2 TOP 전압(VT2)을 출력하는 상기 제1 TOP 전압 변환부(261)와 상기 제1 TOP 전압(VT1) 및 상기 제2 TOP 전압(VT2)의 크기와 다른 크기의 상기 제3 TOP 전압(VT3)을 출력하는 제2 TOP 전압 변환부(262)의 관계는 나머지 TOP 전압 변환부들에 반복하여 적용될 수 있다.

상기 BOTTOM 전압 공급부(270)는 제1 BOTTOM 전압 변환부(271), 제2 BOTTOM 전압 변환부(272) 내지 제m BOTTOM 전압 변환부(273)를 포함한다.

본 실시예에 의한 상기 BOTTOM 전압 공급부(270)는 도 1 내지 도 5의 BOTTOM 전압 공급부(230)보다 적은 수의 BOTTOM 전압 변환부들을 포함한다.

상기 BOTTOM 전압 공급부(270)는 전원 공급부로부터 제2 입력 전원(V2)을 입력 받는다. 상기 BOTTOM 전압 공급부(270)는 상기 제2 입력 전원(V2)을 기초로 상기 제1 BOTTOM 전압(VB1), 상기 제2 BOTTOM 전압(VB2), 상기 제3 BOTTOM 전압(VB3) 내지 상기 제n BOTTOM 전압(VBn)을 생성하여 출력한다.

더욱 상세하게는, 상기 제1 BOTTOM 전압 변환부(271)는 상기 제2 입력 전원(V2)을 기초로 상기 제1 BOTTOM 전압(VB1) 및 상기 제2 BOTTOM 전압(VB2)을 생성하여 상기 제1 송신단(251) 및 상기 제2 송신단(252)으로 출력한다. 상기 제2 BOTTOM 전압 변환부(272)는 상기 제2 입력 전원(V2)을 기초로 상기 제3 BOTTOM 전압(VB3)을 생성하여 상기 제3 송신단(253)으로 출력한다. 상기 제m BOTTOM 전압 변환부(273)는 상기 제2 입력 전원(V2)을 기초로 상기 제n BOTTOM 전압(VBn)을 생성하여 상기 제n 송신단(254)으로 출력한다.

상기 제1 BOTTOM 전압(VB1)의 크기와 상기 제2 BOTTOM 전압(VB2)의 크기는 동일하고, 상기 제3 BOTTOM 전압(VB3)의 크기는 상기 제1 BOTTOM 전압(VB1)의 크기 및 상기 제2 BOTTOM 전압(VB2)의 크기보다 크다. 이와는 달리, 상기 제1 BOTTOM 전압(VB1)의 크기와 상기 제2 BOTTOM 전압(VB2)의 크기는 동일하고, 상기 제3 BOTTOM 전압(VB3)의 크기는 상기 제1 BOTTOM 전압(VB1)의 크기 및 상기 제2 BOTTOM 전압(VB2)의 크기보다 작을 수 있다.

동일한 크기의 상기 제1 BOTTOM 전압(VB1) 및 상기 제2 BOTTOM 전압(VB2)을 출력하는 상기 제1 BOTTOM 전압 변환부(271)와 상기 제1 BOTTOM 전압(VB1) 및 상기 제2 BOTTOM 전압(VB2)의 크기와 다른 크기의 상기 제3 BOTTOM 전압(VB3)을 출력하는 제2 BOTTOM 전압 변환부(272)의 관계는 나머지 BOTTOM 전압 변환부들에 반복하여 적용될 수 있다.

도 10은 본 발명의 다른 실시예에 따른 타이밍 제어부를 나타내는 블록도이다.

본 실시예에 의한 표시 장치는 도 1 내지 도 5의 표시 장치와 비교하여 타이밍 제어부(600)의 송신부(610)를 제외하고는 도 1 내지 도 5의 표시 장치와 실질적으로 동일하다. 따라서, 도 1 내지 도 5의 표시 장치와 동일한 부재는 동일한 참조 부호로 나타내고, 중복되는 자세한 설명은 생략될 수 있다.

도 1, 도 2 및 도 10을 참조하면, 상기 표시 장치는 표시 패널(100) 및 패널 구동부를 포함한다. 상기 패널 구동부는 타이밍 제어부(600), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.

상기 타이밍 제어부(600)는 외부의 장치(미도시)로부터 입력 영상 데이터(RGB) 및 입력 제어 신호(CONT)를 수신한다.

상기 타이밍 제어부(600)는 상기 입력 영상 데이터(RGB) 및 상기 입력 제어 신호(CONT)를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3) 및 데이터 신호(DATA)를 생성한다.

상기 타이밍 제어부(600)는 송신부(610)를 포함한다.

상기 송신부(610)는 제1 TOP 전압 공급부(621), 제2 TOP 전압 공급부(622), 제3 TOP 전압 공급부(623) 내지 제n TOP 전압 공급부(624), 제1 BOTTOM 전압 공급부(631), 제2 BOTTOM 전압 공급부(632), 제3 BOTTOM 전압 공급부(633) 내지 제n BOTTOM 전압 공급부(634), 제1 송신단(651), 제2 송신단(652) 및 제3 송신단(653) 내지 제n 송신단(654)을 포함한다. 송신부(610)는 상기 데이터 구동부(500)와 점 대 점(point to point) 방식으로 연결된다. 따라서, 상기 송신부(610)는 상기 데이터 구동칩들의 수와 동일한 수의 송신단들을 포함한다.

상기 제1 송신단(651)은 제1 TOP 전압(VT1) 및 제1 BOTTOM 전압(VB1)을 기초로 상기 제1 데이터 신호(DATA1)를 생성한다. 상기 제1 송신단(651)은 상기 제1 데이터 구동칩(501)으로 상기 제1 데이터 신호(DATA1)를 송신한다.

상기 제2 송신단(652)은 제2 TOP 전압(VT2) 및 제2 BOTTOM 전압(VB2)을 기초로 상기 제2 데이터 신호(DATA2)를 생성한다. 상기 제2 송신단(652)은 상기 제2 데이터 구동칩(502)으로 상기 제2 데이터 신호(DATA2)를 송신한다.

상기 제3 송신단(653)은 제3 TOP 전압(VT3) 및 제3 BOTTOM 전압(VB3)을 기초로 상기 제3 데이터 신호(DATA3)를 생성한다. 상기 제3 송신단(653)은 상기 제3 데이터 구동칩(503)으로 상기 제3 데이터 신호(DATA3)를 송신한다.

상기 제n 송신단(654)은 제n TOP 전압(VTn) 및 제n BOTTOM 전압(VBn)을 기초로 상기 제n 데이터 신호(DATAn)를 생성한다. 상기 제n 송신단(654)은 상기 제n 데이터 구동칩(504)으로 상기 제n 데이터 신호(DATAn)를 송신한다.

본 실시예에 의한 상기 송신부(610)는 도 1 내지 도 5의 송신부(210)가 하나의 TOP 전압 공급부(220)를 포함한 것과 달리 상기 제1 TOP 전압(VT1) 내지 상기 제n TOP 전압(VTn) 각각에 대응되는 상기 제1 TOP 전압 공급부(621) 내지 상기 제n TOP 전압 공급부(624)를 포함한다. 따라서 상기 송신부(610)는 상기 송신단들의 수와 동일한 수의 상기 TOP 전압 공급부들을 포함한다.

상기 제1 내지 제n TOP 전압 공급부는 전원 공급부로부터 제1 입력 전원(V1)을 입력 받는다.

상기 제1 TOP 전압 공급부(621)는 상기 제1 입력 전원(V1)을 기초로 상기 제1 TOP 전압(VT1)을 생성하여 상기 제1 송신단(651)으로 출력한다.

상기 제2 TOP 전압 공급부(622)는 상기 제1 입력 전원(V1)을 기초로 상기 제2 TOP 전압(VT2)을 생성하여 상기 제2 송신단(652)으로 출력한다.

상기 제3 TOP 전압 공급부(623)는 상기 제1 입력 전원(V1)을 기초로 상기 제3 TOP 전압(VT3)을 생성하여 상기 제3 송신단(653)으로 출력한다.

상기 제n TOP 전압 공급부(624)는 상기 제1 입력 전원(V1)을 기초로 상기 제n TOP 전압(VTn)을 생성하여 상기 제n 송신단(654)으로 출력한다.

본 실시예에 의한 상기 송신부(610)는 도 1 내지 도 5의 송신부(210)가 하나의 BOTTOM 전압 공급부(230)를 포함한 것과 달리 상기 제1 BOTTOM 전압(VB1) 내지 상기 제n BOTTOM 전압(VBn) 각각에 대응되는 상기 제1 BOTTOM 전압 공급부(631) 내지 상기 제n BOTTOM 전압 공급부(634)를 포함한다. 따라서 상기 송신부(610)는 상기 송신단들의 수와 동일한 수의 상기 BOTTOM 전압 공급부들을 포함한다.

상기 제1 내지 제n BOTTOM 전압 공급부는 전원 공급부로부터 제2 입력 전원(V2)을 입력 받는다.

상기 제1 BOTTOM 전압 공급부(631)는 상기 제2 입력 전원(V2)을 기초로 상기 제1 BOTTOM 전압(VB1)을 생성하여 상기 제1 송신단(651)으로 출력한다.

상기 제2 BOTTOM 전압 공급부(632)는 상기 제2 입력 전원(V2)을 기초로 상기 제2 BOTTOM 전압(VB2)을 생성하여 상기 제2 송신단(652)으로 출력한다.

상기 제3 BOTTOM 전압 공급부(633)는 상기 제2 입력 전원(V2)을 기초로 상기 제3 BOTTOM 전압(VB3)을 생성하여 상기 제3 송신단(653)으로 출력한다.

상기 제n BOTTOM 전압 공급부(634)는 상기 제2 입력 전원(V2)을 기초로 상기 제n BOTTOM 전압(VBn)을 생성하여 상기 제n 송신단(654)으로 출력한다.

도 11은 본 발명의 다른 실시예에 따른 타이밍 제어부를 나타내는 블록도이다. 도 12는 데이터 구동부와 도 11의 송신부를 나타내는 블록도이다.

본 실시예에 의한 표시 장치는 도 10의 표시 장치와 비교하여 타이밍 제어부(601)의 송신부(6110)를 제외하고는 도 10의 표시 장치와 실질적으로 동일하다. 따라서, 도 1, 도 2 및 도 10의 표시 장치와 동일한 부재는 동일한 참조 부호로 나타내고, 중복되는 자세한 설명은 생략될 수 있다.

도 1, 도 2, 도 11 및 도 12를 참조하면, 상기 표시 장치는 표시 패널(100) 및 패널 구동부를 포함한다. 상기 패널 구동부는 타이밍 제어부(601), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.

상기 타이밍 제어부(601)는 외부의 장치(미도시)로부터 입력 영상 데이터(RGB) 및 입력 제어 신호(CONT)를 수신한다.

상기 타이밍 제어부(601)는 상기 입력 영상 데이터(RGB) 및 상기 입력 제어 신호(CONT)를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3) 및 데이터 신호(DATA)를 생성한다.

상기 타이밍 제어부(601)는 송신부(611)를 포함한다.

상기 송신부(611)는 제1 TOP 전압 공급부(661), 제2 TOP 전압 공급부(662) 내지 제m TOP 전압 공급부(663), 제1 BOTTOM 전압 공급부(671), 제2 BOTTOM 전압 공급부(672) 내지 제m BOTTOM 전압 공급부(673), 제1 송신단(651), 제2 송신단(652) 및 제3 송신단(653) 내지 제n 송신단(654)을 포함한다. 송신부(610)는 상기 데이터 구동부(500)와 점 대 점(point to point) 방식으로 연결된다. 따라서, 상기 송신부(610)는 상기 데이터 구동칩들의 수와 동일한 수의 송신단들을 포함한다.

도 12를 참조하면, 상기 제1 송신단(651)과 상기 제1 데이터 구동칩(501)을 연결하는 제1 배선의 길이는 상기 제2 송신단(652)과 상기 제2 데이터 구동칩(502)을 연결하는 제2 배선의 길이와 실질적으로 동일하다. 또는, 상기 제1 송신단(651)과 상기 제1 데이터 구동칩(501)을 연결하는 배선의 전체 저항에 해당하는 제1 저항의 크기와 상기 제2 송신단(652)과 상기 제2 데이터 구동칩(502)을 연결하는 배선의 전체 저항에 해당하는 제2 저항 크기는 실질적으로 동일하다. 따라서, 상기 제1 송신단(651)에 인가되는 상기 제1 TOP 전압(VT1)과 상기 제2 송신단(652)에 인가되는 상기 제2 TOP 전압(VT2)의 크기는 실질적으로 동일하다. 또한, 상기 제1 송신단(651)에 인가되는 상기 제1 BOTTOM 전압(VB1)과 상기 제2 송신단(652)에 인가되는 상기 제2 BOTTOM 전압(VB2)의 크기는 실질적으로 동일하다.

반면에, 상기 제3 송신단(653)과 상기 제3 데이터 구동칩(503)을 연결하는 제3 배선의 길이는 상기 제1 배선의 길이 및 상기 제2 배선의 길이와 다르다. 또는 상기 제3 송신단(653)과 상기 제3 데이터 구동칩(503)을 연결하는 배선의 전체 저항에 해당하는 제3 저항의 크기는 상기 제1 저항 및 상기 제2 저항의 크기와 다르다. 따라서, 상기 제3 송신단(653)에 인가되는 제3 TOP 전압(VT3)의 크기는 상기 제1 TOP 전압(VT1) 및 상기 제2 TOP 전압(VT2)의 크기와 다르고, 상기 제3 송신단(653)에 인가되는 제3 BOTTOM 전압(VB3)의 크기는 상기 제1 BOTTOM 전압(VB1) 및 상기 제2 BOTTOM 전압(VB2)의 크기와 다르다.

본 실시예에 의한 상기 송신부(611)는 도 10의 송신부(610)보다 적은 수의 TOP 전압 공급부들을 포함한다.

상기 제1 내지 제m TOP 전압 공급부는 전원 공급부로부터 제1 입력 전원(V1)을 입력 받는다.

상기 제1 TOP 전압 공급부(661)는 상기 제1 입력 전원(V1)을 기초로 상기 제1 TOP 전압(VT1) 및 상기 제2 TOP 전압(VT2)을 생성하여 각각 상기 제1 송신단(651) 및 상기 제2 송신단(652)으로 출력한다.

상기 제2 TOP 전압 공급부(662)는 상기 제1 입력 전원(V1)을 기초로 상기 제3 TOP 전압(VT3)을 생성하여 상기 제3 송신단(653)으로 출력한다.

상기 제m TOP 전압 공급부(663)는 상기 제1 입력 전원(V1)을 기초로 상기 제n TOP 전압(VTn)을 생성하여 상기 제n 송신단(654)으로 출력한다.

동일한 크기의 상기 제1 TOP 전압(VT1) 및 상기 제2 TOP 전압(VT2)을 출력하는 상기 제1 TOP 전압 공급부(661)와 상기 제1 TOP 전압(VT1) 및 상기 제2 TOP 전압(VT2)의 크기와 다른 크기의 상기 제3 TOP 전압(VT3)을 출력하는 제2 TOP 전압 공급부(662)의 관계는 나머지 TOP 전압 공급부들에 반복하여 적용될 수 있다.

본 실시예에 의한 상기 송신부(611)는 도 10의 송신부(610)보다 적은 수의 BOTTOM 전압 공급부들을 포함한다.

상기 제1 내지 제m BOTTOM 전압 공급부는 전원 공급부로부터 제2 입력 전원(V2)을 입력 받는다.

상기 제1 BOTTOM 전압 공급부(671)는 상기 제2 입력 전원(V2)을 기초로 상기 제1 BOTTOM 전압(VB1) 및 상기 제2 BOTTOM 전압(VB2)을 생성하여 각각 상기 제1 송신단(651) 및 상기 제2 송신단(652)으로 출력한다.

상기 제2 BOTTOM 전압 공급부(672)는 상기 제2 입력 전원(V2)을 기초로 상기 제3 BOTTOM 전압(VB3)을 생성하여 상기 제3 송신단(653)으로 출력한다.

상기 제m BOTTOM 전압 공급부(673)는 상기 제2 입력 전원(V2)을 기초로 상기 제n BOTTOM 전압(VBn)을 생성하여 상기 제n 송신단(654)으로 출력한다.

동일한 크기의 상기 제1 BOTTOM 전압(VB1) 및 상기 제2 BOTTOM 전압(VB2)을 출력하는 상기 제1 BOTTOM 전압 공급부(671)와 상기 제1 BOTTOM 전압(VB1) 및 상기 제2 BOTTOM 전압(VB2)의 크기와 다른 크기의 상기 제3 BOTTOM 전압(VB3)을 출력하는 제2 BOTTOM 전압 공급부(672)의 관계는 나머지 BOTTOM 전압 공급부들에 반복하여 적용될 수 있다.

본 실시예에 따르면, 상기 타이밍 제어부와 다수의 상기 데이터 구동칩이 점 대 점(point to point)방식으로 연결된 구조에서 상기 타이밍 제어부와 상기 데이터 구동칩 간의 거리가 상대적으로 차이가 나는 경우라도, 상기 타이밍 제어부는 각각의 상기 데이터 구동칩에 대응되는 레벨의 전원을 개별적으로 공급할 수 있다. 또한, 상기 데이터 구동칩에 대응되는 전원을 공급할 수 있으므로, 소비전력이 낭비되는 것을 방지할 수 있으며, 노이즈 발생을 방지할 수 있어 표시 장치의 표시 품질을 향상시킬 수 있다.

본 발명의 일 실시예에 따른 타이밍 제어부는 모바일폰, 노트북 컴퓨터, 태블릿 컴퓨터 등과 같은 휴대용 표시 장치 또는 텔레비전, 데스크톱 모니터와 같은 고정형 표시 장치를 비롯하여 냉장고, 세탁기, 에어컨디셔너와 같은 일반 가전제품에 포함되는 표시 장치에도 사용될 수 있다.

이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100: 표시 패널 200, 201, 600: 타이밍 제어부
210, 211, 610: 송신부 220, 260: TOP 전압 공급부
221, 261: 제1 TOP 전압 변환부 222, 262: 제2 TOP 전압 변환부
223: 제3 TOP 전압 변환부 224: 제n TOP 전압 변환부
263: 제m TOP 전압 변환부 230, 270: BOTTOM 전압 공급부
231, 271: 제1 BOTTOM 전압 변환부 232, 272: 제2 BOTTOM 전압 변환부
233: 제3 BOTTOM 전압 변환부 234: 제n BOTTOM 전압 변환부
273: 제m BOTTOM 전압 변환부 251, 651: 제1 송신단
252, 652: 제2 송신단 253, 653: 제3 송신단
254, 654: 제n 송신단 300: 게이트 구동부
400: 감마 기준 전압 생성부 500: 데이터 구동부
501: 제1 데이터 구동칩 502: 제2 데이터 구동칩
503: 제3 데이터 구동칩 504: 제n 데이터 구동칩
621, 661: 제1 TOP 전압 공급부 622, 662: 제2 TOP 전압 공급부
623: 제3 TOP 전압 공급부 624: 제n TOP 전압 공급부
631, 671: 제1 BOTTOM 전압 공급부 632, 672: 제2 BOTTOM 전압 공급부
633: 제3 BOTTOM 전압 공급부 634: 제n BOTTOM 전압 공급부
663: 제m TOP 전압 공급부 673: 제m BOTTOM 전압 공급부
DATA: 데이터 신호 VT1: 제1 TOP 전압
VB1: 제1 BOTTOM 전압

Claims

적어도 하나는 다른 레벨을 갖는 제1 TOP 전압, 제2 TOP 전압 및 제3 TOP 전압을 출력하는 TOP 전압 공급부;
적어도 하나는 다른 레벨을 갖는 제1 BOTTOM 전압, 제2 BOTTOM 전압 및 제3 BOTTOM 전압을 출력하는 BOTTOM 전압 공급부;
상기 제1 TOP 전압 및 상기 제1 BOTTOM 전압을 인가 받아 제1 구동칩에 인가되는 제1 데이터 신호를 출력하는 제1 송신단;
상기 제2 TOP 전압 및 상기 제2 BOTTOM 전압을 인가 받아 제2 구동칩에 인가되는 제2 데이터 신호를 출력하는 제2 송신단; 및
상기 제3 TOP 전압 및 상기 제3 BOTTOM 전압을 인가 받아 제3 구동칩에 인가되는 제3 데이터 신호를 출력하는 제3 송신단을 포함하는 타이밍 제어부.
제1항에 있어서, 상기 TOP 전압 공급부는 제1 전원을 입력 받고,
상기 TOP 전압 공급부는 상기 제1 전원을 기초로 상기 제1 TOP 전압을 생성하는 제1 TOP 전압 변환부;
상기 제1 전원을 기초로 상기 제2 TOP 전압을 생성하는 제2 TOP 전압 변환부; 및
상기 제1 전원을 기초로 상기 제3 TOP 전압을 생성하는 제3 TOP 전압 변환부를 포함하는 것을 특징으로 하는 타이밍 제어부.
제2항에 있어서, 상기 BOTTOM 전압 공급부는 제2 전원을 입력 받고,
상기 BOTTOM 전압 공급부는 상기 제2 전원을 기초로 상기 제1 BOTTOM 전압을 생성하는 제1 BOTTOM 전압 변환부;
상기 제2 전원을 기초로 상기 제2 BOTTOM 전압을 생성하는 제2 BOTTOM 전압 변환부; 및
상기 제2 전원을 기초로 상기 제3 BOTTOM 전압을 생성하는 제3 BOTTOM 전압 변환부를 포함하는 것을 특징으로 하는 타이밍 제어부.
제1항에 있어서, 상기 TOP 전압 공급부는 제1 전원을 입력 받고,
상기 TOP 전압 공급부는 상기 제1 전원을 기초로 상기 제1 TOP 전압 및 제2 TOP 전압을 생성하는 제1 TOP 전압 변환부; 및
상기 제1 전원을 기초로 상기 제3 TOP 전압을 생성하는 제2 TOP 전압 변환부를 포함하고,
상기 제1 TOP 전압의 크기 및 상기 제2 TOP 전압의 크기는 동일하고, 상기 제3 TOP 전압의 크기는 상기 제1 TOP 전압의 크기 및 상기 제2 TOP 전압의 크기와 다른 것을 특징으로 하는 타이밍 제어부.
제4항에 있어서, 상기 BOTTOM 전압 공급부는 제2 전원을 입력 받고,
상기 BOTTOM 전압 공급부는 상기 제2 전원을 기초로 상기 제1 BOTTOM 전압 및 상기 제2 BOTTOM 전압을 생성하는 제1 BOTTOM 전압 변환부; 및
상기 제2 전원을 기초로 상기 제3 BOTTOM 전압을 생성하는 제2 BOTTOM 전압 변환부를 포함하고,
상기 제1 BOTTOM 전압의 크기 및 상기 제2 BOTTOM 전압의 크기는 동일하고, 상기 제3 BOTTOM 전압의 크기는 상기 제1 BOTTOM 전압의 크기 및 상기 제2 BOTTOM 전압의 크기와 다른 것을 특징으로 하는 타이밍 제어부.
제1항에 있어서, 상기 제1 내지 제3 TOP 전압 및 상기 제1 내지 제3 BOTTOM 전압은 디지털 값인 것을 특징으로 하는 타이밍 제어부.
데이터 라인을 포함하고, 영상을 표시하는 표시 패널;
적어도 하나는 다른 레벨을 갖는 제1 TOP 전압, 제2 TOP 전압 및 제3 TOP 전압을 출력하는 TOP 전압 공급부, 적어도 하나는 다른 레벨을 갖는 제1 BOTTOM 전압, 제2 BOTTOM 전압 및 제3 BOTTOM 전압을 출력하는 BOTTOM 전압 공급부, 상기 제1 TOP 전압 및 상기 제1 BOTTOM 전압을 인가 받아 제1 데이터 신호를 제1 구동칩에 출력하는 제1 송신단, 상기 제2 TOP 전압 및 상기 제2 BOTTOM 전압을 인가 받아 제2 데이터 신호를 제2 구동칩에 출력하는 제2 송신단 및 상기 제3 TOP 전압 및 상기 제3 BOTTOM 전압을 인가 받아 제3 데이터 신호를 제3 구동칩에 출력하는 제3 송신단을 포함하는 타이밍 제어부; 및
상기 데이터 라인이 배치되는 기판 상에 실장되는 상기 제1 구동칩, 상기 제2 구동칩 및 상기 제3 구동칩을 포함하며, 상기 제1 내지 제3 데이터 신호를 기초로 상기 제1 내지 제3 구동칩을 이용하여 데이터 전압을 생성하고, 상기 데이터 전압을 상기 데이터 라인에 출력하는 데이터 구동부를 포함하는 표시 장치.
제7항에 있어서, 상기 TOP 전압 공급부는 제1 전원을 입력 받고,
상기 TOP 전압 공급부는 상기 제1 전원을 기초로 상기 제1 TOP 전압을 생성하는 제1 TOP 전압 변환부;
상기 제1 전원을 기초로 상기 제2 TOP 전압을 생성하는 제2 TOP 전압 변환부; 및
상기 제1 전원을 기초로 상기 제3 TOP 전압을 생성하는 제3 TOP 전압 변환부를 포함하는 것을 특징으로 하는 표시 장치.
제8항에 있어서, 상기 BOTTOM 전압 공급부는 제2 전원을 입력 받고,
상기 BOTTOM 전압 공급부는 상기 제2 전원을 기초로 상기 제1 BOTTOM 전압을 생성하는 제1 BOTTOM 전압 변환부;
상기 제2 전원을 기초로 상기 제2 BOTTOM 전압을 생성하는 제2 BOTTOM 전압 변환부; 및
상기 제2 전원을 기초로 상기 제3 BOTTOM 전압을 생성하는 제3 BOTTOM 전압 변환부를 포함하는 것을 특징으로 하는 표시 장치.
제7항에 있어서, 상기 TOP 전압 공급부는 제1 전원을 입력 받고,
상기 TOP 전압 공급부는 상기 제1 전원을 기초로 상기 제1 TOP 전압 및 제2 TOP 전압을 생성하는 제1 TOP 전압 변환부; 및
상기 제1 전원을 기초로 상기 제3 TOP 전압을 생성하는 제2 TOP 전압 변환부를 포함하고,
상기 제1 TOP 전압의 크기 및 상기 제2 TOP 전압의 크기는 동일하고, 상기 제3 TOP 전압의 크기는 상기 제1 TOP 전압의 크기 및 상기 제2 TOP 전압의 크기와 다른 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 BOTTOM 전압 공급부는 제2 전원을 입력 받고,
상기 BOTTOM 전압 공급부는 상기 제2 전원을 기초로 상기 제1 BOTTOM 전압 및 상기 제2 BOTTOM 전압을 생성하는 제1 BOTTOM 전압 변환부; 및
상기 제2 전원을 기초로 상기 제3 BOTTOM 전압을 생성하는 제2 BOTTOM 전압 변환부를 포함하고,
상기 제1 BOTTOM 전압의 크기 및 상기 제2 BOTTOM 전압의 크기는 동일하고, 상기 제3 BOTTOM 전압의 크기는 상기 제1 BOTTOM 전압의 크기 및 상기 제2 BOTTOM 전압의 크기와 다른 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 제1 송신단과 상기 제1 구동칩을 연결하는 제1 배선의 길이는 상기 제2 송신단과 상기 제2 구동칩을 연결하는 제2 배선의 길이와 동일하고,
상기 제3 송신단과 상기 제3 구동칩을 연결하는 제3 배선의 길이는 상기 제1 배선의 길이와 상이한 것을 특징으로 하는 표시 장치.
제7항에 있어서, 상기 제1 내지 제3 TOP 전압 및 상기 제1 내지 제3 BOTTOM 전압은 디지털 값인 것을 특징으로 하는 표시 장치.
데이터 라인을 포함하고, 영상을 표시하는 표시 패널;
제1 TOP 전압을 출력하는 제1 TOP 전압 공급부, 상기 제1 TOP 전압과 다른 레벨을 갖는 제2 TOP 전압을 출력하는 제2 TOP 전압 공급부, 제1 BOTTOM 전압을 출력하는 제1 BOTTOM 전압 공급부, 상기 제1 BOTTOM 전압과 다른 레벨을 갖는 제2 BOTTOM 전압을 출력하는 제2 BOTTOM 전압 공급부, 상기 제1 TOP 전압 및 상기 제1 BOTTOM 전압을 인가 받아 제1 데이터 신호를 제1 구동칩에 출력하는 제1 송신단 및 상기 제2 TOP 전압 및 상기 제2 BOTTOM 전압을 인가 받아 제2 데이터 신호를 제2 구동칩에 출력하는 제2 송신단을 포함하는 타이밍 제어부; 및
상기 데이터 라인이 배치되는 기판 상에 실장되는 상기 제1 구동칩, 상기 제2 구동칩을 포함하며, 상기 제1 데이터 신호 및 상기 제2 데이터 신호를 기초로 상기 제1 구동칩 및 상기 제2 구동칩을 이용하여 데이터 전압을 생성하고, 상기 데이터 전압을 상기 데이터 라인에 출력하는 데이터 구동부를 포함하는 표시 장치.
제14항에 있어서, 상기 데이터 구동부는 상기 데이터 라인이 배치되는 상기 기판 상에 실장되고, 상기 데이터 라인에 상기 데이터 전압을 출력하는 제3 구동칩을 더 포함하고,
상기 타이밍 제어부는 제3 데이터 신호를 상기 제3 구동칩에 출력하는 제3 송신단을 더 포함하는 것을 특징으로 하는 표시 장치.
제15항에 있어서, 상기 타이밍 제어부는 제3 TOP 전압을 출력하는 제3 TOP 전압 공급부 및 제3 BOTTOM 전압을 출력하는 제3 BOTTOM 전압 공급부를 더 포함하고,
상기 제3 송신단은 상기 제3 TOP 전압 및 상기 제3 BOTTOM 전압을 인가 받아 상기 제3 데이터 신호를 상기 제3 구동칩에 출력하는 것을 특징으로 하는 표시 장치.
제15항에 있어서, 상기 제3 송신단은 상기 제1 TOP 전압 및 상기 제1 BOTTOM 전압을 인가 받아 상기 제3 데이터 신호를 상기 제3 구동칩에 출력하는 것을 특징으로 하는 표시 장치.
제17항에 있어서, 상기 제1 송신단과 상기 제1 구동칩을 연결하는 제1 배선의 길이는 상기 제3 송신단과 상기 제3 구동칩을 연결하는 제3 배선의 길이와 동일하고,
상기 제2 송신단과 상기 제2 구동칩을 연결하는 제2 배선의 길이는 상기 제1 배선의 길이와 상이한 것을 특징으로 하는 표시 장치.
제14항에 있어서, 상기 제1 TOP 전압, 상기 제2 TOP 전압, 상기 제1 BOTTOM 전압 및 상기 제2 BOTTOM 전압은 디지털 값인 것을 특징으로 하는 표시 장치.