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KR102091619B1 - Semiconductor package - Google Patents

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KR102091619B1
KR102091619B1 KR1020130115333A KR20130115333A KR102091619B1 KR 102091619 B1 KR102091619 B1 KR 102091619B1 KR 1020130115333 A KR1020130115333 A KR 1020130115333A KR 20130115333 A KR20130115333 A KR 20130115333A KR 102091619 B1 KR102091619 B1 KR 102091619B1
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solder
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metal post
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류성욱
김동선
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엘지이노텍 주식회사
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Priority to JP2014187826A priority patent/JP6419500B2/en
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Abstract

본 발명은 반도체 패키지에 관한 것으로, 소자가 실장된 하부 패키지; 상기 하부 패키지에 접속되며, 솔더부와 금속부로 구성되는 금속 포스트; 소자가 실장되어 상기 금속 포스트에 접속되는 상부 패키지;를 포함하여 구성된다.The present invention relates to a semiconductor package, the lower package on which the device is mounted; A metal post connected to the lower package and composed of a solder portion and a metal portion; It is configured to include; the upper package is mounted to the device is connected to the metal post.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}Semiconductor package {SEMICONDUCTOR PACKAGE}

본 발명의 실시예는 반도체 패키지에 관한 것이다.Embodiments of the present invention relate to semiconductor packages.

반도체 기술의 발전과 함께 사용자의 요구에 따라 전자기기는 더욱 소형화/경량화하고 있으며, 이에 따라 동일 또는 이종의 반도체 칩들을 하나의 단위 패키지로 구현하는 멀티칩 패키징(Multi-Chip Packing) 기술이 사용되고 있다.With the development of semiconductor technology, electronic devices are becoming smaller and lighter in accordance with user demand, and accordingly, multi-chip packaging technology is used to realize the same or different types of semiconductor chips in one unit package. .

이러한 멀티칩 패키징 중 패키지 기판 위에 패키지 기판을 적층하는 스택(stack) 타입을 패키지 온 패키지(Package on Package: PoP)라고 하며, 일반적으로 프로세서 다이가 실장된 하부 패키지와 메모리 다이가 실장된 상부 패키지가 솔더볼 부착(Solder Ball Attach) 방식 등을 통해 상호 접속되는 패키지를 말한다.Among these multi-chip packaging, a stack type of stacking a package substrate on a package substrate is called Package on Package (PoP), and generally, a lower package on which a processor die is mounted and an upper package on which a memory die is mounted. Refers to a package that is interconnected through a solder ball attachment method.

종래의 패키지 온 패키지형 반도체 패키지는 솔더볼 인쇄 및 리플로우 공정을 통해 두 개의 패키지를 연결하거나, 먼저 하부 패키지를 몰딩한 후 몰딩 부위에 비아(Via)를 형성하고, 솔더볼을 비아 내 인쇄하여 메모리 다이가 실장된 상부 패키지를 리플로우 공정을 통해 연결하는 방식을 적용하고 있다.The conventional package-on-package semiconductor package connects two packages through a solder ball printing and reflow process, or first molds a lower package, then forms vias in the molding area, and prints the solder balls in vias to form a memory die A method of connecting the mounted top package through a reflow process is applied.

종래 기술에 따른 패키지 온 패키지형 반도체 패키지는 고집적 및 고성능 구현을 위해 Die의 실장 개수를 늘리거나 수동소자를 탑재하기 위한 시도가 이루어 지고 있으며, 이를 구현하기 위해서는 패키지 간의 간격을 넓혀야 한다.In the package-on-package semiconductor package according to the prior art, attempts have been made to increase the number of die mounts or mount passive elements in order to realize high integration and high performance, and in order to implement this, the gap between packages must be widened.

그러나, 종래 기술에 따른 반도체 패키지는 패키지 간의 간격을 넓히기 위하여 솔더 볼(solder ball)의 크기 또는 높이를 크게 하는 경우에는, 솔더 볼에 크랙(crack) 또는 붕괴가 발생하는 문제점이 있었다.However, in the case of a semiconductor package according to the related art, when a size or height of a solder ball is increased in order to widen a gap between packages, cracks or collapses occur in the solder balls.

본 발명은 전술한 문제를 해결하기 위해 안출된 것으로서, 고융점 솔더 재료의 솔더부를 포함하는 금속 포스트를 구성하여, 상부 패키지의 적층 시에 안정적인 공정 수율을 확보하고, 상부 패키지와 하부 패키지 간의 간격을 증가시켜 반도체 칩의 고밀도 적층이 가능하도록 하고자 한다.The present invention has been devised to solve the above-mentioned problems, and by constructing a metal post including a solder portion of a high-melting-point solder material, securing a stable process yield when stacking the top package, and spacing between the top package and the bottom package. By increasing, it is intended to enable high-density stacking of semiconductor chips.

본 발명은 신뢰도와 안정성을 향상시킨 반도체 패키지를 제공하고자 한다.The present invention is to provide a semiconductor package with improved reliability and stability.

전술한 문제를 해결하기 위한 본 실시예에 따른 반도체 패키지는, 소자가 실장된 하부 패키지; 상기 하부 패키지에 접속되며, 솔더부와 금속부로 구성되는 금속 포스트; 소자가 실장되어 상기 금속 포스트에 접속되는 상부 패키지;를 포함한다.The semiconductor package according to the present embodiment for solving the above-described problem includes: a lower package on which a device is mounted; A metal post connected to the lower package and composed of a solder portion and a metal portion; It includes; the upper package is mounted to the device is connected to the metal post.

본 발명의 또 다른 일실시예에 따르면, 상기 솔더부는 Sn과 Cu의 합금 재료 또는 Sn과 Ag의 합금 재료로 구성될 수 있다.According to another embodiment of the present invention, the solder portion may be composed of an alloy material of Sn and Cu or an alloy material of Sn and Ag.

본 발명이 또 다른 일실시예에 따르면, 상기 합금 재료는 230 내지 250 도의 용융점을 가지는 재료로 구성될 수 있다.According to another embodiment of the present invention, the alloy material may be composed of a material having a melting point of 230 to 250 degrees.

본 발명의 또 다른 일실시예에 따르면, 상기 하부 패키지는 기판; 상기 기판 상에 형성되는 제1 시드 패턴부;를 포함하고, 상기 금속 포스트는 상기 제1 시드 패턴부 상에 형성될 수 있다.According to another embodiment of the present invention, the lower package includes a substrate; It includes; a first seed pattern portion formed on the substrate, the metal post may be formed on the first seed pattern portion.

본 발명의 또 다른 일실시예에 따르면, 상기 금속부는 상기 솔더부 상에 형성될 수 있다.According to another embodiment of the present invention, the metal portion may be formed on the solder portion.

본 발명의 또 다른 일실시예에 따르면, 상기 제1 시드 패턴부 상에, 상기 제1 시드 패턴부의 상면의 일부가 노출되도록 형성되는 솔더 레지스트 패턴;을 더 포함하여 구성될 수 있다.According to another embodiment of the present invention, on the first seed pattern portion, a portion of the upper surface of the first seed pattern portion may be formed to include a solder resist pattern;

본 발명의 또 다른 일실시예에 따르면, 상기 솔더 레지스트 패턴 상에 형성되는 제2 시드 패턴부;를 더 포함하여 구성될 수 있다.According to another embodiment of the present invention, a second seed pattern portion formed on the solder resist pattern may be further included.

본 발명의 또 다른 일실시예에 따르면, 상기 솔더부는 상면이 상기 솔더 레지스트보다 돌출될 수 있다.According to another embodiment of the present invention, the solder portion may have an upper surface protruding from the solder resist.

본 발명의 또 다른 일실시예에 따르면, 상기 솔더부는 상면이 상기 솔더 레지스트와 동일한 평면을 이루도록 구성될 수 있다.According to another embodiment of the present invention, the solder portion may be configured such that an upper surface thereof forms the same plane as the solder resist.

본 발명의 또 다른 일실시예에 따르면, 상기 금속 포스트와 상기 상부 패키지를 접속하는 접합부;를 더 포함하여 구성될 수 있다.According to another embodiment of the present invention, it may be configured to further include; a junction connecting the metal post and the upper package.

본 발명의 또 다른 일실시예에 따르면, 상기 금속부는 구리(Cu) 재료로 구성될 수 있다.According to another embodiment of the present invention, the metal portion may be made of a copper (Cu) material.

본 발명의 실시예에 따르면 고융점 솔더 재료의 솔더부를 포함하는 금속 포스트를 구성하여, 상부 패키지의 적층 시에 안정적인 공정 수율을 확보하고, 상부 패키지와 하부 패키지 간의 간격을 증가시켜 반도체 칩의 고밀도 적층이 가능하다.According to an embodiment of the present invention, a metal post including a solder portion of a high-melting-point solder material is configured to secure a stable process yield when stacking an upper package, and increasing a gap between an upper package and a lower package to increase the density of semiconductor chips. This is possible.

또한, 본 발명의 실시예에 따르면 신뢰도와 안정성을 향상시킨 반도체 패키지를 제공할 수 있다.Further, according to an embodiment of the present invention, it is possible to provide a semiconductor package with improved reliability and stability.

도 1은 본 발명의 일실시예에 따른 반도체 패키지의 단면도이다.
도 2는 본 발명의 일실시예에 따른 반도체 패키지의 금속 포스트의 단면도이다.
도 3은 본 발명의 또 다른 일실시예에 따른 반도체 패키지의 금속 포스트의 단면도이다.
도 4 내지 도 12는 본 발명의 일실시예에 따른 반도체 패키지의 금속 포스트의 제조 방법을 설명하기 위한 도면이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.
2 is a cross-sectional view of a metal post of a semiconductor package according to an embodiment of the present invention.
3 is a cross-sectional view of a metal post of a semiconductor package according to another embodiment of the present invention.
4 to 12 are views for explaining a method of manufacturing a metal post of a semiconductor package according to an embodiment of the present invention.

이하에서는 첨부한 도면을 참조하여 바람직한 본 발명의 일실시예에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.Hereinafter, an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings. However, in describing the embodiments, when it is determined that the detailed description of the related known functions or configurations may unnecessarily obscure the subject matter of the present invention, detailed descriptions thereof will be omitted. In addition, the size of each component in the drawings may be exaggerated for explanation, and does not mean the size actually applied.

도 1은 본 발명의 일실시예에 따른 반도체 패키지의 단면도이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 패키지는 상부 패키지(400)가 하부 패키지(300) 상에 적층되어 이들이 서로 전기적으로 연결된 패키지 온 패키지(Package On Package: POP) 타입의 패키지로 구성될 수 있다.Referring to FIG. 1, in a semiconductor package according to an embodiment of the present invention, a package on package (POP) type package in which the upper package 400 is stacked on the lower package 300 and electrically connected to each other. It can be composed of.

반도체 패키지는 하부 패키지(300), 상부 패키지(400) 및 금속 포스트(500)를 포함하여 구성된다.The semiconductor package includes a lower package 300, an upper package 400 and a metal post 500.

하부 패키지(300)는 하부 패키지 기판(310) 상에 적어도 하나의 하부 소자(370)가 실장되며, 상부 패키지(400)는 상부 패키지 기판(410) 상에 적어도 하나의 상부 소자(430)가 실장된다. 한편, 상기 소자(340)는 반도체로 구성될 수 있다.The lower package 300 has at least one lower element 370 mounted on the lower package substrate 310, and the upper package 400 has at least one upper element 430 mounted on the upper package substrate 410. do. Meanwhile, the device 340 may be formed of a semiconductor.

이때, 상기 하부 패키지 기판(310)과 상부 패키지 기판(410) 중에서 적어도 어느 하나는 인쇄회로기판(PCB)으로 구성된다.At this time, at least one of the lower package substrate 310 and the upper package substrate 410 is composed of a printed circuit board (PCB).

일례로서, 하부 패키지(300)는 하부 패키지 기판(310)과, 하부 패키지 기판 상에 실장된 하부 소자(370)를 포함할 수 있다. 하부 소자(370)가 복수개로 구성되는 경우에는 절연 물질층의 개재하에 적층될 수 있다.As an example, the lower package 300 may include a lower package substrate 310 and a lower element 370 mounted on the lower package substrate. When the lower element 370 is composed of a plurality of layers, the lower elements 370 may be stacked under the intervening insulating material layer.

하부 패키지 기판(310)의 하면에는 반도체 패키지를 외부 장치와 전기적으로 연결시키는 솔더볼 형태의 외부 단자(350)들이 구비될 수 있다.The lower terminals of the lower package substrate 310 may be provided with external terminals 350 in the form of solder balls that electrically connect the semiconductor package with external devices.

유사하게, 상부 패키지(400)는 상부 패키지 기판(410)과, 그리고 상부 패키지 기판(410)의 상면 상에 실장된 상부 소자(430)를 포함할 수 있다. 상기 상부 소자(430)가 복수개로 구성되는 경우에는 절연성 물질막의 개재하에 적층될 수 있다.Similarly, the upper package 400 may include an upper package substrate 410 and an upper element 430 mounted on an upper surface of the upper package substrate 410. When the upper element 430 is composed of a plurality, it may be stacked under the interposition of an insulating material film.

상부 소자(430)와 상부 패키지 기판(410)은 복수개의 본딩 와이어(442)를 통해 서로 전기적으로 연결될 수 있다.The upper element 430 and the upper package substrate 410 may be electrically connected to each other through a plurality of bonding wires 442.

금속 포스트(500)는 상기와 같이 구성되는 하부 패키지(300)에 접속된다.The metal post 500 is connected to the lower package 300 configured as described above.

보다 상세하게 설명하면, 상기 하부 패키지(300)의 기판 상에 제1 시드 패턴부(530)가 구성되고, 상기 금속 포스트(500)는 상기 제1 시드 패턴부(530) 상에 형성될 수 있다.In more detail, a first seed pattern portion 530 is formed on the substrate of the lower package 300, and the metal post 500 can be formed on the first seed pattern portion 530. .

이때, 금속 포스트(500)는 솔더부(510)와 금속부(520)를 포함하여 구성되며, 제1 시드 패턴부(530) 상에는 솔더부(510)가 구성되고, 솔더부(510) 상에는 금속부(520)가 구성된다.At this time, the metal post 500 includes a solder portion 510 and a metal portion 520, a solder portion 510 is formed on the first seed pattern portion 530, and a metal on the solder portion 510 The unit 520 is configured.

본 발명의 실시예에 따르면 상기 솔더부(510)는 Sn과 Cu의 합금 재료 또는 Sn과 Ag의 합금 재료로 구성되어, 230 내지 250 도의 용융점을 가지는 고융점 솔더 재료로 형성될 수 있으며, 상기 금속부(520)는 구리(Cu) 재료로 구성될 수 있다.According to an embodiment of the present invention, the solder portion 510 is composed of an alloy material of Sn and Cu or an alloy material of Sn and Ag, and may be formed of a high melting point solder material having a melting point of 230 to 250 degrees, and the metal The portion 520 may be made of copper (Cu) material.

종래에 일반적인 솔더 재료를 사용하는 경우에는, 일반적인 솔더 재료는 210 내지 220 도의 용융점을 가지나, 본 발명의 실시예에서와 같이 솔더부(510)가 230 내지 250 도의 고융점 솔더 재료로 형성되면, 접합 신뢰성이 우수하여 상부 패키지(400)의 적층 시에 안정적인 공정 수율을 확보할 수 있는 효과가 있다.In the case of using a conventional solder material in the past, the common solder material has a melting point of 210 to 220 degrees, but as in the embodiment of the present invention, when the solder portion 510 is formed of a high melting point solder material of 230 to 250 degrees, bonding Due to its excellent reliability, it is possible to secure a stable process yield when stacking the upper package 400.

또한, 솔더부(510)는 도 1에 도시된 바와 같이 상면이 하부 패키지(300)의 솔더 레지스트(540)보다 상부로 돌출되도록 구성될 수 있다.In addition, the solder portion 510 may be configured such that the upper surface protrudes above the solder resist 540 of the lower package 300 as shown in FIG. 1.

상기와 같이 구성된 금속 포스트(500)는 접합부(501)에 의해 상기 상부 패키지(400)와 접속되며, 이때 상기 접합부(501)는 솔더 볼로 구성될 수 있다.The metal post 500 configured as described above is connected to the upper package 400 by a junction 501, wherein the junction 501 may be formed of a solder ball.

본 발명의 실시예에 따르면 고융점 솔더 재료의 솔더부(510)를 포함하는 금속 포스트를 구성하여, 상부 패키지(400)의 적층 시에 안정적인 공정 수율을 확보할 수 있을 뿐만 아니라, 상부 패키지(400)와 하부 패키지(300) 간의 간격을 증가시켜 반도체 칩의 고밀도 적층이 가능하도록 하고, 신뢰도와 안정성을 향상시킨 반도체 패키지를 구성할 수 있다.
According to an embodiment of the present invention, by constructing a metal post including a solder portion 510 of a high melting point solder material, it is possible not only to secure a stable process yield when stacking the upper package 400, but also the upper package 400 ) And increase the spacing between the lower package 300 to enable high-density stacking of semiconductor chips, and to construct a semiconductor package with improved reliability and stability.

도 2는 본 발명의 일실시예에 따른 반도체 패키지의 금속 포스트의 단면도로서, 도 2의 실시예는 금속 포스트의 솔더부(510)가 솔더 레지스트 패턴(540) 보다 상부로 돌출되는 구조이다.2 is a cross-sectional view of a metal post of a semiconductor package according to an embodiment of the present invention, the embodiment of FIG. 2 is a structure in which the solder portion 510 of the metal post protrudes above the solder resist pattern 540.

도 2를 참조하여 본 발명의 일실시예에 따른 반도체 패키지의 금속 포스트의 구성을 설명하기로 한다.The configuration of the metal post of the semiconductor package according to an embodiment of the present invention will be described with reference to FIG. 2.

도 2에 도시된 바와 같이 기판(310) 상에 제1 시드 패턴부(530)가 구성되고, 제1 시드 패턴부(530)의 주변부 상에는 솔더 레지스트 패턴(540)이 구성된다.As shown in FIG. 2, a first seed pattern portion 530 is formed on the substrate 310, and a solder resist pattern 540 is formed on a peripheral portion of the first seed pattern portion 530.

상기 솔더 레지스트 패턴(540)상에는 상기 제1 시드 패턴부(530)와 연결되는 제2 시드 패턴부(535)가 구성된다.A second seed pattern portion 535 connected to the first seed pattern portion 530 is formed on the solder resist pattern 540.

한편, 상기 제2 시드 패턴부(535) 상에는 금속 포스트(500)가 구성된다.Meanwhile, a metal post 500 is formed on the second seed pattern portion 535.

이때, 상기 금속 포스트(500)는 솔더부(510)와 금속부(520)를 포함하여 구성되며, 상기 솔더부(510)가 상기 솔더 레지스트 패턴(540) 보다 상부로 돌출되어 구성된다.At this time, the metal post 500 includes a solder portion 510 and a metal portion 520, and the solder portion 510 is configured to protrude above the solder resist pattern 540.

상기 솔더부(510)는 Sn과 Cu의 합금 재료 또는 Sn과 Ag의 합금 재료의 230 내지 250 도의 용융점을 가지는 고융점 솔더 재료로 구성될 수 있으며, 상기 금속부(520)는 구리(Cu) 재료로 구성될 수 있다.
The solder portion 510 may be composed of a high melting point solder material having a melting point of 230 to 250 degrees of an alloy material of Sn and Cu or an alloy material of Sn and Ag, and the metal portion 520 is a copper (Cu) material It can be composed of.

도 3은 본 발명의 또 다른 일실시예에 따른 반도체 패키지의 금속 포스트의 단면도로서, 도 3의 실시예는 금속 포스트의 솔더부(510)가 솔더 레지스트 패턴(540)와 동일한 평면의 높이로 구성되는 구조이다.3 is a cross-sectional view of a metal post of a semiconductor package according to another embodiment of the present invention. In the embodiment of FIG. 3, the solder portion 510 of the metal post is configured to have the same plane height as the solder resist pattern 540. It is a structure.

도 3을 참조하여 본 발명의 또 다른 일실시예에 따른 반도체 패키지의 금속 포스트의 구성을 설명하기로 한다.Referring to Figure 3 will be described the configuration of the metal post of the semiconductor package according to another embodiment of the present invention.

도 3에 도시된 바와 같이 기판(310) 상에 제1 시드 패턴부(530)가 구성되고, 제1 시드 패턴부(530)의 주변부 상에는 솔더 레지스트 패턴(540)이 구성된다.3, a first seed pattern portion 530 is formed on the substrate 310, and a solder resist pattern 540 is formed on a peripheral portion of the first seed pattern portion 530.

상기 솔더 레지스트 패턴(540)상에는 상기 제1 시드 패턴부(530)와 연결되는 제2 시드 패턴부(535)가 구성되며, 이때 상기 제2 시드 패턴부(535)는 상기 솔더 레지스트 패턴(540)의 상부면을 제외한 측면에 구성된다.A second seed pattern portion 535 connected to the first seed pattern portion 530 is formed on the solder resist pattern 540, wherein the second seed pattern portion 535 is the solder resist pattern 540 It is composed on the side except the upper surface of.

금속 포스트(500)는 상기 제2 시드 패턴부(535) 상에 형성되며, 이때 상기 금속 포스트(500)는 솔더부(510)와 금속부(520)를 포함하여 구성되어, 상기 솔더부(510)가 상기 솔더 레지스트 패턴(540)과 동일한 평면의 높이로 구성된다.The metal post 500 is formed on the second seed pattern portion 535, wherein the metal post 500 includes a solder portion 510 and a metal portion 520, so that the solder portion 510 ) Is formed at the same plane height as the solder resist pattern 540.

상기 솔더부(510)는 Sn과 Cu의 합금 재료 또는 Sn과 Ag의 합금 재료의 230 내지 250 도의 용융점을 가지는 고융점 솔더 재료로 구성될 수 있으며, 상기 금속부(520)는 구리(Cu) 재료로 구성될 수 있다.
The solder portion 510 may be composed of a high melting point solder material having a melting point of 230 to 250 degrees of an alloy material of Sn and Cu or an alloy material of Sn and Ag, and the metal portion 520 is a copper (Cu) material It can be composed of.

도 4 내지 도 12는 본 발명의 일실시예에 따른 반도체 패키지의 금속 포스트의 제조 방법을 설명하기 위한 도면으로서, 도 2의 일실시예에 따른 반도체 패키지의 금속 포스트의 제조 방법을 설명하기 위한 도면이다.4 to 12 are views for explaining a method of manufacturing a metal post of a semiconductor package according to an embodiment of the present invention, a view for explaining a method of manufacturing a metal post of a semiconductor package according to an embodiment of FIG. 2 to be.

도 4에 도시된 바와 같이, 기판(310) 상에 제1 시드 패턴부(530)를 형성하고, 상기 형성된 제1 시드 패턴부(530) 상에 솔더 레지스트층(541)을 형성한다.4, a first seed pattern portion 530 is formed on the substrate 310, and a solder resist layer 541 is formed on the formed first seed pattern portion 530.

이후에는 상기 제1 시드 패턴부(530) 상에 형성된 솔더 레지스트층(541)을 패터닝하여 도 5에 도시된 바와 같이 솔더 레지스트 패턴(540)을 형성한다.Thereafter, the solder resist layer 541 formed on the first seed pattern portion 530 is patterned to form a solder resist pattern 540 as illustrated in FIG. 5.

상기와 같이 형성된 솔더 레지스트 패턴(540) 상에는 도 6에 도시된 바와 같이 제2 시드 패턴부(535)를 형성한다.On the solder resist pattern 540 formed as described above, a second seed pattern portion 535 is formed as shown in FIG. 6.

이후, 도 7에 도시된 바와 같이 제2 시드 패턴부(535) 상에 포토 레지스트(610)을 형성하고, 포토 레지스트층(610)을 라미네이트, 노광 및 현상하여 도 8에 도시된 바와 같이 포토 레지스트 패턴(611)을 형성한다.Thereafter, a photoresist 610 is formed on the second seed pattern portion 535 as shown in FIG. 7, and the photoresist layer 610 is laminated, exposed, and developed to form a photoresist as shown in FIG. 8. The pattern 611 is formed.

한편, 상기 포토 레지스트층(610) 및 포토 레지스트 패턴(611)은 DFR(Dry Film PhotoResist)로 형성할 수 있다.Meanwhile, the photoresist layer 610 and the photoresist pattern 611 may be formed of DFR (Dry Film PhotoResist).

이후에는 도 9에 도시된 바와 같이 상기 포토 레지스트 패턴(611) 사이의 제2 시드 패턴부(535) 상에 고융점 솔더 재료를 이용해 솔더부(510)를 형성한다.Subsequently, as illustrated in FIG. 9, a solder portion 510 is formed on the second seed pattern portion 535 between the photoresist patterns 611 using a high melting point solder material.

이때, 본 발명의 일실시예에 따르면 상기 솔더부(510)는 Sn과 Cu의 합금 재료 또는 Sn과 Ag의 합금 재료의 230 내지 250 도의 용융점을 가지는 고융점 솔더 재료로 구성될 수 있다.At this time, according to an embodiment of the present invention, the solder portion 510 may be composed of a high melting point solder material having a melting point of 230 to 250 degrees of an alloy material of Sn and Cu or an alloy material of Sn and Ag.

이후에는 도 10에 도시된 바와 같이 상기 솔더부(510) 상에 금속 재료를 이용한 도금을 실시하여 금속부(520)를 형성한다. 이때, 상기 금속부(520)는 구리(Cu) 재료로 구성될 수 있다.Thereafter, as illustrated in FIG. 10, plating is performed on the solder portion 510 using a metal material to form a metal portion 520. In this case, the metal part 520 may be made of a copper (Cu) material.

이후, 상기 포토 레지스트 패턴(611)을 제거하여 도 11에서와 같이 솔더 레지스트층(541) 상에 제2 시드 패턴부(535)를 노출시키고, 상기 노출되는 제2 시드 패턴부(535)를 제거하여, 도 12에 도시된 바와 같이 금속 포스트(500)를 완성한다.Thereafter, the photoresist pattern 611 is removed to expose the second seed pattern portion 535 on the solder resist layer 541 as shown in FIG. 11, and the exposed second seed pattern portion 535 is removed. Thus, the metal post 500 is completed as illustrated in FIG. 12.

본 발명의 실시예에 따르면 상기와 같이 구성된 금속 포스트(500)를 통해 상부 패키지와 하부 패키지 간의 간격을 증가시켜 반도체 칩의 고밀도 적층이 가능하도록 할 뿐만 아니라, 신뢰도와 안정성을 향상시킨 반도체 패키지를 제공할 수 있다.According to an embodiment of the present invention, by increasing the spacing between the upper package and the lower package through the metal post 500 configured as described above, as well as to enable high-density stacking of semiconductor chips, and provides a semiconductor package with improved reliability and stability can do.

전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.In the detailed description of the present invention as described above, specific embodiments have been described. However, various modifications are possible without departing from the scope of the present invention. The technical idea of the present invention should not be limited to the above-described embodiments of the present invention, and should be determined not only by the claims, but also by the claims and equivalents.

300: 하부 패키지
310: 하부 패키지 기판
350: 외부 단자
370: 하부 소자
400: 상부 패키지
410: 상부 패키지 기판
430: 상부 소자
442: 본딩 와이어
500: 금속 포스트
501: 접합부
510: 솔더부
520: 금속부300: lower package
310: lower package substrate
350: external terminal
370: lower element
400: upper package
410: upper package substrate
430: upper element
442: bonding wire
500: metal post
501: joint
510: solder section
520: metal part

Claims (11)

기판, 상기 기판 위에 배치된 제 1 패턴부, 및 상기 기판 위에 배치되고 상기 제 1 패턴부의 상면을 노출하는 개구부를 갖는 솔더 레지스트 패턴을 포함하며, 제 1 소자가 실장된 하부 패키지;
상기 제 1 패턴부 위에 배치되는 제 2 패턴부;
상기 제 2 패턴부를 통해 상기 하부 패키지에 접속되는 금속 포스트; 및
제 2 소자가 실장되며, 상기 금속 포스트에 접속되는 상부 패키지;를 포함하고,
상기 제 2 패턴부는,
상기 제 1 패턴부의 상면의 적어도 일부를 노출하며, 상기 제 1 패턴부의 상면, 상기 개구부의 내벽 및 상기 솔더 레지스트 패턴의 상면 위에 배치되며,
상기 금속 포스트는,
상기 개구부를 통해 노출된 상기 제 1 패턴부 위에 배치되고, 제1 금속 재료를 포함하는 솔더부와,
상기 솔더부 위에 배치되고, 제2 금속 재료를 포함하는 금속부를 포함하고,
상기 솔더부는,
상기 개구부 내에 배치되는 제 1 부분과,
상기 제 1 부분 위에 배치되고, 상기 솔더 레지스트 패턴 위로 돌출된 제 2 부분을 포함하며,
상기 제 1 부분의 측면은, 상기 제 2 패턴부와 직접 접촉하고,
상기 제 1 부분의 하면은, 상기 제 1 패턴부와 직접 접촉하는 반도체 패키지.A lower package including a substrate, a first pattern portion disposed on the substrate, and a solder resist pattern disposed on the substrate and having an opening exposing an upper surface of the first pattern portion, wherein a first device is mounted;
A second pattern portion disposed on the first pattern portion;
A metal post connected to the lower package through the second pattern portion; And
The second device is mounted, the upper package connected to the metal post; includes,
The second pattern portion,
Exposing at least a portion of the upper surface of the first pattern portion, disposed on the upper surface of the first pattern portion, the inner wall of the opening and the upper surface of the solder resist pattern,
The metal post,
A solder portion disposed on the first pattern portion exposed through the opening, and including a first metal material,
A metal portion disposed on the solder portion and including a second metal material,
The solder portion,
A first portion disposed in the opening,
A second portion disposed on the first portion and protruding over the solder resist pattern,
The side surface of the first portion is in direct contact with the second pattern portion,
The lower surface of the first portion is a semiconductor package in direct contact with the first pattern portion. 청구항 1에 있어서,
상기 솔더부는,
Sn과 Cu의 합금 재료 또는 Sn과 Ag의 합금 재료로 구성되는 반도체 패키지.The method according to claim 1,
The solder portion,
A semiconductor package composed of an alloy material of Sn and Cu or an alloy material of Sn and Ag. 청구항 2에 있어서,
상기 합금 재료는,
230 내지 250 도의 용융점을 가지는 재료인 반도체 패키지.
패키지.The method according to claim 2,
The alloy material,
A semiconductor package which is a material having a melting point of 230 to 250 degrees.
package. 청구항 1에 있어서,
상기 금속 포스트와 상기 상부 패키지를 접속하는 접합부;를 더 포함하는 반도체 패키지.The method according to claim 1,
And a junction connecting the metal post and the upper package. 청구항 1에 있어서,
상기 금속부는,
구리(Cu) 재료로 구성되는 반도체 패키지.The method according to claim 1,
The metal portion,
A semiconductor package made of copper (Cu) material. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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US20100283140A1 (en) 2009-05-08 2010-11-11 Samsung Electronics Co., Ltd. Package on package to prevent circuit pattern lift defect and method of fabricating the same
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020121692A1 (en) 2001-03-05 2002-09-05 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
US20100283140A1 (en) 2009-05-08 2010-11-11 Samsung Electronics Co., Ltd. Package on package to prevent circuit pattern lift defect and method of fabricating the same
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