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KR102078008B1 - 고체 전해커패시터, 그 제조방법 및 칩형 전자부품 - Google Patents

고체 전해커패시터, 그 제조방법 및 칩형 전자부품 Download PDF

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KR102078008B1
KR102078008B1 KR1020140016709A KR20140016709A KR102078008B1 KR 102078008 B1 KR102078008 B1 KR 102078008B1 KR 1020140016709 A KR1020140016709 A KR 1020140016709A KR 20140016709 A KR20140016709 A KR 20140016709A KR 102078008 B1 KR102078008 B1 KR 102078008B1
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wire
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최희성
김경환
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삼성전기주식회사
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Abstract

본 발명의 일 실시형태에 의하면, 평균 입경이 100nm 이하인 탄탈 분말의 다공질 소결체로 이루어진 양극체; 길이 방향 일부 영역이 상기 다공질 소결체에 매설된 양극 와이어; 상기 다공질 소결체의 표면에 형성된 유전체층; 및 상기 유전체층의 표면에 배치된 고체 전해질층; 를 포함하며, 상기 양극 와이어의 두께-폭 방향 단면의 면적을 A1, 상기 양극체의 두께-폭 방향 단면의 면적을 A2라고 할 때, 0.05≤A1/A2≤0.5를 만족하는 고체 전해 커패시터를 제공할 수 있다.

Description

고체 전해커패시터, 그 제조방법 및 칩형 전자부품{Solid electrolytic capacitor, manufacturing of the same and chip-type electronic part}
본 발명은 고체 전해커패시터, 그 제조방법 및 칩형 전자부품에 관한 것이다.
탄탈륨(tantalum: Ta) 소재는 융점이 높고 연성 및 내부식성 등이 우수한 기계적 또는 물리적 특징으로 인해 전기, 전자, 기계 및 화공을 비롯하여 우주 및 군사 분야 등 산업 전반에 걸쳐 광범위하게 사용되는 금속이다.
이러한 탄탈륨 소재는 안정된 양극 산화 피막을 형성시킬 수 있는 특성으로 인해 소형 캐패시터의 양극 소재로 널리 이용되고 있으며, 최근 들어 전자 및 정보 통신과 같은 IT 산업의 급격한 발달로 인해 매년 그 사용량이 급격히 증가하는 실정이다.
일반적으로 캐패시터는 전기를 일시적으로 저장하는 축전기를 말하며, 서로 절연된 2개의 평판 전극을 접근시켜 양극 사이에 유전체를 끼워 넣고 인력에 의해 전하를 대전하여 축적하는 부품으로, 두 개의 도체로 둘러싸인 공간에 전하와 전계를 가둬 정전 용량을 얻고자 할 때 이용된다.
상기 탄탈륨 소재를 이용하는 탄탈륨 캐패시터(Tantalum Capacitor)는 탄탈륨 분말(Tantalum Powder)을 소결하여 굳혔을 때 나오는 빈 틈을 이용하는 구조로서, 탄탈 표면에 양극 산화법을 이용하여 산화 탄탈(Ta2O5)을 형성하고, 이 산화 탄탈을 유전체로 하여 그 위에 전해질인 이산화망간층(MnO2 )을 형성하며, 상기 이산화망간층 위에 카본층 및 금속층을 형성하여 본체를 형성하며, 상기 본체에 회로 기판의 실장을 위하여 양극 및 음극을 형성하고 몰딩부를 형성하여 제조될 수 있다.
일본 공개특허공보 제2009-094478호
본 발명은 고체 전해커패시터, 그 제조방법 및 칩형 전자부품을 제공하고자 한다.
본 발명의 일 실시형태에 의하면, 평균 입경이 100nm 이하인 탄탈 분말의 다공질 소결체로 이루어진 양극체; 길이 방향 일부 영역이 상기 다공질 소결체에 매설된 양극 와이어; 상기 다공질 소결체의 표면에 형성된 유전체층; 및 상기 유전체층의 표면에 배치된 고체 전해질층; 를 포함하며, 상기 양극 와이어의 두께-폭 방향 단면의 면적을 A1, 상기 양극체의 두께-폭 방향 단면의 면적을 A2라고 할 때, 0.05≤A1/A2≤0.5를 만족하는 고체 전해 커패시터를 제공할 수 있다.
상기 양극 와이어의 두께를 T1, 상기 양극체의 두께를 T2라고 할 때, 0.2≤T1/T2≤0.7을 만족할 수 있다.
상기 양극 와이어 중 상기 양극체에 매설된 영역의 길이를 L1, 상기 양극체의 길이를 L2라고 할 때, 0.5≤L1/L2≤0.9를 만족할 수 있다.
상기 유전체층의 표면적을 S1, 상기 유전체층의 표면 중 고체전해질이 형성된 영역의 면적을 S2라고 할때, 0.7≤S2/S1≤0.9를 만족할 수 있다.
상기 고체 전해 커패시터의 충진율은 70% 이상 90% 이하일 수 있다.
상기 고체 전해 커패시터의 충진율은 80% 이상일 수 있다.
상기 유전체층은 상기 양극체의 표면이 산화되어 형성될 수 있다.
상기 고체 전해질층은 전도성 고분자 및 이산화망간 중 하나 이상을 포함할 수 있다.
본 발명의 일 실시형태는 평균 입경이 100nm 이하인 탄탈 분말의 다공질 소결체로 이루어진 양극체; 및 길이 방향 일부 영역이 상기 양극체에 매설된 양극 와이어; 를 포함하며, 상기 양극체 중 상기 양극 와이어가 매설된 영역의 두께-폭 방향 단면에서 상기 양극 와이어의 가장자리에 의해 둘러싸인 영역의 면적을 a, 상기 양극체의 가장자리에 의해 둘러싸인 영역의 면적을 b라고 할 때, 0.05≤a/b≤0.5를 만족하고, 상기 양극 와이어 중 상기 양극체에 매설된 영역의 길이를 L1, 상기 양극체의 길이를 L2라고 할 때, 0.5≤L1/L2≤0.9를 만족하고, 충진율이 70% 이상 90% 이하인는 고체 전해 커패시터를 제공할 수 있다.
본 발명의 다른 일 실시형태는 양극 와이어를 마련하는 단계; 평균입경이 100nm 이하인 탄탈 분말을 포함하며, 상기 양극 와이어의 일부를 매설하도록 성형된 성형체를 소결해 양극체를 형성하는 단계; 상기 양극체의 표면을 산화시켜 유전체층을 형성하는 단계; 및 상기 유전체층의 표면에 고체 전해질층을 배치하는 단계; 를 포함하며 상기 양극 와이어의 두께-폭 방향 단면의 면적을 a, 상기 양극체의 두께-폭 방향 단면의 면적을 b라고 할 때, 0.05≤a/b≤0.5를 만족하는 고체 전해 커패시터의 제조 방법을 제공할 수 있다.
상기 양극 와이어의 두께를 T1, 상기 양극체의 두께를 T2라고 할 때, 0.2≤T1/T2≤0.7을 만족할 수 있다.
상기 양극 와이어 중 상기 양극체에 매설된 영역의 길이를 L1, 상기 양극체의 길이를 L2라고 할 때, 0.5≤L1/L2≤0.9를 만족할 수 있다.
상기 유전체층의 표면적을 S1, 상기 유전체층의 표면 중 고체전해질이 형성된 영역의 면적을 S2라고 할때, 0.7≤S2/S1≤0.9를 만족할 수 있다.
본 발명의 또 다른 일 실시형태는 평균 입경이 100nm 이하인 탄탈 분말의 다공질 소결체로 이루어진 양극체, 길이 방향 일부 영역이 상기 다공질 소결체에 매설되는 양극 와이어, 상기 다공질 소결체의 표면에 형성된 유전체층, 상기 유전체층의 표면에 배치된 고체 전해질층 및 상기 고체 전해질층의 표면에 배치되며 음극 리드와 연결되는 음극층을 포함하는 커패시터부; 커패시터부를 외장하는 몰딩부; 상기 양극 와이어와 연결되고 상기 몰딩부의 외부로 인출되는 양극 리드; 및 상기 음극층과 연결되고 상기 몰딩부의 외부로 인출되는 상기 음극 리드; 를 포함하며, 상기 양극 와이어의 두께-폭 방향 단면의 면적을 A1, 상기 양극체의 두께-폭 방향 단면의 면적을 A2라고 할 때, 0.05≤A1/A2≤0.5를 만족하고, 상기 양극 와이어 중 상기 양극체에 매설된 영역의 길이를 L1, 상기 양극체의 길이를 L2라고 할 때, 0.5≤L1/L2≤0.9를 만족하고, 상기 커패시터부의 충진율은 70% 이상 90% 이하인 칩형 전자부품을 제공할 수 있다.
본 발명의 실시형태에 의하면 용량 구현율이 우수하고, 낮은 등가직렬저항을 가지며, 강도가 향상된 고체 전해 커패시터, 그 제조 방법 및 이를 포함한 칩형 전자부품을 제공할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 고체 전해 캐패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 본 발명의 일 실시 형태에 따른 고체 전해 커패시터의 치수관계를 설명하기 위하여 도 1의 A-A' 단면에서 구성 요소들을 개략적으로 도시한 개략 단면도이다.
도 4는 본 발명의 일 실시 형태에 따른 고체 전해 커패시터의 치수관계를 설명하기 위하여 도 1의 B-B' 단면에서 구성 요소들을 개략적으로 도시한 개략 단면도이다.
도 5는 본 발명의 일 실시형태에 따른 고체 전해 커패시터의 제조방법을 나타내는 흐름도이다.
도 6은 본 발명의 다른 일 실시형태에 따른 칩형 전자부품을 나타내는 사시도이다.
도 7은 도 6의 C-C' 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 고체 전해 캐패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 A-A' 단면도이다.
도 3은 본 발명의 일 실시 형태에 따른 고체 전해 커패시터의 치수관계를 설명하기 위하여 도 1의 A-A' 단면에서 구성 요소들을 개략적으로 도시한 개략 단면도이고, 도 4는 본 발명의 일 실시 형태에 따른 고체 전해 커패시터의 치수관계를 설명하기 위하여 도 1의 B-B' 단면에서 구성 요소들을 개략적으로 도시한 개략 단면도이다.
도 1 내지 도 2를 참조하면, 본 실시 형태에 따른 고체 전해 캐패시터(100)는 양극 와이어(120)와 커패시터 본체(110)를 포함할 수 있으며, 상기 커패시터 본체는 양극체(111); 유전체층(112); 고체 전해질층(113); 을 포함할 수 있다.
본 발명의 일 실시형태에 따르면 상기 커패시터 본체는 음극층(114,115)을 더 포함할 수 있다.
또한, 본 실시 형태에서는 설명의 편의를 위해 양극체(111)에서 양극 와이어(120)가 노출되는 방향을 전방으로 설정하고, 상기 전방과 대향하는 방향을 후방으로 설정하며 상기 전방 및 후방과 평행한 방향을 길이(L) 방향, 상기 길이 방향과 수직한 일 방향을 두께(T) 방향, 상기 길이 방향 및 두께 방향과 수직한 일 방향을 폭(W) 방향으로 설정하고, 상기 길이 방향으로 대향하는 면 중 양극 와이어(120)가 인출되는 면을 전면, 전면과 대향하는 면을 후면으로, 두께 방향과 수직한 양면을 상면 및 하면(또는 실장면)으로, 폭 방향과 수직한 양면을 양 측면으로 설정하여 설명하기로 한다.
상기 양극체(112)는 탄탈 재질을 이용하여 형성되며 도 2에 도시된 바와 같이 탄탈 분말(10)의 다공질 소결체로 이루어질 수 있다. 일 예로서 탄탈 분말과 바인더를 일정 비율로 혼합하여 교반시키고, 이 혼합된 분말을 압축하여 직육면체로 성형한 후 이를 고온 및 고진동 하에서 소결시켜 제작할 수 있다.
또한, 상기 양극 와이어(120)는 탄탈 금속으로 형성될 수 있으며, 단면이 원형 또는 다각형인 기둥 형상을 가질 수 있다. 예를 들어 도 2에 도시된 바와 같이 양극 와이어의 단면은 원형으로 형성될 수 있으며, 도시되지 않았으나, 양극 와이어의 단면은 정사각형 또는 직사각형으로 형성될 수 있다.
상기 양극체(112)는 전방으로 상기 양극 와이어(120)의 일부가 노출되도록 상기 양극 와이어의 길이 방향 일부를 매설할 수 있다.
예를 들어, 양극체(111) 형성을 위해 탄탈 분말과 바인더가 혼합된 분말을 압축하기 전에, 그 중심에 양극 와이어(120)의 일부가 묻힐 수 있도록 상기 탄탈 분말과 바인더의 혼합물에 삽입하여 장착할 수 있다.
예를 들어, 상기 양극체(111)는 바인더를 혼합한 탄탈 분말에 양극 와이어(120)를 삽입 장착하여 원하는 크기의 탄탈 소자를 성형한 다음, 상기 탄탈 소자를 약 1,000 내지 2,000 ℃의 고진공(10-5 torr 이하) 분위기에서 30 분 정도 소결시켜 제작할 수 있다.
상기 양극체(111)의 표면에는 유전체층(112)이 형성될 수 있다. 상기 유전체층(112)은 상기 양극체(111)의 표면이 산화되어 형성될 수 있다. 예를 들어, 상기 유전체층(112)은 상기 양극체를 이루는 탄탈의 산화물인 산화탄탈륨(Ta2O5)로 이루어진 유전체로 구성되며 상기 양극체(111)의 표면 상에 소정의 두께로 형성될 수 있다.
음극화를 위해 상기 유전체층의 표면상에는 고체 전해질층(113)이 형성될 수 있다. 상기 고체 전해질층(113)은 도전성 고분자 또는 이산화망간(MnO2) 중 하나 이상을 포함할 수 있다.
상기 고체 전해질층(113)이 도전성 고분자로 형성되는 경우 화학 중합법 또는 전해 중합법에 의해 상기 유전체층(112)의 표면에 형성될 수 있다. 상기 도전성 고분자 재료로는 도전성을 갖는 고분자 재료이면 특별히 한정되지 않으며, 예를 들면 폴리피롤, 폴리 티오펜, 폴리 아닐린, 폴리 피롤 등을 포함할 수 있다.
상기 고체 전해질층(113)이 이산화망간(MnO2)로 형성되는 경우, 표면에 유전체층이 형성된 양극체를 질산망간과 같은 망간 수용액 중에 침적시킨 후 망간 수용액을 가열분해하여 유전체층의 표면에 전도성의 이산화망간을 형성할 수 있다.
상기 음극층(114, 115)은 탄소를 포함하는 카본층(114)과 은(Ag) 입자를 포함하는 은층(115)의 적층막으로 구성되어 상기 고체 전해질층(113) 표면에 배치될 수 있다.
상기 카본층(114)은 카본 페이스트로 형성될 수 있으며, 천연 흑연이나 카본 블랙등의 도전성 탄소재료 분말을 바인더나 분산제등과 혼합한 상태로, 수중 또는 유기용제중에 분산시킨 카본 페이스트를 상기 고체 전해질층(113) 상에 도포하여 형성할 수 있다.
상기 은(Ag)층(115)은 은 입자를 포함하는 은 페이스트로 형성될 수 있으며, 상기 은 페이스트를 상기 카본층(114) 상에 도포하여 형성할 수 있다.
상기 카본층(114)은 표면의 접촉 저항을 감소시키기 위한 것이며, 상기 은(Ag)층(115)은 음극 리드와의 전기 연결성을 향상시키기 위한 것이다.
본 발명의 일 실시형태에 따르면, 도 2에 도시된 바와 같이, 상기 양극체는 평균 입경이 100nm 이하인 탄탈 분말(10)로 형성된 다공질 소결체로 이루어질 수 있다.
본 발명의 일 실시형태에 의하면 평균 입경이 100nm인 high CV의 탄탈 분말(10)을 사용함으로써 고용량을 구현할 수 있다. 이는 high CV의 탄탈 미분을 사용함에 따른 표면적 증가의 효과로 기대할 수 있다.
이하 도 3 및 도 4를 참조하여 본 발명의 고체 전해 커패시터의 양극 와이어(120)와 양극체(111) 사이의 치수관계에 관해 자세히 설명하도록 한다.
도 3은 도 1의 A-A' 단면에서 양극 와이어(120), 양극체(111), 유전체층(112), 고체전해질층(113) 및 음극층(114, 115)을 개략적으로 도시한 단면도이고 도 4는 도 1의 B-B' 단면에서 양극 와이어(120), 양극체(111), 유전체층(112), 고체전해질층(113) 및 음극층(114, 115)을 개략적으로 도시한 단면도이다.
도 3은 본 발명의 고체 전해 커패시터의 두께-폭 방향 단면을 개략적으로 나타낸다. 본 발명의 일 실시형태에 의하면 도 3에 도시된 바와 같이 상기 양극 와이어(120)의 두께-폭 방향 단면의 면적을 A1, 상기 양극체(111)의 두께-폭 방향 단면의 면적을 A2라고 할 때, 0.05≤A1/A2≤0.5를 만족할 수 있다.
본 명세서에서 양극체의 두께-폭 방향 단면이 양극 와이어가 매설된 영역에서의 두께-폭 방향 단면인 경우 상기 양극체의 두께-폭 방향 단면의 면적은 양극 와이어의 면적을 포함하는 면적으로 정의할 수 있다.
다시 말해, 상기 양극체(111)에 상기 양극 와이어(120)가 매설된 영역에서의 상기 커패시터 본체(110)의 두께-폭 방향 단면(A-A')에서 상기 양극 와이어의 가장자리에 의해 둘러싸인 영역의 면적을 A1, 상기 양극체의 가장자리에 의해 둘러싸인 영역의 면적을 A2라고 할 때, 상기 양극 와이어의 가장자리에 의해 둘러싸인 영역의 면적과 상기 양극체의 가장자리에 의해 둘러싸인 영역의 면적 비는 0.05≤A1/A2≤0.5를 만족할 수 있다.
본 명세서에서 상기 양극체(111)의 두께-폭 방향 단면을 의미하는 A2는 도 3에 도시된 바와 같이 양극체의 전체적인 형상을 기준으로 한다.
본 발명의 일 실시형태에 의하면 평균 입경이 100nm 이하인 탄탈 분말을 소결하여 양극체(111)를 형성하는 경우, 상기 A1/A2는 0.05≤A1/A2≤0.5를 만족할 수 있다.
상기 A1/A2가 0.05 미만인 경우 충진율이 저하될 수 있고, 상기 A1/A2가 0.5를 초과하는 경우 양극체에 크랙이 발생할 수 있으며 양극체의 강도 저하로 인하여 LC 품질이 저하될 수 있다. A1/A2가 0.5를 초과하는 경우 양극 와이어와 양극체의 수축-팽창률 사이에 기인하여 양극체에 크랙이 발생하며 이로 인해 유전체의 품질에 영향을 미쳐 유전특징이 저하될 수 있다.
나아가 상술한 실시형태에 의하면 본 발명의 일 실시형태에 따른 고체 전해 커패시터의 충진율은 70% 이상 90% 이하일 수 있다.
상기 충진율은 유전체층(112)의 표면적 중 고체 전해질층(113)이 형성된 영역의 면적 비율로 정의될 수 있다.
다시 말해, 상기 유전체층(112)의 표면적을 S1, 상기 유전체층의 표면 중 고체 전해질층(113)이 형성된 영역의 면적을 S2라고 할 때, 0.7≤S2/S1≤0.9를 만족할 수 있다.
상기 유전체층의 표면적이란, 양극체와 접하는 방향을 유전체층의 내측이라고 할 때, 그와 반대 반향인 외측 표면의 면적을 의미할 수 있다.
즉, 유전체층의 외측 표면 중 고체 전해질층이 덮고 있는 영역의 면적은 70% 이상 90% 이하일 수 있다.
상기 충진율은 다음과 같은 방법으로 측정될 수 있다. 먼저 용량을 측정하고자하는 고체 전해 커패시터의 완제품 용량(완제품 용량)을 측정한다. 상기 완제품은 양극 와이어와 양극체, 유전체층, 고체 전해질 및 음극층이 형성된 상태를 의미할 수 있다. 다음으로 용량 측정한 완제품에서 음극층과 고체 전해질층을 제거하여 양극 와이어와 양극체 및 유전체층만 남겨진 소자(이하 화성 소자)를 마련한다. 상기 고체 전해질층의 제거는 질산과 과산화수소 혼합액을 이용할 수 있으며, 고체 전해질층의 제거 시간 단축을 위하여 질산과 과산화수소 혼합액을 가열할 수 있다.
다음으로 상기 화성 소자를 3 내지 30wt%의 질산 또는 황산 수용액에 유전체층이 잠기도록 침지하여 용량(화성용량)을 측정한다. 상기 화성용량에 대한 상기 완제품 용량의 % 비율을 충진율로 정의할 수 있다. 다시 말해 완제품 용량을 C1, 화성용량을 C2라고 할때, 충진율은 (C1/C2)×100으로 정의될 수 있다.
본 발명의 일 실시형태에 의하면 100nm 이하의 평균 입경을 갖는 탄탄 분말로 양극체를 형성하더라도, 70% 이상의 우수한 충진율을 갖는 고체 전해 커패시터의 제조가 가능하다. 상기 충진율이 70% 미만인 경우 용량구현에 어려움이 있을 수 있다. 또한 상기 충진율은 90% 이하일 수 있다. 상기 충진율이 90%를 초과하는 경우 양극체에 크랙이 발생할 수 있다.
보다 바람직하게 상기 충진율은 80% 이상일 수 있다.
본 발명의 일 실시형태에 의하면, 평균 입경이 100nm 이하인 탄탈 분말을 소결하여 양극체를 형성하는 경우, 상기 양극 와이어(120)의 두께를 T1, 상기 양극체(111)의 두께를 T2라고 할 때, T1/T2는 0.2≤T1/T2≤0.7을 만족할 수 있다.
상기 T1/T2이 0.2 미만인 경우 충진율이 저하될 수 있으며, 상기 T1/T2가 0.7을 초과하는 경우 양극체에 크랙이 발생하거나 양극체의 강도가 약해질 수 있으며, LC 품질이 저하될 수 있다.
또한 본 발명의 일 실시형태에 의하면, 평균 입경이 100nm 이하인 탄탈 분말을 소결하여 양극체를 형성하는 경우, 상기 양극 와이어(120) 중 상기 양극체(111)에 매설된 영역의 길이를 L1, 상기 양극체(112)의 길이를 L2라고 할 때, L1/L2는 0.5≤L1/L2≤0.9를 만족할 수 있다. 상기 L1/L2가 0.5 미만인 경우 양극 와이어와 양극체 사이의 접촉 면적이 감소함에 따라 등가직렬저항(ESR)이 높아지는 문제가 있으며, 상기 L1/L2가 0.9를 초과하는 경우 양극 와이어가 양극체에 과도하게 깊이 삽입되어 양극 와이어 노출의 우려가 있으며 용량 감소가 발생할 수 있다.
본 발명의 실시형태에 의하면 100nm 이하의 탄탈 분말로 양극체를 형성하더라도 용량 구현율이 우수하고, 낮은 등가직렬저항을 가지며, 강도가 향상된 고체 전해 커패시터를 제공할 수 있다.
도 5는 본 발명의 일 실시형태에 따른 고체 전해 커패시터의 제조방법을 나타내는 흐름도이다.
도 5에 도시된 바와 같이 본 발명의 일 실시형태에 따른 고체 전해 커패시터의 제조방법은 양극 와이어를 마련하는 단계(S1); 평균입경이 100nm 이하인 탄탈 분말을 포함하며, 상기 양극 와이어의 일부를 매설하도록 성형된 성형체를 소결해 양극체를 형성하는 단계(S2); 상기 양극체의 표면을 산화시켜 유전층을 형성하는 단계(S3); 및 상기 유전층의 표면에 고체 전해질을 배치하는 단계(S4);를 포함할 수 있다.
본 실시형태에 따른 고체 전해 커패시터의 제조방법에 관한 설명은 상술한 본 발명의 일 실시형태에 따른 고체 전해 커패시터에 대한 설명과 중복되므로 여기서는 생략하도록 한다.
도 6은 본 발명의 다른 일 실시형태에 따른 칩형 전자부품을 나타내는 사시도이고 도 7은 도 6의 C-C' 단면도이다.
도 6을 참조하면, 본 발명의 다른 일 실시형태는 커패시터부(100); 상기 커패시터부를 외장하는 몰딩부(140); 및 상기 커패시터부와 연결되고 상기 몰딩부의 외부로 인출되는 양극 리드(131) 및 음극 리드(132); 를 포함하는 칩형 전자부품(200)을 제공할 수 있다.
도 6의 도면 부호 중 도 4와 중복되는 것은 일부 표기를 생략하였으며, 고체 전해 커패시터에 관한 설명은 도 4를 참조하여 하도록 한다.
상기 커패시터부는 평균 입경이 100nm 이하인 탄탈 분말의 다공질 소결체로 이루어진 양극체(111), 길이 방향 일부 영역이 상기 다공질 소결체에 매설되고 상기 양극 리드와 연결되는 양극 와이어(120), 상기 다공질 소결체의 표면에 형성된 유전체층(112), 상기 유전체층의 표면에 배치된 고체 전해질층(113) 및 상기 고체 전해질층의 표면에 배치되며 상기 음극 리드와 연결되는 음극층(114,115)을 포함할 수 있다.
상기 커패시터부는 상술한 일 실시형태에 따른 고체 전해 커패시터와 동일한 구성을 포함할 수 있으며, 이하에서 중복되는 설명은 생략하도록 한다.
상기 몰딩부(140)에 둘러싸인 고체 전해 커패시터(100)와 외부와의 전기적인 연결을 위하여 상기 고체 전해 커패시터와 연결되도록 양극 리드(131) 및 음극 리드(132)를 배치할 수 있다. 상기 양극 리드는 양극 연결부와 양극 단자부를 포함할 수 있으며, 상기 음극 리드는 음극 연결부와 음극 단자부를 포함할 수 있다.
상기 양극 연결부는 양극 와이어의 양극체로부터 노출된 영역과 접속되어 전기적으로 연결되며, 상기 양극 단자부는 상기 몰딩부의 외부로 인출되어 외부로부터 전압이 인가되거나 다른 전자 제품과의 전기적 연결을 위한 연결 단자로 기능할 수 있다. 또한 상기 음극 연결부는 상기 음극층과 전기적으로 연결되며, 상기 음극 단자부는 상기 몰딩부의 외부로 인출되어 외부로부터 전압이 인가되거나 다른 전자 제품과의 전기적 연결을 위한 연결 단자로 기능할 수 있다.
상기 양극 와이어(120)와 상기 양극 연결부는 양극 와이어를 양극 리드(131)의 양극 연결부에 접속되도록 한 상태에서, 스폿 용접(spot welding) 또는 레이저 용접(laser welding)하거나 도전성 접착제를 도포하여 전기적으로 부착하여 전기적으로 연결될 수 있다.
상기 음극층(114, 115)과 상기 음극 연결부는 도전성 접착제로 형성된 도전성 접착층(150)에 의해 연결될 수 있다. 상기 도전성 접착제는 에폭시계의 열경화성 수지 및 도전성 금속 분말을 포함하여 구성될 수 있으며, 이러한 도전성 접착체를 일정량 디스펜싱 또는 점 돗팅하여 도전성 접착층(150)을 형성하여 캐패시터 본체(110)와 음극 리드(132)의 음극 연결부를 부착시키고, 밀폐된 오븐이나 리플로우 경화 조건에서 150 내지 170 ℃의 온도로 40 내지 60 분 간 경화하여 수지 몰딩시 캐패시터 본체(110)가 움직이지 않도록 하는 역할을 할 수 있다.
이때, 상기 도전성 금속 분말로 은(Ag)을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
몰딩부(140)는 고체 전해 커패시터(100)를 둘러싸도록 EMC(에폭시 몰딩 컴파운드; epoxy molding compound) 등의 수지를 트랜스퍼 몰딩(transfer molding)하여 형성될 수 있다.
몰딩부(140)는 외부로부터 고체 전해 커패시터를 보호하는 역할을 수행한다.
이때, 몰딩부(140)는 양극 리드의 양극 단자부와 음극 리드의 음극 단자부가 노출도록 형성될 수 있다.
예를 들어, 몰드의 온도는 170 ℃ 정도로 할 수 있으며, EMC 몰딩을 위한 상기 온도 및 그 밖의 조건들은 사용되는 EMC의 성분과 형상에 따라 적절히 조절될 수 있다.
몰딩 이후에는 필요 시 밀폐된 오븐이나 리플로우 경화 조건에서 약 160 ℃의 온도로 30 내지 60분 동안 경화를 진행할 수 있다.
이때, 음극 리드의 음극 단자부와 양극 리드의 양극 단자부가 외부로 노출되도록 몰딩 작업을 수행한다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이며, 이 또한 첨부된 청구범위에 기재된 기술적 사상에 속한다 할 것이다.
100 : 고체 전해커패시터
110 : 커패시터 본체
111 : 양극체
112 : 유전체층
113 : 고체 전해질층
114 : 카본층
115 : 은(Ag)층
120 : 양극 와이어
131 : 양극 리드
132 : 음극 리드
140 : 몰딩부
150 : 도전성 접착층

Claims (14)

  1. 평균 입경이 100nm 이하인 탄탈 분말의 다공질 소결체로 이루어진 양극체;
    길이 방향 일부 영역이 상기 다공질 소결체에 매설된 양극 와이어;
    상기 다공질 소결체의 표면에 형성된 유전체층;
    상기 유전체층의 표면에 배치된 고체 전해질층; 를 포함하며
    상기 양극 와이어의 두께-폭 방향 단면의 면적을 A1, 상기 양극체의 두께-폭 방향 단면의 면적을 A2라고 할 때, 0.05≤A1/A2≤0.5를 만족하고,
    상기 양극 와이어 중 상기 양극체에 매설된 영역의 길이를 L1, 상기 양극체의 길이를 L2라고 할 때, 0.5≤L1/L2≤0.9를 만족하고,
    충진율이 70% 이상 90% 이하인 고체 전해 커패시터.
  2. 제1항에 있어서,
    상기 양극 와이어의 두께를 T1, 상기 양극체의 두께를 T2라고 할 때, 0.2≤T1/T2≤0.7을 만족하는 고체 전해 커패시터.
  3. 삭제
  4. 제1항에 있어서,
    상기 유전체층의 표면적을 S1, 상기 유전체층의 표면 중 고체전해질이 형성된 영역의 면적을 S2라고 할때, 0.7≤S2/S1≤0.9를 만족하는 고체 전해 커패시터.
  5. 삭제
  6. 제1항에 있어서,
    상기 고체 전해 커패시터의 충진율은 80% 이상인 고체 전해 커패시터.
  7. 제1항에 있어서,
    상기 유전체층은 상기 양극체의 표면이 산화되어 형성된 고체 전해 커패시터.
  8. 제1항에 있어서,
    상기 고체 전해질층은 전도성 고분자 및 이산화망간 중 하나 이상을 포함하는 고체 전해 커패시터.
  9. 평균 입경이 100nm 이하인 탄탈 분말의 다공질 소결체로 이루어진 양극체; 및
    길이 방향 일부 영역이 상기 양극체에 매설된 양극 와이어; 를 포함하며
    상기 양극체 중 상기 양극 와이어가 매설된 영역의 두께-폭 방향 단면에서 상기 양극 와이어의 가장자리에 의해 둘러싸인 영역의 면적을 a, 상기 양극체의 가장자리에 의해 둘러싸인 영역의 면적을 b라고 할 때, 0.05≤a/b≤0.5를 만족하고,
    상기 양극 와이어 중 상기 양극체에 매설된 영역의 길이를 L1, 상기 양극체의 길이를 L2라고 할 때, 0.5≤L1/L2≤0.9를 만족하고,
    충진율이 70% 이상 90% 이하인 고체 전해 커패시터.
  10. 양극 와이어를 마련하는 단계;
    평균입경이 100nm 이하인 탄탈 분말을 포함하며, 상기 양극 와이어의 일부를 매설하도록 성형된 성형체를 소결해 양극체를 형성하는 단계;
    상기 양극체의 표면을 산화시켜 유전체층을 형성하는 단계; 및
    상기 유전체층의 표면에 고체 전해질층을 배치하는 단계;
    를 포함하며 상기 양극 와이어의 두께-폭 방향 단면의 면적을 a, 상기 양극체의 두께-폭 방향 단면의 면적을 b라고 할 때, 0.05≤a/b≤0.5를 만족하고,
    상기 양극 와이어 중 상기 양극체에 매설된 영역의 길이를 L1, 상기 양극체의 길이를 L2라고 할 때, 0.5≤L1/L2≤0.9를 만족하고,
    충진율이 70% 이상 90% 이하인 고체 전해 커패시터의 제조 방법.
  11. 제10항에 있어서,
    상기 양극 와이어의 두께를 T1, 상기 양극체의 두께를 T2라고 할 때, 0.2≤T1/T2≤0.7을 만족하는 고체 전해 커패시터의 제조 방법.
  12. 삭제
  13. 제10항에 있어서,
    상기 유전체층의 표면적을 S1, 상기 유전체층의 표면 중 고체전해질이 형성된 영역의 면적을 S2라고 할때, 0.7≤S2/S1≤0.9를 만족하는 고체 전해 커패시터의 제조 방법.
  14. 평균 입경이 100nm 이하인 탄탈 분말의 다공질 소결체로 이루어진 양극체, 길이 방향 일부 영역이 상기 다공질 소결체에 매설되는 양극 와이어, 상기 다공질 소결체의 표면에 형성된 유전체층, 상기 유전체층의 표면에 배치된 고체 전해질층 및 상기 고체 전해질층의 표면에 배치되며 음극 리드와 연결되는 음극층을 포함하는 커패시터부;
    커패시터부를 외장하는 몰딩부;
    상기 양극 와이어와 연결되고 상기 몰딩부의 외부로 인출되는 양극 리드; 및
    상기 음극층과 연결되고 상기 몰딩부의 외부로 인출되는 상기 음극 리드; 를 포함하며,
    상기 양극 와이어의 두께-폭 방향 단면의 면적을 A1, 상기 양극체의 두께-폭 방향 단면의 면적을 A2라고 할 때, 0.05≤A1/A2≤0.5를 만족하고,
    상기 양극 와이어 중 상기 양극체에 매설된 영역의 길이를 L1, 상기 양극체의 길이를 L2라고 할 때, 0.5≤L1/L2≤0.9를 만족하고,
    상기 커패시터부의 충진율은 70% 이상 90% 이하인 칩형 전자부품.


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