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KR102001138B1 - 그래핀을 이용한 적층 세라믹 커패시터 및 이의 제조 방법 - Google Patents

그래핀을 이용한 적층 세라믹 커패시터 및 이의 제조 방법 Download PDF

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KR102001138B1
KR102001138B1 KR1020170120204A KR20170120204A KR102001138B1 KR 102001138 B1 KR102001138 B1 KR 102001138B1 KR 1020170120204 A KR1020170120204 A KR 1020170120204A KR 20170120204 A KR20170120204 A KR 20170120204A KR 102001138 B1 KR102001138 B1 KR 102001138B1
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South Korea
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graphene
layer
green sheet
multilayer ceramic
ceramic green
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김명기
진성민
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유덕첨단소재(주)
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Abstract

본 발명은 그래핀을 이용한 적층 세라믹 커패시터에 관한 것이다.
본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터는 액티브 영역 및 상기 액티브 영역의 적어도 일면에 위치하는 커버 영역을 포함하는 바디; 및 상기 바디의 외측에 배치되는 제1 및 제2외부전극;을 포함하고, 상기 액티브 영역은, 제1그래핀을 포함하는 제1유전층; 및 상기 제1 및 제2외부전극과 각각 연결되고, 상기 제1유전층을 사이에 두고 배치되는 제1 및 제2내부전극;을 포함하고, 상기 제1그래핀은 상기 제1내부전극 또는 제2내부전극과 마주보도록 배열되는 것을 특징으로 한다.

Description

그래핀을 이용한 적층 세라믹 커패시터 및 이의 제조 방법{MULTILAYER CERAMIC CAPACITOR USING GRAPHENE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 적층 세라믹 커패시터에 관한 것이며, 특히 그래핀을 유전층에 포함시켜 유전 특성을 향상시키는 기술에 관한 것이다.
적층 칩 전자 부품의 하나인 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.
이러한 커패시터는 소형이면서 용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있으며, 최근 휴대용 전자기기의 소형화, 박막화 및 경량화 경향으로 인해 칩의 크기 증가 없이 용량 및 신뢰성을 동시에 향상시키려는 방향으로 연구가 진행되고 있다.
커패시터의 용량 증가에 대한 연구는 다음과 같이 유전층 및 내부전극의 박막화와 고유전율 재료의 조성 개발로 두가지 방향으로 나누어 볼 수 있다.
하지만, 유전층 및 내부전극의 박막화는 현재 1㎛ 이하의 두께, 나아가는 0.5 ~ 0.3㎛ 이하까지 시도되고 있으나 단락(short), 크랙(crack), 박리(delamination) 등의 문제로 인한 신뢰성 저하가 문제된다. 한편, 고유전율 재료의 조성을 개발하는 것도 이미 많은 연구가 진행되어 단순히 유전체 조성물의 조성 최적화를 통해서 용량을 향상시키는 것도 어려운 실정이다.
따라서, 새로운 재료를 도입하여 적층 세라믹 커패시터의 용량 및 신뢰성을 동시에 향상시키려는 시도가 점차 증가하고 있다.
본 발명의 일 목적 중 하나는 적층 세라믹 커패시터를 소형화하면서도 동시에 용량을 형상시킬 수 있는 방안을 제안하는 것에 있다.
또한, 본 발명의 다른 목적 중 하나는 적층 세라믹 커패시터의 용량 향상과 더불어 바디의 기계적 강도를 향상시켜 적층 세라믹 커패시터의 신뢰성을 향상시키는 방안을 제공하는 것에 있다.
한편, 본 발명의 명시되지 않은 또 다른 목적들은 하기의 상세한 설명 및 그 효과로부터 용이하게 추론할 수 있는 범위 내에서 추가적으로 고려될 것이다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 액티브 영역 및 상기 액티브 영역의 적어도 일면에 위치하는 커버 영역을 포함하는 바디; 및 상기 바디의 외측에 배치되는 제1 및 제2외부전극;을 포함하고, 상기 액티브 영역은, 제1그래핀을 포함하는 제1유전층; 및 상기 제1 및 제2외부전극과 각각 연결되고, 상기 제1유전층을 사이에 두고 배치되는 제1 및 제2내부전극;을 포함하고, 상기 제1그래핀은 상기 제1내부전극 또는 제2내부전극과 마주보도록 배열되는 것을 특징으로 한다.
일 실시예에 있어서, 상기 제1그래핀은 상기 제1내부전극 또는 제2내부전극에 대해 -26 도 내지 26 도의 각도로 배치되는 것을 특징으로 할 수 있다.
일 실시예에 있어서, 상기 제1그래핀은 작용성 그래핀, 환원 산화 그래핀, 산화 그래핀, 그래핀 플레이크로 이루어진 군에서 선택되는 어느 하나 또는 이들의 조합인 것을 특징으로 할 수 있다.
일 실시예에 있어서, 상기 제1유전층은 상기 제1그래핀이 상기 제1유전층의 적층 방향에 수직한 방향으로 불연속적으로 배치되어 형성되는 그래핀층을 포함하는 것을 특징으로 할 수 있다.
일 실시예에 있어서, 상기 그래핀층은 하나의 제1유전층 내에 1 내지 10층으로 포함되는 것을 특징으로 할 수 있다.
일 실시예에 있어서, 상기 그래핀층은 적층 방향에 있어서 일측으로 인접하는 그래핀층과의 간격을 d1 이라 하고, 타측으로 인접하는 그래핀층과의 간격을 d2 이라 할 때, d1/d2는 0.9 내지 1.1인 것을 특징으로 할 수 있다.
일 실시예에 있어서, 상기 그래핀층은 적층 방향에 있어서 일측으로 인접하는 그래핀층과의 간격을 d1이라 할 때, 상기 d1는 0.2 내지 5 ㎛를 만족하는 것을 특징으로 할 수 있다.
일 실시예에 있어서, 상기 제1그래핀은 2 nm 이하 두께를 가지는 단층 내지 수층의 그래핀인 것을 특징으로 할 수 있다.
일 실시예에 있어서, 상기 제1그래핀의 길이는 0.1 내지 1 ㎛ 인 것을 특징으로 할 수 있다.
일 실시예에 있어서, 상기 커버 영역은 제2유전층을 포함하고, 상기 제2유전층은 제2그래핀이 불규칙적으로 분산된 것을 특징으로 할 수 있다.
일 실시예에 있어서, 상기 커버 영역에 포함되는 상기 제2그래핀의 함량은 0.1 내지 5 wt% 포함되는 것을 특징으로 할 수 있다.
일 실시예에 있어서, 상기 제2그래핀의 두께는 50 nm이하인 것을 특징으로 할 수 있다.
일 실시예에 있어서, 상기 바디는 적층 방향으로 투영시에 상기 제1 및 제2내부전극이 배치되지 않는 마진 영역을 포함하고, 상기 마진 영역에는 제3그래핀이 불규칙적으로 분산된 측면 커버층이 배치되는 것을 특징으로 할 수 있다.
본 발명의 다른 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터는 액티브 영역 및 상기 액티브 영역의 적어도 일면에 위치하는 커버 영역을 포함하는 바디; 및 상기 바디의 외측에 배치되는 제1 및 제2외부전극;을 포함하고, 상기 액티브 영역은, 제1그래핀을 포함하는 그래핀층을 구비하는 제1유전층; 및 상기 제1 및 제2외부전극과 각각 연결되고, 상기 제1유전층을 사이에 두고 배치되는 제1 및 제2내부전극;을 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 적층 세라믹 커패시터를 효율적으로 제조하기 위한 본 발명의 또 다른 실시예에 따른 적층 세라믹 커패시터의 제조 방법은, 세라믹 그린시트를 마련하는 단계; 상기 세라믹 그린시트의 일면에 내부전극을 형성하는 단계; 상기 내부전극이 형성된 상기 세라믹 그린시트를 적층 및 압착하여 형성된 액티브 영역을 포함하는 바디를 형성하는 단계; 및 상기 바디의 외측에 상기 내부전극과 연결되는 외부전극을 형성하는 단계;를 포함하고, 상기 세라믹 그린시트를 마련하는 단계는, 유전체 조성물을 이용하여 제1 및 제2세라믹 그린시트를 마련하는 단계; 제1그래핀을 포함하는 그래핀 콜로이드를 용매에 희석하고, 상기 제1세라믹 그린시트에 상기 그래핀 콜로이드가 희석된 용매를 분사함으로써 상기 제1세라믹 그린시트의 일면에 그래핀층을 형성하는 단계; 및 상기 그래핀층이 형성된 상기 제1세라믹 그린시트의 일면에 제2세라믹 그린시트를 적층하는 단계;를 포함하는 것을 특징으로 한다.
다른 실시예에 있어서, 상기 용매는 에탄올 용매 또는 에탄올-톨루엔 용매인 것을 특징으로 할 수 있다.
다른 실시예에 있어서, 상기 그래핀 콜로이드는 0.001 내지 0.05 wt%의 농도로 상기 용매에 희석된 것을 특징으로 할 수 있다.
다른 실시예에 있어서, 상기 그래핀 콜로이드는 작용성 그래핀, 환원 산화 그래핀, 산화 그래핀, 그래핀 플레이크로 이루어진 군에서 선택되는 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 할 수 있다.
다른 실시예에 있어서, 상기 그래핀층을 형성하는 단계를 수행한 후, 상기 그래핀층이 형성된 상기 제1세라믹 그린시트를 1 내지 10층으로 적층하는 단계를 더 수행하는 것을 특징으로 할 수 있다.
다른 실시예에 있어서, 상기 세라믹 그린시트를 마련하는 단계에 있어서, 유전체 조성물에 그래핀을 첨가하여 제2그래핀이 불규칙적으로 분산된 커버용 세라믹 그린시트를 마련하는 단계를 추가로 수행하고, 상기 바디를 형성하는 단계에 있어서, 상기 커버용 세라믹 그린시트는 상기 액티브 영역의 적층 방향의 적어도 일면에 적층 및 압착되어 커버 영역을 형성하는 것을 특징으로 할 수 있다.
다른 실시예에 있어서, 상기 커버 영역에 포함되는 상기 제2그래핀의 함량은 0.1 내지 5 wt% 포함되는 것을 특징으로 할 수 있다.
다른 실시예에 있어서, 상기 바디를 형성하는 단계는, 적층 및 압착된 세라믹 그린시트를 상기 내부전극의 길이 방향의 양 측면이 노출되도록 절단하는 단계; 및 상기 내부전극이 노출된 면에 제3그래핀이 불규칙적으로 분산된 마진용 유전체 조성물을 이용하여 측면 커버층을 형성하는 단계;를 포함하는 것을 특징으로 할 수 있다.
본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 액티브 영역에 위치하는 제1유전층이 제1그래핀을 포함하며, 제1그래핀이 내부전극과 마주보도록 배열됨으로써 내부전극과 제1그래핀의 사이에서 마이크로 캐패시터 네트워크를 형성함으로써 적층 세라믹 커패시터의 용량을 현저히 향상시킬 수 있다.
또한, 본 발명의 제1유전층에 포함되는 제1그래핀은 절연층인 제1유전층과 도체인 제1그래핀 사이에서 발생하는 Maxwell-Wagner-Sillars 효과에 의한 자유전하의 증가를 야기하고, 이로 인해 적층 세라믹 커패시터의 용량을 더욱 향상시키게 된다.
한편, 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터는 커버 영역에 위치하는 제2유전층이 제2그래핀을 포함하며, 제2그래핀은 제1유전층에 포함되는 제1그래핀과 달리 불규칙적으로 배열됨으로써 커버 영역의 제2유전층을 치밀하게 하여 커버층의 기계적 강도를 향상시키고, 이에 따라 적층 세라믹 커패시터의 신뢰성을 향상시킬 수 있다.
한편, 여기에서 명시적으로 언급되지 않은 효과라 하더라도, 본 발명의 기술적 특징에 의해 기대되는 이하의 명세서에서 기 재된 효과 및 그 잠정적인 효과는 본 발명의 명세서에 기재된 것과 같이 취급됨을 첨언한다.
도 1은 본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I'를 따른 단면도를 개략적으로 도시한 것이다.
도 3은 도 1의 II-II'에 따른 단면도를 개략적으로 도시한 것이다.
도 4은 도 2의 P1 부분의 확대 단면도를 개략적으로 도시한 것이다.
도 5는 그래핀을 유전체 조성물에 단순 혼합하는 경우, 소결 후 유전층의 유전체의 입경에 그래핀이 배치되는 모식도를 개략적으로 도시한 것이다.
도 6은 도 2의 P2 부분의 확대 단면도를 개략적으로 도시한 것이다.
도 7은 도 3의 P3 부분의 확대 단면도를 개략적으로 도시한 것이다.
도 8은 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터의 제조 방법의 순서도를 개략적으로 도시한 것이다.
도 9는 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터의 제조 방법의 세라믹 그린시트 및 그래핀층을 형성하는데 이용되는 장치를 개략적으로 도시한 것이다.
※ 첨부된 도면은 본 발명의 기술사상에 대한 이해를 위하여 참조로서 예시된 것임을 밝히며, 그것에 의해 본 발명의 권리범위가 제한되지는 아니한다.
본 발명을 설명함에 있어서 관련된 공지기능에 대하여 이 분야의 기술자에게 자명한 사항으로서 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 바디의 방향을 정의하면 도면 상에 표시된 X, Y 및 Z는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 길이방향은 제1 방향, 폭 방향은 제2 방향, 두께 방향은 제3 방향으로 정의될 수 있다. 여기서, 두께 방향은 유전층 및 내부전극의 적층 방향과 동일한 개념으로 사용될 수 있다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터(100)의 사시도를 개략적으로 도시한 것이며, 도 2는 도 1의 I-I'에 따른 단면도를 개략적으로 도시한 것이고, 도 3은 도 1의 II-II`에 따른 단면도를 개략적으로 도시한 것이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터(100)는 바디(101)와 외부전극(181, 182)을 포함한다.
바디(101)는 복수의 유전층(111, 112)을 적층하여 형성될 수 있다. 바디(110)의 형상에 특별히 제한은 없지만, 일반적으로 육면체 형상일 수 있다. 또한, 그 치수도 특별히 제한은 없고, 용도에 따라 적절한 치수로 할 수 있고, 예를 들면 (0.6 ∼ 5.6 mm) × (0.3 ∼ 5.0 mm) × (0.3 ∼ 1.9 mm)일 수 있다. 이때, 바디(101)의 형상, 치수 및 유전층(111, 112)의 적층 수가 도면 상에 도시된 것으로 한정되는 것은 아니다.
또한, 유전층(111, 112)은 소결된 상태로서, 인접하는 유전층(111, 112) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 바디(101)는 커패시터의 용량 형성에 주된 역할로 기여하는 부분으로서 제1 및 제2내부전극(121, 122)을 포함하는 액티브 영역(A)을 포함한다. 또한, 액티브 영역(A)을 보호하는 역할로 액티브 영역(A)의 적층 방향(Z)의 상부 또는 하부에 배치되는 커버 영역(C)과, 용량 형성에 기여하지 않으며 액티브 영역(A)의 길이 방향(X)의 양 측면에 배치되는 마진 영역(M)을 더 포함한다. 마진 영역(M)은 적층 방향(Z)으로 투영시에 제1 및 제2내부전극(121, 122)이 배치되지 않는 영역을 의미한다.
액티브 영역(A)은 제1유전층(111)을 사이에 두고 복수의 제1 및 제2내부전극(121, 122)을 반복적으로 적층하여 형성될 수 있다. 이때, 제1유전층(111)의 두께는 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다. 예를 들어, 제1유전층(111)의 두께는 5 ㎛ 이하, 바람직하게는 1 ㎛ 이하, 더욱 바람직하게는 0.5 ㎛ 이하 일 수 있다. 이와 같이, 제1유전층(111)의 두께를 얇게하면 고용량을 구현하는데 유리하나, 제1유전층(111)의 두께가 얇아질수록 단락(short) 등의 문제가 발생할 가능성이 높아진다는 문제가 있다.
또한, 제1 및 제2유전층(111, 112)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 제1 및 제2유전층(111, 112)에는 상기 세라믹 분말과 함께 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 적어도 하나 이상 더 첨가될 수 있다.
본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터(100)는 제1유전층(111)이나, 제1 및 제2유전층(111, 112)이 그래핀을 포함할 수 있다. 이에 대해서는 후술하도록 한다.
커버 영역(C)은 제2유전층(112)이 제1 및 제2내부전극(121, 122) 없이 적층되어 형성될 수 있다.
커버 영역(C)과 마진 영역(M)의 주된 역할은 물리적 또는 화학 적 스트레스에 의한 제1 및 제2내부전극(121, 122)의 손상을 방지하는 것이다.
제1 및 제2내부전극(121, 122)은 서로 다른 극성을 갖는 전극이다.
제1 및 제2내부전극(121, 122)은 바디(110) 내에서 제1유전층(111)을 사이에 두고 적층 방향(Z)을 따라 번갈아 배치되며, 제1유전층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있으며, 중간에 배치된 제1 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
상기 도전성 페이스트에 포함되는 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2내부전극(121, 122)의 두께는 용도 등에 따라 적절히 결정할 수 있으며 특별히 제한되는 것은 아니나, 예를 들면 0.1 내지 5 ㎛ 또는 0.1 ∼ 2.5 ㎛일 수 있다.
제1 및 제2내부전극(121, 122)이 적층 방향(Z)으로 서로 오버랩되는 면적은 커패시터의 용량 형성과 주된 연관이 있다.
제1 및 제2내부전극(121, 122)은 바디(101)의 외측으로 적어도 일부가 노출된다. 이처럼 제1 및 제2내부전극(121, 122)은 노출된 부분을 통해, 바디(101)의 외측에 배치된 제1 및 제2외부전극(181, 182)과 각각 전기적으로 연결된다.
제1 및 제2외부전극(181, 182)는 바디(101)를 도전성 페이스트에 딥핑(dipping)하여, 바디(101)의 외측에 형성될 수 있다. 딥핑에 이용된 도전성 페이스트에 포함된 도전성 재료는 특별히 한정되지 않지만, 니켈(Ni), 구리(Cu), 또는 이들 합금을 이용할 수 있다. 제1 및 제2외부전극(181, 182)의 두께는 용도 등에 따라 적절히 결정할 수 있으며 특별히 제한되는 것은 아니나, 예를 들면 10 내지 50㎛ 일 수 있다.
한편, 제1 및 제2외부전극(181, 182)은 바디(101)에 도전성 금속을 스퍼터링하여 박막으로 형성하는 것도 가능하다.
제1 및 제2외부전극(181, 182)은 바디(101)의 길이 방향(X)의 양 단면에 형성될 수 있다. 다만, 이에 제한되는 것은 아니며, 바디(101)의 폭 방향(Y)의 양 단면이나, 적층 방향(Z)의 일 면에 형성되는 것도 가능하다.
도 4는 도 2의 P1 부분의 확대 단면도, 즉 제1유전층(111)의 확대 단면도를 개략적으로 도시한 것이다.
적층 세라믹 커패시터의 용량은 다음과 같은 식 1에 의해 정해진다.
[식 1]
Figure 112017090965977-pat00001
여기서 C는 정전용량을, ε0는 진공에서의 유전율을, εr는 유전층에 이용돤 재료의 유전율을, n은 내부전극의 적층수를, Ae는 내부전극의 적층 방향에서 투영시 오버랩되는 면적인 유효전극의 면적을, d는 내부전극 사이의 거리를 의미한다.
위 식 1에서 알 수 있듯이, 적층 세라믹 커패시터의 유전 용량을 향상시키기 위해서는 유효 전극의 면적(Ae)을 증가시키거나, 내부전극 사이의 거리(d)를 감소시켜야 한다. 하지만, 전자기기의 소형화 및 박층화 경향에 따라 적층 세라믹 커패시터의 크기는 제한될 수 밖에 없어 유효전극의 면적(Ae)을 증가시키는 것이 쉽지 않고, 내부전극 사이의 거리(d)도 단락(short), 크랙(crack), 박리(delamination), 전극의 마이그레이션(migration) 등의 문제로 인해 일정 두께 이하로 줄이라는 것에 한계가 있다.
이에 따라, 본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터(100)는 도 3과 같이 액티브 영역(A)의 제1유전층(111)에 제1그래핀(141)을 포함시켜 적층 세라믹 커패시터(100)의 유전 용량 향상을 도모하였다.
특히, 본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터(100)는 제1그래핀(141)을 제1유전층(111)에 단순히 혼합하는 것이 아니라, 도 4와 같이 제1그래핀(141)이 제1내부전극(121) 또는 제2내부전극(122)과 마주보도록 배열된다. 여기서 마주보도록 배열된다는 것은 그래핀과 내부전극의 면과 면이 이루는 각도가 일정한 범위 내에 있는 것의미한다. 바람직하게는, 양자가 서로 수평한 것이 좋지만, 예컨대 -45 도 ~ 45 도의 각도를 이룰 수 있다.
본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터(100)는 제1그래핀(141)이 내부전극(121, 122)과 마주보도록 배열됨으로써 내부전극(121, 122)과 제1그래핀(141)의 사이에서 마이크로 캐패시터 네트워크를 형성하게 된다. 이에 따라, 적층 세라믹 커패시터의 용량을 현저히 향상시킬 수 있다.
한편, 본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터(100)는 제1유전층(111)에 포함되는 제1그래핀(141)은 절연층인 제1유전층(111)과 도체인 제1그래핀(141) 사이에서 발생하는 Maxwell-Wagner-Sillars 효과에 의한 자유전하의 증가를 야기하고, 이로 인해 적층 세라믹 커패시터(100)의 용량을 더욱 향상시키게 된다.
제1그래핀(141)이 제1내부전극(121) 또는 제2내부전극(122)과 마주보도록 배열되게 하기 위하여, 후술하는 바와 같이 용매에 그래핀을 포함하는 그래핀 콜로이드를 희석하여 세라믹 그린시트에 분사하여 적층 세라믹 커패시터를 제조하였다.
도 5에서 알 수 있듯이, 유전층(111')의 제조시에 유전체 조성물과 그래핀을 단순히 혼합하여 제조하면, 유전체(1)의 입경(grain boundary)에 그래핀(2)이 배치되는데, 그래핀(2)이 내부전극(3)과 마주보도록 배치되는 양이 현저히 감소하게 된다. 이처럼, 그래핀(2)이 내부전극(3)과 마주보도록 배치되는 양이 현저히 감소하게 되면, 마이크로 캐패시터 네트워크 형성이 줄어들어 적층 세라믹 커패시터의 용량 향상이 그래핀의 첨가량 대비 미미하다.
하지만, 도 5의 경우와 달리 본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터(100)의 제1그래핀(141)을 포함하는 그래핀 콜로이드를 용매에 희석하고, 세라믹 그린시트에 그래핀 콜로이드가 희석된 용매를 분사하여 그래핀층을 형성하기 때문에, 제1그래핀(141)이 제1내부전극(121) 또는 제2내부전극(122)과 마주보도록 배열된다.
제1그래핀(141)은 작용성 그래핀, 환원 산화 그래핀, 산화 그래핀, 그래핀 플레이크로 이루어진 군에서 선택되는 어느 하나 또는 이들의 조합일 수 있다. 어떠한 처리도 되지 않은 그래핀의 경우, 물성은 매우 뛰어나지만 응집으로 인해 이용하기 매우 어렵다는 문제가 있었다. 이와 같은 응집 문제를 해결하기 위해, 제1그래핀(141)은 작용성 그래핀, 환원 산화 그래핀, 산화 그래핀, 그래핀 플레이크로 이루어진 군에서 선택되는 어느 하나 또는 이들의 조합일 수 있다.
특히, 적층 세라믹 커패시터의 제조 과정 중에서 세라믹 그린시트의 적층, 압착 및 절단 후 약 1000 ℃에서 소성하는 공정을 수행하는데, 이 소성 공정 중에 그래핀의 분산성을 향상시키기 위해 처리된 작용기 등이 제거되어 그래핀의 특성이 향상된다.
따라서, 본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터(100)는 그래핀의 특성 저하를 최소화하면서, 동시에 그래핀의 응집 문제를 해소할 수 있다.
제1그래핀(141)은 두께가 0.2 내지 2 nm인 단층(monolayer)에서 수층(few layer)의 그래핀일 수 있다. 제1그래핀(141)으로 수층 이하의 그래핀을 사용함으로써 제1유전층(111)의 두께의 최소화 및 제1그래핀(141)의 함량의 최대화를 도모하였다.
전술한 식 1에서 살펴본 바와 같이, 본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터(100)는 액티브 영역(A)에 위치하는 제1유전층(111)은 제1그래핀(141)이 수층 이하의 그래핀이므로 제1유전층(111)의 두께, 즉 제1 및 제2내부전극(121, 122) 사이의 거리(d)의 증가를 최소화하여 적층 세라믹 커패시터의 용량을 향상시킬 수 있다.
한편, 제1그래핀(141)의 길이는 0.1 내지 1 ㎛일 수 있다. 제1그래핀(141)의 길이가 0.1 ㎛ 미만인 경우에는 유전 용량의 향상이 미미하고, 1 ㎛를 초과하는 경우에는 그래핀의 분산성이 감소하여 유전 용량에 대한 기여도가 오히려 감소하는 문제가 있다. 더욱이, 제1그래핀(141)의 길이가 0.1 ㎛ 초과시에는 제1그래핀(141)이 연속적으로 연결되어 단락(short)가 발생하는 문제가 있다.
제1그래핀(141)은 제1내부전극(121) 또는 제2내부전극(122)에 대해 -26 내지 26 도의 각도(θ)로 배치될 수 있다.
이와 같은 제1그래핀(141)은 제1내부전극(121) 또는 제2내부전극(122)에 대한 각도(θ)는 제1그래핀(141)의 분사시 대기 시간에 따라 조절의 수 있다. 대기시간이 길어질수록 제1그래핀(141)은 제1내부전극(121) 또는 제2내부전극(122)에 대한 각도(θ)가 0에 가까워짐을 확인할 수 있엇다.
하기의 표 1은 제1그래핀(141)의 제1내부전극(121) 또는 제2내부전극(122)에 대한 각도(θ)에 따른 제1그래핀(141)의 실질적인 용량기여면적을 나타낸 것이다.
Figure 112017090965977-pat00002
용량기여면적은 제1그래핀(141)의 제1내부전극(121) 또는 제2내부전극(122)에 대한 각도(θ)가 0 도 일 경우를 1로 가정하고, 각도가 증가함에 따라 제1그래핀(141)의 용량에 기여하는 면적을 백분율로 나타낸 것이다.
표 1을 참조하면, 제1그래핀(141)의 제1내부전극(121) 또는 제2내부전극(122)에 대한 각도(θ)가 26 도를 초과하는 경우에는 제1그래핀(141)의 용량기여면적이 90% 미만으로 감소하는 문제가 있었다. 이는 -26 도 미만인 경우에도 동일할 것이 자명하다.
따라서, 제1그래핀(141)의 용량기여면적을 90% 이상으로 향상시키기 위하여, 본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터(100)는 제1그래핀(141)의 제1내부전극(121) 또는 제2내부전극(122)에 대한 각도(θ)를 -26도 내지 26도로 배치할 수 있다.
하기의 표 2는 제1유전층(111)의 두께와 제1그래핀(141)의 제1내부전극(121) 또는 제2내부전극(122)에 대한 각도(θ)에 따른 단락 발생여부를 나타낸 것이다.
Figure 112017090965977-pat00003
표 2의 샘플 1은 제1유전층(111)의 평균 두께가 1 ㎛인 적층 세라믹 커패시터이고, 샘플 2는 제1유전층(111)의 평균 두께가 0.5 ㎛인 적층 세라믹 커패시터이다.
단락발생여부는 제1그래핀(141)의 각도에 따라 2개의 제1그래핀(141)이 서로 연결되었을 때, 서로 인접하는 내부전극(121, 122)의 단락 발생 가부로 확인하였으며, 단락이 발생하지 않는 경우에는 ×로, 단락이 발생하는 경우에는 ○로 표시하였다.
표 2를 참조하면, 제1유전층(111)의 평균 두께가 1 ㎛인 샘플 1의 경우에는 제1그래핀(141)의 제1내부전극(121) 또는 제2내부전극(122)에 대한 각도(θ)가 26 도를 초과하는 경우에 단락이 발생함을 확인할 수 있었다. 즉, 이는 표 1의 용량기여면적과 동일한 결과로 제1유전층(111)의 평균 두께가 1 ㎛인 경우에는 제1그래핀(141)의 제1내부전극(121) 또는 제2내부전극(122)에 대한 각도(θ)가 -26 내지 26 도를 만족하는 경우에 용량과 신뢰성을 동시에 확보할 수 있음을 알 수 있다.
한편, 제1유전층(111)의 평균 두께가 0.5 ㎛인 샘플 2의 경우에는 제1그래핀(141)의 제1내부전극(121) 또는 제2내부전극(122)에 대한 각도(θ)가 13 도를 초과하는 경우에 단락이 발생함을 확인할 수 있었다. 따라서, 제1유전층(111)의 평균 두께가 0.5 ㎛인 경우에는 용량과 신뢰성을 동시에 확보하기 위하여, 제1그래핀(141)의 제1내부전극(121) 또는 제2내부전극(122)에 대한 각도(θ)가 -13 내지 13 도를 만족하도록 할 수 있다.
다시 도 4로 돌아가면, 제1그래핀(141)은 제1유전층(111) 상에 불연속적으로 배치되어 그래핀층(L1, L2, L3)을 형성할 수 있음을 알 수 있다. 도 4에는 3개의 그래핀층(L1, L2, L3)을 도시하였으나, 이에 제한되는 것은 아니다. 즉, 제1그래핀(141)이 세라믹 시트에 분사되어 형성되고, 이러한 세라믹 시트를 1 내지 10층 적층함으로써, 제1유전층(111)내에 1 내지 10층의 그래핀층이 포함될 수 있다. 제1유전층(111) 내에 그래핀층이 10층 이상 포함되는 경우, 유전체로 인해 제1유전층(111)의 두께가 너무 두꺼워져서 적층 수 감소에 의해 적층 세라믹 커패시터의 정전 용량이 오히려 감소하는 문제가 있다.
이처럼, 제1그래핀(141)이 각각의 그래핀층(L1, L2, L3)을 구성함으로써, 제1그래핀(141)에 의한 적층 세라믹 커패시터의 용량 향상은 극대화하면서, 동시에 단락이 발생하는 것은 최소화 할 수 있다. 즉, 각 그래핀층(L1, L2, L3)의 사이의 유전체가 적층방향으로 인접하는 제1그래핀(141) 사이가 연결되는 것을 방지하는 역할을 수행하여 적층 세라믹 커패시터의 신뢰성을 향상시킬 수 있다.
그래핀층(L1, L2, L3)은 적층 방향에 있어서 일측으로 인접하는 그래핀층(L1, L2, L3)과의 간격을 d1이라 할 때, d1는 0.2 내지 5 ㎛를 만족할 수 있다. d1 이 5 ㎛ 를 초과하는 경우, 제1유전층(111)의 두께가 너무 두꺼워져서 적층 수 감소에 의해 적층 세라믹 커패시터의 정전용량이 오히려 감소하는 문제가 있다.
또한, d1는 0.2 ㎛ 미만인 경우에는 각 그래핀층(L1, L2, L3)의 사이의 유전체가 적층방향으로 인접하는 제1그래핀(141) 사이가 연결되는 것을 방지하는 역할을 제대로 수행하지 못한다. 즉, 층간 절연 감소에 의한 신뢰성 성능 저하 및 단락(short) 발생 증가 등의 전기적 특성 저하가 발생할 수 있다.
한편, 그래핀층은 적층 방향에 있어서 일측으로 인접하는 그래핀층과의 간격을 d1 이라 하고, 타측으로 인접하는 그래핀층과의 간격을 d2 이라 할 때, d1/d2는 0.9 내지 1.1일 수 있다.
즉, 각 그래핀층(L1, L2, L3)의 사이의 유전체의 두께를 일정하게 하여, 적층방향으로 인접하는 제1그래핀(141) 사이가 연결되는 것을 방지하는 성능을 향상시킬 수 있다.
도 6은 도 2의 P2 부분의 확대 단면도를 개략적으로 도시한 것이다.
도 6를 참조하며, 본 발명의 다른 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터에 대해 설명하도록 한다. 전술한 일 실시예에 따른 적층 세라믹 커패시터와 동일한 구성에 대해서는 설명을 생략하도록 하다.
도 6을 참조하면, 커버 영역(C)은 제2유전층(112)이 내부전극 없이 적층 및 압착, 소결되어 형성될 수 있다.
다만, 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터는 제1그래핀(141)과 달리 제2유전층(112)에는 제2그래핀(142)이 불규칙적으로 분산된다. 여기서 불규칙적으로 분산된다는 것은 내부전극과 제2그래핀(142)의 면이 서로 이루는 각도가 일정하지 않다는 것을 의미한다.
종래에는 커버 영역(C)은 적층 세라믹 커패시터의 커패시터 용량에 영향을 거의 미치지 않는 것으로 예측 및 확인되었으나, 커버 영역(C)에 위치하는 유전층에 그래핀을 분산시킨 결과 적층 세라믹 커패시터의 용량이 약간 향상되는 것을 확인할 수 있었다.
나아가, 커버 영역(C)에 위치하는 제2유전층(112)에 제2그래핀(142)을 포함시킴으로써, 커버 영역의 물리적 강도가 현저히 향상되었으며 제2그래핀(142)이 크랙(Crack)의 전파를 방지하는 역할을 수행함으로써 전도성 이물질이 액티브 영역(A)으로 유입되는 것을 방지하여, 본 발명의 다른 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터의 신뢰성이 현저히 향상되었다.
제2그래핀(142)은 전술한 제1그래핀(141)과 마찬가지로, 작용성 그래핀, 환원 산화 그래핀, 산화 그래핀, 그래핀 플레이크로 이루어진 군에서 선택되는 어느 하나 또는 이들의 조합일 수 있다. 제2그래핀(142)은 제1그래핀(141)과 달리 세라믹 그린시트를 마련하는 단계에서 유전체 조성물과 함께 혼합되는데, 제2그래핀(142)을 작용성 그래핀, 환원 산화 그래핀, 산화 그래핀, 그래핀 플레이크로 이루어진 군에서 선택되는 어느 하나 또는 이들의 조합으로 함으로써 분산성을 향상시킬 수 있다.
이때, 제2그래핀(142)은 제2유전층(112)을 기준으로 0.1 내지 5 wt%의 함량으로 포함될 수 있다. 제2그래핀(142)의 함량이 0.1 wt% 미만인 경우, 적층 세라믹 커패시터의 용량 향상 효과 및 신뢰성 향상이 거의 나타나지 않았으며, 5 wt%를 초과할 경우에는 제2그래핀(142)끼리 서로 연결되어 단락이 발생하는 문제가 있다.
제2그래핀(142)의 길이는 0.1 내지 1 ㎛ 일 수 있다. 한편, 제2그래핀(142)의 두께는 50 nm 이하 일 수 있다. 제1그래핀(142)으로 단층(monolayer) 그래핀을 이용하는 것과 달리, 제2그래핀(142)은 충분한 두께를 가지는 그래핀을 이용함으로써 본 발명의 다른 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터의 신뢰성을 향상시킬 수 있다.
도 7은 도 3의 P3 부분의 확대 단면도를 개랴적으로 도시한 것이다.
도 7을 참조하며, 본 발명의 또 다른 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터에 대해 설명하도록 한다. 전술한 일 실시예 또는 다른 실시예에 따른 적층 세라믹 커패시터와 동일한 구성에 대해서는 설명을 생략하도록 하다.
도 7을 참조하면, 마진 영역(M)에는 측면 커버층(113, 114)이 배치될 수 있다. 일반적인 경우, 마진 영역(M)은 적층된 세라믹 그리시트를 절단시에 내부전극이 길이 방향(X)의 양 측면으로 노출되지 않도록 여유 있게 절단하여 형성된다. 즉, 여유 부분이 마진 영역(M)이 되는 것이다. 하지만, 본 발명의 또 다른 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터는 세라믹 그린시트 절단 시에 길이 방향(X)의 양 측면이 노출되도록 절단(도 3의 일점쇄선 참조)하고, 절단면에 측면 커버층(113, 114)를 형성한 것이다.
이처럼, 별도의 측면 커버층(113, 114)을 이용하는 경우에는 마진 영역(M)을 두께를 최소화 할 수 있고, 이에 따라 내부전극의 오버랩 면적, 즉 유효 면적을 증가시켜 적층 세라믹 커패시터의 용량을 향상시킬 수 있다.
또한, 본 발명의 또 다른 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터는 측면 커버층(113, 114)이 제3그래핀(143)이 불규칙적으로 분산된다. 이에 따라, 측면 커버층(113, 114)의 물리적 강도가 현저히 향상되었으며 제2그래핀(142)이 크랙(Crack)의 전파를 방지하는 역할을 수행함으로써 전도성 이물질이 액티브 영역(A)으로 유입되는 것을 방지하여, 본 발명의 다른 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터의 신뢰성이 현저히 향상되었다.
특히, 측면 커버층(113, 114)의 액티브 영역(A)에 대한 보호 성능이 향상됨에 따라, 측면 커버층(113, 114)을 더욱 얇게 형성할 수 있으므로, 유효 면적을 증가시켜 적층 세라믹 커패시터의 용량을 향상시킬 수 있다.
여기서, 제3그래핀(143)은 제2그래핀(142)과 동일한 그래핀을 이용하는 것도 가능하다.
[실시예]
제1 및 제2그래핀의 함량이 적층 세라믹 커패시터의 용량에 미치는 영향을 알아보기 위해, 하기 제1 및 제2그래핀의 함량을 변화시키면서 각각 적층 세라믹 커패시터의 용량 변화를 측정하였다.
비교예는 제1 및 제2그래핀을 제1 및 제2유전층에 전혀 첨가하지 않은 1005 크기의 적층 세라믹 커패시터이다.
실시예 1은 0.005 wt%의 농도의 그래핀 졸(sol)을 세라믹 그린시트에 분사하여 그래핀 층을 포함하는 제1유전층을 형성한 것이며, 제2유전층은 1 wt% 의 제2그래핀을 포함하는 1005 크기의 적층 세라믹 커패시터이다.
실시예 2는 0.01 wt%의 농도의 그래핀 졸(sol)을 세라믹 그린시트에 분사하여 그래핀 층을 포함하는 제1유전층을 형성한 것이며, 제2유전층은 1.5 wt% 의 제2그래핀을 포함하는 1005 크기의 적층 세라믹 커패시터이다.
Figure 112017090965977-pat00004
보다 정확한 측정을 위해, 비교예, 실시예 1 및 실시예 2의 적층 세라믹 커패시터를 15개를 제작하여, 용량을 측정하였다.
표 3을 참조하면, 제1 및 제2그래핀의 함량이 증가할수록 적층 세라믹 커패시터의 용량이 증가되는 것을 확인할 수 있었다. 즉, 제1 및 제2그래핀에 의해 유전율이 증가되고, 이에 따라 적층 세라믹 커패시터의 정전 용량이 상승되는 것을 알 수 있다. 이처럼 적층 세라믹 커패시터의 정전 용량이 향상되면, 고정 수율 및 설계 자유도가 크게 향상되는 장점이 있다.
이외에도, 표 3에 기재하지 않았으나, 적층 세라믹 커패시터의 강도가 1.5 배 이상 향상되었으며, 직류 중첩특성은 20 내지 30% 향상되었고, 고온 신뢰성도 향상되었다.
적층 세라믹 커패시터의 제조 방법
도 8은 본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터의 제조 방법의 플로우 차트를 개략적으로 도시한 것이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터의 제조 방법은 세라믹 그린시트를 마련하는 단계(S110), 세라믹 그린시트의 일면에 내부전극을 형성하는 단계(S120), 내부전극이 형성된 세라믹 그린시트를 적층 및 압착하여 형성된 액티브 영역을 포함하는 바디를 형성하는 단계(S130) 및 바디의 외측에 내부전극과 연결되는 외부전극을 형성하는 단계(S140)를 포함한다.
이하, 각 단계를 구체적으로 살펴보도록 한다.
먼저, 세라믹 그린시트를 마련하는 단계(S110)를 수행한다.
편의상 액티브 영역, 즉 내부전극이 형성될 세라믹 그린시트를 제1 및 제2세라믹 그린시트라 하고, 커버 영역을 구성하게될 세라믹 그린시트를 커버용 세라믹 그린시트라고 한다.
제1 및 제2세라믹 그린시트의 제조하는 단계(S111)부터 먼저 살펴보도록 한다. 제1 및 제2세라믹 그린시트의 제조 순서는 선후(先後)와 무관하다.
제1 및 제2세라믹 그린시트는 유전체 조성물로 슬러리를 제조한 후에 이를 시트 형태로 성형하여 제조할 수 있다.
여기서 유전체 조성물은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 세라믹 분말과 함께 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 적어도 하나 이상 더 첨가하될 수 있다.
제1 및 제2세라믹 그린시트를 형성하는 단계(S111)를 수행한 후, 상기 제1세라믹 그린시트의 일면에 그래핀층을 형성하는 단계(S112)를 수행한다.
여기서 제1그래핀은 작용성 그래핀, 환원 산화 그래핀, 산화 그래핀, 그래핀 플레이크로 이루어진 군에서 선택되는 어느 하나 또는 이들의 조합으로 함으로써, 그래핀의 응집(agglomeration) 현상이 발생하는 것을 방지할 수 있다. 다만, 이와 같이 전처리된 그래핀은 순수한 그래핀에 비해 특성이 다소 감소할 수 있으나, 본 발명에 있어서는 후술하는 소성 과정에서 특성을 회복할 수 있다는 장점이 있다.
그래핀층을 형성하는 단계(S112)는 제1그래핀을 포함하는 그래핀 콜로이드를 마련하는 단계부터 시작될 수 있다.
그래핀 콜로이드를 마련하는 단계는 그라파이트 플레이크를 이용하는 방법을 예를 들어 설명하도록 한다. 다만, 본 발명이 여기서 설명하는 작용성 그래핀을 이용하는 방식에 한정되는 것은 아니며, 이 외에도, 고형분 그래핀 플레이크, 산화 그래핀, 환원 그래핀을 적적한 방법으로 그리팬 콜로이드를 제작하여 이용할 수 있다.
평균 직경이 100 내지 500 ㎛인 그라파이트 플레이크(graphite flake)를 산화제에 30분 동안 침적 처리 후 마이크로웨이브를 500 ~ 1000 W의 출력 조건 하에 1 ~ 10분 동안 처리하여 마이크로웨이브로 처리된 확장 그래파이트 산화물(microwaved expanded graphite oxide: MEGO)를 얻는다. 여기서 산화제는 과망간산칼륨, 황산, 과산화수소수 및 인산 으로 이루어진 군에서 선택되는 어느 하나 또는 이들의 혼합물 일 수 있다.
그 다음, 종래 널리 알려진 화학적 박리법 중 하나(예를 들어, Marcano's improved method)를 이용하여 그래핀 산화물을 제조한다. 제조된 그래핀 산화물은 건조 후에 그래핀 산화물 파우더로 만들지 않고, 바로 탈이온수(deionized water)에 분산시켜 그래핀 산화물 0.05 내지 1 wt%와 잔량의 탈이온수로 이루어진 그래핀 현택액을 마련하였다.
한편, 그래핀의 분산성 및 품질을 높이기 위하여 화학 개질 반응을 진행하였다.
화학 개질 반응은 그래핀 현탁액 100 중량부에 50 내지 150 중량부의 첨가제를 넣고, 90 ~ 120 °C에서 12 ~ 36 시간 동안 교반 반응을 진행하여 그래핀 산화물의 표면 개질 반응을 진행하였다.
여기서 첨가제는 에틸렌디아민(ethylenediamine), 트리에틸아민(triethylamine) 및 파라페닐렌디아 민(paraphenylenediamine)로 이루어진 군에서 선택되는 어느 하나 또는 이들의 조합일 수 있다.
표면 개질 반응 종료 후, 대용량 순환식 초음파 분산 시스템을 통해 시간당 1 톤(ton)의 고품질 그래핀 콜로이드(charged chemically modified graphene)를 제조하였고, 그래핀 콜로이드 내에 포함된 그래핀은 길이가 0.1 내지 1 ㎛이고, 평균 두께가 2 nm 이하인 단층 그래핀을 포함하도록 하였다.
이와 같이 마련된 그래핀 콜로이드를 용매에 희석하였다. 이때, 용매는 에탄올 용매 또는 에탄올-톨루엔 용매일 수 있다. 한편, 그래핀 콜로이드는 용매에 0.001 내지 0.05 wt%의 농도로 용매에 희석되는데, 0.001 wt% 미만인 경우에는 완성된 적층 세라믹 커패시터의 용량 향상에 기여가 적으며, 0.05 wt% 이상인 경우에는 그래핀의 분산성이 저하된다.
이처럼, 그래핀 콜로이드를 용매에 희석하는 이유는 도 9의 장치를 이용하여 제1세라믹 그린시트 상에 용매에 희석된 그래핀 콜로이드를 분사함으로써 제1그래핀이 내부전극과 마주보도록 배열되는 것을 의도하기 위함이다.
도 9와 같이, 제1세라믹 그린시트에 그래핀 콜로이드가 희석된 용매를 분사하여 제1세라믹 그린시트의 일면에 그래핀층을 형성한 후, 그래핀층이 형성된 제1세라믹 그린시트를 1 내지 10층으로 적층하는 단계를 수행할 수 있다. 이때, 이처럼 그래핀층이 형성된 제1세라믹 그린시트를 적층하여 하나의 유전층을 형성하기 때문에, 그래핀층은 적층 방향에 있어서 일측으로 인접하는 그래핀층과의 간격을 d1 이라 하고, 타측으로 인접하는 그래핀층과의 간격을 d2 이라 할 때, d1/d2는 0.9 내지 1.1인 것을 만족할 수 있다.
도 9 와 같이, 그래핀 콜로이드(GC)가 희석된 용매를 분사하는 과정은 제1 세라믹 그리시트(10)의 성형시 시트 건조 구간에 분사하여 형성될 수 있다. 즉, 세라믹 그린시트 형성 장치(200)에서 유전체 조성물로 제조된 슬러리(S)를 제1세라믹 그린시트(10)를 형성 및 건조하는 과정에서, 분사장치(220)를 이용하여 그래핀 콜로이드(GC)가 희석된 용매를 건조중인 제1세라믹 그린시트(100로 분사하여 그래핀층(20)을 형성할 수 있다. 다만, 이에 제한되는 것은 아니며, 완성된 제1세라믹 그린시트에 분사장치를 이용하여 그래핀 콜로이드(GC)가 희석된 용매를 분사하여 그래핀층을 형성할 수 있다.
그 다음, 그래핀층이 형성된 제1 세라믹 시트에 제2세라믹 그린시트를 적층하는 단계(S112)를 수행한다. 제2세라믹 그린시트는 그래핀층과 후술하는 내부전극을 절연시키는 역할을 수행할 수 있다. 즉, 제1세라믹 그린시트가 복수의 층이더라도 제2세라믹 그린시트는 최후에 한번만 적층하여, 그래핀층과 내부전극을 절연시키는 역할을 수행할 수 있다.
한편, 세라믹 그린시트를 마련하는 단계(S110)를 수행함에 있어서, 전술한 유전체 조성물에 그래핀을 첨가하여 제2그래핀이 불규칙적으로 분산된 커버용 세라믹 그린시트를 마련하는 단계를 추가로 수행한다.
여기에서 마련된 커버용 세라믹 그린시트는 후술하는 바디를 형성 하는 단계에서, 액티브 영역의 적층 방향의 일면에 적층 및 압착되어 커버 영역을 형성할 수 있다.
일반적으로 유전체 조성물을 이용하여 슬러리를 제작하는 과정은 세라믹 분말, 첨가제, 분산제, 용매를 혼합하는 1차 분산과 여기에 추가로 고분자 바인더를 분산하는 2차 분산을 수행한 후에 고압 분산 및 필터링 과정을 수행하여 진행된다.
이때, 제2그래핀은 1차 분산 중에 유전체 조성물에 투입될 수 있다.
예를 들어, 제2그래핀은 작용성 그래핀, 환원 산화 그래핀, 산화 그래핀, 그래핀 플레이크로 이루어진 군에서 선택되는 어느 하나 또는 이들의 조합을 선분산 졸 형태로 제조하고, 이를 1차 분산 과정에서 유전체 조성물에 투입하여 커버용 세라믹 그린시트를 마련할 수 있다.
세라믹 그린시트를 마련하는 단계(S110)를 수행한 후, 세라믹 그린시트의 일면에 내부전극을 형성하는 단계(S120)를 수행한다.
내부전극은 필요에 따라 적적히 그 형상을 변경할 수 있다.
예를 들어, 내부전극은 도전성 금속을 포함하는 도전성 페이스트를 세라믹 그린시트에 인쇄하여 수행될 수 있다.
도전성 페이스트에 포함되는 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
그 다음, 내부전극이 형성된 세라믹 그린시트를 적층 및 압착하여 형성된 액티브 영역을 포함하는 바디를 형성하는 단계(S130)를 수행한다.
이때, 액티브 영역의 상하부에 전술한 커버용 세라믹 그린시트를 적층 및 압착하여 커버 영역을 형성하는 것도 가능하다.
한편 바디를 형성하는 단계(S130)는 적층 및 압착된 세라믹 그린시트를 절단하는 단계를 포함한다.
일반적인 경우, 적층 및 압착된 세라믹 그리시트를 절단시, 내부전극이 길이 방향(X)의 양 측면으로 노출되지 않도록 여유 있게 절단한다. 즉, 여유 부분이 마진 영역이 되는 것이다. 하지만, 본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터의 제조방법에 있어서, 세라믹 그린시트 절단시에 길이 방향(X)의 양 측면이 노출되도록 절단(도 3의 일점쇄선 참조)하고, 절단면에 측면 커버층을 형성할 수 있다.
측면 커버층은 제3그래핀이 불규칙적으로 분산된 마진용 유전체 조성물을 이용하여 형성할 수 있다.
이처럼, 바디를 형성한 후에 소성 과정을 수행하게 된다. 소성 과정은 고온(1000 ℃ 이상)에서 수행될 수 있으며, 이와 같은 고온 공정에 의해 분산성 향상을 위한 전처리 과정에서 저하된 그래핀의 특성이 회복될 수 있다.
마지막으로, 바디의 외측에 내부전극과 연결되는 외부전극을 형성하는 단계(S140)가 수행된다.
외부전극는 바디를 도전성 페이스트에 딥핑(dipping)하여, 바디의 외측에 형성될 수 있다. 딥핑에 이용된 도전성 페이스트에 포함된 도전성 재료는 특별히 한정되지 않지만, 니켈(Ni), 구리(Cu), 또는 이들 합금을 이용할 수 있다. 외부전극의 두께는 용도 등에 따라 적절히 결정할 수 있으며 특별히 제한되는 것은 아니나, 예를 들면 10 내지 50㎛ 일 수 있다.
한편, 외부전극는 바디에 도전성 금속을 스퍼터링하여 박막으로 형성하는 것도 가능하다.
본 발명의 보호범위가 이상에서 명시적으로 설명한 실시예의 기재와 표현에 제한되는 것은 아니다. 또한, 본 발명이 속하는 기술분야에서 자명한 변경이나 치환으로 말미암아 본 발명이 보호범위가 제한될 수도 없음을 다시 한 번 첨언한다.
100: 적층 세라믹 커패시터
101: 바디
111, 112: 제1 및 제2유전층
113, 114: 측면 커버층
121, 122: 제1 및 제2 내부전극
141, 142, 143: 제1 내지 제3그래핀
181, 182: 제1 및 제2 외부전극

Claims (22)

  1. 액티브 영역 및 상기 액티브 영역의 적어도 일면에 위치하는 커버 영역을 포함하는 바디; 및
    상기 바디의 외측에 배치되는 제1 및 제2외부전극;을 포함하고,
    상기 액티브 영역은,
    제1그래핀을 포함하는 제1유전층; 및
    상기 제1 및 제2외부전극과 각각 연결되고, 상기 제1유전층을 사이에 두고 배치되는 제1 및 제2내부전극;을 포함하고,
    상기 제1그래핀은 상기 제1내부전극 또는 제2내부전극과 마주보도록 배열되며,
    상기 커버 영역은 제2유전층을 포함하고,
    상기 제2유전층은 제2그래핀이 불규칙적으로 분산된 것을 특징으로 하는,
    그래핀을 이용한 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1그래핀은 상기 제1내부전극 또는 제2내부전극에 대해 -26 도 내지 26 도의 각도로 배치되는 것을 특징으로 하는,
    그래핀을 이용한 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 제1그래핀은 작용성 그래핀, 환원 산화 그래핀, 산화 그래핀, 그래핀 플레이크로 이루어진 군에서 선택되는 어느 하나 또는 이들의 조합인 것을 특징으로 하는,
    그래핀을 이용한 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제1유전층은 상기 제1유전층의 적층 방향에 수직하게 배치되며 상기 제1그래핀을 포함하는 그래핀층을 구비하는 것을 특징으로 하는,
    그래핀을 이용한 적층 세라믹 커패시터.
  5. 제4항에 있어서,
    상기 그래핀층은 하나의 제1유전층 내에 1 내지 10층으로 포함되는 것을 특징으로 하는,
    그래핀을 이용한 적층 세라믹 커패시터.
  6. 제4항에 있어서,
    상기 그래핀층은 적층 방향에 있어서 일측으로 인접하는 그래핀층과의 간격을 d1 이라 하고, 타측으로 인접하는 그래핀층과의 간격을 d2 이라 할 때, d1/d2는 0.9 내지 1.1인 것을 특징으로 하는,
    그래핀을 이용한 적층 세라믹 커패시터.
  7. 제4항에 있어서,
    상기 그래핀층은 적층 방향에 있어서 일측으로 인접하는 그래핀층과의 간격을 d1이라 할 때, 상기 d1는 0.2 내지 5 ㎛를 만족하는 것을 특징으로 하는,
    그래핀을 이용한 적층 세라믹 커패시터.
  8. 제1항에 있어서,
    상기 제1그래핀은 2nm 이하 두께를 가지는 단층 내지 수층의 그래핀인 것을 특징으로 하는,
    그래핀을 이용한 적층 세라믹 커패시터.
  9. 제1항에 있어서,
    상기 제1그래핀의 길이는 0.1 내지 1 ㎛ 인 것을 특징으로 하는,
    그래핀을 이용한 적층 세라믹 커패시터.
  10. 삭제
  11. 제1항에 있어서,
    상기 커버 영역에 포함되는 상기 제2그래핀의 함량은 0.1 내지 5 wt% 포함되는 것을 특징으로 하는,
    그래핀을 이용한 적층 세라믹 커패시터.
  12. 제1항에 있어서,
    상기 제2그래핀의 두께는 50 nm이하인 것을 특징으로 하는,
    그래핀을 이용한 적층 세라믹 커패시터.
  13. 제1항에 있어서,
    상기 바디는 적층 방향으로 투영시에 상기 제1 및 제2내부전극이 배치되지 않는 마진 영역을 포함하고,
    상기 마진 영역에는 제3그래핀이 불규칙적으로 분산된 측면 커버층이 배치되는 것을 특징으로 하는,
    그래핀을 이용한 적층 세라믹 커패시터.
  14. 액티브 영역 및 상기 액티브 영역의 적어도 일면에 위치하는 커버 영역을 포함하는 바디; 및
    상기 바디의 외측에 배치되는 제1 및 제2외부전극;을 포함하고,
    상기 액티브 영역은,
    제1그래핀을 포함하는 그래핀층을 구비하는 제1유전층; 및
    상기 제1 및 제2외부전극과 각각 연결되고, 상기 제1유전층을 사이에 두고 배치되는 제1 및 제2내부전극;을 포함하고,
    상기 커버 영역은 제2유전층을 포함하고,
    상기 제2유전층은 제2그래핀이 불규칙적으로 분산된 것을 특징으로 하는,
    그래핀을 이용한 적층 세라믹 커패시터.
  15. 세라믹 그린시트를 마련하는 단계;
    상기 세라믹 그린시트의 일면에 내부전극을 형성하는 단계;
    상기 내부전극이 형성된 상기 세라믹 그린시트를 적층 및 압착하여 형성된 액티브 영역을 포함하는 바디를 형성하는 단계; 및
    상기 바디의 외측에 상기 내부전극과 연결되는 외부전극을 형성하는 단계;를 포함하고,
    상기 세라믹 그린시트를 마련하는 단계는,
    유전체 조성물을 이용하여 제1 및 제2세라믹 그린시트를 마련하는 단계;
    제1그래핀을 포함하는 그래핀 콜로이드를 용매에 희석하고, 상기 제1세라믹 그린시트에 상기 그래핀 콜로이드가 희석된 용매를 분사함으로써 상기 제1세라믹 그린시트의 일면에 그래핀층을 형성하는 단계; 및
    상기 그래핀층이 형성된 상기 제1세라믹 그린시트의 일면에 제2세라믹 그린시트를 적층하는 단계;를 포함하고,
    상기 세라믹 그린시트를 마련하는 단계에 있어서,
    유전체 조성물에 그래핀을 첨가하여 제2그래핀이 불규칙적으로 분산된 커버용 세라믹 그린시트를 마련하는 단계를 추가로 수행하고,
    상기 바디를 형성하는 단계에 있어서, 상기 커버용 세라믹 그린시트는 상기 액티브 영역의 적층 방향의 적어도 일면에 적층 및 압착되어 커버 영역을 형성하는 것을 특징으로 하는,
    그래핀을 이용한 적층 세라믹 커패시터의 제조 방법.
  16. 제15항에 있어서,
    상기 용매는 에탄올 용매 또는 에탄올-톨루엔 용매인 것을 특징으로 하는,
    그래핀을 이용한 적층 세라믹 커패시터의 제조 방법.
  17. 제15항에 있어서,
    상기 그래핀 콜로이드는 0.001 내지 0.05 wt%의 농도로 상기 용매에 희석된 것을 특징으로 하는,
    그래핀을 이용한 적층 세라믹 커패시터의 제조 방법.
  18. 제15항에 있어서,
    상기 그래핀 콜로이드는 작용성 그래핀, 환원 산화 그래핀, 산화 그래핀, 그래핀 플레이크로 이루어진 군에서 선택되는 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는,
    그래핀을 이용한 적층 세라믹 커패시터의 제조 방법.
  19. 제15항에 있어서,
    상기 그래핀층을 형성하는 단계를 수행한 후,
    상기 그래핀층이 형성된 상기 제1세라믹 그린시트를 1 내지 10층으로 적층하는 단계를 더 수행하는 것을 특징으로 하는,
    그래핀을 이용한 적층 세라믹 커패시터의 제조 방법.
  20. 삭제
  21. 제15항에 있어서,
    상기 커버 영역에 포함되는 상기 제2그래핀의 함량은 0.1 내지 5 wt% 포함되는 것을 특징으로 하는,
    그래핀을 이용한 적층 세라믹 커패시터의 제조 방법.
  22. 제15항에 있어서,
    상기 바디를 형성하는 단계는,
    적층 및 압착된 세라믹 그린시트를 상기 내부전극의 길이 방향의 양 측면이 노출되도록 절단하는 단계; 및
    상기 내부전극이 노출된 면에 제3그래핀이 불규칙적으로 분산된 마진용 유전체 조성물을 이용하여 측면 커버층을 형성하는 단계;를 포함하는 것을 특징으로 하는,
    그래핀을 이용한 적층 세라믹 커패시터의 제조 방법.
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