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KR102006273B1 - 표시 기판 및 이의 제조 방법 - Google Patents

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KR102006273B1
KR102006273B1 KR1020120130920A KR20120130920A KR102006273B1 KR 102006273 B1 KR102006273 B1 KR 102006273B1 KR 1020120130920 A KR1020120130920 A KR 1020120130920A KR 20120130920 A KR20120130920 A KR 20120130920A KR 102006273 B1 KR102006273 B1 KR 102006273B1
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forming
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Abstract

표시 기판은 베이스 기판, 상기 베이스 기판 상에 배치된 데이터 라인, 상기 데이터 라인과 교차하는 게이트 라인, 상기 베이스 기판 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치되고, 산화물 반도체를 포함하는 채널, 상기 채널과 연결된 소스 전극, 상기 채널과 연결된 드레인 전극을 포함하는 액티브 패턴, 상기 액티브 패턴 상에 배치되고, 상기 소스 전극 및 상기 드레인 전극과 접촉하는 제2 절연층, 상기 제2 절연층 상에 배치되고, 상기 채널과 중첩하는 게이트 전극, 상기 게이트 전극 및 제2 절연층 상에 배치되는 패시베이션층, 상기 패시베이션층 및 상기 제2 절연층을 통해 형성된 제1 콘택홀을 통해 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함한다.

Description

표시 기판 및 이의 제조 방법{DISPLAY SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 기판 및 상기 표시 기판의 제조 방법에 관한 것으로, 보다 상세하게는 액정 표시 기판 및 상기 액정 표시 기판의 제조 방법에 관한 것이다.
일반적으로 액정 표시 장치는 두께가 얇고 무게가 가벼우며 전력소모가 낮은 장점이 있어, 모니터, 노트북, 휴대폰 등에 주로 사용된다. 이러한 액정 표시 장치는 액정의 광투과율을 이용하여 영상을 표시하는 액정 표시 패널 및 상기 액정 표시 패널의 하부에 배치되어 상기 액정 표시 패널로 광을 제공하는 백라이트 어셈블리를 포함한다.
상기 액정 표시 패널은 신호 배선, 박막 트랜지스터 및 화소 전극을 갖는 어레이 기판, 상기 어레이 기판과 대향하며 공통 전극을 갖는 대향 기판, 및 상기 어레이 기판과 상기 대향 기판 사이에 개재된 액정층을 포함한다. 일반적으로 상기 액정층은 상기 공통 전극과 상기 화소 전극을 이용하여 수직 전계를 형성하고 상기 수직 전계에 의해 액정을 구동한다.
상기 박막 트랜지스터는 스위칭 소자로서 반도체 채널층, 소스 전극, 드레인 전극 및 게이트 전극을 포함한다. 제조 공정 상의 결함으로 상기 소스 전극 및 드레인 전극 주변에 불순물이 생성되는 경우, 누설 전류(off-leakage)가 발생하는 문제가 있었다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 제조공정이 단순화되고 스위칭 소자의 전기적 특성이 향상된 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 베이스 기판, 상기 베이스 기판 상에 배치된 데이터 라인, 상기 데이터 라인과 교차하는 게이트 라인, 상기 베이스 기판 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치되고, 산화물 반도체를 포함하는 채널, 상기 채널과 연결된 소스 전극, 상기 채널과 연결된 드레인 전극을 포함하는 액티브 패턴, 상기 액티브 패턴 상에 배치되고, 상기 소스 전극 및 상기 드레인 전극과 접촉하는 제2 절연층, 상기 제2 절연층 상에 배치되고, 상기 채널과 중첩하는 게이트 전극, 상기 게이트 전극 및 제2 절연층 상에 배치되는 패시베이션층, 상기 패시베이션층 및 상기 제2 절연층을 통해 형성된 제1 콘택홀을 통해 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함한다.
본 발명의 일 실시예에 있어서, 상기 소스 전극 및 상기 드레인 전극은 산화물 반도체로부터 환원된 금속을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 절연막 두께는 500 내지1000Å일 수 있다.
본 발명의 일 실시예에 있어서, 제2 절연막은 실리콘 산화물(SiOx)를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 패시베이션막은 실리콘 질화물(SiNx)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 소스 전극 및 상기 드레인 전극에는 불소(F)가 도핑(doping)될 수 있다.
본 발명의 일 실시예에 있어서, 상기 산화물 반도체는 산화 아연(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 및 인듐 아연 주석 산화물(IZTO)로 이루어진 그룹에서 선택된 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 패시베이션층 및 상기 제2 절연층을 통해 형성 제2 콘택홀을 통해 상기 소스 전극과 상기 데이터 라인이 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 기판은 상기 화소 전극과 동일한 층으로부터 형성되는 연결 전극을 더 포함할 수 있다. 상기 데이터 라인은 상기 베이스 기판과 상기 제1 절연층 사이에 배치될 수 있다. 상기 패시베이션층, 상기 제2 절연층 및 상기 제1 절연층을 통해 형성된 제3 콘택홀을 통해 상기 연결전극과 상기 데이터 라인이 전기적으로 연결될 수 있다. 상기 제2 콘택홀을 통해 상기 연결전극과 상기 소스 전극이 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극은 상기 소스 전극 또는 상기 드레인과 중첩하지 않을 수 있다.
본 발명의 일 실시예에 있어서, 상기 소스 전극의 일단과 상기 소스 전극과 상기 채널이 접하는 부분까지의 길이는 100 내지 200μm 일 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판의 제조 방법은 데이터 라인을 베이스 기판 상에 형성하는 단계, 상기 데이터 라인 및 상기 베이스 기판 상에 제1 절연층을 형성하는 단계, 상기 제1 절연층 상에 산화물 반도체를 포함하는 액티브 패턴을 형성하는 단계, 상기 액티브 패턴 상에 제2 절연층을 형성하는 단계, 상기 제2 절연층 상에 상기 액티브 패턴의 일부와 중첩하는 게이트 전극을 형성하는 단계, 상기 게이트 전극 및 상기 제2 절연층 상에 패시베이션층을 형성하는 단계, 상기 패시베이션층 및 상기 제2 절연층을 관통하여 상기 액티브 패턴의 드레인 전극을 노출하는 제1 콘택홀을 형성하는 단계, 및 상기 제1 콘택홀을 통해 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 패시베이션층을 형성하는 단계는 상기 게이트 전극과 중첩하지 않는 상기 액티브 패턴의 일부를 환원시켜 금속을 포함하는 소스 전극 및 상기 드레인 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는 실리콘 질화물(SiNx)을 포함하는 상기 패시베이션층을 증착 공정을 통하여 형성할 때, 불소를 포함하는 기체를 추가하여, 상기 액티브 패턴의 일부를 환원시킬 수 있다.
본 발명의 일 실시예에 있어서, 상기 불소를 포함하는 기체는 불소(F2), 삼불화 질소(NF3), 사불화 탄소(CF4), 육불화황(SF6), 옥타플루오르화부텐(C4F8) 중 하나 이상을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 상기 패시베이션층 및 상기 제2 절연층을 관통하여 상기 액티브 패턴의 상기 소스 전극을 노출하는 제2 콘택홀을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 상기 패시베이션층, 상기 제2 절연층 및 상기 제1 절연층을 관통하여 상기 데이터 라인을 노출하는 제3 콘택홀을 형성하는 단계, 및 상기 제2 콘택홀 및 상기 제3 콘택홀을 통해 상기 데이터 라인과 상기 소스 전극을 전기적으로 연결하는 연결 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 패시베이션층 상에 평탄화층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 패시베이션층을 형성하는 단계는 증착 공정을 통해 상기 패시베이션층을 형성할 수 있다. 상기 증착 공정의 공정 온도는 300℃ 이상일 수 있다. 상기 증착 공정의 기체의 수소 함량은 10% 이상일 수 있다.
본 발명의 일 실시예에 있어서, 상기 증착 공정의 기체는 불소(F2), 삼불화 질소(NF3), 사불화 탄소(CF4), 육불화황(SF6), 옥타플루오르화부텐(C4F8) 중 하나 이상을 포함하는 기체를 포함할 수 있다.
본 발명의 실시예들에 따르면, 스위칭 소자의 액티브 패턴은 채널, 소스 전극 및 드레인 전극을 포함하고, 상기 소스 및 드레인 전극들은 제2 절연층에 의해 커버 되므로, 상기 소스 및 드레인 전극들 주변의 불순물의 생성을 방지할 수 있다. 따라서 스위칭 소자의 누설 전류(off-leakage)를 방지할 수 있다.
또한, 제1 콘택홀은 상기 드레인 전극을 노출하고, 제2 콘택홀은 소스 전극을 노출한다. 화소 전극과 상기 드레인 전극은 제1 콘택홀을 통해 전기적으로 연결되고, 연결 전극과 상기 소스 전극이 제2 콘택홀을 통해 전기적으로 연결되므로, 상기 제2 절연층을 별도로 패터닝할 필요가 없다. 따라서, 제조공정이 단순화 된다.
또한, 패시베이션층을 형성하는데 있어서, 상기 액티브 패턴을 일부 환원시키는 물질을 추가하여, 별도의 플라즈마 공정 없이 상기 소스 전극 및 상기 드레인 전극을 형성할 수 있다. 따라서, 제조공정이 단순화 된다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1의 I-I'선을 따라 절단한 표시 기판의 단면도이다.
도 3a 내지 3i는 도 1 및 2의 표시 기판의 제조방법을 설명하기 위한 단면도들이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 1을 참조하면, 상기 표시 기판(1000)은 게이트 라인(GL), 데이터 라인(DL), 화소 전극(PE), 연결전극(CE) 및 액티브 패턴(ACT)을 포함하는 스위칭 소자를 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 실질적으로 수직한 제2 방향(D2)으로 연장되며, 상기 게이트 라인(GL)과 교차한다.
상기 게이트 라인(GL)과 상기 데이터 라인(DL)은 화소 영역을 정의한다. 설명의 편의상 하나의 화소 영역만을 표시하였으나, 실제로는 본 발명의 실시예들에 따른 표시 장치는 복수의 화소 영역에 형성된 복수의 화소를 갖는다. 상기 화소 영역은 복수의 열과 복수의 행을 가진 매트릭스 형태로 배열된다. 상기 화소 영역들은 서로 동일한 구조를 가지므로 이하에서는, 설명의 편의상 하나의 화소 영역만을 일 예로서 설명한다. 여기서, 상기 화소 영역은 일 방향으로 길게 연장된 직사각형 모양으로 도시하였으나, 이에 한정되는 것은 아니다. 상기 화소 영역의 형상은 V 자 형상, Z 자 형상 등 다양하게 변형될 수 있다.
상기 스위칭 소자는 게이트 전극(GE), 및 소스 전극 및 드레인 전극을 포함하는 상기 액티브 패턴(ACT)을 포함한다. 상기 스위칭 소자의 게이트 전극(GE)은 상기 게이트 라인(GL)에서 상기 제2 방향(D2)으로 돌출되어 형성된다. 상기 게이트 전극(GE)은 상기 액티브 패턴(ACT)과 중첩한다.
상기 화소 전극(PE)은 상기 화소 영역에 형성된다. 상기 화소 전극(PE)은 제1 콘택홀(CH1)을 통해 상기 드레인 전극과 전기적으로 연결된다.
상기 소스 전극은 제2 컨택홀(CH2)을 통해 연결 전극(CE)과 전기적으로 연결된다. 상기 연결 전극(CE)은 제3 컨택홀(CH3)을 통해 상기 데이터 라인(DL)과 전기적으로 연결된다.
도 2는 도 1의 I-I'선을 따라 절단한 표시 기판의 단면도이다.
도 2를 참조하면, 상기 표시 기판(1000)은 베이스 기판(100), 데이터 라인(DL), 제1 절연층(110), 액티브 패턴(ACT), 제2 절연층(120), 게이트 전극(GE), 게이트 라인(GL), 패시베이션층(130), 평탄화층(140), 연결 전극(CE) 및 화소 전극(PE)을 포함한다.
상기 베이스 기판(100)은 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다.
상기 데이터 라인(DL)은 상기 베이스 기판(100) 상에 배치된다. 상기 데이터 라인(DL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 데이터 라인(DL)은 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 티타늄층을 포함할 수 있다.
상기 제1 절연층(110)은 상기 베이스 기판(100) 및 상기 데이터 라인(DL)을 커버한다. 상기 제1 절연층(110)은 상기 데이터 라인(DL)을 전기적으로 절연한다. 상기 제1 절연층(110)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 절연층(110)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면 상기 제1 절연층(110)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제1 절연층(110)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 액티브 패턴(ACT)은 채널(C), 상기 채널(C)과 연결된 소스 전극(S), 및 상기 채널(C)과 연결된 드레인 전극(D)을 포함한다. 상기 소스 전극(S) 및 상기 드레인 전극(D)은 동일한 층으로부터 형성되어, 동일한 층 위에 연속적으로 배열되며, 상기 소스 전극(S) 및 상기 드레인 전극(D) 사이에 상기 채널(C)이 위치한다.
상기 소스 전극(S)의 길이, 즉 상기 소스 전극(S)의 일단과 상기 소스 전극(S)과 상기 채널(C)이 접하는 부분까지의 길이는 200μm 이하인 것이 바람직하다. 예를 들면 상기 길이는 100 내지 200μm 일 수 있다. 또한, 상기 드레인 전극(D)의 길이, 즉 상기 드레인 전극(D)의 일단과 상기 드레인 전극(D)과 상기 채널(C)이 접하는 부분까지의 길이는 200μm 이하인 것이 바람직하다. 예를 들면 상기 길이는 100 내지 200μm 일 수 있다.
상기 제2 절연층(120)은 상기 액티브 패턴(ACT) 및 상기 제1 절연층(110) 상에 배치된다. 따라서, 상기 제2 절연층(120)은 후술할 컨택홀들이 형성되는 부분을 제외하고, 상기 액티브 패턴(ACT)의 전체를 커버한다. 즉, 상기 제2 절연층(120)은 별도로 패터닝 되어 제거되지 않는다.
상기 제2 절연층(120)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 절연층(120)은 실리콘 산화물(SiOx)을 포함하고, 1000Å 이하의 두께를 가질 수 있다. 바람직하게, 상기 제2 절연층(120)은 500 내지 1000Å의 두께를 가질 수 있다. 또한, 상기 제2 절연층(120)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 게이트 전극(GE)은 상기 제2 절연층(120) 상에 배치된다. 상기 게이트 전극(GE)은 상기 액티브 패턴(ACT)의 상기 채널(C)과 중첩한다. 상기 게이트 전극(GE)은 상기 소스 전극(S) 및 상기 드레인 전극(D)과 중첩하지 않는다. 상기 게이트 전극(GE)은 상기 게이트 라인(GL)과 전기적으로 연결되며, 상기 게이트 라인(GL)과 동일한 물질을 포함할 수 있다.
상기 액티브 패턴(ACT)의 채널(C), 상기 소스 전극(S), 상기 드레인 전극(D) 및 상기 게이트 전극(GE)은 스위칭 소자를 형성한다. 상기 게이트 라인(GL)을 통하여 상기 게이트 전극(GE)에 게이트 신호가 전달되면, 상기 액티브 패턴(ACT)의 상기 채널(C)이 도전성을 갖게 되며, 이에 따라, 상기 데이터 라인(DL)으로부터 제공된 데이터 신호가, 상기 연결 전극(CE), 상기 소스 전극(S), 상기 채널(C), 및 상기 드레인 전극(D)을 통해 상기 화소 전극(PE)으로 전달된다.
상기 게이트 라인(GL)은 상기 제2 절연층(120) 상에 배치된다. 상기 게이트라인(GL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 게이트라인(GL)은 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 티타늄층을 포함할 수 있다.
상기 패시베이션층(130)은 상기 게이트 전극(GE) 및 상기 게이트 라인(GL)을 커버한다. 상기 패시베이션층(130)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 산화 알루미늄 중 하나 이상을 포함할 수 있다. 예를 들면, 상기 패시베이션층(130)은 실리콘 질화물(SiNx)을 포함하고, 1000 Å의 두께를 가질 수 있다.
또한, 상기 패시베이션층(130)은 불소(F)를 포함할 수 있다.
따라서, 상기 패시베이션층(130)과 상기 소스 전극(S) 사이에 제2 절연층(120)이 위치한다. 또한, 상기 패시베이션층(130)과 상기 드레인 전극(S) 사이에 제2 절연층(120)이 위치한다. 즉, 상기 패시베이션층(130)은 상기 소스 전극(S) 및 상기 드레인 전극(D)과 직접 접촉하지 않는다.
상기 평탄화층(140)은 상기 패시베이션층(130) 상에 배치된다. 상기 평탄화층(140)은 상기 표시 기판(1000)의 상면을 실질적으로 평탄화함으로써, 단차로 인해 발생하는 문제, 예를 들어, 신호 배선의 단선 등을 방지할 수 있다. 상기 평탄화층(140)은 유기 물질을 포함하는 절연층일 수 있다.
제1 컨택홀(CH1)은 상기 평탄화층(140), 상기 패시베이션층(130) 및 상기 제2 절연층(120)을 통해 형성되며, 상기 드레인 전극(D)의 일부를 노출한다. 제2 컨택홀(CH2)은 상기 평탄화층(140), 상기 패시베이션층(130) 및 상기 제2 절연층(120)을 통해 형성되며, 상기 소스 전극(S)의 일부를 노출한다. 제3 컨택홀(CH3)은 상기 평탄화층(140), 상기 패시베이션층(130), 상기 제2 절연층(120) 및 상기 제1 절연층(110)을 통해 형성되며, 상기 데이터 라인(DL)을 노출한다.
상기 화소 전극(PE)은 상기 평탄화층(140) 상에 배치되며, 상기 제1 콘택홀(CH1)을 통해 상기 드레인 전극(D)과 전기적으로 연결된다. 상기 화소 전극(PE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 화소 전극(PE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 화소 전극(PE)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 연결 전극(CE)은 상기 평탄화층(140) 상부에 배치되며, 상기 제2 콘택홀(CH2) 및 상기 제3 콘택홀(CH3)을 통해 상기 데이터 라인(DL)과 상기 소스 전극(S)을 연결시킨다. 따라서 상기 데이터 라인(DL)과 상기 소스 전극(S)은 전기적으로 연결된다. 상기 연결 전극(CE)은 상기 화소 전극(PE)과 동일한 물질을 포함할 수 있다. 예를 들면, 상기 연결 전극(CE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 연결 전극(CE)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
본 실시예에 따르면, 상기 제2 절연층이 상기 소스 전극(S) 및 상기 드레인 전극(D) 상에 배치되어 상기 소스 전극(S) 및 상기 드레인 전극(D)을 커버 하기 때문에, 상기 게이트 전극(GE)을 형성하는 공정 등에서 생성된 불순물이 상기 게이트 전극(GE) 과 상기 소스 전극(S) 및 상기 드레인 전극(D) 사이에 위치하여 생길 수 있는 누설 전류를 방지할 수 있다.
도 3a 내지 3i는 도 1 및 2의 표시 기판의 제조방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 베이스 기판(100) 위에 데이터 금속층을 형성한다. 상기 베이스 기판(100)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다. 상기 데이터 금속층은 스푸터링법 등에 의해 형성될 수 있다.
상기 데이터 금속층은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 데이터 금속층을 패터닝 하여, 데이터 라인(DL)을 형성한다. 예를 들면, 상기 데이터 금속층 위에 포토레지스트 조성물을 도포한 후, 상기 데이터 라인(DL)의 형상에 대응되는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴에 의해 커버되지 않은 상기 데이터 금속층을 식각하여, 상기 데이터 라인(DL)을 형성한다.
도 3b를 참조하면, 상기 베이스 기판(100) 및 상기 데이터 라인(DL)을 커버하는 제1 절연층(110)을 형성한다. 상기 제1 절연층(110)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 절연층(110)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다.
도 3c를 참조하면, 액티브층(ACTa)이 상기 제1 절연층(110) 상에 형성된다. 상기 액티브층(ACTa)은 금속 산화물 반도체를 포함할 수 있다. 예를 들어, 상기 금속 산화물 반도체는, 아연, 인듐, 갈륨, 주석, 티타늄, 인의 산화물 또는 이들의 조합을 포함할 수 있으며, 구체적으로 산화 아연(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO), 인듐 아연 주석 산화물(IZTO) 중 하나 이상을 포함할 수 있다.
상기 액티브층(ACTa)은 화학 기상 증착법, 플라즈마 화학 기상 증착법, 용액 코팅법 등에 의해 형성될 수 있다.
상기 액티브층(ACTa) 상에 액티브 패턴(도 3d의 ACT 참조)에 대응하는 포토레지스트 패턴(PR)을 형성한다.
도 3d를 참조하면, 상기 액티브층(ACTa)을 패터닝하여, 상기 액티브 패턴(ACT)을 형성한다. 구체적으로, 상기 포토레지스트 패턴(PR)을 마스크로 이용하여, 상기 액티브층(ACTa)의 노출된 부분을 식각한다. 이에 따라, 상기 제1 절연층(110)의 상면이 부분적으로 노출된다. 이후, 상기 포토레지스트패턴(PR)을 제거한다.
도 3e를 참조하면, 제2 절연층(120)이 상기 제1 절연층(110) 및 상기 액티브 패턴(ACT)상에 형성된다. 상기 제2 절연층(120)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 절연층(120)은 실리콘 산화물(SiOx)을 포함하고, 1000Å 이하의 두께를 가질 수 있다. 바람직하게는, 상기 제2 절연층(120)은 500 내지1000Å의 두께를 가질 수 있다. 또한, 상기 제2 절연층(120)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
도 3f를 참조하면, 게이트 금속층이 상기 제2 절연층(120) 상에 형성된다. 상기 게이트 금속층은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 게이트 금속층을 패터닝 하여, 게이트 라인(GL) 및 게이트 전극(GE)을 형성한다. 예를 들면, 상기 게이트 금속층 위에 포토레지스트 조성물을 도포한 후, 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)의 형상에 대응되는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴에 의해 커버되지 않은 상기 게이트 금속층을 식각하여, 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)을 형성한다.
본 발명의 실시예에 따르면, 상기 게이트 전극(GE)을 형성하는 공정에 있어서, 상기 액티브 패턴(ACT)은 상기 제2 절연층(120)에 의해 전부 커버되므로, 상기 액티브 패턴(ACT) 주변에 불순물이 형성되지 않을 수 있다. 따라서 상기 액티브 패턴(ACT)을 포함하는 스위칭 소자의 누설 전류(off-leakage)를 방지할 수 있다.
도 3g를 참조하면, 패시베이션층(130)이 상기 게이트 전극(GE), 상기 게이트 라인(GL), 및 상기 제2 절연층(120) 상에 형성된다. 상기 패시베이션층(130)은 무기 절연 물질을 포함한다. 예를 들면, 상기 패시베이션층(130)은 실리콘 질화물(SiNx)를 포함하고, 1000Å의 두께를 가질 수 있다.
상기 패시베이션층(130)은 증착 공정에 의해 형성될 수 있다. 예를 들면, 상기 패시베이션층(130)은 화학 기상 증착법(chemical vapor deposition, CVD), 플라즈마 화학 기상 증착법(plasma enhanced chemical vapor deposition, PECVD) 등에 의해 형성될 수 있다. 예를 들면, 상기 증착 공정의 기체는 10% 함량 이상의 수소를 포함하고, 공정 온도는 300℃ 이상에서 진행 될 수 있으며, 증착 속도(deposition rate)는 10Å/sec 이상일 수 있다.
상기 패시베이션층(130)이 형성됨에 따라, 상기 액티브 패턴(ACT)의 소스 전극(S) 및 드레인 전극(D)이 형성된다.
상기 패시베이션층(130)의 증착 과정에서, 상기 제2 절연층을 관통하여 상기 액티브 패턴(ACT)의 일부를 환원시키는 물질을 추가할 수 있다. 예를 들면, 상기 패시베이션층(130)의 증착 과정은 불소(F2), 삼불화 질소(NF3), 사불화 탄소(CF4), 육불화황(SF6), 옥타플루오르화부텐(C4F8) 중 하나 이상의 기체가 포함되고, 상기 기체들은 상기 제2 절연층(120)을 관통하여 플라즈마 효과에 의해 상기 게이트 전극(GE)과 중첩하지 않는 상기 산화물 반도체를 포함하는 상기 액티브 패턴(ACT)의 일부를 환원시켜, 상기 소스 전극(S) 및 드레인 전극(D)을 형성할 수 있다. 또한, 상기 패시베이션층(130)의 증착 과정은 비활성 기체, 예를 들면, 헬륨(He), 아르곤(Ar) 등을 더 포함할 수 있다. 이때, 플라즈마 압력은 1mT 내지 760Torr 일 수 있다. 상기 공정에 따르면, 상기 소스 전극(S) 및 드레인 전극(D)의 캐리어 농도(carrier concentration)는1e18 이상일 수 있다.
반면, 상기 소스 전극(S) 및 상기 드레인 전극(D) 사이에 배치되는 상기 액티브 패턴(ACT)의 일부는 상기 게이트 전극(GE)과 중첩하므로, 상기 플라즈마 효과에 영향을 받지 않으므로, 환원되지 않고 상기 채널(C)을 형성한다.
상기 액티브 패턴(ACT)이 환원되는 영역의 크기는 스위칭 소자의 전기적 특성을 고려하여 조절될 수 있다. 예를 들면, 상기 소스 전극(S)의 길이, 즉 상기 소스 전극(S)의 일단과 상기 소스 전극(S)과 상기 채널(C)이 접하는 부분까지의 길이는 200μm 이하일 수 있다. 또한, 상기 드레인 전극(D)의 길이, 즉 상기 드레인 전극(D)의 일단과 상기 드레인 전극(D)과 상기 채널(C)이 접하는 부분까지의 길이는 200μm 이하일 수 있다.
도 3h를 참조하면, 평탄화층(140)이 상기 패시베이션층(130) 상에 형성된다. 상기 평탄화층(140)은 절연 유기 물질을 포함할 수 있다. 상기 평탄화층(140)은 포토레지스트 조성물을 상기 패시베이션층(130) 위에 스핀 코팅하여 형성될 수 있다.
도 7l을 참조하면, 제1 콘택홀(CH1), 제2 콘택홀(CH2), 제3 콘택홀(CH3)을 형성한다.
상기 제1 컨택홀(CH1)은 상기 평탄화층(140), 상기 패시베이션층(130) 및 상기 제2 절연층(120)을 통해 형성되며, 상기 드레인 전극(D)의 일부를 노출한다. 제2 컨택홀(CH2)은 상기 평탄화층(140), 상기 패시베이션층(130) 및 상기 제2 절연층(120)을 통해 형성되며, 상기 소스 전극(S)의 일부를 노출한다. 제3 컨택홀(CH3)은 상기 평탄화층(140), 상기 패시베이션층(130), 상기 제2 절연층(120) 및 상기 제1 절연층(110)을 통해 형성되며, 상기 데이터 라인(DL)의 일부를 노출한다.
도 3i를 참조하면, 화소 전극(PE) 및 연결 전극(CE)이 상기 평탄화층(140) 상에 배치된다. 상기 평탄화층(140) 상에 투명 도전층을 형성하고, 상기 투명 도전층을 패터닝 하여 상기 화소 전극(PE) 및 상기 연결 전극(CE)을 형성한다. 상기 투명 도전층은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다.
상기 화소 전극(PE)은 상기 제1 콘택홀(CH1)을 통해 상기 드레인 전극(D)과 전기적으로 연결된다. 상기 연결 전극(CE)은 상기 제2 콘택홀(CH2)을 통해 상기 소스 전극(S)과 전기적으로 연결되고, 상기 제3 콘택홀(CH3)을 통해 상기 데이터 라인(DL)과 전기적으로 연결된다.
본 발명의 실시예들에 따르면, 스위칭 소자의 액티브 패턴은 채널, 소스 전극 및 드레인 전극을 포함하고, 상기 소스 및 드레인 전극들은 제2 절연층에 의해 커버 되므로, 상기 소스 및 드레인 전극들 주변의 불순물의 생성을 방지할 수 있다. 따라서 스위칭 소자의 누설 전류(off-leakage)를 방지할 수 있다.
또한, 제1 콘택홀은 상기 드레인 전극을 노출하고, 제2 콘택홀은 소스 전극을 노출한다. 화소 전극과 상기 드레인 전극은 제1 콘택홀을 통해 전기적으로 연결되고, 연결 전극과 상기 소스 전극이 제2 콘택홀을 통해 전기적으로 연결되므로, 상기 제2 절연층을 별도로 패터닝할 필요가 없다. 따라서, 제조공정이 단순화 된다.
또한, 패시베이션층을 형성하는데 있어서, 상기 액티브 패턴을 일부 환원시키는 물질을 추가하여, 별도의 플라즈마 공정 없이 상기 소스 전극 및 상기 드레인 전극을 형성할 수 있다. 따라서, 제조공정이 단순화 된다.
상기 이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 베이스 기판 110: 제1 절연층
120: 제2 절연층 130: 패시베이션층
140: 평탄화층 ACT: 액티브 패턴
S: 소스 전극 D: 드레인 전극
C: 채널 GL: 게이트 라인
DL: 데이터 라인

Claims (20)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치된 데이터 라인;
    상기 데이터 라인과 교차하는 게이트 라인;
    상기 베이스 기판 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치되고, 산화물 반도체를 포함하는 채널, 상기 채널과 연결된 소스 전극, 상기 채널과 연결된 드레인 전극을 포함하는 액티브 패턴;
    상기 액티브 패턴 상에 배치되고, 상기 소스 전극 및 상기 드레인 전극과 접촉하는 제2 절연층;
    상기 제2 절연층 상에 배치되고, 상기 채널과 중첩하는 게이트 전극;
    상기 게이트 전극 및 제2 절연층 상에 배치되는 패시베이션층; 및
    상기 패시베이션층 및 상기 제2 절연층을 통해 형성된 제1 콘택홀을 통해 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하고,
    상기 소스 전극 및 상기 드레인 전극은 산화물 반도체로부터 환원된 금속을 포함하고,
    상기 액티브 패턴의 상기 소스 전극, 상기 채널, 상기 드레인 전극은 하나의 층으로 형성된 것을 특징으로 하는 표시 기판.
  2. 삭제
  3. 제1항에 있어서, 상기 제2 절연막 두께는 500 내지 1000Å인 것을 특징으로 하는 표시 기판.
  4. 제3항에 있어서, 제2 절연막은 실리콘 산화물(SiOx)을 포함하는 것을 특징으로 하는 표시 기판.
  5. 제4항에 있어서, 상기 패시베이션막은 실리콘 질화물(SiNx)을 포함하는 것을 특징으로 하는 표시 기판.
  6. 제1항에 있어서, 상기 소스 전극 및 상기 드레인 전극에는 불소(F)가 도핑(doping)된 것을 특징으로 하는 표시 기판.
  7. 제1항에 있어서, 상기 산화물 반도체는 산화 아연(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 및 인듐 아연 주석 산화물(IZTO)로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 표시 기판.
  8. 제1항에 있어서, 상기 패시베이션층 및 상기 제2 절연층을 통해 형성되는 제2 콘택홀을 통해 상기 소스 전극과 상기 데이터 라인이 전기적으로 연결되는 것을 특징으로 하는 표시 기판.
  9. 제8항에 있어서, 상기 화소 전극과 동일한 층으로부터 형성되는 연결 전극을 더 포함하고,
    상기 데이터 라인은 상기 베이스 기판과 상기 제1 절연층 사이에 배치되고,
    상기 패시베이션층, 상기 제2 절연층 및 상기 제1 절연층을 통해 형성된 제3 콘택홀을 통해 상기 연결전극과 상기 데이터 라인이 전기적으로 연결되고, 상기 제2 콘택홀을 통해 상기 연결전극과 상기 소스 전극이 전기적으로 연결되는 것을 특징으로 하는 표시 기판.
  10. 제1항에 있어서, 상기 게이트 전극은 상기 소스 전극 또는 상기 드레인과 중첩하지 않는 것을 특징으로 하는 표시 기판.
  11. 제1항에 있어서, 상기 소스 전극의 일단과 상기 소스 전극과 상기 채널이 접하는 부분까지의 길이는 100 내지 200μm 인 것을 특징으로 하는 표시 기판.
  12. 데이터 라인을 베이스 기판 상에 형성하는 단계;
    상기 데이터 라인 및 상기 베이스 기판 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 산화물 반도체를 포함하는 액티브 패턴을 형성하는 단계;
    상기 액티브 패턴 상에 제2 절연층을 형성하는 단계;
    상기 제2 절연층 상에 상기 액티브 패턴의 일부와 중첩하는 게이트 전극을 형성하는 단계;
    상기 게이트 전극 및 상기 제2 절연층 상에 패시베이션층을 형성하는 단계
    상기 패시베이션층 및 상기 제2 절연층을 관통하여 상기 액티브 패턴의 일부를 노출하는 제1 콘택홀을 형성하는 단계; 및
    상기 제1 콘택홀을 통해 상기 액티브 패턴과 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  13. 제12항에 있어서, 상기 패시베이션층을 형성하는 단계는
    상기 게이트 전극과 중첩하지 않는 상기 액티브 패턴의 일부를 환원시켜 금속을 포함하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  14. 제13항에 있어서, 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는
    실리콘 질화물(SiNx)을 포함하는 상기 패시베이션층을 증착 공정을 통하여 형성할 때, 불소를 포함하는 기체를 추가하여, 상기 액티브 패턴의 일부를 환원시키는 것을 특징으로 하는 표시 기판의 제조 방법.
  15. 제14항에 있어서, 상기 불소를 포함하는 기체는 불소(F2), 삼불화 질소(NF3), 사불화 탄소(CF4), 육불화황(SF6), 옥타플루오르화부텐(C4F8) 중 하나 이상을 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  16. 제13항에 있어서, 상기 패시베이션층 및 상기 제2 절연층을 관통하여 상기 액티브 패턴의 상기 소스 전극을 노출하는 제2 콘택홀을 형성하는 단계를 더 포함하는 표시 기판의 제조 방법.
  17. 제16항에 있어서, 상기 패시베이션층, 상기 제2 절연층 및 상기 제1 절연층을 관통하여 상기 데이터 라인을 노출하는 제3 콘택홀을 형성하는 단계; 및
    상기 제2 콘택홀 및 상기 제3 콘택홀을 통해 상기 데이터 라인과 상기 소스 전극을 전기적으로 연결하는 연결 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  18. 제12항에 있어서, 상기 패시베이션층 상에 평탄화층을 형성하는 단계를 더 포함하는 표시 기판의 제조 방법.
  19. 제12항에 있어서, 상기 패시베이션층을 형성하는 단계는
    증착 공정을 통해 상기 패시베이션층을 형성하고, 상기 증착 공정의 공정 온도는 300℃ 이상이고,
    상기 증착 공정의 기체의 수소 함량은 10% 이상인 것을 특징으로 하는 표시 기판의 제조 방법.
  20. 제19항에 있어서, 상기 증착 공정의 기체는 불소(F2), 삼불화 질소(NF3), 사불화 탄소(CF4), 육불화황(SF6), 옥타플루오르화부텐(C4F8) 중 하나 이상을 포함하는 기체를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
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