KR102004806B1 - 커패시터 및 그 제조 방법 - Google Patents

Abstract

본 발명의 일 실시 예에 따른 커패시터는, 제1 면으로부터 상기 제1 면과 대향하는 제2 면으로 관통하는 복수의 개구를 포함하는 구조체; 상기 구조체의 제2 면과 상기 복수의 개구에 배치되고, 유전층과 상기 유전층을 사이에 두고 배치되는 제1 전극 및 제2 전극을 포함하는 커패시터층; 상기 제1면에 배치되고 상기 제1 전극과 연결되는 제1 연결층; 상기 제2 면에서 상기 커패시터층 상에 배치되고 상기 제2 전극과 연결되는 제2 연결층; 및 상기 구조체의 양 측면에 각각 배치되고 상기 제1 연결층 및 제2 연결층과 각각 연결되는 제1 및 제2 단자를 포함한다.

Description

커패시터 및 그 제조 방법{CAPACITOR AND METHOD OF MANUFACTURING THE SAME}

본 발명은 커패시터 및 그 제조 방법에 관한 것이다.

스마트폰, 웨어러블 장비 등의 전자기기가 소형화됨에 따라, 동일 체적에서 커패시터의 용량을 극대화할 수 있는 신기술 개발이 진행되고 있다.

이론적으로, 용량을 증대시키기 위해서는 높은 유전율(high-k)을 갖는 재료를 유전체로 사용하거나, 전극이 마주보는 면적을 늘리거나, 전극 간의 유전층 두께를 줄이는 것, 이상 크게 세 가지로 볼 수 있다. 이러한 세 가지 방법의 조합을 통해, 기존의 대표적인 초소형 커패시터 제품들은 각각의 고용량 달성 전략을 갖는다.

적층 세라믹 커패시터(MultiLayer Ceramic Capacitor: MLCC)의 경우, 페로브스카이트(perovskite) 구조의 높은 유전율을 갖는 재료를 유전체로 사용하고, 반복 층착된 다수의 유전체층을 병렬 연결하고 전극 간 거리를 가깝게 배치하고 유전체층의 두께를 박막화하여 용량이 증대될 수 있다.

박막 실리콘 커패시터(Thin film Silicon Capacitor)의 경우, 실리콘 기판을 반도체 공정으로 식각하여 3차원 구조를 형성, 전극의 면적을 확장시키고 박막 증착 공정으로 유전체의 두께를 최소화하여 용량이 증대될 수 있다.

탄탈 커패시터(Tantalum Capacitor)의경우, 다공질 구조를 형성하여 표면적을 극대화하고, 전기화학 반응 및 전해 중합법을 통한 박막 형성으로 용량이 증대될 수 있다.

그러나, 근본적인 기술적 한계에 도달한 이유로 상술한 커패시터의 용량 개선은 점점 어려워지고 있다.

이에 따라, 커패시터의 용량을 증대하기 위한 신기술이 개발 중에 있으나, 신기술의 상용화를 위해 높은 기술적 제약이 해결되어야 하는 상황이다.

미국 공개특허공보 제8385046호

Banerjee et al., ECS Transactions, 25 (4) 345-353, 2009

본 발명의 일 실시 예는, 커패시터의 용량을 현저히 향상시킬 수 있는 구조를 가지는 커패시터 및 그 제조 방법을 제공한다.

본 발명의 일 실시 예에 따른 커패시터는 제1 면으로부터 상기 제1 면과 대향하는 제2 면으로 관통하는 복수의 개구를 포함하는 구조체; 상기 구조체의 제2 면과 상기 복수의 개구에 배치되고, 유전층과 상기 유전층을 사이에 두고 배치되는 제1 전극 및 제2 전극을 포함하는 커패시터층; 상기 제1면에 배치되고 상기 제1 전극과 연결되는 제1 연결층; 상기 제2 면에서 상기 커패시터층 상에 배치되고 상기 제2 전극과 연결되는 제2 연결층; 및 상기 구조체의 양 측면에 각각 배치되고 상기 제1 연결층 및 제2 연결층과 각각 연결되는 제1 및 제2 단자를 포함한다.

또한, 본 발명의 다른 실시 예에 따른 커패시터 제조 방법은 제1 면으로부터 상기 제1 면과 대향하는 제2 면으로 관통하는 복수의 개구를 포함하는 구조체를 마련하는 단계; 상기 제1 면에 제1 연결층을 형성하는 단계; 상기 제2 면과 상기 복수의 개구에 배치되고, 유전층과 상기 유전층을 사이에 두고 배치되는 제1 전극 및 제2 전극을 포함하는 커패시터층을 형성하는 단계; 상기 제2 면에 배치되고 상기 제2 전극과 연결되는 제2 연결층을 형성하는 단계; 및 상기 구조체의 측면에 상기 제1 연결층 및 제2 연결층과 각각 연결되는 제1 및 제2 단자를 형성하는 단계를 포함한다.

본 발명의 일 실시 예에 따른 커패시터는, 내측을 관통하는 복수의 개구를 포함하는 구조체에 MIM(Metal Insulator Metal)구조를 형성하므로, 커패시터의 용량을 구현할 수 있는 총 표면적이 현저히 증가하여 커패시터의 용량을 현저히 향상시킬 수 있다.

도 1은 본 발명의 일 실시 예에 따른 구조체를 나타낸 사시도이다.
도 2는 본 발명의 일 실시 예에 따른 커패시터를 나타낸 사시도이다.
도 3은 도 2의 I-I`에 따른 단면도이다.
도 4는 도 3의 단면도에서 절연층을 더 포함하는 커패시터를 나타낸 단면도이다.
도 5는 본 발명의 다른 실시 예에 따라 적층된 바디를 포함하는 커패시터를 나타낸 단면도이다.
도 6은 본 발명의 일 실시예에 따른 커패시터의 제조방법을 개략적으로 도시한 흐름도이다.
도 7 내지 도 14는 본 발명의 일 실시예에 따른 커패시터의 제조방법의 각 단계를 개략적으로 나타낸 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시 형태들을 설명한다.

본 실시형태들은 다른 형태로 변형되거나 여러 실시형태의 특징이 서로 조합될 수 있다. 일 실시형태에서 설명된 사항이 다른 실시형태에서 설명되어 있지 않더라도, 다른 실시형태에서 반대되거나 모순되는 설명이 없는 한, 다른 실시형태의 설명으로 결합될 수 있다.

첨부된 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일하거나 유사한 요소로 이해될 수 있다. 또한 본 명세서에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 본 명세서에서, '상부', '상면', '하부', '하면', '측면', '단면' 등의 용어는 첨부된 도면의 방향을 기준으로 표현되고 있으며, 실제로, 소자가 배치되는 방향에 따라 달라질 수 있을 것이다.

도 1은 본 발명의 일 실시 예에 따른 구조체를 나타낸 사시도이다.

본 발명 일 실시예에 따른 커패시터는 구조체(110)를 포함한다.

상기 구조체(110)는 하면(110a)으로부터 하면과 대향하는 상면(110b)로 관통하는 복수의 개구(111)를 포함한다. 상기 개구는 Pore 또는 기공으로 칭할 수 있으므로, 상기 구조체는 다공성 구조체로 칭할 수 있다. 이러한 다공성 구조체는 양극 산화법에 의해 표면에 나노미터 크기(10~400 nm)의 기공이 규칙적으로 배열된 양극 산화 알루미늄(Anodic Aluminum Oxide: AAO) 구조체를 가공하여 획득 될 수 있다. 기공 간의 간격은 수십~수백 나노미터 정도이며, 개구의 크기와 간격 그리고 깊이는 양극 산화전압, 전해질 종류와 농도 및 온도 등의 조건을 변화시켜 다양하게 조절이 가능하다. 이러한 AAO 구조체를 이용하여 ALD(Atomic Layer Deposition) 공정을 통해 웨이퍼에 도트(Dot)형태로 제작된 커패시터가 참고문헌(Banerjee et al., ECS Transactions, 25 (4) 345-353, 2009)에 소개되어 있다.

도 2는 본 발명의 일 실시 예에 따른 커패시터를 나타낸 사시도이고, 도 3은 도 2의 I-I`에 따른 커패시터의 YZ면을 나타낸 단면도이다.

도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 커패시터(100)는 구조체(110), 커패시터층(120), 제1 연결층(140), 제2 연결층(150)을 포함한다. 또한, 커패시터(100)는 제1 단자(160), 및 제2 단자(170)를 더 포함할 수 있다.

구조체(110)의 형상에 특별히 제한은 없지만, 일반적으로 육면체 형상일 수 있다. 또한, 그 치수에 특별히 제한은 없으나, 예를 들면, 0.4mm×0.2mm, 또는 0.6mm×0.3mm 크기일 수 있다. 상기 구조체(110)는 도 1에서 설명한 바와 같이, 기판의 일면에서 타면으로 관통하는 복수의 개구를 포함한다. 또한, 상기 구조체(110)는 100㎛ 이하의 두께를 가질 수 있다.

구조체(110)의 하면과 복수의 개구에는 커패시터층(120)이 배치된다.

상기 커패시터층(120)은 제1 전극(121), 유전층(123), 및 제2 전극(122)을 포함한다. 제1 전극(121), 유전층(123), 및 제2 전극(122)이 차례로 적층되므로, 제1 전극(121) 및 제2 전극(122)의 사이에 유전층(123)이 배치된다.

제1 전극(121), 유전층(123), 및 제2 전극(122)은 ALD(Atomic Layer Deposition) 또는 AVD(Atomic Vapor Deposition) 공정을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.

제1 전극(121) 및 제2 전극(122)은 제1 유전층(123)을 사이에 두고 서로 대향하도록 배치되어, 제1 전극(121) 및 제2 전극(122)에 각각 다른 극성의 전압이 인가될 때에 커패시터로 동작할 수 있다. 즉, 제1 전극(121) 및 제2 전극(122)이 제1 유전층(123)을 사이에 두고 배치됨으로써, 커패시터층(120)은 MIM(Metal - Insulator - Metal) 구조를 가진다.

구조체(110)의 개구에 커패시터층(120)이 배치되면 개구 중앙의 상부에 공간이 발생할 수 있다. 이와 같은 공간은 구조체(110) 또는 커패시터층(120)에 크랙이 발생하는 원인될 수 있다. 따라서, 구조체(110)의 개구 내에서 커패시터층(120) 상에 충전부(131)가 배치될 수 있다. 즉, 충전부(131)는 구조체(110)의 개구에 커패시터층(120)이 배치되고 남은 공간을 채울 수 있다.

이에 제한되지 않으나, 충전부(131)는 텅스텐(W) 또는 폴리실리콘 (polycrystalline silicon)과 같은 전도체 일 수 있다. 충전부(131)가 전도체인 경우, 충전부(131)와 인접한 전극과 연결층 간의 저항을 크게 감소시킬 수 있다. 충전부(131)가 텅스텐(W)인 경우, 폴리실리콘과 달리 고온의 열처리가 필요하지 않다. 예를 들어, 제1 충전부(131)는 텅스텐(W)을 이용하여 스퍼터링 공정으로 제조될 수 있다.

제1 연결층(140)은 구조체(110)의 제1 면(도 3에서 하면)에 배치된다. 제1 연결층(140)의 구조체(110)의 제2 면 전체에 형성되는 것이 아니고 제1 측(도 3에서 우측)의 영역을 제외한 영역에 배치된다. 즉, 상기 제1 연결층(140)은 상기 제1 면에서 상기 제2 단자(170)가 배치되는 제2 측면과 접하는 일부 영역을 제외하고 배치된다. 구조체(110)의 개구 하부에는 커패시터층(120)의 제1 전극(121)이 노출될 수 있고, 제1 연결층(140)은 제1 전극(121)과 연결될 수 있다.

여기서, 제1 연결층(140)과 제1 전극(121) 사이에는 금속층(145)이 배치될 수 있다. 상기 금속층(145)은 제1 연결층(140)을 형성한 후, 제1 연결층(140)을 시드층으로 이용한 전해도금 공정에 의해 형성될 수 있다. 또한, 제1 전극(121)을 개구 내측에 증착할 때, 상기 금속층(145)에도 증착될 수 있다.

제2 연결층(150)은 구조체(110)의 제2 면(도 3에서 상면)에 배치된다. 구체적으로, 상기 제2 면 상에서 커패시터층(120)을 덮는 형태로 배치되고, 상기 커패시터층(120)의 최상면에 배치되는 제2 전극(122)과 접하여 연결될 수 있다. 제2 연결층(150)의 구조체(110)의 제2 면 전체에 형성되는 것이 아니고, 도 3에 도시한 바와 같이 제2 측(도 3에서 우측)의 영역을 제외한 영역에 배치된다. 즉, 상기 제2 연결층(150)은 상기 제2 면에서 상기 제1 단자(160)가 배치되는 제1 측면과 접하는 일부 영역을 제외하고 배치된다.

한편, 상기 제2 측의 영역에는 절연층이 배치될 수 있다. 도 4를 참조하면, 도 3의 단면도에서 절연층(190)을 더 포함하는 커패시터의 단면도를 확인할 수 있다. 상기 절연층(190)은 제2 전극(122)과 접하는 제2 연결층(150)이 제1 전극(121) 및 유전층(123)과 연결되지 않도록, 제2 측의 영역에 배치되어 제2 연결층(150)과 제1 전극(121) 및 유전층(123) 간을 절연할 수 있다.

이하, 커패시터층(120), 제1 연결층(140), 제2 연결층(150)이 배치된 구조체(110)를 바디(body)라고 지칭한다.

추가로, 본 발명의 일 실시예에 따른 커패시터는 보호층(180)을 포함할 수 있다. 보호층(180)은 제1 단자(160) 및 제2 단자(170)가 배치된 측면을 제외하고 상기 바디를 감싸는 형태로 배치될 수 있다. 보호층(180)은 폴리머 재질로서, 에폭시와 같은 고분자 수지일 수 있으나, 이에 제한되는 것은 아니다. 보호층(180)은 외부의 충격 또는 전도성 이물질 등으로부터 커패시터를 보호하는 기능을 가질 수 있다.

제1 단자(160) 및 제2 단자(170)는 상기 바디의 양 측면에 배치될 수 있다.

제1 단자(160)는 바디의 제1 측면으로 노출되는 제1 연결층(140)과 연결되므로, 제1 전극(121)과 전기적으로 연결될 수 있다. 또한, 제2 단자(170)는 제2 측면으로 노출되는 제2 연결층(150)과 연결되므로, 제2 전극(122)과 전기적으로 연결될 수 있다. 제1 단자(160) 및 제2 단자(170)는 구리, 구리 합금을 이용하여 낮은 저항값을 가지도록 구현될 수 있고, 페이스트(paste) 인쇄 공정에 의해 형성될 수 있다.

본 발명의 일 실시예에 따른 커패시터는 AAO(Anodic Aluminum Oxide)로 형성될 수 있는 다공성 구조체를 사용하고 MIM 구조 커패시터층을 증착한 후 커패시터층의 전극들을 양 측면의 단자와 각각 연결한다. 커패시터층이 복수의 개구에 형성되므로 MIM 구조의 면적이 증대되므로 커패시터 용량이 향상될 수 있다. 또한, 커패시터의 측면 방향에 단자가 배치되므로 낮은 ESL(Equivalent Series Inductance)를 가지도록 구현이 가능하다.

또한, 본 발명의 일 실시예에 따른 커패시터는 상기 커패시터는 100㎛ 이하의 두께를 가지는 구조체로 형성될 수 있으므로, 커패시터의 박막화가 가능하다. 또한, 개구의 직경을 200nm로 가정했을 경우 1cm²당 8.2×10⁸ ~1.6x10⁹ 개의 개구가 존재하고, 이러한 개구들이 모두 병렬로 연결될 수 있으므로 낮은 ESR(Equivalent Series Resistance)를 가지도록 구현이 가능하다.

이와 같이, 본 발명의 일 실시예에 따른 커패시터는 고용량의 단층 구조를 가지므로, 얇은 두께가 요구되는 칩 패키지에서 LSC(land-side capacitor) 로 사용될 수 있다.

도 5는 본 발명의 다른 실시 예에 따라 적층된 바디를 포함하는 커패시터를 나타낸 단면도이다.

구조체, 커패시터층, 제1 연결층, 제2 연결층을 포함하는 바디는 적층되어 하나의 커패시터를 형성할 수 있다.

예를 들어, 제1 구조체(110-1)를 포함하는 제1 바디, 제2 구조체(110-2)를 포함하는 제2 바디, 제3 구조체(110-3)를 포함하는 제3 바디가 적층될 수 있다. 또한, 제1 내지 제3 바디 각각의 제1 연결층(140-1, 140-2, 140-3)은 제1 단자(160')와 연결되고, 제1 내지 제3 바디 각각의 제2 연결층(150-1, 150-2, 150-3)는 제2 단자(170')와 연결될 수 있다.

이러한 적층 구조에 의해 본 발명의 일 실시예에 따른 커패시터는 보다 향상된 커패시터 용량을 가질 수 있다.

도 6은 본 발명의 일 실시예에 따른 커패시터의 제조방법을 개략적으로 도시한 흐름도이고, 도 7 내지 도 14는 본 발명의 일 실시예에 따른 커패시터의 제조방법의 각 단계를 개략적으로 나타낸 도면이다.

본 발명의 일 실시예에 따른 커패시터의 제조방법은 제1 면으로부터 상기 제1 면과 대향하는 제2 면으로 관통하는 복수의 개구를 포함하는 구조체를 마련하는 단계(S110), 상기 구조체의 제1 면에 제1 연결층을 형성하는 단계(S120), 상기 구조체의 제2 면과 상기 복수의 개구에 유전층과 상기 유전층을 사이에 두고 배치되는 제1 전극 및 제2 전극을 포함하는 커패시터층을 형성하는 단계(S130), 상기 구조체의 제2 면에 배치되어 상기 제2 전극과 연결되는 제2 연결층을 형성하는 단계(S140), 및 상기 제1 연결층 및 제2 연결층과 각각 연결되는 제1 및 제2 단자를 형성하는 단계(S150)를 포함한다.

이하 각 단계를 도 7 내지 도 14를 참조하여 설명한다.

도 7을 참조하면, 먼저, 복수의 개구를 포함하는 구조체(110)를 지그(210) 상에 마련한다. 상기 구조체(110)는 양극 산화 알루미늄(Anodic Aluminum Oxide: AAO) 구조체가 될 수 있음을 도 1을 참조하여 설명한 바 있다. 또한, 상기 구조체(110)의 제1 면(도 7에서 구조체의 상면)에 제1 연결층(140)의 형성한다. 도 7에 도시된 바와 같이, 제1 연결층(140)은 제1 면의 일측에는 형성되지 않는다. 상기 제1 연결층(140)은 메탈 페이스트 스크린 인쇄(Metal paste screen printing)공정으로 형성되거나, 메탈 증착(Metal sputtering) 공정 후 포토-에칭(Photo-Etching) 공정으로 형성될 수 있다.

다음으로, 도 8과 같이, 상기 제1 연결층(140)이 배치된 구조체(110)를 뒤집어서 지그(210)에 배치할 수 있다. 이후, 제1 연결층(140)에 전선(211)을 연결하고, 제1 연결층(140)을 시드층으로 이용하여 전해도금 공정이 수행될 수 있다. 이러한 전해도금 공정에 의해 제1 연결층(140)에 접합하는 금속층(145)이 형성될 수 있다. 이와 같이, 구조체(110)의 개구의 하부에 형성된 금속층(145)은 0.5~2㎛ 범위의 두께를 가질 수 있다.

다음으로, 도 9와 같이, ALD(Atomic Layer Deposition) 또는 AVD(Atomic Vapor Deposition) 공정을 통해 제1 전극(121), 유전층(123), 및 제2 전극(122)을 차례로 증착할 수 있다. 이에 제한되는 것은 아니나, 제1 전극(121) 및 제2 전극(122)은 TiN로 형성될 수 있고, 유전층(123)은 Al₂O₃ ZrO₂, HfO₂와 같은 산화 금속 중 어느 하나 또는 이들의 조합, 또는 ZrO_{2 -} Al₂O_{3 -} ZrO₂ 복합층인 ZAZ 로 형성될 수 있다.

다음으로, 도 10과 같이, PDE(Photo-Dry Etching)와 같은 식각 공정으로 제1 측의 영역(E)에 형성된 커패시터층(120)을 제거할 수 있다.

이 후, 도 11을 참조하면, 제2 연결층(150)이 구조체(110)의 제2 면(도 11에서 구조체의 상면)에 형성될 수 있다. 이전에, 상기 제1 측의 영역(E)에 절연층(190)이 형성될 수 있다. 상기 절연층(190)을 형성한 후 제2 연결층(150)을 형성하는 경우 제2 연결층(150)과 제1 전극(121) 및 유전층(123) 간의 절연이 보장될 수 있다. 제2 연결층(150)은 스크린 인쇄(screen printing) 공정을 통해 금속 페이스트를 도포하여 형성될 수 있다.

다음으로, 도 12와 같이, 바디를 폴리머에 디핑(dipping)하여 바디의 외면에 보호층을 형성할 수 있다.

다음으로, 도 13과 같이, 상기 바디의 단면을 자르는 다이싱(dicing) 공정이 수행될 수 있다. 한편, 도 12까지 설명한 단계는 공정상 편의 및 생산의 효율을 위해 수십 mm의 폭을 가지는 기판의 형태로 수행 될 수 있고, 상기 다이싱 공정을 통해 커패시터의 크기로 분할될 수 있다. 상기 다이싱 공정은 기계적 다이싱(Mechanical dicing) 공정으로 수행되거나, 레이저 다이싱(laser dicing) 공정과 같은 비접촉 다이싱 공정으로 수행될 수 있다. 이러한 다이싱 공정으로 제1 연결층(140)의 일측(141)이 제1 측면으로 노출되고, 제2 연결층(150)의 일측(151)이 제2 측면으로 노출될 수 있다.

다음으로, 도 14과 같이, 바디의 양 측면에 제1 단자(160) 및 제2 단자(170)가 형성될 수 있다. 제1 단자(160)는 바디의 제1 측면으로 노출되는 제1 연결층(140)과 연결되고, 제2 단자(170)는 제2 측면으로 노출되는 제2 연결층(150)과 연결된다. 상기 제1 및 제2 단자는 도전성 물질을 포함하는 페이스트를 이용하여 인쇄 공정에 의해 형성되거나, 바디의 양 측면을 상기 페이스트에 딥핑(dipping)하여 형성할 수 있다.

이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.

110: 구조체
120: 커패시터층
121: 제1 전극
122: 제2 전극
123: 유전층
140: 제1 연결층
150: 제2 연결층
160: 제1 단자
170: 제2 단자
180: 보호층
190: 절연층

Claims (15)

1. 제1 면으로부터 상기 제1 면과 대향하는 제2 면으로 관통하는 복수의 개구를 포함하는 구조체;
   상기 제2 면과 상기 복수의 개구에 배치되고, 유전층과 상기 유전층을 사이에 두고 배치되는 제1 전극 및 제2 전극을 포함하는 커패시터층;
   상기 제1 면에 배치되고 상기 제1 전극과 연결되는 제1 연결층;
   상기 제2 면에서 상기 커패시터층 상에 배치되고 상기 제2 전극과 연결되는 제2 연결층; 및
   상기 구조체의 양 측면에 각각 배치되고 상기 제1 연결층 및 제2 연결층과 각각 연결되는 제1 및 제2 단자;를 포함하며,
   상기 복수의 개구의 커패시터층이 배치되고 남은 공간에 채워진 충전부를 더 포함하고, 상기 충전부는 전도체인 커패시터.
   
2. 제1항에 있어서,
   상기 구조체는 양극 산화법에 의해 복수의 개구가 형성되는 양극 산화 알루미늄(Anodic Aluminum Oxide: AAO) 구조체인 커패시터.
   
3. 제1항에 있어서,
   상기 유전층은 Al₂O₃ ZrO₂, HfO₂ 중 어느 하나 또는 이들의 조합, 또는 ZrO₂ - Al₂O₃ - ZrO₂ 복합층인 ZAZ로 형성되는 커패시터.
   
4. 제1항에 있어서,
   상기 제1 연결층과 상기 제1 전극 사이에 배치되는 금속층을 더 포함하는 커패시터.
   
5. 제1항에 있어서,
   상기 제1 연결층은 상기 제1 면에서 상기 제2 단자가 배치되는 제2 측면과 접하는 일부 영역을 제외하고 배치되고, 상기 제2 연결층은 상기 제2 면에서 상기 제1 단자가 배치되는 제1 측면과 접하는 일부 영역을 제외하고 배치되는 커패시터.
   
6. 제1항에 있어서,
   상기 제1 면에서 상기 제2 단자가 배치되는 측면과 접하는 일부 영역에 배치되어 상기 제2 연결층과 상기 커패시터층 사이를 절연하는 절연층을 더 포함하는 커패시터.
   
7. 제1항에 있어서,
   상기 제1 및 제2 전극은 TiN로 형성된 커패시터.
   
8. 제1항에 있어서,
   바디는 상기 구조체, 상기 커패시터층, 상기 제1 및 제2 연결층을 포함하고, 적층되는 복수의 상기 바디를 포함하는 커패시터.
   
9. 제1 면으로부터 상기 제1 면과 대향하는 제2 면으로 관통하는 복수의 개구를 포함하는 구조체를 마련하는 단계;
   상기 제1 면에 제1 연결층을 형성하는 단계;
   상기 제2 면과 상기 복수의 개구에 배치되고, 유전층과 상기 유전층을 사이에 두고 배치되는 제1 전극 및 제2 전극을 포함하는 커패시터층을 형성하는 단계;
   상기 복수의 개구의 커패시터층이 배치되고 남은 공간에 전도체로 이루어진 충전부를 형성하는 단계;
   상기 제2 면에 상기 제2 전극과 연결되는 제2 연결층을 형성하는 단계; 및
   상기 구조체의 측면에 상기 제1 연결층 및 제2 연결층과 각각 연결되는 제1 및 제2 단자를 형성하는 단계;를 포함하는 커패시터 제조 방법.
   
10. 제9항에 있어서,
    상기 구조체는 양극 산화법에 의해 복수의 개구가 형성되는 양극 산화 알루미늄(Anodic Aluminum Oxide: AAO) 구조체인 커패시터 제조 방법.
    
11. 제9항에 있어서,
    상기 제1 전극, 유전층, 및 제2 전극은 ALD(Atomic Layer Deposition) 또는 AVD(Atomic Vapor Deposition) 공정을 통해 차례로 증착되는 커패시터 제조 방법.
    
12. 제9항에 있어서,
    상기 제1 연결층을 형성하는 단계 이후에, 상기 제1 연결층을 시드층으로 이용한 전해도금 공정에 의해 금속층을 형성하는 단계를 더 포함하는 커패시터 제조 방법.
    
13. 제9항에 있어서,
    상기 제1 연결층은 상기 제1 면에서 상기 제2 단자가 배치되는 제2 측면과 접하지 않도록 형성되고, 상기 제2 연결층은 상기 제2 면에서 상기 제1 단자가 배치되는 제1 측면과 접하지 않도록 형성되는 커패시터 제조 방법.
    
14. 제9항에 있어서,
    상기 제1 면에서 상기 제2 단자가 배치되는 측면과 접하는 일부 영역에 절연층을 형성하는 단계를 더 포함하는 커패시터 제조 방법.
    
15. 제9항에 있어서,
    상기 제1 및 제2 단자를 형성하는 단계 이전에, 상기 구조체, 상기 커패시터층, 상기 제1 및 제2 연결층을 포함하는 바디를 복수의 층으로 적층하는 단계를 더 포함하는 커패시터 제조 방법.

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