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KR101874803B1 - 패키지 온 패키지 구조체 - Google Patents

패키지 온 패키지 구조체 Download PDF

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KR101874803B1
KR101874803B1 KR1020120006914A KR20120006914A KR101874803B1 KR 101874803 B1 KR101874803 B1 KR 101874803B1 KR 1020120006914 A KR1020120006914 A KR 1020120006914A KR 20120006914 A KR20120006914 A KR 20120006914A KR 101874803 B1 KR101874803 B1 KR 101874803B1
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package
semiconductor chip
trench
adhesive
substrate
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김영민
김정우
나민옥
류효창
심종보
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삼성전자주식회사
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Abstract

패키지 온 패키지 구조체는 제1 패키지, 상기 제1 패키지 상에 형성된 제2 패키지 및 상기 제1 및 제2 패키지 사이에 위치하며 상기 제1 패키지와 상기 제2 패키지를 접착시키는 접착재를 포함하되, 상기 제1 패키지는, 서로 마주보는 제1 면 및 제2 면을 갖고 상기 제1 면 상에 형성된 랜드 패드를 포함하는 제1 기판, 상기 제1 면 상에 형성된 제1 반도체 칩 및 상기 제1 면 및 상기 제1 반도체 칩을 밀봉하되, 상기 제1 반도체 칩으로부터 이격되어 형성되고 상기 랜드 패드를 노출시키는 관통 비아 및 상기 제1 반도체 칩과 상기 관통 비아 사이에 형성된 트렌치를 포함하는 제1 봉지재를 포함하고, 상기 트렌치의 적어도 일부는 상기 접착재로 채워진다.

Description

패키지 온 패키지 구조체{Package on package assembly}
본 발명은 패키지 온 패키지 구조체에 관한 것이다.
반도체 장치의 소형화 및 고성능화로 인하여, 패키지 온 패키지 구조체를 소형화시키면서도, 상부 패키지(top package)와 하부 패키지(bottom package)를 연결하는 인터커넥션(interconnection)의 수를 증가시킬 것이 요구된다. 그러므로, 패키지 온 패키지의 인터커넥션의 파인 피치(fine pitch) 구현하는 기술이 개발되고 있다.
파인 피치의 구현을 위해서는, 인터커넥션이 소형화 되어야 하기 때문에, 인터커넥션과 상부 패키지의 랜드 패드 사이의 접합 면적, 및 인터커넥션과 하부 패키지의 랜드 패드 사이의 접합 면적이 축소될 수 있다. 인터커넥션의 수명은 인터커넥션과 랜드 패드 사이의 접합 면적에 비례한다. 그러므로, 인터커넥션이 소형화되면 인터커넥션의 수명이 감소할 수 있으며, 결과적으로 패키지 온 패키지 구조체의 신뢰성에 문제가 발생할 수 있다.
이를 해결하기 위해, 추가적으로 접착재를 사용하여 상부 패키지와 하부 패키지 사이의 결합력을 높임으로써, 인터커넥셔의 부담을 완화할 수 있다.
상부 패키지에 부착된 상부 솔더 볼과 하부 패키지에 부착된 하부 솔더 볼을 접합시킨 후, 리플로우(reflow) 공정을 통해 인터커넥션을 형성할 수 있다. 그런데, 상부 솔더 볼과 하부 솔더 볼에 접착재가 묻으면, 상부 솔더 볼과 하부 솔더 볼의 웨팅(wetting) 불량이 발생되어, 신뢰성이 저하된 인터커넥션이 형성될 수 있다.
본 발명이 해결하려는 과제는, 하부 패키지에 접착재의 흐름을 저지할 수 있도록 저장소(reservoir) 역할을 할 수 있는 트렌치를 형성하여, 접착재가 솔더 볼로 흐르는 것을 방지할 수 있는 패키지 온 패키지 구조체를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 패키지 온 패키지 구조체의 일 실시예는 제1 패키지, 상기 제1 패키지 상에 형성된 제2 패키지 및 상기 제1 및 제2 패키지 사이에 위치하며 상기 제1 패키지와 상기 제2 패키지를 접착시키는 접착재를 포함하되, 상기 제1 패키지는, 서로 마주보는 제1 면 및 제2 면을 갖고 상기 제1 면 상에 형성된 랜드 패드를 포함하는 제1 기판, 상기 제1 면 상에 형성된 제1 반도체 칩 및 상기 제1 면 및 상기 제1 반도체 칩을 밀봉하되, 상기 제1 반도체 칩으로부터 이격되어 형성되고 상기 랜드 패드를 노출시키는 관통 비아 및 상기 제1 반도체 칩과 상기 관통 비아 사이에 형성된 트렌치를 포함하는 제1 봉지재를 포함하고, 상기 트렌치의 적어도 일부는 상기 접착재로 채워진다.
상기 과제를 해결하기 위한 본 발명의 패키지 온 패키지 구조체의 다른 실시예는 제1 패키지, 상기 제1 패키지 상에 형성된 제2 패키지 및 상기 제1 및 제2 패키지 사이에 위치하며 상기 제1 패키지와 상기 제2 패키지를 접착시키는 접착재를 포함하되, 상기 제1 패키지는, 서로 마주보는 제1 면 및 제2 면을 갖고, 상기 제1 면 상에 형성된 다수의 랜드 패드를 포함하는 기판, 상기 제1 면 상에 형성된 반도체 칩 및 상기 제1 면 및 상기 반도체 칩을 밀봉하되, 상기 반도체 칩으로부터 이격되어 상기 기판의 측면을 따라 배열되고 상기 랜드 패드를 각각 노출시키는 다수의 관통 비아 및 상기 반도체 칩과 상기 관통 비아 사이에 형성되며 상기 반도체 칩의 측면을 따라 연장된 트렌치를 포함하는 봉지재를 포함하고, 상기 트렌치의 적어도 일부는 상기 접착재로 채워진다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 제1 패키지와 제2 패키지를 접합시키기 전의 본 발명의 제1 및 제2 실시예에 따른 패키지 온 패키지 구조체의 단면도이다.
도 2는 도 1의 제1 패키지의 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 패키지 온 패키지 구조체에 포함되는 제1 패키지의 평면도이다.
도 4는 본 발명의 제1 및 제2 실시예에 따른 패키지 온 패키지 구조체의 단면도이다.
도 5는 본 발명의 제1 실시예에 따른 패키지 온 패키지 구조체에 포함되는 접착재가 형성된 제1 패키지의 평면도이다.
도 6은 본 발명의 제2 실시예에 따른 패키지 온 패키지 구조체에 포함되는 제1 패키지의 평면도이다.
도 7은 본 발명의 제2 실시예에 따른 패키지 온 패키지 구조체에 포함되는 접착재가 형성된 제1 패키지의 평면도이다.
도 8은 본 발명의 제3 실시예에 따른 패키지 온 패키지 구조체의 단면도이다.
도 9는 본 발명의 제4 실시예에 따른 패키지 온 패키지 구조체의 단면도이다.
도 10은 본 발명의 제5 실시예에 따른 패키지 온 패키지 구조체의 단면도이다.
도 11은 본 발명의 제6 실시예에 따른 패키지 온 패키지 구조체의 단면도이다.
도 12는 본 발명의 제7 실시예에 따른 패키지 온 패키지 구조체의 단면도이다.
도 13은 본 발명의 제1 실시예에 따른 반도체 시스템을 보여주는 평면도이다.
도 14는 본 발명의 제2 실시예에 따른 반도체 시스템을 보여주는 블록도이다.
도 15는 본 발명의 제3 실시예에 따른 반도체 시스템을 보여주는 블록도이다.
도 16은 본 발명의 제3 실시예에 따른 반도체 시스템이 적용되는 전자 기기의 예를 도시한 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 5를 참조하여, 본 발명의 제1 실시예에 따른 패키지 온 패키지 구조체를 설명한다. 도 1은 제1 패키지와 제2 패키지를 접합시키기 전의 본 발명의 제1 실시예에 따른 패키지 온 패키지 구조체의 단면도이다. 도 2는 도 1의 제1 패키지의 단면도이다. 도 3은 본 발명의 제1 실시예에 따른 패키지 온 패키지 구조체에 포함되는 제1 패키지의 평면도로서, 도 2의 제1 패키지의 평면도이다. 도 4는 본 발명의 제1 실시예에 따른 패키지 온 패키지 구조체의 단면도이다. 도 5는 본 발명의 제1 실시예에 따른 패키지 온 패키지 구조체에 포함되는 접착재가 형성된 제1 패키지의 평면도이다.
도 1 및 도 4를 참조하면, 패키지 온 패키지 구조체(1)는 제1 패키지(100), 제2 패키지(200) 및 접착재(300)를 포함한다.
패키지 온 패키지 구조체(1)는 제1 패키지(100) 상에 제2 패키지(200)가 형성된 패키지 온 패키지(Package on Package) 구조를 가진다. 제1 패키지(100)와 제2 패키지(200)는 접착재(300) 및 내부 접속 단자(330)에 의해 결합될 수 있다. 구체적으로, 접착재(300)는 제1 패키지(100)와 제2 패키지(200) 사이에 위치하며, 제1 패키지(100)와 제2 패키지(200)를 접착시킬 수 있다. 그리고, 내부 접속 단자(330)는 제1 패키지(100)와 제2 패키지(200) 사이에 위치하며, 제1 패키지(100)와 제2 패키지(200)를 전기적 및 물리적으로 연결시킬 수 있다.
도 1, 도 2 및 도 4를 참조하면, 제1 패키지(100)는 제1 기판(110), 제1 반도체 칩(140) 및 제1 봉지재(120)를 포함할 수 있다.
제1 기판(110)은 예컨대, 인쇄회로기판(PCB; Printed Circuit Board)일 수 있지만, 이에 제한되지 않는다. 제1 기판(110)은 서로 마주보는 제1 면(110a) 및 제2 면(110b)을 가진다. 구체적으로, 제1 기판(110)은 제1 및 제2 솔더 레지스트층(112, 113)이 제1 코어 절연층(111)의 양면 상에 각각 형성된 구조를 가질 수 있다. 예컨대, 제1 기판(110)의 제1 면(110a) 상에는 제1 솔더 레지스트층(112)이 위치할 수 있고, 제1 기판(110)의 제2 면(110b) 상에는 제2 솔더 레지스트층(113)이 위치할 수 있다.
제1 코어 절연층(111)은 절연 물질로 형성될 수 있고, 제1 및 제2 솔더 레지스트층(112, 113)은 솔더 레지스트(solder-resist)로 형성될 수 있지만, 이에 제한되지 않는다.
제1 기판(110)의 제1 및 제2 면(110a, 110b) 상에는 각각 제1 및 제2 랜드 패드(115, 117)가 형성될 수 있다. 제1 및 제2 솔더 레지스트층(112, 113)은 각각 제1 및 제2 랜드 패드(115, 117)를 노출시키도록 형성되므로, 제1 및 제2 랜드 패드(115, 117)는 다른 접속 단자와 접하여 전기적으로 연결될 수 있다. 구체적으로, 제1 랜드 패드(115)는 제1 연결 접속 단자(130) 및 내부 접속 단자(330)와 접하여 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며, 도 1 및 도 3에 도시되지는 않았지만, 제2 외부 접속 단자(145)도 제1 랜드 패드(115)에 접하여 전기적으로 연결될 수 있다. 그리고, 제2 랜드 패드(117)는 제1 외부 접속 단자(135)와 접하여 전기적으로 연결될 수 있다.
제1 연결 접속 단자(130), 제1 및 제2 외부 접속 단자(135, 145) 및 내부 접속 단자(330)는 전도성 볼 또는 솔더 볼(solder ball)일 수 있으나, 이에 한정되지 않는다. 또한, 제1 연결 접속 단자(130), 제1 및 제2 외부 접속 단자(135, 145) 및 내부 접속 단자(330)는, 예컨대, 전도성 범프(conductive bump), 전도성 스페이서(conductive spacer) 및 핀 그리드 어레이(PGA; Pin Grid Array) 중 어느 하나 일 수도 있다.
제1 반도체 칩(140)은 제1 기판(110)의 제1 면(110a) 상에 형성될 수 있다. 구체적으로, 제1 반도체 칩(140)은 제1 기판(110)의 제1 면(110a) 상에 플립 칩(flip chip) 본딩 방식으로 실장될 수 있다. 그리고, 제1 반도체 칩(140)은 제2 외부 접속 단자(145)를 통해서 제1 기판(110)과 전기적으로 연결될 수 있다. 제1 반도체 칩(140)은 예컨대, DRAM이나 플래시 등의 메모리 칩이거나, 컨트롤러 등을 구성하는 로직 칩일 수 있지만, 이에 제한되지 않는다.
제1 봉지재(120)는 제1 기판(110)의 제1 면(110a)상에 형성되며, 제1 면(110a) 및 제1 반도체 칩(140)을 밀봉할 수 있다. 구체적으로, 제1 봉지재(120)는 제1 기판(110)의 제1 면(110a)을 덮고, 제1 반도체 칩(140)과 제1 기판(110)의 제1 면(110a) 사이의 공간을 채울 수 있다. 다만, 제1 반도체 칩(140)의 상면은 제1 봉지재(120)에 의해 덮이지 않고 노출될 수 있지만, 이에 제한되지 않는다.
제1 봉지재(120)는 관통 비아(121)와 제1 트렌치(123)를 포함할 수 있다. 관통 비아(121)와 제1 트렌치(123)는 제1 봉지재(120)를 제1 기판(110)의 제1 면(110a) 상에 형성한 후, 레이저 드릴링 공정(LDP; Laser Drilled Process)을 이용하여 형성될 수 있다. 즉, 레이저를 이용해 제1 봉지재(120)의 일부분을 제거하여, 관통 비아(121) 및 제1 트렌치(123)를 형성할 수 있다.
우선, 도 2를 참조하여, 관통 비아(121) 및 제1 트렌치(123)의 xz 평면 상의 단면에 대하여 설명한다.
관통 비아(121)는 제1 반도체 칩(140)으로부터 이격되어 형성될 수 있다. 관통 비아(121)는 제1 랜드 패드(115)의 적어도 일부를 노출시킬 수 있도록, 제1 랜드 패드(115) 상에 형성될 수 있다. 제1 연결 접속 단자(130) 및 내부 접속 단자(330)는 관통 비아(121)를 통과하여 제1 랜드 패드(115)와 접할 수 있다.
제1 트렌치(123)는 제1 반도체 칩(140)과 관통 비아(121) 사이에 형성될 수 있다. 제1 기판(110)의 제1 면(110a), 구체적으로, 제1 솔더 레지스트층(112)의 일부는 제1 트렌치(123)에 의해 노출될 수 있다. 다만, 이에 제한되지 않고, 제1 트렌치(123)는 제1 기판(110)의 제1 면(110a)을 노출시키지 않을 수도 있지만, 이에 대한 실시예는 후술한다.
제1 트렌치(123)는 포지티브(positive)한 측면 프로파일(profile)을 가질 수 있다. 즉, 제1 트렌치(123)의 상면의 단면적(S1)과 하면의 단면적(S2)이 서로 다를 수 있으며, 구체적으로, 상면의 단면적(S1)이 하면의 단면적(S2) 보다 클 수 있다. 다만, 제1 트렌치(123)의 단면의 형상은 도 2에 제한되지 않고 다양할 수 있으며, 이에 대한 실시예는 후술한다.
도 2 및 도 3을 참조하여, 관통 비아(121) 및 제1 트렌치(123)의 xy 평면 상의 단면에 대하여 설명한다.
관통 비아(121)는 제1 반도체 칩(140)으로부터 이격되어 제1 기판(110)의 측면을 따라 배열될 수 있다. 구체적으로, 관통 비아(121)는 제1 반도체 칩(140)을 둘러싸도록 제1 기판(110)의 외곽을 따라서 배열될 수 있지만, 이에 제한되지 않는다. 그리고, 제1 랜드 패드(115)는 관통 비아(121)를 통해 노출될 수 있다. 관통 비아(121)의 단면은 예컨대, 원형일 수 있지만, 이에 제한되지 않는다.
제1 반도체 칩(140)과 관통 비아(121) 사이에 제1 트렌치(123)가 형성될 수 있다. 그리고, 제1 트렌치(123)는 제1 반도체 칩(140)의 측면을 따라 길게 연장될 수 있다. 구체적으로, 제1 트렌치(123)는 제1 반도체 칩(140)의 측면을 따라, 제1 반도체 칩(140)을 둘러싸도록 연장된 형상을 가질 수 있다. 다만, 제1 트렌치(123)의 일방향으로 연장된 영역의 길이(L2)는 제1 반도체 칩(140)의 측면의 길이(L1) 보다 길 수 있다. 그리고, 제1 트렌치(123)를 통해, 제1 기판(110)의 제1 면(110a), 구체적으로 제1 솔더 레지스트층(112)이 노출될 수 있다.
제1 봉지재(120)는 예컨대, 에폭시 몰딩 컴파운드(EMC; Epoxy Molding Compound)로 형성될 수 있지만, 이에 제한되지 않는다. 그리고, 접착재(300)는 예컨대, 에폭시로 형성될 수 있다. 다만, 제1 봉지재(120)에 포함되는 필러(filler)의 크기가 접착재(300)에 포함되는 필러의 크기보다 크다는 점에서, 제1 봉지재(120)를 구성하는 물질과 접착재(300)를 구성하는 물질은 차이가 있을 수 있다.
제2 패키지(200)는 제2 기판(200), 제2 반도체 칩(240) 및 제2 봉지재(220)를 포함할 수 있다.
제2 기판(200)은 예컨대, 인쇄회로기판일 수 있지만, 이에 제한되지 않는다. 제2 기판(210)은 서로 마주보는 제3 면(210a) 및 제4 면(210b)을 가진다. 구체적으로, 제2 기판(210)은 제3 및 제4 솔더 레지스트층(212, 213)이 제2 코어 절연층(211)의 양면 상에 각각 형성된 구조를 가질 수 있다. 예컨대, 제2 기판(210)의 제3 면(210a) 상에는 제3 솔더 레지스트층(212)이 위치할 수 있고, 제2 기판(210)의 제4 면(210b) 상에는 제4 솔더 레지스트층(213)이 위치할 수 있다.
제2 코어 절연층(211)은 절연 물질로 형성될 수 있고, 제3 및 제4 솔더 레지스트층(212, 213)은 솔더 레지스트(solder-resist)로 형성될 수 있지만, 이에 제한되지 않는다.
제2 기판(210)의 제3 및 제4 면(212, 213) 상에는 각각 제3 및 제4 랜드 패드(215, 217)가 형성될 수 있다. 제3 및 제4 솔더 레지스트층(212, 213)은 각각 제3 및 제4 랜드 패드(215, 217)를 노출시키도록 형성되므로, 제3 및 제4 랜드 패드(212, 213)는 다른 접속 단자와 접하여 전기적으로 연결될 수 있다. 구체적으로, 제3 랜드 패드(215)는 와이어(243)와 접하여 전기적으로 연결될 수 있다. 그리고, 제4 랜드 패드(217)는 제2 연결 접속 단자(230) 및 내부 접속 단자(330)와 접하여 전기적으로 연결될 수 있다.
제2 반도체 칩(240)은 제2 기판(210)의 제3 면(210a) 상에 형성될 수 있다. 구체적으로, 제2 반도체 칩(240)은 제2 기판(210)의 제3 면(210a) 상에 칩 접착재(242)를 통해 부착될 수 있다. 다만, 이에 제한되지 않고, 제2 반도체 칩(240)은 제2 기판(210) 상에 플립 칩 방식으로 실장될 수도 있다. 그리고, 제2 반도체 칩(240)은 와이어(243)을 통해서 제2 기판(210)과 전기적으로 연결될 수 있다.
제2 봉지재(220)는 제2 기판(210)의 제3 면(210a)상에 형성되며, 제3 면(210a) 및 제2 반도체 칩(240)을 밀봉할 수 있다.
이어서, 도 1, 도 4 및 도 5를 참조하여, 제1 패키지(100)와 제2 패키지(200)를 결합하여, 패키지 온 패키지 구조체(1)를 형성하는 과정 및 패키지 온 패키지 구조체(1)에 대하여 설명한다.
도 1을 참조하여, 제1 패키지(100)와 제2 패키지(200) 사이에 접착재(300)를 위치시키고, 제1 패키지(100)의 제1 연결 접속 단자(130)와 제2 패키지(200)의 제2 연결 접속 단자(230)가 서로 접하도록 위치시킬 수 있다.
도 4 및 도 5를 참조하여, 제1 연결 접속 단자(130)와 제2 연결 접속 단자(230)를 리플로우(reflow) 하여, 내부 접속 단자(330)를 형성하고, 접착재(300)를 용융시켜, 접착재(300)가 제1 패키지(100)와 제2 패키지(200)에 접착되도록 할 수 있다.
리플로우 공정을 통해 형성되는 내부 접속 단자(330)의 일단은 제1 랜드 패드(115)와 접하고 타단은 제2 패키지(200)의 제4 랜드 패드(217)와 접할 수 있다. 그러므로, 제1 및 제2 패키지(100, 200)는 내부 접속 단자(330)를 통해 전기적으로 연결될 수 있다. 내부 접속 단자(330)는 관통 비아(121)를 통과하도록 형성될 수 있다.
그리고, 접착재(300)의 일면은 제1 패키지(100)의 제1 반도체 칩(140) 상면 및 제1 봉지재(120)의 일부 영역에 접착될 수 있다. 그리고, 접착재(300)의 타면은 제2 패키지(200)의 제2 기판(200)의 제4 면(210b) 상에 접착될 수 있다. 다만, 접착재(300)가 용융되면 유동성을 갖기 때문에, 제1 패키지(100)와 제2 패키지(200) 사이에서 흐를 수 있다. 리플로우 단계에서, 만약 제1 및 제2 연결 접속 단자(130, 230)까지 접착재(300)가 흘러서, 제1 및 제2 연결 접속 단자(130, 230)에 접착재(300)가 묻으면, 웨팅(wetting) 불량이 발생되어, 내부 접속 단자(330)의 신뢰성이 감소할 수 있다.
본 발명의 제1 실시예에 따른 패키지 온 패키지 구조체(1)의 제1 패키지(100)는, 제1 반도체 칩(140)과 관통 비아(121) 사이에 형성된 제1 트렌치(123)를 포함하고 있다. 그러므로, 제1 반도체 칩(140) 상에서부터 흐르는 접착재(300)가 제1 트렌치(123)의 공간에 고이기 때문에, 제1 트렌치(123)는 접착재(300)가 관통 비아(121)까지 흐르는 것을 방지할 수 있다. 즉, 제1 트렌치(123)가 일종의 저장소(reservoir) 역할을 하기 때문에, 관통 비아(121)에 위치한 제1 연결 접속 단자(130)에 접착재(300)가 묻는 것이 방지될 수 있다.
특히, 제1 트렌치(123)는 1 반도체 칩(140)과 관통 비아(121) 사이에 위치하며, 제1 반도체 칩(140)의 측면을 따라 길게 연장되어 있고, 더욱이 제1 반도체 칩(140)을 둘러싸도록 형성되어 있다. 그러므로, 사방으로 유동하는 접착재(300)를 제1 트렌치(123)를 이용하여 저장할 수 있기 때문에, 접착재(300)의 흐름을 사방에서 차단할 수 있다. 결과적으로, 제1 기판(110)의 제1 면(110a)의 외곽을 따라 제1 반도체 칩(140)을 둘러싸도록 형성된 다수의 관통 비아(121)로 접착재(300)가 흐르는 것을 방지할 수 있다.
그러므로, 본 발명의 제1 실시예에 따른 패키지 온 패키지 구조체(1)에 의하면, 제1 연결 접속 단자(130)에 접착재(300)가 묻는 것이 방지되어, 내부 접속 단자(330)의 신뢰성 저하를 방지할 수 있다.
결과적으로, 접착재(300)는 제1 반도체 칩(140) 상으로부터 연장되어 제1 트렌치(123)의 적어도 일부를 채울 수 있다. 그러므로, 접착재(300)의 일부는 제1 트렌치(123)를 통과하여, 제1 솔더 레지스트층(112)과 접할 수 있다. 즉, 접착재(300)의 일부는 제1 트렌치(123)에 의해 노출되는 제1 솔더 레지스트층(112)과 접할 수 있다. 다만, 접착재(300)는 관통 비아(121) 내에는 형성되지 않는다.
도 2, 도 4, 도 6 및 도 7을 참조하여, 본 발명의 제2 실시예에 따른 패키지 온 패키지 구조체를 설명한다. 다만, 본 발명의 제1 실시예에 따른 패키지 온 패키지 구조체와 차이점을 위주로 설명한다. 도 6은 본 발명의 제2 실시예에 따른 패키지 온 패키지 구조체에 포함되는 제1 패키지의 평면도이다. 도 7은 본 발명의 제2 실시예에 따른 패키지 온 패키지 구조체에 포함되는 접착재가 형성된 제1 패키지의 평면도이다.
도 2 및 도 6을 참조하면, 본 발명의 제2 실시예에 따른 패키지 온 패키지 구조체(2)의 제1 패키지(101)는, 제1 반도체 칩(140)의 양측에, 제1 반도체 칩(140)의 측면을 따라 길게 연장된 형상의 제1 트렌치(123)를 포함할 수 있다. 제1 트렌치(123)는 제1 방향(예컨대, y방향)을 따라서 제1 기판(110)의 일단부터 타단까지 길게 연장될 수 있다. 다만, 이웃하는 제1 트렌치(123) 사이에는 관통 비아(121)가 형성되지 않을 수 있다. 즉, 이웃하는 제1 트렌치(123) 사이에는 노출되는 제1 랜드 패드(115)가 없을 수 있다.
구체적으로, 제1 반도체 칩(140)의 측면의 길이(L1)는 제1 트렌치(123)의 길이(L3) 보다 짧을 수 있다.
도 6 및 도 7을 참조하면, 접착재(300)가 이웃하는 제1 트렌치(123)에 의해 제1 기판(110)의 양측에 위치한 관통 비아(121)까지 흐르지 못할 수 있다. 도 5와 달리, 제1 반도체 칩(140)의 측면 중 제1 트렌치(123)에 의해 둘러싸이지 않은 측면을 따라서 접착재(300)가 흐를 수 있지만, 이웃하는 제1 트렌치(123) 사이에는 노출되는 제1 랜드 패드(115)가 없으므로 문제되지 않는다.
도 8을 참조하여, 본 발명의 제3 실시예에 따른 패키지 온 패키지 구조체를 설명한다. 다만, 본 발명의 제1 실시예에 따른 패키지 온 패키지 구조체와 차이점을 위주로 설명한다. 도 8은 본 발명의 제3 실시예에 따른 패키지 온 패키지 구조체의 단면도이다.
도 8을 참조하면, 본 발명의 제3 실시예에 따른 패키지 온 패키지 구조체(3)에서, 제1 패키지(102)의 제1 트렌치(123)는 제1 기판(110)의 제1 면(110a)을 노출시키지 않을 수 있다. 구체적으로, 제1 패키지(102)의 제1 트렌치(123)는 제1 솔더 레지스트층(112)을 노출시키지 않을 수 있다. 즉, 제1 트렌치(123)와 제1 기판(110)의 제1 면(110a) 사이에는 제1 봉지재(120)의 일부가 위치할 수 있다.
도 9를 참조하여, 본 발명의 제4 실시예에 따른 패키지 온 패키지 구조체를 설명한다. 다만, 본 발명의 제1 실시예에 따른 패키지 온 패키지 구조체와 차이점을 위주로 설명한다. 도 9는 본 발명의 제4 실시예에 따른 패키지 온 패키지 구조체의 단면도이다.
도 9를 참조하면, 본 발명의 제4 실시예에 따른 패키지 온 패키지 구조체(4)에서, 제1 패키지(103)의 제1 봉지재(120)는 제1 및 제2 트렌치(123, 125)를 포함할 수 있다. 즉, 제1 반도체 칩(140)과 관통 비아(121) 사이에 제1 및 제2 트렌치(123, 125)가 형성될 수 있다. 그러므로, 제1 및 제2 트렌치(123, 125) 모두에 접착재(300)가 저장될 수 있으므로, 접착재(300) 수용 공간이 증가하여, 저장소로서의 제1 및 제2 트렌치(123, 125)의 역할 수행 능력이 증가할 수 있다.
도 10을 참조하여, 본 발명의 제5 실시예에 따른 패키지 온 패키지 구조체를 설명한다. 다만, 본 발명의 제1 실시예에 따른 패키지 온 패키지 구조체와 차이점을 위주로 설명한다. 도 10은 본 발명의 제5 실시예에 따른 패키지 온 패키지 구조체의 단면도이다.
도 10을 참조하면, 본 발명의 제5 실시예에 따른 패키지 온 패키지 구조체(5)에서, xz 평면에서 제1 트렌치(123)의 단면이 직사각형 형상일 수 있다. 즉, 제1 트렌치(123)의 상면의 단면적과 하면의 단면적이 실질적(substantially) 동일할 수 있다.
도 11을 참조하여, 본 발명의 제6 실시예에 따른 패키지 온 패키지 구조체를 설명한다. 다만, 본 발명의 제1 실시예에 따른 패키지 온 패키지 구조체와 차이점을 위주로 설명한다. 도 11은 본 발명의 제6 실시예에 따른 패키지 온 패키지 구조체의 단면도이다.
도 11을 참조하면, 본 발명의 제6 실시예에 따른 패키지 온 패키지 구조체(6)에서, xz 평면에서 제1 트렌치(123)의 단면이 U자형 단면일 수 있다.
도 12를 참조하여, 본 발명의 제7 실시예에 따른 패키지 온 패키지 구조체를 설명한다. 다만, 본 발명의 제1 실시예에 따른 패키지 온 패키지 구조체와 차이점을 위주로 설명한다. 도 12는 본 발명의 제7 실시예에 따른 패키지 온 패키지 구조체의 단면도이다.
도 12를 참조하면, 본 발명의 제7 실시예에 따른 패키지 온 패키지 구조체(7)에서, 제1 패키지(106)에는 제1 및 제3 반도체 칩(140, 148)이 적층될 수 있다. 제1 반도체 칩(140)과 제3 반도체 칩(148)은 제3 외부 접속 단자(147)에 의해 전기적으로 연결될 수 있으며, 제1 반도체 칩(140)에는 제3 반도체 칩(148)과의 전기적 연결을 위한 관통 전극(146)이 형성될 수 있다.
도 13 내지 도 16을 참조하여, 본 발명의 제1 내지 제3 실시예에 따른 반도체 시스템을 설명한다.
도 13은 본 발명의 제1 실시예에 따른 반도체 시스템을 보여주는 평면도이다.
도 13을 참조하면, 본 발명의 제1 실시예에 따른 반도체 시스템(1000)은 패키지 모듈일 수 있다. 반도체 시스템(1000)은 외부 연결 단자(1002)가 구비된 모듈 기판(1004)과, 반도체 장치(1006, 1008)를 포함할 수 있다. 반도체 장치(1008)는 예시적으로 QFP(Quad Flat Package)된 것을 도시하였으나, 이에 한정되는 것은 아니다. 여기서, 반도체 장치(1006, 1008)는 도 1 내지 도 12를 이용하여 설명한 패키지 온 패키지 구조체 중 적어도 하나를 이용하여 형성될 수 있다. 즉, 패키지 온 패키지 구조체는 제1 패키지, 상기 제1 패키지 상에 형성된 제2 패키지 및 상기 제1 및 제2 패키지 사이에 위치하며 상기 제1 패키지와 상기 제2 패키지를 접착시키는 접착재를 포함하되, 상기 제1 패키지는, 서로 마주보는 제1 면 및 제2 면을 갖고 상기 제1 면 상에 형성된 랜드 패드를 포함하는 제1 기판, 상기 제1 면 상에 형성된 제1 반도체 칩 및 상기 제1 면 및 상기 제1 반도체 칩을 밀봉하되, 상기 제1 반도체 칩으로부터 이격되어 형성되고 상기 랜드 패드를 노출시키는 관통 비아 및 상기 제1 반도체 칩과 상기 관통 비아 사이에 형성된 트렌치를 포함하는 제1 봉지재를 포함하고, 상기 트렌치의 적어도 일부는 상기 접착재로 채워지는 패키지 온 패키지 구조체를 이용하여 형성될 수 있다.
도 14는 본 발명의 제2 실시예에 따른 반도체 시스템을 보여주는 블록도이다.
도 14를 참조하면, 본 발명의 제2 실시예에 따른 반도체 시스템(1100)은 메모리 카드일 수 있다. 반도체 시스템(1100)는 하우징(1102) 내에 제어기(1104)와 메모리(1106)를 포함할 수 있다. 제어기(1104)와 메모리(1106)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(1104)의 명령(command)에 따라, 메모리(1106)와 제어기(1104)는 데이터(data)를 주고 받을 수 있다. 이에 따라, 반도체 시스템(1100)은 메모리(1106)에 데이터를 저장하거나 또는 메모리(1106)로부터 데이터를 외부로 출력할 수 있다. 제어기(1104)와 메모리(1106)는 도 1 내지 도 12를 이용하여 설명한 패키지 온 패키지 구조체 중 적어도 하나를 이용하여 형성될 수 있다.
반도체 시스템(1100)은 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 반도체 시스템(1100)는 멀티미디어 카드(multimedia card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.
도 15는 본 발명의 제3 실시예에 따른 반도체 시스템을 보여주는 블록도이다. 도 15는 본 발명의 제3 실시예에 따른 반도체 시스템이 적용되는 전자 기기의 예를 도시한 것이다.
도 15를 참조하면, 본 발명의 제3 실시예에 따른 반도체 시스템(1200)은 메모리 시스템(1202), 프로세서(processor)(1204), 램(RAM)(1206) 및 유저 인터페이스(user interface)(1208)를 포함할 수 있고, 이들은 버스(bus)(1210)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(1204)는 프로그램을 실행하고 반도체 시스템(1200)을 제어하는 역할을 할 수 있다. 램(1206)은 프로세서(1204)의 동작 메모리로서 사용될 수 있다. 프로세서(1204)와 램(1206)이 하나의 패키지에 포함될 수 있다. 예를 들어, 프로세서(1204)를 포함하는 로직 칩과 램(1206)을 포함하는 메모리 칩이 시스템 인 패키지에 포함되어 서로 무선 통신할 수 있다. 유저 인터페이스(1208)는 반도체 시스템(1200)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(1202)은 프로세서(1204)의 동작을 위한 코드, 프로세서(1204)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(1202)은 제어기 및 메모리를 포함할 수 있으며, 도 14의 메모리 카드(1100)와 실질적으로 동일 또는 유사하게 구성될 수 있다.
한편, 본 발명의 제3 실시예에 따른 반도체 시스템(1200)은 다양한 전자 기기들의 전자 제어 장치에 적용될 수 있다. 예를 들어, 반도체 시스템은 휴대폰(도 16의 1300)에 적용될 수 있다. 그 밖에 반도체 시스템(1200)은 휴대용 게임기, 휴대용 노트북, MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD), 자동차 또는 가전제품(household appliances)에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1-7: 패키지 온 패키지 구조체 100-106: 제1 패키지
110: 제1 기판 110a, 110b: 제1 및 제2 면
111: 제1 코어 절연층
112, 113, 212, 213: 제1 내지 제4 솔더 레지스트층
115: 제1 랜드 패드 117: 제2 랜드 패드
120: 제1 봉지재 121: 관통 비아
123: 제1 트렌치 130: 제1 연결 접속 단자
135: 제1 외부 접속 단자 140: 제1 반도체 칩
145: 제2 외부 접속 단자 200: 제2 패키지
210: 제2 기판 210a, 210b: 제3 및 제4 면
211: 제2 코어 절연층 215: 제3 랜드 패드
217: 제4 랜드 패드 220: 제2 봉지재
230: 제2 연결 접속 단자 240: 제2 반도체 칩
242: 칩 접착재 243: 와이어
300: 접착재 330: 내부 접속 단자

Claims (10)

  1. 제1 패키지;
    상기 제1 패키지 상에 형성된 제2 패키지; 및
    상기 제1 및 제2 패키지 사이에 위치하며 상기 제1 패키지와 상기 제2 패키지를 접착시키는 접착재를 포함하되,
    상기 제1 패키지는, 서로 마주보는 제1 면 및 제2 면을 갖고 상기 제1 면 상에 형성된 랜드 패드를 포함하는 제1 기판;
    상기 제1 면 상에 형성된 제1 반도체 칩; 및
    상기 제1 면 및 상기 제1 반도체 칩을 밀봉하되, 상기 제1 반도체 칩으로부터 이격되어 형성되고 상기 랜드 패드를 노출시키는 관통 비아 및 상기 제1 반도체 칩과 상기 관통 비아 사이에 형성된 트렌치를 포함하는 제1 봉지재를 포함하고,
    상기 접착재는 상기 제1 반도체 칩 상으로부터 연장되어 상기 트렌치의 적어도 일부를 채우고,
    상기 접착재는 상기 관통 비아 내에는 형성되지 않는 패키지 온 패키지 구조체.
  2. 제1 항에 있어서,
    일단은 상기 랜드 패드와 접하고 타단은 상기 제2 패키지와 접하며, 상기 관통 비아를 통과하는 접속 단자를 더 포함하는 패키지 온 패키지 구조체.
  3. 제1 항에 있어서,
    상기 트렌치는 홈 형상으로 형성되고, 상기 트렌치는 상기 제1 면을 노출시키지 않는 패키지 온 패키지 구조체.
  4. 제3 항에 있어서,
    상기 트렌치와 상기 제1 면 사이에는 상기 제1 봉지재의 일부가 위치하는 패키지 온 패키지 구조체.
  5. 제1 항에 있어서,
    상기 제1 기판은, 제1 면 상에 상기 랜드 패드를 노출시키도록 형성된 솔더 레지스트층을 더 포함하되,
    상기 트렌치는 상기 솔더 레지스트층을 노출시키는 패키지 온 패키지 구조체.
  6. 제5 항에 있어서,
    상기 접착재의 일부는 상기 트렌치를 통과하여 상기 솔더 레지스트층과 접하는 패키지 온 패키지 구조체.
  7. 삭제
  8. 제1 패키지;
    상기 제1 패키지 상에 형성된 제2 패키지; 및
    상기 제1 및 제2 패키지 사이에 위치하며 상기 제1 패키지와 상기 제2 패키지를 접착시키는 접착재를 포함하되,
    상기 제1 패키지는, 서로 마주보는 제1 면 및 제2 면을 갖고, 상기 제1 면 상에 형성된 다수의 랜드 패드를 포함하는 기판;
    상기 제1 면 상에 형성된 반도체 칩; 및
    상기 제1 면 및 상기 반도체 칩을 밀봉하되, 상기 반도체 칩으로부터 이격되어 상기 기판의 측면을 따라 배열되고 상기 랜드 패드를 각각 노출시키는 다수의 관통 비아 및 상기 반도체 칩과 상기 관통 비아 사이에 형성되며 상기 반도체 칩의 측면을 따라 연장된 트렌치를 포함하는 봉지재를 포함하고,
    상기 접착재는 상기 반도체 칩 상으로부터 연장되어 상기 트렌치의 적어도 일부를 채우고,
    상기 접착재는 상기 관통 비아 내에는 형성되지 않는 패키지 온 패키지 구조체.
  9. 제8 항에 있어서,
    상기 트렌치의 길이는 상기 반도체 칩의 측면의 길이보다 긴 패키지 온 패키지 구조체.
  10. 제9 항에 있어서,
    상기 트렌치는 상기 반도체 칩의 측면을 따라 상기 반도체 칩을 둘러싸도록 연장된 패키지 온 패키지 구조체.
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